WO2012000300A1 - 一种半导体器件及其形成方法 - Google Patents

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WO2012000300A1 PCT/CN2011/000336 CN2011000336W WO2012000300A1 WO 2012000300 A1 WO2012000300 A1 WO 2012000300A1 CN 2011000336 W CN2011000336 W CN 2011000336W WO 2012000300 A1 WO2012000300 A1 WO 2012000300A1
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semiconductor
gate
forming
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朱慧珑
梁擎擎
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0241—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] doping of vertical sidewalls, e.g. using tilted or multi-angled implants

Definitions

  • the present invention relates to the field of semiconductor technology, and in particular to a semiconductor device and a method of forming the same. Background technique
  • MOSFETs metal oxide field effect transistors
  • Zone One is the so-called Fully Depleted (FD) device
  • PD Partialiy Depleted
  • the thickness of the silicon layer at the channel is required to be extremely thin. Transmission structure or cost is expensive, and even for the new SOI (Silicon On Insulator) process, the thickness of the trench silicon layer is difficult to control at a thin level. Focusing on the overall concept of how to implement a fully depleted device, the focus of research and development has shifted to a three-dimensional device structure, that is, to a fully depleted dual-gate or triple-gate technology.
  • Stereoscopic device structure also referred to as vertical device in some materials refers to the source of the device
  • the technique in which the cross section of the drain region and the gate are not in the same plane is substantially a FinFet (Fin Field Effect Transistor) structure.
  • the channel region is no longer contained in bulk silicon or soi, but is isolated from these structures, it is possible to form a fully thinned fully depleted channel by etching or the like.
  • the semiconductor device includes a semiconductor substrate 20, the semiconductor substrate 20 is disposed on the insulating layer 10, and the source and drain regions 30, the source and drain regions 30 are connected to the semiconductor device.
  • the edge portion of the source and drain regions 30 may be expanded to reduce the source-drain region resistance, that is, the width of the source and drain regions 30 (along the xx, direction) is greater than the thickness of the semiconductor body 20.
  • the present invention provides a semiconductor device and a method of forming the same, which are advantageous in reducing short channel effect, source and drain region resistance, and parasitic capacitance.
  • a semiconductor device provided by the present invention includes
  • the semiconductor substrate being located on the insulating layer
  • a source/drain region connected to an opposite first side of the semiconductor body; a first gate, the first gate being located on an opposite second side of the semiconductor body;
  • the second gate is located on the insulating layer and at least partially embedded in the semiconductor body;
  • the second gate includes:
  • the floating gate is connected to the semiconductor substrate via a first dielectric layer
  • control gate being connected to the floating gate via a second dielectric layer.
  • a channel layer and a mask layer are sandwiched between the second side and the first dielectric layer, and the channel layer is sandwiched between the insulating layer and the mask layer.
  • the thickness of the channel layer is 5nm ⁇ 40nm.
  • the first gate or the floating gate covers at least the channel layer in a direction perpendicular to the insulating layer.
  • the floating gate and/or the control gate material is one or a combination of TiN, TiAlN, TaN or TaAIN.
  • the first dielectric layer and/or the second dielectric layer material is one of a cerium-based oxide.
  • the first side is perpendicular to the second side.
  • the semiconductor device further includes a semiconductor auxiliary substrate, an upper surface of the semiconductor auxiliary substrate is lower than an upper surface of the semiconductor substrate, and the semiconductor auxiliary substrate is connected to the first side, the source and drain A region is formed on the semiconductor auxiliary substrate.
  • the semiconductor auxiliary substrate includes Si, and for the PMOS device, the source and drain regions are S.xGex; and for the NMOS device, the source and drain regions are Si:C.
  • X ranges from 0.1 to 0.7.
  • the atomic percentage of C ranges from 0.2% to ⁇
  • a method of forming a semiconductor device provided by the present invention includes:
  • Source and drain regions are connected to opposite first sides of the semiconductor substrate; forming a first gate, the first gates being located on opposite second sides of the semiconductor substrate;
  • the step of forming the second gate includes:
  • a control gate is formed, and the control gate is connected to the floating gate via a second dielectric layer.
  • the step of forming the semiconductor substrate comprises:
  • first semiconductor layer Forming a first semiconductor layer, a stop layer, a patterned sacrificial layer and a protective layer, and a first spacer surrounding the patterned sacrificial layer and the protective layer on the insulating layer;
  • the source and drain regions are connected to the opposite first side of the patterned first semiconductor layer;
  • the first gate is located on the opposite second side of the patterned first semiconductor layer
  • the step of forming a cavity in the semiconductor substrate comprises:
  • the layer, the first semiconductor layer, the first sidewall spacer and the second sidewall spacer material are different.
  • the first side is perpendicular to the second side.
  • the first sidewall spacer has a thickness of 5 nm to 40 nm in a direction perpendicular to the second side surface.
  • the step of forming the source and drain regions includes:
  • a second semiconductor layer is formed on the source/drain base layer.
  • the first semiconductor layer includes Si, and for the PMOS device, the second semiconductor layer is Si!-xGex; and for the NMOS device, the second semiconductor layer is Si:C.
  • the value of X ranges from 0.1 to 0.7.
  • the atomic percentage of C ranges from 0.2% to ⁇
  • the method before the forming the second semiconductor layer on the source/drain base layer, the method further includes: performing a first ion implantation operation in a direction facing the first side surface to form a diffusion region and a halo.
  • the step of forming the first gate includes:
  • a gate stack layer is formed before the source/drain region is determined, and the gate stack layer covers at least the patterned first semiconductor layer in a direction perpendicular to the insulating layer.
  • the first gate or the floating gate covers at least the patterned first semiconductor layer.
  • the floating gate and/or the control gate material is TiN, TiAlN, TaN or One or a combination of TaAIN.
  • the first dielectric layer and/or the second dielectric layer material is one of a cerium-based oxide.
  • the technical solution provided by the present invention has the following advantages: By forming the second gate at least partially embedded in the semiconductor substrate, it is possible to provide the same channel region thickness as compared with the prior art. In the semiconductor substrate, increasing a distance between each of the first gates formed on the second side of the semiconductor substrate, thereby increasing a distance h between the first gate and the source and drain regions Conducive to reducing the parasitic capacitance; further, due to the introduction of the second gate, the peripheral area of the semiconductor substrate having the same channel region thickness compared to the prior art, under the premise that the semiconductor substrate height is constant Increasing, the cross-sectional area of the source and drain regions connected to the semiconductor substrate is increased (because the width d of the source and drain regions is increased), which is advantageous for further reducing the resistance of the source and drain regions; The second gate forms a isolation region between the source and drain regions to facilitate short channel effect reduction; further, at least partially embedding the second gate into the semiconductor substrate Conducing to utilize a channel layer adjacent to each of the first
  • the source and drain regions on the semiconductor auxiliary substrate by first forming the semiconductor auxiliary substrate, and forming the source and drain regions by epitaxial method, and further, when the semiconductor auxiliary substrate includes Si, for PMOS
  • the device may make the source/drain region material be Si )-x Ge x ; for the NMOS device, the source/drain region material may be Si:C, and the source/drain region is used to adjust the stress in the channel region. To increase the mobility of carriers in the channel region;
  • a source/drain base layer (a seed layer, which may be a residual partial thickness of the first semiconductor layer); forming the source
  • the portion of the first side of the semiconductor substrate is exposed a semiconductor layer, whereby a first ion implantation operation can be performed in a direction facing the first side to form a doped region (such as a diffusion region and a halo) in a channel region of the device, which is advantageous for practical operation, and is also beneficial for Reducing the spacing of adjacent semiconductor substrates reduces the area used by the device, thereby reducing manufacturing costs.
  • FIG. 1 is a schematic structural view of a semiconductor device in the prior art
  • FIG. 2 is a schematic structural view of a semiconductor device provided by the present invention.
  • 3 and 4 are a plan view and a cross-sectional view showing a material layer required for forming a semiconductor device on a substrate in an embodiment of a method of forming a semiconductor device according to the present invention
  • FIG. 5 and FIG. 6 are a plan view and a cross-sectional view showing a patterned protective layer and a sacrificial layer in an embodiment of a method of forming a semiconductor device according to the present invention
  • FIG. 7 and FIG. 8 are a plan view and a cross-sectional view showing the first side wall formed in the embodiment of the method for forming a semiconductor device according to the present invention.
  • FIG. 9 and FIG. 10 are top and cross-sectional views showing the patterned stop layer and the silicon layer in the embodiment of the method for forming a semiconductor device of the present invention.
  • 1 and 12 are a plan view and a cross-sectional view showing a stop layer of an exposed source/drain region in an embodiment of a method of forming a semiconductor device according to the present invention
  • FIG. 13 and FIG. 14 are a plan view and a cross-sectional view showing the second spacer after forming a second spacer in the embodiment of the method for forming a semiconductor device of the present invention
  • Figure 15 is a cross-sectional view showing the structure of the method for forming a semiconductor device of the present invention after forming the gate stack layer after the steps shown in Figures 9 and 10;
  • 16 is a cross-sectional view showing a structure in which a source/drain base layer is formed in a source/drain region in an embodiment of a method of forming a semiconductor device according to the present invention
  • Figure 17 is a cross-sectional view showing a first ion implantation operation performed after forming a source/drain base layer in an embodiment of a method of forming a semiconductor device of the present invention
  • FIG. 18 and FIG. 19 are a plan view and a cross-sectional view showing a second semiconductor layer formed on a source/drain base layer in an embodiment of a method of forming a semiconductor device according to the present invention
  • FIG. 20 and FIG. 21 are a plan view and a cross-sectional view showing a planarized first dielectric layer in an embodiment of a method of forming a semiconductor device according to the present invention
  • 22 and FIG. 23 are a plan view and a cross-sectional view showing a gate electrode formed in an embodiment of a method of forming a semiconductor device according to the present invention
  • FIG. 24 and FIG. 25 are a plan view and a cross-sectional view showing a planarized second dielectric layer in an embodiment of a method of forming a semiconductor device according to the present invention.
  • 26 and 27 are a plan view and a cross-sectional view showing a cavity formed in an embodiment of a method of forming a semiconductor device of the present invention
  • 28 to 32 are cross-sectional views showing respective intermediate structures in the formation of the second grid in the embodiment of the method of forming a semiconductor device of the present invention. detailed description
  • the present invention may repeat reference numerals and/or letters in different embodiments. This repetition is for the purpose of simplification and clarity, and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the semiconductor device comprises: a semiconductor body 120, the semiconductor substrate 120 is disposed on the insulating layer 100; a source/drain region 140, the source/drain region 140 is opposite to the semiconductor substrate 120. a first gate 160; the first gate 160 is located on the opposite second side 128 of the semiconductor body 120; a second gate, the second gate is located at the insulating layer 100 And at least partially embedded in the semiconductor body 120; the second gate includes: a floating gate 124, the floating gate 124 is connected to the semiconductor substrate 120 via a first dielectric layer 123; a control gate 130, the control The gate 130 is connected to the floating gate 124 via the second dielectric layer 125.
  • the second gate By forming the second gate at least partially embedded in the semiconductor body 120, In the semiconductor substrate 120 having the same channel region thickness as compared with the prior art, the distance between each of the first gate electrodes 160 formed on the second side 128 of the semiconductor body 120 is increased, thereby The distance between the first gate 160 and the source and drain regions 140 is increased to reduce the parasitic capacitance. Further, due to the introduction of the second gate, under the premise that the height of the semiconductor substrate 120 is constant, In the prior art, the peripheral area of the semiconductor substrate 120 having the same channel region thickness is increased, and the cross-sectional area of the source and drain regions 140 connected to the semiconductor substrate 120 is increased (because the source and drain regions 140 are increased).
  • the width increasing port is used to further reduce the resistance of the source and drain regions 140; further, the second gate is introduced to form a blocking region between the source and drain regions 140, which is beneficial to reducing the short channel effect; Further, by at least partially embedding the second gate in the semiconductor body 120, it is advantageous to utilize a channel layer adjacent to each of the first gates 160, and to facilitate expansion of the second gate Said therein Dielectric layer 123 and / or the thickness of the second dielectric layer 125; Further, with the semiconductor device, the first gate 160 can switch to using the second gate for data storage.
  • the semiconductor body 120 may be silicon formed on the insulating layer 100, and a doped region (such as a diffusion region and a halo) has been formed in the semiconductor substrate 120 to provide a channel region of the device;
  • a channel layer and a mask layer are sandwiched between the second side 128 and the first dielectric layer 123, the channel layer is sandwiched between the insulating layer 100 and the Between the mask layers; at this time, the channel layer material may be silicon (doped regions have been formed), and the channel layer has a thickness of 5 nm to 40 nm in a direction perpendicular to the second side.
  • the mask layer material may be silicon nitride or stacked silicon oxide and silicon nitride.
  • the first side may be perpendicular to the second side.
  • the semiconductor device may further include a semiconductor auxiliary substrate 122 connected to the first side surface 126, and the source and drain regions 140 may be formed on the semiconductor auxiliary substrate 122.
  • the semiconductor auxiliary substrate 122 material may also be silicon.
  • the source and drain regions 140 may be formed on the semiconductor auxiliary substrate 122 by an ion implantation process.
  • the upper surface of the semiconductor auxiliary substrate 122 may be lower than the upper surface of the semiconductor substrate 120.
  • the upper surface means that the semiconductor auxiliary substrate 122 or the semi-conductive substrate 120 is parallel to a side surface of the insulating layer 100.
  • the source and drain regions 140 may be formed on the semiconductor auxiliary substrate 122 by epitaxial method.
  • the source and drain are provided for the PMOS device.
  • the material of the region 140 may be Si 1 -x Ge x (the value of X may range from 0 to 1, preferably from 0.1 to 0.7, It can be flexibly adjusted according to the process requirements, such as 0.2, 0.3, 0.4, 0.5 or 0.6. There is no special description in this document. The values of X are the same, and will not be described again.
  • the source and drain regions The 140 material may be Si:C (the atomic percentage of C may be 0.2% to 2%, such as 0.5%, 1% or 1.5%, and the content of C may be flexibly adjusted according to the process requirements, and no special description is given in this document. The atomic percentage of C is the same as this, and will not be described again. It is advantageous to further adjust the stress in the channel region by using the source and drain regions 140 to increase the mobility of carriers in the channel region.
  • the first gate 160 may be formed on the second side 128 via a stacked gate dielectric layer 162 and a work function metal layer 164; the gate dielectric layer 162, the first dielectric layer 123, and the second dielectric layer 125 are both A cerium-based oxide such as one or a combination of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO or HfZrO may be selected; the work function metal layer 164 may include one of TiN, TiAlN, TaN or TaAIN or combination.
  • the first gate 160 can be a metal gate, preferably a polysilicon gate, for process control.
  • the floating gate and/or the control gate material may be one or a combination of TiN, TiAlN, TaN or TaAIN, preferably TiN, to facilitate process integration.
  • the first gate 160 or the floating gate 124 covers at least the channel layer in a direction perpendicular to the insulating layer 100. It is advantageous to increase the effective area of the channel region, thereby increasing the mobility of carriers in the channel region.
  • the present invention also provides a method of forming a semiconductor device.
  • the silicon layer is the first semiconductor layer, and the first semiconductor layer may also be other semiconductor materials, and the silicon on insulator is the insulating layer 202 and the silicon layer 204 sequentially formed on the substrate 200
  • the substrate 200 is preferably a silicon substrate) sequentially forming a stop layer 206 (which may be silicon oxide), a sacrificial layer 208 (which may be amorphous silicon), and a protective layer 220 (which may be silicon carbide), as shown in FIGS. 5 and 6 Illustrated, the protective layer 220 and the sacrificial layer 208 are patterned; the patterning operation may be performed using an etch process that terminates at the stop layer 206. Then, as shown in FIG. 7 and FIG.
  • a first sidewall 240 surrounding the patterned protective layer 220 and the sacrificial layer 208 is formed.
  • the first sidewall 240 material may be silicon nitride, and may be etched back ( An etch back process forms the first sidewall 240.
  • the first side may be perpendicular to the second side.
  • the thickness of the silicon layer 204 may be 50 nm to 100 nm, such as 60 nm, 70 nm, 80 nm or 90 nm; the thickness of the stop layer 206 may be 5 nm to 20 nm, such as 8 nm, 10 nm, 15 nm or 18 nm; the sacrificial layer 208 may have a thickness of 30 nm to 80 nm, such as 40 nm, 50 nm, 60 nm or 70 nm; the protective layer 220 may have a thickness of 20 nm to 50 nm, such as 25 nm, 30 nm, 35 nm or 40 nm; The first sidewall 240 may have a thickness of 5 nm to 40 nm, such as 10 nm, 20 nm, 25 nm, or 30 nm, in the direction of the second side.
  • the stop layer 206 and the silicon layer 204 are patterned by using the first sidewall 240 as a mask, and the patterning operation may be performed by using an etching process.
  • the etching operation terminates in the insulating layer 202; subsequently, as shown in FIGS. 11 and 12, the source/drain region is determined and the first sidewall 240, the protective layer 220, and the covering region are removed.
  • the sacrificial layer 208 exposes the stop layer 206 (a hard mask 222 may be formed on the non-source drain region, and the hard mask 222 may be located on the protective layer 220 in the above step, the hard mask
  • the film 222 may be removed in a suitable step, such as after exposing the stop layer 220 located in the source and drain regions; and simultaneously exposing the protective layer 220 and the sacrificial layer 208 a side surface of the source/drain region (not shown); and then, as shown in FIGS.
  • the first sidewall 240 and the second spacer 242 are used as a mask to remove the protective layer 220, the sacrificial layer 208, and the The stop layer 206 and the silicon layer 204 (ie, the protective layer 220 under the first sidewall 240 and the second sidewall spacer 242 as a mask, the sacrificial layer 208, the The stop layer 206 and the silicon layer 204 are not removed, the insulating layer 202 is exposed, a cavity is formed, and a second gate is formed, so that at least part of the second gate fills the cavity, ie A semiconductor device can be formed.
  • the formation of the semiconductor substrate (and thus the semiconductor substrate) using a self-aligned technique facilitates both the reduction in the number of reticle applications and the refinement of the process.
  • the second spacer 242 may have a thickness of 7 nm to 20 nm, such as 10 nm, 15 nm or 18 nm.
  • the first gate (actually a gate stack layer including the gate, the gate stack layer includes a gate dielectric layer, a work function metal layer, and a polysilicon layer accumulated layer by layer, the polysilicon layer Alternatively, a stacked metal layer may be formed before the stop layer and the silicon layer are patterned to expose the stop layer located in the source/drain region.
  • a gate stack layer is formed on the insulating layer 202 (where
  • the gate stack layer includes a sequentially accumulated gate dielectric layer 262, a work function metal layer 264, and a gate material layer 260, and the gate dielectric layer 262 may be a germanium-based oxide such as Hf ⁇ 2 , One or a combination of HfSiO, HfSiON, HfTaO HfTiO or HfZrO;
  • the work function metal layer 264 may include one or a combination of TiN, TiAlN, TaN or TaAIN;
  • the gate material layer 260 may be a metal , preferably polysilicon); subsequently, planarizing the gate stack layer to expose the protective layer 220; and then forming an auxiliary mask layer, the auxiliary mask layer covering the gate stack layer and the protective layer 220
  • the auxiliary mask layer may be a laminated dielectric layer
  • the auxiliary mask layer may be A silicon oxide layer (first auxiliary film layer 282) - a silicon nitride layer (second auxiliary film layer 284) - a silicon oxide layer (third auxiliary film layer 286).
  • first auxiliary film layer 282 a silicon oxide layer
  • second auxiliary film layer 284 a silicon oxide layer
  • third auxiliary film layer 286 a silicon oxide layer
  • the substrate carrying the above structure is seen from the top, and only the silicon oxide layer is seen.
  • the auxiliary mask layer and the gate stack layer located in the source/drain region are further removed; the method for forming the first gate is to comprehensively consider the result of process integration, and subsequent description All based on this.
  • the first gate may be formed by other methods, and the first gate may also be formed after the source and drain regions. According to the teachings provided by the present invention, those skilled in the art can flexibly form the The first gate is not described again.
  • the thickness of the gate dielectric layer 262 may be 2 nm to 3 nm, such as 2.5 nm. Further, before the gate dielectric layer 262 is formed, an interface oxide layer may be formed, and the thickness of the interface oxide layer may be 0.2 nm.
  • the work function metal layer 264 may have a thickness of 3nm ⁇ 10nm, such as 5nm or 8nm; the gate material layer 260 may have a thickness of 50nm ⁇ 100nm,
  • the thickness of the first auxiliary mask layer 282 may be 2 nm to 5 nm, such as 3 nm or 4 nm;
  • the thickness of the second auxiliary mask layer 284 may be 10 nm to 20 nm, such as 12 nm. 15 nm or 18 nm;
  • the third auxiliary mask layer 286 may have a thickness of 10 nm to 20 nm, such as 12 nm, 15 nm or 18 nm.
  • the stop layer 206 located in the source/drain region and a portion of the thickness of the silicon layer 204 are removed (at this time, in the gate stack layer)
  • the first auxiliary mask 286, that is, the silicon oxide layer, is also removed) to form a source/drain base layer (ie, a semiconductor auxiliary substrate);
  • the source/drain base layer may have a thickness of 5 nm to 20 nm, such as 10 nm or 15 nm;
  • the first step is performed in a direction (direction indicated by an arrow in the figure) facing the first side face (the first side face is a surface of the silicon layer exposed after removing the portion of the thickness of the silicon layer)
  • An ion implantation operation is performed to form a diffusion region and a halo in the silicon layer 204.
  • Performing the first ion implantation operation is more convenient for practical operation, and is also advantageous for reducing the spacing of adjacent semiconductor substrates, reducing the area used by the device, thereby reducing manufacturing costs.
  • the specific processes of the first ion implantation operation can be flexibly adjusted according to product design, and will not be described again; subsequently, as shown in FIG. 18 and FIG.
  • the second semiconductor layer 244 is formed by epitaxial method on the source/drain base layer (for the PMOS device, the second semiconductor layer 244 material is Si 1 (Ge x , the doping amount may be lx 10 19 /cm 3 ⁇ 1 ⁇ 10 21 /cm 3 ; for the NMOS device, the second semiconductor layer 244 is made of Si:C, and the doping amount may be 1 ⁇ 10 19 /cm 3 to 1 x 10 21 /cm 3 ), and the source and drain may be formed.
  • a cavity first, as shown in FIG. 20 and FIG. 21, forming a planarized first dielectric layer 290 (such as silicon oxide), and exposing the second auxiliary film layer 284 in the auxiliary mask layer;
  • the operation of exposing the second auxiliary film layer 284 may be performed by CMP (Chemical Mechanical Polishing); subsequently, as shown in FIGS. 22 and 23, the remaining second auxiliary film layer 284 (silicon nitride layer) and the first remaining are removed.
  • the auxiliary mask layer of the auxiliary film layer 282 (silicon oxide layer) and the gate stack structure of a partial height form a first gate electrode 266, in the thickness direction of the silicon layer 204, the first gate electrode 266 at least covering the silicon layer 204 (to form a channel), which is beneficial to increase the effective area of the channel region in the device, thereby increasing the mobility of carriers in the channel region; after this operation, a portion of the thickness remains.
  • the protective layer 220 as shown in FIG. 24 and FIG. 25, a second dielectric layer 292 (such as silicon oxide) is formed to reduce the existing structure when the protective layer 220 is removed to form the cavity.
  • the foregoing operation may be performed by depositing the second dielectric layer 292 and then CMPing the second dielectric layer 292; then, as shown in FIG. 26 and As shown in FIG. 27, the protective layer 220, the sacrificial layer 208, the stop layer 206, and the silicon layer 204 are removed by using the second dielectric layer 292 as a mask to expose the insulating layer 202 to form the cavity 300.
  • the cavity 300 is less affected by other structures, but it is because of the first
  • the presence of the side wall 240 and the second side wall 242 determines the topography of the cavity 300, and thus, to some extent, the first side wall 240 and the second side wall 242 also serve as a mask.
  • the source and drain regions are subjected to a silicon layer 204 (first semiconductor layer) and the stop layer 206 and the sacrificial portion of the cavity 300.
  • the reaction force provided by layer 208 disappears, resulting in less stress loss in the source and drain regions.
  • a floating gate dielectric layer 223 (ie, a first dielectric layer) is formed, and the floating gate dielectric layer 223 may be formed by a deposition process, the floating gate dielectric layer 223 covering the bottom wall of the cavity 300 (ie, the exposed insulating layer 202 of the cavity), sidewalls (including the first semiconductor layer 204 connected to the insulating layer 202, connected to the first semiconductor layer) a stop layer 206 of 204, and a first spacer 240 or a second spacer 242 connected to the stop layer 206 and the second dielectric layer 292.
  • a floating gate 320 is formed on the floating gate dielectric layer 223 by a etch back process to fill the cavity 300.
  • the floating gate 320 may be a metal material such as TiN, TiAlN, TaN. Or one or a combination of TaAIN, preferably TiN, to facilitate process integration.
  • the floating gate covers at least the first semiconductor layer 204, which is advantageous for increasing the effective area of the channel region, thereby increasing the mobility of carriers in the channel region.
  • a control gate dielectric layer 225 (i.e., a second dielectric layer) and a control gate 230 are formed.
  • the control gate dielectric layer 225 covers the floating gate dielectric layer 223 and the floating gate 320, and the control gate 230 is connected to the floating gate 320 and the floating gate dielectric layer 223 via the control gate dielectric layer 225.
  • the control gate dielectric layer 225 may be formed by a deposition process, and the control gate 230 may be etched into an arbitrary pattern according to design requirements (in this case, a hard mask 232 formed on the control gate 230 is required). Then, as shown in FIG.
  • the second dielectric layer 292 and the floating gate dielectric layer 223 covering the second dielectric layer 292 and the control gate dielectric layer are removed by using the hard mask 232. 225, exposing the first gate 266 and the source and drain regions 244. It should be noted that, in the illustrated embodiment, the floating gate dielectric layer 223 and the control gate dielectric layer 225 are connected, but in other embodiments, the floating gate dielectric layer 223 and the process according to the process requirements. The control gate dielectric layer 225 may not be connected (not shown).
  • a protective sidewall 234 is formed, and the protective sidewall 234 surrounds the second dielectric layer 292 and the floating gate dielectric layer 223 covering the second dielectric layer 292.
  • the structure obtained after the gate dielectric layer 225 is controlled.
  • a metal silicide layer 246 ie, a contact region for reducing contact resistance when subsequently forming a metal interconnection).
  • the floating gate dielectric layer 223 may have a thickness of 2 nm to 15 nm, such as 5 nm, 8 nm, 10 nm or 12 nm; the floating gate 320 may have a thickness of 3 nm to 10 nm, such as 5 nm or 8 nm; the control gate dielectric layer
  • the thickness of 225 may be 2 nm to 15 nm, such as 5 nm, 8 nm, 10 nm or 12 nm; the thickness of the control gate 230 may be 3 nm to 10 nm, such as 5 nm or 8 nm.
  • the floating gate dielectric layer 223 and/or the control gate dielectric layer '225 may be a cerium-based oxide such as one or a combination of Hf ⁇ 2 , HfSiO, HfSiON, HfTaO, HfTiO, or HfZrO.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

一种半导体器件及其形成方法 技术领域
本发明涉及半导体技术领域， 具体来说， 涉及一种半导体器件及 其形成方法。 背景技术
随着 MOSFET (金属氧化物场效应晶体管） 沟道长度不断缩短， 一系列在 MOSFET长沟道模型中可以忽略的效应变得愈发显著， 甚至 成为影响性能的主导因素， 这种现象统称为短沟道效应。 短沟道效应 易于恶化器件的电学性能， 如造成栅极阈值电压下降、 功耗增加以及 信噪比下降等问题。
为了控制短沟道效应， 人们不得不向沟道中掺杂更多的磷、 硼等 杂质元素， 但此举易导致器件沟道中载流子迁移率下降； 而且用来向 沟道中掺杂杂质的分布也存在很难控制陡度的问题， 容易造成严重的 短沟道效应； 其次， 传统的 SiGe PMOS应变硅技术也开始面临瓶颈， 很难再为沟道提供更强的应变； 再者， 栅极氧化物介质的厚度方面也 将出现发展瓶颈问题， 栅极氧化物厚度减薄的速度已经很难再跟上栅 极宽度缩小的步伐， 栅介质漏电越来越大； 关键尺寸不断缩小， 易于 导致源漏区电阻的不断增大和器件的功耗越来越大。
目前， 业界的主导思路是改进传统的平面型器件技术， 想办法减 小沟道区的厚度， 消除沟道中耗尽层底部的中性层， 让沟道中的耗尽 层能够填满整个沟道区一这便是所谓的全耗尽型 (Fully Depleted: FD) 器件， 而传统的平面型器件则属于部分耗尽型（Partialiy Depleted: PD) 器件。
不过， 要制造出全耗尽型器件， 要求沟道处的硅层厚度极薄。 传 结构或造价昂贵， 即便对新^的 SOI (绝缘体上硅）工艺而 ， 沟 硅 层的厚度也很难控制在较薄的水平。 围绕如何实现全耗尽型器件的整 体构思， 研发的重心转向立体型器件结构， 即， 转向全耗尽型双栅或 三栅技术。
立体型器件结构 (有的材料中也称为垂直型器件)指的是器件的源 漏区和栅极的横截面并不位于同一平面内的技术， 实质属 FinFet (鳍式 场效应晶体管） 结构。
转向立体型器件结构之后， 由于沟道区不再包含在体硅或 soi中， 而是从这些结构中独立出来， 因此， 采取蚀刻等方式可能制作出厚度 极薄的全耗尽型沟道。
当前， 已提出的立体型半导体器件如图 1 所示， 所述半导体器件 包括， 半导体基体 20, 所述半导体基体 20位于绝缘层 10上； 源漏区 30, 所述源漏区 30接于所述半导体基体 20中相对的第一侧面 22; 栅 极 40，所述栅极 40位于所述半导体基体 20中与所述第一侧面 22相邻 的第二侧面 24上（图中未示出所述栅极 40及所述半导体基体 20间夹 有的栅介质层和功函数金属层） 。 其中， 为减小源漏区电阻， 所述源 漏区 30的边缘部分可被扩展， 即， 所述源漏区 30的宽度（沿 xx，方向） 大于所述半导体基体 20的厚度。 由此， 随着所述源漏区 30的宽度（d ) 的增加， 所述源漏区 30与所述栅极 40和所述半导体基体 20之间的寄 生电容的增加， 因此， 增加电阻电容延迟或降低器件交流性能。 发明内容
为了解决上述问题， 本发明提供了一种半导体器件及其形成方法， 利于减小短沟道效应、 源漏区电阻及寄生电容。
本发明提供的一种半导体器件， 包括，
半导体基体， 所述半导体基体位于绝缘层上；
源漏区， 所述源漏区接于所述半导体基体的相对的第一侧面； 第一栅极， 所述第一栅极位于所述半导体基体的相对的第二侧面 上；
第二栅极， 所述第二栅极位于所述绝缘层上并至少部分嵌入所述 半导体基体中；
其中， 所述第二栅极包括：
浮栅， 所述浮栅经第一介质层接于所述半导体基体；
控制栅， 所述控制栅经第二介质层接于所述浮栅。
可选地， 在所述第二侧面和所述第一介质层之间夹有沟道层和掩 膜层， 所述沟道层夹于所述绝缘层和所述掩膜层之间。
可选地， 在垂直于所述第二侧面的方向上， 所述沟道层的厚度为 5nm ~ 40nm。
可选地， 在垂直于所述绝缘层的方向上， 所述第一栅极或所述浮 栅至少覆盖所述沟道层。
可选地， 所述浮栅及 /或所述控制栅材料为 TiN、 TiAlN、 TaN 或 TaAIN中的一种或其组合。
可选地， 所述第一介质层及 /或所述第二介质层材料为铪基氧化物 中的一种。
可选地， 所述第一侧面与所述第二侧面垂直。
可选地， 所述半导体器件还包括半导体辅助基体， 所述半导体辅 助基体的上表面低于所述半导体基体的上表面， 所述半导体辅助基体 接于所述第一侧面上， 所述源漏区形成于所述半导体辅助基体上。
可选地， 所述半导体辅助基体中包含 Si， 对于 PMOS器件， 所述 源漏区为 S .xGex; 对于 NMOS器件， 所述源漏区为 Si:C。
可选地， 在所述 Si1-xGex中， X的取值范围为 0.1 - 0.7。
可选地， 在所述 Si:C中， C的原子数百分比的取值范围为 0.2% ~
2%。
本发明提供的一种半导体器件的形成方法， 包括：
在绝缘层上形成半导体基底；
形成源漏区， 所述源漏区接于所述半导体基底的相对的第一侧面； 形成第一栅极， 所述第一栅极位于所述半导体基底的相对的第二 侧面上；
去除所述半导体基底内部分材料， 以在所述半导体基底内形成空 腔， 所述空腔暴露所述绝缘层；
形成第二栅极， 至少部分所述第二栅极填充所述空腔；
其中， 形成所述第二栅极的步骤包括：
形成浮栅， 所述浮栅经第一介质层接于所述半导体基底；
形成控制栅， 所述控制栅经第二介质层接于所述浮栅。
可选地， 形成所述半导体基底的步骤包括：
在所述绝缘层上形成第一半导体层、 停止层、 图形化的牺牲层和 保护层以及环绕所述图形化的牺牲层和保护层的第一侧墙；
以所述第一侧墙为掩膜， 形成图形化的所述停止层和所述第一半 导体层； 确定源漏区区域并去除覆盖所述区域的所述第一侧墙、 所述保护 层和所述牺牲层， 暴露所述停止层；
形成环绕所述保护层和所述牺牲层的第二侧墙；
此时， 所述源漏区接于图形化的所述第一半导体层中相对的第一 侧面；
所述第一栅极位于图形化的所述第一半导体层中相对的第二侧面 上；
在所述半导体基底内形成空腔的步骤包括：
以所述第一侧墙和所述第二侧墙为掩膜， 去除所述保护层、 所述 牺牲层和所述第一半导体层， 所述停止层材料与所述保护层、 所述牺 牲层、 所述第一半导体层、 所述第一侧墙和所述第二侧墙材料不同。
可选地， 所述第一侧面与所述第二侧面垂直。
可选地， 在垂直于所述第二侧面的方向上， 所述第一侧墙的厚度 为 5nm ~ 40nm。
可选地， 形成所述源漏区的步骤包括：
在形成所述半导体基底后， 去除位于所述源漏区区域的所述停止 层和部分厚度的所述第一半导体层， 以形成源漏基层；
在所述源漏基层上形成第二半导体层。
可选地， 所述第一半导体层中包含 Si， 对于 PMOS器件， 所述第 二半导体层为 Si!-xGex; 对于 NMOS器件， 所述第二半导体层为 Si:C。
可选地， 在所述 S .xGex中， X的取值范围为 0.1 - 0.7。
可选地， 在所述 Si:C中， C的原子数百分比的取值范围为 0.2% ~
2%。
可选地， 在所述源漏基层上形成所述第二半导体层之前， 还包括： 沿面向所述第一侧面的方向执行第一离子注入操作， 以形成扩散区和 晕环。
可选地， 形成所述第一栅极的步骤包括：
在确定源漏区区域之前， 形成栅堆叠层， 在垂直于所述绝缘层的 方向上， 所述栅堆叠层至少覆盖图形化的所述第一半导体层。
可选地， 所述第一栅极或所述浮栅至少覆盖图形化的所述第一半 导体层。
可选地， 所述浮栅及 /或所述控制栅材料为 TiN、 TiAlN、 TaN 或 TaAIN中的一种或其组合。
可选地， 所述第一介质层及 /或所述第二介质层材料为铪基氧化物 中的一种。
与现有技术相比， 采用本发明提供的技术方案具有如下优点： 通过形成至少部分嵌入所述半导体基体的所述第二栅极， 可在提 供与现有技术相比具有相同沟道区厚度的半导体基体中， 使形成于所 述半导体基体第二侧面上的各所述第一栅极间的距离增加， 进而使所 述第一栅极与所述源漏区之间的距离 h，增加， 利于减小寄生电容； 此 外， 由于引入所述第二栅极， 在所述半导体基体高度不变的前提下， 与现有技术相比具有相同沟道区厚度的所述半导体基体的外围面积增 加， 接于所述半导体基体的所述源漏区的截面积随之增加 （因为所述 源漏区的宽度 d，增加） ， 利于进一步减小所述源漏区的电阻； 再者， 引入所述第二栅极， 在源漏区之间形成隔断区， 利于减小短沟道效应； 进一步地， 通过使所述第二栅极至少部分嵌入所述半导体基体中， 利 于利用靠近各所述第一栅极的沟道层， 且对于所述第二栅极， 利于扩 大其内所述第一介质层及 /或所述第二介质层的厚度范围； 此外， 利用 本发明提供的半导体器件， 可以所述第一栅极为开关， 利用所述第二 栅极实现数据存储功能；
通过在位于所述绝缘层上的半导体层上形成牺牲层及环绕所述牺 牲层的第一侧墙和第二侧墙， 继而以所述第一侧墙和第二侧墙为硬掩 膜， 采用自对准技术形成所述半导体基体， 既利于减少应用掩模版的 数目， 也利于工艺精化； 通过在垂直于所述绝缘层的方向上使所述第 一栅极或所述浮栅至少覆盖所述沟道层， 利于增加沟道区的有效区域， 进而提高沟道区内载流子的迁移率；
通过先形成所述半导体辅助基体， 继而在所述半导体辅助基体上 形成所述源漏区， 可采用外延法形成所述源漏区， 进而， 在所述半导 体辅助基体中包含 Si 时， 对于 PMOS 器件， 可使所述源漏区材料为 Si) -xGex; 对于 NMOS器件， 可使所述源漏区材料为 Si:C， 利于利用所 述源漏区调节沟道区内的应力， 以提高沟道区内载流子的迁移率；
通过采用外延法形成所述源漏区， 需在形成所述源漏区之前， 先 形成源漏基层 （晶种层， 可为残留的部分厚度的所述第一半导体层） ； 形成所述源漏基层后， 将暴露所述半导体基底第一侧面的部分所述第 一半导体层， 由此， 可沿面向所述第一侧面的方向执行第一离子注入 操作， 以形成器件沟道区内的摻杂区 （如扩散区和晕环） ， 利于实践 操作， 也利于减少相邻半导体基底的间距， 减少器件所用面积， 进而 减低制造成本。 附图说明
下列各剖视图均为沿对应的俯视图中给出的剖线（ AA， )切割已形 成的结构后获得。
图 1所示为现有技术中半导体器件的结构示意图；
图 2所示为本发明提供的半导体器件的结构示意图；
图 3和图 4所示为本发明半导体器件的形成方法实施例中在衬底 上形成为形成半导体器件所需的各材料层后的俯视图和剖视图；
图 5和图 6所示为本发明半导体器件的形成方法实施例中图形化 保护层和牺牲层后的俯视图和剖视图；
图 7和图 8所示为本发明半导体器件的形成方法实施例中形成第 一侧墙后的俯视图和剖视图；
图 9和图 10所示为本发明半导体器件的形成方法实施例中图形化 停止层和硅层后的俯视图和剖视图；
图 1 1 和图 12所示为本发明半导体器件的形成方法实施例中暴露 源漏区区域的停止层后的俯视图和剖视图；
图 13和图 14所示为本发明半导体器件的形成方法实施例中形成 第二侧墙后的俯视图和剖视图；
图 15所示为本发明半导体器件的形成方法实施例中在图 9和图 10 所示步骤后形成栅堆叠层后的结构剖视图；
图 16所示为本发明半导体器件的形成方法实施例中在源漏区区域 形成源漏基层后的结构剖视图；
图 17所示为本发明半导体器件的形成方法实施例中在形成源漏基 层后执行第一离子注入操作的剖视图；
图 18和图 19所示为本发明半导体器件的形成方法实施例中在源 漏基层上形成第二半导体层后的俯视图和剖视图；
图 20和图 21 所示为本发明半导体器件的形成方法实施例中形成 平坦化的第一介质层后的俯视图和剖视图； 图 22和图 23所示为本发明半导体器件的形成方法实施例中形成 栅极后的俯视图和剖视图；
图 24和图 25所示为本发明半导体器件的形成方法实施例中形成 平坦化的第二介质层后的俯视图和剖视图；
图 26和图 27所示为本发明半导体器件的形成方法实施例中形成 空腔后的俯视图和剖视图；
图 28至图 32所示为本发明半导体器件的形成方法实施例中形成 第二栅极时各中间结构的剖视图。 具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供 的技术方案。 虽然下文中对特定例子的部件和设置进行了描述， 但是， 它们仅仅为示例， 并且目的不在于限制本发明。
此外， 本发明可以在不同实施例中重复参考数字和 /或字母。 这种 重复是为了简化和清楚的目的， 其本身不指示所讨论的各种实施例和 / 或设置之间的关系。
本发明提供了各种特定工艺和 /或材料的例子， 但是， 本领域普通 技术人员可以意识到的其他工艺和 /或其他材料的替代应用， 显然未脱 离本发明要求保护的范围。 需强调的是， 本文件内， 各种结构之间的 相互关系包含由于工艺或制程的需要所作的必要的延展， 如， 术语 "垂 直" 意指两平面之间的夹角与 90° 之差在工艺或制程允许的范围内。 此外， 本文件内， 术语 "接于" 意指两结构之间直接接触， 术语 "位 于 ... ...上" 意指两结构之间还间隔有其他结构。
如图 2所示， 本发明提供的半导体器件包括： 半导体基体 120, 所 述半导体基体 120位于绝缘层 100上； 源漏区 140 , 所述源漏区 140接 于所述半导体基体 120的相对的第一侧面 126; 第一栅极 160, 所述第 一栅极 160位于所述半导体基体 120的相对的第二侧面 128上； 第二 栅极， 所述第二栅极位于所述绝缘层 100 上并至少部分嵌入所述半导 体基体 120中； 所述第二栅极包括： 浮栅 124, 所述浮栅 124经第一介 质层 123接于所述半导体基体 120; 控制栅 130, 所述控制栅 130经第 二介质层 125接于所述浮栅 124。
通过形成至少部分嵌入所述半导体基体 120 的所述第二栅极， 可 在提供与现有技术相比具有相同沟道区厚度的半导体基体 120 中， 使 形成于所述半导体基体 120第二侧面 128上的各所述第一栅极 160间 的距离增加， 进而使所述第一栅极 160与所述源漏区 140之间的距离 增加， 利于减小寄生电容； 此外， 由于引入所述第二栅极， 在所述半 导体基体 120 高度不变的前提下， 与现有技术相比具有相同沟道区厚 度的所述半导体基体 120 的外围面积增加， 接于所述半导体基体 120 的所述源漏区 140的截面积随之增加 （因为所述源漏区 140的宽度增 力口） ， 利于进一步减小所述源漏区 140 的电阻； 再者， 引入所述第二 栅极， 在源漏区 140之间形成隔断区， 利于减小短沟道效应； 进一步 地， 通过使所述第二栅极至少部分嵌入所述半导体基体 120 中， 利于 利用靠近各所述第一栅极 160 的沟道层， 且对于所述第二^ f册极， 利于 扩大其内所述第一介质层 123及 /或所述第二介质层 125的厚度范围； 此外， 利用所述半导体器件， 可以所述第一栅极 160 为开关， 利用所 述第二栅极实现数据存储功能。
其中， 所述半导体基体 120可为形成于绝缘层 100上的硅， 在所 述半导体基体 120 中已形成掺杂区 （如扩散区和晕环） ， 以提供器件 的沟道区； 在所述半导体器件的一个实施例中， 在所述第二侧面 128 和所述第一介质层 123 之间夹有沟道层和掩膜层， 所述沟道层夹于所 述绝缘层 100 和所述掩膜层之间； 此时， 所述沟道层材料可为硅 （已 形成掺杂区） ， 在垂直于所述第二侧面的方向上， 所述沟道层的厚度 为 5nm ~ 40nm。所述掩膜层材料可为氮化硅或层叠的氧化硅和氮化硅。 其中， 所述第一侧面可与所述第二侧面垂直。
所述半导体器件还可包括半导体辅助基体 122，所述半导体辅助基 体 122接于所述第一侧面 126上， 所述源漏区 140可形成于所述半导 体辅助基体 122上。 作为示例， 所述半导体辅助基体 122材料也可以 为硅， 此时， 所述源漏区 140 可利用离子注入工艺形成于所述半导体 辅助基体 122上。 此外， 所述半导体辅助基体 122的上表面可低于所 述半导体基体 120 的上表面， 本文件内， 所述上表面意指所述半导体 辅助基体 122或所述半导侔基体 120的平行于所述绝缘层 100的侧面， 此时， 所述源漏区 140 可采用外延法形成于所述半导体辅助基体 122 上； 所述半导体辅助基体 122中包含 Si时， 对于 PMOS器件， 所述源 漏区 140材料可为 Si1 -xGex( X的取值范围可为 0 ~ 1 ,优选为 0.1 ~ 0.7, 可以根据工艺需要灵活调节， 如 0.2、 0.3、 0.4、 0.5或 0.6, 本文件内 未作特殊说明处， X的取值均与此相同， 不再赘述） ； 对于 NMOS器 件， 所述源漏区 140材料可为 Si:C ( C的原子数百分比可以为 0.2% ~ 2%, 如 0.5%、 1%或 1.5%， C的含量可以根据工艺需要灵活调节， 本 文件内未作特殊说明处， C的原子数百分比均与此相同， 不再赘述） 。 利于利用所述源漏区 140 进一步调节沟道区内的应力， 以提高沟道区 内载流子的迁移率。
所述第一栅极 160可经层叠的栅介质层 162和功函数金属层 164 形成于所述第二侧面 128上； 所述栅介质层 162、 第一介质层 123及第 二介质层 125均可以选用铪基氧化物，如 Hf02、HfSiO、HfSiON、HfTaO、 HfTiO或 HfZrO中的一种或其组合； 所述功函数金属层 164可以包括 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组合。 所述第一栅极 160可 为金属栅极， 优选为多晶硅栅极， 利于工艺控制。 所述浮栅及 /或所述 控制栅材料可为 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组合， 优选 为 TiN, 以利于工艺整合。
在垂直于所述绝缘层 100的方向上， 所述第一栅极 160或所述浮 栅 124 至少覆盖所述沟道层。 利于增加沟道区的有效区域， 进而提高 沟道区内载流子的迁移率。
本发明还提供了一种半导体器件的形成方法。
首先， 如图 3和图 4所示， 在绝缘体上石圭 ( silicon on insulator )上
(所述硅层即为第一半导体层， 所述第一半导体层也可以为其他半导 体材料， 所述绝缘体上硅为顺次形成于衬底 200上的绝缘层 202和硅 层 204, 所述衬底 200优选为硅衬底）顺次形成停止层 206 (可为氧化 硅） 、 牺牲层 208 (可为非晶硅） 和保护层 220 (可为碳化硅） ， 再如 图 5和图 6所示， 图形化所述保护层 220和牺牲层 208; 可采用刻蚀工 艺执行所述图形化操作， 所述刻蚀操作终止于所述停止层 206。 随后， 如图 7和图 8所示， 形成环绕图形化后的保护层 220和牺牲层 208的 第一侧墙 240, 所述第一侧墙 240材料可为氮化硅， 可采用回刻 （etch back )工艺形成所述第一侧墙 240。 其中， 所述第一侧面可与所述第二 侧面垂直。
其中， 所述硅层 204的厚度可为 50nm ~ lOOnm, 如 60nm、 70nm、 80nm或 90nm;所述停止层 206的厚度可为 5nm ~ 20nm,如 8nm、 10nm、 15nm或 18nm; 所述牺牲层 208的厚度可为 30nm ~ 80nm , 如 40nm、 50nm、 60nm或 70nm; 所述保护层 220的厚度可为 20nm ~ 50nm， 如 25nm、 30nm、 35nm或 40nm; 在垂直于所述第二侧面的方向上， 所述 第一侧墙 240的厚度可为 5nm ~ 40nm ,如 10nm、 20nm、 25nm或 30nm。
然后， 如图 9和图 10所示， 以所述第一侧墙 240为掩膜， 图形化 所述停止层 206和所述硅层 204，可采用刻蚀工艺执行所述图形化操作， 所述刻蚀操作终止于所述绝缘层 202; 随后， 如图 1 1和图 12所示， 确 定源漏区区域并去除覆盖所述区域的所述第一侧墙 240、 所述保护层 220和所述牺牲层 208 , 暴露所述停止层 206 (非源漏区区域上可形成 有硬掩膜 222 ,所述硬掩膜 222可在上述步骤中位于所述保护层 220上， 所述硬掩膜 222 可在适当的步骤中被去除， 如， 在暴露位于所述源漏 区内的所述停止层 220后） ； 同时， 还暴露所述保护层 220和所述牺 牲层 208中接于所述源漏区的侧面 （图中未示出） ； 再后， 如图 13和 图 14所示， 形成环绕所述保护层 220、 所述牺牲层 208、 图形化的所 述停止层 206和所述硅层 204的第二侧墙 242 (可为氮化硅） ； 由此， 形成半导体基底； 继而， 形成源漏区和第一栅极后， 以所述第一侧墙 240和所述第二侧墙 242为掩膜，去除所述保护层 220、所述牺牲层 208、 所述停止层 206 和所述硅层 204 (即， 位于作为掩膜的所述第一侧墙 240和所述第二侧墙 242之下的所述保护层 220、 所述牺牲层 208、 所 述停止层 206和所述硅层 204未被去除） ， 暴露所述绝缘层 202， 即可 形成空腔， 再形成第二栅极， 使至少部分所述第二栅极填充所述空腔， 即可形成半导体器件。 采用自对准技术形成所述半导体基底 （进而形 成半导体基体） ， 既利于减少应用掩模版的数目， 也利于工艺精化。 所述第二侧墙 242的厚度可为 7nm ~ 20nm , 如 10nm、 15nm或 18nm。
需强调的是， 所述第一栅极 （实际为包含所述栅极的栅堆叠层， 所述栅堆叠层包括逐层累积的栅介质层、 功函数金属层和多晶硅层， 所述多晶硅层也可替换为堆叠的金属层） 可形成于图形化所述停止层 和所述硅层之后、 暴露位于源漏区区域的所述停止层之前。
具体地， 如图 15所示， 在图形化所述停止层 206和所述硅层 204 (如图 9和图 10所示）之后， 在所述绝缘层 202上形成栅堆叠层 （其 中， 所述栅堆叠层包括顺次累积的栅介质层 262、 功函数金属层 264和 栅极材料层 260, 所述栅介质层 262可以选用铪基氧化物， 如 Hf〇2、 HfSiO、 HfSiON, HfTaO HfTiO或 HfZrO中的一种或其组合； 所述功 函数金属层 264可以包括 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组 合； 所述栅极材料层 260 可为金属， 优选为多晶硅） ； 随后， 平坦化 所述栅堆叠层， 以暴露所述保护层 220; 继而， 形成辅助掩膜层， 所述 辅助掩膜层覆盖所述栅堆叠层和所述保护层 220;所述辅助掩膜层可为 层叠的具有不同材质的介质层， 如， 在所述保护层 220 和所述第一侧 墙 240 的材料为氮化硅时， 所述辅助掩膜层可为氧化硅层 （第一辅助 膜层 282 ) -氮化硅层 （第二辅助膜层 284 ) -氧化硅层 （第三辅助膜层 286 ) 。 经历上述操作后， 俯视承载上述结构的衬底， 只见氧化硅层。 此后， 在形成半导体基底之前， 还需去除位于源漏区区域的所述辅助 掩膜层和所述栅堆叠层； 上述形成所述第一栅极的方法为综合考虑制 程整合的结果， 后续描述均以此为基础。 需说明的是， 还可利用其他 方法形成所述第一栅极， 且所述第一栅极也可形成于源漏区之后， 根 据本发明提供的教导， 本领域技术人员能够灵活地形成所述第一栅极， 不再赘述。
其中， 所述栅介质层 262的厚度可为 2nm ~ 3nm, 如 2.5nm, 此外， 在形成所述栅介质层 262之前， 还可形成交界氧化层， 所述交界氧化 层的厚度可为 0.2nm ~ 0.7nm, 如 0.5nm, 图中均未示出； 所述功函数 金属层 264的厚度可为 3nm ~ 10nm, 如 5nm或 8nm; 所述栅极材料层 260的厚度可为 50nm ~ lOOnm, 如 60nm、 70nm、 80nm或 90nm; 所述 第一辅助掩膜层 282的厚度可为 2nm ~ 5nm, 如 3nm或 4nm; 所述第 二辅助掩膜层 284的厚度可为 10nm ~ 20nm, 如 12nm、 15nm或 18nm; 所述第三辅助掩膜层 286的厚度可为 10nm ~ 20nm， 如 12nm、 15nm或 18nm。
实践中， 如图 16所示， 在形成所述半导体基底后， 去除位于所述 源漏区区域的所述停止层 206和部分厚度的所述硅层 204 (此时， 位于 所述栅堆叠层上的第一辅助掩膜 286, 即氧化硅层， 也被去除） ， 以形 成源漏基层（即为半导体辅助基体）； 所述源漏基层的厚度可为 5nm ~ 20nm, 如 10nm或 15nm; 然后， 如图 17所示， 沿面向所述第一侧面 (所述第一侧面为去除部分厚度的所述硅层后暴露的硅层表面） 的方 向 （图中箭头所示方向） 执行第一离子注入操作， 以在所述硅层 204 中形成扩散区和晕环。 相比于现有技术中沿面向所述第二侧面的方向 执行第一离子注入操作， 更利于实践操作， 也利于减少相邻半导体基 底的间距， 减少器件所用面积， 进而减低制造成本。 所述第一离子注 入操作的具体工艺， 如注入能量、 注入剂量、 注入次数及掺杂粒子均 可根据产品设计灵活调整， 不再赘述； 随后， 如图 18和图 19所示， 再在所述源漏基层上采用外延法形成第二半导体层 244 (对于 PMOS 器件， 所述第二半导体层 244 材料为 Si1 (Gex， 掺杂剂量可为 l x 1019/cm3 ~ 1 χ 1021/cm3; 对于 NMOS器件， 所述第二半导体层 244材料 为 Si:C , 掺杂剂量可为 1 X 1019/cm3 ~ 1 x 1021/cm3 ) 后， 可形成所述源 漏区。 利于利用所述源漏区进一步调节沟道区内的应力， 以提高沟道 区内载流子的迁移率。 此外， 所述源漏区也可在去除位于源漏区的所 述停止层 206后， 不再去除部分厚度的所述硅层 204 , 而是采用向所述 硅层 204执行离子注入操作后形成。
随后， 形成空腔； 首先， 如图 20和图 21 所示， 形成平坦化的第 一介电层 290 (如氧化硅） ， 并暴露所述辅助掩膜层中的第二辅助膜层 284; 可采用 CMP (化学机械研磨） 执行暴露所述第二辅助膜层 284 的操作； 随后， 如图 22和图 23所示， 去除仍残留第二辅助膜层 284 (氮化硅层）和第一辅助膜层 282 (氧化硅层）的所述辅助掩膜层及部 分高度的所述栅堆叠结构， 形成第一栅极 266 ,在所述硅层 204的厚度 方向上， 所述第一栅极 266至少覆盖所述硅层 204 (用以形成沟道） ， 利于增加器件内沟道区的有效区域， 进而提高沟道区内载流子的迁移 率； 经历此操作后， 仍残留部分厚度的所述保护层 220; 再如图 24和 图 25所示， 形成第二介电层 292 (如氧化硅， 用以在为形成所述空腔 而去除所述保护层 220 时， 减少已有结构所受的损伤） ， 所述第二介 电层 292暴露所述保护层 220 , 却覆盖所述第一侧墙 240和第二侧墙 242 , 可采用先沉积所述第二介电层 292， 再 CMP所述第二介电层 292 的工艺执行上述操作； 然后， 如图 26和图 27所示， 以所述第二介电 层 292为掩膜， 去除所述保护层 220、 牺牲层 208、 停止层 206和硅层 204 , 以暴露所述绝缘层 202， 形成空腔 300。 需说明的是， 虽然实际 上是因为有所述第二介电层 292 的保护， 才使得在形成所述空腔 300 时， 对其他结构影响较小， 但是， 却是因为有所述第一侧墙 240 和第 二侧墙 242的存在， 才确定了所述空腔 300的形貌， 由此， 在一定程 度上， 所述第一侧墙 240和第二侧墙 242也起到掩膜的作用。 在形成 所述源漏区后再形成所述空腔 300，所述源漏区所受的由原填充所述空 腔 300的硅层 204 (第一半导体层） 及所述停止层 206和所述牺牲层 208提供的反作用力消失， 使得所述源漏区的应力损失更小。
继而，如图 28所示，在形成所述空腔 300后，形成浮栅介质层 223 (即第一介质层） ， 可采用沉积工艺形成所述浮栅介质层 223， 所述浮 栅介质层 223覆盖所述空腔 300的底壁 （即， 所述空腔暴露的绝缘层 202 ) 、 侧壁 （包括接于所述绝缘层 202的第一半导体层 204， 接于所 述第一半导体层 204的停止层 206，和接于所述停止层 206的第一侧墙 240或第二侧墙 242 ) 及所述第二介电层 292。
随后， 如图 29所示， 采用回刻工艺在所述浮栅介质层 223上形成 浮栅 320， 以填充所述空腔 300， 所述浮栅 320可为金属材料， 如 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组合， 优选为 TiN, 以利于工艺整 合。 在垂直于所述绝缘层 202 的方向上， 所述浮栅至少覆盖所述第一 半导体层 204， 利于增加沟道区的有效区域， 进而提高沟道区内载流子 的迁移率。 '
再后， 如图 30所示， 形成控制栅介质层 225 (即第二介质层） 和 控制栅 230。所述控制栅介质层 225覆盖所述浮栅介质层 223和所述浮 栅 320,所述控制栅 230经所述控制栅介质层 225接于所述浮栅 320和 所述浮栅介质层 223。 可采用沉积工艺形成所述控制栅介质层 225 , 所 述控制栅 230 可根据设计要求而被刻蚀成任意图案 （此时， 需采用形 成于所述控制栅 230上的硬掩膜 232 ) 。 继而， 如图 31所示， 利用所 述硬掩膜 232，去除所述第二介电层 292及覆盖所述第二介电层 292的 所述浮栅介质层 223和所述控制栅介质层 225 , 暴露所述第一栅极 266 和所述源漏区 244。 需说明的是， 虽然， 图示实施例中， 所述浮栅介质 层 223和所述控制栅介质层 225相接， 但在其他实施例中， 根据工艺 需要， 所述浮栅介质层 223和所述控制栅介质层 225可以不相接 （未 示出） 。
再后， 如图 32所示， 形成保护侧墙 234, 所述保护侧墙 234环绕 去除所述第二介电层 292及覆盖所述第二介电层 292的所述浮栅介质 层 223和所述控制栅介质层 225后获得的结构。 在所述第一栅极 266 和所述源漏区 244 上形成金属层并经历热处理操作， 再进一步去除未 反应的所述金属层， 可在所述第一栅极 266和所述源漏区 244上形成 金属硅化物层 246 (即为接触区， 用以在后续形成金属互连时减小接触 电阻） 。
其中，所述浮栅介质层 223的厚度可为 2nm ~ 15nm ,如 5nm、 8nm、 10nm或 12nm;所述浮栅 320的厚度可为 3nm ~ 10nm,如 5nm或 8nm; 所述控制栅介质层 225的厚度可为 2nm ~ 15nm, 如 5nm、 8nm、 10nm 或 12nm; 所述控制栅 230的厚度可为 3nm ~ 10nm, 如 5nm或 8nm。 所述浮栅介质层 223和 /或所述控制栅介质层 ' 225可为铪基氧化物， 如 Hf〇2、 HfSiO、 HfSiON、 HfTaO、 HfTiO或 HfZrO中的一种或其组合。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的 工艺、 结构、 制造、 物质纽成、 手段、 方法及步骤。 根据本发明的公 开内容， 本领域技术人员将容易地理解， 对于目前已存在或者以后即 将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 它们 在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同 的结果时， 依照本发明的教导， 可以对它们进行应用， 而不脱离本发 明所要求保护的范围。

Claims

权 利 要 求
1、 一种半导体器件， 其特征在于， 包括，
半导体基体， 所述半导体基体位于绝缘层上；
源漏区， 所述源漏区接于所述半导体基体的相对的第一侧面； 第一栅极， 所述第一栅极位于所述半导体基体的相对的第二侧面 上；
第二栅极， 所述第二栅极位于所述绝缘层上并至少部分嵌入所述 半导体基体中；
其中， 所述第二栅极包括：
浮栅， 所述浮栅经第一介质层接于所述半导体基体；
控制栅， 所述控制栅经第二介质层接于所述浮栅。
2、 根据权利要求 1所述的半导体器件， 其特征在于： 在所述第二 侧面和所述第一介质层之间夹有沟道层和掩膜层， 所述沟道层夹于所 述绝缘层和所述掩膜层之间。
3、 根据权利要求 2所述的半导体器件， 其特征在于： 在垂直于所 述第二侧面的方向上， 所述沟道层的厚度为 5nm ~ 40nm。
4、 根据权利要求 2所述的半导体器件， 其特征在于： 在垂直于所 述绝缘层的方向上， 所述第一栅极或所述浮栅至少覆盖所述沟道层。
5、 根据权利要求 1所述的半导体器件， 其特征在于： 所述浮栅及
/或所述控制栅材料为 TiN、 TiAlN、 TaN或 TaAlN中的一种或其组合。
6、 根据权利要求 1所述的半导体器件， 其特征在于： 所述第一介 质层及 /或所述第二介质层材料为铪基氧化物中的一种。
7、 根据权利要求 1所述的半导体器件， 其特征在于： 所述第一侧 面与所述第二侧面垂直。
8、 根据权利要求 1所述的半导体器件， 其特征在于， 所述半导体 器件还包括半导体辅助基体， 所述半导体辅助基体的上表面低于所述 半导体基体的上表面， 所述半导体辅助基体接于所述第一侧面上， 所 述源漏区形成于所述半导体辅助基体上。
9、 根据权利要求 8所述的半导体器件， 其特征在于： 所述半导体 辅助基体中包含 Si， 对于 PMOS器件， 所述源漏区为 Si1 -xGex; 对于 NMOS器件， 所述源漏区为 Si:C。
10、 根据权利要求 9 所述的半导体器件， 其特征在于： 在所述 Si1-xGex中， X的取值范围为 0.1 ~ 0.7。
1 1、根据权利要求 9所述的半导体器件， 其特征在于： 在所述 Si:C 中， C的原子数百分比的取值范围为 0.2% ~ 2%。
12、 一种半导体器件的形成方法， 其特征在于， 包括：
在绝缘层上形成半导体基底；
形成源漏区， 所述源漏区接于所述半导体基底的相对的第一侧面； 形成第一栅极， 所述第一栅极位于所述半导体基底的相对的第二 侧面上；
去除所述半导体基底内部分材料， 以在所述半导体基底内形成空 腔， 所述空腔暴露所述绝缘层；
形成第二栅极， 至少部分所述第二栅极填充所述空腔；
其中， 形成所述第二栅极的步骤包括：
形成浮栅， 所述浮栅经第一介质层接于所述半导体基底；
形成控制栅， 所述控制栅经第二介质层接于所述浮栅。
13、 根据权利要求 12所述的方法， 其特征在于， 形成所述半导体 基底的步骤包括：
在所述绝缘层上形成第一半导体层、 停止层、 图形化的牺牲层和 保护层以及环绕所述图形化的牺牲层和保护层的第一 'J墙；
以所述第一侧墙为掩膜， 形成图形化的所述停止层和所述第一半 导体层；
确定源漏区区域并去除覆盖所述区域的所述第一侧墙、 所述保护 层和所述牺牲层， 暴露所述停止层；
形成环绕所述保护层和所述牺牲层的第二侧墙；
此时， 所述源漏区接于图形化的所述第一半导体层中相对的第一 侧面；
所述第一栅极位于图形化的所述第一半导体层中相对的第二侧面 上；
在所述半导体基底内形成空腔的步骤包括：
以所述第一侧墙和所述第二侧墙为掩膜， 去除所述保护层、 所述 牺牲层和所述第一半导体层， 所述停止层材料与所述保护层、 所述牺 牲层、 所述第一半导体层、 所述第一侧墙和所述第二侧墙材料不同。
14、 根据权利要求 12所述的方法， 其特征在于： 所述第一侧面与 所述第二侧面垂直。
15、 根据权利要求 12所述的方法， 其特征在于： 在垂直于所述第 二侧面的方向上， 所述第一侧墙的厚度为 5nm ~ 40nm。
16、 根据权利要求 12所述的方法， 其特征在于， 形成所述源漏区 的步骤包括：
在形成所述半导体基底后， 去除位于所述源漏区区域的所述停止 层和部分厚度的所述第一半导体层， 以形成源漏基层；
在所述源漏基层上形成第二半导体层。
17、 根据权利要求 16所述的方法， 其特征在于： 所述第一半导体 层中包含 Si， 对于 PMOS器件， 所述第二半导体层为 Si1 Gex; 对于 NMOS器件， 所述第二半导体层为 Si:C。
18、 根据权利要求 17所述的方法， 其特征在于： 在所述 Sij.xGex 中， X的取值范围为 0.1 ~ 0.7。
19、 根据权利要求 17所述的方法， 其特征在于： 在所述 Si:C中，
C的原子数百分比的取值范围为 0.2% ~ 2%。
20、 根据权利要求 16所述的方法， 其特征在于， 在所述源漏基层 上形成所述第二半导体层之前， 还包括： 沿面向所述第一侧面的方向 执行第一离子注入操作， 以形成扩散区和晕环。
21、 根据权利要求 13所述的方法， 其特征在于， 形成所述第一栅 极的步驟包括：
在确定源漏区区域之前， 形成栅堆叠层， 在垂直于所述绝缘层的 方向上， 所述栅堆叠层至少覆盖图形化的所述第一半导体层。
22、 根据权利要求 12所述的方法， 其特征在于： 所述第一栅极或 所述浮栅至少覆盖图形化的所述第一半导体层。
23、 根据权利要求 12所述的方法， 其特征在于： 所述浮栅及 /或所 述控制栅材料为 TiN、 TiAlN、 TaN或 TaAIN中的一种或其组合。
24、 根据权利要求 12所述的方法， 其特征在于： 所述第一介质层 及 /或所述第二介质层材料为铪基氧化物中的一种。
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