WO2011162288A1 - 液晶装置及び液晶制御方法 - Google Patents

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WO2011162288A1
WO2011162288A1 PCT/JP2011/064246 JP2011064246W WO2011162288A1 WO 2011162288 A1 WO2011162288 A1 WO 2011162288A1 JP 2011064246 W JP2011064246 W JP 2011064246W WO 2011162288 A1 WO2011162288 A1 WO 2011162288A1
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liquid crystal
potential
line
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豪 鎌田
井出　哲也
誠二 大橋
昇平 勝田
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal device and a liquid crystal control method.
  • This application claims priority based on Japanese Patent Application No. 2010-145080 filed in Japan on June 25, 2010, the contents of which are incorporated herein by reference.
  • the liquid crystal device that displays an image three-dimensionally employs, for example, the following method.
  • a vertical stripe barrier called parallax barrier on the liquid crystal device, the right eye can be seen by the right eye and the left eye can be seen by the left eye.
  • parallax barrier a vertical stripe barrier
  • FIG. 14 is a diagram for explaining an outline of a method of viewing using dedicated glasses.
  • the vertical synchronization frequency is 60 Hz (about 16.7 msec). Therefore, as shown in FIG. 14, in order to perform 3D (three-dimensional) display, the liquid crystal device alternately displays the right-eye and left-eye images at 120 Hz (about 8.3 msec), which is twice 60 Hz. It is necessary to display with a short cycle. Then, in synchronization with the image being reproduced by the liquid crystal device, for example, with the glasses using the liquid crystal shutter, the liquid crystal shutter for the right eye and the left eye are switched alternately, and only one image is viewed in synchronization. I am trying to do it. For example, in FIG.
  • the liquid crystal device displays an image for left eye (L sub Frame) 901, during which the glasses 911 with a liquid crystal shutter closes the shutter for the right eye, Is controlled so that the left-eye image can be seen only by the left eye.
  • the liquid crystal device displays a right eye image (R sub frame) 901, and during that time, the glasses 911 with a liquid crystal shutter open the right eye shutter and close the left eye shutter.
  • control is performed so that the right eye image can be seen only by the right eye.
  • FIG. 15 is a diagram for explaining the outline of the operation when switching at 240 Hz.
  • the driving of the backlight of the liquid crystal device is also controlled in accordance with the display. Further, within one frame, the left-eye sub-frame is written twice, and the right-eye sub-frame is written twice.
  • each subframe is written at 4.2 msec, which is a quarter of 16.7 msec. Then, as shown in FIG. 15, an image between time t2 and t3 and an image between time t4 and t5 can be seen through the glasses with liquid crystal shutters.
  • FIG. 16 is a diagram for explaining the outline of the two-line simultaneous selection drive. As shown in FIG. 16, the normal driving scans one line at a time as in the line image 921, while the two-line simultaneous selection driving scans two lines at a time as in the line image 922.
  • a multi-pixel liquid crystal device in which one pixel is divided into a plurality of sub-pixels to improve gradation expression and view angle characteristics.
  • a liquid crystal device in which one pixel is divided into two subpixels when 2D (two-dimensional) one-line driving is performed by the equivalent circuit of FIG. 17, the luminance of each subpixel is bright as shown in FIG. Luminance sub-pixels and dark luminance sub-pixels are alternately arranged in the vertical and horizontal directions.
  • FIG. 17 is a diagram for explaining one-line driving by an equivalent circuit of a liquid crystal device of two subpixels.
  • FIG. 18 is a diagram for explaining the luminance array of sub-pixels in the case of one-line driving. In FIG.
  • the bus lines Cs1 and Cs3 are supplied with a potential that increases the luminance of the “ ⁇ ” sub-pixel, and the bus lines Cs2 and Cs4 have a higher luminance of the “+” sub-pixel.
  • a potential is supplied.
  • “ ⁇ ” indicates that a negative display signal is supplied from the display signal line Sm1 or Sm2
  • “+” indicates that a positive display signal is supplied from the display signal line Sm1 or Sm2.
  • the sub pixel 931 of the R (red) pixel G1 has bright luminance
  • the sub pixel 932 has dark luminance
  • the sub pixel 933 of the R pixel G2 has bright luminance.
  • the sub-pixels are arranged such that the sub-pixel 934 has a dark luminance (see, for example, Patent Document 1).
  • FIG. 19 is a diagram for explaining two-line driving by an equivalent circuit of a liquid crystal device having two sub-pixels, and FIG.
  • FIG. 20 is a diagram for explaining an arrangement of luminance of sub-pixels in the case of two-line driving.
  • the brightness of adjacent sub-pixels is not alternately arranged, and two sub-pixels that are displayed brightly, for example, a sub-pixel 942 and a sub-pixel 943 of the R pixel are consecutive.
  • the sub-pixels become larger and the graininess increases, so that the image appears rough.
  • a liquid crystal device and a liquid crystal control method for improving the arrangement of sub-pixels when two lines are simultaneously selected and driven are provided.
  • the liquid crystal device includes a first pixel having a plurality of first sub-pixels and a plurality of second sub-pixels, and a second pixel adjacent to the first pixel in the column direction.
  • the second subpixel adjacent to the first pixel among the second subpixels is coupled to the first and second auxiliary capacitance lines, respectively.
  • the liquid crystal device further includes a plurality of third subpixels, a third pixel adjacent to the second pixel in the column direction, and third and fourth auxiliary capacitors.
  • control unit when the one-line selection drive is performed, the control unit may be configured to control the first and second storage capacitor lines to have the same polarity. .
  • the control unit when the two-line selection drive is performed, the control unit may be configured to control the polarities of the first and second auxiliary capacitance lines to be different from each other. Good.
  • the first switching element connected to the first subpixel, the second switching element connected to the second subpixel, and the first A first scanning line connected to a first gate electrode of one switching element; a second scanning line connected to a second gate electrode of the second switching element; and the first sub-pixel; An auxiliary capacitor connected to the drain electrode of the first switching element; and a control unit, wherein the auxiliary capacitor is connected to the first auxiliary capacitor line, and the control unit While controlling the first and second scanning lines so that the first and second sub-pixels are turned on at the same time, the first and second auxiliary capacitance lines are controlled, and the first and second sub-pixels are turned on simultaneously.
  • 1st and The second sub-pixel may be connected to the first and second auxiliary capacitance line respectively.
  • the liquid crystal device includes a first pixel having a plurality of first subpixels and a plurality of second subpixels, and the first pixel is arranged in the column direction.
  • a second pixel which is adjacent to the pixel and is configured so that a display signal is written at the same time as the first pixel; and first and second auxiliary capacitance lines between the first pixel and the second pixel.
  • the polarities of the first and second auxiliary capacitance lines are controlled to the same polarity
  • the polarities of the first and second auxiliary capacitance lines Are controlled to have different polarities.
  • a plurality of pixels having a plurality of sub-pixels are arranged in a matrix, and two auxiliary capacitance lines are provided between the pixels adjacent to each other in the row direction in which a display signal is simultaneously written. Therefore, it is possible to improve the arrangement of sub-pixels when two lines are simultaneously selected and driven.
  • FIG. 1 is a perspective view illustrating a schematic configuration of the liquid crystal device according to the present embodiment.
  • the liquid crystal device includes a backlight 1, a first polarizing plate 2, a first glass substrate 3, a TFT (thin film transistor) array 4, a liquid crystal 5, a common electrode (counter electrode) 6, A color filter 7, a second glass substrate 8, and a second polarizing plate 9 are provided.
  • the backlight 1 emits light from below the first glass substrate 3.
  • the first polarizing plate 2 controls light input / output to / from the first glass substrate 3 by polarization.
  • a TFT array 4 in which switching elements, pixel electrodes and the like are formed is disposed on the first glass substrate 3.
  • a liquid crystal 5 is sealed between the pixel electrode of the TFT array 4 and the common electrode 6.
  • a spacer (not shown) is provided between the first glass substrate 3 and the second glass substrate 8 in order to keep a uniform distance between the first glass substrate 3 and the second glass substrate 8 in which the liquid crystal 5 is sealed.
  • the color filter 7 is disposed on the common electrode 6.
  • the color filter 7 filters each of RGB and displays light based on the light reflectance or light transmittance of the liquid crystal corresponding to each controlled pixel on the liquid crystal device as RGB colors.
  • the second glass substrate 8 is disposed on the color filter 7.
  • FIG. 2 is a configuration diagram of an example of a liquid crystal device to which the embodiment of the present invention is applied.
  • the liquid crystal device includes a control unit 21 and a pixel unit 22.
  • the pixel unit 22 includes m display signal lines (data bus lines) 11-1 to 11-m, n scanning lines (gate bus lines) 12-1 to 12-n, and n ⁇ m pixels. (P (1,1) to p (1, m), p (2,1) to p (2, m)... P (n, 1) to p (n, m)).
  • the control unit 21 transmits the pixels p (1,1) to p (1, m), p (2,1) via the display signal lines 11-1 to 11-m and the scanning lines 12-1 to 12-n. To p (2, m)... P (n, 1) to p (n, m). Further, the control unit 21 controls the display signals supplied to the display signal lines 11-1 to 11-m to have opposite polarities between the adjacent display signal lines 11-1 to 11-m.
  • the polarity of the display signal on the display signal line 11-1 is opposite to the polarity of the display signal on the display signal line 11-2.
  • the polarity of the display signal on the display signal line 11-2 is opposite to the polarity of the display signal on the display signal line 11-3.
  • the polarity of the display signal on the display signal line 11-3 is opposite to the polarity of the display signal on the display signal line 11-4.
  • FIG. 3 is a diagram illustrating an example of an equivalent circuit of the pixel unit 22 during 2D display in the present embodiment.
  • the gate electrodes of the switching elements T1-11 and T1-12 are connected to a common scanning line GN.
  • the source electrodes of the switching elements T1-11 and T1-12 are connected to the display signal line Sm-n.
  • the drain electrode of the switching element T1-11 is connected to one end of the liquid crystal element cl1-11 having a capacitive component via the pixel electrode and to one terminal of the auxiliary capacitor C1-11.
  • the other side of the liquid crystal element cl1-11 is grounded (also referred to as “com”) through the counter electrode 6.
  • the other end of the auxiliary capacitor C1-11 is connected to the auxiliary capacitor line CSa-n.
  • the drain electrode of the switching element T1-12 is connected to one end of the liquid crystal element cl1-12 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C1-12.
  • the other of the liquid crystal elements cl1-12 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C1-12 is connected to the auxiliary capacitor line CSb-n.
  • the liquid crystal elements cl1-11 and cl1-12 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T1-21 and T1-22 are connected to a common scanning line GN.
  • the source electrodes of the switching elements T1-21 and T1-22 are connected to the display signal line Sm- (n + 1).
  • the drain electrode of the switching element T1-21 is connected to one end of the liquid crystal element cl1-21 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C1-21.
  • the other of the liquid crystal elements cl1-21 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C1-21 is connected to the auxiliary capacitor line CSa-n.
  • the drain electrode of the switching element T1-22 is connected to one end of the liquid crystal element cl1-22 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C1-22.
  • the other of the liquid crystal elements cl1-22 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C1-22 is connected to the auxiliary capacitor line CSb-n.
  • the liquid crystal elements cl1-21 and cl1-22 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T2-11 and T2-12 are connected to a common scanning line G- (n + 1).
  • the source electrodes of the switching elements T2-11 and T2-12 are connected to the display signal line Sm-n.
  • the drain electrode of the switching element T2-11 is connected to one end of the liquid crystal element cl2-11 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C2-11. The other side of the liquid crystal element cl2-11 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C2-11 is connected to the auxiliary capacitor line CSa- (n + 1).
  • the drain electrode of the switching element T2-12 is connected to one end of the liquid crystal element cl2-12 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C2-12.
  • the other side of the liquid crystal element cl2-12 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C2-12 is connected to the auxiliary capacitor line CSb- (n + 1).
  • the liquid crystal elements cl2-11 and cl2-12 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T2-21 and T2-22 are connected to a common scanning line G- (n + 1).
  • the source electrodes of the switching elements T2-21 and T2-22 are connected to the display signal line Sm- (n + 1).
  • the drain electrode of the switching element T2-21 is connected to one end of the liquid crystal element cl2-21 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C2-21.
  • the other side of the liquid crystal element cl2-21 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C2-21 is connected to the auxiliary capacitor line CSa- (n + 1).
  • the drain electrode of the switching element T2-22 is connected to one end of the liquid crystal element cl2-22 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C2-22.
  • the other side of the liquid crystal element cl2-22 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C2-22 is connected to the auxiliary capacitor line CSb- (n + 1).
  • the liquid crystal elements cl2-21 and cl2-22 are constituted by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T3-11 and T3-12 are connected to a common scanning line G- (n + 2).
  • the source electrodes of the switching elements T3-11 and T3-12 are connected to the display signal line Sm-n.
  • the drain electrode of the switching element T3-11 is connected to one end of the liquid crystal element cl3-11 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C3-11.
  • the other of the liquid crystal elements cl3-11 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C3-11 is connected to the auxiliary capacitor line CSa- (n + 2).
  • the drain electrode of the switching element T3-12 is connected to one end of the liquid crystal element cl3-12 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C3-12.
  • the other end of the liquid crystal element cl3-12 is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C3-12 is connected to the auxiliary capacitor line CSb- (n + 2).
  • the liquid crystal elements cl3-11 and cl3-12 are constituted by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T3-21 and T3-22 are connected to a common scanning line G- (n + 2).
  • the source electrodes of the switching elements T3-21 and T3-22 are connected to the display signal line Sm- (n + 1).
  • the drain electrode of the switching element T3-21 is connected to one end of the liquid crystal element cl3-21 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C3-21.
  • the other side of the liquid crystal element cl3-21 is grounded via the counter electrode 6.
  • the other end of the auxiliary capacitor C3-21 is connected to the auxiliary capacitor line CSa- (n + 2).
  • the drain electrode of the switching element T3-22 is connected to one end of the liquid crystal element cl3-22 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C3-22.
  • the other of the liquid crystal elements cl3-22 is grounded through the counter electrode 6.
  • the other end of the auxiliary capacitor C3-22 is connected to the auxiliary capacitor line CSb- (n + 2).
  • the liquid crystal elements cl3-21 and cl3-22 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the auxiliary capacitance line to which the auxiliary capacitance C1-12 of the sub-pixel sp (1,1,2) of the pixel p (1,1) is connected and the pixel p (2,1 ) Of the sub-pixel sp (2,1,1) is configured in common with the auxiliary capacitance line to which the auxiliary capacitance C2-11 is connected.
  • the auxiliary capacitor C1-12 and the auxiliary capacitor C2-11 are connected to different auxiliary capacitor lines.
  • FIG. 4 is a timing chart during 2D operation in the present embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to + Vs, so that the sub-pixels sp (1,1,1), sp (1,1,2), sp (2,1,1) and + Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of sp (2,1,2) (FIG.
  • control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to ⁇ Vs, so that the sub-pixels sp (1,2,1), sp (1,2,2), sp (2, -Vs is supplied from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22 of 2,1) and sp (2,2,2) (FIG. 4, until time t0a).
  • the control unit 21 supplies the potential + Vcs to the auxiliary capacitance lines CSa-n and CSb- (n + 1).
  • the potential -Vcs is supplied to the storage capacitor lines CSb-n and CSa- (n + 1) (until time t0a in FIG. 4).
  • the control unit 21 controls the signal on the display signal line Sm-n to ⁇ Vs, so that the switching elements T1 ⁇ of the sub-pixels sp (1,1,1) and sp (1,1,2) are controlled. 11, -Vs is supplied from the display signal line Sm-n to the source electrodes of T1-12, T2-11 and T2-12. Further, the control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to + Vs, so that the sub-pixels sp (1,2,1) and sp (1,2,2), sp (2,2) are controlled. , 1) and sp (2, 2, 2) are supplied with + Vs from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22.
  • the control unit 21 controls the scanning line Gn to a period from time t1a to t2a (rewriting period for one pixel), H level (high potential level, sometimes referred to as “Vhigh”).
  • H level high potential level, sometimes referred to as “Vhigh”.
  • the switching elements T1-11, T1-12, T1-21, and T1-22 are turned on (sometimes referred to as “Vgon”).
  • the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl1-11 and cl1-12.
  • the potential + Vs is supplied from the display signal line Sm ⁇ (n + 1) to the liquid crystal capacitors cl1-21 and cl1-22.
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSa ⁇ n is generated in the auxiliary capacitor C1-11, and the auxiliary capacitor C1-12 includes A potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential ⁇ Vcs of the storage capacitor line CSb ⁇ n is generated.
  • the auxiliary capacitor C1-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSa-n, and the auxiliary capacitor C1-22 has a display signal line.
  • a potential difference + Vs + Vcs is generated between the potential + Vs of Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSb ⁇ n.
  • the control unit 21 controls the scanning line G- (n + 1) to L level (low potential level, sometimes referred to as “Vlow”).
  • the switching elements T2-11, T2-12, T2-21, and T2-22 are turned off (sometimes referred to as “Vgoff”).
  • the period during which the output of the scanning line Gn is at the H level is set according to the total number of scanning lines used in the liquid crystal device.
  • the signal range of the display signal line Sm-n when the maximum gradation is displayed from the zero gradation is + Vs to -Vs.
  • the potential on the positive polarity side is + 5V to + 1V
  • the potential on the negative polarity side is -5V to -1V. This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T1-11, T1-12, T1-21, and T1-22 (FIG. 4, time t2a). ).
  • control unit 21 switches the potential of the storage capacitor line CSa-n from + Vcs to ⁇ Vcs while controlling the signal of the display signal line Sm ⁇ n to + Vs (FIG. 4, time t3a). Since the potential of the auxiliary capacitance line CSa-n has changed from + Vcs to ⁇ Vcs, the potential held in the liquid crystal capacitor cl1-11 decreases by ⁇ Vpx based on the auxiliary capacitance C1-11 and changes from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • ⁇ Vpx is a value based on the ratio of the liquid crystal capacitance cl1-11 to the auxiliary capacitance C1-11 for the variation 2 ⁇ Vcs of the signal on the auxiliary capacitance line CSa-n, and the capacitance of the liquid crystal capacitance cl1-11 is Clc.
  • the capacitance of the capacitor C1-11 is C1, it is (C1 / (Clc + C1)) ⁇ 2Vcs.
  • the control unit 21 controls the switching elements T2-11, T2-12, T2 by controlling the scanning line G- (n + 1) to the H level during the period from time t4a to t5a (one pixel rewriting period).
  • ⁇ 21 and T2-22 are turned on, the potential + Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl2-11 and cl2-12, and the display signal line Sm ⁇ ( The potential ⁇ Vs is supplied from (n + 1). For this reason, a potential difference + Vs + Vcs between the potential + Vs of the display signal line Sm-n and the potential ⁇ Vcs of the auxiliary capacitance line CSa- (n + 1) is generated in the auxiliary capacitance C2-11.
  • a potential difference + Vs ⁇ Vcs between the potential + Vs of the signal line Sm ⁇ n and the potential + Vcs of the storage capacitor line CSb ⁇ (n + 1) is generated.
  • a potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSa ⁇ (n + 1) is generated in the auxiliary capacitor C2-21.
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the storage capacitor line CSa ⁇ (n + 1) is generated.
  • control unit 21 controls the scanning line G- (n + 1) to the L level, thereby turning off the switching elements T2-11, T2-12, T2-21, and T2-22 (FIG. 4, Time t5a).
  • control unit 21 switches the potential of the auxiliary capacitance line CSb-n from ⁇ Vcs to + Vcs while controlling the signal of the display signal line Sm-n to ⁇ Vs, and the potential of the auxiliary capacitance line CSa ⁇ (n + 1). Is switched from ⁇ Vcs to + Vcs (FIG. 4, time t6a).
  • the potential held in the liquid crystal capacitor cl1-12 increases by ⁇ Vpx based on the storage capacitor C1-12, and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx,
  • the potential held in the liquid crystal capacitor cl1-22 rises by ⁇ Vpx based on the auxiliary capacitor C1-22 and changes from + Vs to + Vs + ⁇ Vpx.
  • the potential held in the liquid crystal capacitance cl2-11 has increased by ⁇ Vpx based on the auxiliary capacitance C2-11, and has changed from + Vs to + Vs + ⁇ Vpx,
  • the potential held in the liquid crystal capacitor cl2-21 rises by ⁇ Vpx based on the auxiliary capacitor C2-21 and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx.
  • control unit 21 controls the switching elements T3-11, T3-12, T3 by controlling the scanning line G- (n + 2) to the H level during the period from time t7a to t8a (rewriting period for one pixel).
  • ⁇ 21 and T3-22 are turned on, the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl3-11 and cl3-12, and the display signal line Sm ⁇ (n + 1) is supplied to cl3-21 and cl3-22. ) To supply a potential + Vs.
  • control unit 21 controls the scanning line G ⁇ (n + 2) to the L level, thereby turning off the switching elements T3-11, T3-12, T3-21, and T3-22 (FIG. 4, FIG. 4). Time t8a). Next, the control unit 21 switches the potential of the storage capacitor line CSb- (n + 1) from + Vcs to ⁇ Vcs while controlling the signal of the display signal line Sm ⁇ n to + Vs (FIG. 4, time t9a).
  • the potential held in the liquid crystal capacitor cl2-12 decreases by ⁇ Vpx based on the storage capacitor C2-12 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl2-22 is lowered by ⁇ Vpx based on the auxiliary capacitor C2-22, and is changed from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • sub-pixels sp (1, 1, 1), sp (1, 1, 2), sp (1, 2, 1), sp (1, 2, 2), sp (2, 1, 1) , Sp (2,1,2), sp (2,2,1) and sp (2,2,2) liquid crystal capacitances cl1-11, cl1-12, cl1-21, cl1-22, cl2-11 , Cl2-12, cl2-21, and cl2-22 hold the potential at time t9a until the next frame.
  • the potential of the sub-pixel sp (1,1,1) of the pixel p (1,1) is higher in the minus direction than the potential of the sub-pixel sp (1,1,2).
  • the light transmittance of the sub-pixel sp (1, 1, 1) is higher than the light transmittance of the sub-pixel sp (1, 1, 2).
  • the luminance of the sub-pixel sp (1, 1, 1) is displayed higher than the luminance of the sub-pixel sp (1, 1, 2).
  • the luminance of the sub-pixel sp (2, 1, 1) of the pixel p (2, 1) is displayed higher than the luminance of the sub-pixel sp (2, 1, 2).
  • the luminance of the sub-pixel sp (1, 2, 2) of the pixel p (1, 2) is displayed higher than the luminance of the sub-pixel sp (1, 2, 1).
  • the luminance of the sub-pixel sp (2, 2, 2) of the pixel p (2, 2) is displayed higher than the luminance of the sub-pixel sp (2, 2, 1).
  • “ ⁇ ” indicates that the potential of the display signal line supplied from the display signal line Sm ⁇ n or Sm ⁇ (n + 1) is negative in the L frame
  • “+” indicates In the L frame, the potential of the display signal line supplied from the display signal line Sm-n or Sm- (n + 1) is positive.
  • the time chart after time t0b is a timing chart of L + 1 frame.
  • the operation of the L + 1 frame is controlled by the control unit 21 so as to have a polarity opposite to the potential at the L frame, so that the luminance relationship is the same as in the L frame as shown in FIG.
  • the luminance of the sub-pixel of each pixel at the time of 2D display has a relationship as shown in FIG.
  • FIG. 5 is a diagram for explaining the luminance array of sub-pixels. As shown in FIG.
  • the sub pixel sp (1, 1, 1) of the pixel p (1, 1) of 1 row and 1 column has a bright luminance
  • the sub pixel sp ( 1, 1, 2) is dark luminance
  • sub pixel sp (2, 1, 1) of pixel p (2, 1) in 2 rows and 1 column has bright luminance
  • FIG. 6 is a diagram illustrating an example of an equivalent circuit of the pixel unit 22 during 3D display in the present embodiment.
  • FIG. 7 is a timing chart at the time of 3D display in the present embodiment.
  • FIGS. 3 and 6 are the same, and the difference between 2D display and 3D display is that the switching elements of the scanning lines G ⁇ (n + 1), G ⁇ (n + 2), and G ⁇ (n + 3) are turned on. This is the timing of the state, the polarity of the signal applied to the auxiliary capacitance lines CSa-n, CSb-n, CSa- (n + 1) and CSb- (n + 1), and the timing of applying the signal.
  • “ ⁇ ” indicates that the potential applied to the liquid crystal capacitance is negative when the switching element is on in the L frame
  • “+” indicates that the switching element is on in the L frame. In this case, the potential applied to the liquid crystal capacitor is positive.
  • the control unit 21 controls the signal of the display signal line Sm-n to + Vs, so that the sub-pixels sp (1,1,1), sp (1,1,2), sp (2,1,1) and + Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of sp (2,1,2) (FIG. 7, until time t0a). ).
  • control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to ⁇ Vs, so that the sub-pixels sp (1,2,1), sp (1,2,2), sp (2, -Vs is supplied from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22 of 2,1) and sp (2,2,2) (FIG. 7, until time t0a). Further, the control unit 21 supplies the potential + Vcs to the auxiliary capacitance lines CSa-n and CSa- (n + 1), and supplies the potential ⁇ Vcs to the auxiliary capacitance lines CSb-n and CSb- (n + 1) (FIG. 7, time).
  • the control unit 21 controls the signal of the display signal line Sm-n to ⁇ Vs, so that the sub-pixels sp (1,1,1), sp (1,1,2), sp (2,1) are controlled. , 1) and sp (2, 1, 2), -Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, and T2-11 and T2-12. Further, the control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to + Vs, so that the sub-pixels sp (1,2,1), sp (1,2,2), sp (2,2) are controlled. , 1) and + (Vs) are supplied from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22 of sp (2, 2, 2) ( FIG. 7, time t1a).
  • the control unit 21 controls the switching elements T1-11, T1-12, and T1-21 by controlling the scanning line Gn to the H level during the period from time t1a to t2a (rewriting period for one pixel). And T1-22 are turned on, the potential -Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl1-11 and cl1-12, and the display signal line Sm- (n + 1) is supplied to cl1-21 and cl1-22. ) To supply a potential + Vs. Further, the control unit 21 controls the scanning lines G- (n + 1) to the H level during the period of time t1a to t2a, thereby turning on the switching elements T2-11, T2-12, T2-21 and T2-22.
  • the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl2-11 and cl2-12, and the potential + Vs is supplied from the display signal line Sm ⁇ (n + 1) to cl2-21 and cl2-22. .
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSa ⁇ n is generated in the auxiliary capacitor C1-11, and the auxiliary capacitor C1-12 includes A potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential ⁇ Vcs of the storage capacitor line CSb ⁇ n is generated.
  • the auxiliary capacitor C1-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSa-n, and the auxiliary capacitor C1-22 has a display signal line.
  • a potential difference + Vs + Vcs is generated between the potential + Vs of Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSb ⁇ n.
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSa ⁇ (n + 1) is generated in the auxiliary capacitor C2-11.
  • a potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of the signal line Sm ⁇ n and the potential ⁇ Vcs of the storage capacitor line CSb ⁇ (n + 1) is generated.
  • the auxiliary capacitor C2-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSa ⁇ (n + 1).
  • a potential difference + Vs + Vcs is generated between the potential + Vs of the signal line Sm ⁇ (n + 1) and the potential ⁇ Vcs of the storage capacitor line CSb ⁇ (n + 1).
  • control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T1-11, T1-12, T1-21, and T1-22, and the scanning line G- (n + 1) ) To the L level, the switching elements T2-11, T2-12, T2-21 and T2-22 are turned off (FIG. 7, time t2a).
  • control unit 21 controls the signal of the display signal line Sm-n to + Vs, and controls the signal of the display signal line Sm- (n + 1) to -Vs (FIG. 7, time t3a).
  • control unit 21 controls the switching elements T3-11, T3-12, T3 by controlling the scanning line G- (n + 2) to the H level during the period from time t4a to t5a (rewriting period for one pixel).
  • ⁇ 21 and T3-22 are turned on, the potential + Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl3-11 and cl3-12, and the display signal line Sm is supplied to the liquid crystal capacitors cl3-21 and cl3-22.
  • the potential ⁇ Vs is supplied from ⁇ (n + 1).
  • control unit 21 controls the scanning line G- (n + 3) to the H level during the period of time t4a to t5a, thereby turning on the switching elements T4-11 and T4-21, and the liquid crystal capacitance cl4-11. Is supplied with the potential + Vs from the display signal line Sm-n, and is supplied with the potential -Vs from the display signal line Sm- (n + 1) to the liquid crystal capacitor cl4-21.
  • the control unit 21 controls the scanning line G ⁇ (n + 2) to the L level, thereby turning off the switching elements T3-11, T3-12, T3-21, and T3-22, and the scanning line G ⁇ .
  • the switching elements T4-11 and T4-21 are turned off (FIG. 7, time t5a).
  • the control unit 21 switches the potential of the auxiliary capacitance line CSa-n from + Vcs to ⁇ Vcs, switches the potential of the auxiliary capacitance line CSa ⁇ (n + 1) from + Vcs to ⁇ Vcs, and sets the potential of the auxiliary capacitance line CSb-n.
  • -Vcs is switched to + Vcs
  • the potential of the auxiliary capacitance line CSb- (n + 1) is switched from -Vcs to + Vcs (FIG. 7, time t5a).
  • the potential held in the liquid crystal capacitor cl1-11 decreases by ⁇ Vpx based on the auxiliary capacitance C1-11 and changes from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl1-21 drops by ⁇ Vpx based on the auxiliary capacitor C1-21 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitance cl2-11 decreases by ⁇ Vpx based on the auxiliary capacitance C2-11, and from ⁇ Vs to ⁇ Vs.
  • the potential changed to ⁇ Vpx and held in the liquid crystal capacitance cl2-21 decreases by ⁇ Vpx based on the auxiliary capacitance C2-21 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl1-12 increases by ⁇ Vpx based on the auxiliary capacitor C1-12, and from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl1-22 decreases by ⁇ Vpx based on the auxiliary capacitor C1-22 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential of the storage capacitor line CSb- (n + 1) has changed from ⁇ Vcs to + Vcs
  • the potential held in the liquid crystal capacitor cl2-12 increases by ⁇ Vpx based on the storage capacitor C2-12, and from ⁇ Vs to ⁇ Vs.
  • the potential changed to ⁇ Vpx and held in the liquid crystal capacitance cl2-22 decreases by ⁇ Vpx based on the auxiliary capacitance C2-22, and changes from + Vs to + Vs ⁇ Vpx.
  • the sub-pixels sp (3, 1, 1) and sp (3, 1, 2) are similarly controlled, and the potential held in the liquid crystal capacitor cl3-11 rises by ⁇ Vpx based on the auxiliary capacitor C3-11.
  • + Vs changes to + Vs + ⁇ Vpx
  • the potential held in the liquid crystal capacitor cl3-12 decreases by ⁇ Vpx based on the auxiliary capacitor C3-12 and changes from + Vs to + Vs ⁇ Vpx (time t8a in FIG. 7).
  • sp (3,2,1) and sp (3,2,2) are similarly controlled, and the potential held in the liquid crystal capacitor cl3-21 rises by ⁇ Vpx based on the auxiliary capacitor C3-21, and from ⁇ Vs.
  • sub-pixels sp (1, 1, 1), sp (1, 1, 2), sp (1, 2, 1), sp (1, 2, 2), sp (2, 1, 1) , Sp (2,1,2), sp (2,2,1) and sp (2,2,2) liquid crystal capacitances cl1-11, cl1-12, cl1-21, cl1-22, cl2-11 , Cl2-12, cl2-21 and cl2-22 hold the potential at time t5a until the next frame.
  • the potential of the sub-pixel sp (1,1,1) of the pixel p (1,1) is higher in the minus direction than the potential of the sub-pixel sp (1,1,2).
  • the light transmittance of the sub-pixel sp (1, 1, 1) is higher than the light transmittance of the sub-pixel sp (1, 1, 2).
  • the luminance of the sub-pixel sp (1, 1, 1) is displayed higher than the luminance of the sub-pixel sp (1, 1, 2).
  • the luminance of the sub-pixel sp (2,1,1) of the pixel p (2,1) is displayed higher than the luminance of the sub-pixel sp (2,1,2)
  • the pixel p (1,2) Of the sub-pixel sp (1,2,2) is displayed higher than the luminance of the sub-pixel sp (1,2,1)
  • the sub-pixel sp (2,2,2) of the pixel p (2,2) is displayed.
  • the operation at the time of the L + 1 frame is a timing chart of the L + 1 frame after time t0b in FIG. Since the operation of the L + 1 frame is controlled by the control unit 21 so as to have a polarity opposite to that of the potential at the L frame, the luminance relationship is the same as that at the L frame as shown in FIG.
  • the control unit 21 supplies signals of the same polarity to adjacent storage capacitor lines CSb-n and CSa- (n + 1). To do.
  • signals having different polarities are supplied to adjacent storage capacitor lines CSb-n and CSa- (n + 1).
  • the luminance of the sub-pixel of each pixel at the time of two-line selection driving for performing 3D display has a relationship as shown in FIG. 5 as in the case of the one-line selection driving for performing 2D display.
  • two auxiliary capacitance lines are provided between the pixels, for example, between the pixel p (1,1) in the first row and the first column and the pixel p (2,1) in the second row and the first column, and adjacent auxiliary lines.
  • FIGS. 8A and 8B are diagrams for explaining an example of the layout on the first glass substrate 3 in the present embodiment, FIG. 8A is a plan view, and FIG. 8B is a cross-sectional view.
  • the drain electrode of the switching element T1-n is connected to the pixel electrode 101, and the gate electrode of the switching element T1-n is connected to the scanning line GN. Further, the drain electrode of the switching element T2-n is connected to the pixel electrode 102, and the gate electrode of the switching element T2-n is connected to the scanning line GN.
  • the auxiliary capacitor line CSa-n and the pixel electrode 101 overlap with each other through an insulating film. Formed in the region.
  • the auxiliary capacitor line CSb-n and the pixel electrode 102 overlap with each other through an insulating film. Formed in the region.
  • FIG. 9 is a diagram illustrating an example of an equivalent circuit of the pixel unit 22 during 2D display in the present embodiment.
  • the sub-pixel sp (2,1,2) of the pixel p (2,1) and the sub-pixel sp (3,1,2) of the pixel p (3,1). 1) two auxiliary capacitance lines Csb- (n + 1) and CSa- (n + 1) are arranged.
  • one auxiliary capacitance line Csc-2 is used.
  • Two auxiliary capacitance lines Csb- (n + 1) and CSa- (n + 2) are shared.
  • the gate electrodes of the switching elements T1-11 and T1-12 are connected to the common scanning line Gn, and the source electrodes of the switching elements T1-11 and T1-12 are connected to the display signal line Sm-n.
  • the drain electrode of the switching element T1-11 is connected to one end of the liquid crystal element cl1-11 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C1-11, and the other end of the liquid crystal element cl1-11.
  • the drain electrode of the switching element T1-12 is connected to one end of the liquid crystal element cl1-12 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C1-12, and the other end of the liquid crystal element cl1-12. Is grounded through the counter electrode 6, and the other end of the auxiliary capacitor C1-12 is connected to the auxiliary capacitor line CSd1-1. Further, the liquid crystal elements cl1-11 and cl1-12 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T1-21 and T1-22 are connected to the common scanning line Gn, and the source electrodes of the switching elements T1-21 and T1-22 are connected to the display signal line Sm- (n + 1). ing.
  • the drain electrode of the switching element T1-21 is connected to one end of the liquid crystal element cl1-21 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C1-21, and the other end of the liquid crystal element cl1-21.
  • the drain electrode of the switching element T1-22 is connected to one end of the liquid crystal element cl1-22 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C1-22, and the other end of the liquid crystal element cl1-22 is connected. Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C1-22 is connected to the auxiliary capacitor line CSd1-1. Further, the liquid crystal elements cl1-21 and cl1-22 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T2-11 and T2-12 are connected to the common scanning line G- (n + 1), and the source electrodes of the switching elements T2-11 and T2-12 are connected to the display signal line Sm-n. ing.
  • the drain electrode of the switching element T2-11 is connected to one end of the liquid crystal element cl2-11 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C2-11. Is grounded through the counter electrode 6, and the other end of the auxiliary capacitor C2-11 is connected to the auxiliary capacitor line CSd2-1.
  • the drain electrode of the switching element T2-12 is connected to one end of the liquid crystal element cl2-12 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C2-12, and the other end of the liquid crystal element cl2-12. Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C2-12 is connected to the auxiliary capacitor line CSc-2. Further, the liquid crystal elements cl2-11 and cl2-12 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T2-21 and T2-22 are connected to the common scanning line G- (n + 1), and the source electrodes of the switching elements T2-21 and T2-22 are connected to the display signal line Sm- (n + 1). It is connected.
  • the drain electrode of the switching element T2-21 is connected to one end of the liquid crystal element cl2-21 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C2-21, and the other end of the liquid crystal element cl2-21.
  • the drain electrode of the switching element T2-22 is connected to one end of the liquid crystal element cl2-22 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C2-22, and the other end of the liquid crystal element cl2-22 is connected.
  • Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C2-22 is connected to the auxiliary capacitor line CSc-2.
  • the liquid crystal elements cl2-21 and cl2-22 are constituted by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T3-11 and T3-12 are connected to the common scanning line G- (n + 2), and the source electrodes of the switching elements T3-11 and T3-12 are connected to the display signal line Sm-n. ing.
  • the drain electrode of the switching element T3-11 is connected to one end of the liquid crystal element cl3-11 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C3-11. Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C3-11 is connected to the auxiliary capacitor line CSc-2.
  • the drain electrode of the switching element T3-12 is connected to one end of the liquid crystal element cl3-12 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C3-12. Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C3-12 is connected to the auxiliary capacitor line CSd1-2. Further, the liquid crystal elements cl3-11 and cl3-12 are constituted by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • the gate electrodes of the switching elements T3-21 and T3-22 are connected to a common scanning line G- (n + 2), and the source electrodes of the switching elements T3-21 and T3-22 are connected to the display signal line Sm- (n + 1). It is connected.
  • the drain electrode of the switching element T3-21 is connected to one end of the liquid crystal element cl3-21 having a capacitive component through the pixel electrode and to one terminal of the auxiliary capacitor C3-21, and the other end of the liquid crystal element cl3-21.
  • the drain electrode of the switching element T3-22 is connected to one end of the liquid crystal element cl3-22 having a capacitive component through the pixel electrode and is connected to one terminal of the auxiliary capacitor C3-22, and the other end of the liquid crystal element cl3-22. Is grounded via the counter electrode 6, and the other end of the auxiliary capacitor C3-22 is connected to the auxiliary capacitor line CSd1-2. Further, the liquid crystal elements cl3-21 and cl3-22 are configured by a liquid crystal portion sandwiched between the counter electrode 6 and the pixel electrode.
  • FIG. 10 is a timing chart during 2D display in the present embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to + Vs, so that the sub-pixels sp (1,1,1) a, sp (1,1,2), sp (2,1,1) And + Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of sp (2,1,2) a (FIG. 10, time until t0a).
  • control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to ⁇ Vs, so that the subpixels sp (1,2,1) a, sp (1,2,2), sp (2 , 2, 1) and sp (2, 2, 2) a to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22, the display signal line Sm- (n + 1) to -Vs Is supplied (until time t0a in FIG. 10).
  • control unit 21 supplies the potential + Vcs to the auxiliary capacitance lines CSc-1 and CSc-2, and supplies the potential ⁇ Vcs to the auxiliary capacitance lines CSd1-1, CSd2-1, and CSd1-2 (FIG. 10, time). until t0a).
  • control unit 21 controls the signal of the display signal line Sm-n to ⁇ Vs, so that the subpixels sp (1,1,1) a, sp (1,1,2), sp (2, -Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of 1,1) and sp (2,1,2) a. .
  • the control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to + Vs, so that the sub-pixels sp (1,2,1) a, sp (1,2,2), sp (2, + Vs is supplied from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22 of 2,1) and sp (2,2,2) a To do.
  • control unit 21 controls the switching elements T1-11, T1-12, T1-12, by controlling the scanning line Gn to the H level (Vhigh) during the period from time t1a to t2a (rewriting period for one pixel).
  • T1-21 and T1-22 are turned on (Vgon), the potential -Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl1-11 and cl1-12, and the display signal lines are supplied to cl1-21 and cl1-22.
  • the potential + Vs is supplied from Sm ⁇ (n + 1).
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSc ⁇ 1 is generated in the auxiliary capacitor C1-11.
  • a potential difference ⁇ Vs + Vcs is generated between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential ⁇ Vcs of the storage capacitor line CSd1-1.
  • the auxiliary capacitor C1-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSc-1, and the auxiliary capacitor C1-22 has a display signal line.
  • a potential difference + Vs + Vcs is generated between the potential + Vs of Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSd1-1.
  • the control unit 21 controls the scanning line G- (n + 1) to the L level (Vlow), thereby turning off the switching elements T2-11, T2-12, T2-21, and T2-22.
  • the period during which the output of the scanning line Gn is at the H level is set according to the total number of scanning lines used in the liquid crystal device. For example, in a full-HD compatible liquid crystal device, 1 / (60 ⁇ 1080) Equivalent to (seconds).
  • the signal range of the display signal line Sm-n when displaying the maximum gradation from the zero gradation is + Vs to -Vs, for example, a positive potential +5 V to +1 V, and a negative potential -5 V. ⁇ -1V.
  • This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T1-11, T1-12, T1-21, and T1-22 (FIG. 10, time t2a). ).
  • the control unit 21 switches the potential of the auxiliary capacitance line CSc-1 from + Vcs to ⁇ Vcs while controlling the signal of the display signal line Sm ⁇ n to + Vs (FIG. 10, time t3a). Since the potential of the auxiliary capacitance line CSc-1 has changed from + Vcs to ⁇ Vcs, the potential held in the liquid crystal capacitor cl1-11 has dropped by ⁇ Vpx based on the auxiliary capacitance C1-11 and has changed from ⁇ Vs to ⁇ Vs ⁇ Vpx. The potential held in the liquid crystal capacitor cl1-21 drops by ⁇ Vpx based on the auxiliary capacitor C1-21 and changes from + Vs to + Vs ⁇ Vpx.
  • control unit 21 controls the switching elements T2-11, T2-12, T2 by controlling the scanning line G- (n + 1) to the H level during the period from time t4a to t5a (one pixel rewriting period).
  • ⁇ 21 and T2-22 are turned on, the potential + Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl2-11 and cl2-12, and the display signal line Sm ⁇ (n + 1) is supplied to cl2-21 and cl2-22. Is supplied with a potential ⁇ Vs.
  • a potential difference + Vs + Vcs between the potential + Vs of the display signal line Sm-n and the potential ⁇ Vcs of the auxiliary capacitance line CSd2-1 is generated in the auxiliary capacitor C2-11, and the display signal line is generated in the auxiliary capacitor C2-12.
  • a potential difference + Vs ⁇ Vcs is generated between the potential + Vs of Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSc ⁇ 2.
  • a potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSd2-1 is generated in the auxiliary capacitance C2-21.
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the line Sm ⁇ (n + 1) and the potential + Vcs of the storage capacitor line CSd2-1 is generated.
  • control unit 21 controls the scanning line G- (n + 1) to the L level, thereby turning off the switching elements T2-11, T2-12, T2-21, and T2-22 (FIG. 10, Time t5a).
  • control unit 21 switches the potential of the auxiliary capacitance line CSd1-1 from -Vcs to + Vcs while controlling the signal of the display signal line Sm-n to -Vs, and changes the potential of the auxiliary capacitance line CSd2-1 to- Switching from Vcs to + Vcs (FIG. 10, time t6a).
  • the potential held in the liquid crystal capacitor cl1-12 has increased by ⁇ Vpx based on the auxiliary capacitor C1-12, and has changed from ⁇ Vs to ⁇ Vs + ⁇ Vpx,
  • the potential held in the liquid crystal capacitor cl1-22 rises by ⁇ Vpx based on the auxiliary capacitor C1-22 and changes from + Vs to + Vs + ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl2-11 has increased by ⁇ Vpx based on the auxiliary capacitor C2-11, and has changed from + Vs to + Vs + ⁇ Vpx.
  • the potential held in cl2-21 rises by ⁇ Vpx based on the auxiliary capacitor C2-21 and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx.
  • control unit 21 controls the switching elements T3-11, T3-12, T3 by controlling the scanning line G- (n + 2) to the H level during the period from time t7a to t8a (rewriting period for one pixel).
  • ⁇ 21 and T3-22 are turned on, the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl3-11 and cl3-12, and the display signal line Sm ⁇ is supplied to the liquid crystal capacitors cl3-21 and cl3-22.
  • the potential + Vs is supplied from (n + 1).
  • the control unit 21 controls the scanning line G ⁇ (n + 2) to the L level, thereby turning off the switching elements T3-11, T3-12, T3-21, and T3-22 (FIG. 10, FIG. 10). Time t8a).
  • the control unit 21 switches the potential of the auxiliary capacitance line CSc-2 from + Vcs to ⁇ Vcs while controlling the signal of the display signal line Sm ⁇ n to + Vs (FIG. 10, time t9a). Since the potential of the storage capacitor line CSc-2 has changed from + Vcs to ⁇ Vcs, the potential held in the liquid crystal capacitor cl2-12 decreases by ⁇ Vpx based on the storage capacitor C2-12, and changes from + Vs to + Vs ⁇ Vpx. The potential held in the liquid crystal capacitor cl2-22 decreases by ⁇ Vpx based on the auxiliary capacitor C2-22 and changes from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • a potential difference + Vs of the display signal line Sm-n potential + Vs is generated in the liquid crystal capacitor cl3-11, and a potential difference ⁇ Vs of the potential ⁇ Vs of the display signal line Sm ⁇ (n + 1) is generated in the liquid crystal capacitor cl3-21. Will occur.
  • the control unit 21 switches the potential of the storage capacitor line CSd1-2 from -Vcs to + Vcs while controlling the signal of the display signal line Sm-n to -Vs (FIG. 10, time t12a).
  • the potential of the auxiliary capacitance line CSd1-2 changes from ⁇ Vcs to + Vcs
  • the potential held in the liquid crystal capacitance cl3-12 decreases by ⁇ Vpx based on the auxiliary capacitance C3-12, and from + Vs to + Vs ⁇ Vpx.
  • the potential changed and held in the liquid crystal capacitor cl3-22 rises by ⁇ Vpx based on the auxiliary capacitor C3-22, and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx.
  • the potential of the subpixel sp (1,1,1) a of the pixel p (1,1) a is more negative than the potential of the subpixel sp (1,1,2). Therefore, the light transmittance of the sub pixel sp (1,1,1) a is higher than the light transmittance of the sub pixel sp (1,1,2). For this reason, the luminance of the sub-pixel sp (1, 1, 1) a is displayed higher than the luminance of the sub-pixel sp (1, 1, 2).
  • the luminance of the sub-pixel sp (2,1,1) of the pixel p (2,1) a is displayed higher than the luminance of the sub-pixel sp (2,1,2) a
  • the pixel p (1,1,2) a is displayed.
  • the luminance of the sub pixel sp (1, 2, 2) of a is displayed higher than the luminance of the sub pixel sp (1, 2, 1) a
  • the sub pixel sp The brightness of 2,2,2) a is displayed higher than the brightness of the sub-pixel sp (2,2,1).
  • the time chart after time t0b is a timing chart of L + 1 frame. Since the operation of the L + 1 frame is controlled by the control unit 21 so as to have a polarity opposite to that of the potential at the L frame, the luminance relationship is the same as that at the L frame as shown in FIG. As a result, the luminance of the sub-pixel of each pixel at the time of 2D display has a relationship as shown in FIG. 5 as in the first embodiment. As shown in FIG.
  • the sub pixel sp (1,1,1) a of the pixel p (1,1) a of 1 row and 1 column has a bright luminance
  • the sub pixel sp (1,1,2) is a dark luminance
  • the sub pixel sp (2,1,1) a of the pixel p (2,1) a in 2 rows and 1 column has a bright luminance
  • the sub pixel sp (2 , 1, 2) is a dark luminance.
  • FIG. 11 is a diagram illustrating an example of an equivalent circuit of the pixel unit 22 at the time of 3D display in the present embodiment.
  • FIG. 12 is a timing chart at the time of 3D display in the present embodiment.
  • FIGS. 11 and 9 are the same, and the difference between 2D display and 3D display is that the switching elements of the scanning lines G ⁇ (n + 1), G ⁇ (n + 2), and G ⁇ (n + 3) are turned on. These are the timing for setting the state, the polarity of the signal applied to the auxiliary capacitance lines CSc-1, CSd1-1, CSd2-1 and CSc-2, and the timing for applying the signal.
  • “ ⁇ ” indicates that the potential applied to the liquid crystal capacitance is negative when the switching element is in the ON state during the L frame
  • “+” indicates that the switching element is in the ON state during the L frame. In this case, the potential applied to the liquid crystal capacitor is positive.
  • the control unit 21 controls the signal of the display signal line Sm-n to + Vs, so that the sub-pixels sp (1,1,1) a, sp (1,1,2), sp (2,1,1) And + Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of sp (2,1,2) a (FIG. 12, time until t0a).
  • control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to ⁇ Vs, so that the sub-pixels sp (1,2,1) a, sp (1,2,2), sp (2 , 1, 1) and sp (2, 2, 2) a to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22, the display signal line Sm- (n + 1) to -Vs Is supplied (until time t0a in FIG. 12). Further, the control unit 21 supplies the potential + Vcs to the auxiliary capacitance lines CSc-1 and CSd2-1, and supplies the potential ⁇ Vcs to the auxiliary capacitance lines CSd1-1 and CSc-2 (FIG.
  • control unit 21 controls the signal of the display signal line Sm-n to ⁇ Vs, so that the subpixels sp (1,1,1) a, sp (1,1,2), sp (2, -Vs is supplied from the display signal line Sm-n to the source electrodes of the switching elements T1-11, T1-12, T2-11 and T2-12 of 1,1) and sp (2,1,2) a. .
  • control unit 21 controls the signal of the display signal line Sm ⁇ (n + 1) to + Vs, so that the sub-pixels sp (1, 2, 1) a, sp (1, 2, 2), sp (2, + Vs is supplied from the display signal line Sm- (n + 1) to the source electrodes of the switching elements T1-21, T1-22, T2-21, and T2-22 of 1,1) and sp (2,2,2) a (FIG. 12, time t1a).
  • control unit 21 controls the switching elements T1-11, T1-12, and T1-21 by controlling the scanning line Gn to the H level during the period from time t1a to t2a (rewriting period for one pixel).
  • T1-22 are turned on, the potential -Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl1-11 and cl1-12, and the display signal line Sm- is supplied to the liquid crystal capacitors cl1-21 and cl1-22.
  • the potential + Vs is supplied from (n + 1).
  • control unit 21 controls the scanning lines G- (n + 1) to the H level during the period of time t1a to t2a, thereby turning on the switching elements T2-11, T2-12, T2-21 and T2-22.
  • the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl2-11 and cl2-12, and the potential + Vs is supplied from the display signal line Sm ⁇ (n + 1) to the liquid crystal capacitors cl2-21 and cl2-22. Supply.
  • a potential difference ⁇ Vs ⁇ Vcs between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential + Vcs of the auxiliary capacitance line CSc ⁇ 1 is generated in the auxiliary capacitor C1-11.
  • a potential difference ⁇ Vs + Vcs is generated between the potential ⁇ Vs of the display signal line Sm ⁇ n and the potential ⁇ Vcs of the storage capacitor line CSd1-1.
  • the auxiliary capacitor C1-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSc-1, and the auxiliary capacitor C1-22 has a display signal line.
  • a potential difference + Vs + Vcs is generated between the potential + Vs of Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSd1-1.
  • the auxiliary capacitor C2-11 generates a potential difference -Vs-Vcs between the potential -Vs of the display signal line Sm-n and the potential + Vcs of the auxiliary capacitor line CSd2-1, and the auxiliary capacitor C2-12 has a display signal line
  • a potential difference ⁇ Vs + Vcs between the potential ⁇ Vs of Sm ⁇ n and the potential ⁇ Vcs of the auxiliary capacitance line CSc-2 is generated.
  • the auxiliary capacitor C2-21 generates a potential difference + Vs ⁇ Vcs between the potential + Vs of the display signal line Sm ⁇ (n + 1) and the potential + Vcs of the auxiliary capacitor line CSd2-1, and the auxiliary capacitor C2-22 has a display signal line.
  • a potential difference + Vs + Vcs is generated between the potential + Vs of Sm ⁇ (n + 1) and the potential ⁇ Vcs of the auxiliary capacitance line CSc ⁇ 2.
  • control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T1-11, T1-12, T1-21, and T1-22, and the scanning line G- (n + 1) ) To the L level, the switching elements T2-11, T2-12, T2-21 and T2-22 are turned off (FIG. 12, time t2a).
  • control unit 21 controls the signal of the display signal line Sm-n to + Vs, and controls the signal of the display signal line Sm- (n + 1) to -Vs (FIG. 12, time t3a).
  • control unit 21 controls the switching elements T3-11, T3-12, T3 by controlling the scanning line G- (n + 2) to the H level during the period from time t4a to t5a (rewriting period for one pixel).
  • ⁇ 21 and T3-22 are turned on, the potential + Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl3-11 and cl3-12, and the display signal line Sm is supplied to the liquid crystal capacitors cl3-21 and cl3-22.
  • the potential ⁇ Vs is supplied from ⁇ (n + 1).
  • control unit 21 controls the scanning line G- (n + 3) to the H level during the period of time t4a to t5a, thereby turning on the switching elements T4-11 and T4-21, and the liquid crystal capacitance cl4-11. Is supplied with the potential + Vs from the display signal line Sm-n, and is supplied with the potential -Vs from the display signal line Sm- (n + 1) to the liquid crystal capacitor cl4-21.
  • the control unit 21 controls the scanning line G ⁇ (n + 2) to the L level, thereby turning off the switching elements T3-11, T3-12, T3-21, and T3-22, and the scanning line G ⁇ .
  • the switching elements T4-11 and T4-21 are turned off (FIG. 12, time t5a).
  • the control unit 21 switches the potential of the auxiliary capacitance line CSc-1 from + Vcs to ⁇ Vcs, switches the potential of the auxiliary capacitance line CSd2-1 from + Vcs to ⁇ Vcs, and changes the potential of the auxiliary capacitance line CSd1-1 to ⁇ Vcs. Is switched from + Vcs to + Vcs, and the potential of the auxiliary capacitance line CSc-2 is switched from ⁇ Vcs to + Vcs (FIG. 12, time t5a).
  • the potential held in the liquid crystal capacitor cl1-11 has dropped by ⁇ Vpx based on the auxiliary capacitance C1-11 and has changed from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl1-21 drops by ⁇ Vpx based on the auxiliary capacitor C1-21 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitance cl2-11 decreases by ⁇ Vpx based on the auxiliary capacitance C2-11, and from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl2-21 decreases by ⁇ Vpx based on the auxiliary capacitor C2-21 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitance cl1-12 increases by ⁇ Vpx based on the auxiliary capacitance C1-12, and from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl1-22 decreases by ⁇ Vpx based on the auxiliary capacitor C1-22 and changes from + Vs to + Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitance cl2-12 increases by ⁇ Vpx based on the auxiliary capacitance C2-12, and from ⁇ Vs to ⁇ Vs ⁇ Vpx.
  • the potential held in the liquid crystal capacitor cl2-22 decreases by ⁇ Vpx based on the auxiliary capacitor C2-22, and changes from + Vs to + Vs ⁇ Vpx.
  • the sub-pixels sp (3, 1, 1) a and sp (3, 1, 2) are similarly controlled, and the potential held in the liquid crystal capacitor cl3-11 is only ⁇ Vpx based on the auxiliary capacitor C3-11.
  • sp (3,2,1) a and sp (3,2,2) are similarly controlled, and the potential held in the liquid crystal capacitor cl3-21 rises by ⁇ Vpx based on the auxiliary capacitor C3-21, and ⁇ Vs From -Vs + ⁇ Vpx and the potential held in the liquid crystal capacitor cl3-22 decreases by ⁇ Vpx based on the auxiliary capacitor C3-22 and changes to -Vs- ⁇ Vpx (FIG. 10, time t8a).
  • sub-pixels sp (1,1,1) a, sp (1,1,2), sp (1,2,1) a, sp (1,2,2), sp (2,1, 1), sp (2,1,2) a, sp (2,2,1) and sp (2,2,2) a liquid crystal capacitances cl1-11, cl1-12, cl1-21, cl1-22 , Cl2-11, cl2-12, cl2-21 and cl2-22 hold the potential at time t5a until the next frame.
  • the potential of the subpixel sp (1,1,1) a of the pixel p (1,1) a is higher in the minus direction than the potential of the subpixel sp (1,1,2). Therefore, the light transmittance of the sub-pixel sp (1, 1, 1) a is higher than the light transmittance of the sub-pixel sp (1, 1, 2). For this reason, the luminance of the sub-pixel sp (1, 1, 1) a is displayed higher than the luminance of the sub-pixel sp (1, 1, 2).
  • the luminance of the subpixel sp (2,1,1) a of the pixel p (2,1) a is displayed higher than the luminance of the subpixel sp (2,1,2), and the pixel p (1,1,2) a is displayed.
  • the luminance of the sub pixel sp (1, 2, 2) of a is displayed higher than the luminance of the sub pixel sp (1, 2, 1) a, and the sub pixel sp ( The brightness of 2,2,2) a is displayed higher than the brightness of the sub-pixel sp (2,2,1).
  • the operation at the time of the L + 1 frame is a timing chart of the L + 1 frame after time t0b in FIG. Since the operation of the L + 1 frame is controlled by the control unit 21 so as to have a polarity opposite to that of the potential at the L frame, the luminance relationship is the same as that at the L frame as shown in FIG.
  • the control unit 21 supplies signals of the same polarity to the adjacent auxiliary capacitance lines CSd1-1 and CSd2-1.
  • signals having different polarities are supplied to adjacent storage capacitor lines CSd1-1 and CSd2-1.
  • the capacitor line CSc-2 is arranged and shared by the subpixel sp (2,1,2) a and the subpixel sp (3,1,1) a.
  • the luminance of the sub-pixel of each pixel at the time of two-line selection driving for performing 3D display has a relationship as shown in FIG. 5 as in the case of the one-line selection driving for performing 2D display.
  • two auxiliary capacitance lines are provided between the pixels, for example, between the pixel p (1,1) a and the pixel p (2,1), and the adjacent auxiliary capacitance lines CSd1-1 and CSd2-1 are provided.
  • each auxiliary capacitance line connected to each auxiliary capacitance is switched to a polarity different from the potential at the time of writing, even in the two-frame selection drive for 3D display, between adjacent sub-pixels Good gradation display can be performed without the same luminance.
  • FIG. 13 is a diagram for explaining an example of the layout on the first glass substrate 3 in the present embodiment.
  • the scanning line GN and the switching elements T1-11, T1-12, T1-21, T1-22, T2-11) , T2-12, T2-21, T2-22), auxiliary capacitance lines (CSc-1, CSd1-1, CSd2-1, CSc-2), pixel electrodes (201 to 208), and auxiliary capacitance (C1).
  • auxiliary capacitance lines CSc-1, CSd1-1, CSd2-1, CSc-2
  • pixel electrodes 201 to 208
  • auxiliary capacitance C1
  • the drain electrode of the switching element T1-11 is connected to the pixel electrode 201, and the gate electrode of the switching element T1-11 is connected to the scanning line GN. Further, the drain electrode of the switching element T1-12 is connected to the pixel electrode 203, and the gate electrode of the switching element T1-12 is connected to the scanning line GN. Further, the drain electrode of the switching element T2-11 is connected to the pixel electrode 205, and the gate electrode of the switching element T2-11 is connected to the scanning line G- (n + 1). Further, the drain electrode of the switching element T2-12 is connected to the pixel electrode 207, and the gate electrode of the switching element T2-12 is connected to the scanning line G- (n + 1).
  • the auxiliary capacitor C1-11 connected to the drain electrode of the switching element T1-11 is formed in a region where the auxiliary capacitor line CSc-1 and the pixel electrode 201 overlap with each other through an insulating film.
  • the auxiliary capacitor C1-12 connected to the drain electrode of the switching element T1-12 is formed in a region where the auxiliary capacitor line CSd1-1 and the pixel electrode 203 overlap with each other through an insulating film.
  • the “computer-readable recording medium” refers to a storage device such as a flexible medium, a magneto-optical disk, a portable medium such as a ROM or a CD-ROM, and a hard disk incorporated in a computer system.
  • the “computer-readable recording medium” dynamically holds a program for a short time like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line.
  • a network such as the Internet or a communication line such as a telephone line.
  • it also includes those that hold a program for a certain period of time, such as a volatile memory inside a computer system serving as a server or client in that case.
  • the program may be a program for realizing a part of the functions described above, and may be a program capable of realizing the functions described above in combination with a program already recorded in a computer system.

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Abstract

この液晶装置は、複数の第１のサブ画素（sp(1,1,1)，sp(1,1,2)）を有する第１の画素（p(1,1)）と、複数の第２のサブ画素（sp(2,1,1)，sp(2,1,2)）を有し、列方向に前記第１の画素と隣接する第２の画素（p(2,1)）と、前記第１および第２の画素に同時に表示信号を書き込むよう構成されている制御部とを有し、前記第１のサブ画素のうち第２の画素と隣接する第１のサブ画素（sp(1,1,2)）と、前記第２のサブ画素のうち第１の画素と隣接する第２のサブ画素（sp(2,1,1)）は、それぞれ第１および第２の補助容量線（CSb-n，CSa-(n+1)）と結合する。

Description

液晶装置及び液晶制御方法
　本発明は、液晶装置及び液晶制御方法に関する。
　本願は、２０１０年６月２５日に、日本に出願された特願２０１０－１４５０８０号に基づき優先権を主張し、その内容をここに援用する。
　画像を立体的に表示する液晶装置は、例えば以下の方式を採用している。右眼用と左眼用の映像を交互に再生して、その映像と同期して交互にレンズを開閉する専用のメガネで見る方式が知られている。また、液晶装置に視差バリアと呼ばれる縦縞のバリアを重ねることで、右眼には右眼用の映像、左眼には左眼用の映像を見えるようにして、専用メガネ無しで立体感を感じさせるようにした方式が知られている。
　図１４は、専用メガネを用いて見る方式の概略を説明する図である。ＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ）方式では、垂直同期周波数は６０Ｈｚ（約１６．７ｍｓｅｃ）である。したがって、図１４のように、３Ｄ（３次元；立体視）表示を行うためには、液晶装置が右眼用と左眼用の映像を交互に６０Ｈｚの２倍の１２０Ｈｚ（約８．３ｍｓｅｃ）の短い周期で表示する必要がある。そして、液晶装置が再生している画像に同期して、例えば、液晶シャッターを用いたメガネで、右眼用と左眼用の液晶シャッターを交互に切り替えて、片方の画像のみを同期して見られるようにしている。
　例えば、図１４において、時刻ｔ１～ｔ２の間、液晶装置は左眼用の映像（Ｌ　ｓｕｂ　Ｆｒａｍｅ）９０１を表示し、その間液晶シャッター付きメガネ９１１は、右眼用のシャッターを閉じ、左眼用のシャッターを開けて、左眼のみに左眼用の映像が見えるように制御している。また、時刻ｔ２～ｔ３の間、液晶装置は右眼用の映像（Ｒ　ｓｕｂ　Ｆｒａｍｅ）９０１を表示し、その間液晶シャッター付きメガネ９１１は、右眼用のシャッターを開け、左眼用のシャッターを閉じて、右眼のみに右眼用の映像が見えるように制御している。
　液晶装置においては、液晶の応答速度の影響により、表示される画像信号を画面上部から画面下部にスキャンして各液晶に書き込んでいくときに各画素の液晶が徐々に変化し、時間的な位相差ズレが生じる。このため、図１５のように、液晶装置における３Ｄ表示を行うためには、右眼用と左眼用の映像を２４０Ｈｚで切り替えて表示しているものもある。
図１５は、２４０Ｈｚで切り替える場合の動作の概要を説明する図である。図１５において、液晶装置のバックライトの駆動も表示に合わせて制御する。さらに１フレーム内で、左眼用のサブフレームを２度書き込み、右眼用のサブフレームを２度書き込む。このため、ＮＴＳＣ方式において、各サブフレームは、１６．７ｍｓｅｃの４分の１である４．２ｍｓｅｃで書き込む。そして、図１５のように、液晶シャッター付きメガネを介して、時刻ｔ２～ｔ３の間の画像と時刻ｔ４～ｔ５の間の画像が見られる。
　このように６０Ｈｚの４倍の早さの２４０Ｈｚで表示するためには、液晶装置を高速で駆動する必要がある。擬似的に４倍の速度で駆動する手法として、図１６のような２ライン同時選択駆動方式が提案されている。図１６は、２ライン同時選択駆動の概略を説明する図である。図１６のように、通常の駆動はライン画像９２１のように、１ラインずつ走査してくが、２ライン同時選択駆動はライン画像９２２のように２ラインずつ同時に走査していく。
　また、１つの画素を複数のサブ画素に分けて、階調表現の向上と視野角特性を改善するマルチ画素による液晶装置が提案されている。例えば、１画素を２つのサブ画素に分けた液晶装置において、図１７の等価回路により、２Ｄ（２次元）の１ライン駆動を行った場合、図１７のように各サブ画素の輝度は、明るい輝度のサブ画素と暗い輝度のサブ画素が縦方向と横方向に交互に配置される。図１７は、２つのサブ画素の液晶装置の等価回路による１ライン駆動を説明する図である。図１８は、１ライン駆動の場合のサブ画素の輝度の配列を説明する図である。また、図１７において、バスラインＣｓ１とＣｓ３には、「－」のサブ画素の輝度が高くなるような電位を供給し、バスラインＣｓ２とＣｓ４には、「＋」のサブ画素の輝度が高くなるような電位を供給する。なお、図１７において、「－」は表示信号線Ｓｍ１またはＳｍ２から負極性の表示信号が供給されることを表し、「＋」は表示信号線Ｓｍ１またはＳｍ２から正極性の表示信号が供給されることを表している。すなわち、画素Ｇ１のサブ画素ｓｐ１とｓｐ２には、表示信号線Ｓｍ１から負極性の表示信号線が供給され、画素Ｇ２のサブ画素ｓｐ３とｓｐ４には、表示信号線Ｓｍ１から正極性の表示信号線が供給されている。なお、図１７において、「－」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が負極性であることを表し、「＋」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が正極性であることを表している。
　この結果、図１８のように、例えば、Ｒ（赤）の画素Ｇ１のサブ画素９３１が明るい輝度であり、サブ画素９３２が暗い輝度であり、Ｒの画素Ｇ２のサブ画素９３３が明るい輝度であり、サブ画素９３４が暗い輝度のようにサブ画素が配置される（例えば、特許文献１を参照）。
特開２００４－６２１４６号公報
　しかしながら、特許文献１の従来技術による手法で、２ライン同時選択駆動を行った場合、図１９のように、バスラインＣｓ１とＣｓ３には、「－」のサブ画素の輝度が高くなるような電位を供給し、バスラインＣｓ２とＣｓ４には、「＋」のサブ画素の輝度が高くなるような電位を供給する。そして、画素Ｇ１のサブ画素ｓｐ１とｓｐ２と画素Ｇ２のサブ画素ｓｐ３とｓｐ４には、表示信号線Ｓｍ１から負極性の表示信号線が供給されている。図１９は、２つのサブ画素の液晶装置の等価回路による２ライン駆動を説明する図であり、図２０は、２ライン駆動の場合のサブ画素の輝度の配列を説明する図である。
　この結果、図２０のように、隣接するサブ画素の輝度が交互に配列されずに、例えばＲ画素のサブ画素９４２とサブ画素９４３のように明るく表示されるサブ画素が２つ連続してしまい、見かけ上、サブ画素が大きくなり粒子感が増し、このため画像がざらついて見えてしまう。
　本発明の一態様において、２ライン同時選択駆動した場合のサブ画素の配列を改善する液晶装置及び液晶制御方法を提供する。
　本発明の一態様における液晶装置は、複数の第１のサブ画素を有する第１の画素と、複数の第２のサブ画素を有し、列方向に前記第１の画素と隣接する第２の画素と、前記第１および第２の画素に同時に表示信号を書き込むよう構成されている制御部とを有し、前記第１のサブ画素のうち第２の画素と隣接する第１のサブ画素と、前記第２のサブ画素のうち第１の画素と隣接する第２のサブ画素は、それぞれ第１および第２の補助容量線と結合する。
　また、本発明の一態様における液晶装置において、さらに複数の第３のサブ画素を有し、前記第２の画素と前記列方向に隣接する第３の画素と、第３および第４の補助容量線とを有し、前記第２のサブ画素のうち第３の画素と隣接する第２のサブ画素と、前記第３のサブ画素のうち第２の画素と隣接する第３のサブ画素は、それぞれ前記第３および第４の補助容量線と結合してもよい。
　また、本発明の一態様における液晶装置において、１ライン選択駆動のときは、前記制御部が前記第１および第２の補助容量線の極性が同極性になるよう制御するよう構成されてもよい。
　また、本発明の一態様における液晶装置において、２ライン選択駆動のときは、前記制御部が前記第１および第２の補助容量線の極性がそれぞれ異なる極性になるよう制御するよう構成されてもよい。
　また、本発明の一態様における液晶装置において、前記第１のサブ画素に接続されている第１のスイッチング素子と、前記第２のサブ画素に接続されている第２のスイッチング素子と、前記第１スイッチング素子の第１ゲート電極に接続されている第１走査線と、前記第２のスイッチング素子の第２のゲート電極に接続されている第２の走査線と、前記第１のサブ画素と前記第１のスイッチング素子のドレイン電極とにそれぞれ接続されている補助容量と、制御部とをさらに備え、前記補助容量は、前記第１の補助容量線に接続され、前記制御部は、前記第１および第２のサブ画素が同時にオンになるように前記第１および第２の走査線を制御しつつ、前記第１および第２の補助容量線を制御し、前記同時にオン状態にされる前記第１および第２サブ画素が、それぞれ第１および第２の前記補助容量線に接続されているようにしてもよい。
　本発明の一態様における液晶装置の制御方法において、液晶装置は、複数の第１のサブ画素を有する第１の画素と、複数の第２のサブ画素を有し、列方向に前記第１の画素と隣接し、前記第１の画素と同時に表示信号が書き込まれるよう構成されている第２の画素と、前記第１の画素と前記第２の画素間に第１および第２の補助容量線を備え、１ライン選択駆動のときは、前記第１および第２の補助容量線の極性を同極性に制御し、２ライン選択駆動のときは、前記第１および第２の補助容量線の極性をそれぞれ異なる極性に制御する。
　本発明の一態様によれば、複数のサブ画素を有する画素が複数マトリクス状に配置され、同時に表示信号が書き込まれる行方向に隣接する前記画素間に２本の補助容量線を備えるようにしたので、２ライン同時選択駆動した場合のサブ画素の配列を改善することが可能になる。
本実施形態に係る液晶装置の概略構成を示す斜視図である。 本発明の実施形態を適用した液晶装置の一例の構成図である。 第１実施形態に係る２Ｄ表示時の画素部２２の等価回路の一例を説明する図である。 同実施形態に係る２Ｄ表示時のタイミングチャートである。 同実施形態に係るサブ画素の輝度の配列を説明する図である。 同実施形態に係る３Ｄ表示時の画素部２２の等価回路の一例を説明する図である。 同実施形態に係る３Ｄ表示時のタイミングチャートである。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 第２実施形態に係る２Ｄ表示時の画素部２２の等価回路の一例を説明する図である。 同実施形態に係る２Ｄ表示時のタイミングチャートである。 同実施形態に係る３Ｄ表示時の画素部２２の等価回路の一例を説明する図である。 同実施形態に係る３Ｄ表示時のタイミングチャートである。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 従来の実施形態に係る専用メガネを用いて見る方式の概略を説明する図である。 従来の実施形態に係る２４０Ｈｚで切り替える場合の動作の概要を説明する図である。 従来の実施形態に係る２ライン同時選択駆動の概略を説明する図である。 従来の実施形態に係る２つのサブ画素の液晶装置の等価回路による１ライン駆動を説明する図である。 従来の実施形態に係る１ライン駆動の場合のサブ画素の輝度の配列を説明する図である。 従来の実施形態に係る２つのサブ画素の液晶装置の等価回路による２ライン駆動を説明する図である。 従来の実施形態に係る２ライン駆動の場合のサブ画素の輝度の配列を説明する図である。
　以下、図１～図１３を用いて本発明の実施形態について詳細に説明する。なお、本発明は斯かる実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
　図１は、本実施形態における液晶装置の概略構成を示す斜視図である。図１のように、液晶装置は、バックライト１と、第１偏光板２と、第１ガラス基板３と、ＴＦＴ（薄膜トランジスタ）アレイ４と、液晶５と、共通電極（対向電極）６と、カラーフィルタ７と、第２ガラス基板８と、第２偏光板９とを備えている。
　バックライト１は、第１ガラス基板３の下から光を照射する。第１偏光板２は、第１ガラス基板３に入出力される光を偏光によりコントロールする。第１ガラス基板３の上には、スイッチング素子や画素電極等が形成されているＴＦＴアレイ４が配置されている。ＴＦＴアレイ４の画素電極と共通電極６との間には、液晶５が封入されている。また、非図示のスペーサは、液晶５が封入されている第１ガラス基板３と第２ガラス基板８との間隔を均一に保つために、第１ガラス基板３と第２ガラス基板８との間に複数設置されている。カラーフィルタ７は、共通電極６の上に配置される。カラーフィルタ７は、ＲＧＢについてそれぞれのフィルターをかけて、制御された各画素に相当する液晶の光反射率または光透過率に基づく光をＲＧＢ各色として液晶装置上で表示する。第２ガラス基板８は、カラーフィルタ７の上に配置される。第２ガラス基板８の上には、第１偏光板２とクロスニコル（直交ニコル）に配置された第２偏光板９が配置されている。
　図２は、本発明の実施形態を適用した液晶装置の一例の構成図である。図２のように、液晶装置は、制御部２１と画素部２２とを備えている。さらに、画素部２２は、表示信号線（データバスライン）１１－１～１１－ｍをｍ本、走査線（ゲートバスライン）１２－１～１２－ｎをｎ本、画素をｎ×ｍ個（ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ））を備えている。例えば、Ｆｕｌｌ－ＨＤの解像度の液晶装置の場合、データバスラインは、ｍ＝１９２０×３（３はＲＧＢ分）＝５７６０本、ゲートバスラインは、ｎ＝１０８０本である。制御部２１は、表示信号線１１－１～１１－ｍおよび走査線１２－１～１２－ｎを介して、画素ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ）に接続されている。また、制御部２１は、表示信号線１１－１～１１－ｍに供給される表示信号を、隣接する表示信号線１１－１～１１－ｍ間で逆極性に制御する。すなわち、表示信号線１１－１の表示信号の極性と表示信号線１１－２の表示信号の極性は逆極性である。表示信号線１１－２の表示信号の極性と表示信号線１１－３の表示信号の極性は逆極性である。表示信号線１１－３の表示信号の極性と表示信号線１１－４の表示信号の極性は逆極性である。
［第１実施形態］
　第１実施形態について、図３～図８Ｂを用いて説明する。図３は、本実施形態における２Ｄ表示時の画素部２２の等価回路の一例を説明する図である。
　まず、画素ｐ（１，１）のサブ画素ｓｐ（１，１，１）とサブ画素ｓｐ（１，１，２）との構成を説明する。スイッチング素子Ｔ１－１１とＴ１－１２のゲート電極は、共通の走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１－１１とＴ１－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－１１の一端に接続され且つ補助容量Ｃ１－１１の一端の端子に接続されている。液晶素子ｃｌ１－１１の他方は、対向電極６を介して接地（「ｃｏｍ」ともいう）されている。補助容量Ｃ１－１１の他端は、補助容量線ＣＳａ－ｎに接続されている。スイッチング素子Ｔ１－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－１２の一端に接続され且つ補助容量Ｃ１－１２の一端の端子に接続されている。液晶素子ｃｌ１－１２の他方は、対向電極６を介して接地されている。補助容量Ｃ１－１２の他端は、補助容量線ＣＳｂ－ｎに接続されている。また、液晶素子ｃｌ１－１１およびｃｌ１－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（１，２）のサブ画素ｓｐ（１，２，１）とサブ画素ｓｐ（１，２，２）との構成を説明する。スイッチング素子Ｔ１－２１とＴ１－２２のゲート電極は、共通の走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１－２１とＴ１－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ１－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－２１の一端に接続され且つ補助容量Ｃ１－２１の一端の端子に接続されている。液晶素子ｃｌ１－２１の他方は、対向電極６を介して接地されている。補助容量Ｃ１－２１の他端は、補助容量線ＣＳａ－ｎに接続されている。スイッチング素子Ｔ１－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－２２の一端に接続され且つ補助容量Ｃ１－２２の一端の端子に接続されている。液晶素子ｃｌ１－２２の他方は、対向電極６を介して接地されている。補助容量Ｃ１－２２の他端は、補助容量線ＣＳｂ－ｎに接続されている。また、液晶素子ｃｌ１－２１およびｃｌ１－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（２，１）のサブ画素ｓｐ（２，１，１）とサブ画素ｓｐ（２，１，２）との構成を説明する。スイッチング素子Ｔ２－１１とＴ２－１２のゲート電極は、共通の走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－１１とＴ２－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－１１の一端に接続され且つ補助容量Ｃ２－１１の一端の端子に接続されている。液晶素子ｃｌ２－１１の他方は、対向電極６を介して接地されている。補助容量Ｃ２－１１の他端は、補助容量線ＣＳａ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－１２の一端に接続され且つ補助容量Ｃ２－１２の一端の端子に接続されている。液晶素子ｃｌ２－１２の他方は、対向電極６を介して接地されている。補助容量Ｃ２－１２の他端は、補助容量線ＣＳｂ－（ｎ＋１）に接続されている。また、液晶素子ｃｌ２－１１およびｃｌ２－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（２，２）のサブ画素ｓｐ（２，２，１）とサブ画素ｓｐ（２，２，２）との構成を説明する。スイッチング素子Ｔ２－２１とＴ２－２２のゲート電極は、共通の走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－２１とＴ２－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－２１の一端に接続され且つ補助容量Ｃ２－２１の一端の端子に接続されている。液晶素子ｃｌ２－２１の他方は、対向電極６を介して接地されている。補助容量Ｃ２－２１の他端は、補助容量線ＣＳａ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－２２の一端に接続され且つ補助容量Ｃ２－２２の一端の端子に接続されている。液晶素子ｃｌ２－２２の他方は、対向電極６を介して接地されている。補助容量Ｃ２－２２の他端は、補助容量線ＣＳｂ－（ｎ＋１）に接続されている。また、液晶素子ｃｌ２－２１およびｃｌ２－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（３，１）のサブ画素ｓｐ（３，１，１）とサブ画素ｓｐ（３，１，２）との構成を説明する。スイッチング素子Ｔ３－１１とＴ３－１２のゲート電極は、共通の走査線Ｇ－（ｎ＋２）に接続されている。スイッチング素子Ｔ３－１１とＴ３－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ３－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－１１の一端に接続され且つ補助容量Ｃ３－１１の一端の端子に接続されている。液晶素子ｃｌ３－１１の他方は、対向電極６を介して接地されている。補助容量Ｃ３－１１の他端は、補助容量線ＣＳａ－（ｎ＋２）に接続されている。スイッチング素子Ｔ３－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－１２の一端に接続され且つ補助容量Ｃ３－１２の一端の端子に接続されている。液晶素子ｃｌ３－１２の他方は、対向電極６を介して接地され、補助容量Ｃ３－１２の他端は、補助容量線ＣＳｂ－（ｎ＋２）に接続されている。また、液晶素子ｃｌ３－１１およびｃｌ３－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（３，２）のサブ画素ｓｐ（３，２，１）とサブ画素ｓｐ（３，２，２）との構成を説明する。スイッチング素子Ｔ３－２１とＴ３－２２のゲート電極は、共通の走査線Ｇ－（ｎ＋２）に接続されている。スイッチング素子Ｔ３－２１とＴ３－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ３－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－２１の一端に接続され且つ補助容量Ｃ３－２１の一端の端子に接続されている。液晶素子ｃｌ３－２１の他方は、対向電極６を介して接地されている。補助容量Ｃ３－２１の他端は、補助容量線ＣＳａ－（ｎ＋２）に接続されている。スイッチング素子Ｔ３－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－２２の一端に接続され且つ補助容量Ｃ３－２２の一端の端子に接続されている。液晶素子ｃｌ３－２２の他方は、対向電極６を介して接地されている。補助容量Ｃ３－２２の他端は、補助容量線ＣＳｂ－（ｎ＋２）に接続されている。また、液晶素子ｃｌ３－２１およびｃｌ３－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　従来技術の図１７の構成においては、画素ｐ（１，１）のサブ画素ｓｐ（１，１，２）の補助容量Ｃ１－１２が接続されている補助容量線と、画素ｐ（２，１）のサブ画素ｓｐ（２，１，１）の補助容量Ｃ２－１１が接続されている補助容量線とを共通に構成していた。しかし、本実施形態の構成では、補助容量Ｃ１－１２と補助容量Ｃ２－１１とは別々の補助容量線に接続されている。
［第１実施形態における２Ｄ駆動時の動作説明］
　次に、画素ｐ（１，１）、ｐ（１，２）、ｐ（２，１）およびｐ（２，２）についてＬフレーム時の２Ｄ動作を、図３と図４を用いて説明する。図４は、本実施形態における２Ｄ動作時のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）の各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから＋Ｖｓを供給する（図４、時刻ｔ０ａまで）。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）、ｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から－Ｖｓを供給する（図４、時刻ｔ０ａまで）。また、制御部２１は、補助容量線ＣＳａ－ｎとＣＳｂ－（ｎ＋１）に電位＋Ｖｃｓを供給する。補助容量線ＣＳｂ－ｎとＣＳａ－（ｎ＋１）に電位－Ｖｃｓを供給する（図４、時刻ｔ０ａまで）。なお、補助容量線ＣＳａ－ｎ、ＣＳａ－（ｎ＋１）、ＣＳｂ－ｎ、およびＣＳｂ－（ｎ＋１）に供給する電位は、例えば＋Ｖｃｓ＝＋１［Ｖ］、－Ｖｃｓ＝－１［Ｖ］である。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）とｓｐ（１，１，２）の各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）とｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から＋Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－ｎを時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベル（高電位レベル。「Ｖｈｉｇｈ」と言うことがある。）に制御する。これにより、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオン状態（「Ｖｇｏｎ」とも言うことがある）にする。そして液晶容量ｃｌ１－１１とｃｌ１－１２に表示信号線Ｓｍ－ｎから電位－Ｖｓを供給する。また、液晶容量ｃｌ１－２１およびｃｌ１－２２に表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　このため、補助容量Ｃ１－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳａ－ｎの電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｂ－ｎの電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。補助容量Ｃ１－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳａ－ｎの電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｂ－ｎの電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　時刻ｔ１ａ～ｔ２ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベル（低電位レベル。「Ｖｌｏｗ」と言うことがある。）に制御する。これにより、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態（「Ｖｇｏｆｆ」と言うことがある）にする。
　なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、液晶装置で用いる走査線の総数に応じて設定され、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓである。例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。
　次に、制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオフ状態にする（図４、時刻ｔ２ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御しつつ、補助容量線ＣＳａ－ｎの電位を＋Ｖｃｓから－Ｖｃｓに切り替える（図４、時刻ｔ３ａ）。補助容量線ＣＳａ－ｎの電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ１－１１に保持されていた電位は、補助容量Ｃ１－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２１に保持されていた電位は、補助容量Ｃ１－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。なお、ΔＶｐｘは、補助容量線ＣＳａ－ｎの信号の変動分２×Ｖｃｓが液晶容量ｃｌ１－１１と補助容量Ｃ１－１１の比に基づく値であり、液晶容量ｃｌ１－１１の容量をＣｌｃ、補助容量Ｃ１－１１の容量をＣ１とすると、（Ｃ１／（Ｃｌｃ＋Ｃ１））×２Ｖｃｓである。
　次に、制御部２１は、走査線Ｇ－（ｎ＋１）を時刻ｔ４ａ～ｔ５ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオン状態にし、液晶容量ｃｌ２－１１とｃｌ２－１２に表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、液晶容量ｃｌ２－２１およびｃｌ２－２２に表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　このため、補助容量Ｃ２－１１には、表示信号線Ｓｍ－ｎの電位＋Ｖｓと補助容量線ＣＳａ－（ｎ＋１）の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生し、補助容量Ｃ２－１２には、表示信号線Ｓｍ－ｎの電位＋Ｖｓと補助容量線ＣＳｂ－（ｎ＋１）の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生する。補助容量Ｃ２－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位－Ｖｓと補助容量線ＣＳａ－（ｎ＋１）の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生し、補助容量Ｃ２－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位－Ｖｓと補助容量線ＣＳａ－（ｎ＋１）の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態にする（図４、時刻ｔ５ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御しつつ、補助容量線ＣＳｂ－ｎの電位を－Ｖｃｓから＋Ｖｃｓに切り替え、補助容量線ＣＳａ－（ｎ＋１）の電位を－Ｖｃｓから＋Ｖｃｓに切り替える（図４、時刻ｔ６ａ）。
　補助容量線ＣＳｂ－ｎの電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ１－１２に保持されていた電位は、補助容量Ｃ１－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ１－２２に保持されていた電位は、補助容量Ｃ１－２２に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化する。
　補助容量線ＣＳａ－（ｎ＋１）の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ２－１１に保持されていた電位は、補助容量Ｃ２－１１に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ２－２１に保持されていた電位は、補助容量Ｃ２－２１に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）を時刻ｔ７ａ～ｔ８ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオン状態にし、液晶容量ｃｌ３－１１とｃｌ３－１２に表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、ｃｌ３－２１およびｃｌ３－２２に表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）をＬレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオフ状態にする（図４、時刻ｔ８ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御しつつ、補助容量線ＣＳｂ－（ｎ＋１）の電位を＋Ｖｃｓから－Ｖｃｓに切り替える（図４、時刻ｔ９ａ）。補助容量線ＣＳｂ－（ｎ＋１）の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ２－１２に保持されていた電位は、補助容量Ｃ２－１２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２２に保持されていた電位は、補助容量Ｃ２－２２に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化する。
　時刻ｔ９ａ以降、サブ画素ｓｐ（１，１，１）、ｓｐ（１，１，２）、ｓｐ（１，２，１）、ｓｐ（１，２，２）、ｓｐ（２，１，１）、ｓｐ（２，１，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各液晶容量ｃｌ１－１１、ｃｌ１－１２、ｃｌ１－２１、ｃｌ１－２２、ｃｌ２－１１、ｃｌ２－１２、ｃｌ２－２１およびｃｌ２－２２には、時刻ｔ９ａ時点の電位が次のフレームまで保持される。
　この結果、図４のように画素ｐ（１，１）のサブ画素ｓｐ（１，１，１）の電位の方がサブ画素ｓｐ（１，１，２）の電位よりマイナス方向に高いため、サブ画素ｓｐ（１，１，１）の光透過率の方がサブ画素ｓｐ（１，１，２）の光透過率より高くなる。このため、サブ画素ｓｐ（１，１，１）の輝度の方がサブ画素ｓｐ（１，１，２）の輝度より高く表示される。同様に、画素ｐ（２，１）のサブ画素ｓｐ（２，１，１）の輝度の方がサブ画素ｓｐ（２，１，２）の輝度より高く表示される。画素ｐ（１，２）のサブ画素ｓｐ（１，２，２）の輝度の方がサブ画素ｓｐ（１，２，１）の輝度より高く表示される。画素ｐ（２，２）のサブ画素ｓｐ（２，２，２）の輝度の方がサブ画素ｓｐ（２，２，１）の輝度より高く表示される。なお、図３において、「－」は、Ｌフレーム時、表示信号線Ｓｍ－ｎまたはＳｍ－（ｎ＋１）から供給される表示信号線の電位が負極性であることを表し、「＋」は、Ｌフレーム時、表示信号線Ｓｍ－ｎまたはＳｍ－（ｎ＋１）から供給される表示信号線の電位が正極性であることを表している。
　次に、Ｌ＋１フレームの動作について図３と図４を用いて説明する。図４において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。Ｌ＋１フレームの動作は、Ｌフレーム時の電位と逆の極性になるように制御部２１により制御されているので、図４のように輝度の関係は、Ｌフレームのときと同じである。
　この結果、２Ｄ表示時の各画素のサブ画素の輝度は、図５のような関係になる。図５は、サブ画素の輝度の配列を説明する図である。図５のように、例えば、６行６列の画素配列において、１行１列の画素ｐ（１，１）のサブ画素ｓｐ（１，１，１）が明るい輝度であり、サブ画素ｓｐ（１，１，２）は暗い輝度であり、２行１列の画素ｐ（２，１）のサブ画素ｓｐ（２，１，１）が明るい輝度であり、サブ画素ｓｐ（２，１，２）は暗い輝度である。
［第１実施形態における３Ｄ駆動時の動作説明］
　次に、画素ｐ（１，１）、ｐ（１，２）、ｐ（２，１）およびｐ（２，２）についてＬフレーム時の３Ｄ動作を、図６と図７とを用いて説明する。図６は、本実施形態における３Ｄ表示時の画素部２２の等価回路の一例を説明する図である。図７は、本実施形態における３Ｄ表示時のタイミングチャートである。
　図３と図６の回路構成は同じであり、２Ｄ表示時と３Ｄ表示時で異なるのは、走査線Ｇ－（ｎ＋１）、Ｇ－（ｎ＋２）およびＧ－（ｎ＋３）の各スイッチング素子をオン状態にするタイミングと、補助容量線ＣＳａ－ｎ、ＣＳｂ－ｎ、ＣＳａ－（ｎ＋１）およびＣＳｂ－（ｎ＋１）に印加する信号の極性と信号を印加するタイミングである。図７において、「－」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が負極性であることを表し、「＋」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が正極性であることを表している。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）の各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから＋Ｖｓを供給する（図７、時刻ｔ０ａまで）。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）、ｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から－Ｖｓを供給する（図７、時刻ｔ０ａまで）。また、制御部２１は、補助容量線ＣＳａ－ｎとＣＳａ－（ｎ＋１）に電位＋Ｖｃｓを供給し、補助容量線ＣＳｂ－ｎとＣＳｂ－（ｎ＋１）に電位－Ｖｃｓを供給する（図７、時刻ｔ０ａまで）。なお、補助容量線ＣＳａ－ｎ、ＣＳａ－（ｎ＋１）、ＣＳｂ－ｎ、およびＣＳｂ－（ｎ＋１）に供給する電位は、例えば＋Ｖｃｓ＝＋１［Ｖ］、－Ｖｃｓ＝－１［Ｖ］である。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）の各スイッチング素子Ｔ１－１１、Ｔ１－１２、およびＴ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）、ｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から＋Ｖｓを供給する（図７、時刻ｔ１ａ）。
　次に、制御部２１は、走査線Ｇ－ｎを時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオン状態にし、液晶容量ｃｌ１－１１とｃｌ１－１２とに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、ｃｌ１－２１とｃｌ１－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　また、制御部２１は、走査線Ｇ－（ｎ＋１）を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオン状態にし、液晶容量ｃｌ２－１１とｃｌ２－１２とに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、ｃｌ２－２１とｃｌ２－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　このため、補助容量Ｃ１－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳａ－ｎの電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｂ－ｎの電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ１－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳａ－ｎの電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｂ－ｎの電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ２－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳａ－（ｎ＋１）の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ２－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｂ－（ｎ＋１）の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ２－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳａ－（ｎ＋１）の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ２－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｂ－（ｎ＋１）の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　次に、制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオフ状態にし、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態にする（図７、時刻ｔ２ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御し、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御する（図７、時刻ｔ３ａ）。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）を時刻ｔ４ａ～ｔ５ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオン状態にし、液晶容量ｃｌ３－１１とｃｌ３－１２とに表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、液晶容量ｃｌ３－２１とｃｌ３－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　また、制御部２１は、走査線Ｇ－（ｎ＋３）を時刻ｔ４ａ～ｔ５ａの期間、Ｈレベルに制御することで、スイッチング素子Ｔ４－１１とＴ４－２１とをオン状態にし、液晶容量ｃｌ４－１１に表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、液晶容量ｃｌ４－２１に表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）をＬレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオフ状態にし、走査線Ｇ－（ｎ＋３）をＬレベルに制御することで、スイッチング素子Ｔ４－１１とＴ４－２１とをオフ状態にする（図７、時刻ｔ５ａ）。さらに、制御部２１は、補助容量線ＣＳａ－ｎの電位を＋Ｖｃｓから－Ｖｃｓに切り替え、補助容量線ＣＳａ－（ｎ＋１）の電位を＋Ｖｃｓから－Ｖｃｓに切り替え、補助容量線ＣＳｂ－ｎの電位を－Ｖｃｓから＋Ｖｃｓに切り替え、補助容量線ＣＳｂ－（ｎ＋１）の電位を－Ｖｃｓから＋Ｖｃｓに切り替える（図７、時刻ｔ５ａ）。
　補助容量線ＣＳａ－ｎの電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ１－１１に保持されていた電位は、補助容量Ｃ１－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２１に保持されていた電位は、補助容量Ｃ１－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳａ－（ｎ＋１）の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ２－１１に保持されていた電位は、補助容量Ｃ２－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２１に保持されていた電位は、補助容量Ｃ２－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳｂ－ｎの電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ１－１２に保持されていた電位は、補助容量Ｃ１－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２２に保持されていた電位は、補助容量Ｃ１－２２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳｂ－（ｎ＋１）の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ２－１２に保持されていた電位は、補助容量Ｃ２－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２２に保持されていた電位は、補助容量Ｃ２－２２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　以下、サブ画素ｓｐ（３，１，１）とｓｐ（３，１，２）も同様に制御され、液晶容量ｃｌ３－１１に保持されていた電位は、補助容量Ｃ３－１１に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ３－１２に保持されていた電位は、補助容量Ｃ３－１２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する（図７の時刻ｔ８ａ）。
　ｓｐ（３，２，１）とｓｐ（３，２，２）も同様に制御され、液晶容量ｃｌ３－２１に保持されていた電位は、補助容量Ｃ３－２１に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ３－２２に保持されていた電位は、補助容量Ｃ３－２２に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化する（図７の時刻ｔ８ａ）。
　時刻ｔ５ａ以降、サブ画素ｓｐ（１，１，１）、ｓｐ（１，１，２）、ｓｐ（１，２，１）、ｓｐ（１，２，２）、ｓｐ（２，１，１）、ｓｐ（２，１，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）の各液晶容量ｃｌ１－１１、ｃｌ１－１２、ｃｌ１－２１、ｃｌ１－２２、ｃｌ２－１１、ｃｌ２－１２、ｃｌ２－２１およびｃｌ２－２２には、時刻ｔ５ａ時点の電位が次のフレームまで保持される。
　この結果、図７のように画素ｐ（１，１）のサブ画素ｓｐ（１，１，１）の電位の方がサブ画素ｓｐ（１，１，２）の電位よりマイナス方向に高いため、サブ画素ｓｐ（１，１，１）の光透過率の方がサブ画素ｓｐ（１，１，２）の光透過率より高くなる。このため、サブ画素ｓｐ（１，１，１）の輝度の方がサブ画素ｓｐ（１，１，２）の輝度より高く表示される。同様に、画素ｐ（２，１）のサブ画素ｓｐ（２，１，１）の輝度の方がサブ画素ｓｐ（２，１，２）の輝度より高く表示され、画素ｐ（１，２）のサブ画素ｓｐ（１，２，２）の輝度の方がサブ画素ｓｐ（１，２，１）の輝度より高く表示され、画素ｐ（２，２）のサブ画素ｓｐ（２，２，２）の輝度の方がサブ画素ｓｐ（２，２，１）の輝度より高く表示される。
　また、Ｌ＋１フレーム時の動作は、図７において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。Ｌ＋１フレームの動作は、Ｌフレーム時の電位と逆の極性になるように制御部２１により制御されているので、図７のように輝度の関係は、Ｌフレームのときと同じである。
　本実施形態においては、２Ｄ表示を行う１ライン選択駆動の場合、図４のように、制御部２１は、隣り合う補助容量線ＣＳｂ－ｎとＣＳａ－（ｎ＋１）とに同じ極性の信号を供給する。３Ｄ表示を行う２ライン選択駆動の場合、図７のように、隣り合う補助容量線ＣＳｂ－ｎとＣＳａ－（ｎ＋１）とに異なる極性の信号を供給している。
　この結果、３Ｄ表示を行う２ライン選択駆動時の各画素のサブ画素の輝度は、２Ｄ表示を行う１ライン選択駆動時と同様に図５のような関係になる。このように、画素間、例えば、１行１列の画素ｐ（１，１）と２行１列の画素ｐ（２，１）の間に、２本の補助容量線を備え、隣り合う補助容量線ＣＳｂ－ｎとＣＳａ－（ｎ＋１）とに異なる極性の信号を供給し、液晶容量に表示信号線から供給された信号の電位を書き込んだ後、次の２ライン選択用のゲート信号によるスイッチング素子をオン状態にするタイミングで、サブ画素の各補助容量に接続されている各補助容量線の電位をそれぞれ書き込んだ時の電位とは異なる極性に切り替えるようにしたので、３Ｄ表示用の２フレーム選択駆動においても、隣接するサブ画素間の輝度が同じにならずに良好な階調表示を行うことが可能になる。
　図８Ａおよび８Ｂは、本実施形態における第１ガラス基板３上のレイアウトの例を説明する図であり、図８Ａは平面図であり、図８Ｂは断面図である。図８Ａおよび８Ｂのように、画素ｐ－ｎについて、第１ガラス基板３上には、走査線Ｇ－ｎと、スイッチング素子Ｔ１－ｎ（ＴＦＴ（Ａ））～Ｔ２－ｎ（ＴＦＴ（Ｂ））と、補助容量線ＣＳａ－ｎとＣＳｂ－ｎと、画素電極１０１～１０２と、補助容量Ｃ１－１１（ＣｓＡ）～Ｃ１－１２（ＣｓＢ）とが形成されている。図８Ａおよび８Ｂにおいて、画素電極１０１には、スイッチング素子Ｔ１－ｎのドレイン電極が接続され、スイッチング素子Ｔ１－ｎのゲート電極は走査線Ｇ－ｎに接続されて形成されている。また、画素電極１０２には、スイッチング素子Ｔ２－ｎのドレイン電極が接続され、スイッチング素子Ｔ２－ｎのゲート電極は走査線Ｇ－ｎに接続されて形成されている。また、スイッチング素子Ｔ１－ｎ（ＴＦＴ（Ａ））のドレイン電極に接続されている補助容量Ｃ１－１１（ＣｓＡ）は、補助容量線ＣＳａ－ｎと画素電極１０１とが、絶縁膜を介して重なった領域に形成されている。さらに、スイッチング素子Ｔ２－ｎ（ＴＦＴ（Ｂ））のドレイン電極に接続されている補助容量Ｃ１－１２（ＣｓＢ）は、補助容量線ＣＳｂ－ｎと画素電極１０２とが、絶縁膜を介して重なった領域に形成されている。
　以上のように、本実施形態によれば、１フレーム駆動でも２フレーム選択駆動においても、隣接するサブ画素間の輝度が同じにならずに良好な階調表示を行うことが可能になる。
　［第２実施形態］
　第２実施形態について、図９～図１３を用いて説明する。図９は、本実施形態における２Ｄ表示時の画素部２２の等価回路の一例を説明する図である。第１実施形態では、図３または図６のように、画素ｐ（２，１）のサブ画素ｓｐ（２，１，２）と画素ｐ（３，１）のサブ画素ｓｐ（３，１，１）の間に２本の補助容量線Ｃｓｂ－（ｎ＋１）とＣＳａ－（ｎ＋１）とが配置されていたが、本実施形態では図９のように、１本の補助容量線Ｃｓｃ－２で２本の補助容量線Ｃｓｂ－（ｎ＋１）とＣＳａ－（ｎ＋２）を共用している。
　まず、画素ｐ（１，１）ａのサブ画素ｓｐ（１，１，１）ａとサブ画素ｓｐ（１，１，２）との構成を説明する。スイッチング素子Ｔ１－１１とＴ１－１２のゲート電極は、共通の走査線Ｇ－ｎに接続され、スイッチング素子Ｔ１－１１とＴ１－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－１１の一端に接続され且つ補助容量Ｃ１－１１の一端の端子に接続され、液晶素子ｃｌ１－１１の他方は、対向電極６を介して接地され、補助容量Ｃ１－１１の他端は、補助容量線ＣＳｃ－１に接続されている。
　スイッチング素子Ｔ１－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－１２の一端に接続され且つ補助容量Ｃ１－１２の一端の端子に接続され、液晶素子ｃｌ１－１２の他方は、対向電極６を介して接地され、補助容量Ｃ１－１２の他端は、補助容量線ＣＳｄ１－１に接続されている。また、液晶素子ｃｌ１－１１およびｃｌ１－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（１，２）ａのサブ画素ｓｐ（１，２，１）ａとサブ画素ｓｐ（１，２，２）との構成を説明する。スイッチング素子Ｔ１－２１とＴ１－２２のゲート電極は、共通の走査線Ｇ－ｎに接続され、スイッチング素子Ｔ１－２１とＴ１－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ１－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－２１の一端に接続され且つ補助容量Ｃ１－２１の一端の端子に接続され、液晶素子ｃｌ１－２１の他方は、対向電極６を介して接地され、補助容量Ｃ１－２１の他端は、補助容量線ＣＳｃ－１に接続されている。スイッチング素子Ｔ１－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ１－２２の一端に接続され且つ補助容量Ｃ１－２２の一端の端子に接続され、液晶素子ｃｌ１－２２の他方は、対向電極６を介して接地され、補助容量Ｃ１－２２の他端は、補助容量線ＣＳｄ１－１に接続されている。また、液晶素子ｃｌ１－２１およびｃｌ１－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（２，１）ａのサブ画素ｓｐ（２，１，１）とサブ画素ｓｐ（２，１，２）ａとの構成を説明する。スイッチング素子Ｔ２－１１とＴ２－１２のゲート電極は、共通の走査線Ｇ－（ｎ＋１）に接続され、スイッチング素子Ｔ２－１１とＴ２－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－１１の一端に接続され且つ補助容量Ｃ２－１１の一端の端子に接続され、液晶素子ｃｌ２－１１の他方は、対向電極６を介して接地され、補助容量Ｃ２－１１の他端は、補助容量線ＣＳｄ２－１に接続されている。スイッチング素子Ｔ２－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－１２の一端に接続され且つ補助容量Ｃ２－１２の一端の端子に接続され、液晶素子ｃｌ２－１２の他方は、対向電極６を介して接地され、補助容量Ｃ２－１２の他端は、補助容量線ＣＳｃ－２に接続されている。また、液晶素子ｃｌ２－１１およびｃｌ２－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（２，２）ａのサブ画素ｓｐ（２，２，１）とサブ画素ｓｐ（２，２，２）ａとの構成を説明する。スイッチング素子Ｔ２－２１とＴ２－２２のゲート電極は、共通の走査線Ｇ－（ｎ＋１）に接続され、スイッチング素子Ｔ２－２１とＴ２－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－２１の一端に接続され且つ補助容量Ｃ２－２１の一端の端子に接続され、液晶素子ｃｌ２－２１の他方は、対向電極６を介して接地され、補助容量Ｃ２－２１の他端は、補助容量線ＣＳｄ２－１に接続されている。スイッチング素子Ｔ２－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ２－２２の一端に接続され且つ補助容量Ｃ２－２２の一端の端子に接続され、液晶素子ｃｌ２－２２の他方は、対向電極６を介して接地され、補助容量Ｃ２－２２の他端は、補助容量線ＣＳｃ－２に接続されている。また、液晶素子ｃｌ２－２１およびｃｌ２－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（３，１）ａのサブ画素ｓｐ（３，１，１）ａとサブ画素ｓｐ（３，１，２）との構成を説明する。スイッチング素子Ｔ３－１１とＴ３－１２のゲート電極は、共通の走査線Ｇ－（ｎ＋２）に接続され、スイッチング素子Ｔ３－１１とＴ３－１２のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ３－１１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－１１の一端に接続され且つ補助容量Ｃ３－１１の一端の端子に接続され、液晶素子ｃｌ３－１１の他方は、対向電極６を介して接地され、補助容量Ｃ３－１１の他端は、補助容量線ＣＳｃ－２に接続されている。スイッチング素子Ｔ３－１２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－１２の一端に接続され且つ補助容量Ｃ３－１２の一端の端子に接続され、液晶素子ｃｌ３－１２の他方は、対向電極６を介して接地され、補助容量Ｃ３－１２の他端は、補助容量線ＣＳｄ１－２に接続されている。また、液晶素子ｃｌ３－１１およびｃｌ３－１２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
　次に、画素ｐ（３，２）ａのサブ画素ｓｐ（３，２，１）ａとサブ画素ｓｐ（３，２，２）との構成を説明する。スイッチング素子Ｔ３－２１とＴ３－２２のゲート電極は、共通の走査線Ｇ－（ｎ＋２）に接続され、スイッチング素子Ｔ３－２１とＴ３－２２のソース電極は、表示信号線Ｓｍ－（ｎ＋１）に接続されている。スイッチング素子Ｔ３－２１のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－２１の一端に接続され且つ補助容量Ｃ３－２１の一端の端子に接続され、液晶素子ｃｌ３－２１の他方は、対向電極６を介して接地され、補助容量Ｃ３－２１の他端は、補助容量線ＣＳｃ－２に接続されている。スイッチング素子Ｔ３－２２のドレイン電極は、画素電極を介して容量成分を有する液晶素子ｃｌ３－２２の一端に接続され且つ補助容量Ｃ３－２２の一端の端子に接続され、液晶素子ｃｌ３－２２の他方は、対向電極６を介して接地され、補助容量Ｃ３－２２の他端は、補助容量線ＣＳｄ１－２に接続されている。また、液晶素子ｃｌ３－２１およびｃｌ３－２２は、対向電極６と画素電極との間に挟持されている液晶部分により構成されている。
［第２実施形態における２Ｄ駆動時の動作説明］
　次に、画素ｐ（１，１）ａ、ｐ（１，２）ａ、ｐ（２，１）ａ、ｐ（２，２）ａ、ｐ（３，１）ａ、およびｐ（３，２）ａについてＬフレーム時の２Ｄ動作を、図９と図１０を用いて説明する。図１０は、本実施形態における２Ｄ表示時のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）ａの各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから＋Ｖｓを供給する（図１０、時刻ｔ０ａまで）。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）ａの各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から－Ｖｓを供給する（図１０、時刻ｔ０ａまで）。また、制御部２１は、補助容量線ＣＳｃ－１とＣＳｃ－２に電位＋Ｖｃｓを供給し、補助容量線ＣＳｄ１－１とＣＳｄ２－１とＣＳｄ１－２に電位－Ｖｃｓを供給する（図１０、時刻ｔ０ａまで）。なお、補助容量線ＣＳｃ－１、ＣＳｃ－２、ＣＳｄ１－１、ＣＳｄ２－１、およびＣＳｄ１－２に供給する電位は、例えば＋Ｖｃｓ＝＋１［Ｖ］、－Ｖｃｓ＝－１［Ｖ］である。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）ａの各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，２，１）およびｓｐ（２，２，２）ａの各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から＋Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－ｎを時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオン状態（Ｖｇｏｎ）にし、液晶容量ｃｌ１－１１とｃｌ１－１２に表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、ｃｌ１－２１およびｃｌ１－２２に表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　このため、補助容量Ｃ１－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｃ－１の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｄ１－１の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。補助容量Ｃ１－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｃ－１の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｄ１－１の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　時刻ｔ１ａ～ｔ２ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベル（Ｖｌｏｗ）に制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態（Ｖｇｏｆｆ）にする。
　なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、液晶装置で用いる走査線の総数に応じて設定され、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓであり、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。
　次に、制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオフ状態にする（図１０、時刻ｔ２ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御しつつ、補助容量線ＣＳｃ－１の電位を＋Ｖｃｓから－Ｖｃｓに切り替える（図１０、時刻ｔ３ａ）。補助容量線ＣＳｃ－１の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ１－１１に保持されていた電位は、補助容量Ｃ１－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２１に保持されていた電位は、補助容量Ｃ１－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋１）を時刻ｔ４ａ～ｔ５ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオン状態にし、液晶容量ｃｌ２－１１とｃｌ２－１２に表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、ｃｌ２－２１およびｃｌ２－２２に表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　このため、補助容量Ｃ２－１１には、表示信号線Ｓｍ－ｎの電位＋Ｖｓと補助容量線ＣＳｄ２－１の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生し、補助容量Ｃ２－１２には、表示信号線Ｓｍ－ｎの電位＋Ｖｓと補助容量線ＣＳｃ－２の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生する。補助容量Ｃ２－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位－Ｖｓと補助容量線ＣＳｄ２－１の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生し、補助容量Ｃ２－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位－Ｖｓと補助容量線ＣＳｄ２－１の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態にする（図１０、時刻ｔ５ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御しつつ、補助容量線ＣＳｄ１－１の電位を－Ｖｃｓから＋Ｖｃｓに切り替え、補助容量線ＣＳｄ２－１の電位を－Ｖｃｓから＋Ｖｃｓに切り替える（図１０、時刻ｔ６ａ）。
　補助容量線ＣＳｄ１－１の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ１－１２に保持されていた電位は、補助容量Ｃ１－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ１－２２に保持されていた電位は、補助容量Ｃ１－２２に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化する。
　補助容量線ＣＳｄ２－１の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ２－１１に保持されていた電位は、補助容量Ｃ２－１１に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ２－２１に保持されていた電位は、補助容量Ｃ２－２１に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）を時刻ｔ７ａ～ｔ８ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオン状態にし、液晶容量ｃｌ３－１１とｃｌ３－１２に表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、液晶容量ｃｌ３－２１およびｃｌ３－２２に表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）をＬレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオフ状態にする（図１０、時刻ｔ８ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御しつつ、補助容量線ＣＳｃ－２の電位を＋Ｖｃｓから－Ｖｃｓに切り替える（図１０、時刻ｔ９ａ）。補助容量線ＣＳｃ－２の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ２－１２に保持されていた電位は、補助容量Ｃ２－１２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２２に保持されていた電位は、補助容量Ｃ２－２２に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化する。
　また、液晶容量ｃｌ３－１１には、表示信号線Ｓｍ－ｎの電位＋Ｖｓの電位差＋Ｖｓが発生し、液晶容量ｃｌ３－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位－Ｖｓの電位差－Ｖｓが発生する。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御しつつ、補助容量線ＣＳｄ１－２の電位を－Ｖｃｓから＋Ｖｃｓに切り替える（図１０、時刻ｔ１２ａ）。
　このため、補助容量線ＣＳｄ１－２の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ３－１２に保持されていた電位は、補助容量Ｃ３－１２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ３－２２に保持されていた電位は、補助容量Ｃ３－２２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化する。
　この結果、図１０のように、画素ｐ（１，１）ａのサブ画素ｓｐ（１，１，１）ａの電位の方がサブ画素ｓｐ（１，１，２）の電位よりマイナス方向に高いため、サブ画素ｓｐ（１，１，１）ａの光透過率の方がサブ画素ｓｐ（１，１，２）の光透過率より高くなる。このため、サブ画素ｓｐ（１，１，１）ａの輝度の方がサブ画素ｓｐ（１，１，２）の輝度より高く表示される。同様に、画素ｐ（２，１）ａのサブ画素ｓｐ（２，１，１）の輝度の方がサブ画素ｓｐ（２，１，２）ａの輝度より高く表示され、画素ｐ（１，２）ａのサブ画素ｓｐ（１，２，２）の輝度の方がサブ画素ｓｐ（１，２，１）ａの輝度より高く表示され、画素ｐ（２，２）ａのサブ画素ｓｐ（２，２，２）ａの輝度の方がサブ画素ｓｐ（２，２，１）の輝度より高く表示される。
　なお、図９において、「－」は、Ｌフレーム時、表示信号線Ｓｍ－ｎまたはＳｍ－（ｎ＋１）から供給される表示信号線の電位が負極性であることを表し、「＋」は、Ｌフレーム時、表示信号線Ｓｍ－ｎまたはＳｍ－（ｎ＋１）から供給される表示信号線の電位が正極性であることを表している。
　時刻ｔ１２ａ以降、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（１，２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，１，１）、ｓｐ（２，１，２）ａ、ｓｐ（２，２，１）、ｓｐ（２，２，２）ａ、ｓｐ（３，１，１）ａ、およびｓｐ（３，２，１）ａの各液晶容量ｃｌ１－１１、ｃｌ１－１２、ｃｌ１－２１、ｃｌ１－２２、ｃｌ２－１１、ｃｌ２－１２、ｃｌ２－２１、ｃｌ２－２２、ｃｌ３－２１、およびｃｌ３－２１には、時刻ｔ１２ａ時点の電位が次のフレームまで保持される。
　次に、Ｌ＋１フレームの動作について図９と図１０を用いて説明する。図１０において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。Ｌ＋１フレームの動作は、Ｌフレーム時の電位と逆の極性になるように制御部２１により制御されているので、図１０のように輝度の関係は、Ｌフレームのときと同じである。
　この結果、２Ｄ表示時の各画素のサブ画素の輝度は、第１実施形態と同様に、図５のような関係になる。図５のように、例えば、６行６列の画素配置において、１行１列の画素ｐ（１、１）ａのサブ画素ｓｐ（１，１，１）ａが明るい輝度であり、サブ画素ｓｐ（１，１，２）は暗い輝度であり、２行１列の画素ｐ（２、１）ａのサブ画素ｓｐ（２，１，１）ａが明るい輝度であり、サブ画素ｓｐ（２，１，２）は暗い輝度である。
［第２実施形態における３Ｄ駆動時の動作説明］
　次に、画素ｐ（１，１）ａ、ｐ（１，２）ａ、ｐ（２，１）ａ、およびｐ（２，２）ａについてＬフレーム時の３Ｄ動作を、図１１と図１２とを用いて説明する。図１１は、本実施形態における３Ｄ表示時の画素部２２の等価回路の一例を説明する図である。図１２は、本実施形態における３Ｄ表示時のタイミングチャートである。
　図１１と図９の回路構成は同じであり、２Ｄ表示時と３Ｄ表示時で異なるのは、走査線Ｇ－（ｎ＋１）、Ｇ－（ｎ＋２）およびＧ－（ｎ＋３）の各スイッチング素子をオン状態にするタイミングと、補助容量線ＣＳｃ－１、ＣＳｄ１－１、ＣＳｄ２－１およびＣＳｃ－２に印加する信号の極性と信号を印加するタイミングである。図１１において、「－」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が負極性であることを表し、「＋」は、Ｌフレーム時、スイッチング素子がオン状態の時に液晶容量に印加される電位が正極性であることを表している。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）ａの各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから＋Ｖｓを供給する（図１２、時刻ｔ０ａまで）。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御することで、サブ画素ｓｐ（１、２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，１，１）およびｓｐ（２，２，２）ａの各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から－Ｖｓを供給する（図１２、時刻ｔ０ａまで）。また、制御部２１は、補助容量線ＣＳｃ－１とＣＳｄ２－１に電位＋Ｖｃｓを供給し、補助容量線ＣＳｄ１－１とＣＳｃ－２に電位－Ｖｃｓを供給する（図１２、時刻ｔ０ａまで）。なお、補助容量線ＣＳｃ－１、ＣＳｃ－２、ＣＳｄ１－１、およびＣＳｄ２－２に供給する電位は、例えば＋Ｖｃｓ＝＋１［Ｖ］、－Ｖｃｓ＝－１［Ｖ］である。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（２，１，１）およびｓｐ（２，１，２）ａの各スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ２－１１およびＴ２－１２の各ソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する。また、制御部２１は、表示信号線Ｓｍ－（ｎ＋１）の信号を＋Ｖｓに制御することで、サブ画素ｓｐ（１、２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，１，１）およびｓｐ（２，２，２）ａの各スイッチング素子Ｔ１－２１、Ｔ１－２２、Ｔ２－２１およびＴ２－２２の各ソース電極に表示信号線Ｓｍ－（ｎ＋１）から＋Ｖｓを供給する（図１２、時刻ｔ１ａ）。
　次に、制御部２１は、走査線Ｇ－ｎを時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオン状態にし、液晶容量ｃｌ１－１１とｃｌ１－１２とに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、液晶容量ｃｌ１－２１とｃｌ１－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　また、制御部２１は、走査線Ｇ－（ｎ＋１）を時刻ｔ１ａ～ｔ２ａの期間、Ｈレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオン状態にし、液晶容量ｃｌ２－１１とｃｌ２－１２とに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給し、液晶容量ｃｌ２－２１とｃｌ２－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位＋Ｖｓを供給する。
　このため、補助容量Ｃ１－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｃ－１の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｄ１－１の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ１－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｃ－１の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ１－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｄ１－１の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ２－１１には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｄ２－１の電位＋Ｖｃｓとの電位差－Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ２－１２には、表示信号線Ｓｍ－ｎの電位－Ｖｓと補助容量線ＣＳｃ－２の電位－Ｖｃｓとの電位差－Ｖｓ＋Ｖｃｓが発生する。
　補助容量Ｃ２－２１には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｄ２－１の電位＋Ｖｃｓとの電位差＋Ｖｓ－Ｖｃｓが発生し、補助容量Ｃ２－２２には、表示信号線Ｓｍ－（ｎ＋１）の電位＋Ｖｓと補助容量線ＣＳｃ－２の電位－Ｖｃｓとの電位差＋Ｖｓ＋Ｖｃｓが発生する。
　次に、制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１－１１、Ｔ１－１２、Ｔ１－２１およびＴ１－２２をオフ状態にし、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ２－１１、Ｔ２－１２、Ｔ２－２１およびＴ２－２２をオフ状態にする（図１２、時刻ｔ２ａ）。
　次に、制御部２１は、表示信号線Ｓｍ－ｎの信号を＋Ｖｓに制御し、表示信号線Ｓｍ－（ｎ＋１）の信号を－Ｖｓに制御する（図１２、時刻ｔ３ａ）。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）を時刻ｔ４ａ～ｔ５ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオン状態にし、液晶容量ｃｌ３－１１とｃｌ３－１２とに表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、液晶容量ｃｌ３－２１とｃｌ３－２２とに表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　また、制御部２１は、走査線Ｇ－（ｎ＋３）を時刻ｔ４ａ～ｔ５ａの期間、Ｈレベルに制御することで、スイッチング素子Ｔ４－１１とＴ４－２１とをオン状態にし、液晶容量ｃｌ４－１１に表示信号線Ｓｍ－ｎから電位＋Ｖｓを供給し、液晶容量ｃｌ４－２１に表示信号線Ｓｍ－（ｎ＋１）から電位－Ｖｓを供給する。
　次に、制御部２１は、走査線Ｇ－（ｎ＋２）をＬレベルに制御することで、スイッチング素子Ｔ３－１１、Ｔ３－１２、Ｔ３－２１およびＴ３－２２をオフ状態にし、走査線Ｇ－（ｎ＋３）をＬレベルに制御することで、スイッチング素子Ｔ４－１１とＴ４－２１とをオフ状態にする（図１２、時刻ｔ５ａ）。さらに、制御部２１は、補助容量線ＣＳｃ－１の電位を＋Ｖｃｓから－Ｖｃｓに切り替え、補助容量線ＣＳｄ２－１の電位を＋Ｖｃｓから－Ｖｃｓに切り替え、補助容量線ＣＳｄ１－１の電位を－Ｖｃｓから＋Ｖｃｓに切り替え、補助容量線ＣＳｃ－２の電位を－Ｖｃｓから＋Ｖｃｓに切り替える（図１２、時刻ｔ５ａ）。
　補助容量線ＣＳｃ－１の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ１－１１に保持されていた電位は、補助容量Ｃ１－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２１に保持されていた電位は、補助容量Ｃ１－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳｄ２－１の電位が＋Ｖｃｓから－Ｖｃｓに変化したため、液晶容量ｃｌ２－１１に保持されていた電位は、補助容量Ｃ２－１１に基づきΔＶｐｘだけ下がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２１に保持されていた電位は、補助容量Ｃ２－２１に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳｄ１－１の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ１－１２に保持されていた電位は、補助容量Ｃ１－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ１－２２に保持されていた電位は、補助容量Ｃ１－２２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　また、補助容量線ＣＳｃ－２の電位が－Ｖｃｓから＋Ｖｃｓに変化したため、液晶容量ｃｌ２－１２に保持されていた電位は、補助容量Ｃ２－１２に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ－ΔＶｐｘに変化し、液晶容量ｃｌ２－２２に保持されていた電位は、補助容量Ｃ２－２２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。
　以下、サブ画素ｓｐ（３，１，１）ａとｓｐ（３，１，２）も同様に制御され、液晶容量ｃｌ３－１１に保持されていた電位は、補助容量Ｃ３－１１に基づきΔＶｐｘだけ上がり、＋Ｖｓから＋Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ３－１２に保持されていた電位は、補助容量Ｃ３－１２に基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する（図１０、時刻ｔ８ａ）。
　ｓｐ（３，２，１）ａとｓｐ（３，２，２）も同様に制御され、液晶容量ｃｌ３－２１に保持されていた電位は、補助容量Ｃ３－２１に基づきΔＶｐｘだけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘに変化し、液晶容量ｃｌ３－２２に保持されていた電位は、補助容量Ｃ３－２２に基づきΔＶｐｘだけ下がり、－Ｖｓ－ΔＶｐｘに変化する（図１０，時刻ｔ８ａ）。
　時刻ｔ５ａ以降、サブ画素ｓｐ（１，１，１）ａ、ｓｐ（１，１，２）、ｓｐ（１，２，１）ａ、ｓｐ（１，２，２）、ｓｐ（２，１，１）、ｓｐ（２，１，２）ａ、ｓｐ（２，２，１）およびｓｐ（２，２，２）ａの各液晶容量ｃｌ１－１１、ｃｌ１－１２、ｃｌ１－２１、ｃｌ１－２２、ｃｌ２－１１、ｃｌ２－１２、ｃｌ２－２１およびｃｌ２－２２には、時刻ｔ５ａ時点の電位が次のフレームまで保持される。
　この結果、図１２のように画素ｐ（１，１）ａのサブ画素ｓｐ（１，１，１）ａの電位の方がサブ画素ｓｐ（１，１，２）の電位よりマイナス方向に高いため、サブ画素ｓｐ（１，１，１）ａの光透過率の方がサブ画素ｓｐ（１，１，２）の光透過率より高くなる。このため、サブ画素ｓｐ（１，１，１）ａの輝度の方がサブ画素ｓｐ（１，１，２）の輝度より高く表示される。同様に、画素ｐ（２，１）ａのサブ画素ｓｐ（２，１，１）ａの輝度の方がサブ画素ｓｐ（２，１，２）の輝度より高く表示され、画素ｐ（１，２）ａのサブ画素ｓｐ（１，２，２）の輝度の方がサブ画素ｓｐ（１，２，１）ａの輝度より高く表示され、画素ｐ（２，２）ａのサブ画素ｓｐ（２，２，２）ａの輝度の方がサブ画素ｓｐ（２，２，１）の輝度より高く表示される。
　また、Ｌ＋１フレーム時の動作は、図１２において、時刻ｔ０ｂ以降が、Ｌ＋１フレームのタイミングチャートである。Ｌ＋１フレームの動作は、Ｌフレーム時の電位と逆の極性になるように制御部２１により制御されているので、図１２のように輝度の関係は、Ｌフレームのときと同じである。
　本実施形態においては、２Ｄ表示を行う１ライン選択駆動の場合、図１２のように、制御部２１は、隣り合う補助容量線ＣＳｄ１－１とＣＳｄ２－１とに同じ極性の信号を供給する。３Ｄ表示を行う２ライン選択駆動の場合、図１２のように、隣り合う補助容量線ＣＳｄ１－１とＣＳｄ２－１とに異なる極性の信号を供給している。また、画素ｐ（２，１）ａのサブ画素ｓｐ（２，１，２）ａと画素ｐ（３，１）ａのサブ画素ｓｐ（３，１，１）ａとの間に共通の補助容量線ＣＳｃ－２を配置し、サブ画素ｓｐ（２，１，２）ａとサブ画素ｓｐ（３，１，１）ａとで共用している。
　この結果、３Ｄ表示を行う２ライン選択駆動時の各画素のサブ画素の輝度は、２Ｄ表示を行う１ライン選択駆動時と同様に図５のような関係になる。このように、画素間、例えば、画素ｐ（１，１）ａと画素ｐ（２，１）の間に、２本の補助容量線を備え、隣り合う補助容量線ＣＳｄ１－１とＣＳｄ２－１とに異なる極性の信号を供給し、液晶容量に表示信号線から供給された信号の電位を書き込んだ後、次の２ライン選択用のゲート信号によるスイッチング素子をオン状態にするタイミングで、サブ画素の各補助容量に接続されている各補助容量線の電位をそれぞれ書き込んだ時の電位とは異なる極性に切り替えるようにしたので、３Ｄ表示用の２フレーム選択駆動においても、隣接するサブ画素間の輝度が同じにならずに良好な階調表示を行うことが可能になる。
　図１３は、本実施形態における第１ガラス基板３上のレイアウトの例を説明する図である。図１３のように、画素ｐ－ｎについて、第１ガラス基板３上には、走査線Ｇ－ｎと、スイッチング素子（Ｔ１－１１、Ｔ１－１２、Ｔ１－２１、Ｔ１－２２、Ｔ２－１１、Ｔ２－１２、Ｔ２－２１、Ｔ２－２２）と、補助容量線（ＣＳｃ－１、ＣＳｄ１－１、ＣＳｄ２－１、ＣＳｃ－２）と、画素電極（２０１～２０８）と、補助容量（Ｃ１－１１、Ｃ１－１２、Ｃ１－２１、Ｃ１－２２、Ｃ２－１１、Ｃ２－２１、Ｃ２－２１、Ｃ２－２２）とが形成されている。例えば、画素電極２０１には、スイッチング素子Ｔ１－１１のドレイン電極が接続され、スイッチング素子Ｔ１－１１のゲート電極は走査線Ｇ－ｎに接続されて形成されている。
　また、画素電極２０３には、スイッチング素子Ｔ１－１２のドレイン電極が接続され、スイッチング素子Ｔ１－１２のゲート電極は走査線Ｇ－ｎに接続されている。
　また、画素電極２０５には、スイッチング素子Ｔ２－１１のドレイン電極が接続され、スイッチング素子Ｔ２－１１のゲート電極は走査線Ｇ－（ｎ＋１）に接続されて形成されている。
　また、画素電極２０７には、スイッチング素子Ｔ２－１２のドレイン電極が接続され、スイッチング素子Ｔ２－１２のゲート電極は走査線Ｇ－（ｎ＋１）に接続されている。
　また、例えば、スイッチング素子Ｔ１－１１のドレイン電極に接続されている補助容量Ｃ１－１１は、補助容量線ＣＳｃ－１と画素電極２０１とが、絶縁膜を介して重なった領域に形成されている。さらに、スイッチング素子Ｔ１－１２のドレイン電極に接続されている補助容量Ｃ１－１２は、補助容量線ＣＳｄ１－１と画素電極２０３とが、絶縁膜を介して重なった領域に形成されている。
　以上のように、本実施形態によれば、１フレーム駆動でも２フレーム選択駆動においても、隣接するサブ画素間の輝度が同じにならずに良好な階調表示を行うことが可能になる。
　なお、実施形態の図２の制御部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　　また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
　　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリーのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
　２ライン同時選択駆動した場合のサブ画素の配列を改善する液晶装置及び液晶制御方法を提供することができる。
１・・・バックライト
２・・・第１偏光板
３・・・第１ガラス基板
４・・・ＴＦＴ（薄膜トランジスタ）アレイ
５・・・液晶
６・・・共通電極（対向電極）
７・・・カラーフィルタ
８・・・第２ガラス基板
９・・・第２偏光板
１１－１～１１―ｍ、Ｓｍ－ｎ・・・表示信号線
１２－１～１２－ｎ、Ｇ－ｎ、Ｇ－（ｎ＋１）・・・走査線
２１・・・制御部
２２・・・画素部
Ｔ１－ｎ・・・スイッチング素子
ｃｌ１－ｎ・・・液晶容量
Ｃ１－ｎ・・・補助容量
Ｃｓａ－ｎ、Ｃｓａ－（ｎ＋１）、Ｃｓｂ－ｎ、Ｃｓｂ－（ｎ＋１）・・・補助容量線

Claims (6)

  1. 　複数の第１のサブ画素を有する第１の画素と、
    　複数の第２のサブ画素を有し、列方向に前記第１の画素と隣接する第２の画素と、
    　前記第１および第２の画素に同時に表示信号を書き込むよう構成されている制御部とを有し、
    　前記第１のサブ画素のうち第２の画素と隣接する第１のサブ画素と、前記第２のサブ画素のうち第１の画素と隣接する第２のサブ画素は、それぞれ第１および第２の補助容量線と結合する液晶装置。
  2. 　さらに複数の第３のサブ画素を有し、前記第２の画素と前記列方向に隣接する第３の画素と、
    　第３および第４の補助容量線とを有し、
    　前記第２のサブ画素のうち第３の画素と隣接する第２のサブ画素と、前記第３のサブ画素のうち第２の画素と隣接する第３のサブ画素は、それぞれ前記第３および第４の補助容量線と結合する請求項１に記載の液晶装置。
  3. 　１ライン選択駆動のときは、前記制御部が前記第１および第２の補助容量線の極性が同極性になるよう制御するよう構成されている請求項１に記載の液晶装置。
  4. 　２ライン選択駆動のときは、前記制御部が前記第１および第２の補助容量線の極性がそれぞれ異なる極性になるよう制御するよう構成されている請求項１に記載の液晶装置。
  5. 　前記第１のサブ画素に接続されている第１のスイッチング素子と、
    　前記第２のサブ画素に接続されている第２のスイッチング素子と、
    　前記第１のスイッチング素子の第１のゲート電極に接続されている第１の走査線と、
    　前記第２のスイッチング素子の第２のゲート電極に接続されている第２の走査線と、
    　前記第１のサブ画素と前記第１のスイッチング素子のドレイン電極とに接続されている補助容量と、
    　をさらに備え、
    　前記補助容量は、前記第１の補助容量線に接続され、
    　前記制御部は、
    　前記第１および第２のサブ画素が同時にオンになるように前記第１および第２の走査線を制御しつつ、前記第１および第２の補助容量線を制御するよう構成され、
    　前記同時にオン状態にされる前記第１および第２のサブ画素は、それぞれ第１および第２の補助容量線に接続されている請求項１に記載の液晶装置。
  6. 　液晶装置は、複数の第１のサブ画素を有する第１の画素と、
    　複数の第２のサブ画素を有し、列方向に前記第１の画素と隣接し、前記第１の画素と同時に表示信号が書き込まれるよう構成されている第２の画素と、
    　前記第１の画素と前記第２の画素間に第１および第２の補助容量線を備え、
    　１ライン選択駆動のときは、前記第１および第２の補助容量線の極性を同極性に制御し、
    　２ライン選択駆動のときは、前記第１および第２の補助容量線の極性をそれぞれ異なる極性に制御する液晶装置の制御方法。
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