WO2011159201A1 - Местный cvsd-декодер и способы его использования - Google Patents

Местный cvsd-декодер и способы его использования Download PDF

Info

Publication number
WO2011159201A1
WO2011159201A1 PCT/RU2011/000398 RU2011000398W WO2011159201A1 WO 2011159201 A1 WO2011159201 A1 WO 2011159201A1 RU 2011000398 W RU2011000398 W RU 2011000398W WO 2011159201 A1 WO2011159201 A1 WO 2011159201A1
Authority
WO
WIPO (PCT)
Prior art keywords
value
input
integration
integrator
primary
Prior art date
Application number
PCT/RU2011/000398
Other languages
English (en)
French (fr)
Inventor
Сергей Владимирович АВЕРИН
Original Assignee
Averin Sergey Vladimirovich
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from RU2010124264/08A external-priority patent/RU2010124264A/ru
Priority claimed from RU2011122739/08A external-priority patent/RU2011122739A/ru
Application filed by Averin Sergey Vladimirovich filed Critical Averin Sergey Vladimirovich
Publication of WO2011159201A1 publication Critical patent/WO2011159201A1/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H03M3/022—Delta modulation, i.e. one-bit differential modulation with adaptable step size, e.g. adaptive delta modulation [ADM]
    • H03M3/024—Delta modulation, i.e. one-bit differential modulation with adaptable step size, e.g. adaptive delta modulation [ADM] using syllabic companding, e.g. continuously variable slope delta modulation [CVSD]

Definitions

  • the invention relates to the field of encoding / decoding of analog signals, in particular to adaptive delta modulators / demodulators with syllabic adaptation, CVSD modulators (Continuously Variable Slope Delta-Modulator).
  • the purpose of the invention is achieved by the fact that on the basis of one single design of the local decoder adaptive delta modulator with syllabic adaptation (CVSD) (hereinafter referred to as the local decoder), a CVSD encoder with an analog path, a CVSD encoder with a digital path, and CVSD decoder.
  • CVSD local decoder adaptive delta modulator with syllabic adaptation
  • the CVSD encoder with an analog path contains an analog comparator, a local decoder, and a digital-to-analog converter, with:
  • the analog comparator has an input for an external analog signal, which is the input of the entire CVSD encoder, the output for the difference bit, which is the output of the entire CVSD encoder, the input for the clock ticks (t), and the input for
  • the clocked analog-to-digital converter has an input for an external analog signal, which is the input of the entire CVSD encoder, an input for clock cycles (t), and a digital output;
  • the output of the clocked analog-to-digital converter is connected to the input of the digital comparator, the output of the digital comparator is connected to the input of the local decoder, and the output of the local decoder is connected to the input for the numerical code of the signal levels from the local decoder of the digital comparator.
  • TACP clocked analog-to-digital converter
  • the difference bits are converted into a numerical code of the signal level
  • the CVSD decoder contains a local decoder and a digital-to-analog converter, with:
  • a sequence of difference bits into an analog signal difference bits are fed to a local decoder, in which the difference bits are converted into values of a numerical code of signal levels, which are fed to the input of a digital-to-analog converter (DAC), from which the received analog signal is taken.
  • DAC digital-to-analog converter
  • the local decoder itself has a single design for operation in the inventive CVSD encoder with an analog path, a CVSD digital encoder, and a CVSD decoder, and contains:
  • the output of the polarity switch is connected to the input of the main integrator.
  • the output of the main integrator is the output of the local decoder.
  • the method of using a local decoder for all operating modes is similar, and consists in the following.
  • the difference bits are fed to the input of the local decoder and sent to the input of the control unit by the integration step and to the first input of the polarity switch.
  • the amplitude of the integration step is calculated from the received difference bits and fed to the second input of the polarity switch.
  • the magnitude of the amplitude of the integration step is summed with the value of the internal contents of the integrator and fed to the output of the local decoder in the form of a numerical code.
  • the control unit of the integration step of the local decoder contains:
  • the input of the control unit is the input of the computing unit, the output of the computing unit is connected to the first input of the multiplier, the second input of the multiplier is connected to the storage register of the increment of the amplitude of the integration step, the output of the multiplier is connected to the input of the syllabic integrator, the output of the syllabic integrator is connected to the first input of the adder, the second the adder input is connected to the storage register of the minimum value of the amplitude of the integration step, and the adder output is the output of the control unit i.
  • the control unit integration step of the local decoder can be used as follows.
  • the difference bit is fed to the control unit and sent to the input
  • the difference bits are converted to the value of the increment of the integration step (Mvar) and fed to the first input of the multiplier.
  • the obtained value (Ac “ Mvar) is converted into the response value (S), and fed to the first input of the adder.
  • the computing unit of the local decoder contains:
  • the syllabic integrator of the local decoder integration step control unit may include a primary integrator connected to the primary syllable constant decrement storage register (C1), and a primary integration result storage register (II), a secondary integrator connected to the secondary syllable constant decrement storage register (C2) and the secondary integration result storage register (12), while the input of the syllabic integrator is the input of the primary integrator, the output of the primary ntegratora connected to the input of the secondary integrator, and the output of the syllabic integrator is the output of the secondary integrator.
  • the value (Ac # Mvar) is taken from the multiplier and added to the primary integrator with the primary integration result stored in the primary integration result storage register (II) and the received primary response value (S1) is fed to the input of the secondary integrator.
  • the primary response value (S1) is received, and it is added to the secondary integration result (12) stored in the secondary integration result storage register, and the obtained secondary response value (S2), as the response value of the syllabic integrator (S), is served to the output of the secondary integrator;
  • the decrement value of the secondary syllable constant (C2) can be selected in the range from 0 to 1. Additionally, in order to reduce the amount of necessary calculations, the output results of the primary and secondary integrators simultaneously or separately can be used not the response values (S1) and (S2) themselves, but the results of primary and secondary integration (II) and (12).
  • the primary response value (S1) is taken from the primary integrator, it is added to the secondary integrator with the secondary integration result stored in the secondary integration result storage register (12), the secondary response value (S2) is obtained; - from the storage register of the value of the “inverse” decrement of the secondary syllable constant (1-C1), take the value of the “reverse” decrement of the secondary syllabic constant (1-C1) and multiply it by the value of the secondary response (S2) obtained by multiplying the value (S2 - (1-C2)) is subtracted from the secondary response value (S2), and the obtained value (S2- (S2- (1-C2))) is entered into the storage register of the secondary integration result (12), for use in the next operation cycle secondary integrator.
  • TACP analog-to-digital converter
  • Figure 2 shows a local decoder (102) containing:
  • FIG. 3 shows an integration step control unit (202), comprising:
  • Figure 4 shows the computing unit of the local decoder (301), containing:
  • Figure 5 shows the syllabic integrator of the control unit integration step of the local decoder (304), containing:
  • the numerical codes of signal levels are converted into an internal analog signal, which is fed to the input of an analog comparator (101).
  • a digital path CVSD encoder (FIG. Lb) comprises a local decoder (102), a clocked analog-to-digital converter (TACP) (104), and a digital comparator (105).
  • TACP has an input for an external analog signal, an input for clock cycles (t), and a digital output.
  • the digital comparator has a digital input from TACP, an input for an internal digital sequence from a local decoder, and a digital output of a difference bit.
  • the TACP output is connected to the input of the digital comparator, the output of the digital comparator is connected to the input of the local decoder, and the output of the local decoder is connected to the input for the internal digital sequence of the digital comparator.
  • a digital path CVSD encoder (FIG. Lb) may be used as follows: - to the input of the clocked analog-to-digital Converter (TACP) (104) serves an external analog signal and clock cycles (t);
  • TACP clocked analog-to-digital Converter
  • the external analog signal by time quantization at moments t is converted into digital samples, which from the output of TACP (104) are fed to the input of a digital comparator (105);
  • the difference bits are converted into numerical codes of signal levels, which are fed to the input of the digital comparator (105).
  • the digital comparator (105) compares the digital samples of the input analog signal and the numerical codes of the signal level at the output of the local decoder (102), and generates the difference bits in the following way:
  • the value of the digital readout at the output of the TACP is greater than or equal to the numerical code of the signal level at the output of the local decoder (102), then the value "1" is generated at the output of the digital comparator.
  • the input of the local decoder (102) is connected to the input of the control unit of the integration step (202) and the first input of the polarity switch (203), the output of the control unit of the integration step (202) is connected to the second input of the polarity switch (203), and the output of the polarity switch ( 203) is connected to the input of the main integrator (204).
  • the polarity switch (203) the well-known polarity switch (Grifkes circuit) mentioned in the prototype can be used, when it receives “1” at its control input, the switch has a transmission coefficient of “+1”, when it receives “0”, the transmission coefficient is “-1 "
  • main integrator (204) a well-known adder can be used - a drive without leakage and reset, which summarizes and stores the positive and negative values of the responses of the syllabic integrator.
  • polarity (203) serves the difference bits.
  • the amplitude of the integration step is calculated from the difference bits and fed to the input of the switch
  • the amplitude of the integration step is assigned the sign of polarity, and this value is supplied to the main integrator (204).
  • a computing unit 301
  • a storage register for the magnitude of the increment in the amplitude of the integration step (Ac) (302)
  • a multiplier 303
  • a syllabic integrator 304
  • a register for storing the value of the minimum value of the amplitude of the integration step ( ⁇ ) (305)
  • the adder 306
  • the multiplier (303) a known multiplier of two positive quantities can be used.
  • a difference bit is supplied to the input of the computing unit (301).
  • the difference bits are converted to the value of the increment of the integration step (Mvar) and fed to the input of the multiplier (303).
  • the value (Ac » Mvar) is converted into the response value (S), and fed to the input of the adder (306).
  • the obtained magnitude of the amplitude of the integration step A (p) is fed to the output of the control unit of the integration step.
  • the integration step control unit before starting to use it, they can set the operation mode by setting the increment values of the amplitude of the integration step (Ac) and the minimum value of the amplitude of the integration step (Amin), and loading them into the corresponding registers.
  • integrations (Amin) can choose equal to or less than the absolute value of the threshold of the necessary (calculated) sensitivity of the encoder by the input signal, not equal to zero.
  • the computing unit (301) ( Figure 4) includes:
  • the operating mode of the computing unit can be set by setting the overload threshold (Min), the maximum number of matches of the difference bits (Max), a set of tabular values of the value (Mtab), and loading them into the corresponding registers.
  • the value of the overload threshold (Min) can be set to be greater than or equal to 1, the maximum number of matches of the difference bits (Max) - greater than or equal to the value of the overload threshold (Min), the number of elements in the set of table values (Mtab) - equal to "(Max- Min) +1 ".
  • the syllabic integrator of the integration step control unit of the local decoder (304) can be implemented as follows.
  • the primary integrator (501), connected to the register for storing the decrement value of the primary syllable constant (C1) (502), and the register for storing the result primary integration (II) (503);
  • the input of the syllabic integrator is the input of the primary integrator
  • the value (AcMvar) is taken from the multiplier (303).
  • the adopted value is added to the result of the primary integration stored in the storage register of the result of primary integration (II) (503) and the primary response value (S1) is obtained.
  • the magnitude of the primary response (S1) is fed to the input of the secondary integrator (504).
  • the primary response value (S1) is received, and it is added to the secondary integration result (12) stored in the secondary integration result storage register (506) and the secondary response value (S2) is obtained.
  • the magnitude of the secondary response (S2) is supplied to the output of the secondary integrator.
  • the value (Ac * Mvar) is taken from the multiplier (303).
  • the adopted value is added to the result of the primary integration (II) stored in the primary integration result (I) storage register (503) and the primary response value (S1) is obtained.
  • the storage register of the decrement value of the primary syllabic constant (C1) (502) take the decrement value of the primary syllabic constant (C1) and multiply it by the value of the primary response (S1), and the result obtained is entered into the storage register of the primary integration result (II) ( 503) for use in the next cycle of the primary integrator, and submit it to the input of the secondary integrator.
  • the value of the primary integration result (II) is taken and added to the secondary integration value (12) stored in the secondary integration result storage register (12) (506) and the secondary response value (S2) is obtained.
  • the magnitude of the primary response (S1) is fed to the input of the secondary integrator (504).
  • the primary response value (S1) is received and added to the secondary integration result (12) stored in the secondary integration result storage register (12) (506) and the secondary response value (S2) is obtained.
  • the obtained value is added to the result of primary integration (II) stored in the storage register of the result of primary integration (II) (503) and the value of the primary response (S1) is obtained.
  • the primary integrator Before starting to use the primary integrator, they establish the mode of its operation, set the required value of the decrement of the primary syllabic constant (C1), load it into the register (502), and reset the register for storing the result of the primary integration (II) (503).
  • the decrement value of the primary syllabic constant (C1) can be selected in the range from 0 to 1.
  • the decrement value of the secondary syllable constant (C2) can be selected in the range from 0 to 1.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относится к области кодирования /декодирования аналоговых сигналов, в частности, к адаптивным дельта-модуляторам/демодуляторам со слоговой адаптацией - CVSD- модуляторам. Местный декодер адаптивного дельта-модулятора со слоговой адаптацией содержит блок управления шагом интегрирования, переключатель и главный интегратор, при этом вход декодера соединен со входом блока управления шагом интегрирования и первым входом переключателя полярности, выход бока.управления шагом интегрировании соединен со вторым входом переключателя полярности, выход которого соединен со входом главного интегратора, выход которого является выходом декодера. Также приведены варианты реализации блока управления шагом интегрирования местного декодера адаптивного дельта модулятора и слогового интегратора блока управления шагом интегрирования. Кроме того, описаны способ использования местного декодера адаптивного дельта-модулятора со слоговой адаптацией, способ использования блока управления шагом интегрирования местного декодера адаптивного дельта- модулятора со слоговой адаптацией и варианты способа использования слогового интегратора, блока управления шагом интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией.

Description

"Местный CVSD-декодер и способы его использования "
Область техники
Изобретение относится к области кодирования/декодирования аналоговых сигналов, в частности к адаптивным дельта-модуляторам/демодуляторам со слоговой адаптацией, - CVSD-модуляторам (Continuously Variable Slope Delta-Modulator).
Уровень техники
Известны устройства кодирования/декодирования со слоговой адаптацией (CVSD- модуляторы), описанные в патентах US3500441, US3815033, US3899754, US3949299, US4025852, US4123709, US4151517, US4646322, US4654815, и US5187482, имеющие местные CVSD-декодеры, компараторы, и блоки обработки и преобразования сигналов.
Недостатками известных устройств являются высокое энергопотребление, и низкое качество кодирования/декодирования.
Наиболее близким к заявляемому техническому решению является устройство кодирования/декодирования (CVSD-модулятор), описанное в патенте US5,790,062.
Данное устройство состоит из компаратора и местного CVSD-декодера, который, в свою очередь состоит из блока управления шагом интегрирования, переключателя полярности и главного интегратора, а блок управления шагом интегрирования, - содержит датчик перегрузки, слоговый интегратор, перемножитель и вычислительное устройство.
Недостатком известного устройства является высокая сложность реализации и недостаточно высокая точность преобразования.
Целью заявляемого устройства и способа его использования является устранение недостатков известных устройств и способов и достижение максимально высокой точности передачи аналогового сигнала от входа CVSD-кодера до выхода CVSD-декодера в наиболее широком динамическом диапазоне амплитуд входных сигналов.
Раскрытие изобретения
Цель изобретения достигается тем, что на базе одной единой конструкции местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - местный декодер), может быть построен CVSD-кодер с аналоговым трактом, CVSD-кодер с цифровым трактом, и CVSD-декодер.
CVSD-кодер с аналоговым трактом содержит аналоговый компаратор, местный декодер, и цифро-аналоговый преобразователь, при этом:
- аналоговый компаратор имеет вход для внешнего аналогового сигнала, который является входом всего CVSD-кодера, выход для бит разности, который является выходом всего CVSD-кодера, вход для тактов временной синхронизации (t), и вход для
внутреннего аналогового сигнала;
- выход аналогового компаратора соединён со входом местного декодера;
- выход местного декодера соединён со входом цифро-аналогового
преобразователя;
- выход цифро-аналогового преобразователя соединён со входом аналогового компаратора для внутреннего аналогового сигнала.
При CVSD-кодировании аналогового сигнала (его преобразовании в
последовательность битов разницы) посредством CVSD-кодера с аналоговым трактом:
- на вход аналогового компаратора подают внешний аналоговый сигнал и такты временной синхронизации;
- в аналоговом компараторе формируют биты разности;
- последовательность бит разности с выхода аналогового компаратора подают на выход CVSD-кодера, и на вход местного декодера;
- в местном декодере биты разности преобразуют в числовой код уровней сигнала;
- числовой код уровня сигнала с выхода местного декодера подают на вход цифро- аналогового преобразователя;
- в цифро-аналоговом преобразователе числовой код уровня сигнала преобразуют во внутренний аналоговый сигнал;
- внутренний аналоговый сигнал подают на вход аналогового компаратора.
CVSD-кодер с цифровым трактом содержит тактируемый аналого-цифровой преобразователь (ТАЦП), цифровой компаратор, и местный декодер, при этом:
- тактируемый аналого-цифровой преобразователь имеет вход для внешнего аналогового сигнала, который является входом всего CVSD-кодера, вход для тактов временной синхронизации (t), и цифровой выход;
- цифровой компаратор имеет цифровой вход от тактируемого аналого-цифрового преобразователя, вход для числового кода уровней сигнала от местного декодера, и цифровой выход бит разности, который является выходом всего CVSD-кодера;
- выход тактируемого аналого-цифрового преобразователя соединён со входом цифрового компаратора, выход цифрового компаратора соединён со входом местного декодера, а выход местного декодера соединён со входом для числового кода уровней сигнала от местного декодера цифрового компаратора.
При CVSD-кодировании аналогового сигнала (его преобразовании в последовательность битов разницы) посредством CVSD-кодера с цифровым трактом:
- на вход тактируемого аналого-цифрового преобразователя (ТАЦП) подают внешний аналоговый сигнал и такты временной синхронизации;
- в ТАЦП внешний аналоговый сигнал преобразуют в цифровые отсчёты;
- цифровые отсчёты с выхода ТАЦП подают на вход цифрового компаратора;
- в цифровом компараторе формируют биты разности;
- биты разности с выхода цифрового компаратора подают на выход CVSD-кодера, и на вход местного декодера;
- в местном декодере биты разности преобразуют в числовой код уровня сигнала;
- числовой код уровней сигнала с выхода местного декодера подают на вход цифрового компаратора.
CVSD-декодер содержит местный декодер, и цифро-аналоговый преобразователь, при этом:
- вход местного декодера является входом CVSD-декодера;
- выход цифро-аналогового преобразователя является выходом CVSD-декодера;
- выход местного декодера соединён со входом цифро-аналогового
преобразователя.
При CVSD-декодировании закодированного сигнала (преобразовании
последовательности битов разницы в аналоговый сигнал) биты разности подают в местный декодер, в котором биты разности преобразуют в значения числового кода уровней сигнала, которые подают на вход цифро-аналогового преобразователя (ЦАП), с выхода которого снимают полученный аналоговый сигнал.
Сам местный декодер имеет конструкцию единую для работы в заявляемых CVSD- кодере с аналоговым трактом, CVSD-кодере с цифровым трактом, и CVSD-декодере, и содержит:
- блок управления шагом интегрирования;
- переключатель полярности;
- главный интегратор,
при этом:
- вход местного декодера соединён с входом блока управления шагом
интегрирования и первым входом переключателя полярности;
- выход блока управления шагом интегрирования соединён со вторым входом переключателя полярности;
- выход переключателя полярности соединён со входом главного интегратора. Выход главного интегратора - является выходом местного декодера.
Способ использования местного декодера, для всех режимов работы (в CVSD- кодере с аналоговым трактом, CVSD-кодере с цифровым трактом, и CVSD-декодере) - аналогичен, и состоит в следующем.
На вход местного декодера подают биты разности, и направляют их на вход блока управления шагом интегрирования и на первый вход переключателя полярности.
В блоке управления шагом интегрирования, по принятым битам разности вычисляют величину амплитуды шага интегрирования и подают её на второй вход переключателя полярности.
В переключателе полярности величине амплитуды шага интегрирования присваивают знак полярности, и подают эту величину в главный интегратор.
В главном интеграторе величину амплитуды шага интегрирования суммируют с величиной внутреннего содержимого интегратора и подают на выход местного декодера в виде числового кода.
Блок управления шагом интегрирования местного декодера (блок управления шагом интегрирования местного декодера), содержит:
- вычислительный блок;
- регистр хранения величины приращения амплитуды шага интегрирования;
- перемножитель;
- слоговый интегратор;
- регистр хранения величины минимального значения амплитуды шага
интегрирования;
- сумматор.
При этом входом блока управления является вход вычислительного блока, выход вычислительного блока соединён с первым входом перемножителя, второй вход перемножителя соединён с регистром хранения величины приращения амплитуды шага интегрирования, выход перемножителя соединён с входом слогового интегратора, выход слогового интегратора соединён с первым входом сумматора, второй вход сумматора соединён с регистром хранения величины минимального значения амплитуды шага интегрирования, а выход сумматора - является выходом блока управления.
Блок управления шагом интегрирования местного декодера могут использовать следующим образом.
В блок управления подают бит разности и направляют его на вход
вычислительного блока. В вычислительном блоке бит разности преобразуют в значение величины приращения шага интегрирования (Mvar) и подают её на первый вход перемножителя.
Из регистра хранения величины приращения амплитуды шага интегрирования (Ас) - принимают величину приращения амплитуды шага интегрирования (Ас), и подают её на второй вход перемножителя.
Перемножают в перемножителе величину приращения амплитуды шага
интегрирования (Ас) на значение величины приращения шага интегрирования (Mvar), а полученную величину - подают на вход слогового интегратора.
В слоговом интеграторе полученную величину (Ac«Mvar) преобразуют в величину отклика (S), и подают её на первый вход сумматора.
Из регистра хранения величины минимального значения амплитуды шага интегрирования (Amin) - принимают величину минимального значения амплитуды шага интегрирования (Amin), подают её на второй вход сумматора.
Складывают в сумматоре величину минимального значения амплитуды шага интегрирования (Amin) с откликом (S), получая величину амплитуды шага
интегрирования А(п).
Полученную величину амплитуды шага интегрирования (Amin+ S= Δ(η)) подают на выход блока управления шагом интегрирования.
Вычислительный блок местного декодера содержит:
- управляющий блок;
- счётчик совпадений бит разности (Sum);
- регистр хранения величины приращения шага интегрирования (Mvar);
- регистр хранения предыдущего бита разности (Мем);
- регистр хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min);
- регистр хранения максимального количества совпадений бит разности (Мах);
- регистр табличных значений величины (Mtab).
Слоговый интегратор блока управления шагом интегрирования местного декодера может включать в себя первичный интегратор, соединённый с регистром хранения величины декремента первичной слоговой постоянной (С1), и регистром хранения результата первичного интегрирования (II), вторичный интегратор, соединённый с регистром хранения величины декремента вторичной слоговой постоянной (С2) и регистром хранения результата вторичного интегрирования (12), при этом вход слогового интегратора является входом первичного интегратора, выход первичного интегратора соединен со входом вторичного интегратора, а выходом слогового интегратора является выход вторичного интегратора.
Использовать слоговый интегратор могут следующим образом.
Принимают из перемножителя величину (Ac#Mvar) и в первичном интеграторе складывают её с результатом первичного интегрирования, хранящимся в регистре хранения результата первичного интегрирования (II) и полученную величину первичного отклика (S1) подают на вход вторичного интегратора.
После этого из регистра хранения величины декремента первичной слоговой постоянной (С1) - принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) для использования в следующем цикле работы первичного интегратора.
Во вторичном интеграторе принимают величину первичного отклика (S1), и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования, а полученную величину вторичного отклика (S2), в качестве величины отклика слогового интегратора (S) - подают на выход вторичного интегратора;
После этого из регистра хранения величины декремента вторичной слоговой постоянной (С2) принимают величину декремента вторичной слоговой постоянной, умножают её на величину вторичного отклика (S2), а полученный результат - заносят в регистр хранения результата вторичного интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
Перед началом использования первичного интегратора, - устанавливают режим его работы, задают необходимую величину декремента первичной слоговой постоянной (С1), загружают в регистр хранения величины декремента первичной слоговой постоянной (С1), и обнуляют регистр хранения результата первичного интегрирования.
Величину декремента первичной слоговой постоянной (С1) могут выбирать в диапазоне от 0 до 1.
Перед началом использования вторичного интегратора, устанавливают режим его работы, задают необходимую величину декремента вторичной слоговой постоянной (С2), загружают её в регистр хранения величины декремента вторичной слоговой постоянной, и обнуляют регистр хранения результата вторичного интегрирования.
Величину декремента вторичной слоговой постоянной (С2) могут выбирать в диапазоне от 0 до 1. Дополнительно, в целях сокращения объема необходимых вычислений, в качестве выходных результатов работы первичного и вторичного интеграторов одновременно или по отдельности могут использовать не сами величины откликов (S1) и (S2), а результаты первичного и вторичного интегрирования (II) и (12).
При этом могут изменять модель интеграторов, учитывая данное изменение при выборе значений их параметров, однако при выборе величин декрементов первичной и вторичной слоговых постоянных (С1) и (С2) близких к 1, данное отличие приближается к 0 пропорционально приближению величин (С1) и (С2) к 1.
Дополнительно, для повышения эффективности реализации заявляемого устройства и способа, в случае применения дискретных вычислениях, для получения первичного (S1), вторичного (S2), или обоих откликов одновременно, могут использовать вычисления с его дополнением до 1, так называемым "обратным" декрементом, что позволяет при сохранении алгоритмической конструкции устройства, физическую реализацию операции умножения заменять на операции сдвига и вычитания
(суммирования с обратной величиной).
Вычисления откликов интеграторов с "обратным" декрементом осуществляют следующим образом.
При вычислении первичного отклика (S1):
- из перемножителя принимают величину (Ac'Mvar), в первичном интеграторе складывают её с результатом первичного интегрирования, хранящемся в регистре хранения результата первичного интегрирования (II), а полученную величину первичного отклика (S1);
- из регистра хранения величины "обратного" декремента первичной слоговой постоянной (1-С1), принимают величину "обратного" декремента первичной слоговой постоянной (1- С1) и умножают её на величину первичного отклика (S1), полученную в результате умножения величину (SI - (1-С1)) вычитают из значения первичного отклика (S1), а полученную величину (SI - (SI - (1-С1))) - заносят в регистр хранения результата первичного интегрирования (II), для использования в следующем цикле работы первичного интегратора.
При вычислении вторичного отклика (S2):
- из первичного интегратора принимают величину первичного отклика (S1), во вторичном интеграторе складывают её с результатом вторичного интегрирования, хранящемся в регистре хранения результата вторичного интегрирования (12), получают величину вторичного отклика (S2); - из регистра хранения величины "обратного" декремента вторичной слоговой постоянной (1-С1), принимают величину "обратного" декремента вторичной слоговой постоянной (1-С1) и умножают её на величину вторичного отклика (S2), полученную в результате умножения величину (S2- (1-С2)) вычитают из значения вторичного отклика (S2), а полученную величину (S2-(S2- (1-С2))) - заносят в регистр хранения результата вторичного интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
Дополнительно, в случае если декременты первичной (С1) и вторичной (С2) слоговых постоянных совпадают, для их хранения могут использовать единый регистр.
Все действия в предлагаемых способах могут осуществлять как с помощью аппаратных средств, так и с помощью средств вычислительной техники над данными, физически реализованными в виде электромагнитных, оптико-магнитных, квантовых или иных записей в технических средствах хранения данных и над сигналами, физически реализованными в виде радио, электро, электромагнитных, оптических квантовых или иных сигналов в технических средствах передачи сигналов.
Описание чертежей
На Фиг.1а. изображен CVSD-кодер с аналоговым трактом, содержащий:
- аналоговый компаратор (101);
- местный декодер (102);
- цифро-аналоговый преобразователь (103).
На Фиг. lb изображен CVSD-кодер с цифровым трактом содержащий:
- местный декодер (102);
- тактируемый аналого-цифровой преобразователь (ТАЦП) (104);
- цифровой компаратор (105).
На Фиг.1с изображен CVSD-декодер, содержащий:
- местный декодер (102);
- цифро-аналоговый преобразователь (103).
На Фиг.2 изображен местный декодер (102), содержащий:
- блок управления шагом интегрирования (202);
- переключатель полярности (203);
- главный интегратор (204).
На Фиг.З изображен блок управления шагом интегрирования (202), содержащий:
- вычислительный блок (301); - регистр хранения величины приращения амплитуды шага интегрирования (Дс)
(302);
- перемножитель (303);
- слоговый интегратор (304);
- регистр хранения величины минимального значения амплитуды шага
интегрирования (Διηϊη) (305);
- сумматор (306).
На Фиг.4 изображен вычислительный блок местного декодера (301), содержащий:
- управляющий блок (401);
- счётчик совпадений бит разности (Sum) (402);
- регистр хранения величины приращения шага интегрирования (Mvar) (403);
- регистр хранения предыдущего бита разности (Мем) (404);
- регистр хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min) (405);
- регистр хранения максимального количества совпадений бит разности (Мах)
(406);
- регистр табличных значений величины (Mtab) (407).
На Фиг.5 изображен слоговый интегратор блока управления шагом интегрирования местного декодера (304), содержащий:
- первичный интегратор (501);
- регистр хранения величины декремента первичной слоговой постоянной С1 (502);
- регистр хранения результата первичного интегрирования (II) (503);
- вторичный интегратор (504);
- регистр хранения величины декремента вторичной слоговой постоянной (С2)
(505);
- регистр хранения результата вторичного интегрирования (12) (506).
Осуществление изобретения
Заявляемое изобретение может быть реализовано следующим образом.
При кодировании аналогового сигнала - выбирают необходимую архитектуру CVSD-кодера (с аналоговым, или с цифровым трактом), и производят создание
соответствующего кодера.
CVSD-кодер с аналоговым трактом (Фиг.1а) содержит стандартный тактируемый по линии t аналоговый компаратор аналоговых сигналов (101), местный декодер (102), и цифро-аналоговый преобразователь (103).
При этом аналоговый компаратор (101) имеет вход для внешнего аналогового сигнала, который является входом всего CVSD-кодера, и выход бит разности, который является выходом всего CVSD-кодера, имеет вход для тактов временной синхронизации (t), и вход для внутреннего аналогового сигнала.
Выход аналогового компаратора (101) соединён со входом местного декодера, выход местного декодера соединён со входом цифро-аналогового преобразователя, выход которого соединён со входом компаратора для внутреннего аналогового сигнала.
CVSD-кодер с аналоговым трактом (Фиг.1а) могут использовать следующим образом:
- на вход аналогового компаратора (101) подают внешний аналоговый сигнал и такты временной синхронизации;
- в аналоговом компараторе (101) формируют биты разности;
- последовательность бит разности с выхода аналогового компаратора (101) подают на выход CVSD-кодера, и на вход местного декодера (102);
- в местном декодере (102) биты разности преобразуют в числовой код уровней сигнала;
- числовые коды уровней сигнала с выхода местного декодера (102) подают на вход цифро-аналогового преобразователя (103);
- в цифро-аналоговом преобразователе (103) числовые коды уровней сигнала преобразуют во внутренний аналоговый сигнал, который подают на вход аналогового компаратора (101).
CVSD-кодер с цифровым трактом (Фиг. lb) содержит местный декодер (102), тактируемый аналого-цифровой преобразователь (ТАЦП) (104) и цифровой компаратор (105).
ТАЦП имеет вход для внешнего аналогового сигнала, вход для тактов временной синхронизации (t), и цифровой выход.
Цифровой компаратор имеет цифровой вход от ТАЦП, вход для внутренней цифровой последовательности от местного декодера, и цифровой выход бит разности.
Выход ТАЦП соединён со входом цифрового компаратора, выход цифрового компаратора соединён со входом местного декодера, а выход местного декодера соединён со входом для внутренней цифровой последовательности цифрового компаратора.
CVSD-кодер с цифровым трактом (Фиг. lb) могут использовать следующим образом: - на вход тактируемого аналого-цифрового преобразователя (ТАЦП) (104) подают внешний аналоговый сигнал и такты временной синхронизации (t);
- в ТАЦП (104) внешний аналоговый сигнал путём временного квантования в моменты t преобразуют в цифровые отсчёты, которые с выхода ТАЦП (104) подают на вход цифрового компаратора (105);
- в цифровом компараторе (105) сравнивают цифровой отсчет входного
аналогового сигнала и числовой код уровня сигнала на выходе местного декодера (102), и формируют биты разности, которые подают на выход CVSD-кодера, и на вход местного декодера (102);
- в местном декодере (102) биты разности преобразуют в числовые коды уровней сигнала, которые подают на вход цифрового компаратора (105).
Цифровой компаратор (105) сравнивает цифровые отсчеты входного аналогового сигнала и числовые коды уровня сигнала на выходе местного декодера (102), и формирует биты разности следующим способом:
- если значение цифрового отсчета на выходе ТАЦП меньше числового кода уровня сигнала на выходе местного декодера (102), то на выходе цифрового компаратора формируют значение "0";
- если значение цифрового отсчета на выходе ТАЦП больше или равно числовому коду уровня сигнала на выходе местного декодера (102), то на выходе цифрового компаратора формируют значение "1 ".
CVSD-декодер (Фиг.1с) содержит местный декодер (102), и цифро-аналоговый преобразователь (ЦАП) (103), при этом выход местного декодера (102) соединён со входом ЦАП (103), вход местного декодера (102) является входом CVSD-декодера, а выход ЦАП (103) является выходом CVSD-декодера;
Входом CVSD-декодера является цифровая последовательность битов разности, а выходом - декодированный аналоговый сигнал.
Использовать CVSD-декодер (Фиг.1с) могут следующим образом.
На вход местного декодера (102) подают последовательность бит разности.
В местном декодере (102) биты разности преобразуют в числовые коды уровней сигнала, которые подают на вход цифро-аналогового преобразователя (ЦАП) (103).
В ЦАП числовые коды уровней сигнала преобразуют в аналоговый сигнал, и подают его на выход CVSD-декодера.
Разрядность ЦАП (точность преобразования) выбирают не ниже точности, которая требуется от CVSD-декодирования в области минимальных значений амплитуды сигнала. Связь точности цифро-аналогового преобразования с динамическим диапазоном аналогового сигнала известна из прототипа и иных источников.
Местный декодер (102) (Фиг.2) имеет конструкцию единую для работы в CVSD- кодере с аналоговым трактом, CVSD-кодере с цифровым трактом, и CVSD-декодере, и содержит блок управления шагом интегрирования (202), переключатель полярности (203) и главный интегратор (204).
При этом вход местного декодера (102) соединён с входом блока управления шагом интегрирования (202) и первым входом переключателя полярности (203), выход блока управления шагом интегрирования (202) соединён с вторым входом переключателя полярности (203), а выход переключателя полярности (203) соединён с входом главного интегратора (204).
В качестве переключателя полярности (203) может использоваться известный переключатель полярности (схема Грифкеса), упомянутый в прототипе, при поступлении на его управляющий вход " 1 ", переключатель имеет коэффициент передачи "+1 ", при поступлении "0" коэффициент передачи "-1".
В качестве главного интегратора (204) может использоваться известный сумматор - накопитель без утечки и сброса, который суммирует и хранит положительные и отрицательные значения откликов слогового интегратора.
Использовать местный декодер (Фиг.2) могут следующим образом.
На вход блока управления шагом интегрирования (202) и переключателя
полярности (203) подают биты разности.
В блоке управления шагом интегрирования (202) по битам разности вычисляют величину амплитуды шага интегрирования и подают её на вход переключателя
полярности (203).
В переключателе полярности (203) величине амплитуды шага интегрирования присваивают знак полярности, и подают эту величину в главный интегратор (204).
В главном интеграторе (204) величину амплитуды шага интегрирования
суммируют с величиной внутреннего содержимого интегратора и подают на выход местного CVSD-декодера.
Блок управления шагом интегрирования (202) (Фиг.З) включает в себя
вычислительный блок (301), регистр хранения величины приращения амплитуды шага интегрирования (Ас) (302), перемножитель (303), слоговый интегратор (304), регистр хранения величины минимального значения амплитуды шага интегрирования (Δητίη) (305), и сумматор (306). В качестве перемножителя (303) может использоваться известный перемножитель двух положительных величин.
В качестве сумматора (306) может использоваться известный сумматор двух положительных величин.
Использовать блок управления шагом интегрирования (Фиг.З) могут следующим образом.
На вход вычислительного блока (301) подают бит разности.
В вычислительном блоке (301) бит разности преобразуют в значение величины приращения шага интегрирования (Mvar) и подают её на вход перемножителя (303).
Из регистра (302) - принимают величину приращения амплитуды шага
интегрирования (Ас), и в перемножителе (303) - перемножают её (Ас) на величину Mvar, а полученную величину - подают на вход слогового интегратора (304).
В слоговом интеграторе (304) величину (Ac»Mvar) преобразуют в величину отклика (S), и подают её на вход сумматора (306).
Из регистра хранения величины минимального значения амплитуды шага интегрирования (Amin) (305) - принимают величину минимального значения амплитуды шага интегрирования (Amin), и в сумматоре (306) складывают её с откликом (S), получая величину амплитуды шага интегрирования A(n) (Amin+ S= Δ(η)).
Полученную величину амплитуды шага интегрирования А(п) подают на выход блока управления шагом интегрирования.
В качестве варианта использования блока управления шагом интегрирования, перед началом его использования могут устанавливать режим его работы, задавая величины приращения амплитуды шага интегрирования (Ас), и минимального значения амплитуды шага интегрирования (Amin), и загружая их в соответствующие регистры.
Величину приращения амплитуды шага интегрирования (Ас) - в регистр хранения величины приращения амплитуды шага интегрирования (302), а величину минимального значения амплитуды шага интегрирования (Amin) - в регистр хранения величины минимального значения амплитуды шага интегрирования (Amin) (305).
Дополнительно, величину минимального значения амплитуды шага
интегрирования (Amin) могут выбирать равной или меньшей абсолютной величины порога необходимой (расчетной) чувствительности кодера по входному сигналу, не равной нулю.
Дополнительно, величину приращения амплитуды шага интегрирования (Ас) могут выбирать в диапазоне от 0 до двух Amin. Вычислительный блок (301) (Фиг.4) включает в себя:
- управляющий блок (401);
- счётчик совпадений бит разности (Sum) (402);
- регистр хранения величины приращения шага интегрирования (Mvar) (403);
- регистр хранения предыдущего бита разности (Мем) (404);
- регистр хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min) (405);
- регистр хранения максимального количества совпадений битов разности (Мах)
(406);
- регистр табличных значений величины (Mtab) (407).
Использовать вычислительный блок (301) могут следующим образом:
- принимают бит разности (с(п));
- сравнивают принятый бит разности (с(п)) с предыдущим битом (с(п-1))
хранящимся в регистре хранения бита разности (Мем) (404);
- если значения принятого бита (с(п)) и бита из регистра хранения (с(п-1)) не совпадают, то счётчик совпадений битов разности (Sum) (402) - обнуляют;
- если значения принятого бита с(п) и бита из регистра хранения (с(п-1)) совпадают, то счётчик совпадений битов разности (Sum) (402) - увеличивают на "1";
- в регистр хранения бита разности (Мем) (404) заносят значение принятого бита разности (с(п));
- сравнивают значение счётчика совпадений бит разности (Sum) (402) с величиной минимального количества совпадений битов разности (Min) из регистра хранения величины порога перегрузки (минимального количества совпадений бит разности) (Min) (405);
- если значение счётчика совпадений бит разности (Sum) (402) меньше величины порога перегрузки (Min) (405), то в регистр хранения величины приращения шага интегрирования (Mvar) (403) записывают "0";
- если значение счётчика совпадений бит разности (Sum) (402) больше или равно минимальному количеству совпадений бит разности (Min) (405), то значение счётчика совпадений бит разности (Sum) (402) сравнивают с величиной максимального количества совпадений бит разности (Мах) из регистра хранения максимального количества совпадений бит разности (Мах) (406);
- если значение счётчика совпадений бит разности (Sum) (402) больше или равно максимальному количеству совпадений бит разницы (Мах) из регистра хранения максимального количества совпадений бит разности (Мах) (406), то в регистр хранения величины приращения шага интегрирования (Mvar) (403) записывают величину Mtab_max соответствующую максимальному количеству совпадений бит разности (Мах) из таблицы регистра табличных значений (Mtab) (407);
- если значение счётчика совпадений бит разницы (Sum) (402) меньше
максимального количества совпадений бит разницы (Мах) из регистра хранения максимального количества совпадений бит разности (Мах) (406), то в регистр хранения величины приращения шага интегрирования (Mvar) (403) записывают значение величины Mtab из регистра табличных значений (407), в соответствии с текущим значением (Sum);
- величину приращения шага интегрирования (Mvar) (403) подают на выход вычислительного блока.
Дополнительно, перед началом использования вычислительного блока (301), могут устанавливать режим работы вычислительного блока, задавая величины порога перегрузки (Min), максимального количества совпадений бит разности (Мах), набор табличных значений величины (Mtab), и загружая их в соответствующие регистры.
Величину порога перегрузки (Min) - в регистр хранения величины порога перегрузки (405), величину максимального количества совпадений битов разности (Мах) - в регистр хранения максимального количества совпадений битов разности (406), а величину набора табличных значений величины (Mtab) - в регистр табличных значений величины (Mtab) (407).
Дополнительно, величину порога перегрузки (Min) могут задавать большей или равной 1, величину максимального количества совпадений битов разности (Мах) - больше или равной величине порога перегрузки (Min), количество элементов набора табличных значений величины (Mtab) - равным "(Max-Min)+1 ".
Дополнительно последовательность значений элементов таблицы величин (Mtab) от элемента (Mtab min) соответствующего минимальному количеству совпадений битов разности, соответствующего (Min), до элемента (Mtab max), соответствующего
максимальному количеству совпадений (Мах), выбирают неубывающей, а все элементы (Mtab) выбирают большими 0.
Слоговый интегратор блока управления шагом интегрирования местного декодера (304) может быть реализован следующим образом.
Он может включать в себя (Фиг.5):
- первичный интегратор (501), соединённый с регистром хранения величины декремента первичной слоговой постоянной (С1) (502), и регистром хранения результата первичного интегрирования (II) (503);
- вторичный интегратор (504), соединённый с регистром хранения величины декремента вторичной слоговой постоянной (С2) (505) и регистром хранения результата вторичного интегрирования (12) (506), при этом :
- вход слогового интегратора является входом первичного интегратора;
- выход первичного интегратора соединен со входом вторичного интегратора
- выходом слогового интегратора является выход вторичного интегратора.
Использовать слоговый интегратор могут следующим образом.
Вариант "Основной":
Принимают из перемножителя (303) величину (AcMvar).
В первичном интеграторе (501) принятую величину складывают с результатом первичного интегрирования, хранящимся в регистре хранения результата первичного интегрирования (II) (503) и получают величину первичного отклика (S1).
Величину первичного отклика (S1) подают на вход вторичного интегратора (504).
Из регистра хранения величины декремента первичной слоговой постоянной (С1) (502) - принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) (503) для использования в следующем цикле работы первичного интегратора.
Во вторичном интеграторе принимают величину первичного отклика (S1), и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования (506) и получают величину вторичного отклика (S2).
Величину вторичного отклика (S2), подают на выход вторичного интегратора.
Из регистра хранения величины декремента вторичной слоговой постоянной (С2) (505) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - заносят в регистр хранения результата вторичной интегрирования (12) (506), для использования в следующем цикле работы вторичного интегратора.
Вариант "Дополнительный l " :
Принимают из перемножителя (303) величину (Ac*Mvar).
В первичном интеграторе (501) принятую величину складывают с результатом первичного интегрирования (II) , хранящемся в регистре хранения результата первичного интегрирования (И) (503) и получают величину первичного отклика (S1). Из регистра хранения величины декремента первичной слоговой постоянной (С1) (502) - принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) (503) для использования в следующем цикле работы первичного интегратора, и подают её на вход вторичного интегратора.
Во вторичном интеграторе принимают величину результата первичного интегрирования (II) и складывают её с величиной вторичного интегрирования (12), хранящейся в регистре хранения результата вторичного интегрирования (12) (506) и получают величину вторичного отклика (S2).
Величину вторичного отклика (S2) подают на выход вторичного интегратора.
Из регистра хранения величины декремента вторичной слоговой постоянной (С2) (505) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - заносят в регистр хранения результата вторичного интегрирования (12) (506), для использования в следующем цикле работы вторичного интегратора.
Вариант "Дополнительный N°2"
Принимают из перемножителя (303) величину (Ac«Mvar).
В первичном интеграторе (501) складывают принятую величину с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (II) (503) и получают величину первичного отклика (S1).
Величину первичного отклика (S1) подают на вход вторичного интегратора (504).
Из регистра хранения величины декремента первичной слоговой постоянной (С1) (502) - принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) (503) для использования в следующем цикле работы первичного интегратора.
Во вторичном интеграторе принимают величину первичного отклика (S1) и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования (12) (506) и получают величину вторичного отклика (S2).
Из регистра хранения величины декремента вторичной слоговой постоянной (С2) (505) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), полученный результат - подают на выход вторичного интегратора, и заносят в регистр хранения результата вторичного интегрирования (12) (506), для использования в следующем цикле работы вторичного интегратора.
Вариант "Дополнительный N°3"
Принимают из перемножителя (303) величину (Ac»Mvar).
В первичном интеграторе (501) складывают полученную величину с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (II) (503) и получают величину первичного отклика (S1).
Из регистра хранения величины декремента первичной слоговой постоянной (С1) (502) - принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) (503) для использования в следующем цикле работы первичного интегратора и подают на вход вторичного интегратора.
Во вторичном интеграторе принимают величину результата первичного
интегрирования (II) и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования (II) (506) и получают величину вторичного отклика (S2).
Из регистра хранения величины декремента вторичной слоговой постоянной (С2) (505) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - подают на выход вторичного интегратора, и заносят в регистр хранения результата вторичного
интегрирования (12) (506), для использования в следующем цикле работы вторичного интегратора.
Перед началом использования первичного интегратора, - устанавливают режим его работы, задают необходимую величину декремента первичной слоговой постоянной (С1), загружают её в регистр (502), и обнуляют регистр хранения результата первичного интегрирования (II) (503).
Величину декремента первичной слоговой постоянной (С1) могут выбирать в диапазоне от 0 до 1.
Перед началом использования вторичного интегратора, устанавливают режим его работы, задают необходимую величину декремента вторичной слоговой постоянной (С2), загружают её в регистр хранения величины декремента вторичной слоговой постоянной (602), и обнуляют регистр хранения результата вторичного интегрирования (12) (603). Величину декремента вторичной слоговой постоянной (С2) могут выбирать в диапазоне от 0 до 1.
Дополнительно, для повышения эффективности реализации заявляемого устройства и способа, в случае применения дискретных вычислениях, для получения первичного (S1), вторичного (S2), или обоих откликов одновременно, могут использовать вычисления с "обратным" декрементом, что позволяет при сохранении конструкции устройства реализацию операции умножения заменить на операции сдвига и вычитания (суммирования с обратной величиной).
Для хранения величин «обратных» декрементов (1-С1) и (1-С2) могут
использовать те же регистры, что и для величин (С1) (502) и (С2) (505).
Вычисления откликов с "обратным" декрементом осуществляют следующим образом.
При вычислении первичного отклика (S1):
- из перемножителя (303) принимают величину (AcMvar);
- в первичном интеграторе (501) величину (Ac»Mvar) складывают с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (II) (503) и получают величину первичного отклика (S1);
- из регистра хранения величины "обратного" декремента первичной слоговой постоянной (1-С1) (502), принимают величину "обратного" декремента первичной слоговой постоянной (1- С1) и умножают её на величину первичного отклика (S1);
- полученную в результате умножения величину (SI - (1-С1)) вычитают из значения первичного отклика (S1), а полученную величину (SI - (SI - (1-С1))) - заносят в регистр хранения результата первичного интегрирования (II), для использования в следующем цикле работы первичного интегратора.
При вычислении вторичного отклика (S2):
- из первичного интегратора (501) принимают величину первичного отклика (S1);
- во вторичном интеграторе (504) величину первичного отклика (S1) складывают с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования (12) (506) и получают величину вторичного отклика (S2);
- из регистра хранения величины "обратного" декремента вторичной слоговой постоянной (1-С1) (505), принимают величину "обратного" декремента вторичной слоговой постоянной (1-С1) и умножают её на величину вторичного отклика (S2);
- полученную в результате умножения величину (S2- (1-С2)) вычитают из значения вторичного отклика (S2), а полученную величину (S2-(S2- (1-С2))) - заносят в регистр хранения результата вторичного интегрирования (12) (506), для использования в следующем цикле работы вторичного интегратора.
Дополнительно, в случае если декременты первичной (С1) и вторичной (С2) слоговых постоянных совпадают, для их хранения может использоваться единый регистр.
Дополнительно, в случае если «обратные» декременты (1-С1) первичной и (1-С2) вторичной слоговых постоянных совпадают, для их хранения может использоваться единый регистр.
Заявляемое устройство и способы его использования обеспечивают использование единой конструкции местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) для построения CVSD-кодера с аналоговым трактом, CVSD-кодера с цифровым трактом, и CVSD-декодера, и максимально высокую точность передачи аналогового сигнала от входа CVSD-кодера до выхода CVSD-декодера в наиболее широком динамическом диапазоне амплитуд входных сигналов.

Claims

Формула изобретения
1. Кодер адаптивного дельта-модулятора со слоговой адаптацией (CVSD) с аналоговым трактом (далее - CVSD-кодер с аналоговым трактом), содержащий местный декодер, отличающийся тем, что :
содержит:
- аналоговый компаратор;
- местный декодер;
- цифро-аналоговый преобразователь,
при этом:
- аналоговый компаратор имеет вход для внешнего аналогового сигнала, который является входом всего CVSD-кодера с аналоговым трактом, выход для бит разности, который является выходом всего CVSD-кодера, вход для тактов временной
синхронизации (t), и вход для внутреннего аналогового сигнала;
- выход аналогового компаратора соединён с входом местного декодера;
- выход местного декодера соединён с входом цифро-аналогового преобразователя;
- выход цифро-аналогового преобразователя соединён с входом аналогового компаратора для внутреннего аналогового сигнала.
2. Способ использования кодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) с аналоговым трактом (далее - CVSD-кодера с аналоговым трактом) по п.1.
включающий операции хранения, обработки и преобразования аналогового сигнала в последовательность битов разности, отличающийся тем, что :
- на вход аналогового компаратора подают внешний аналоговый сигнал и такты временной синхронизации,
- в аналоговом компараторе формируют биты разности,
- последовательность бит разности с выхода аналогового компаратора подают на выход CVSD-кодера с аналоговым трактом, и на вход местного декодера,
- в местном декодере биты разности преобразуют в числовой код уровней сигнала;
- числовой код уровня сигнала с выхода местного декодера подают на вход цифро- аналогового преобразователя,
- в цифро-аналоговом преобразователе числовой код уровня сигнала преобразуют во внутренний аналоговый сигнал,
- внутренний аналоговый сигнал подают на вход аналогового компаратора.
3. Кодер адаптивного дельта-модулятора со слоговой адаптацией (CVSD) с цифровым трактом (далее - CVSD-кодер с цифровым трактом), содержащий местный декодер, отличающийся тем, что :
содержит:
- тактируемый аналого-цифровой преобразователь (ТАЦП);
- цифровой компаратор;
- местный декодер,
при этом:
- тактируемый аналого-цифровой преобразователь имеет вход для внешнего аналогового сигнала, который является входом всего CVSD-кодера с цифровым трактом, вход для тактов временной синхронизации (t), и цифровой выход;
- цифровой компаратор имеет цифровой вход от тактируемого аналого-цифрового преобразователя, вход для числового кода уровней сигнала от местного декодера, и цифровой выход бит разности, который является выходом всего CVSD-кодера с цифровым трактом;
- выход тактируемого аналого-цифрового преобразователя соединён со входом цифрового компаратора, выход цифрового компаратора соединён со входом местного декодера, а выход местного декодера соединён со входом для числового кода уровней сигнала от местного декодера цифрового компаратора.
4. Способ использования кодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) с цифровым трактом (далее - CVSD-кодера с цифровым трактом) по п.З.
включающий операции хранения, обработки и преобразования аналогового сигнала в последовательность битов разности, отличающийся тем, что :
- на вход тактируемого аналого-цифрового преобразователя (ТАЦП) подают внешний аналоговый сигнал и такты временной синхронизации,
- в ТАЦП внешний аналоговый сигнал преобразуют в цифровые отсчёты,
- цифровые отсчёты с выхода ТАЦП подают на вход цифрового компаратора,
- в цифровом компараторе формируют биты разности,
- биты разности с выхода цифрового компаратора подают на выход CVSD-кодера с цифровым трактом, и на вход местного декодера,
- в местном декодере биты разности преобразуют в числовой код уровня сигнала,
- числовой код уровней сигнала с выхода местного декодера подают на вход цифрового компаратора.
5. Декодер адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - CVSD-декодер), содержащий цифро-аналоговый преобразователь, отличающийся тем, что :
содержит местный декодер, при этом:
- вход местного декодера является входом CVSD-декодера;
- выход цифро-аналогового преобразователя является выходом CVSD-декодера;
- выход местного декодера соединён со входом цифро-аналогового
преобразователя.
6. Способ использования декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - CVSD-декодера) по п.5. включающий операции
преобразовании последовательности битов разности в аналоговый сигнал,
отличающийся тем, что :
- биты разности подают в местный декодер,
- в местном декодере биты разности преобразуют в значения числового кода уровней сигнала,
- значения числового кода уровней сигнала подают на вход цифро-аналогового преобразователя (ЦАП),
- с выхода цифро-аналогового преобразователя (ЦАП) снимают полученный аналоговый сигнал.
7. Местный декодер адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - местный декодер), содержащий блок управления шагом интегрирования, переключатель полярности и главный интегратор отличающийся тем, что :
- вход местного декодера соединён с входом блока управления шагом
интегрирования и первым входом переключателя полярности;
- выход блока управления шагом интегрирования соединён со вторым входом переключателя полярности;
- выход переключателя полярности соединён со входом главного интегратора; а выход главного интегратора - является выходом местного декодера.
8. Способ использования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (местного декодера), включающий операции хранения, обработки и преобразования сигналов и данных, отличающийся тем, что : - на вход декодера подают биты разности и направляют их на вход блока управления шагом интегрирования и на первый вход переключателя полярности,
- в блоке управления шагом интегрирования, по битам разности вычисляют величину амплитуды шага интегрирования и подают её на второй вход переключателя полярности,
- в переключателе полярности величине амплитуды шага интегрирования присваивают знак полярности, и подают эту величину в главный интегратор,
- в главном интеграторе величину амплитуды шага интегрирования суммируют с величиной внутреннего содержимого интегратора и подают на выход местного декодера.
9. Блок управления шагом интегрирования местного декодера адаптивного дельта- модулятора со слоговой адаптацией (CVSD) (далее - блок управления шагом
интегрирования), содержащий блоки хранения, обработки и преобразования сигналов и данных, отличающийся тем, что
содержит :
- вычислительный блок;
- регистр хранения величины приращения амплитуды шага интегрирования;
- перемножитель;
- слоговый интегратор;
- регистр хранения величины минимального значения амплитуды шага
интегрирования;
- сумматор,
при этом :
- входом блока управления является вход вычислительного блока;
- выход вычислительного блока соединён с первым входом перемножителя;
- второй вход перемножителя соединён с регистром хранения величины
приращения амплитуды шага интегрирования;
- выход перемножителя соединён со входом слогового интегратора;
- выход слогового интегратора соединён с первым входом сумматора;
- второй вход сумматора соединён с регистром хранения величины минимального значения амплитуды шага интегрирования, а выход сумматора - является выходом блока управления.
10. Блок управления шагом интегрирования по п.9., отличающийся тем, что вычислительный блок блока управления содержит :
- управляющий блок;
- счётчик совпадений битов разности (Sum);
- регистр хранения величины приращения шага интегрирования (Mvar);
- регистр хранения предыдущего бита разности (Мем);
- регистр хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min);
- регистр хранения максимального количества совпадений битов разности (Мах);
- регистр табличных значений величины (Mtab),
при этом :
- вход вычислительного блока соединён со входом управляющего блока;
- выход вычислительного блока соединён с выходом управляющего блока;
а управляющий блок соединён с :
- счётчиком совпадений битов разности (Sum);
- регистром хранения величины приращения шага интегрирования (Mvar);
- регистром хранения предыдущего бита разности (Мем);
- регистром хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min);
- регистром хранения максимального количества совпадений битов разности (Мах);
- регистром табличных значений величины (Mtab).
11. Способ использования блока управления шагом интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - блока
управления шагом интегрирования местного декодера), включающий операции хранения, обработки и преобразования сигналов и данных отличающийся тем, что :
- в блок управления подают бит разности и направляют его на вход
вычислительного блока,
- в вычислительном блоке бит разности преобразуют в значение величины приращения шага интегрирования (Mvar) и подают её на первый вход перемножителя,
- из регистра хранения величины приращения амплитуды шага интегрирования (Ас) - принимают величину приращения амплитуды шага интегрирования (Ас), и подают её на второй вход перемножителя,
- перемножают в перемножителе величину приращения амплитуды шага
интегрирования (Ас) на значение величины приращения шага интегрирования (Mvar), а полученную величину - подают на вход слогового интегратора,
- в слоговом интеграторе полученную величину (Ac»Mvar) преобразуют в величину отклика (S), и подают её на первый вход сумматора,
- из регистра хранения величины минимального значения амплитуды шага интегрирования (Amin) - принимают величину минимального значения амплитуды шага интегрирования (Amin), подают её на второй вход сумматора,
- складывают в сумматоре величину минимального значения амплитуды шага интегрирования (Amin) с откликом (S), получая величину амплитуды шага
интегрирования А(п),
- полученную величину амплитуды шага интегрирования А(п) подают на выход блока управления шагом интегрирования.
12. Способ по п.11., отличающийся тем, что перед началом использования блока управления шагом интегрирования, устанавливают необходимый режим его работы задавая величины :
- приращения амплитуды шага интегрирования (Ас);
- минимального значения амплитуды шага интегрирования (Amin),
и загружают их в регистры :
- величину приращения амплитуды шага интегрирования (Ас) - в регистр хранения величины приращения амплитуды шага интегрирования;
- величину минимального значения амплитуды шага интегрирования (Amin) - в регистр хранения минимального значения амплитуды шага интегрирования (Amin).
13. Способ по п.12., отличающийся тем, что величину минимального значения амплитуды шага интегрирования (Amin) выбирают равной или меньшей абсолютной величины порога необходимой (расчетной) чувствительности кодера по входному сигналу, и не равной нулю.
14. Способ по п.12., отличающийся тем, что величину приращения амплитуды шага интегрирования (Ас) выбирают в диапазоне от 0 до удвоенного значения амплитуды шага интегрирования (Amin).
15. Способ по п.11., отличающийся тем, что бит разности в вычислительном блоке преобразуют в значение величины приращения шага интегрирования (Mvar) следующим образом :
- принимают бит разности (с(п));
- сравнивают принятый бит разности (с(п)) с предыдущим битом (с(п-1)) хранящимся в регистре хранения бита разности (Мем)
- если значения принятого бита (с(п)) и бита из регистра хранения (с(п-1)) не совпадают, счётчик совпадений битов разности (Sum) - обнуляют, а если совпадают, то счётчик совпадений битов разности (Sum) - увеличивают на 1 ;
- в регистр хранения бита разности (Мем) заносят значение принятого бита разности (с(п));
- сравнивают значение счётчика совпадений битов разности (Sum) с величиной минимального количества совпадений битов разности (Min) из регистра хранения величины порога перегрузки (минимального количества совпадений битов разности) (Min),
- если значение счётчика совпадений битов разности (Sum) меньше величины порога перегрузки (Min), то в регистр хранения величины приращения шага интегрирования (Mvar) записывают "0",
- если значение счётчика совпадений битов разности (Sum) больше или равно
минимальному количеству совпадений битов разности (Min), то значение счётчика совпадений битов разности (Sum) сравнивают с величиной максимального количества совпадений битов разности (Мах) из регистра хранения максимального количества совпадений битов разности (Мах),
- если значение счётчика совпадений битов разности (Sum) больше или равно
максимальному количеству совпадений битов разницы (Мах) из регистра хранения максимального количества совпадений битов разности (Мах), то в регистр хранения величины приращения шага интегрирования (Mvar) записывают максимальную величину (Mtab max) из таблицы регистра табличных значений (Mtab) соответствующую максимальному количеству совпадений битов разности (Мах),
- если значение счётчика совпадений битов разницы (Sum) меньше максимального количества совпадений битов разницы (Мах) из регистра хранения максимального количества совпадений битов разности (Мах), то в регистр хранения величины
приращения шага интегрирования (Mvar) записывают значение величины из регистра табличных значений (Mtab), соответствующую текущему значению счётчика совпадений битов разности (Sum),
- полученную величину приращения шага интегрирования (Mvar) подают на выход вычислительного блока.
16. Способ по п.15., отличающийся тем, что перед началом использования
вьиислительного блока, устанавливают режим работы вьшислительного блока, задавая величины :
- величину порога перегрузки (Min);
- величину максимального количества совпадений битов разности (Мах);
- набор величин табличных значений величины (Mtab), и загружают их в регистры :
- величину порога перегрузки (Min) - в регистр хранения величины порога перегрузки;
- величину максимального количества совпадений битов разности (Мах) - в регистр хранения максимального количества совпадений битов разности;
- набор величин табличных значений величины (Mtab) - в регистр табличных значений величины (Mtab).
17. Способ по п.16., отличающийся тем, что ;
- величину порога перегрузки (Min) выбирают большей или равной 1 ;
- величину максимального количества совпадений битов разности (Мах) выбирают больше или равной величине порога перегрузки (Min);
- количество элементов набора табличных значений величины Mtab выбирают (Мах- Min)+1;
- последовательность значений элементов таблицы величин Mtab от элемента Mtab min, соответствующего минимальному количеству совпадений битов разности Min, до элемента Mtab max, соответствующего максимальному количеству совпадений битов разности Мах, выбирают неубывающей;
- значения всех элементов Mtab выбирают больше 0.
18. Слоговый интегратор блока управления шагом интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) (далее - слоговый интегратор), отличающийся тем, что содержит:
- первичный интегратор, соединённый с регистром хранения величины декремента первичной слоговой постоянной, и регистром хранения результата первичного интегрирования;
- вторичный интегратор, соединённый с регистром хранения величины декремента вторичной слоговой постоянной и регистром хранения результата вторичного
28 интегрирования, при этом :
- вход слогового интегратора является входом первичного интегратора;
- выход первичного интегратора соединен с входом вторичного интегратора
- выходом слогового интегратора является выход вторичного интегратора.
19. Способ использования слогового интегратора блока управления шагом
интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) отличающийся тем, что при использовании слогового интегратора:
- принимают входную величину;
- в первичном интеграторе принятую величину складывают с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (II) и получают величину первичного отклика (S1);
- величину первичного отклика (S1) подают на вход вторичного интегратора;
- из регистра хранения величины декремента первичной слоговой постоянной (С1) принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) для использования в следующем цикле работы первичного интегратора;
- во вторичном интеграторе принимают величину первичного отклика (S1), и складывают её с результатом вторичного слогового интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования и получают величину вторичного отклика (S2);
- величину отклика (S2) подают на выход вторичного интегратора;
- из регистра хранения величины декремента вторичной слоговой постоянной (С2) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - заносят в регистр хранения результата вторичной интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
20. Способ использования слогового интегратора блока управления шагом
интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) отличающийся тем, что при использовании слогового интегратора:
- принимают входную величину; - в первичном интеграторе принятую величину складывают с результатом первичного интегрирования (II) , хранящемся в регистре хранения результата первичного интегрирования (II) и получают величину первичного отклика (S1),
- из регистра хранения величины декремента первичной слоговой постоянной (С1) принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), полученный результат - заносят в регистр хранения результата первичного интегрирования (II) для использования в следующем цикле работы первичного интегратора, и подают её на вход вторичного интегратора,
- во вторичном интеграторе принимают величину результата первичного интегрирования (II) и складывают её с величиной вторичного интегрирования (12), хранящейся в регистре хранения результата вторичного интегрирования (12) и получают величину вторичного отклика (S2),
- величину вторичного отклика (S2) подают на выход вторичного интегратора,
- из регистра хранения величины декремента вторичной слоговой постоянной (С2) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - заносят в регистр хранения результата вторичного интегрирования (12) для использования в следующем цикле работы вторичного интегратора.
21. Способ использования слогового интегратора блока управления шагом
интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) отличающийся тем, что при использовании слогового интегратора:
- принимают входную величину;
- в первичном интеграторе принятую величину складывают с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (И) и получают величину первичного отклика (S1),
- величину первичного отклика (S1) подают на вход вторичного интегратора,
- из регистра хранения величины декремента первичной слоговой постоянной (С1) принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - заносят в регистр хранения результата первичного интегрирования (II) для использования в следующем цикле работы первичного интегратора,
- во вторичном интеграторе принимают величину первичного отклика (S1) и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре
30 хранения результата вторичного интегрирования (12), и получают величину вторичного отклика (S2),
- из регистра хранения величины декремента вторичной слоговой постоянной (С2) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), полученный результат - подают на выход вторичного интегратора, и заносят в регистр хранения результата вторичного интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
22. Способ использования слогового интегратора блока управления шагом
интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) отличающийся тем, что при использовании слогового интегратора:
- принимают входную величину;
- в первичном интеграторе полученную величину складывают с результатом первичного интегрирования (II), хранящемся в регистре хранения результата первичного интегрирования (II) и получают величину первичного отклика (S1),
- из регистра хранения величины декремента первичной слоговой постоянной (С1) принимают величину декремента первичной слоговой постоянной (С1) и умножают её на величину первичного отклика (S1), а полученный результат - подают на вход вторичного интегратора, и заносят в регистр хранения результата первичного интегрирования (II) для использования в следующем цикле работы первичного интегратора,
- во вторичном интеграторе принимают величину результата первичного интегрирования (II) и складывают её с результатом вторичного интегрирования (12), хранящемся в регистре хранения результата вторичного интегрирования (II) и получают величину вторичного отклика (S2),
- из регистра хранения величины декремента вторичной слоговой постоянной (С2) принимают величину декремента вторичной слоговой постоянной (С2) и умножают её на величину вторичного отклика (S2), а полученный результат - подают на выход вторичного интегратора, и заносят в регистр хранения результата вторичного интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
23. Способ использования слогового интегратора блока управления шагом
интегрирования местного декодера адаптивного дельта-модулятора со слоговой адаптацией (CVSD) отличающийся тем, что при использовании слогового интегратора:
- принимают входную величину; - в первичном интеграторе принятую величину складывают с результатом первичного интегрирования, хранящемся в регистре хранения результата первичного интегрирования (II) и получают величину первичного отклика (S1);
- из регистра хранения величины декремента первичной слоговой постоянной (1- С1), принимают величину декремента первичной слоговой постоянной (1- С1) и умножают её на величину первичного отклика (S1);
- полученную в результате умножения величину (SI- (1-С1)) вычитают из значения первичного отклика (S1), а полученную величину (SI - (SI - (1-С1))) - заносят в регистр хранения результата первичного интегрирования (II), для использования в следующем цикле работы первичного интегратора;
- во вторичном интеграторе принимают величину первичного отклика (S1), складывают её с результатом вторичного интегрирования, хранящемся в регистре хранения результата вторичного интегрирования (12) и получают величину вторичного отклика (S2), являющуюся величиной отклика слогового интегратора (S),
- величину отклика (S) подают на выход вторичного интегратора;
- из регистра хранения величины декремента вторичной слоговой постоянной (1- С1), принимают величину декремента вторичной слоговой постоянной (1-С1) и умножают её на величину вторичного отклика (S2);
- полученную в результате умножения величину (S2- (1-С2)) вычитают из значения вторичного отклика (S2), а полученную величину (S2-(S2- (1-С2))) - заносят в регистр хранения результата вторичного интегрирования (12), для использования в следующем цикле работы вторичного интегратора.
PCT/RU2011/000398 2010-06-16 2011-06-08 Местный cvsd-декодер и способы его использования WO2011159201A1 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
RU2010124264 2010-06-16
RU2010124264/08A RU2010124264A (ru) 2010-06-16 2010-06-16 Местный cvsd-декодер и способ его использования
RU2011122739/08A RU2011122739A (ru) 2011-06-06 2011-06-06 Местный cvsd-декодер (варианты ) и способы его использования
RU2011122739 2011-06-06

Publications (1)

Publication Number Publication Date
WO2011159201A1 true WO2011159201A1 (ru) 2011-12-22

Family

ID=45348405

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/RU2011/000398 WO2011159201A1 (ru) 2010-06-16 2011-06-08 Местный cvsd-декодер и способы его использования

Country Status (1)

Country Link
WO (1) WO2011159201A1 (ru)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU752799A1 (ru) * 1978-07-10 1980-07-30 Рижский Ордена Трудового Красного Знамени Политехнический Институт Дельта-модул тор
SU1658384A1 (ru) * 1988-04-15 1991-06-23 Рижский политехнический институт им.А.Я.Пельше Адаптивный дельта-кодер
RU1781823C (ru) * 1990-11-14 1992-12-15 Центр Научно-Технической Деятельности Исследований И Социальных Инициатив Система бинарного кодировани и декодировани сигналов
US5790062A (en) * 1996-05-23 1998-08-04 Wiltron Company Delta modulator with pseudo constant modulation level
EP1564891A2 (en) * 2004-02-13 2005-08-17 Texas Instruments Inc. Variable, adaptive quantization in sigma-delta modualtors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU752799A1 (ru) * 1978-07-10 1980-07-30 Рижский Ордена Трудового Красного Знамени Политехнический Институт Дельта-модул тор
SU1658384A1 (ru) * 1988-04-15 1991-06-23 Рижский политехнический институт им.А.Я.Пельше Адаптивный дельта-кодер
RU1781823C (ru) * 1990-11-14 1992-12-15 Центр Научно-Технической Деятельности Исследований И Социальных Инициатив Система бинарного кодировани и декодировани сигналов
US5790062A (en) * 1996-05-23 1998-08-04 Wiltron Company Delta modulator with pseudo constant modulation level
EP1564891A2 (en) * 2004-02-13 2005-08-17 Texas Instruments Inc. Variable, adaptive quantization in sigma-delta modualtors

Similar Documents

Publication Publication Date Title
CN100431270C (zh) 增量△模数转换
CN106888018A (zh) Dac时序失配误差的数字测量
EP2706666A1 (en) Circuit for digitizing a sum of signals
CN104506196A (zh) 高速高精度两步式模数转换器
CN109428599A (zh) 具有改进的线性的数模转换器
Daubechies et al. Beta expansions: a new approach to digitally corrected A/D conversion
JPH0783267B2 (ja) ２進信号をこれに比例する直流信号に変換する装置
WO2011159201A1 (ru) Местный cvsd-декодер и способы его использования
WO2009020597A2 (en) System and method for converting analog values into digital form
CN104702283A (zh) 随机编码非模拟到数字的转换
Ragit et al. Design of up-down counter as SAR logic for high speed SAR ADC used in health care system
WO2017208635A1 (ja) Ａ／ｄ変換器
RU2010124264A (ru) Местный cvsd-декодер и способ его использования
RU2011122739A (ru) Местный cvsd-декодер (варианты ) и способы его использования
US6856269B1 (en) D/A conversion method and D/A converter
Kościelnik et al. Natural compression and expansion characteristics of asynchronous sigma-delta adc
SU739735A1 (ru) Функциональный преобразователь аналог-код
JP2010220198A (ja) 信号変換システム
CN101582683B (zh) 一种信号输出和测量占空比的方法及装置
US20230046938A1 (en) Digital-to-analog converter and method for digital-to-analog conversion
Du Time Domain Multiply and Accumulate Engine for Convolutional Neural Networks
CN1284229A (zh) 无线通信的相位数字转换器
SU1019566A1 (ru) Преобразователь посто нного напр жени в переменное программируемой формы с блоком управлени
SU930655A1 (ru) Устройство дл аналого-цифрового преобразовани
CN102811060A (zh) 流水线模数转换器、视频系统和无线系统

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11796035

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11796035

Country of ref document: EP

Kind code of ref document: A1