WO2011148973A1 - 圧力センサおよび圧力センサの製造方法 - Google Patents

圧力センサおよび圧力センサの製造方法 Download PDF

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正広 櫻木
有真 藤田
瑞穂 岡田
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    • B81C2201/014—Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal

Definitions

  • the present invention relates to a pressure sensor and a manufacturing method thereof.
  • the present invention relates to a capacitance type pressure sensor and a manufacturing method thereof.
  • Pressure sensors manufactured by MEMS (Micro Electro Mechanical Systems) technology are used, for example, for pressure sensors and pressure switches provided in industrial machines and the like.
  • Such a pressure sensor includes, for example, a diaphragm formed by partially thinning a substrate as a pressure receiving portion, and detects stress and displacement generated when the diaphragm is deformed by receiving pressure.
  • a pressure sensor for example, a pressure sensor configured by joining two substrates is known (see, for example, Patent Document 1).
  • a LOCOS oxide film is formed on a surface of a first substrate so as to surround a predetermined region, and a second LOCOS oxide film is formed on the surface of the LOCOS oxide film. Bond the substrates. Thereby, a space is formed between the two substrates in the predetermined area. Then, the surface of the first substrate opposite to the surface on which the LOCOS oxide film is formed is cut and polished until the LOCOS oxide film is exposed. As a result, the remaining portion of the first substrate surrounded by the LOCOS oxide film becomes a diaphragm.
  • a piezoresistive pressure sensor can be obtained by forming a piezoresistor in the diaphragm. In addition, by forming electrodes on both the first substrate (diaphragm portion) and the second substrate (portion facing the diaphragm portion), a capacitive pressure sensor can be obtained.
  • a pressure sensor includes a substrate having a reference pressure chamber formed therein, and a part of the substrate, and a surface layer portion ( A diaphragm formed in a region in the substrate near the surface) and formed with a through hole communicating with the reference pressure chamber, an etching stop layer formed on a surface of the diaphragm facing the reference pressure chamber, and in the through hole Embedded material.
  • the reference pressure chamber (space) is formed in one substrate, and the diaphragm is formed in a part of the substrate. Therefore, it is not necessary to form the reference pressure chamber and the diaphragm by joining the two substrates, so that the cost can be reduced.
  • the pressure sensor since the pressure sensor is configured by one substrate, the pressure sensor can be reduced in size as compared with the case where the pressure sensor is configured by joining two substrates.
  • the reference pressure chamber can be sealed.
  • the reference pressure chamber can be formed by isotropic etching performed by introducing an etching agent from the through hole. At this time, the etching stop layer formed on the surface of the diaphragm facing the reference pressure chamber prevents the etching of the substrate material constituting the diaphragm.
  • the pressure sensor can improve sensitivity and suppress variations in sensitivity.
  • the pressure sensor preferably further includes a piezoresistor formed on a surface of the diaphragm opposite to a surface facing the reference pressure chamber. Accordingly, it is possible to configure a piezoresistive pressure sensor that detects distortion due to the pressure received by the diaphragm as a change in the resistance value of the piezoresistor.
  • the pressure sensor further includes a separation layer that surrounds the diaphragm and separates the diaphragm from other portions of the substrate. As a result, the diaphragm is partitioned by the separation layer, so that the diaphragm can be formed with a target dimension with high accuracy. Therefore, the pressure sensor can improve sensitivity and suppress variations in sensitivity.
  • the separation layer preferably extends into the substrate to a position deeper than the bottom surface of the reference pressure chamber.
  • the pressure sensor preferably further includes a second etching stop layer formed on a bottom surface facing the etching stop layer on the inner wall surface of the reference pressure chamber.
  • the reference pressure chamber is sandwiched and partitioned by the etching stop layer and the second etching stop layer in the thickness direction of the substrate. Can do.
  • the pressure sensor further includes a sidewall layer that is formed in a cylindrical shape so as to cover the sidewall of the through hole and protrudes from the etching stop layer into the reference pressure chamber.
  • a sidewall layer that is formed in a cylindrical shape so as to cover the sidewall of the through hole and protrudes from the etching stop layer into the reference pressure chamber.
  • the pressure sensor further includes an integrated circuit unit having an integrated circuit device formed on the substrate.
  • a pressure sensor and an integrated circuit part can be formed in the same board
  • the pressure sensor manufacturing method of the present invention includes a step of forming an etching stop layer at a predetermined depth from the surface of the substrate, and a through-hole having a depth penetrating the etching stop layer from the surface of the substrate. Forming a reference pressure chamber below the etching stop layer by introducing an etching agent into the through hole to etch the substrate material under the etching stop layer, and forming the reference pressure chamber on the etching stop layer. And an etching process for forming a diaphragm, and a process for disposing a filling material in the through hole.
  • the pressure sensor having the above-described structure can be obtained.
  • the reference pressure chamber is formed under the etching stop layer by etching the substrate material with the etching agent introduced into the through hole.
  • a diaphragm is formed on the etching stop layer.
  • the diaphragm is shielded from the etching agent in the reference pressure chamber by the etching stop layer.
  • the diaphragm is not eroded by the etching agent for forming the reference pressure chamber, so that the thickness of the diaphragm can be accurately set to the target thickness. Therefore, it is possible to easily manufacture a pressure sensor that can improve sensitivity and suppress variations in sensitivity.
  • the reference pressure chamber and the diaphragm can be formed by a small number of processes using only one substrate without bonding the two substrates. Easy to manufacture. Further, the reference pressure chamber under the etching stop layer can be sealed by disposing the filling material in the through hole. Thereby, the completed pressure sensor can detect the pressure received by the diaphragm as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber as the reference pressure.
  • the step of forming the etching stop layer preferably includes an ion implantation step of implanting nitrogen ions or oxygen ions into the substrate and a heat treatment step of performing a heat treatment on the substrate after the ion implantation step.
  • Nitrogen ions or oxygen ions implanted into the substrate are activated by a heat treatment process, whereby an etching stop layer made of a nitride film or an oxide film can be formed at a predetermined depth from the surface of the substrate.
  • the heat treatment step preferably includes a step of epitaxially growing a semiconductor layer on the surface of the substrate after the ion implantation step.
  • the etching stop layer is disposed below the semiconductor layer after the heat treatment step, it is reliably formed at a predetermined depth from the surface of the substrate. Further, since nitrogen ions or oxygen ions are simultaneously activated by heating the substrate during epitaxial growth, it is not necessary to separately perform heat treatment for ion activation.
  • the pressure sensor manufacturing method of the present invention preferably further includes a step of forming a piezoresistor on the surface of the diaphragm opposite to the surface facing the reference pressure chamber.
  • a piezoresistive pressure sensor can be obtained that detects the strain due to the pressure received by the diaphragm by the change in the resistance value of the piezoresistor.
  • an annular trench surrounding a region where the through hole is to be formed on the surface of the substrate is to be a bottom surface of the reference pressure chamber in the substrate before the etching step.
  • the method further includes a trench forming step of forming a deeper portion than the portion and a trench embedding step of embedding an isolation insulating layer in the annular trench.
  • the diaphragm and the reference pressure chamber are partitioned and formed by the separation insulating layer, the diaphragm can be accurately formed with a target dimension. Therefore, it is possible to manufacture a pressure sensor that can improve sensitivity and suppress variations in sensitivity.
  • the etching of the reference pressure chamber stops at the separation insulating layer, not only the diaphragm but also the reference pressure chamber can be accurately formed with the target dimensions.
  • the second etching stop layer is formed at a depth at which the bottom surface of the reference pressure chamber is to be formed in the substrate.
  • the method further includes the step of forming.
  • the reference pressure chamber is formed by being partitioned by the etching stop layer and the second etching stop layer in the thickness direction of the substrate. Can be formed.
  • the etching step further includes a step of forming a sidewall insulating layer on the sidewall of the through hole and a step of isotropically etching the material of the substrate by introducing an etching agent into the through hole. Since the side wall insulating layer is formed in advance on the side wall of the through hole, it is possible to prevent the etching agent introduced into the through hole from etching the side wall (diaphragm portion) of the through hole.
  • the sidewall insulating layer protrudes from the etching stop layer into the reference pressure chamber.
  • the side wall insulating layer abuts against the inner wall surface of the reference pressure chamber, thereby restricting excessive deformation of the diaphragm. Therefore, damage to the diaphragm can be prevented.
  • the method for manufacturing a pressure sensor according to the present invention further includes a step of forming an integrated circuit device in a region other than a region where the reference pressure chamber is formed in the substrate.
  • a pressure sensor and an integrated circuit part can be formed in the same board
  • the pressure sensor unit and the integrated circuit unit preferably share at least a part of the manufacturing process.
  • the contact hole forming process and the wiring process may be performed simultaneously on the pressure sensor unit and the integrated circuit unit.
  • the capacitance type pressure sensor of the present invention comprises a semiconductor substrate having a reference pressure chamber formed therein and a part of the semiconductor substrate, and a surface layer portion of the semiconductor substrate so as to partition the reference pressure chamber.
  • a diaphragm formed in (a substrate inner region near the surface) and having a through hole communicating with the reference pressure chamber, and an inner wall surface of the reference pressure chamber on a surface facing the reference pressure chamber of the diaphragm
  • An etching stop layer formed on at least one of a certain ceiling surface and a bottom surface facing the ceiling surface, an embedding material disposed in the through-hole, and surrounding the diaphragm, and the diaphragm is disposed on the semiconductor substrate And an isolation insulating layer that separates from other portions.
  • a reference pressure chamber space
  • a diaphragm is formed in a part of the semiconductor substrate. Therefore, it is not necessary to form the reference pressure chamber and the diaphragm by joining the two semiconductor substrates, so that the cost can be reduced.
  • the capacitance type pressure sensor is constituted by one semiconductor substrate, the capacitance type pressure sensor is compared with the case where the capacitance type pressure sensor is constituted by joining two semiconductor substrates. The sensor can be reduced in size.
  • the reference pressure chamber can be sealed.
  • the pressure received by the diaphragm can be detected as a relative pressure with respect to the reference pressure.
  • the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber.
  • the distance between the diaphragm and the bottom surface of the reference pressure chamber changes.
  • the capacitance between the diaphragm and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • the reference pressure chamber can be formed by isotropic etching performed by introducing an etching agent from the through hole.
  • the etching stop layer is formed on at least one of the ceiling surface and the bottom surface of the inner wall surface of the reference pressure chamber, the reference pressure chamber becomes the etching stop layer when forming the reference pressure chamber. Partitioned. Thereby, it can form with the dimension which aimed at the reference
  • an isolation insulating layer surrounds the periphery of the diaphragm and separates the diaphragm from other parts of the semiconductor substrate.
  • the etching stop layer is preferably an insulating layer.
  • the capacitive pressure sensor preferably further includes a first wiring connected to the diaphragm and a second wiring connected to a portion of the semiconductor substrate that is insulated from the diaphragm by the isolation insulating layer. Accordingly, it is possible to provide a capacitance type pressure sensor having a simple configuration in which the portion and the diaphragm in the same semiconductor substrate are used as electrodes.
  • the isolation insulating layer extends into the semiconductor substrate to a position deeper than the bottom surface of the reference pressure chamber.
  • the isolation insulating layer extends into the semiconductor substrate to a position deeper than the bottom surface of the reference pressure chamber.
  • the capacitance type pressure sensor further includes a side wall insulating layer that is formed in a cylindrical shape so as to cover the side wall of the through hole and protrudes from the diaphragm into the reference pressure chamber.
  • a side wall insulating layer that is formed in a cylindrical shape so as to cover the side wall of the through hole and protrudes from the diaphragm into the reference pressure chamber.
  • the capacitive pressure sensor preferably further includes an integrated circuit unit having an integrated circuit device formed on the semiconductor substrate. Thereby, the capacitive pressure sensor and the integrated circuit portion can be formed on the same semiconductor substrate.
  • the method of manufacturing a capacitive pressure sensor according to the present invention includes a step of forming a first etching stop layer at a predetermined depth from a surface of a semiconductor substrate, and the first etching in the semiconductor substrate.
  • the capacitive pressure sensor having the above-described structure can be obtained.
  • the substrate material is etched by the etching agent introduced into the hole penetrating the first etching stop layer, whereby the reference pressure is obtained.
  • a chamber is formed.
  • a diaphragm is formed on the first etching stop layer.
  • the diaphragm is blocked from the etching agent in the reference pressure chamber by the first etching stop layer.
  • the diaphragm is not eroded by the etching agent for forming the reference pressure chamber, so that the thickness of the diaphragm can be accurately set to the target thickness.
  • the isolation insulating layer embedded in the annular trench formed so as to be deeper than the first etching stop layer surrounds the diaphragm in a predetermined region above the first etching stop layer.
  • the reference pressure chamber can be accurately formed with a target dimension. As described above, it is possible to easily manufacture a capacitive pressure sensor that can improve sensitivity and suppress variation in sensitivity. Further, according to this method, the reference pressure chamber and the diaphragm can be formed by a small number of processes using only one semiconductor substrate without bonding the two semiconductor substrates. A capacitive pressure sensor can be easily manufactured.
  • the reference pressure chamber under the first etching stop layer can be sealed by disposing the filling material in the hole.
  • the completed capacitive pressure sensor can detect the pressure received by the diaphragm as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber as the reference pressure. More specifically, the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber. As a result, the distance between the diaphragm and the bottom surface of the reference pressure chamber changes. As a result, the capacitance between the diaphragm and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • a method of manufacturing a capacitive pressure sensor comprising: forming a first etching stop layer at a predetermined depth from a surface of a semiconductor substrate; and the first etching stop in the semiconductor substrate. Forming a second etching stop layer at a deeper position than the first layer; and forming an annular trench surrounding a predetermined region above the first etching stop layer in the semiconductor substrate than the first etching stop layer.
  • a reference pressure chamber is formed between the first etching stop layer and the second etching stop layer by introducing a etching agent to etch the substrate material under the first etching stop layer, An etching process for forming a diaphragm on the first etching stop layer; and a process for disposing a filling material in the hole.
  • the capacitive pressure sensor having the above-described structure can be obtained.
  • the substrate material is formed by the etching agent introduced into the hole penetrating the first etching stop layer. Is etched to form a reference pressure chamber.
  • a diaphragm is formed on the first etching stop layer.
  • the diaphragm is blocked from the etching agent in the reference pressure chamber by the first etching stop layer.
  • the diaphragm is not eroded by the etching agent for forming the reference pressure chamber, so that the thickness of the diaphragm can be accurately set to the target thickness.
  • the isolation insulating layer embedded in the annular trench formed so as to be deeper than the first etching stop layer surrounds the diaphragm in a predetermined region above the first etching stop layer.
  • the reference pressure chamber is defined by being sandwiched between the first etching stop layer and the second etching stop layer, the reference pressure chamber can be accurately formed with a target dimension. . As described above, it is possible to easily manufacture a capacitive pressure sensor that can improve sensitivity and suppress variation in sensitivity.
  • the reference pressure chamber and the diaphragm can be formed by a small number of processes using only one semiconductor substrate without bonding the two semiconductor substrates.
  • a capacitive pressure sensor can be easily manufactured.
  • the reference pressure chamber under the first etching stop layer can be sealed by disposing the filling material in the hole.
  • the completed capacitive pressure sensor can detect the pressure received by the diaphragm as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber as the reference pressure. More specifically, the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber. As a result, the distance between the diaphragm and the bottom surface of the reference pressure chamber changes. As a result, the capacitance between the diaphragm and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • the method of manufacturing a capacitive pressure sensor according to the present invention includes a step of forming a second etching stop layer at a predetermined depth from the surface of the semiconductor substrate, and the second etching in the semiconductor substrate.
  • a trench forming step of forming an annular trench surrounding a predetermined region above the stop layer, a trench embedding step of embedding an isolation insulating layer in the annular trench, and a hole shallower than the second etching stop layer from the surface of the semiconductor substrate Forming a reference pressure chamber on the second etching stop layer by introducing an etching agent into the hole to etch the substrate material below the hole, and forming the reference pressure chamber
  • the capacitive pressure sensor having the above-described structure can be obtained.
  • the substrate material under the hole is etched with the etching agent introduced into the hole shallower than the second etching stop layer, thereby forming the second etching stop layer.
  • a reference pressure chamber is formed above.
  • a diaphragm is formed on the reference pressure chamber.
  • the reference pressure chamber can be accurately formed with a target dimension.
  • the isolation insulating layer embedded in the annular trench surrounds the diaphragm in the predetermined region above the second etching stop layer.
  • the reference pressure chamber and the diaphragm can be formed by a small number of processes using only one semiconductor substrate without bonding the two semiconductor substrates.
  • a capacitive pressure sensor can be easily manufactured.
  • the reference pressure chamber under the hole can be sealed.
  • the completed capacitive pressure sensor can detect the pressure received by the diaphragm as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber as the reference pressure. More specifically, the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber. As a result, the distance between the diaphragm and the bottom surface of the reference pressure chamber changes. As a result, the capacitance between the diaphragm and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • the step of forming the etching stop layer includes an ion implantation step of implanting nitrogen ions or oxygen ions into the semiconductor substrate, and a heat treatment step of performing a heat treatment on the semiconductor substrate after the ion implantation step.
  • Nitrogen ions or oxygen ions implanted into the semiconductor substrate are activated by a heat treatment step, whereby an etching stop layer made of a nitride film or an oxide film can be formed at a predetermined depth from the surface of the semiconductor substrate. .
  • the method of manufacturing a capacitive pressure sensor according to the present invention includes a step of connecting a first wiring to the diaphragm, and a step of connecting a second wiring to a portion of the semiconductor substrate that is insulated from the diaphragm by the isolation insulating layer. It is preferable that these are further included. Thereby, it is possible to easily manufacture a capacitance-type pressure sensor having a simple configuration in which each of the portion and the diaphragm in the same semiconductor substrate is an electrode.
  • the etching step further includes a step of forming a sidewall insulating layer on the sidewall of the hole and a step of isotropically etching the material of the semiconductor substrate by introducing an etching agent into the hole. Since the sidewall insulating layer is formed in advance on the side wall of the hole, it is possible to prevent the etching agent introduced into the hole from etching the side wall (diaphragm portion) of the hole.
  • the method for manufacturing a capacitive pressure sensor according to the present invention preferably further includes a step of forming an integrated circuit device in a region other than a region where the reference pressure chamber is formed in the semiconductor substrate. As a result, the capacitive pressure sensor and the integrated circuit unit can be formed on the same substrate. It is preferable that at least a part of the manufacturing process is shared between the pressure sensor unit and the integrated circuit unit. For example, the contact hole forming process and the wiring process are simultaneously performed on the pressure sensor unit and the integrated circuit unit.
  • the method of manufacturing a capacitive pressure sensor includes a step of forming a recess in a semiconductor substrate, a step of forming an insulating layer on the inner wall surface of the recess, and a step of embedding a conductor layer in the recess.
  • a step of burying a filling material in the through hole includes a step of forming a recess in a semiconductor substrate, a step of forming an insulating layer on the inner wall surface of the recess, and a step of embedding a conductor layer in the recess.
  • the conductor layer and the semiconductor substrate can be insulated by the insulating layer.
  • the reference pressure chamber is formed below the insulating layer by introducing the etching agent into the through hole penetrating the conductor layer and the insulating layer.
  • the conductor layer in the recess is a diaphragm that deforms in response to pressure fluctuations.
  • the reference pressure chamber and the diaphragm can be formed with a small number of processes using only one semiconductor substrate without bonding the two semiconductor substrates.
  • Easy to manufacture Since the diaphragm and the semiconductor substrate are insulated from each other by the insulating layer, the diaphragm is not eroded by the etching agent for etching the substrate material below the insulating layer. Can be formed with different dimensions. Therefore, it is possible to easily manufacture a capacitive pressure sensor that can improve sensitivity and suppress variations in sensitivity.
  • the reference pressure chamber under the through hole can be sealed.
  • the completed capacitive pressure sensor can detect the pressure received by the diaphragm as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber as the reference pressure. More specifically, the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber. As a result, the distance between the diaphragm and the bottom surface of the reference pressure chamber changes. As a result, the capacitance between the diaphragm and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • the step of forming the reference pressure chamber includes a step of etching the material of the semiconductor substrate below the insulating layer so that the reference pressure chamber reaches a region wider than the recess.
  • a movable film having a diaphragm and an outer peripheral film portion formed around the diaphragm is formed above the reference pressure chamber. Since the diaphragm is located in the central region inside the outer peripheral film portion, it is greatly displaced when the movable film is bent. This improves the response of the diaphragm to minute pressure fluctuations. Therefore, the sensitivity of the capacitive pressure sensor can be improved.
  • the method for manufacturing a capacitive pressure sensor according to the present invention includes an annular trench that surrounds a region where the recess is to be formed and is deeper than a depth at which the reference pressure chamber is to be formed before the recess is formed.
  • the method includes a step of forming a semiconductor substrate on the semiconductor substrate, and a trench embedding step of embedding an etching stop layer in the annular trench.
  • the diaphragm in the recess is defined by the etching stop layer of the annular trench.
  • the lateral etching when forming the reference pressure chamber stops at the etching stop layer.
  • the step of forming the through hole includes a step of forming a first hole extending from the surface of the conductor layer to the insulating layer, a step of forming a side wall insulating layer on an inner wall of the first hole, and the side wall. Forming a second hole penetrating the insulating layer in a region inside the insulating layer.
  • the through hole is constituted by the first hole and the second hole. Since the sidewall insulating layer is formed on the inner wall of the first hole, it is possible to prevent the inner wall of the first hole from being eroded by the etching agent introduced into the through hole. Then, after forming the side wall insulating layer on the inner side wall of the first hole portion, the through hole is completed by forming the second hole portion that penetrates the insulating layer. The layer does not protrude from the through hole into the reference pressure chamber. For this reason, the capacitance does not fluctuate due to the protrusion of the sidewall insulating layer.
  • the capacitance between the diaphragm and the bottom surface of the reference pressure chamber can be determined without considering the influence of the side wall insulating layer, which facilitates the design.
  • the step of forming the bottom surface of the reference pressure chamber in the semiconductor substrate is performed at a position where the bottom surface of the reference pressure chamber is to be formed before the step of forming the recess in the semiconductor substrate.
  • the method further includes the step of forming the second etching stop layer. In this case, when the etching agent is introduced into the through hole to etch the material of the semiconductor substrate below the insulating layer, the material of the semiconductor substrate below the second etching stop layer is not eroded by the etching agent.
  • the reference pressure chamber is partitioned by being sandwiched between the insulating layer and the second etching stop layer, so that the reference pressure chamber can be accurately formed with a target dimension. That is, since the distance between the diaphragm (conductor layer) and the bottom surface of the reference pressure chamber can be accurately adjusted to the design value, the variation in capacitance between them can be suppressed. Therefore, it is possible to easily manufacture a capacitive pressure sensor that can improve sensitivity and suppress variations in sensitivity.
  • the method for manufacturing a capacitive pressure sensor of the present invention further includes a step of forming an integrated circuit device in a region other than a region where the reference pressure chamber is formed in the semiconductor substrate.
  • the capacitive pressure sensor and the integrated circuit unit can be formed on the same substrate. It is preferable that at least a part of the manufacturing process is shared between the pressure sensor unit and the integrated circuit unit. For example, the contact hole forming process and the wiring process may be performed simultaneously on the pressure sensor unit and the integrated circuit unit.
  • the capacitance-type pressure sensor of the present invention has a diaphragm including a conductor layer, an insulating layer in contact with a peripheral end surface and a lower surface of the diaphragm, and a reference pressure chamber defined by the insulating layer below the diaphragm.
  • a through hole that extends through the conductor layer and the insulating layer to reach the reference pressure chamber, and a filling material is formed in the through hole. Is embedded.
  • one semiconductor substrate supports the peripheral portion of the diaphragm via the insulating layer in contact with the peripheral end surface and the lower surface of the diaphragm including the conductor layer, and the reference pressure chamber (space) is located below the diaphragm. )have. Therefore, it is not necessary to form the reference pressure chamber and the diaphragm by joining the two semiconductor substrates, so that the cost can be reduced.
  • the capacitance type pressure sensor is constituted by one semiconductor substrate, the capacitance type pressure sensor is compared with the case where the capacitance type pressure sensor is constituted by joining two semiconductor substrates.
  • the sensor can be reduced in size.
  • the embedded material is embedded in the through hole that penetrates the insulating layer and the conductor layer that define the reference pressure chamber and reaches the reference pressure chamber, the reference pressure chamber can be sealed.
  • the pressure received by the diaphragm can be detected as a relative pressure with respect to the reference pressure.
  • the diaphragm deforms according to the difference between the pressure on the reference pressure chamber side and the pressure on the side opposite to the reference pressure chamber.
  • the distance between the diaphragm and the bottom surface of the reference pressure chamber changes.
  • the capacitance between the diaphragm (conductor layer) and the bottom surface of the reference pressure chamber changes. By detecting this capacitance, the pressure applied to the diaphragm can be detected.
  • the reference pressure chamber is formed so as to reach a region wider than the conductor layer. More specifically, it is preferable that a movable film having a diaphragm and an outer peripheral film portion formed around the diaphragm is formed above the reference pressure chamber. As a result, the diaphragm is positioned in the central region inside the outer peripheral film portion, and thus is greatly displaced when the movable film is bent. Accordingly, the responsiveness of the diaphragm to minute pressure fluctuations is improved. Therefore, the sensitivity of the capacitive pressure sensor can be improved.
  • the capacitive pressure sensor further includes an etching stop layer that surrounds the reference pressure chamber so as to define a side surface of the reference pressure chamber and extends into the semiconductor substrate to a position deeper than a bottom surface of the reference pressure chamber. Is preferred. Thereby, in the manufacturing process of the capacitance type pressure sensor, the lateral etching when forming the reference pressure chamber is stopped at the etching stop layer. Therefore, the reference pressure chamber can be accurately formed with the aimed dimensions. Therefore, it is possible to improve the sensitivity of the capacitive pressure sensor and to suppress variations in sensitivity.
  • the capacitive pressure sensor preferably further includes a sidewall insulating layer formed in a cylindrical shape so as to cover the inner wall of the through hole and disposed in the through hole so as not to protrude into the reference pressure chamber. . Since the side wall insulating layer is formed on the inner wall of the through hole, the inner wall of the through hole is prevented from being eroded by the etching agent introduced into the through hole during the etching for forming the reference pressure chamber. it can. Therefore, variation in the area of the diaphragm (conductor layer) can be suppressed.
  • the capacitance does not fluctuate due to the protrusion of the side wall insulating layer.
  • the electrostatic capacity between the diaphragm and the bottom surface of the reference pressure chamber can be determined without considering the influence of the side wall insulating layer, which facilitates the design. Therefore, the sensitivity of the capacitive pressure sensor can be improved, and variations in sensitivity can be suppressed.
  • the capacitive pressure sensor further includes a second etching stop layer formed on the bottom surface of the reference pressure chamber.
  • the reference pressure chamber is partitioned by being sandwiched between the insulating layer and the second etching stop layer, so that the reference pressure chamber can be accurately formed with a target dimension. That is, since the distance between the diaphragm (conductor layer) and the bottom surface of the reference pressure chamber can be adjusted to the design value with high accuracy, variations in capacitance between them can be suppressed. Therefore, the sensitivity of the capacitive pressure sensor can be improved, and variations in sensitivity can be suppressed.
  • the capacitive pressure sensor preferably further includes an integrated circuit unit having an integrated circuit device formed on the semiconductor substrate. Thereby, the capacitive pressure sensor and the integrated circuit portion can be formed on the same semiconductor substrate.
  • FIG. 1 is a schematic plan view of a silicon substrate used in the manufacturing process of a pressure sensor according to an embodiment of the present invention.
  • FIG. 2 is an enlarged plan view of the pressure sensor according to the first embodiment.
  • 3A is a cross-sectional view taken along the section line AA of FIG. 2
  • FIG. 3B is a cross-sectional view of the main part of the pressure sensor in the integrated circuit region of FIG.
  • FIG. 4 is a circuit diagram of a bridge circuit composed of metal wiring and piezoresistors.
  • FIG. 5A (a) is a schematic cross-sectional view showing a manufacturing process of the pressure sensor shown in FIGS. 2 and 3, and shows a cut surface at the same position as FIG. 3 (a).
  • FIG. 5B (a) is a schematic cross-sectional view showing the next step of FIG. 5A (a)
  • FIG. 5B (b) is a plan view in the state of FIG. 5B (a)
  • FIG. 5C (a) is a schematic cross-sectional view showing the next step of FIG. 5B (a)
  • FIG. 5C (b) is the same as FIG. 3 (b) at the same time as FIG. 5C (a).
  • the cut surface at the position is shown.
  • 5D (a) is a schematic cross-sectional view showing the next step of FIG. 5C (a)
  • FIG. 5D (b) is a plan view in the state of FIG.
  • FIG. 5D (a), and FIG. ) Shows the cut surface at the same position as FIG. 3B at the same time as FIG. 5D (a).
  • FIG. 5E (a) is a schematic cross-sectional view showing the next step of FIG. 5D (a)
  • FIG. 5E (b) is a plan view in the state of FIG. 5E (a).
  • FIG. 5F (a) is a schematic cross-sectional view showing the next step of FIG. 5E (a)
  • FIG. 5F (b) is the same as FIG. 3 (b) at the same time as FIG. 5F (a).
  • the cut surface at the position is shown.
  • FIG. 5G (a) is a schematic cross-sectional view showing the next step of FIG. 5F (a), and FIG.
  • FIG. 5G (b) is the same as FIG. 3 (b) at the same time as FIG. 5G (a).
  • the cut surface at the position is shown.
  • FIG. 5H (a) is a schematic cross-sectional view showing the next step of FIG. 5G (a)
  • FIG. 5H (b) is the same as FIG. 3 (b) at the same time as FIG. 5H (a).
  • the cut surface at the position is shown.
  • FIG. 5I (a) is a schematic cross-sectional view showing the next step of FIG. 5H (a)
  • FIG. 5I (b) is the same as FIG. 3 (b) at the same time as FIG. 5I (a).
  • the cut surface at the position is shown.
  • 5J (a) is a schematic cross-sectional view showing the next step of FIG. 5I (a), and FIG. 5J (b) is the same as FIG. 3 (b) at the same time as FIG. 5J (a).
  • the cut surface at the position is shown.
  • 5K (a) is a schematic cross-sectional view showing the next step of FIG. 5J (a), and FIG. 5K (b) is the same as FIG. 3 (b) at the same time as FIG. 5K (a).
  • the cut surface at the position is shown.
  • FIG. 5L is a schematic cross-sectional view showing a step subsequent to FIG. 5K (b).
  • FIG. 5M (a) is a schematic cross-sectional view at the same position as FIG. 3 (a), showing the next step of FIG.
  • FIG. 5N is a schematic cross-sectional view showing a step subsequent to FIG. 5M (b).
  • FIG. 5O (a) is a schematic cross-sectional view at the same position as FIG. 3 (a), showing the next step of FIG. 5N, and FIG. 5O (b) is the same time point as FIG. 5O (a).
  • FIG. 6A is an enlarged plan view of the pressure sensor according to the second embodiment, and FIG. 6B is a cross-sectional view taken along the section line BB in FIG. 6A.
  • FIG. 7A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor shown in FIG. 6, showing a cut surface at the same position as FIG. 6 (b), and FIG. It is principal part sectional drawing of the pressure sensor in the integrated circuit area
  • FIG. 7B (a) is a schematic cross-sectional view showing the next step of FIG. 7A (a)
  • FIG. 7B (b) is a plan view in the state of FIG. 7B (a).
  • FIG. 7C (a) is a schematic cross-sectional view showing the next step of FIG. 7B (a), and FIG. 7C (b) is the same as FIG. 7A (b) at the same time as FIG.
  • FIG. 7D (a) is a schematic cross-sectional view showing the next step of FIG. 7C (a)
  • FIG. 7D (b) is a plan view in the state of FIG. 7D (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 7A (b) at the same time as FIG. 7D (a).
  • FIG. 7E (a) is a schematic cross-sectional view showing the next step of FIG. 7D (a)
  • FIG. 7E (b) is a plan view in the state of FIG. 7E (a).
  • FIG. 7F is a schematic cross-sectional view showing a step subsequent to FIG. 7E (a).
  • FIG. 7G (a) is a schematic cross-sectional view showing the next step of FIG. 7F
  • FIG. 7G (b) is a plan view in the state of FIG. 7G (a).
  • FIG. 7H (a) is a schematic cross-sectional view showing the next step of FIG. 7G (a)
  • FIG. 7H (b) is a plan view in the state of FIG. 7H (a).
  • FIG. 7I (a) is a schematic cross-sectional view showing the next step of FIG. 7H (a)
  • FIG. 7I (b) is the same as FIG. 7A (b) at the same time as FIG. 7I (a). The cut surface at the position is shown.
  • FIG. 7J (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 7I (a), and FIG. 7J (b) is the same as FIG. 7A (b) at the same time as FIG. 7J (a).
  • the cut surface at the position is shown.
  • FIG. 7K (a) is a schematic cross-sectional view showing the next step of FIG. 7J (a)
  • FIG. 7K (b) is the same as FIG. 7A (b) at the same time as FIG. 7K (a).
  • the cut surface at the position is shown.
  • 7L (a) is a schematic cross-sectional view showing the next step of FIG. 7K (a)
  • FIG. 7L (b) is the same as FIG. 7A (b) at the same time as FIG. 7L (a).
  • the cut surface at the position is shown.
  • FIG. 7K (a) is a schematic cross-sectional view showing the next step of FIG. 7K (a)
  • FIG. 7L (b) is the same as FIG. 7A (b) at the same time as FIG. 7L (a
  • FIG. 7M (a) is a schematic cross-sectional view showing the next step of FIG. 7L (a), and FIG. 7M (b) is the same as FIG. 7A (b) at the same time as FIG. 7M (a).
  • the cut surface at the position is shown.
  • FIG. 7N (a) is a schematic cross-sectional view showing the next step of FIG. 7M (a), and FIG. 7N (b) is the same as FIG. 7A (b) at the same time as FIG. 7N (a).
  • FIG. 7O is a schematic cross-sectional view showing a step subsequent to FIG. 7N (b).
  • FIG. 7P (a) is a schematic cross-sectional view at the same position as FIG.
  • FIG. 7Q is a schematic cross-sectional view showing a step subsequent to FIG. 7P (b).
  • 7R (a) is a schematic cross-sectional view at the same position as FIG. 6 (b), showing the next step of FIG. 7Q, and FIG. 7R (b) is the same time point as FIG. 7R (a).
  • the cut surface in the same position as FIG. 7A (b) is shown.
  • FIG. 8A is an enlarged plan view of the pressure sensor according to the third embodiment, and FIG.
  • FIG. 8B is a cross-sectional view taken along the section line CC in FIG. 8A.
  • FIG. 9A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor shown in FIG. 8, showing a cut surface at the same position as FIG. 8 (b), and FIG. It is principal part sectional drawing of the pressure sensor in the integrated circuit area
  • FIG. 9B (a) is a schematic cross-sectional view showing the next step of FIG. 9A (a), and FIG. 9B (b) is a plan view in the state of FIG. 9B (a).
  • 9C (a) is a schematic cross-sectional view showing the next step of FIG. 9B (a), and FIG.
  • FIG. 9C (b) is the same as FIG. 9A (b) at the same time as FIG. 9C (a).
  • the cut surface at the position is shown.
  • FIG. 9D is a schematic cross-sectional view showing the next step of FIG. 9C (a).
  • FIG. 9E is a schematic cross-sectional view showing a step subsequent to FIG. 9D.
  • 9F (a) is a schematic cross-sectional view showing the next step of FIG. 9E
  • FIG. 9F (b) is a plan view in the state of FIG. 9F (a)
  • FIG. 9F (c) 9C shows a cut surface at the same position as FIG. 9A (b) at the same time as FIG. 9F (a).
  • FIG. 9D is a schematic cross-sectional view showing the next step of FIG. 9C (a).
  • FIG. 9E is a schematic cross-sectional view showing a step subsequent to FIG. 9D.
  • 9F (a) is a schematic cross-sectional view showing
  • 9G (a) is a schematic cross-sectional view showing the next step of FIG. 9F (a), and FIG. 9G (b) is a plan view in the state of FIG. 9G (a).
  • 9H (a) is a schematic cross-sectional view showing the next step of FIG. 9G (a), and FIG. 9H (b) is the same as FIG. 9A (b) at the same time as FIG. 9H (a).
  • the cut surface at the position is shown.
  • 9I (a) is a schematic cross-sectional view showing the next step of FIG. 9H (a)
  • FIG. 9I (b) is the same as FIG. 9A (b) at the same time as FIG. 9I (a).
  • the cut surface at the position is shown.
  • 9J (a) is a schematic cross-sectional view showing the next step of FIG. 9I (a), and FIG. 9J (b) is the same as FIG. 9A (b) at the same time as FIG. 9J (a).
  • the cut surface at the position is shown.
  • 9K (a) is a schematic cross-sectional view showing the next step of FIG. 9J (a), and FIG. 9K (b) is the same as FIG. 9A (b) at the same time as FIG. 9K (a).
  • the cut surface at the position is shown.
  • 9L (a) is a schematic cross-sectional view showing the next step of FIG. 9K (a), and FIG. 9L (b) is the same as FIG. 9A (b) at the same time as FIG. 9L (a).
  • FIG. 9M (a) is a schematic cross-sectional view showing the next step of FIG. 9L (a), and FIG. 9M (b) is the same as FIG. 9A (b) at the same time as FIG. 9M (a).
  • FIG. 9N is a schematic cross-sectional view showing a step subsequent to FIG. 9M (b).
  • FIG. 9O (a) is a schematic cross-sectional view at the same position as FIG. 8 (b), showing the next step of FIG. 9N, and FIG. 9O (b) is the same time point as FIG. 9O (a).
  • FIG. 9B shows a cut surface at the same position as FIG. 9A (b).
  • FIG. 9P is a schematic cross-sectional view showing a step subsequent to FIG. 9O (b).
  • FIG. 9Q (a) is a schematic cross-sectional view at the same position as FIG. 8 (b) showing the next step of FIG. 9P, and
  • FIG. 9Q (b) is the same time point as FIG. 9Q (a).
  • FIG. 9B shows a cut surface at the same position as FIG. 9A (b).
  • FIG. 10A is an enlarged plan view of a pressure sensor according to the fourth embodiment, and FIG. 10B is a cross-sectional view taken along a section line DD in FIG. 10A.
  • FIG. 11A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor shown in FIG. 10, showing a cut surface at the same position as FIG.
  • FIG. 11B (a) is a schematic cross-sectional view showing the next step of FIG. 11A (a), and FIG. 11B (b) is a plan view in the state of FIG. 11B (a).
  • 11C (a) is a schematic cross-sectional view showing the next step of FIG. 11B (a), and FIG. 11C (b) is the same as FIG. 11A (b) at the same time as FIG. 11C (a). The cut surface at the position is shown.
  • FIG. 11D is a schematic cross-sectional view showing a step subsequent to FIG. 11C (a).
  • FIG. 11E is a schematic cross-sectional view showing a step subsequent to FIG. 11D.
  • 11F (a) is a schematic cross-sectional view showing the next step of FIG. 11E
  • FIG. 11F (b) is a plan view in the state of FIG. 11F (a)
  • FIG. 11F (c) FIG. 11B shows a cut surface at the same position as FIG. 11A (b) at the same time as FIG. 11F (a).
  • FIG. 11G (a) is a schematic cross-sectional view showing the next step of FIG. 11F (a)
  • FIG. 11G (b) is a plan view in the state of FIG. 11G (a).
  • FIG. 11H is a schematic cross-sectional view showing a step subsequent to FIG. 11G (a).
  • FIG. 11H is a schematic cross-sectional view showing a step subsequent to FIG. 11G (a).
  • FIG. 11I (a) is a schematic cross-sectional view showing the next step of FIG. 11H
  • FIG. 11I (b) is a plan view in the state of FIG. 11I (a).
  • FIG. 11J (a) is a schematic cross-sectional view showing the next step of FIG. 11I (a)
  • FIG. 11J (b) is a plan view in the state of FIG. 11J (a).
  • FIG. 11K (a) is a schematic cross-sectional view showing the next step of FIG. 11J (a)
  • FIG. 11K (b) is the same as FIG. 11A (b) at the same time as FIG. 11K (a).
  • the cut surface at the position is shown.
  • 11L (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 11K (a), and FIG. 11L (b) is the same as FIG. 11A (b) at the same time as FIG. 11L (a).
  • the cut surface at the position is shown.
  • 11M (a) is a schematic cross-sectional view showing the next step of FIG. 11L (a), and FIG. 11M (b) is the same as FIG. 11A (b) at the same time as FIG. 11M (a).
  • the cut surface at the position is shown.
  • 11N (a) is a schematic cross-sectional view showing the next step of FIG. 11M (a), and FIG. 11N (b) is the same as FIG. 11A (b) at the same time as FIG. 11N (a).
  • the cut surface at the position is shown.
  • FIG. 11O (a) is a schematic cross-sectional view showing the next step of FIG. 11N (a), and FIG. 11O (b) is the same as FIG. 11A (b) at the same time as FIG. 11O (a).
  • the cut surface at the position is shown.
  • 11P (a) is a schematic cross-sectional view showing the next step of FIG. 11O (a), and FIG. 11P (b) is the same as FIG. 11A (b) at the same time as FIG. 11P (a).
  • FIG. 11Q is a schematic cross-sectional view showing a step subsequent to FIG. 11P (b).
  • FIG. 11R (a) is a schematic cross-sectional view at the same position as FIG. 10 (b), showing the next step of FIG.
  • FIG. 11Q, and FIG. 11R (b) is the same time as FIG. 11R (a).
  • FIG. 11B shows a cut surface at the same position as FIG. 11A (b).
  • FIG. 11S is a schematic cross-sectional view showing a step subsequent to FIG. 11R (b).
  • 11T (a) is a schematic cross-sectional view at the same position as FIG. 10 (b), showing the next step of FIG. 11S, and FIG. 11T (b) is at the same time as FIG. 11T (a).
  • FIG. 11B shows a cut surface at the same position as FIG. 11A (b).
  • FIG. 12 is an enlarged plan view of a pressure sensor according to the fifth embodiment.
  • 13A is a cross-sectional view taken along the section line AA of FIG.
  • FIG. 14A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the fifth embodiment, showing a cut surface at the same position as FIG. 13 (a), and FIG. 14A (b)
  • FIG. 14B shows a cut surface at the same position as FIG. 13B at the same time as FIG. 14A (a).
  • FIG. 14B (a) is a schematic cross-sectional view showing the next step of FIG. 14A (a)
  • FIG. 14B (b) is a plan view in the state of FIG. 14B (a).
  • 14C (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 14B (a), and FIG. 14C (b) is the same as FIG. 13 (b) at the same time as FIG. 14C (a).
  • the cut surface at the position is shown.
  • 14D (a) is a schematic cross-sectional view showing the next step of FIG. 14C (a)
  • FIG. 14D (b) is a plan view in the state of FIG. 14D (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 13B at the same time as FIG. 14D (a).
  • FIG. 14E (a) is a schematic cross-sectional view showing the next step of FIG. 14D (a)
  • FIG. 14E (b) is a plan view in the state of FIG. 14E (a).
  • FIG. 14F is a schematic cross-sectional view showing a step subsequent to FIG. 14E (a).
  • FIG. 14G (a) is a schematic cross-sectional view showing the next step of FIG. 14F
  • FIG. 14G (b) is a plan view in the state of FIG. 14G (a).
  • 14H (a) is a schematic cross-sectional view showing the next step of FIG. 14G (a)
  • FIG. 14H (b) is the same as FIG. 13 (b) at the same time as FIG. 14H (a).
  • the cut surface at the position is shown.
  • 14I (a) is a schematic cross-sectional view showing the next step of FIG. 14H (a)
  • FIG. 14I (b) is the same as FIG. 13 (b) at the same time as FIG.
  • FIG. 14J (a) is a schematic cross-sectional view showing the next step of FIG. 14I (a), and FIG. 14J (b) is the same as FIG. 13 (b) at the same time as FIG. 14J (a).
  • the cut surface at the position is shown.
  • 14K (a) is a schematic cross-sectional view showing the next step of FIG. 14J (a), and FIG. 14K (b) is the same as FIG. 13 (b) at the same time as FIG. 14K (a).
  • the cut surface at the position is shown.
  • 14L (a) is a schematic cross-sectional view showing the next step of FIG. 14K (a), and FIG. 14L (b) is the same as FIG.
  • FIG. 14M (a) is a schematic cross-sectional view showing the next step of FIG. 14L (a), and FIG. 14M (b) is the same as FIG. 13 (b) at the same time as FIG. 14M (a).
  • FIG. 14N is a schematic cross-sectional view showing a step subsequent to FIG. 14M (b).
  • 14A (a) shows a cut surface at the same position as FIG. 13 (a), showing the next step of FIG. 14N
  • FIG. 14O (b) shows FIG. 13 at the same time as FIG. 14O (a).
  • the cut surface in the same position as (b) is shown.
  • FIG. 14P is a schematic cross-sectional view showing a step subsequent to FIG. 14O (b).
  • FIG. 14Q (a) shows a cut surface at the same position as FIG. 13 (a), showing the next step of FIG. 14P, and
  • FIG. 14Q (b) shows FIG. 13 at the same time as FIG. 14Q (a).
  • the cut surface in the same position as (b) is shown.
  • FIG. 15 is a cross-sectional view taken along line AA in FIG. 12 in the case of the pressure sensor of the sixth embodiment.
  • FIG. 16A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the sixth embodiment, showing a cut surface at the same position as FIG. 15, and FIG.
  • FIG. 16B (a) is a schematic cross-sectional view showing the next step of FIG. 16A (a), and FIG. 16B (b) is a plan view in the state of FIG. 16B (a).
  • 16C (a) is a schematic cross-sectional view showing the next step of FIG. 16B (a), and FIG. 16C (b) is the same as FIG. 13 (b) at the same time as FIG. 16C (a).
  • the cut surface at the position is shown.
  • FIG. 16D is a schematic cross-sectional view showing a step subsequent to FIG. 16C (a).
  • FIG. 16E is a schematic cross-sectional view showing a step subsequent to FIG. 16D.
  • FIG. 16F (a) is a schematic cross-sectional view showing the next step of FIG. 16E
  • FIG. 16F (b) is a plan view in the state of FIG. 16F (a)
  • FIG. 16F (c) The cut surface in the same position as FIG.13 (b) in the same time as FIG.16F (a) is shown.
  • FIG. 16G (a) is a schematic cross-sectional view showing the next step of FIG. 16F (a)
  • FIG. 16G (b) is a plan view in the state of FIG. 16G (a).
  • FIG. 16H is a schematic sectional view showing a step subsequent to FIG. 16G (a).
  • FIG. 16I (a) is a schematic cross-sectional view showing the next step of FIG. 16H, and FIG.
  • 16I (b) is a plan view in the state of FIG. 16I (a).
  • 16J (a) is a schematic cross-sectional view showing the next step of FIG. 16I (a)
  • FIG. 16J (b) is the same as FIG. 13 (b) at the same time as FIG. 16J (a).
  • the cut surface at the position is shown.
  • 16K (a) is a schematic cross-sectional view showing the next step of FIG. 16J (a)
  • FIG. 16K (b) is the same as FIG. 13 (b) at the same time as FIG. 16K (a).
  • the cut surface at the position is shown.
  • 16L (a) is a schematic cross-sectional view showing the next step of FIG. 16K (a)
  • FIG. 16L (b) is the same as FIG.
  • FIG. 16M (a) is a schematic cross-sectional view showing the next step of FIG. 16L (a), and FIG. 16M (b) is the same as FIG. 13 (b) at the same time as FIG. 16M (a).
  • the cut surface at the position is shown.
  • 16N (a) is a schematic cross-sectional view showing the next step of FIG. 16M (a), and FIG. 16N (b) is the same as FIG. 13 (b) at the same time as FIG. 16N (a).
  • FIG. 16O (a) is a schematic cross-sectional view showing the next step of FIG. 16N (a), and FIG.
  • FIG. 16O (b) is the same as FIG. 13 (b) at the same time as FIG. 16O (a).
  • the cut surface at the position is shown.
  • FIG. 16P is a schematic cross-sectional view showing a step subsequent to FIG. 16O (b).
  • FIG. 16Q (a) shows a cut surface at the same position as FIG. 15 showing the next step of FIG. 16P
  • FIG. 16Q (b) shows FIG. 13 (b) at the same time as FIG. 16Q (a).
  • FIG. 16R is a schematic cross-sectional view showing a step subsequent to FIG. 16Q (b).
  • FIG. 16S (a) shows a cut surface at the same position as FIG. 15 showing the next step of FIG. 16R, and FIG.
  • FIG. 16S (b) shows FIG. 13 (b) at the same time as FIG. 16S (a).
  • the cut surface at the same position is shown.
  • FIG. 17 is a cross-sectional view taken along line AA in FIG. 12 in the case of the pressure sensor of the seventh embodiment.
  • 18A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the seventh embodiment, showing a cut surface at the same position as FIG. 17, and
  • FIG. 18A (b) is a cross-sectional view of FIG.
  • the cut surface in the same position as FIG.13 (b) in the same time as (a) is shown.
  • FIG. 18B (a) is a schematic cross-sectional view showing the next step of FIG. 18A (a), and FIG.
  • 18B (b) is a plan view in the state of FIG. 18B (a).
  • 18C (a) is a schematic cross-sectional view showing the next step of FIG. 18B (a)
  • FIG. 18C (b) is the same as FIG. 13 (b) at the same time as FIG. 18C (a).
  • the cut surface at the position is shown.
  • 18D (a) is a schematic cross-sectional view showing the next step of FIG. 18C (a)
  • FIG. 18D (b) is a plan view in the state of FIG. 18D (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 13B at the same time point as FIG. 8D (a).
  • FIG. 18E (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 18D (a), and FIG. 18E (b) is a plan view in the state of FIG. 18E (a).
  • FIG. 18F is a schematic cross-sectional view showing a step subsequent to FIG. 18E (a).
  • FIG. 18G (a) is a schematic cross-sectional view showing the next step of FIG. 18F
  • FIG. 18G (b) is a plan view in the state of FIG. 18G (a).
  • 18H (a) is a schematic cross-sectional view showing the next step of FIG. 18G (a)
  • FIG. 18H (b) is the same as FIG. 13 (b) at the same time as FIG. 18H (a).
  • the cut surface at the position is shown.
  • 18I (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 18H (a), and FIG. 18I (b) is the same as FIG. 13 (b) at the same time as FIG. 18I (a).
  • the cut surface at the position is shown.
  • 18J (a) is a schematic cross-sectional view showing the next step of FIG. 18I (a), and FIG. 18J (b) is the same as FIG. 13 (b) at the same time as FIG. 18J (a).
  • the cut surface at the position is shown.
  • FIG. 18K (a) is a schematic cross-sectional view showing the next step of FIG. 18J (a), and FIG. 18K (b) is the same as FIG. 13 (b) at the same time as FIG. 18K (a).
  • the cut surface at the position is shown.
  • 18L (a) is a schematic cross-sectional view showing the next step of FIG. 18K (a), and FIG. 18L (b) is the same as FIG. 13 (b) at the same time as FIG. 18L (a).
  • the cut surface at the position is shown.
  • 18M (a) is a schematic cross-sectional view showing the next step of FIG. 18L (a), and FIG. 18M (b) is the same as FIG. 13 (b) at the same time as FIG. 18M (a).
  • the cut surface at the position is shown.
  • FIG. 18N is a schematic cross-sectional view showing a step subsequent to FIG. 18M (b).
  • FIG. 18O (a) shows a cut surface at the same position as FIG. 17 showing the next step of FIG. 18N, and FIG.
  • FIG. 18O (b) shows FIG. 13 (b) at the same time as FIG. 18O (a).
  • the cut surface at the same position is shown.
  • FIG. 18P is a schematic cross-sectional view showing a step subsequent to FIG. 18O (b).
  • FIG. 18Q (a) shows a cut surface at the same position as FIG. 17 showing the next step of FIG. 18P
  • FIG. 18Q (b) shows FIG. 13 (b) at the same time as FIG. 18Q (a).
  • FIG. 19 is an enlarged plan view of a pressure sensor according to the eighth embodiment.
  • 20A is a cross-sectional view taken along the section line AA of FIG. 19, and FIG.
  • FIG. 20B is a cross-sectional view of the main part of the pressure sensor in the integrated circuit region of FIG.
  • FIG. 21A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the eighth embodiment, showing a cut surface at the same position as FIG. 20 (a), and FIG. The cut surface in the same position as FIG.20 (b) in the same time as FIG.21A (a) is shown.
  • FIG. 21B (a) is a schematic cross-sectional view showing the next step of FIG. 21A (a)
  • FIG. 21B (b) is a plan view in the state of FIG. 21B (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG. 21B (a).
  • FIG. 21A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the eighth embodiment, showing a cut surface at the same position as FIG. 20 (a), and FIG. The cut surface in the same position as FIG
  • FIG. 21C is a schematic cross-sectional view showing a step subsequent to FIG. 21B (a).
  • FIG. 21D (a) is a schematic cross-sectional view showing the next step of FIG. 21C
  • FIG. 21D (b) is the same position as FIG. 20 (b) at the same time as FIG. 21D (a).
  • the cut surface is shown.
  • FIG. 21E (a) is a schematic cross-sectional view showing the next step of FIG. 21D (a)
  • FIG. 21E (b) is the same as FIG. 20 (b) at the same time as FIG. 21E (a).
  • the cut surface at the position is shown.
  • 21F (a) is a schematic cross-sectional view showing the next step of FIG. 21E (a), FIG.
  • FIG. 21F (b) is a plan view in the state of FIG. 21F (a), and FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG. 21F (a).
  • FIG. 21G (a) is a schematic cross-sectional view showing the next step of FIG. 21F (a), and FIG. 21G (b) is the same as FIG. 20 (b) at the same time as FIG. 21G (a). The cut surface at the position is shown.
  • FIG. 21H (a) is a schematic cross-sectional view showing the next step of FIG. 21G (a), and FIG. 21H (b) is a plan view in the state of FIG. 21H (a).
  • FIG. 21H (a) is a schematic cross-sectional view showing the next step of FIG. 21G (a)
  • FIG. 21H (b) is a plan view in the state of FIG. 21H (a).
  • 21I (a) is a schematic cross-sectional view showing the next step of FIG. 21H (a), and FIG. 21I (b) is the same as FIG. 20 (b) at the same time as FIG. 21I (a).
  • the cut surface at the position is shown.
  • 21J (a) is a schematic cross-sectional view showing the next step of FIG. 21I (a), and FIG. 21J (b) is the same as FIG. 20 (b) at the same time as FIG. 21J (a).
  • the cut surface at the position is shown.
  • 21K (a) is a schematic cross-sectional view showing the next step of FIG. 21J (a), and FIG. 21K (b) is the same as FIG. 20 (b) at the same time as FIG. 21K (a).
  • FIG. 21L (a) is a schematic cross-sectional view showing the next step of FIG. 21K (a), and FIG. 21L (b) is the same as FIG. 20 (b) at the same time as FIG. 21L (a).
  • the cut surface at the position is shown.
  • 21M (a) is a schematic cross-sectional view showing the next step of FIG. 21L (a), and FIG. 21M (b) is the same as FIG. 20 (b) at the same time as FIG. 21M (a).
  • the cut surface at the position is shown.
  • 21N (a) is a schematic cross-sectional view showing the next step of FIG. 21M (a), and FIG. 21N (b) is the same as FIG. 20 (b) at the same time as FIG.
  • FIG. 21N (a).
  • the cut surface at the position is shown.
  • FIG. 21O is a schematic cross-sectional view showing a step subsequent to FIG. 21N (b).
  • FIG. 21P (a) shows a cut surface at the same position as FIG. 20 (a), showing the next step of FIG. 21O
  • FIG. 21P (b) is a view at the same time as FIG. 21P (a).
  • the cut surface in the same position as (b) is shown.
  • FIG. 21Q is a schematic cross-sectional view showing a step subsequent to FIG. 21P (b).
  • FIG. 21R (a) shows a cut surface at the same position as FIG. 20 (a), showing the next step of FIG. 21Q
  • FIG. 21R (b) is a view at the same time as FIG.
  • FIG. 22A is an enlarged plan view of the pressure sensor according to the ninth embodiment
  • FIG. 22B is a cross-sectional view taken along the line BB in FIG. 22A
  • FIG. 23A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the ninth embodiment, showing a cut surface at the same position as FIG. 22B, and FIG. The cut surface in the same position as FIG.20 (b) in the same time as FIG.23A (a) is shown.
  • FIG. 23B (a) is a schematic cross-sectional view showing the next step of FIG. 23A (a)
  • FIG. 23B (b) is a plan view in the state of FIG.
  • FIG. 23B (a), and FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG. 23B (a).
  • FIG. 23C (a) is a schematic cross-sectional view showing the next step of FIG. 23B (a), and FIG. 23C (b) is a plan view in the state of FIG. 23C (a).
  • FIG. 23D (a) is a schematic cross-sectional view showing the next step of FIG. 23C (a), and FIG. 23D (b) is the same as FIG. 20 (b) at the same time as FIG. 23D (a).
  • the cut surface at the position is shown.
  • FIG. 23E (a) is a schematic cross-sectional view showing the next step of FIG. 23D (a), FIG.
  • FIG. 23E (b) is a plan view in the state of FIG. 23E (a), and FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG.
  • FIG. 23F is a schematic cross-sectional view showing a step subsequent to FIG. 23E (a).
  • FIG. 23G (a) is a schematic cross-sectional view showing the next step of FIG. 23F
  • FIG. 23G (b) is the same position as FIG. 20 (b) at the same time as FIG. 23G (a).
  • the cut surface is shown.
  • FIG. 23H (a) is a schematic cross-sectional view showing the next step of FIG. 23G (a)
  • FIG. 23H (b) is the same as FIG. 20 (b) at the same time as FIG.
  • FIG. 23I (a) is a schematic cross-sectional view showing the next step of FIG. 23H (a)
  • FIG. 23I (b) is a plan view in the state of FIG. 23I (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG.
  • FIG. 23J (a) is a schematic cross-sectional view showing the next step of FIG. 23I (a)
  • FIG. 23J (b) is the same as FIG. 20 (b) at the same time as FIG. 23J (a).
  • FIG. 23K (a) is a schematic cross-sectional view showing the next step of FIG. 23J (a)
  • FIG. 23K (a) is a schematic cross-sectional view showing the next step of FIG. 23J (a)
  • 23K (b) is a plan view in the state of FIG. 23K (a).
  • 23L (a) is a schematic cross-sectional view showing the next step of FIG. 23K (a)
  • FIG. 23L (b) is the same as FIG. 20 (b) at the same time as FIG. 23L (a).
  • the cut surface at the position is shown.
  • FIG. 23M (a) is a schematic cross-sectional view showing the next step of FIG. 23L (a)
  • FIG. 23M (b) is the same as FIG. 20 (b) at the same time as FIG. 23M (a).
  • the cut surface at the position is shown.
  • 23N (a) is a schematic cross-sectional view showing the next step of FIG. 23M (a), and FIG.
  • FIG. 23N (b) is the same as FIG. 20 (b) at the same time as FIG. 23N (a).
  • the cut surface at the position is shown.
  • FIG. 23O (a) is a schematic cross-sectional view showing the next step of FIG. 23N (a)
  • FIG. 23O (b) is the same as FIG. 20 (b) at the same time as FIG. 23O (a).
  • the cut surface at the position is shown.
  • FIG. 23P (a) is a schematic cross-sectional view showing the next step of FIG. 23O (a)
  • FIG. 23P (b) is the same as FIG. 20 (b) at the same time as FIG. 23P (a).
  • the cut surface at the position is shown.
  • FIG. 23Q (a) is a schematic cross-sectional view showing the next step of FIG. 23P (a), and FIG. 23Q (b) is the same as FIG. 20 (b) at the same time as FIG. 23Q (a).
  • the cut surface at the position is shown.
  • FIG. 23R is a schematic cross-sectional view showing a step subsequent to FIG. 23Q (b).
  • FIG. 23S (a) shows a cut surface at the same position as FIG. 22 (b), showing the next step of FIG. 23R, and FIG. 23S (b) is a view at the same time as FIG. 23S (a).
  • FIG. 23T is a schematic cross-sectional view showing a step subsequent to FIG. 23S (b).
  • FIG. 23U (a) shows a cut surface at the same position as FIG. 22 (b), showing the next step of FIG. 23T
  • FIG. 23U (b) is a view at the same time as FIG. 23U (a).
  • the cut surface in the same position as (b) is shown.
  • FIG. 24A is an enlarged plan view of the pressure sensor according to the tenth embodiment
  • FIG. 24B is a cross-sectional view taken along the section line CC in FIG.
  • FIG. 25A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the tenth embodiment, showing a cut surface at the same position as FIG. 24 (b), FIG.
  • FIG. 25A (b) The cut surface in the same position as FIG.20 (b) in the same time as FIG.25A (a) is shown.
  • FIG. 25B (a) is a schematic cross-sectional view showing the next step of FIG. 25A (a)
  • FIG. 25B (b) is a plan view in the state of FIG. 25B (a).
  • FIG. 25C (a) is a schematic cross-sectional view showing the next step of FIG. 25B (a)
  • FIG. 25C (b) is the same as FIG. 20 (b) at the same time as FIG. 25C (a).
  • the cut surface at the position is shown.
  • 25D (a) is a schematic cross-sectional view showing the next step of FIG. 25C (a), and FIG.
  • 25D (b) is the same as FIG. 20 (b) at the same time as FIG. 25D (a).
  • the cut surface at the position is shown.
  • 25E (a) is a schematic cross-sectional view showing the next step of FIG. 25D (a)
  • FIG. 25E (b) is a plan view in the state of FIG. 25E (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG. 25E (a).
  • FIG. 25F is a schematic sectional view showing a step subsequent to FIG. 25E (a).
  • FIG. 25G (a) is a schematic cross-sectional view showing the next step of FIG. 25F
  • FIG. 25G (b) is the same position as FIG.
  • FIG. 25H (a) is a schematic cross-sectional view showing the next step of FIG. 25G (a)
  • FIG. 25H (b) is the same as FIG. 20 (b) at the same time as FIG. 25H (a).
  • the cut surface at the position is shown.
  • FIG. 25I (a) is a schematic cross-sectional view showing the next step of FIG. 25H (a)
  • FIG. 25I (b) is a plan view in the state of FIG. 25I (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG. 25I (a).
  • 25J (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 25I (a), and FIG. 25J (b) is the same as FIG. 20 (b) at the same time as FIG. 25J (a).
  • the cut surface at the position is shown.
  • FIG. 25K (a) is a schematic cross-sectional view showing the next step of FIG. 25J (a)
  • FIG. 25K (b) is a plan view in the state of FIG. 25K (a).
  • 25L (a) is a schematic cross-sectional view showing the next step of FIG. 25K (a)
  • FIG. 25L (b) is the same as FIG. 20 (b) at the same time as FIG. 25L (a).
  • the cut surface at the position is shown.
  • 25M (a) is a schematic cross-sectional view showing the next step of FIG. 25L (a), and FIG.
  • 25M (b) is the same as FIG. 20 (b) at the same time as FIG. 25M (a).
  • the cut surface at the position is shown.
  • 25N (a) is a schematic cross-sectional view showing the next step of FIG. 25M (a)
  • FIG. 25N (b) is the same as FIG. 20 (b) at the same time as FIG. 25N (a).
  • the cut surface at the position is shown.
  • FIG. 25O (a) is a schematic cross-sectional view showing the next step of FIG. 25N (a)
  • FIG. 25O (b) is the same as FIG. 20 (b) at the same time as FIG. 25O (a).
  • the cut surface at the position is shown.
  • FIG. 25P (a) is a schematic cross-sectional view showing the next step of FIG.
  • FIG. 25O (a), and FIG. 25P (b) is the same as FIG. 20 (b) at the same time as FIG. 25P (a).
  • the cut surface at the position is shown.
  • FIG. 25Q (a) is a schematic cross-sectional view showing the next step of FIG. 25P (a), and FIG. 25Q (b) is the same as FIG. 20 (b) at the same time as FIG. 25Q (a).
  • the cut surface at the position is shown.
  • FIG. 25R is a schematic sectional view showing a step subsequent to FIG. 25Q (b).
  • FIG. 25S (a) shows a cut surface at the same position as FIG. 24 (b), showing the next step of FIG. 25R, and
  • FIG. 25S (b) is a view at the same time as FIG. 25S (a).
  • FIG. 25T is a schematic cross-sectional view showing a step subsequent to FIG. 25S (b).
  • FIG. 25U (a) shows a cut surface at the same position as FIG. 24 (b), showing the next step of FIG. 25T, and
  • FIG. 25U (b) is a view at the same time as FIG. 25U (a).
  • FIG. 26A is an enlarged plan view of the pressure sensor according to the eleventh embodiment, and
  • FIG. 26B is a cross-sectional view taken along the section line DD in FIG. FIG.
  • FIG. 27A (a) is a schematic cross-sectional view showing the manufacturing process of the pressure sensor of the eleventh embodiment, showing a cut surface at the same position as FIG. 26 (b), and FIG. The cut surface in the same position as FIG.20 (b) in the same time as FIG.27A (a) is shown.
  • FIG. 27B (a) is a schematic cross-sectional view showing the next step of FIG. 27A (a), and FIG. 27B (b) is a plan view in the state of FIG. 27B (a).
  • 27C (a) is a schematic cross-sectional view showing the next step of FIG. 27B (a), and FIG. 27C (b) is the same as FIG. 20 (b) at the same time as FIG. 27C (a).
  • FIG. 27D (a) is a schematic cross-sectional view showing the next step of FIG. 27C (a), and FIG. 27D (b) is the same as FIG. 20 (b) at the same time as FIG. 27D (a).
  • the cut surface at the position is shown.
  • 27E (a) is a schematic cross-sectional view showing the next step of FIG. 27D (a)
  • FIG. 27E (b) is a plan view in the state of FIG. 27E (a)
  • FIG. ) Shows a cut surface at the same position as FIG. 20B at the same time as FIG.
  • FIG. 27F (a) is a schematic cross-sectional view showing the next step of FIG. 27E (a), and FIG.
  • FIG. 27F (b) is a plan view in the state of FIG. 27F (a).
  • FIG. 27G (a) is a schematic cross-sectional view showing the next step of FIG. 27F (a)
  • FIG. 27G (b) is the same as FIG. 20 (b) at the same time as FIG. 27G (a).
  • the cut surface at the position is shown.
  • 27H (a) is a schematic cross-sectional view showing the next step of FIG. 27G (a)
  • FIG. 27H (b) is a plan view in the state of FIG. 27H (a)
  • FIG. ) Shows the cut surface at the same position as FIG. 20B at the same time as FIG. 27H (a).
  • FIG. 27I is a schematic cross-sectional view showing a step subsequent to FIG.
  • FIG. 27J (a) is a schematic cross-sectional view showing the next step of FIG. 27I
  • FIG. 27J (b) is the same position as FIG. 20 (b) at the same time as FIG. 27J (a).
  • the cut surface is shown.
  • FIG. 27K (a) is a schematic cross-sectional view showing the next step of FIG. 27J (a)
  • FIG. 27K (b) is the same as FIG. 20 (b) at the same time as FIG. 27K (a).
  • the cut surface at the position is shown.
  • 27L (a) is a schematic cross-sectional view showing the next step of FIG. 27K (a)
  • FIG. 27L (b) is a plan view in the state of FIG. 27L (a)
  • FIG. 27M (a) is a schematic cross-sectional view showing the next step of FIG. 27L (a), and FIG. 27M (b) is the same as FIG. 20 (b) at the same time as FIG. 27M (a).
  • FIG. 27N (a) is a schematic cross-sectional view showing the next step of FIG. 27M (a)
  • FIG. 27N (b) is a plan view in the state of FIG. 27N (a).
  • 27O (a) is a schematic cross-sectional view showing the next step of FIG. 27N (a)
  • FIG. 27O (b) is the same as FIG.
  • FIG. 27P (a) is a schematic cross-sectional view showing the next step of FIG. 27O (a)
  • FIG. 27P (b) is the same as FIG. 20 (b) at the same time as FIG. 27P (a).
  • the cut surface at the position is shown.
  • FIG. 27Q (a) is a schematic cross-sectional view showing the next step of FIG. 27P (a)
  • FIG. 27Q (b) is the same as FIG. 20 (b) at the same time as FIG. 27Q (a).
  • the cut surface at the position is shown.
  • 27R (a) is a schematic cross-sectional view showing the next step of FIG. 27Q (a), and FIG.
  • FIG. 27R (b) is the same as FIG. 20 (b) at the same time as FIG. 27R (a).
  • the cut surface at the position is shown.
  • 27S (a) is a schematic cross-sectional view showing the next step of FIG. 27R (a)
  • FIG. 27S (b) is the same as FIG. 20 (b) at the same time as FIG. 27S (a).
  • the cut surface at the position is shown.
  • FIG. 27T (a) is a schematic cross-sectional view showing the next step of FIG. 27S (a)
  • FIG. 27T (b) is the same as FIG. 20 (b) at the same time as FIG. 27T (a).
  • the cut surface at the position is shown.
  • FIG. 27U is a schematic cross-sectional view showing a step subsequent to FIG.
  • FIG. 27V (a) shows a cut surface at the same position as FIG. 26 (b), showing the next step of FIG. 27U
  • FIG. 27V (b) shows FIG. 20 at the same time as FIG. 27V (a).
  • the cut surface in the same position as (b) is shown.
  • FIG. 27W is a schematic cross-sectional view showing a step subsequent to FIG. 27V (b).
  • FIG. 27X (a) shows a cut surface at the same position as FIG. 26 (b), showing the next step of FIG. 27W, and FIG. 27X (b) shows FIG. 20 at the same time as FIG. 27X (a).
  • the cut surface in the same position as (b) is shown.
  • 28A is a plan view of a circular diaphragm
  • FIG. 28B is a plan view of a quadrangular diaphragm with four corners being perpendicular, and FIG. 28C is a rounded corner. It is a top view of the obtained square-shaped diaphragm.
  • FIG. 29 is a graph showing the relationship between the diaphragm diameter and the sensitivity of the pressure sensor.
  • FIG. 30 is a graph showing the relationship between the diaphragm thickness and the sensitivity of the pressure sensor.
  • FIG. 1 is a schematic plan view of a silicon substrate used in the manufacturing process of a pressure sensor according to an embodiment of the present invention.
  • the silicon substrate 2 is made of silicon that is crystal-grown while adding P-type or N-type impurities.
  • the silicon substrate 2 is preferably a low resistance having a specific resistance of 5 to 100 m ⁇ ⁇ cm, for example.
  • FIG. 2 is an enlarged plan view of a pressure sensor according to a first embodiment.
  • 3A is a cross-sectional view taken along the section line AA of FIG. 2
  • FIG. 3B is a cross-sectional view of the main part of the pressure sensor in the integrated circuit region of FIG.
  • FIG. 4 is a circuit diagram of a bridge circuit composed of metal wiring and piezoresistors.
  • each pressure sensor 1 includes a silicon substrate 2 having a size corresponding to the rectangular region 3.
  • the surface 4 of the silicon substrate 2 is covered with a covering layer 5.
  • an insulating layer 6 is formed on the surface of the covering layer 5.
  • the covering layer 5 and the insulating layer 6 are both made of, for example, silicon oxide (SiO 2 ).
  • the back surface 7 of the silicon substrate 2 is an exposed surface.
  • a reference pressure chamber 8 is formed inside the silicon substrate 2.
  • the reference pressure chamber 8 is a flat cavity (flat space) that extends parallel to the front surface 4 and the back surface 7 of the silicon substrate 2 and has a low height in the vertical direction (thickness direction of the silicon substrate 2). is there. That is, the reference pressure chamber 8 has a dimension in a direction parallel to the front surface 4 and the back surface 7 larger than a dimension in the height direction.
  • One reference pressure chamber 8 is formed for each pressure sensor 1.
  • the reference pressure chamber 8 is formed in a circular shape in plan view (three-dimensionally cylindrical). Inside the silicon substrate 2, an etching stop layer 9 having a circular shape in plan view that partitions the reference pressure chamber 8 from the upper side (surface 4 side) is formed. The etching stop layer 9 has a larger diameter than the reference pressure chamber 8.
  • the reference pressure chamber 8 Since the reference pressure chamber 8 is formed in the silicon substrate 2, the portion facing the reference pressure chamber 8 (including the etching stop layer 9) on the surface 4 side of the silicon substrate 2 is thinner than the remaining portion.
  • the silicon substrate 2 has a diaphragm 10 having a circular shape in plan view on the surface 4 side with respect to the reference pressure chamber 8.
  • the diaphragm 10 is a thin film that can be displaced in the direction facing the reference pressure chamber 8 (the thickness direction of the silicon substrate 2).
  • the diaphragm 10 is a part of the silicon substrate 2 and is formed on the surface layer portion of the silicon substrate 2 so as to partition the reference pressure chamber 8.
  • the etching stop layer 9 is formed on the surface (lower surface) facing the reference pressure chamber 8 in the diaphragm 10, and forms a part of the diaphragm 10.
  • the surface opposite to the lower surface of the diaphragm 10 is the surface 4 of the silicon substrate 2.
  • the diameter of the diaphragm 10 is almost the same as the diameter of the reference pressure chamber 8, and is 200 to 600 ⁇ m in this embodiment.
  • the thickness of the diaphragm 10 is, for example, 0.5 to 1 ⁇ m. However, in FIG. 3A, the thickness of the diaphragm 10 is exaggerated in order to clearly represent the structure.
  • the diaphragm 10 is integrally supported by the remaining portion of the silicon substrate 2. In this embodiment, the diaphragm 10 is disposed at substantially the center of the rectangular region 3 in plan view (see FIG. 2).
  • the diaphragm 10 is formed with a plurality of circular through-holes 11 in a plan view at predetermined equal intervals over the entire area inside the outline of the diaphragm 10 (in other words, the outline of the reference pressure chamber 8 in a plan view). (See FIG. 2).
  • the plurality of through holes 11 are regularly arranged in a matrix along two directions intersecting in plan view. All the through holes 11 pass through a portion (including the coating layer 5 and the etching stop layer 9) between the coating layer 5 and the reference pressure chamber 8 on the surface 4 of the silicon substrate 2, and communicate with the reference pressure chamber 8. ing.
  • the diameter of each through hole 11 is 0.5 ⁇ m, for example.
  • the depth of each through hole 11 is, for example, 2 to 7 ⁇ m in this embodiment.
  • the inner wall surface of the through hole 11 is covered with a protective thin film 12 (side wall layer, side wall insulating layer) made of silicon oxide (SiO 2 ).
  • a protective thin film 12 (side wall layer, side wall insulating layer) made of silicon oxide (SiO 2 ).
  • an oxide film made of silicon oxide (SiO 2 ) formed by a CVD (Chemical Vapor Deposition) method is filled and embedded inside the protective thin film 12.
  • the oxide film filler 13 epibedding material
  • the reference pressure whose internal pressure is used as a reference for pressure detection.
  • the chamber 8 is sealed.
  • the reference pressure chamber 8 is maintained in a vacuum or a reduced pressure state (for example, 10 ⁇ 5 Torr).
  • the oxide film filled in the through holes 11 forms a filler 13 that closes each through hole 11 at each upper portion of the through hole 11.
  • the oxide film further forms a coating film 14 that is continuous below the filler 13.
  • the coating film 14 reaches the inside of the reference pressure chamber 8 and covers the entire inner wall surface of the reference pressure chamber 8.
  • each pressure sensor 1 further includes piezoresistors R1 to R4 as strain gauges, metal terminals 15 to 18, and metal wirings 19 to 22.
  • Piezoresistors R1 to R4 are diffused resistors formed in the surface layer portion (around the surface 4) of the silicon substrate 2 by introducing impurities such as boron (B) into the silicon substrate 2, and are also referred to as “gauges”.
  • the four piezoresistors R 1 to R 4 are arranged at substantially equal intervals along the circumferential direction of the substantially circular diaphragm 10.
  • the pair of piezoresistors R1 and R3 facing each other across the center of the diaphragm 10 is a rod extending along the radial direction of the circular contour L of the diaphragm 10, and is formed so as to straddle the inside and outside of the diaphragm 10 in plan view.
  • the other pair of piezoresistors R2 and R4 facing each other across the center of the diaphragm 10 has a rod shape extending along the tangential direction with respect to the contour L of the diaphragm 10, and is formed so as to be accommodated inside the diaphragm 10 in plan view. ing.
  • Relay wires 23 are connected to both ends of each of the piezoresistors R1 to R4.
  • the relay wiring 23 is also formed in the surface layer portion of the silicon substrate 2 by introducing impurities into the silicon substrate 2 in the same manner as the piezoresistors R1 to R4.
  • the relay wiring 23 is, for example, a P + region formed by introducing a high concentration of P-type impurities, and extends from the connected piezoresistor to the outside of the contour L of the diaphragm 10.
  • the metal terminals 15 to 18 include a ground terminal 15 (GND), a negative side voltage output terminal 16 (Vout ⁇ ), a voltage application terminal 17 (Vdd), and a positive side voltage output terminal 18 (Vout + ). It is out. These four metal terminals 15 to 18 are formed on the insulating layer 6 (see FIG. 3A), and are arranged one by one at the four corners of the rectangular region 3.
  • the metal terminals 15 to 18 are made of aluminum (Al) in this embodiment.
  • the metal wirings 19 to 22 are wirings for forming a bridge circuit (Wheatstone bridge) shown in FIG. 4 by bridge-connecting the piezoresistors R1 to R4.
  • the metal wiring 19 is a grounding wiring 19 that connects the piezoresistor R 3 and the piezoresistor R 4 outside the diaphragm 10 and is connected to the ground terminal 15.
  • the metal wiring 20 is a negative output wiring 20 that connects the piezoresistor R1 and the piezoresistor R4 outside the diaphragm 10 and is connected to the negative voltage output terminal 16.
  • the metal wiring 21 is a voltage application wiring 21 that connects the piezoresistor R1 and the piezoresistance R2 outside the diaphragm 10 and is connected to the voltage application terminal 17.
  • the metal wiring 22 is a positive output wiring 22 that connects the piezoresistor R 2 and the piezoresistor R 3 outside the diaphragm 10 and is connected to the positive voltage output terminal 18.
  • these metal wirings 19 to 22 are made of aluminum (Al) and are formed on the insulating layer 6 (see FIG. 3A).
  • Each of the metal wirings 19 to 22 extends linearly from the corresponding piezoresistor along the radial direction of the diaphragm 10, bends at a substantially right angle in the vicinity of the outer peripheral edge of the rectangular region 3, and forms the outer peripheral edge of the rectangular region 3. It extends in a straight line along and is connected to a corresponding metal terminal.
  • the metal wirings 19 to 22 and the piezo resistors R1 to R4 are relayed by the relay wiring 23.
  • the metal terminals 15 to 18 (metal terminal 16 in FIG. 3A) and the metal wirings 19 to 22 (metal wirings 20 and 21 in FIG. 3A) are nitrided. It is covered with a passivation film 25 made of silicon (SiN). In the passivation film 25, openings 26 for exposing the metal terminals 15 to 18 as pads are formed. In FIG. 2, illustration of the passivation film 25 is omitted.
  • the diaphragm 10 receives pressure (for example, gas pressure) from the surface 4 side of the silicon substrate 2, a differential pressure is generated between the inside and the outside of the reference pressure chamber 8, so that the diaphragm 10 is made of silicon. It is displaced in the thickness direction of the substrate 2. Due to the displacement, the silicon crystals constituting the piezo resistors R1 to R4 are distorted, and the resistance values of the piezo resistors R1 to R4 are changed.
  • pressure for example, gas pressure
  • the voltage between the output terminals 16 and 18 changes according to changes in the resistance values of the piezoresistors R1 to R4. Therefore, the magnitude of the pressure generated in the pressure sensor 1 can be detected based on the voltage change.
  • the outer peripheral edge specifically, the portion extending linearly along the outer peripheral edge of rectangular region 3 in each of metal wirings 19 to 22
  • An integrated circuit area 27 (area surrounded by a two-dot chain line) is provided between the diaphragm 10 and the diaphragm 10.
  • the integrated circuit region 27 is a substantially rectangular annular region surrounding the diaphragm 10 in plan view.
  • the pressure sensor 1 includes an integrated circuit portion 28 formed on the silicon substrate 2 on which the diaphragm 10 and the like are formed.
  • the integrated circuit region 27 is insulated and isolated from other regions of the silicon substrate 2 by the LOCOS layer 29.
  • a source 30 and a drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, and a gate oxide film 32 is formed in a portion corresponding to the integrated circuit region 27 on the surface 4 of the silicon substrate 2. It is formed across the source 30 and the drain 31.
  • a gate electrode 33 is formed so as to face a portion between the source 30 and the drain 31 (a portion where a channel is formed).
  • An insulating layer 6 is formed on the LOCOS layer 29 and the gate oxide film 32 so as to cover the gate electrode 33.
  • a source-side metal wiring 35 and a drain-side metal wiring 36 are provided on the surface of the insulating layer 6.
  • the source side metal wiring 35 is connected to the source 30 through the insulating layer 6 and the gate oxide film 32.
  • the drain side metal wiring 36 penetrates through the insulating layer 6 and the gate oxide film 32 and is connected to the drain 31.
  • a passivation film 25 is formed on the surface of the insulating layer 6 so as to cover the source-side metal wiring 35 and the drain-side metal wiring 36.
  • the component group arranged in the integrated circuit region 27 is referred to as an integrated circuit unit 28.
  • FIGS. 5A to 5O show a manufacturing process of the pressure sensor shown in FIGS.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 3A
  • the lower cross-sectional view shows FIG. The cut surface in the same position as (b) is shown.
  • a silicon substrate 2 wafer
  • the thickness of the silicon substrate 2 at this point is about 300 ⁇ m.
  • the thickness is reduced to 300 ⁇ m.
  • the state is shown in FIG. 5A.
  • an oxide film 40 having a thickness of several hundreds of millimeters is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD.
  • a resist pattern 41 is formed on the oxide film 40 by photolithography.
  • the resist pattern 41 has one round opening 42 corresponding to the etching stop layer 9 (see FIG. 3A) (see FIG. 5B).
  • impurities for example, nitrogen (N) ions or oxygen (O) ions
  • the acceleration voltage at the time of ion implantation may be about 50 to 120 keV, for example.
  • the oxide film 40 suppresses damage to the surface 4 caused by ion implantation.
  • a process of epitaxially growing a semiconductor layer on the surface 4 of the silicon substrate 2 is performed. Since the silicon substrate 2 is heated during the epitaxial growth, the impurity ions implanted into the silicon substrate 2 are activated. Thereby, as shown in FIG. 5C (a), an etching stop layer 9 made of silicon oxide (SiO 2 ) or silicon nitride (SiN) is formed at a predetermined depth from the surface 4 of the silicon substrate 2. .
  • the portion above the etching stop layer 9 (between the etching stop layer 9 and the surface 4) is an epitaxially grown silicon layer (epitaxial layer).
  • the thickness of the epitaxial layer is, for example, about 0.5 to 1 ⁇ m.
  • the etching stop layer 9 is placed at a predetermined depth from the surface 4 of the silicon substrate 2 (for example, 0.5 to 0.5 from the surface 4) only by heat treatment of the silicon substrate 2 (drive-in for implantation ion diffusion). To a depth of about 1 ⁇ m).
  • the acceleration voltage of the implantation is increased, and the impurity ions (oxygen ions or nitrogen ions) are supplied from the surface 4 of the silicon substrate 2 to the predetermined value.
  • the acceleration voltage of impurity ions is, for example, about 200 to 400 keV.
  • an etching stop layer 9 made of oxide or nitride is formed at a predetermined depth from the surface 4 of the silicon substrate 2. Thereafter, the oxide film 40 (see FIG. 5B (a)) is removed.
  • the silicon substrate 2 can be made thinner by the absence of the epitaxial layer.
  • FIG. 5D (a) an oxide film 43 having a thickness of several hundreds of millimeters is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD, and then the surface layer portion of the silicon substrate 2 is formed. Then, impurities (for example, boron (B)) are implanted through a mask 44 having a predetermined pattern. Subsequently, the oxide film 43 and the mask 44 are removed, and drive-in is performed. By this drive-in, ions of impurities implanted into the silicon substrate 2 are activated, and piezoresistors (gauges) R1 to R4 are formed on the surface layer portion of the silicon substrate 2 (see also FIG. 5D (b)). .
  • FIG. 5D (a) shows only the piezoresistor R2 among the piezoresistors R1 to R4.
  • relay wiring (P + region) 23 is formed on the silicon substrate 2 so as to be continuous with each of the piezoresistors R1 to R4 in the same procedure as that for the piezoresistors R1 to R4. That is, formation of an oxide film and a resist mask on the surface of the silicon substrate 2, implantation of P-type impurity ions (for example, boron ions), removal of the oxide film and the resist mask, and drive-in are sequentially performed. In this case, the resist mask has an opening corresponding to the pattern of the relay wiring 23.
  • P-type impurity ions for example, boron ions
  • a coating layer 5 made of silicon oxide (SiO 2 ) is formed on the surface 4 of the silicon substrate 2 by a CVD method.
  • a resist pattern 45 is formed on the coating layer 5 by photolithography.
  • the resist pattern 45 has a plurality of openings 46 corresponding to the plurality of through holes 11 (see FIGS. 2 and 3A).
  • the opening 46 is formed in a circular shape accordingly.
  • the diameter of each opening 46 is about 0.5 ⁇ m, similar to the through hole 11.
  • each opening 46 is formed at a position that does not overlap with the piezoresistors R1 to R4 and each relay wiring 23 (see FIG. 5E (b)).
  • FIG. 5E shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE (Reactive Ion Etching) using the resist pattern 45 as a mask.
  • the through holes 11 are formed at positions corresponding to the openings 46 of the resist pattern 45 in the silicon substrate 2 (in other words, portions selectively removed in the coating layer 5). It is formed. If the opening 46 is circular, the through-hole 11 having a cylindrical concave shape extending downward from the coating layer 5 on the surface 4 is formed. Each through hole 11 penetrates the etching stop layer 9 and is formed so that the bottom surface of each through hole 11 is located below the etching stop layer 9. When the through hole 11 is formed, the resist pattern 45 is simultaneously etched and thinned. After the through hole 11 is formed, the remaining portion of the resist pattern 45 is peeled off.
  • Deep RIE for forming the through hole 11 may be performed by a so-called Bosch process.
  • Bosch process the process of etching the silicon substrate 2 using SF 6 (sulfur hexafluoride) and the process of forming a protective film on the etched surface using C 4 F 8 (perfluorocyclobutane) are alternated. Repeated. Thereby, the silicon substrate 2 can be etched with a high aspect ratio.
  • the entire inner surface that is, the circumferential surface and the bottom surface of the through hole 11
  • the coating layer 5 that define each through hole 11 in the silicon substrate 2 by thermal oxidation or CVD.
  • a protective thin film 12 made of silicon oxide (SiO 2 ) is formed on the surface.
  • the thickness of the protective thin film 12 is about 1000 mm.
  • the protective thin film 12 in each through hole 11 has a cylindrical shape (specifically, a cylindrical shape) that covers the sidewall of the through hole 11 and penetrates the etching stop layer 9, and is formed at the lower end of the through hole 11. It has a bottom part.
  • an etching agent is introduced into each through hole 11 from the surface 4 side of the silicon substrate 2 (isotropic etching). For example, when dry etching such as plasma etching is applied, an etchant gas is introduced into the through hole 11. In addition, when wet etching is applied, an etching solution is introduced into the through hole 11.
  • the substrate material around the bottom of each through hole 11 in the silicon substrate 2 (that is, below the etching stop layer 9) is equalized using the coating layer 5 and the protective thin film 12 on the inner surface of each through hole 11 as a mask.
  • a reference pressure chamber 8 (flat space) communicating with each through hole 11 is formed inside the silicon substrate 2 below the etching stop layer 9 and around the bottom of each through hole 11. It is formed.
  • a diaphragm 10 is formed on the etching stop layer 9.
  • the depth of the completed reference pressure chamber 8 (the dimension in the thickness direction of the silicon substrate 2) is, for example, 10 to 15 ⁇ m.
  • each through hole 11 is filled with an oxide film and closed by a CVD method. More specifically, an oxide film is formed on the upper portion of the inner side portion of the protective thin film 12 on the circumferential surface of the through hole 11 so as to close the through hole 11.
  • This oxide film is the filler 13 described above. That is, in this step, the filler 13 is disposed in each through hole 11.
  • the oxide film for closing the through-hole 11 is not limited to the inside of the through-hole 11 but reaches the inside of the reference pressure chamber 8 from the bottom of the through-hole 11 continuously as the above-described coating film 14 to the filler 13.
  • the entire inner wall surface of the reference pressure chamber 8 is covered. Since the reference pressure chamber 8 has a sufficient depth (10 to 15 ⁇ m), it is not filled with the coating film 14. In addition, since the through-hole 11 is obstruct
  • the integrated circuit region 27 is a region other than the region where the reference pressure chamber 8 and the diaphragm 10 are formed in the silicon substrate 2.
  • a nitride film 48 made of silicon nitride (SiN) is formed on the surface of the coating layer 5 of the silicon substrate 2.
  • the nitride film 48 is selectively removed by plasma etching through a mask (not shown) having a predetermined pattern. As a result, the nitride film 48 remains only in the portion that is to become the integrated circuit region 27.
  • the surface portion of the surrounding silicon substrate 2 is thermally oxidized to form a LOCOS layer 29 around the nitride film 48.
  • the nitride film 48 and the underlying coating layer 5 are removed, and the above-described gate oxide film 32 is newly formed by, for example, a thermal oxidation method.
  • FIG. 5M (b) A region where the gate oxide film 32 is formed in the silicon substrate 2 (region separated by the LOCOS layer 29) becomes an integrated circuit region 27.
  • a polysilicon film is deposited on the gate oxide film 32 in the integrated circuit region 27.
  • a gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 5N.
  • a resist pattern 51 is formed on the surface of the silicon substrate 2.
  • the resist pattern 51 has one opening 52 corresponding to the integrated circuit region 27.
  • impurities for example, arsenic (As) ions
  • the source 30 and the drain 31 are formed in regions facing each other with the gate electrode 33 interposed therebetween.
  • the insulating layer 6 covering the surface of the silicon substrate 2 is formed by the CVD method. Specifically, the insulating layer 6 is formed so as to cover the covering layer 5 shown in FIG. 5O (a) and the LOCOS layer 29 and the gate oxide film 32 shown in FIG. 5O (b).
  • an opening (contact hole) 53 is formed so as to penetrate the insulating layer 6 and the covering layer 5 by photolithography. The opening 53 is formed at a position where a part of the relay wiring 23 continuous to the piezoresistors R1 to R4 is exposed.
  • contact holes 54 for the source 30 and the drain 31 are formed.
  • the contact hole 54 is formed so as to penetrate the insulating layer 6 and the gate oxide film 32 so as to expose each part of the source 30 and the drain 31. Although not shown, in the same process, a contact hole connected to the gate electrode 33 is formed so as to penetrate the insulating layer 6.
  • aluminum is deposited on the insulating layer 6 by sputtering to form an aluminum deposited film 55.
  • the aluminum deposited film 55 is connected to each of the piezoresistors R1 to R4, the source 30, the drain 31, and the gate electrode 33 through contact holes 53, 54, and the like.
  • a resist pattern (not shown) is formed on the aluminum deposited film 55 by photolithography, and then the aluminum deposited film 55 is selectively removed by plasma etching using the resist pattern as a mask. Thereby, the metal terminals 15 to 18 and the metal wirings 19 to 22 are formed simultaneously (see FIG. 2).
  • a metal wiring (such as the source-side metal wiring 35 and the drain-side metal wiring 36 described above) and a metal terminal (not shown) connected to the source 30, the drain 31 and the gate electrode 33 of the integrated circuit portion 28 are formed at the same time. The Thereafter, the resist pattern is peeled off.
  • a passivation film 25 is formed on the insulating layer 6 by the CVD method. Thereafter, as shown in FIG. 3A, the openings for exposing the metal terminals 15 to 18 (including metal terminals (not shown) on the integrated circuit portion 28 side) as pads are formed in the passivation film 25 by photolithography and etching. 26 is formed.
  • FIG. 3A shows an opening 26 through which the metal terminal 16 is exposed.
  • region surrounding all the through-holes 11 in the insulating layer 6 is formed in the passivation film 25 by photolithography and etching.
  • the opening 56 is, for example, a circular shape that is similar to the reference pressure chamber 8 in plan view.
  • the pressure sensor 1 according to the first embodiment shown in FIGS. 2 and 3 is obtained.
  • the reason why the opening 56 is formed in the passivation film 25 and the diaphragm 10 is exposed from the opening 56 is to make the diaphragm 10 bend easily.
  • the passivation film 25 exists on the diaphragm 10 the diaphragm 10 is difficult to bend and the sensitivity of the pressure sensor 1 is lowered.
  • the substrate material is etched with the etching agent introduced into the through hole 11.
  • the reference pressure chamber 8 is formed under the etching stop layer 9, while the diaphragm 10 is formed over the etching stop layer 9.
  • the diaphragm 10 is cut off from the etching agent introduced into the reference pressure chamber 8 by the etching stop layer 9.
  • the reference pressure chamber 8 and the diaphragm 10 can be formed by a small number of processes using only one silicon substrate 2 without bonding the two silicon substrates 2.
  • the cost and small (thin) pressure sensor 1 can be easily manufactured.
  • the pressure sensor 1 is configured by joining two silicon substrates 2, leakage is likely to occur at the joint portion between the two silicon substrates 2.
  • the diaphragm 10 which is a movable part is a part of the silicon substrate 2, the reference pressure chamber 8 can be maintained in a sealed space where no leakage occurs.
  • the sensor 1 can be provided.
  • the reference pressure chamber 8 under the etching stop layer 9 can be sealed by disposing the filler 13 in the through hole 11.
  • the completed pressure sensor 1 can detect the pressure received by the diaphragm 10 as a relative magnitude with respect to the pressure in the reference pressure chamber 8 (reference pressure).
  • the etching agent introduced into the through hole 11 in the etching process etches the side wall of the through hole 11. Can be prevented.
  • the protective thin film 12 that covers the side wall of the through hole 11 and has a cylindrical shape enters the reference pressure chamber 8 from the etching stop layer 9. Protruding.
  • the protective thin film 12 comes into contact with the bottom surface of the reference pressure chamber 8 and excessive deformation of the diaphragm 10 is caused. regulate. Therefore, damage to the diaphragm 10 can be prevented.
  • the pressure sensor 1 and the integrated circuit portion 28 are placed on the same silicon substrate 2 (specifically, each rectangular shape in FIG. 1). Region 3) can be formed at once.
  • the diaphragm 10 is configured by using a part of the silicon substrate 2, the pressure sensor 1 is formed while the surface 4 of the silicon substrate 2 is kept flat (FIG. 3A). )), And the integrated circuit portion 28 can be formed in a region other than the diaphragm 10 on the flat surface 4 of each rectangular region 3.
  • the main body portion (the portion where the diaphragm 10 is formed) of the pressure sensor 1 and the integrated circuit portion 28 (LSI) can be configured by one chip (one chip) (see FIG. 2).
  • the integrated circuit unit 28 may include, for example, a circuit that processes an output signal from the piezoresistor.
  • FIG. 6A is an enlarged plan view of the pressure sensor according to the second embodiment
  • FIG. 6B is a cross-sectional view taken along the section line BB in FIG. 6A.
  • the separation layer 60 separation insulation surrounding the periphery of the diaphragm 10 is provided. Layer).
  • the separation layer 60 is an annular vertical wall that partitions the diaphragm 10 in plan view (see FIG. 6A). As shown in FIG. 6B, the inner peripheral edge of the separation layer 60 and the outline of the diaphragm 10 L matches.
  • the separation layer 60 extends from the coating layer 5 on the surface 4 of the silicon substrate 2 into the silicon substrate 2 to a position deeper than the bottom surface of the reference pressure chamber 8. Therefore, the separation layer 60 defines not only the diaphragm 10 but also the reference pressure chamber 8. Further, the separation layer 60 is connected to the etching stop layer 9 at a midpoint in the vertical direction (thickness direction of the silicon substrate 2). Using the etching stop layer 9 as a reference, the etching stop layer 9 is connected to the separation layer 60 so as to bisect the inside of the separation layer 60 in the vertical direction.
  • the reference pressure chamber 8 exists below the diaphragm 10 (including the etching stop layer 9) in the thickness direction of the silicon substrate 2, and the separation layer 60 is provided outside the diaphragm 10 in the direction orthogonal to the thickness direction. Because it exists, the diaphragm 10 is separated from other parts of the silicon substrate 2.
  • 7A to 7R show a manufacturing process of the pressure sensor shown in FIG.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 6B
  • the lower cross-sectional view shows The cut surface in the same position as FIG.3 (b) is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 7A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described in FIG. 5A.
  • impurity ions are implanted into the surface layer portion of the silicon substrate 2 using the resist pattern 41 as a mask.
  • epitaxial growth is performed, and the etching stop layer 9 is formed at a predetermined depth from the surface 4 of the silicon substrate 2.
  • the acceleration voltage for implantation is high, only drive-in may be performed instead of epitaxial growth.
  • 7D an oxide film 43 is formed on the surface 4 of the silicon substrate 2, and a resist pattern (not shown) is formed on the oxide film 43 by photolithography. This resist pattern has an annular opening corresponding to the separation layer 60 (see FIG. 6).
  • FIG. 7D shows a state in which the plasma etching is completed, and an annular opening 62 is formed in the oxide film 43.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the oxide film 43 as a mask, and an annular trench 61 is formed in the silicon substrate 2 as shown in FIG. 7E.
  • the annular trench 61 is an annular vertical groove, and the outer peripheral edge of the etching stop layer 9 is scraped over the entire circumference. Since the through hole 11 is formed in the region where the etching stop layer 9 is present (see FIG.
  • the annular trench 61 surrounds the region where the through hole 11 is to be formed on the surface 4 of the silicon substrate 2. Formed. Further, the annular trench 61 is formed so as to be deeper than a portion (refer to FIG. 6B) that becomes the bottom surface of the reference pressure chamber 8 in the silicon substrate 2.
  • the annular trench 61 is filled with an oxide film by the CVD method.
  • the oxide film in the annular trench 61 is the separation layer 60 described above. That is, in this step, the separation layer 60 is embedded in the annular trench 61. At this time, although the oxide film protrudes from the annular trench 61, the surface of the oxide film 43 becomes uneven, but the surface of the oxide film 43 is flattened by a resist etch back method.
  • Subsequent processes are the same as the processes after FIG. 5D of the first embodiment. That is, first, referring to FIG. 7G, as described with reference to FIG.
  • the oxide film 43 (including the mask 44 described above) has been removed. Note that the process of forming the piezoresistors R1 to R4 and the relay wiring 23 does not have to be performed immediately after the formation of the etching stop layer 9, and may be performed at another appropriate timing in the subsequent processes.
  • FIG. 7H shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask, and as shown in FIG. 11 is formed, and the remaining portion of the resist pattern 45 is peeled off.
  • the protective thin film 12 is formed on the circumferential surface and bottom surface of the through hole 11 and the surface of the coating layer 5 by thermal oxidation or CVD, as shown in FIG. 7J (a).
  • the portion on the bottom surface of the through hole 11 and the portion on the surface of the coating layer 5 in the protective thin film 12 are removed by RIE.
  • the filler 13 is disposed in each through hole 11 and the entire inner wall surface of the reference pressure chamber 8 is covered by the coating film 14. Covered. Next, a step of forming the integrated circuit portion 28 (see FIG. 3B) in the integrated circuit region 27 is performed.
  • a nitride film 48 is formed on the surface of the coating layer 5 of the silicon substrate 2 as shown in FIG. 7N.
  • the nitride film 48 remains only in a portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 7Q.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, as shown in FIG. 7R (b).
  • the insulating layer 6 is formed, and as described with reference to FIG. 3, the metal terminals 15 to 18 and the metal wirings 19 to 22 (see FIG. 6A) are formed simultaneously as shown in FIG.
  • the metal wiring connected to each of the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28 (the source-side metal wiring 35, the drain-side metal wiring 36, etc., see FIG. 3B) and the metal terminal (Not shown) is also formed.
  • a passivation film 25 is formed on the insulating layer 6, and an opening 26 and an opening 56 are formed on the passivation film 25 to expose the metal terminals 15 to 18 (including metal terminals (not shown) on the integrated circuit portion 28 side) as pads. Is formed (see FIG. 6B).
  • the pressure sensor 1 of 2nd Embodiment is obtained by the above.
  • the second embodiment in addition to the effects described in the first embodiment, the following effects can be achieved. That is, in the etching process (see FIGS. 7J to 7L), the diaphragm 10 and the reference pressure chamber 8 are defined by the separation layer 60 in the direction orthogonal to the thickness direction of the silicon substrate 2, so that the diaphragm 10 , It can be formed with high accuracy in the targeted dimensions. Therefore, it is possible to manufacture the pressure sensor 1 that can improve sensitivity and suppress variations in sensitivity.
  • FIG. 8A is an enlarged plan view of the pressure sensor according to the third embodiment
  • FIG. 8B is a cross-sectional view taken along the section line CC in FIG. 8A.
  • the bottom surface of the reference pressure chamber 8 is defined as shown in FIG. 8B.
  • a second etching stop layer 70 is provided at a position (position deeper than the etching stop layer 9).
  • the bottom surface of the reference pressure chamber 8 is a surface facing the etching stop layer 9 from below on the inner wall surface of the reference pressure chamber 8.
  • the second etching stop layer 70 has a circular shape in plan view having the same size as that of the etching stop layer 9 (hereinafter referred to as “first etching stop layer 9” for convenience of explanation).
  • the first etching stop layer 9 and the second etching stop layer 70 are vertically opposed to each other with an interval corresponding to the vertical dimension (depth) of the reference pressure chamber 8.
  • 9A to 9Q show manufacturing steps of the pressure sensor shown in FIG.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 8B
  • the lower cross-sectional view shows The cut surface in the same position as FIG.3 (b) is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 9A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described with reference to FIG. 5A.
  • impurity ions oxygen ions or nitrogen ions
  • the second etching stop layer 70 is formed at a predetermined depth from the surface 4 of the silicon substrate 2.
  • the position where the second etching stop layer 70 is formed is a position where the bottom surface of the reference pressure chamber 8 is to be formed in the silicon substrate 2 (for example, a depth of 10 to 17 ⁇ m from the surface 4) ( (Refer FIG.8 (b)).
  • impurity ions oxygen ions
  • the first etching stop layer 9 is located on the surface 4 side of the second etching stop layer 70 and at a predetermined depth (for example, 0.5 to 1 ⁇ m) from the surface 4. Is formed.
  • the second etching stop layer 70 is formed if only the drive-in is performed when the first etching stop layer 9 is formed and when the second etching stop layer 70 is formed. Therefore, it is necessary to set the acceleration voltage for the implantation to be higher than the acceleration voltage for the implantation for forming the first etching stop layer 9. Then, each etching stop layer is formed in the silicon substrate 2 such that the second etching stop layer 70 is located deeper than the first etching stop layer 9.
  • FIG. 9G shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask, and penetrates through the first etching stop layer 9 as shown in FIG. 9H (a).
  • the through hole 11 is formed, and the remaining portion of the resist pattern 45 is removed.
  • the bottom surface of each through hole 11 is located at a depth between the first etching stop layer 9 and the second etching stop layer 70.
  • the protective thin film 12 is formed on the circumferential surface and bottom surface of the through hole 11 and the surface of the coating layer 5 by thermal oxidation or CVD, as shown in FIG. 9I (a).
  • FIG. 9I a
  • FIG. 9J a
  • the portion on the bottom surface of the through hole 11 and the portion on the surface of the coating layer 5 in the protective thin film 12 are removed by RIE.
  • the first etching stop layer 9 and the second etching stop layer 70 are formed inside the silicon substrate 2 by isotropic etching.
  • a reference pressure chamber 8 is formed between and around the bottom of each through hole 11.
  • a diaphragm 10 is formed on the first etching stop layer 9.
  • the presence of the first etching stop layer 9 does not etch the substrate material on the surface 4 side of the first etching stop layer 9, but the second etching stop layer 70 exists. Therefore, the substrate material on the back surface 7 side from the second etching stop layer 70 is not etched.
  • the filler 13 is disposed in each through hole 11, and the entire inner wall surface of the reference pressure chamber 8 is covered by the coating film 14. Covered.
  • a step of forming the integrated circuit portion 28 (see FIG. 3B) in the integrated circuit region 27 is performed.
  • a nitride film 48 is formed on the surface of the coating layer 5 of the silicon substrate 2 as shown in FIG. 9M.
  • the nitride film 48 remains only in the portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 9P.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27 as shown in FIG. 9Q (b).
  • the insulating layer 6 is formed, and the metal terminals 15 to 18 and the metal wirings 19 to 22 (see FIG. 8A) are simultaneously formed as shown in FIG. 8 as described in FIG.
  • the metal wiring connected to each of the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28 (the source-side metal wiring 35, the drain-side metal wiring 36, etc., see FIG. 3B) and the metal terminal (Not shown) is also formed.
  • a passivation film 25 is formed on the insulating layer 6, and an opening 26 and an opening 56 are formed on the passivation film 25 to expose the metal terminals 15 to 18 (including metal terminals (not shown) on the integrated circuit portion 28 side) as pads. Is formed (see FIG. 8B).
  • the pressure sensor 1 of 3rd Embodiment is obtained by the above.
  • the third embodiment in addition to the effects described in the first embodiment, the following effects can be achieved. That is, in the etching process (FIGS. 9I to 9K), the reference pressure chamber 8 is formed by being partitioned by the first etching stop layer 9 and the second etching stop layer 70 in the thickness direction of the silicon substrate 2. Therefore, the reference pressure chamber 8 can be accurately formed with the targeted depth dimension.
  • the fourth embodiment will be described.
  • the same reference is made to the portions corresponding to the portions described in the first to third embodiments. Reference numerals are assigned and explanations thereof are omitted. Further, regarding the manufacturing process of the pressure sensor 1 of the fourth embodiment, detailed description of the same manufacturing processes as those described in the first to third embodiments is omitted.
  • FIG. 10A is an enlarged plan view of a pressure sensor according to the fourth embodiment
  • FIG. 10B is a cross-sectional view taken along a section line DD in FIG. 10A.
  • the pressure sensor 1 according to the fourth embodiment in addition to the configuration of the first embodiment (see FIG. 3A), as shown in FIG. 10, the separation layer 60 of the second embodiment, The second etching stop layer 70 of the third embodiment is provided.
  • the isolation layer 60 extends into the silicon substrate 2 to a position deeper than the second etching stop layer 70. Therefore, the separation layer 60 is connected to the first etching stop layer 9 at a midpoint in the vertical direction (thickness direction of the silicon substrate 2), and is also connected to the second etching stop layer 70 at the lower end thereof. ing.
  • the second etching stop layer 70 is connected to the separation layer 60 so as to cover the inside of the separation layer 60 from below.
  • the diaphragm 10 is separated from other parts in the silicon substrate 2.
  • the reference pressure chamber 8 is partitioned in the thickness direction of the silicon substrate 2 by the first etching stop layer 9 and the second etching stop layer 70, and further in the direction perpendicular to the thickness direction, the separation layer 60. It is divided by. 11A to 11T show manufacturing steps of the pressure sensor shown in FIG.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 10B
  • the lower cross-sectional view shows The cut surface in the same position as FIG.3 (b) is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 11A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described in FIG. 9A.
  • impurity ions are implanted into the surface layer portion of the silicon substrate 2 using the resist pattern 41 as a mask.
  • the second etching stop layer 70 is formed at a predetermined depth from the surface 4 of the silicon substrate 2.
  • impurity ions are implanted again into the surface layer portion of the silicon substrate 2 using the newly provided resist pattern 41 as a mask.
  • the first etching stop layer 9 is located on the surface 4 side of the second etching stop layer 70 and at a predetermined depth from the surface 4. Is formed.
  • an oxide film 43 is formed on the surface 4 of the silicon substrate 2, and a resist pattern (not shown) is formed on the oxide film 43 by photolithography.
  • This resist pattern has an annular opening corresponding to the separation layer 60 (see FIG. 10).
  • the oxide film 43 is selectively removed by plasma etching using this resist pattern (not shown) as a mask, and an annular opening 62 is formed in the oxide film 43.
  • FIG. 11F shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the oxide film 43 as a mask, and an annular trench 61 is formed as shown in FIG. 11G (a).
  • the annular trench 61 is deeper than the second etching stop layer 70, and the outer peripheral edge portions of the first etching stop layer 9 and the second etching stop layer 70 are scraped over the entire circumference.
  • the annular trench 61 is completely filled with an oxide film, and the separation layer 60 is embedded in the annular trench 61. Further, as described above, the surface of the oxide film 43 is planarized by the resist etch back method. Subsequent processes are the same as the processes after FIG. 5D of the first embodiment. That is, referring to FIG. 11I, first, as described in FIG. 5D, the piezoresistors R1 to R4 and the relay wiring 23 are formed in the surface layer portion of the silicon substrate 2. When the formation of the piezoresistors R1 to R4 and the relay wiring 23 is completed, the oxide film 43 (including the mask 44 described above) has been removed. Note that the step of forming the piezoresistors R1 to R4 and the relay wiring 23 does not have to be performed immediately after the formation of the etching stop layers 9 and 70, and may be performed at other appropriate timing in the subsequent steps.
  • the coating layer 5 is formed on the surface 4 of the silicon substrate 2 by the CVD method, and then the resist pattern formed on the coating layer 5 by photolithography.
  • the coating layer 5 is selectively removed by plasma etching using 45 as a mask.
  • FIG. 11J shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask, and penetrates through the first etching stop layer 9 as shown in FIG. 11K (a).
  • the through-hole 11 is formed, and the remaining portion of the resist pattern 45 is removed.
  • the bottom surface of each through hole 11 is located at a depth between the first etching stop layer 9 and the second etching stop layer 70.
  • the protective thin film 12 is formed on the circumferential surface and bottom surface of the through hole 11 and the surface of the coating layer 5 by thermal oxidation or CVD, as shown in FIG. 11L (a).
  • the portion on the bottom surface of the through hole 11 and the portion on the surface of the coating layer 5 in the protective thin film 12 are removed by RIE.
  • the first etching stop layer 9 and the second etching stop layer 70 are formed inside the silicon substrate 2 by isotropic etching.
  • a reference pressure chamber 8 is formed between and around the bottom of each through hole 11.
  • a diaphragm 10 is formed on the first etching stop layer 9.
  • the presence of the first etching stop layer 9 does not etch the substrate material on the surface 4 side of the first etching stop layer 9, but the second etching stop layer 70 exists. Therefore, the substrate material on the back surface 7 side from the second etching stop layer 70 is not etched.
  • the separation layer 60 exists, the substrate material outside the separation layer 60 is not etched in the direction orthogonal to the thickness direction of the silicon substrate 2.
  • the filler 13 is disposed in each through-hole 11, and the entire inner wall surface of the reference pressure chamber 8 is covered by the coating film 14. Covered.
  • a step of forming the integrated circuit portion 28 (see FIG. 3B) in the integrated circuit region 27 is performed.
  • a nitride film 48 is formed on the surface of the coating layer 5 of the silicon substrate 2 as shown in FIG. 11P.
  • the nitride film 48 remains only in a portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 11S.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, as shown in FIG.
  • the insulating layer 6 is formed, and the metal terminals 15 to 18 and the metal wirings 19 to 22 (see FIG. 10A) are simultaneously formed as shown in FIG. 10 as described in FIG.
  • the metal wiring connected to each of the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28 (the source-side metal wiring 35, the drain-side metal wiring 36, etc., see FIG. 3B) and the metal terminal (Not shown) is also formed.
  • a passivation film 25 is formed on the insulating layer 6, and an opening 26 and an opening 56 are formed on the passivation film 25 to expose the metal terminals 15 to 18 (including metal terminals (not shown) on the integrated circuit portion 28 side) as pads. Is formed (see FIG. 10B).
  • FIG. 12 is an enlarged plan view of a pressure sensor according to a fifth embodiment.
  • each pressure sensor 1 includes a silicon substrate 2 having a size corresponding to the rectangular region 3.
  • the surface 4 of the silicon substrate 2 is covered with a covering layer 5.
  • an insulating layer 6 is formed on the surface of the covering layer 5.
  • the covering layer 5 and the insulating layer 6 are both made of, for example, silicon oxide (SiO 2).
  • the back surface 7 of the silicon substrate 2 is an exposed surface.
  • a reference pressure chamber 8 is formed inside the silicon substrate 2.
  • the reference pressure chamber 8 is a flat cavity (flat space) that extends parallel to the front surface 4 and the back surface 7 of the silicon substrate 2 and has a low height in the vertical direction (thickness direction of the silicon substrate 2). is there. That is, the reference pressure chamber 8 has a dimension in a direction parallel to the front surface 4 and the back surface 7 larger than a dimension in the height direction.
  • One reference pressure chamber 8 is formed for each pressure sensor 1.
  • the reference pressure chamber 8 is formed in a circular shape in plan view (three-dimensionally cylindrical).
  • a first etching stop layer 9 is formed as an insulating layer having a circular shape in plan view that partitions the reference pressure chamber 8 from the upper side (surface 4 side).
  • the diameter of the first etching stop layer 9 is substantially the same as the diameter of the reference pressure chamber 8.
  • the portion facing the reference pressure chamber 8 is made thinner than the remaining portion on the surface 4 side of the silicon substrate 2. ing.
  • the silicon substrate 2 has a diaphragm 10 having a circular shape in plan view on the surface 4 side with respect to the reference pressure chamber 8.
  • the diaphragm 10 is a thin film that can be displaced in the direction facing the reference pressure chamber 8 (the thickness direction of the silicon substrate 2).
  • the diaphragm 10 is a part of the silicon substrate 2 and is formed in the surface layer portion of the silicon substrate 2 so as to partition the reference pressure chamber 8 from above.
  • the first etching stop layer 9 is formed on the ceiling surface of the inner wall surface of the reference pressure chamber 8, which is a surface facing the reference pressure chamber 8 of the diaphragm 10, and forms a part of the diaphragm 10.
  • the bottom surface faces the ceiling surface from below.
  • the diameter of the diaphragm 10 is substantially the same as the diameter of the reference pressure chamber 8, and is 200 to 600 ⁇ m in this embodiment.
  • the thickness of the diaphragm 10 is, for example, 0.5 to 1 ⁇ m. However, in FIG. 13A, the thickness of the diaphragm 10 is exaggerated in order to clearly represent the structure.
  • Diaphragm 10 is integrally supported by another portion (referred to as remaining portion 11) in silicon substrate 2. In this embodiment, the diaphragm 10 is arrange
  • an isolation insulating layer 12 surrounding the periphery of the diaphragm 10 is formed on the silicon substrate 2, an isolation insulating layer 12 surrounding the periphery of the diaphragm 10 is formed.
  • the isolation insulating layer 12 is an annular vertical wall that partitions the diaphragm 10 in plan view, and the inner peripheral edge of the isolation insulating layer 12 and the contour L of the diaphragm 10 coincide (see FIG. 12).
  • the isolation insulating layer 12 extends from the coating layer 5 on the surface 4 of the silicon substrate 2 into the silicon substrate 2 to a position deeper than the bottom surface of the reference pressure chamber 8.
  • the isolation insulating layer 12 defines the reference pressure chamber 8 and the diaphragm 10 in a direction orthogonal to the thickness direction of the silicon substrate 2.
  • the diaphragm 10 is made of silicon.
  • the substrate 2 is insulated and isolated from other parts (residual part 11).
  • the diaphragm 10 is formed with a large number of through-holes 13 having a circular shape in plan view at predetermined equal intervals over the entire area inside the outline L of the diaphragm 10 (in other words, the inner peripheral edge of the isolation insulating layer 12). (See FIG. 12).
  • the plurality of through holes 13 are regularly arranged in a matrix along two directions that intersect in a plan view.
  • All the through holes 13 pass through a portion (including the coating layer 5 and the first etching stop layer 9) between the coating layer 5 and the reference pressure chamber 8 on the surface 4 of the silicon substrate 2, and the reference pressure chamber 8. Communicating with The diameter of each through hole 13 is, for example, 0.5 ⁇ m in this embodiment. The depth of each through hole 13 is, for example, 2 to 7 ⁇ m in this embodiment.
  • the inner wall surface of the through hole 13 is covered with a protective thin film 14 (side wall insulating layer) made of silicon oxide (SiO 2).
  • a protective thin film 14 side wall insulating layer made of silicon oxide (SiO 2).
  • an oxide film made of silicon oxide (SiO 2) formed by a CVD (Chemical Vapor Deposition) method is filled and embedded inside the protective thin film 14.
  • the oxide film filling body 15 epibedding material
  • the internal pressure of the reference pressure chamber 8 below the through holes 13 is used as a reference for pressure detection. Sealed as a reference pressure chamber.
  • the reference pressure chamber 8 is held in a vacuum or a reduced pressure state (for example, 10-5 Torr).
  • the oxide film filled in the through-holes 13 forms a filler 15 that closes each through-hole 13 at each upper portion of the through-hole 13.
  • the oxide film further forms a coating film 16 that is continuous below the filler 15.
  • the coating film 16 reaches the inside of the reference pressure chamber 8 and covers the entire inner wall surface of the reference pressure chamber 8.
  • the first metal wiring 17 (first wiring) is connected to the diaphragm 10, and the remaining portion 11 insulated and separated from the diaphragm 10 by the isolation insulating layer 12 in the silicon substrate 2
  • Metal wiring 18 (second wiring) is connected.
  • the first metal wiring 17 and the second metal wiring 18 are made of aluminum (Al) in this embodiment, and are provided on the insulating layer 6.
  • the first metal wiring 17 penetrates the insulating layer 6 and the covering layer 5 and is connected to the diaphragm 10.
  • the second metal wiring 18 passes through the insulating layer 6 and the coating layer 5 and is connected to the remaining portion 11.
  • a first metal terminal 19 is connected to the first metal wiring 17, and a second metal terminal 20 is connected to the second metal wiring 18.
  • the first metal terminal 19 and the second metal terminal 20 are made of aluminum (Al) and are formed on the insulating layer 6 (see FIG. 13A).
  • the first metal terminals 19 are arranged at any of the four corners of the rectangular region 3 in plan view.
  • the second metal terminal 20 is disposed in the vicinity of the substantially central position in the longitudinal direction of one side of the rectangular region 3.
  • the first metal wiring 17 extends linearly along the radial direction of the diaphragm 10, bends at a substantially right angle around the outer peripheral edge of the rectangular region 3, and extends linearly along the outer peripheral edge of the rectangular region 3.
  • the first metal terminal 19 is connected.
  • the second metal wiring 18 extends linearly along the radial direction of the diaphragm 10 and is connected to the second metal terminal 20.
  • the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 are covered with a passivation film 21 made of silicon nitride (SiN).
  • SiN silicon nitride
  • the first metal terminal 19 does not appear on the cut surface of FIG.
  • the passivation film 21 is formed with an opening 22 that exposes the first metal terminal 19 and the second metal terminal 20 as pads. In FIG. 12, illustration of the passivation film 21 is omitted.
  • the diaphragm 10 serves as a movable electrode, and in the remaining portion 11, a capacitor structure (capacitor) is formed in which a portion facing the diaphragm 10 from below with the reference pressure chamber 8 interposed therebetween is a fixed electrode 11A.
  • Diaphragm 10 and fixed electrode 11 ⁇ / b> A are insulated by isolation insulating layer 12.
  • a bias voltage is applied to each of the first metal terminal 19 and the second metal terminal 20, and the potential difference between the movable electrode (diaphragm 10) and the fixed electrode 11A is constant.
  • the diaphragm 10 receives pressure (for example, gas pressure) from the surface 4 side of the silicon substrate 2, a differential pressure is generated between the inside and outside of the reference pressure chamber 8, so that the diaphragm 10 is attached to the silicon substrate 2. Displaces in the thickness direction. As a result, the distance between the diaphragm 10 and the fixed electrode 11A (the depth of the reference pressure chamber 8) changes, and the capacitance between the diaphragm 10 and the fixed electrode 11A changes. Based on the change in capacitance, the magnitude of the pressure generated in the pressure sensor 1 can be detected. That is, the pressure sensor 1 is a capacitive pressure sensor.
  • pressure sensor 1 is a capacitive pressure sensor.
  • each rectangular region 3 of silicon substrate 2 its outer peripheral edge (specifically, a portion extending linearly along the outer peripheral edge of rectangular region 3 in first metal wiring 17) and diaphragm 10.
  • an integrated circuit region 27 region surrounded by a two-dot chain line
  • the integrated circuit region 27 is a substantially rectangular annular region surrounding the diaphragm 10 in plan view.
  • an integrated circuit section 28 including transistors, resistors, and other integrated circuit devices (functional elements) is formed. That is, the pressure sensor 1 includes an integrated circuit portion 28 formed on the silicon substrate 2 on which the diaphragm 10 and the like are formed.
  • the integrated circuit region 27 is insulated and isolated from other regions of the silicon substrate 2 by the LOCOS layer 29.
  • a source 30 and a drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, and a gate oxide film 32 is formed in a portion corresponding to the integrated circuit region 27 on the surface 4 of the silicon substrate 2. It is formed across the source 30 and the drain 31.
  • a gate electrode 33 is formed so as to face a portion between the source 30 and the drain 31 (a portion where a channel is formed).
  • An insulating layer 6 is formed on the LOCOS layer 29 and the gate oxide film 32 so as to cover the gate electrode 33.
  • a source-side metal wiring 35 and a drain-side metal wiring 36 are provided on the surface of the insulating layer 6.
  • the source side metal wiring 35 is connected to the source 30 through the insulating layer 6 and the gate oxide film 32.
  • the drain side metal wiring 36 penetrates through the insulating layer 6 and the gate oxide film 32 and is connected to the drain 31.
  • a passivation film 21 is formed on the surface of the insulating layer 6 so as to cover the source side metal wiring 35 and the drain side metal wiring 36.
  • the component group arranged in the integrated circuit region 27 is referred to as an integrated circuit unit 28.
  • FIGS. 14A to 14Q show a manufacturing process of the pressure sensor of the fifth embodiment.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 13A
  • the lower cross-sectional view shows FIG. The cut surface in the same position as (b) is shown.
  • a silicon substrate 2 wafer
  • the thickness of the silicon substrate 2 at this point is about 300 ⁇ m.
  • the thickness is reduced to 300 ⁇ m.
  • the state is shown in FIG. 14A.
  • an oxide film 40 having a thickness of several hundreds of millimeters is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD.
  • a resist pattern 41 is formed on the oxide film 40 by photolithography.
  • the resist pattern 41 has one round opening 42 corresponding to the first etching stop layer 9 (see FIG. 13A) (see FIG. 14B (b)).
  • impurities for example, nitrogen (N) ions or oxygen (O) ions
  • the acceleration voltage at the time of ion implantation may be about 50 to 120 keV, for example.
  • the oxide film 40 suppresses damage to the surface 4 caused by ion implantation.
  • the first etching stop layer 9 made of silicon oxide (SiO 2) or silicon nitride (SiN) is formed at a predetermined depth from the surface 4 of the silicon substrate 2. Is done.
  • the portion above the etching stop layer 9 (between the etching stop layer 9 and the surface 4) is an epitaxially grown silicon layer (epitaxial layer).
  • the thickness of the epitaxial layer is, for example, about 0.5 to 1 ⁇ m.
  • the first etching stop layer 9 is placed at a predetermined depth from the surface 4 of the silicon substrate 2 (for example, from the surface 4 to 0. 0 by the heat treatment (implanted ion diffusion drive-in) of the silicon substrate 2). (Depth of about 5 to 1 ⁇ m).
  • the acceleration voltage of the implantation is increased, and the impurity ions (oxygen ions or nitrogen ions) are supplied from the surface 4 of the silicon substrate 2 to the predetermined value.
  • the acceleration voltage of impurity ions is, for example, about 200 to 400 keV.
  • a first etching stop layer 9 made of oxide or nitride is formed at a predetermined depth from the surface 4 of the silicon substrate 2. . Thereafter, the oxide film 40 (see FIG. 14B (a)) is removed.
  • the silicon substrate 2 can be made thinner by the absence of the epitaxial layer.
  • a coating layer 5 made of silicon oxide (SiO 2) is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD, and a resist pattern (not shown) is formed on the coating layer 5 by photolithography. .
  • This resist pattern has an annular opening corresponding to the isolation insulating layer 12 (see FIGS. 12 and 13A).
  • the coating layer 5 is selectively removed by plasma etching using this resist pattern (not shown) as a mask.
  • FIG. 14D shows a state in which the plasma etching is completed, and an annular opening 43 is formed in the coating layer 5.
  • annular trench 44 is formed as shown in FIG. 14E.
  • the annular trench 44 is an annular vertical groove, and the outer peripheral edge of the first etching stop layer 9 is scraped over the entire circumference. Therefore, the annular trench 44 is formed so as to surround at least a predetermined region above the first etching stop layer 9 in the silicon substrate 2. Further, the annular trench 44 is formed so as to be deeper than a portion (see FIG. 13A) that is to be the bottom surface of the reference pressure chamber 8 in the silicon substrate 2. Therefore, the annular trench 44 is formed to be deeper than the first etching stop layer 9 scheduled to be located on the ceiling surface of the reference pressure chamber 8.
  • the annular trench 44 is filled with an oxide film by the CVD method.
  • the oxide film in the annular trench 44 is the isolation insulating layer 12 described above. That is, in this step, the isolation insulating layer 12 is embedded in the annular trench 44. At this time, although the oxide film protrudes from the annular trench 44, the surface of the coating layer 5 becomes uneven, but the surface of the coating layer 5 is flattened by a resist etch back method.
  • a resist pattern 45 is formed on the coating layer 5 by photolithography.
  • the resist pattern 45 has a plurality of openings 46 corresponding to the plurality of through holes 13 (see FIGS. 12 and 13A).
  • the opening 46 is formed in a circular shape accordingly.
  • the diameter of each opening 46 is about 0.5 ⁇ m, similar to the through hole 13.
  • all the openings 46 are formed inside the annular trench 44 (isolation insulating layer 12) (see FIG. 14G (b)).
  • FIG. 14G shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask.
  • the through holes 13 are formed at positions corresponding to the openings 46 of the resist pattern 45 in the silicon substrate 2 (in other words, portions selectively removed in the coating layer 5). It is formed. If the opening 46 is circular, the through-hole 13 having a cylindrical concave shape extending downward from the coating layer 5 on the surface 4 at a predetermined depth is formed. Each through hole 13 penetrates the first etching stop layer 9 and is formed so that the bottom surface of each through hole 13 is located above (shallow position) from the bottom surface of the annular trench 44 (isolation insulating layer 12). These through holes 13 are formed in a predetermined region surrounded by the annular trench 44 (isolation insulating layer 12). When the through hole 13 is formed, the resist pattern 45 is simultaneously etched and thinned. After the through hole 13 is formed, the remaining portion of the resist pattern 45 is peeled off.
  • Deep RIE for forming the through hole 13 may be performed by a so-called Bosch process.
  • Bosch process the process of etching the silicon substrate 2 using SF6 (sulfur hexafluoride) and the process of forming a protective film on the etched surface using C4F8 (perfluorocyclobutane) are alternately repeated. Thereby, the silicon substrate 2 can be etched with a high aspect ratio.
  • the entire inner surface that is, the circumferential surface and the bottom surface of the through-hole 13
  • the coating layer 5 that define each through-hole 13 in the silicon substrate 2 by thermal oxidation or CVD.
  • a protective thin film 14 made of silicon oxide (SiO 2) is formed on the surface.
  • the thickness of the protective thin film 14 is about 1000 mm.
  • the protective thin film 14 in each through hole 13 has a cylindrical shape (specifically, a cylindrical shape) that covers the side wall of the through hole 13 and penetrates the first etching stop layer 9. 13 has a bottom surface portion at the lower end.
  • FIG. 14J (a) the portion on the bottom surface of the through-hole 13 in the protective thin film 14 (the bottom surface portion in the cylindrical protective thin film 14) and the portion on the surface of the coating layer 5 are removed by RIE. Is done. Thereby, the crystal plane of the silicon substrate 2 is exposed from the bottom surface of the through hole 13.
  • an etching agent is introduced into each through-hole 13 from the surface 4 side of the silicon substrate 2. For example, when dry etching such as plasma etching is applied, an etching gas is introduced into the through hole 13. When wet etching is applied, an etching solution is introduced into the through hole 13.
  • the silicon substrate 2 is under the first etching stop layer 9 (strictly, around the bottom of each through hole 13).
  • the substrate material is isotropically etched. Specifically, the silicon substrate 2 is etched in the thickness direction and in the direction perpendicular to the thickness direction, starting from the bottom of each through-hole 13.
  • the first etching stop layer 9 since the first etching stop layer 9 is present, the substrate material on the surface 4 side from the first etching stop layer 9 is not etched, but since the isolation insulating layer 12 is present, silicon The substrate material outside the isolation insulating layer 12 is not etched in the direction orthogonal to the thickness direction of the substrate 2.
  • a reference pressure chamber 8 (flat space) communicating with each through hole 13 is formed below the first etching stop layer 9 inside the silicon substrate 2.
  • a diaphragm 10 is formed above the first etching stop layer 9.
  • the depth of the reference pressure chamber 8 (the dimension in the thickness direction of the silicon substrate 2) can be adjusted according to the amount of the etchant introduced.
  • the depth of the reference pressure chamber 8 can be adjusted according to the interval between the adjacent through holes 13. In this case, for example, if the interval between the through holes 13 is narrow, the space that extends from the adjacent through holes 13 by etching in a relatively short time is continuously formed. Accordingly, the height of the reference pressure chamber 8 is relatively low. On the other hand, if the interval between the through holes 13 is wide, etching must be performed for a relatively long time before the spaces extending from the adjacent through holes 13 are connected. Accordingly, the height of the reference pressure chamber 8 is increased.
  • the depth of the reference pressure chamber 8 By adjusting the depth of the reference pressure chamber 8 in this way, the distance between the diaphragm 10 (movable electrode) and the remaining portion 11 (fixed electrode 11A) can be controlled, and the pressure sensor 1 (see FIG. The sensitivity of a) can be adjusted.
  • the isotropic etching the substrate material around the bottom of each through-hole 13 is etched.
  • the portion below (bottom side) the first etching stop layer 9 in the cylindrical protective thin film 14 formed on the inner wall of each through-hole 13 is the diaphragm 10. And protrudes into the reference pressure chamber 8 and faces the bottom surface of the reference pressure chamber 8 from above at a predetermined interval. Therefore, the reference pressure chamber 8 is not completely cylindrical, and is recessed inward (downward) at the position of each through hole 13 in the top surface portion.
  • each through hole 13 is filled with an oxide film and closed by the CVD method. More specifically, an oxide film is formed on the upper portion of the inner side of the protective thin film 14 on the circumferential surface of the through hole 13 so as to close the through hole 13.
  • This oxide film is the filler 15 described above. That is, in this step, the filler 15 is disposed in each through hole 13.
  • the reference pressure chamber 8 is sealed in a vacuum state. At this time, the oxide film protrudes from the through hole 13 to make the surface of the coating layer 5 uneven, but the surface of the coating layer 5 is flattened by a resist etch back method. The larger the through-hole 13 is, the more easily the surface of the coating layer 5 is made uneven.
  • the oxide film for closing the through-hole 13 is not limited to the inside of the through-hole 13 but reaches the inside of the reference pressure chamber 8 from the bottom of the through-hole 13 continuously as the above-described coating film 16 to the filler 15.
  • the entire inner wall surface of the reference pressure chamber 8 is covered. Since the reference pressure chamber 8 has a sufficient depth (for example, 10 to 15 ⁇ m), it is not filled with the coating film 16. Note that the smaller the diameter of the through hole 13, the faster the through hole 13 is closed, and thus the thinner the coating film 16.
  • the integrated circuit region 27 is a region other than the region where the reference pressure chamber 8 and the diaphragm 10 are formed in the silicon substrate 2.
  • a nitride film 48 made of silicon nitride (SiN) is formed on the surface of the coating layer 5 of the silicon substrate 2.
  • the nitride film 48 is selectively removed by plasma etching through a mask (not shown) having a predetermined pattern. As a result, the nitride film 48 remains only in the portion that is to become the integrated circuit region 27.
  • the surface portion of the surrounding silicon substrate 2 is oxidized to form a LOCOS layer 29 around the nitride film 48.
  • the nitride film 48 and the underlying coating layer 5 are removed, and the above-described gate oxide film 32 is newly formed by, for example, a thermal oxidation method.
  • the state where the gate oxide film 32 is formed is shown in FIG. 14O (b). A region where the gate oxide film 32 is formed in the silicon substrate 2 (region separated by the LOCOS layer 29) becomes an integrated circuit region 27.
  • a polysilicon film is deposited on the gate oxide film 32 in the integrated circuit region 27.
  • a gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 14P.
  • a resist pattern 51 is formed on the surface of the silicon substrate 2.
  • the resist pattern 51 has one opening 52 corresponding to the integrated circuit region 27.
  • impurities for example, arsenic (As) ions
  • the source 30 and the drain 31 are formed in regions facing each other with the gate electrode 33 interposed therebetween.
  • the insulating layer 6 covering the surface of the silicon substrate 2 is formed by the CVD method. Specifically, the insulating layer 6 is formed so as to cover the covering layer 5 shown in FIG. 14Q (a) and the LOCOS layer 29 and the gate oxide film 32 shown in FIG. 14Q (b).
  • an opening (contact hole) 53 is formed so as to penetrate the insulating layer 6 and the covering layer 5 by photolithography. The contact hole 53 is formed at a position where a part of the diaphragm 10 is exposed. At the same time, another contact hole 53 is formed so as to penetrate the insulating layer 6 and the covering layer 5. The contact hole 53 is formed at a position where a part of the remaining portion 11 is exposed.
  • contact holes 54 for the source 30 and the drain 31 are formed.
  • the contact hole 54 is formed so as to penetrate the insulating layer 6 and the gate oxide film 32 so as to expose each part of the source 30 and the drain 31.
  • a contact hole connected to the gate electrode 33 is formed so as to penetrate the insulating layer 6.
  • aluminum is deposited on the insulating layer 6 by sputtering to form an aluminum deposited film 55.
  • the aluminum deposited film 55 is connected to each of the diaphragm 10, the remaining portion 11, the source 30, the drain 31, and the gate electrode 33 through contact holes 53 and 54.
  • a resist pattern (not shown) is formed on the aluminum deposited film 55 by photolithography, and then the aluminum deposited film 55 is selectively removed by plasma etching using the resist pattern as a mask. Thereby, the 1st metal wiring 17, the 2nd metal wiring 18, the 1st metal terminal 19, and the 2nd metal terminal 20 are formed simultaneously (refer FIG. 12).
  • the first metal wiring 17 is connected to the diaphragm 10 through the corresponding contact hole 53, and the second metal wiring 18 is connected to the remaining portion 11 through the corresponding contact hole 53 (FIG. 13 ( a)).
  • metal wiring source side metal wiring 35, drain side metal wiring 36, etc.
  • metal terminals (not shown) connected to the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28 are also formed. . Thereafter, the resist pattern is peeled off.
  • a passivation film 21 is formed on the insulating layer 6 by the CVD method.
  • the first metal terminal 19 and the second metal terminal 20 are formed on the passivation film 21 by photolithography and etching. Openings 22 that are exposed as pads are formed.
  • FIG. 13A shows an opening 22 through which the second metal terminal 20 is exposed.
  • region namely, substantially the whole area of the diaphragm 10) which surrounds all the through-holes 13 in the insulating layer 6 is formed in the passivation film 21 by photolithography and etching.
  • the opening 56 has a shape similar to the reference pressure chamber 8 in a plan view, for example.
  • the pressure sensor 1 of the fifth embodiment is obtained.
  • the reason why the opening 56 is formed in the passivation film 21 and the diaphragm 10 is exposed from the opening 56 is to make the diaphragm 10 bend easily. If the passivation film 21 exists on the diaphragm 10, the diaphragm 10 becomes difficult to bend and the sensitivity of the pressure sensor 1 decreases.
  • the reference pressure chamber 8 is formed by etching the substrate material with the introduced etching agent.
  • a diaphragm 10 is formed on the first etching stop layer 9.
  • the diaphragm 10 is blocked from the etching agent in the reference pressure chamber 8 by the first etching stop layer 9. Thereby, since the diaphragm 10 is not eroded by the etching agent for forming the reference pressure chamber 8, the thickness of the diaphragm 10 can be accurately set to the target thickness.
  • the isolation insulating layer 12 embedded in the annular trench 44 formed so as to be deeper than the first etching stop layer 9 has the diaphragm 10 in a predetermined region above the first etching stop layer 9. Surrounding.
  • the diaphragm 10 is partitioned by the separation insulating layer 12, so that the diaphragm 10 can be accurately formed with a target dimension.
  • the isolation insulating layer 12 separates the diaphragm 10 from the other remaining portions 11 of the silicon substrate 2.
  • the reference pressure chamber 8 since the top surface of the reference pressure chamber 8 is partitioned by the first etching stop layer 9 in the thickness direction of the silicon substrate 2, the reference pressure chamber 8 is accurately formed with a target dimension. can do. As described above, it is possible to easily manufacture the pressure sensor 1 (see FIG. 13A) that can improve sensitivity and suppress variations in sensitivity.
  • the reference pressure chamber 8 and the diaphragm 10 can be formed by a small number of steps using only one silicon substrate 2 without bonding the two silicon substrates 2.
  • a small (thin) pressure sensor 1 can be easily manufactured.
  • the pressure sensor 1 is configured by joining two silicon substrates 2, leakage is likely to occur at the joint portion between the two silicon substrates 2.
  • the diaphragm 10 which is a movable part is a part of the silicon substrate 2
  • the reference pressure chamber 8 can be maintained in a sealed space where no leakage occurs.
  • the diaphragm 10 and the fixed electrode 11 ⁇ / b> A of the remaining portion 11 are insulated by the separation insulating layer 12. Therefore, a highly reliable pressure sensor 1 can be configured by a single silicon substrate 2.
  • the reference pressure chamber 8 under the first etching stop layer 9 can be sealed by disposing the filler 15 in the through hole 13. Thereby, the completed pressure sensor 1 can detect the pressure received by the diaphragm 10 as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber 8 as the reference pressure.
  • the isolation insulating layer 12 extends into the silicon substrate 2 to a position deeper than the bottom surface of the reference pressure chamber 8, not only the diaphragm 10 but also the reference pressure in the direction perpendicular to the thickness direction of the silicon substrate 2.
  • the chamber 8 is also partitioned by the isolation insulating layer 12.
  • both the diaphragm 10 and the reference pressure chamber 8 can be formed with the aimed dimension. That is, the dimension of the fixed electrode 11 ⁇ / b> A (the portion defining the bottom surface of the reference pressure chamber 8) facing the diaphragm 10 in the silicon substrate 2 is accurately determined. Therefore, the capacitance of the capacitor structure formed by the diaphragm 10 and the fixed electrode 11A can be accurately controlled to the design value. Thereby, the dispersion
  • the first metal wiring 17 is connected to the diaphragm 10, and the second metal wiring 18 is connected to the remaining portion 11, so that the remaining portion 11 (fixed) in the same silicon substrate 2 is fixed.
  • the pressure sensor 1 having a simple configuration using the electrodes 11A) and the diaphragm 10 as electrodes.
  • the diaphragm 10 and the remaining portion 11 (fixed electrode 11A) can be used as electrodes as they are, so that ions can be separately added to the diaphragm 10 and the remaining portion 11, respectively. It is possible to save the trouble of providing electrodes by implantation (implantation).
  • the protective thin film 14 is formed in advance on the side wall of the through hole 13, the etching agent introduced into the through hole 13 in the etching process is passed through the through hole 13. It is possible to prevent the etching of the side wall (portion that becomes the diaphragm 10).
  • the protective thin film 14 protrudes from the diaphragm 10 into the reference pressure chamber 8.
  • the protective thin film 14 comes into contact with the inner wall surface of the reference pressure chamber 8 and restricts excessive deformation of the diaphragm 10. Therefore, damage to the diaphragm 10 can be prevented.
  • the pressure sensor 1 and the integrated circuit section 28 are formed on the same silicon substrate 2 (strictly, each rectangular area 3). (See FIG. 13B).
  • the diaphragm 10 is configured using a part of the silicon substrate 2
  • the pressure sensor 1 is maintained while the surface 4 of the silicon substrate 2 is kept flat. Since it is formed, the integrated circuit portion 28 can be formed together in a region other than the diaphragm 10 on the flat surface 4 of each rectangular region 3.
  • the main body portion (the portion where the diaphragm 10 is formed) of the pressure sensor 1 and the integrated circuit portion 28 (LSI) can be configured with one chip (one chip) (see FIG. 12).
  • the sixth embodiment will be described.
  • the same reference numerals are assigned to the portions corresponding to the portions described in the fifth embodiment. The description is omitted. Further, regarding the manufacturing process of the pressure sensor 1 of the sixth embodiment, detailed description of the same manufacturing process as that described in the fifth embodiment is omitted.
  • FIG. 15 is a cross-sectional view taken along line AA in FIG. 12 in the case of the pressure sensor of the sixth embodiment.
  • the second etching stop layer 60 is provided at a position deeper than the first etching stop layer 9.
  • the bottom surface of the reference pressure chamber 8 is a surface facing the first etching stop layer 9 from below on the inner wall surface of the reference pressure chamber 8.
  • the second etching stop layer 60 is an insulating layer having a circular shape in plan view and having the same size as the first etching stop layer 9.
  • the first etching stop layer 9 and the second etching stop layer 60 are opposed to each other vertically with an interval corresponding to the vertical dimension (depth) of the reference pressure chamber 8.
  • the isolation insulating layer 12 extends into the silicon substrate 2 to a position deeper than the second etching stop layer 60. Therefore, the isolation insulating layer 12 is connected to the first etching stop layer 9 at a midpoint in the vertical direction (thickness direction of the silicon substrate 2), and also to the second etching stop layer 60 at the lower end thereof. linked.
  • the second etching stop layer 60 is connected to the isolation insulating layer 12 so as to cover the inside of the isolation insulating layer 12 from below.
  • the reference pressure chamber 8 is partitioned in the thickness direction of the silicon substrate 2 by the first etching stop layer 9 and the second etching stop layer 60, and further in the direction perpendicular to the thickness direction, the isolation insulating layer 12.
  • 16A to 16S show a manufacturing process of the pressure sensor of the sixth embodiment. In each of FIG. 16A to FIG. 16S, when two cross-sectional views are shown, the upper cross-sectional view shows a cut surface at the same position as FIG. 15, and the lower cross-sectional view shows FIG. The cut surface at the same position is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 16A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described with reference to FIG. 14A.
  • impurity ions nitrogen ions or oxygen ions
  • the acceleration voltage at the time of ion implantation is, for example, 50 to 120 keV.
  • the second etching stop layer 60 is formed at a predetermined depth (for example, a depth of 10 to 17 ⁇ m) from the surface 4 of the silicon substrate 2.
  • the position where the second etching stop layer 60 is formed is a position where the bottom surface of the reference pressure chamber 8 is to be formed in the silicon substrate 2 (for example, a depth of 10 to 17 ⁇ m from the surface 4) ( FIG. 15).
  • impurity ions nitrogen
  • Ions or oxygen ions are implanted.
  • the acceleration voltage at the time of ion implantation is, for example, 50 to 120 keV.
  • epitaxial growth is performed again.
  • the first etching stop layer 9 is located on the surface 4 side of the second etching stop layer 60 and at a predetermined depth from the surface 4 (for example, 0.5 to 1 ⁇ m). Is formed.
  • the second etching stop layer 60 is formed if only the drive-in is performed in both the case where the first etching stop layer 9 is formed and the case where the second etching stop layer 60 is formed. Therefore, it is necessary to set the acceleration voltage for the implantation to be higher than the acceleration voltage for the implantation for forming the first etching stop layer 9. Then, each etching stop layer is formed in the silicon substrate 2 so that the second etching stop layer 60 is located deeper than the first etching stop layer 9.
  • the coating layer 5 is formed on the surface 4 of the silicon substrate 2, and a resist pattern (not shown) is formed on the coating layer 5 by photolithography.
  • This resist pattern has an annular opening corresponding to the isolation insulating layer 12 (see FIG. 15).
  • the coating layer 5 is selectively removed by plasma etching using this resist pattern (not shown) as a mask, and an annular opening 43 is formed in the coating layer 5.
  • FIG. 16F shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the coating layer 5 as a mask, and an annular trench 44 is formed as shown in FIG. 16G (a).
  • the annular trench 44 is deeper than the second etching stop layer 60, and the outer peripheral edge portions of the first etching stop layer 9 and the second etching stop layer 60 are scraped over the entire circumference.
  • the annular trench 44 is filled with an oxide film, and the isolation insulating layer 12 is embedded in the annular trench 44. Further, as described above, the surface of the coating layer 5 is flattened by the resist etch back method. Subsequent steps are the same as the steps after FIG. 14G of the fifth embodiment. That is, first, referring to FIG. 16I, as described in FIG. 14G, the covering layer 5 is selectively removed by plasma etching using the resist pattern 45 formed on the covering layer 5 by photolithography as a mask. The FIG. 16I shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask, and as shown in FIG. A through hole 13 penetrating through the etching stop layer 9 is formed. Further, the remaining part of the resist pattern 45 is peeled off. Here, the bottom surface of each through hole 13 is located at a depth between the first etching stop layer 9 and the second etching stop layer 60.
  • the protective thin film 14 is formed on the circumferential surface and bottom surface of the through hole 13 and the surface of the coating layer 5 by thermal oxidation or CVD, as shown in FIG. 16K (a).
  • FIG. 16K a
  • FIG. 14J as shown in FIG. 16L (a)
  • the portion on the bottom surface of the through-hole 13 and the portion on the surface of the coating layer 5 in the protective thin film 14 are removed by RIE.
  • an etching agent is introduced into each through-hole 13 to etch the substrate material under the first etching stop layer 9 isotropically. Is done.
  • the reference pressure chamber 8 is formed in the silicon substrate 2 between the first etching stop layer 9 and the second etching stop layer 60 and around the bottom of each through hole 13.
  • a diaphragm 10 is formed on the first etching stop layer 9.
  • the presence of the first etching stop layer 9 does not etch the substrate material on the surface 4 side of the first etching stop layer 9, but the second etching stop layer 60 exists.
  • the substrate material on the back surface 7 side from the second etching stop layer 60 is not etched. Further, since the isolation insulating layer 12 exists, the substrate material outside the isolation insulating layer 12 is not etched in the direction orthogonal to the thickness direction of the silicon substrate 2.
  • the filler 15 is disposed in each through-hole 13 and the entire inner wall surface of the reference pressure chamber 8 is covered by the coating film 16. Is coated.
  • a step of forming the integrated circuit portion 28 (see FIG. 13B) in the integrated circuit region 27 is performed.
  • a nitride film 48 is formed on the surface of the coating layer 5 of the silicon substrate 2 as shown in FIG. 16O.
  • the nitride film 48 remains only in the portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed. 14P, the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 16R.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27.
  • the insulating layer 6 is formed, and as described with reference to FIG. 13, as shown in FIG. 15, the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 (FIG. 12). Reference) is formed.
  • the metal wiring connected to each of the source 30, the drain 31 and the gate electrode 33 of the integrated circuit section 28 (the source-side metal wiring 35, the drain-side metal wiring 36, etc., see FIG. 13B) and the metal terminal (Not shown) is also formed.
  • a passivation film 21 is formed on the insulating layer 6, and the first metal terminal 19 and the second metal terminal 20 (including a metal terminal (not shown) on the integrated circuit portion 28 side) are exposed to the passivation film 21 as pads.
  • An opening 22 and an opening 56 are formed.
  • the pressure sensor 1 of 6th Embodiment is obtained by the above. According to the sixth embodiment, in addition to the effects described in the fifth embodiment, the following effects can be achieved. As shown in FIG. 16M (a), in the etching process, in the silicon substrate 2, between the first etching stop layer 9 and the second etching stop layer 60, the first etching stop layer 9 is penetrated.
  • the reference pressure chamber 8 is formed by etching the substrate material with the etching agent introduced into the holes 13.
  • a diaphragm 10 is formed on the first etching stop layer 9.
  • the reference pressure chamber 8 is sandwiched and partitioned by the first etching stop layer 9 and the second etching stop layer 60, the reference pressure chamber 8 is It is possible to accurately form the target dimension and control the facing distance between the movable electrode (diaphragm 10) and the fixed electrode 11A (residual portion 11). Therefore, it is possible to easily manufacture the pressure sensor 1 that can improve sensitivity and suppress variations in sensitivity.
  • first etching stop layer 9 and the second etching stop layer 60 when forming the first etching stop layer 9 and the second etching stop layer 60, nitrogen ions or oxygen ions implanted into the silicon substrate 2 are activated by heat treatment. Is done. Thereby, the first etching stop layer 9 and the second etching stop layer 60 made of a nitride film or an oxide film can be formed.
  • first etching stop layer 9 and second etching stop layer 60 are insulating layers. Thereby, since the electrostatic capacitance between the diaphragm 10 and the bottom face of the reference pressure chamber 8 can be increased, the sensitivity can be increased. If either the first etching stop layer 9 or the second etching stop layer 60 is an insulating layer, this effect can be obtained. (7) Seventh Embodiment Next, the seventh embodiment will be described. In the seventh embodiment, the same reference is made to the portion corresponding to the portion described in the fifth and sixth embodiments. Reference numerals are assigned and explanations thereof are omitted. Further, regarding the manufacturing process of the pressure sensor 1 of the seventh embodiment, detailed description of the same manufacturing processes as those described in the fifth and sixth embodiments is omitted.
  • FIG. 17 is a cross-sectional view taken along line AA in FIG. 12 in the case of the pressure sensor of the seventh embodiment.
  • the second etching stop layer 60 (see FIG. 15) is used instead of the first etching stop layer 9. ) Is provided.
  • the reference pressure chamber 8 and the diaphragm 10 are adjacent to each other with the coating film 16 interposed therebetween, and the reference pressure chamber 8 and the diaphragm 10 include the separation insulating layer 12 and the second insulating layer 12.
  • the etching stop layer 60 insulates and isolates other remaining portions 11 in the silicon substrate 2 from each other.
  • 18A to 18Q show the manufacturing process of the pressure sensor of the seventh embodiment. In each of FIG. 18A to FIG. 18Q, when two cross-sectional views are shown, the upper cross-sectional view shows a cut surface at the same position as FIG. 17, and the lower cross-sectional view shows FIG. The cut surface at the same position is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 18A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described with reference to FIG. 14A.
  • impurity ions nitrogen ions or oxygen ions
  • the acceleration voltage at the time of ion implantation is 50 to 120 keV.
  • the second etching stop layer 60 is formed at a predetermined depth from the surface 4 of the silicon substrate 2 (for example, a depth of 10 to 17 ⁇ m).
  • the position where the second etching stop layer 60 is formed is a position where the bottom surface of the reference pressure chamber 8 is to be formed in the silicon substrate 2 (for example, a depth of 10 to 17 ⁇ m from the surface 4) ( FIG. 17).
  • FIG. 18D As described in FIG. 14D, the coating layer 5 is formed on the surface 4 of the silicon substrate 2, and the coating layer 5 is selectively formed by plasma etching using a resist pattern (not shown) as a mask. As a result, an annular opening 43 is formed in the coating layer 5.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the covering layer 5 as a mask, and an annular trench 44 is formed as shown in FIG. 18E (a).
  • the annular trench 44 is deeper than the second etching stop layer 60, and the outer peripheral edge of the second etching stop layer 60 is scraped over the entire circumference, and above the second etching stop layer 60 in the silicon substrate 2.
  • the predetermined area is surrounded.
  • the annular trench 44 is filled with an oxide film, and the isolation insulating layer 12 is embedded in the annular trench 44. Further, as described above, the surface of the coating layer 5 is flattened by the resist etch back method.
  • the coating layer 5 is selectively removed by plasma etching using the resist pattern 45 formed on the coating layer 5 by photolithography as a mask.
  • FIG. 18G shows a state where the plasma etching is finished.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask, and is recessed from the surface 4 side of the silicon substrate 2 as shown in FIG. 18H (a).
  • a through-hole 13 is formed. Further, the remaining part of the resist pattern 45 is peeled off.
  • the bottom surface of each through-hole 13 is at a position shallower than the second etching stop layer 60.
  • the protective thin film 14 is formed on the circumferential surface and bottom surface of the through hole 13 and the surface of the coating layer 5 by thermal oxidation or CVD, as shown in FIG. 18I (a).
  • the portion on the bottom surface of the through-hole 13 and the portion on the surface of the coating layer 5 in the protective thin film 14 are removed by RIE.
  • an etching agent is introduced into each through hole 13 to form a substrate below each through hole 13 (around the bottom of each through hole 13).
  • the material is etched isotropically.
  • the reference pressure chamber 8 is formed inside the silicon substrate 2 above the second etching stop layer 60 and around the bottom of each through hole 13.
  • a diaphragm 10 is formed above the reference pressure chamber 8.
  • the substrate material on the back surface 7 side from the second etching stop layer 60 is not etched.
  • the isolation insulating layer 12 exists, the substrate material outside the isolation insulating layer 12 is not etched in the direction orthogonal to the thickness direction of the silicon substrate 2.
  • the filler 15 is disposed in each through-hole 13 and the entire inner wall surface of the reference pressure chamber 8 is covered by the coating film 16. Is coated.
  • a step of forming the integrated circuit portion 28 (see FIG. 13B) in the integrated circuit region 27 is performed.
  • a nitride film 48 is formed on the surface of the coating layer 5 of the silicon substrate 2 as shown in FIG. 18M.
  • the nitride film 48 remains only in the portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed. 14P, the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 18P.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27.
  • the insulating layer 6 is formed, and as described with reference to FIG. 13, as shown in FIG. 17, the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 (FIG. 12). Reference) is formed.
  • the metal wiring connected to each of the source 30, the drain 31 and the gate electrode 33 of the integrated circuit section 28 (the source-side metal wiring 35, the drain-side metal wiring 36, etc., see FIG. 13B) and the metal terminal (Not shown) is also formed.
  • a passivation film 21 is formed on the insulating layer 6, and the first metal terminal 19 and the second metal terminal 20 (including a metal terminal (not shown) on the integrated circuit portion 28 side) are exposed to the passivation film 21 as pads.
  • An opening 22 and an opening 56 are formed.
  • the pressure sensor 1 of the seventh embodiment is obtained.
  • the seventh embodiment in addition to the effects described in the fifth and sixth embodiments, the following effects can be achieved.
  • the substrate material below the through hole 13 is etched in the silicon substrate 2 with the etching agent introduced into the through hole 13 shallower than the second etching stop layer 60.
  • the reference pressure chamber 8 is formed on the second etching stop layer 60.
  • a diaphragm 10 is formed on the reference pressure chamber 8.
  • FIG. 19 is an enlarged plan view of a pressure sensor according to an eighth embodiment.
  • 20A is a cross-sectional view taken along the section line AA of FIG. 19, and
  • FIG. 20B is a cross-sectional view of the main part of the pressure sensor in the integrated circuit region of FIG.
  • each pressure sensor 1 includes a silicon substrate 2 having a size corresponding to the rectangular region 3.
  • a recess 6 that is recessed toward the back surface 5 of the silicon substrate 2 is formed on the front surface 4 of the silicon substrate 2.
  • the recess 6 is circular (three-dimensionally cylindrical) in plan view.
  • the bottom surface of the recess 6 is flat and extends parallel to the surface 4.
  • the back surface 5 of the silicon substrate 2 is an exposed surface.
  • the surface 4 of the silicon substrate 2 (including the portion defining the recess 6) is covered with an insulating layer 7 made of silicon oxide (SiO2).
  • the insulating layer 7 also covers the side surface (cylindrical surface) and the bottom surface of the recess 6.
  • a polysilicon layer 8 (conductor layer) is embedded in the recess 6.
  • the polysilicon layer 8 is formed in a cylindrical shape that fits in the recess 6.
  • the polysilicon layer 8 is flat in the thickness direction of the silicon substrate 2.
  • the top surface of the polysilicon layer 8 and the surface of the insulating layer 7 in a region other than the recess 6 are substantially flush.
  • the polysilicon layer 8 is made of polysilicon whose resistance is reduced by adding a P-type or N-type impurity.
  • the specific resistance of the polysilicon layer 8 is, for example, 5 to 500 m ⁇ ⁇ cm.
  • a covering layer 9 is formed on both the top surface of the polysilicon layer 8 and the surface of the insulating layer 7 in a region other than the recess 6. Furthermore, a surface insulating layer 10 is formed on the surface of the covering layer 9.
  • the covering layer 9 and the surface insulating layer 10 are both made of silicon oxide (SiO 2), for example.
  • a reference pressure chamber 11 is formed below the recess 6. Therefore, the polysilicon layer 8 is located directly above the reference pressure chamber 11 (on the front surface 4 side) with the insulating layer 7 provided at the bottom of the recess 6 interposed therebetween.
  • the reference pressure chamber 11 extends in parallel with the front surface 4 and the back surface 5 of the silicon substrate 2 and is a flat cavity (flat space) whose height in the vertical direction (thickness direction of the silicon substrate 2) is low. It is. That is, the reference pressure chamber 11 has a dimension in a direction parallel to the front surface 4 and the back surface 5 larger than the vertical dimension.
  • One reference pressure chamber 11 is formed for each pressure sensor 1.
  • the reference pressure chamber 11 is formed in a circular shape in plan view (three-dimensionally cylindrical).
  • the insulating layer 7 provided at the bottom of the recess 6 partitions the reference pressure chamber 11 from the upper side (surface 4 side).
  • the diameter of the reference pressure chamber 11 is slightly larger than the diameter of the recess 6. Therefore, the reference pressure chamber 11 is formed so as to reach a region wider than the polysilicon layer 8 provided in the recess 6 in the direction orthogonal to the thickness direction of the silicon substrate 2. That is, in the plan view, the formation region of the reference pressure chamber 11 includes the formation region of the polysilicon layer 8. Thereby, the outer peripheral film in which the outer peripheral region (outer region opposite to the polysilicon layer 8) of the insulating layer 7 provided on the cylindrical surface of the recess 6 in the silicon substrate 2 has a film thickness substantially equal to that of the polysilicon layer 8. Part 24.
  • the movable film 25 including the polysilicon layer 8, the insulating layer 7 provided on the cylindrical surface of the recess 6 and the outer peripheral film portion 24 is configured.
  • the movable film 25 is a thin film having a film thickness substantially equal to that of the polysilicon layer 8.
  • the entire movable film 25 can be displaced in the direction facing the reference pressure chamber 11.
  • the polysilicon layer 8 is located in the central region of the movable film 25 that is inside the outer peripheral film portion 24.
  • the polysilicon layer 8 constitutes a diaphragm 12 having a circular shape in plan view.
  • the diaphragm 12 is formed in the surface layer portion of the silicon substrate 2 so as to partition the reference pressure chamber 11 from above.
  • the diaphragm 12 is a thin film that can be displaced in the direction facing the reference pressure chamber 11 (the thickness direction of the silicon substrate 2).
  • the diaphragm 12 forms a part of the movable film 25 and is located in the central region of the movable film 25.
  • the diameter of the diaphragm 12 is slightly smaller than the diameter of the reference pressure chamber 11, and is 500 to 600 ⁇ m in this embodiment.
  • the thickness of the diaphragm 12 is, for example, 0.5 to 1 ⁇ m. However, in FIG. 20A, the thickness of the diaphragm 12 is exaggerated in order to clearly represent the structure.
  • the insulating layer 7 provided on the side surface and the bottom surface of the recess 6 is in contact with the entire area of the peripheral end surface and the entire lower surface of the diaphragm 12.
  • the silicon substrate 2 supports the peripheral edge of the diaphragm 12 via an insulating layer 7 disposed in the recess 6.
  • the diaphragm 12 is embedded in the silicon substrate 2 and insulated and separated from the silicon substrate 2 by the insulating layer 7.
  • the diaphragm 12 is disposed substantially at the center of the rectangular region 3 (pressure sensor 1) in plan view (see FIG. 19).
  • a large number of through holes 13 having a circular shape in plan view are formed in the diaphragm 12 at predetermined equal intervals over the entire area inside the outline L of the diaphragm 12 (see FIG. 19).
  • the plurality of through holes 13 are regularly arranged in a matrix along two directions intersecting in plan view. All the through holes 13 pass through a portion between the covering layer 9 on the surface of the diaphragm 12 and the reference pressure chamber 11 (including the polysilicon layer 8, the covering layer 9 and the insulating layer 7 at the bottom of the recess 6), It communicates with the reference pressure chamber 11.
  • the diameter of each through hole 13 is 0.5 ⁇ m, for example.
  • the depth of each through hole 13 is, for example, 2 to 20 ⁇ m in this embodiment.
  • the inner wall surface of the through hole 13 is covered with a protective thin film 14 (side wall insulating layer) made of silicon oxide (SiO 2).
  • the protective thin film 14 is formed in a cylindrical shape (here, cylindrical) so as to cover the inner wall surface of the through-hole 13, and is disposed in the through-hole 13 so as not to protrude into the reference pressure chamber 11.
  • an oxide film made of silicon oxide (SiO 2) formed by a CVD (Chemical Vapor Deposition) method is filled and embedded inside the protective thin film 14.
  • all the through holes 13 are closed by the oxide film filling body 15 (embedding material), and the flat space below the through holes 13 is a reference pressure whose internal pressure is used as a reference for pressure detection.
  • the chamber 11 is sealed.
  • the reference pressure chamber 11 is maintained in a vacuum or a reduced pressure state (for example, 10-5 Torr).
  • the oxide film filled in the through-holes 13 forms a filler 15 that closes each through-hole 13 at each upper portion of the through-hole 13.
  • the oxide film further forms a coating film 16 that is continuous below the filler 15.
  • the coating film 16 reaches the inside of the reference pressure chamber 11 and covers the entire inner wall surface of the reference pressure chamber 11.
  • a first metal wire 17 (first wire) is connected to the diaphragm 12, and a second metal wire 18 (first wire) is isolated from the diaphragm 12 by the insulating layer 7. 2 wires) are connected.
  • the first metal wiring 17 and the second metal wiring 18 are made of aluminum (Al) in this embodiment, and are provided on the surface insulating layer 10.
  • the first metal wiring 17 penetrates the surface insulating layer 10 and the covering layer 9 and is connected to the diaphragm 12.
  • the second metal wiring 18 passes through the surface insulating layer 10, the covering layer 9 and the insulating layer 7 and is connected to the silicon substrate 2.
  • a first metal terminal 19 is connected to the first metal wiring 17, and a second metal terminal 20 is connected to the second metal wiring 18.
  • the first metal terminal 19 and the second metal terminal 20 are made of aluminum (Al) and are formed on the surface insulating layer 10 (see FIG. 20A).
  • the first metal terminals 19 are arranged at any of the four corners of the rectangular region 3 in plan view.
  • the second metal terminal 20 is disposed in the vicinity of the substantially central position in the longitudinal direction of one side of the rectangular region 3.
  • the first metal wiring 17 extends linearly along the radial direction of the diaphragm 12, bends at a substantially right angle near the outer peripheral edge of the rectangular region 3, and extends linearly along the outer peripheral edge of the rectangular region 3.
  • the first metal terminal 19 is connected.
  • the second metal wiring 18 extends linearly along the radial direction of the diaphragm 12 and is connected to the second metal terminal 20.
  • the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 are covered with a passivation film 21 made of silicon nitride (SiN).
  • SiN silicon nitride
  • the first metal terminal 19 does not appear on the cut surface of FIG.
  • the passivation film 21 is formed with an opening 22 that exposes the first metal terminal 19 and the second metal terminal 20 as pads. In FIG. 19, illustration of the passivation film 21 is omitted.
  • a capacitor structure (capacitor) is configured in which the diaphragm 12 serves as a movable electrode and the silicon substrate 2 serves as a fixed electrode. Specifically, in the silicon substrate 2, a portion facing the diaphragm 12 from below with the reference pressure chamber 11 interposed therebetween is the fixed electrode portion 23.
  • the potential difference between the movable electrode (diaphragm 12) and the fixed electrode portion 23 becomes constant.
  • the diaphragm 12 When the diaphragm 12 receives pressure (for example, gas pressure) from the surface 4 side of the silicon substrate 2, a differential pressure is generated between the inside and outside of the reference pressure chamber 11 (between both surfaces of the diaphragm 12), thereby causing the diaphragm 12.
  • the entire movable film 25 including is displaced in the thickness direction of the silicon substrate 2.
  • the diaphragm 12 in the central area is displaced (bends) most greatly.
  • the distance between the diaphragm 12 and the fixed electrode portion 23 depth of the reference pressure chamber 11
  • the capacitance between the diaphragm 12 and the fixed electrode portion 23 changes. Based on the change in capacitance, the magnitude of the pressure generated in the pressure sensor 1 can be detected. That is, the pressure sensor 1 is a capacitive pressure sensor.
  • the diaphragm 12 is embedded in the silicon substrate 2 so that only the peripheral edge of the diaphragm 12 is supported by the silicon substrate 2, thereby reducing the opposing area between the diaphragm 12 and the fixed electrode portion 23 as much as possible, thereby reducing the parasitic capacitance. It can be kept small.
  • the outer peripheral edge specifically, the portion extending linearly along the outer peripheral edge of rectangular region 3 in first metal wiring 17
  • diaphragm 12 between the two.
  • an integrated circuit region 27 region surrounded by a two-dot chain line
  • the integrated circuit region 27 is a substantially rectangular annular region surrounding the diaphragm 12 in plan view.
  • an integrated circuit section 28 including transistors and other integrated circuit devices (functional elements) is formed. That is, the pressure sensor 1 includes an integrated circuit portion 28 formed on the silicon substrate 2 on which the diaphragm 12 and the like are formed.
  • the integrated circuit region 27 is insulated and isolated from other regions of the silicon substrate 2 by the LOCOS layer 29.
  • a source 30 and a drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, and a gate oxide film 32 is formed in a portion corresponding to the integrated circuit region 27 on the surface 4 of the silicon substrate 2. It is formed across the source 30 and the drain 31.
  • a gate electrode 33 is formed so as to face a portion between the source 30 and the drain 31 (a portion where a channel is formed).
  • a surface insulating layer 10 is formed on the LOCOS layer 29 and the gate oxide film 32 so as to cover the gate electrode 33.
  • a source-side metal wiring 35 and a drain-side metal wiring 36 are provided on the surface of the surface insulating layer 10.
  • the source-side metal wiring 35 is connected to the source 30 through the surface insulating layer 10 and the gate oxide film 32.
  • the drain side metal interconnection 36 is connected to the drain 31 through the surface insulating layer 10 and the gate oxide film 32.
  • a passivation film 21 is formed on the surface of the surface insulating layer 10 so as to cover the source side metal wiring 35 and the drain side metal wiring 36.
  • the component group arranged in the integrated circuit region 27 is referred to as an integrated circuit unit 28.
  • FIGS. 21A to 21R show the manufacturing process of the pressure sensor of the eighth embodiment.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 20A
  • the lower cross-sectional view shows FIG. The cut surface in the same position as (b) is shown.
  • a silicon substrate 2 wafer
  • the thickness of the silicon substrate 2 at this point is about 300 ⁇ m.
  • the thickness is reduced to 300 ⁇ m.
  • the state is shown in FIG. 21A.
  • an oxide film 40 having a thickness of several hundreds of millimeters is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD, and a resist pattern (not shown) is formed on the oxide film 40 by photolithography. .
  • This resist pattern has a circular opening corresponding to the recess 6 (see FIG. 20A).
  • the oxide film 40 is selectively removed by plasma etching using this resist pattern (not shown) as a mask.
  • FIG. 21B shows a state in which the plasma etching is completed, and a circular opening 41 is formed in the oxide film 40.
  • the silicon substrate 2 is dug down by anisotropic etching (for example, CDE (Chemical Dry Etching)) using the oxide film 40 as a mask, and a recess 6 is formed in the silicon substrate 2 as shown in FIG. 21C.
  • the depth of the recess 6 is about 1 ⁇ m.
  • the oxide film 40 is removed.
  • an insulating layer 7 is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD. At this time, since the insulating layer 7 covers the entire surface of the silicon substrate 2, it is also formed on the inner wall surface (side surface and bottom surface) of the recess 6.
  • a polysilicon film 42 made of polysilicon is formed on the surface of the insulating layer 7 by CVD.
  • the thickness dimension of the polysilicon film 42 is substantially the same as the depth dimension (about 1 ⁇ m) of the recess 6.
  • impurities for example, phosphorus (P) ions or boron (B) ions
  • P phosphorus
  • B boron
  • the polysilicon film 42 protruding from the recess 6 is polished and removed by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the insulating layer 7 on the integrated circuit region 27 side is removed.
  • FIG. 21G the surface of the insulating layer 7 in the region other than the recess 6, the top surface of the polysilicon layer 8, and the surface of the silicon substrate 2 on the integrated circuit region 27 side by thermal oxidation or CVD. 4
  • a coating layer 9 made of silicon oxide (SiO 2) is formed.
  • FIG. 21H (a) a resist pattern 45 is formed on the coating layer 9 by photolithography.
  • the resist pattern 45 has a plurality of openings 46 corresponding to the plurality of through holes 13 (see FIGS. 19 and 20A).
  • the opening 46 is formed in a circular shape accordingly.
  • the diameter of each opening 46 is about 0.5 ⁇ m, similar to the through hole 13.
  • all the openings 46 are formed inside the polysilicon layer 8 (see FIG. 21H (b)).
  • FIG. 21H shows a state where the plasma etching is finished.
  • the polysilicon layer 8 is dug down by anisotropic deep RIE (Reactive Ion Etching) using the resist pattern 45 as a mask.
  • the first hole is located at a position corresponding to each opening 46 of the resist pattern 45 in the polysilicon layer 8 (in other words, a portion selectively removed in the covering layer 9).
  • a portion 47 is formed. If the opening 46 is circular, a cylindrical hole-shaped first hole 47 is formed.
  • the first hole 47 extends downward at a depth from the covering layer 9 on the surface of the polysilicon layer 8 to the insulating layer 7 at the bottom of the recess 6, and the bottom surface of each first hole 47 is the bottom of the recess 6. Is formed so as to coincide with the surface of the insulating layer 7. That is, the first hole 47 does not penetrate the insulating layer 7.
  • the resist pattern 45 is simultaneously etched and thinned. After the first hole 47 is formed, the remaining portion of the resist pattern 45 is peeled off.
  • the deep digging RIE for forming the first hole 47 may be performed by a so-called Bosch process.
  • Bosch process the step of etching the polysilicon layer 8 using SF6 (sulfur hexafluoride) and the step of forming a protective film on the etching surface using C4F8 (perfluorocyclobutane) are alternately repeated. .
  • the polysilicon layer 8 can be etched with a high aspect ratio.
  • the entire inner wall defining each first hole 47 in the polysilicon layer 8 (that is, the circumferential surface of the first hole 47, and the thermal oxidation method or the CVD method)
  • a protective thin film 14 made of silicon oxide (SiO 2) is formed on the bottom surface and the surface of the covering layer 9.
  • the thickness of the protective thin film 14 is about 1000 mm.
  • the protective thin film 14 in each first hole 47 has a cylindrical shape (specifically, a cylindrical shape) that covers the inner wall of the first hole 47, and a bottom surface at the lower end of the first hole 47. Has a part.
  • the portion on the bottom surface of the first hole 47 in the protective thin film 14 (the bottom surface portion in the cylindrical protective thin film 14) and the portion on the surface of the covering layer 9 are formed by RIE. Is removed.
  • the portion of the insulating layer 7 at the bottom of the recess 6 is removed immediately below each first hole 47.
  • a second hole 48 penetrating the insulating layer 7 is formed immediately below each first hole 47 in a region inside the protective thin film 14 on the inner wall of the first hole 47.
  • the first hole 47 and the second hole 48 arranged in the vertical direction communicate with each other.
  • the through-hole 13 penetrating the polysilicon layer 8 and the insulating layer 7 (the insulating layer 7 at the bottom of the recess 6) from the surface of the polysilicon layer 8 is completed.
  • an etching agent is introduced into each through-hole 13 from the surface 4 side of the silicon substrate 2 (isotropic etching). For example, when dry etching such as plasma etching is applied, an etching gas is introduced into the through hole 13. When wet etching is applied, an etching solution is introduced into the through hole 13.
  • the substrate material (strictly, around the bottom of each through-hole 13) is etched isotropically. Specifically, the silicon substrate 2 is etched in the thickness direction and in the direction perpendicular to the thickness direction, starting from the bottom of each through-hole 13.
  • the polysilicon layer 8 is covered with the covering layer 9, the protective thin film 14, and the insulating layer 7, the polysilicon layer 8 above the insulating layer 7 is not etched.
  • a reference pressure chamber 11 communicating with each through hole 13 is formed in the silicon substrate 2 below the insulating layer 7 at the bottom of the recess 6.
  • the polysilicon layer 8 above the reference pressure chamber 11 becomes the diaphragm 12.
  • the depth of the completed reference pressure chamber 11 (the dimension in the thickness direction of the silicon substrate 2) is, for example, 10 to 15 ⁇ m.
  • the material of the silicon substrate 2 below the insulating layer 7 is etched so that the reference pressure chamber 11 reaches a region wider than the polysilicon layer 8 in the recess 6, and the thickness of the silicon substrate 2 is The reference pressure chamber 11 is formed so as to reach a region wider than the polysilicon layer 8 in a direction orthogonal to the direction.
  • the above-described outer peripheral film portion 24 is formed, and the movable film 25 described above is configured by the polysilicon layer 8, the insulating layer 7 provided on the cylindrical surface of the recess 6, and the outer peripheral film portion 24.
  • the depth of the reference pressure chamber 11 can be adjusted according to the amount of the etchant introduced. Further, the depth of the reference pressure chamber 11 can be adjusted according to the interval between the adjacent through holes 13. In this case, for example, when the interval between the through holes 13 is narrow, the space that extends from the adjacent through holes 13 by etching in a relatively short time is continuously formed. Therefore, the height of the reference pressure chamber 11 is relatively low. On the other hand, if the interval between the through holes 13 is wide, etching must be performed for a relatively long time before the spaces extending from the adjacent through holes 13 are connected. Accordingly, the height of the reference pressure chamber 11 is increased.
  • the depth of the reference pressure chamber 11 By adjusting the depth of the reference pressure chamber 11 in this way, the distance between the diaphragm 12 (movable electrode) and the fixed electrode portion 23 of the silicon substrate 2 can be controlled, and the pressure sensor 1 (FIG. The sensitivity of a) can be adjusted. Further, since the member above the insulating layer 7 is not etched, the cylindrical protective thin film 14 in each through hole 13 (first hole 47) protrudes into the reference pressure chamber 11 in a state where the reference pressure chamber 11 is completed. There is nothing. Therefore, the top surface of the reference pressure chamber 11 is flat, and the reference pressure chamber 11 has a substantially complete cylindrical shape.
  • each through hole 13 is filled with an oxide film and closed by the CVD method. More specifically, an oxide film is formed on the upper portion of the inner portion of the protective thin film 14 on the circumferential surface of the first hole portion 47 constituting the through hole 13 so as to close the through hole 13.
  • This oxide film is the filler 15 described above. That is, in this step, the filler 15 is embedded in each through hole 13.
  • the reference pressure chamber 11 is sealed in a vacuum state.
  • the oxide film protrudes from the through-hole 13 to make the surface of the coating layer 9 uneven, but the surface of the coating layer 9 is flattened by a resist etch back method. The larger the through-hole 13 is, the more easily the surface of the coating layer 9 is made uneven.
  • the oxide film for closing the through-hole 13 is not limited to the inside of the through-hole 13 but reaches the inside of the reference pressure chamber 11 from the bottom of the through-hole 13 continuously to the filler 15 as the above-described coating film 16.
  • the entire inner wall surface of the reference pressure chamber 11 is covered. Since the reference pressure chamber 11 has a sufficient depth (10 to 15 ⁇ m), it is not filled with the coating film 16. Note that the smaller the diameter of the through hole 13, the faster the through hole 13 is closed, and thus the thinner the coating film 16.
  • the integrated circuit region 27 is a region other than the region where the reference pressure chamber 11 and the diaphragm 12 are formed in the silicon substrate 2.
  • a nitride film 49 made of silicon nitride (SiN) is formed on the surface of the covering layer 9 of the silicon substrate 2.
  • the nitride film 49 is selectively removed by plasma etching through a mask (not shown) having a predetermined pattern. As a result, the nitride film 49 remains only in the portion that is to become the integrated circuit region 27.
  • the surface portion of the surrounding silicon substrate 2 is oxidized to form a LOCOS layer 29 around the nitride film 49.
  • nitride film 49 and underlying coating layer 9 are removed, and gate oxide film 32 is newly formed by, for example, a thermal oxidation method.
  • the state where the gate oxide film 32 is formed is shown in FIG. 21P (b). A region where the gate oxide film 32 is formed in the silicon substrate 2 (region separated by the LOCOS layer 29) becomes an integrated circuit region 27.
  • a polysilicon film is deposited on the gate oxide film 32 in the integrated circuit region 27.
  • a gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 21Q.
  • a resist pattern 51 is formed on the surface of the silicon substrate 2.
  • the resist pattern 51 has one opening 52 corresponding to the integrated circuit region 27.
  • impurities for example, arsenic (As) ions
  • the source 30 and the drain 31 are formed in regions facing each other with the gate electrode 33 interposed therebetween.
  • the surface insulating layer 10 covering the surface of the silicon substrate 2 is formed by the CVD method. Specifically, the surface insulating layer 10 is formed so as to cover the covering layer 9 shown in FIG. 21R (a) and the LOCOS layer 29 and the gate oxide film 32 shown in FIG. 21R (b).
  • the surface insulating layer 10 is made of, for example, silicon oxide.
  • an opening (contact hole) 53 is formed so as to penetrate the surface insulating layer 10 and the covering layer 9 by photolithography. The contact hole 53 is formed at a position where a part of the diaphragm 12 is exposed.
  • another contact hole 53 is formed so as to penetrate the surface insulating layer 10, the covering layer 9 and the insulating layer 7.
  • the contact hole 53 is formed at a position where a part of the silicon substrate 2 is exposed.
  • contact holes 54 for the source 30 and the drain 31 are formed as shown in FIG.
  • the contact hole 54 is formed so as to penetrate the surface insulating layer 10 and the gate oxide film 32 and expose a part of the source 30 and the drain 31.
  • a contact hole connected to the gate electrode 33 is formed so as to penetrate the surface insulating layer 10.
  • aluminum is deposited on the surface insulating layer 10 by sputtering to form an aluminum deposited film 55.
  • the aluminum deposited film 55 is connected to each of the diaphragm 12, the silicon substrate 2, the source 30, the drain 31, and the gate electrode 33 through contact holes 53, 54, and the like.
  • a resist pattern (not shown) is formed on the aluminum deposited film 55 by photolithography, and then the aluminum deposited film 55 is selectively removed by plasma etching using the resist pattern as a mask. Thereby, the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 are formed simultaneously (see FIG. 19).
  • the first metal wiring 17 is connected to the diaphragm 12 through the corresponding contact hole 53, and the second metal wiring 18 is connected to the silicon substrate 2 through the corresponding contact hole 53 (FIG. a)).
  • a metal wiring (source side metal wiring 35, drain side metal wiring 36, etc.) and a metal terminal (not shown) connected to each of the source 30, the drain 31 and the gate electrode 33 of the integrated circuit portion 28 are formed at the same time. Thereafter, the resist pattern is peeled off.
  • a passivation film 21 is formed on the surface insulating layer 10 by a CVD method.
  • the first metal terminal 19 and the second metal terminal 20 are formed on the passivation film 21 by photolithography and etching. Openings 22 that are exposed as pads are formed.
  • FIG. 20A shows an opening 22 through which the second metal terminal 20 is exposed.
  • region namely, substantially the whole region of the diaphragm 12 which surrounds all the through-holes 13 in the surface insulating layer 10 is formed in the passivation film 21 by photolithography and etching.
  • the opening 56 has, for example, a shape similar to the reference pressure chamber 11 in plan view, and is circular here (see FIG. 19).
  • the pressure sensor 1 of the eighth embodiment is obtained.
  • the reason why the opening 56 is formed in the passivation film 21 and the diaphragm 12 is exposed from the opening 56 is to make the diaphragm 12 bend easily. When the passivation film 21 exists on the diaphragm 12, the diaphragm 12 is difficult to bend, and the sensitivity of the pressure sensor 1 is lowered.
  • the step of forming the integrated circuit section 28 forms the reference pressure chamber 11 from the step of forming the coating layer 9 on the surface 4 of the silicon substrate 2 on the integrated circuit region 27 side (see FIG. 21G (b)). Therefore, it may be performed until the step of forming the resist pattern 45 on the covering layer 9 (FIG. 21H) (the same applies to the following embodiments).
  • the insulating layer 7 is formed on the inner wall surface of the recess 6 formed in the silicon substrate 2 (see FIG. 21D (a)), and the polysilicon layer 8 is embedded in the recess 6 (FIG. 21E (a)), the polysilicon layer 8 and the silicon substrate 2 can be insulated by the insulating layer 7 (see FIG. 21F (a)).
  • the reference pressure chamber 11 is formed below the insulating layer 7 by introducing an etching agent into the through hole 13 penetrating the polysilicon layer 8 and the insulating layer 7.
  • the polysilicon layer 8 in the recess 6 becomes a diaphragm 12 that deforms in response to pressure fluctuations.
  • the reference pressure chamber 11 and the diaphragm 12 can be formed by a small number of processes using only one silicon substrate 2 without bonding the two silicon substrates 2. (See FIG. 20A) can be easily manufactured. Since the diaphragm 12 and the silicon substrate 2 are insulated from each other by the insulating layer 7, the diaphragm 12 is not eroded by the etching agent that etches the substrate material below the insulating layer 7, so that the thickness of the diaphragm 12 is reduced. Can be formed with high accuracy and with the targeted dimensions. Therefore, it is possible to easily manufacture the pressure sensor 1 that can improve sensitivity and suppress variations in sensitivity.
  • the reference pressure chamber 11 under the through hole 13 can be sealed by embedding the filler 15 in the through hole 13. Accordingly, as shown in FIG. 20A, the completed pressure sensor 1 detects the pressure received by the diaphragm 12 as a relative pressure with respect to the reference pressure by setting the pressure in the reference pressure chamber 11 as the reference pressure. can do.
  • the material of the silicon substrate 2 below the insulating layer 7 is etched so that the reference pressure chamber 11 reaches a region wider than the recess 6 (see FIG. 21L (a)). Therefore, when the pressure sensor 1 is completed, the movable film 25 having the diaphragm 12 and the outer peripheral film portion 24 formed around the diaphragm 12 is formed above the reference pressure chamber 11. Since the diaphragm 12 is located in the central region inside the outer peripheral film portion 24, the diaphragm 12 is largely displaced when the movable film 25 is bent. Thereby, the responsiveness of the diaphragm 12 with respect to minute pressure fluctuations is improved. Therefore, the sensitivity of the pressure sensor 1 can be improved.
  • the through hole 13 includes a first hole 47 and a second hole 48. Since the protective thin film 14 is formed on the inner wall of the first hole 47, the inner wall of the first hole 47 (the portion that becomes the diaphragm 12) is eroded by the etching agent introduced into the through hole 13. Can be prevented (see FIG. 21L (a)). Thereby, the dispersion
  • the through-hole 13 is completed (refer FIG. 21K (a)).
  • the protective thin film 14 does not protrude into the reference pressure chamber 11 from the through hole 13.
  • the capacitance does not fluctuate due to the protrusion of the protective thin film 14.
  • the integrated circuit portion 28 is formed in the integrated circuit region 27 other than the region where the reference pressure chamber 11 is formed in the silicon substrate 2, so that the pressure sensor 1 and the integrated circuit portion 28 are formed. Can be formed on the same silicon substrate 2 (specifically, each rectangular region 3 in FIG. 1). In particular, since the diaphragm 12 is embedded in the silicon substrate 2 (see FIG. 20A), the pressure sensor 1 is configured while the surface 4 of the silicon substrate 2 is kept flat, so that each rectangle An integrated circuit portion 28 can be formed in a region other than the diaphragm 12 on the flat surface 4 of the region 3.
  • the main body portion (the portion where the diaphragm 12 is formed) of the pressure sensor 1 and the integrated circuit portion 28 (LSI) can be configured in one chip (one chip) (see FIG. 19).
  • the ninth embodiment will be described.
  • the same reference numerals are assigned to the portions corresponding to the portions described in the eighth embodiment. The description is omitted. Further, regarding the manufacturing process of the pressure sensor 1 of the ninth embodiment, detailed description of the same manufacturing process as that described in the eighth embodiment will be omitted.
  • FIG. 22A is an enlarged plan view of the pressure sensor according to the ninth embodiment
  • FIG. 22B is a cross-sectional view taken along the line BB in FIG. 22A.
  • the pressure sensor 1 according to the ninth embodiment includes an etching stop layer 60 as shown in FIG. 22B.
  • the etching stop layer 60 is formed so as to partition the side surfaces of the reference pressure chamber 11 and the diaphragm 12.
  • the etching stop layer 60 forms a cylindrical vertical wall surrounding the reference pressure chamber 11 and the diaphragm 12 in plan view (see FIG. 22A). Thus, the side surfaces of the reference pressure chamber 11 and the diaphragm 12 are partitioned by the etching stop layer 60. In plan view, the inner peripheral edge of the etching stop layer 60 and the contour L of the diaphragm 12 coincide.
  • the etching stop layer 60 is continuous with the insulating layer 7 covering the surface 4 of the silicon substrate 2 and extends toward the deep part of the silicon substrate 2. More specifically, the etching stop layer 60 extends into the silicon substrate 2 to a position deeper than the bottom surface of the reference pressure chamber 11.
  • the etching stop layer 60 is connected to the insulating layer 7 provided at the bottom of the recess 6 in the middle position in the vertical direction (thickness direction of the silicon substrate 2).
  • the insulating layer 7 provided at the bottom of the recess 6 is connected to the middle position in the vertical direction of the etching stop layer 60 so as to bisect the etching stop layer 60 in the vertical direction.
  • the portion above the insulating layer 7 provided at the bottom of the recess 6 covers the side surface (cylindrical inner peripheral surface) of the recess 6.
  • the diaphragm 12 Since the reference pressure chamber 11 exists below the diaphragm 12 (including the insulating layer 7 at the bottom of the recess 6) and the etching stop layer 60 exists outside the diaphragm 12, the diaphragm 12 is electrically connected to the silicon substrate 2.
  • Is isolated. 23A to 23U show a manufacturing process of the pressure sensor of the ninth embodiment. In each of FIGS. 23A to 23U, when two cross-sectional views are shown, the upper cross-sectional view shows a cut surface at the same position as FIG. 22B, and the lower cross-sectional view shows FIG. The cut surface in the same position as (b) is shown.
  • a silicon substrate 2 is prepared as shown in FIG. 23A, and an oxide film 40 is formed on the surface 4 of the silicon substrate 2 as described in FIG. 21A.
  • a resist pattern (not shown) is formed on the oxide film 40 by photolithography. This resist pattern has an annular opening corresponding to the etching stop layer 60 (see FIG. 22).
  • FIG. 23B shows a state in which the plasma etching is completed, and an annular opening 61 is formed in the oxide film 40.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the oxide film 40 as a mask, and an annular trench 62 is formed in the silicon substrate 2 as shown in FIG. 23C.
  • the annular trench 62 is an annular longitudinal groove.
  • the annular trench 62 is formed so as to surround a region where the recess 6 (in other words, the diaphragm 12) is to be formed on the surface 4 of the silicon substrate 2 (see FIG. 22B). Further, the annular trench 62 is formed so as to be deeper than a portion (see FIG. 22B) that is to be the bottom surface of the reference pressure chamber 11 in the silicon substrate 2.
  • the annular trench 62 is filled with an oxide film by the CVD method.
  • the oxide film in the annular trench 62 is the etching stop layer 60. That is, in this step, the etching stop layer 60 is embedded in the annular trench 62. At this time, although the oxide film protrudes from the annular trench 62, the surface of the oxide film 40 becomes uneven, but the surface of the oxide film 40 is flattened by a resist etch back method.
  • a resist pattern (not shown) is formed on the oxide film 40 by photolithography.
  • This resist pattern has an opening corresponding to the recess 6 (see FIG. 22B).
  • the opening of the resist pattern is circular.
  • the oxide film 40 is selectively removed by plasma etching using the resist pattern (not shown) as a mask, and when the plasma etching is completed, as shown in FIG. A circular opening 41 is formed in the film 40. In plan view, the outline of the opening 41 and the inner peripheral edge of the etching stop layer 60 coincide.
  • the silicon substrate 2 is dug down by anisotropic etching (for example, CDE) using the oxide film 40 as a mask, and as shown in FIG. A recess 6 having a depth of about 1 ⁇ m is formed. The recess 6 is formed shallower than the depth of the lower end of the etching stop layer 60. Thereafter, the oxide film 40 on the surface 4 of the silicon substrate 2 is removed. At this time, the etching stop layer 60 above the bottom of the recess 6 continues to exist and defines the circumferential surface of the recess 6.
  • the insulating layer 7 is formed on the surface 4 of the silicon substrate 2 by the thermal oxidation method or the CVD method. At this time, the insulating layer 7 is also formed on the inner wall surface of the recess 6. However, since the etching stop layer 60 already exists on the circumferential surface of the recess 6 and functions as the insulating layer 7, the insulating layer 7 is newly formed on the bottom surface of the recess 6 this time.
  • a polysilicon film 42 is formed on the surface of the insulating layer 7 by the CVD method.
  • impurities are implanted into the polysilicon film 42, and then the silicon substrate 2 is subjected to heat treatment. Thereby, the resistance of the polysilicon film 42 is reduced.
  • FIG. 23I (a) the polysilicon film 42 protruding outside the recess 6 is polished and removed, whereby the remaining polysilicon film 42 is removed from the polysilicon.
  • the layer 8 is embedded in the recess 6. Thereafter, the insulating layer 7 (see FIG. 23I (c)) on the integrated circuit region 27 side is removed.
  • a coating layer 9 made of silicon oxide (SiO 2) is formed by thermal oxidation or CVD.
  • the coating layer 9 is selectively removed by plasma etching using the resist pattern 45 formed on the coating layer 9 by photolithography as a mask. Is done.
  • the polysilicon layer 8 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask.
  • the first hole 47 is formed in the polysilicon layer 8 and the remaining portion of the resist pattern 45 is peeled off.
  • FIG. 21J (a) As shown in FIG. 23M (a), the circumferential surface and the bottom surface of the first hole 47 and the surface of the coating layer 9 are formed by thermal oxidation or CVD. A protective thin film 14 is formed.
  • FIG. 21K (a) As shown in FIG. 23N (a), the second hole 48 is formed immediately below each first hole 47 by RIE, and the through hole 13 is completed. .
  • an etching agent is introduced into each through-hole 13, and in the silicon substrate 2, below the insulating layer 7 at the bottom of the recess 6
  • the substrate material is isotropically etched.
  • the polysilicon layer 8 is not etched, but since the etching stop layer 60 exists, the substrate outside the etching stop layer 60 in the direction orthogonal to the thickness direction of the silicon substrate 2. The material is not etched.
  • the reference pressure chamber 11 is formed.
  • the polysilicon layer 8 above the reference pressure chamber 11 becomes the diaphragm 12.
  • the reference pressure chamber 11 and the diaphragm 12 are partitioned by the etching stop layer 60 in a direction orthogonal to the thickness direction of the silicon substrate 2.
  • the filler 15 is embedded in each through-hole 13 by CVD method. Further, the surface of the coating layer 9 is planarized by a resist etch back method.
  • a step of forming the integrated circuit portion 28 (see FIG. 20B) in the integrated circuit region 27 is performed.
  • a nitride film 49 is formed on the surface of the coating layer 9 of the silicon substrate 2 as shown in FIG. 23Q.
  • the nitride film 49 remains only in the portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 23T.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27, as shown in FIG.
  • the surface insulating layer 10 is formed, and as described with reference to FIG. 20, as shown in FIG. 22, the first metal wiring 17, the second metal wiring 18, the first metal terminal 19 and the second metal terminal 20 (FIG. 22 (a)) is formed.
  • metal wiring source side metal wiring 35, drain side metal wiring 36, etc., see FIG. 20B
  • metal terminals (see FIG. 20B) connected to the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28, respectively. (Not shown) is also formed.
  • a passivation film 21 is formed on the surface insulating layer 10, and the first metal terminal 19 and the second metal terminal 20 (including a metal terminal (not shown) on the integrated circuit portion 28 side) are exposed on the passivation film 21 as pads.
  • An opening 22 and an opening 56 are formed.
  • the pressure sensor 1 of the ninth embodiment is obtained.
  • the ninth embodiment in addition to the effects obtained in the eighth embodiment, the following effects can also be achieved.
  • the diaphragm 12 in the recess 6 is partitioned by the etching stop layer 60 of the annular trench 62. Further, the lateral etching when forming the reference pressure chamber 11 stops at the etching stop layer 60 (see FIG. 23O (a)).
  • each of the diaphragm 12 and the reference pressure chamber 11 can be accurately formed with the target dimensions. Therefore, it is possible to easily manufacture the pressure sensor 1 that can improve sensitivity and suppress variations in sensitivity. (10) Tenth Embodiment Next, a tenth embodiment will be described. In the tenth embodiment, portions corresponding to those described in the eighth embodiment are denoted by the same reference numerals. The description is omitted. Further, regarding the manufacturing process of the pressure sensor 1 of the tenth embodiment, detailed description of the same manufacturing process as that described in the eighth embodiment is omitted.
  • FIG. 24A is an enlarged plan view of the pressure sensor according to the tenth embodiment
  • FIG. 24B is a cross-sectional view taken along the section line CC in FIG.
  • the bottom surface of the reference pressure chamber 11 is partitioned as shown in FIG. A second etching stop layer 70 is provided at the position.
  • the bottom surface of the reference pressure chamber 11 is a surface facing the insulating layer 7 at the bottom of the recess 6 from below on the inner wall surface of the reference pressure chamber 11.
  • the second etching stop layer 70 is an insulating layer having a circular shape larger in diameter than the reference pressure chamber 11 in plan view.
  • the insulating layer 7 at the bottom of the recess 6 and the second etching stop layer 70 are vertically opposed to each other with an interval corresponding to the vertical dimension (depth dimension) of the reference pressure chamber 11. Therefore, the reference pressure chamber 11 is defined by being sandwiched between the insulating layer 7 at the bottom of the recess 6 and the second etching stop layer 70 in the vertical direction.
  • FIGS. 25A to 25U show a manufacturing process of the pressure sensor of the tenth embodiment.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 24B
  • the lower cross-sectional view shows The cut surface in the same position as FIG.20 (b) is shown.
  • a silicon substrate 2 is prepared, and as shown in FIG. 25A, an oxide film 73 having a thickness of several hundreds of millimeters is formed on the surface 4 of the silicon substrate 2.
  • a resist pattern 71 is formed on the oxide film 73 by photolithography.
  • the resist pattern 71 has one round opening 72 corresponding to the second etching stop layer 70 (see FIG. 24B) (see FIG. 25B (b)).
  • impurities for example, nitrogen (N) ions or oxygen (O) ions
  • the acceleration voltage at the time of ion implantation may be 20 to 120 keV, for example.
  • the oxide film 73 suppresses damage to the surface 4 caused by ion implantation.
  • a process of epitaxially growing a semiconductor layer on the surface 4 of the silicon substrate 2 is performed. Since the silicon substrate 2 is heated during the epitaxial growth, the impurity ions implanted into the silicon substrate 2 are activated. As a result, as shown in FIG. 25C (a), a second etching stop layer 70 made of silicon oxide (SiO 2) or silicon nitride (SiN) is formed at a predetermined depth from the surface 4 of the silicon substrate 2. Is done.
  • the predetermined depth position is a depth position where the bottom surface of the reference pressure chamber 11 is to be formed in the silicon substrate 2 (see FIG. 24B).
  • a portion above the second etching stop layer 70 (between the second etching stop layer 70 and the surface 4) is an epitaxially grown silicon layer (epitaxial layer).
  • the thickness of the epitaxial layer is, for example, about 10 to 17 ⁇ m.
  • the second etching stop layer 70 is moved from the surface 4 of the silicon substrate 2 to the position (for example, the surface 4) only by heat treatment of the silicon substrate 2 (drive-in for implantation ion diffusion). To a depth of about 10 to 17 ⁇ m.
  • the acceleration voltage of the implantation is increased, and the impurity ions (oxygen ions or nitrogen ions) are supplied from the surface 4 of the silicon substrate 2 to the predetermined value. Type in to the depth position.
  • the acceleration voltage of impurity ions is, for example, 200 to 1000 keV.
  • a second etching stop layer 70 made of oxide or nitride is formed at a position of the predetermined depth from the surface 4 of the silicon substrate 2. . Thereafter, the oxide film 73 (see FIG. 25B (a)) is removed.
  • the silicon substrate 2 can be made thinner by the absence of the epitaxial layer.
  • Subsequent steps are the same as the steps after FIG. 21A of the eighth embodiment. That is, first, as described in FIG. 21A, as shown in FIG. 25D, an oxide film 40 is formed on the surface 4 of the silicon substrate 2, and a resist pattern (not shown) is formed on the oxide film 40 by photolithography. The This resist pattern has a circular opening corresponding to the recess 6 (see FIG. 24B).
  • the oxide film 40 is selectively removed by plasma etching using this resist pattern (not shown) as a mask.
  • a circular opening 41 is formed in the film 40.
  • the silicon substrate 2 is dug down by anisotropic etching (for example, CDE) using the oxide film 40 as a mask, and as shown in FIG. 25F, a recess having a depth of about 1 ⁇ m is formed. 6 is formed.
  • the insulating layer 7 is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD. At this time, the insulating layer 7 is also formed on the inner wall surface (circumferential surface and bottom surface) of the recess 6.
  • a polysilicon film 42 is formed on the surface of the insulating layer 7 by the CVD method.
  • a coating layer 9 made of silicon oxide (SiO 2) is formed by thermal oxidation or CVD.
  • the coating layer 9 is selectively removed by plasma etching using the resist pattern 45 formed on the coating layer 9 by photolithography as a mask. Is done.
  • the polysilicon layer 8 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask. Thereby, as described in FIG. 21I (a), as shown in FIG. 25L (a), the first hole 47 is formed in the polysilicon layer 8 and the remaining portion of the resist pattern 45 is peeled off.
  • FIG. 21J (a) As shown in FIG. 25M (a), the circumferential surface and the bottom surface of the first hole 47 and the surface of the covering layer 9 are formed by thermal oxidation or CVD. A protective thin film 14 is formed.
  • FIG. 21K (a) As shown in FIG. 25N (a), the second hole 48 is formed immediately below each first hole 47 by RIE, and the through hole 13 is completed. .
  • an etching agent is introduced into each through-hole 13, and the silicon substrate 2 has a bottom of the insulating layer 7 below the recess 6.
  • the substrate material is isotropically etched.
  • the polysilicon layer 8 is not etched, but since the second etching stop layer 70 exists, the substrate material below the second etching stop layer 70 in the silicon substrate 2. Is not etched.
  • the reference pressure chamber 11 is formed as a result of the isotropic etching.
  • the polysilicon layer 8 above the reference pressure chamber 11 becomes the diaphragm 12.
  • the reference pressure chamber 11 is defined by being sandwiched between the insulating layer 7 at the bottom of the recess 6 and the second etching stop layer 70. Further, at the same time as the diaphragm 12 is formed, the outer peripheral film portion 24 is formed, whereby the movable film 25 is formed.
  • the filler 15 is embedded in each through-hole 13 by the CVD method. Further, the surface of the coating layer 9 is planarized by a resist etch back method. Next, a step of forming the integrated circuit portion 28 (see FIG. 20B) in the integrated circuit region 27 is performed.
  • a nitride film 49 is formed on the surface of the coating layer 9 of the silicon substrate 2 as shown in FIG. 25Q.
  • the nitride film 49 remains only in a portion to be the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 25T.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27 as shown in FIG. 25U (b).
  • the surface insulating layer 10 is formed, and as described with reference to FIG. 20, as shown in FIG. 24, the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 (FIG. 24 (a)) is formed.
  • metal wiring source side metal wiring 35, drain side metal wiring 36, etc., see FIG. 20B
  • metal terminals (see FIG. 20B) connected to the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28, respectively. (Not shown) is also formed.
  • a passivation film 21 is formed on the surface insulating layer 10, and the first metal terminal 19 and the second metal terminal 20 (on the integrated circuit portion 28 side, not shown) are formed on the passivation film 21.
  • An opening 22 and an opening 56 are formed to expose each of them as a pad.
  • the pressure sensor 1 of the tenth embodiment is obtained. According to the tenth embodiment, in addition to the effects obtained in the eighth embodiment, the following effects can also be achieved.
  • the second etching stop layer 70 is formed on the bottom surface of the reference pressure chamber 11 in the silicon substrate 2.
  • the reference pressure chamber 11 is partitioned by being sandwiched between the insulating layer 7 and the second etching stop layer 70, the reference pressure chamber 11 can be accurately formed with a target dimension. That is, since the distance between the diaphragm 12 (polysilicon layer 8) and the bottom surface (fixed electrode portion 23) of the reference pressure chamber 11 can be adjusted to the design value with high accuracy, variation in capacitance between them can be achieved. Can be suppressed.
  • FIG. 26A is an enlarged plan view of the pressure sensor according to the eleventh embodiment
  • FIG. 26B is a cross-sectional view taken along the section line DD in FIG.
  • the etching stop layer of the second embodiment is used. 60 and the second etching stop layer 70 of the third embodiment.
  • the etching stop layer 60 is referred to as a “first etching stop layer 60” for convenience of explanation.
  • the first etching stop layer 60 extends into the silicon substrate 2 to the depth of the second etching stop layer 70.
  • the first etching stop layer 60 is connected to the insulating layer 7 at the bottom of the recess 6 at a midpoint in the vertical direction (thickness direction of the silicon substrate 2), and the second etching stop layer 70 at the lower end thereof. It is also connected to.
  • the second etching stop layer 70 is connected to the first etching stop layer 60 so as to cover the inside of the first etching stop layer 60 from below.
  • the reference pressure chamber 11 is partitioned in the thickness direction of the silicon substrate 2 by the insulating layer 7 at the bottom of the recess 6 and the second etching stop layer 70, and further in the direction perpendicular to the thickness direction.
  • the etching stop layer 60 is used.
  • 27A to 27X show the manufacturing process of the pressure sensor of the eleventh embodiment.
  • the upper cross-sectional view shows a cut surface at the same position as FIG. 26 (b)
  • the lower cross-sectional view shows The cut surface in the same position as FIG.20 (b) is shown.
  • an oxide film 73 is formed on the surface 4 of the silicon substrate 2 as illustrated in FIG. 27A.
  • impurities are implanted into the surface layer portion of the silicon substrate 2 using the resist pattern 71 formed on the oxide film 73 as a mask.
  • FIG. 27C (a) After the oxide film 73 and the resist pattern 71 are removed, a process of epitaxially growing a semiconductor layer on the surface 4 of the silicon substrate 2 is performed.
  • a second etching stop layer 70 is formed at a predetermined depth from the surface 4 of the silicon substrate 2.
  • the acceleration voltage for implantation is high, only drive-in may be performed instead of epitaxial growth.
  • Subsequent steps are the same as the steps after FIG. 23A of the ninth embodiment. That is, first, as described with reference to FIG. 23A, the oxide film 40 is formed on the surface 4 of the silicon substrate 2 as shown in FIG. 27D. Next, a resist pattern (not shown) is formed on the oxide film 40 by photolithography. This resist pattern has an annular opening corresponding to the etching stop layer 60 (see FIG. 26).
  • FIG. 27E shows a state in which the plasma etching has been completed, and an annular opening 61 is formed in the oxide film 40.
  • the silicon substrate 2 is dug down by anisotropic deep RIE using the oxide film 40 as a mask, and an annular trench 62 is formed as shown in FIG. 27F.
  • the annular trench 62 is formed so as to surround a region where the recess 6 (in other words, the diaphragm 12) is to be formed on the surface 4 of the silicon substrate 2 (see FIG. 26B).
  • annular trench 62 is formed so as to be deeper than a portion (see FIG. 26B) that is to be the bottom surface of the reference pressure chamber 11 in the silicon substrate 2.
  • the lower end portion of the formed annular trench 62 coincides with the peripheral edge portion of the second etching stop layer 70.
  • the etching stop layer 60 is embedded in the annular trench 62 by the CVD method.
  • the surface of the oxide film 40 is planarized by a resist etch back method.
  • a resist pattern (not shown) is formed on the oxide film 40 by photolithography. This resist pattern has a circular opening corresponding to the recess 6 (see FIG. 26B).
  • the oxide film 40 is selectively removed by plasma etching using this resist pattern (not shown) as a mask.
  • a circular opening 41 is formed in the film 40.
  • the silicon substrate 2 is dug down by anisotropic etching (for example, CDE) using the oxide film 40 as a mask, and as shown in FIG. A recess 6 having a depth of about 1 ⁇ m is formed.
  • the oxide film 40 on the surface 4 of the silicon substrate 2 is removed.
  • the etching stop layer 60 above the bottom of the recess 6 continues to exist.
  • the insulating layer 7 is formed on the surface 4 of the silicon substrate 2 by thermal oxidation or CVD. At this time, the insulating layer 7 is also formed on the inner wall surface of the recess 6. However, since the etching stop layer 60 already exists on the circumferential surface of the recess 6 and functions as the insulating layer 7, the insulating layer 7 is newly formed on the bottom surface of the recess 6 this time.
  • a polysilicon film 42 is formed on the surface of the insulating layer 7 by the CVD method.
  • impurities are implanted into the polysilicon film 42, and then the silicon substrate 2 is subjected to heat treatment. Thereby, the resistance of the polysilicon film 42 is reduced.
  • the polysilicon film 42 that protrudes outside the recess 6 is polished and removed, whereby the remaining polysilicon film 42 is removed. Is buried in the recess 6 as the polysilicon layer 8. Thereafter, the insulating layer 7 (see FIG. 27L (c)) on the integrated circuit region 27 side is removed.
  • a coating layer 9 made of silicon oxide (SiO 2) is formed by thermal oxidation or CVD.
  • the coating layer 9 is selectively removed by plasma etching using the resist pattern 45 formed on the coating layer 9 by photolithography as a mask. Is done.
  • the polysilicon layer 8 is dug down by anisotropic deep RIE using the resist pattern 45 as a mask.
  • the first hole 47 is formed in the polysilicon layer 8 and the remaining portion of the resist pattern 45 is peeled off.
  • the protective thin film 14 is formed on the circumferential surface and bottom surface of the first hole 47 and the surface of the coating layer 9 by thermal oxidation or CVD. Is formed.
  • the second hole portion 48 is formed immediately below each first hole portion 47 by RIE, and the through hole 13 is completed.
  • an etching agent is introduced into each through-hole 13, and in the silicon substrate 2, below the insulating layer 7 at the bottom of the recess 6.
  • the substrate material is isotropically etched.
  • the polysilicon layer 8 is not etched, but since the first etching stop layer 60 exists, the first etching stop is performed in the direction orthogonal to the thickness direction of the silicon substrate 2.
  • the substrate material outside layer 60 is not etched.
  • the second etching stop layer 70 exists, the substrate material below the second etching stop layer 70 in the silicon substrate 2 is not etched.
  • the reference pressure chamber 11 is formed as a result of the isotropic etching.
  • the polysilicon layer 8 above the reference pressure chamber 11 becomes the diaphragm 12.
  • the reference pressure chamber 11 and the diaphragm 12 are partitioned by the first etching stop layer 60 in a direction orthogonal to the thickness direction of the silicon substrate 2.
  • the reference pressure chamber 11 is defined by being sandwiched between the insulating layer 7 at the bottom of the recess 6 and the second etching stop layer 70.
  • the filler 15 is embedded in each through-hole 13 by CVD method. Further, the surface of the coating layer 9 is planarized by a resist etch back method. Next, a step of forming the integrated circuit portion 28 (see FIG. 20B) in the integrated circuit region 27 is performed.
  • a nitride film 49 is formed on the surface of the coating layer 9 of the silicon substrate 2 as shown in FIG. 27T.
  • the nitride film 49 remains only in a portion that is to become the integrated circuit region 27 by plasma etching through a mask (not shown) having a predetermined pattern. .
  • the LOCOS layer 29 is formed, and then the gate oxide film 32 is formed.
  • the gate electrode 33 is formed on the gate oxide film 32 as shown in FIG. 27W.
  • the source 30 and the drain 31 are formed in the surface layer portion of the silicon substrate 2 in the integrated circuit region 27.
  • the surface insulating layer 10 is formed.
  • the first metal wiring 17, the second metal wiring 18, the first metal terminal 19, and the second metal terminal 20 (FIG. 26 (a)) is formed.
  • metal wiring source side metal wiring 35, drain side metal wiring 36, etc., see FIG. 20B
  • metal terminals (see FIG. 20B) connected to the source 30, drain 31 and gate electrode 33 of the integrated circuit portion 28, respectively. (Not shown) is also formed.
  • a passivation film 21 is formed on the surface insulating layer 10, and the first metal terminal 19 and the second metal terminal 20 (on the integrated circuit portion 28 side, not shown) are formed on the passivation film 21.
  • An opening 22 and an opening 56 are formed to expose each of them as a pad.
  • the pressure sensor 1 of the eleventh embodiment is obtained. According to the eleventh embodiment, the effects obtained in the eighth to tenth embodiments can be achieved. (12) Others
  • the example in which the diaphragm 10 has a thin disk shape having a large number of through holes 11 has been described.
  • the diaphragm 10 can be thinned by reducing its diameter.
  • the sensitivity of the pressure sensor 1 can vary depending on the diameter, thickness, and shape of the diaphragm 10.
  • FIG. 28A is a plan view of a circular diaphragm
  • FIG. 28B is a plan view of a quadrangular diaphragm with four corners being perpendicular
  • FIG. 28C is a rounded corner. It is a top view of the obtained square-shaped diaphragm.
  • FIG. 29 is a graph showing the relationship between the diaphragm diameter and the sensitivity of the pressure sensor.
  • FIG. 30 is a graph showing the relationship between the diaphragm thickness and the sensitivity of the pressure sensor.
  • the planar shape of diaphragm 10 includes a square shape (see FIG. 28B), a square shape with rounded four corners, in addition to the circular shape described above (see FIG. 28A). (Referred to as a corner shape, see FIG. 28C).
  • the inscribed circles (see FIGS. 28B and 28C) indicated by dotted lines in the square-shaped and corner-shaped diaphragms 10 are the same as the circular diaphragm 10 shown in FIG. It is a circle of the same size.
  • FIG. 29 shows the relationship between the diameter of the diaphragm 10 (diaphragm diameter) and the sensitivity of the pressure sensor 1 under the condition that the thickness of the diaphragm 10 (diaphragm thickness) is constant (here, 4.5 ⁇ m).
  • the sensitivity here is the voltage change value ⁇ V between the output terminals 16 and 18 (see FIG. 4) when the pressure acting on the diaphragm 10 is changed by 90 kPa ( ⁇ P) (unit: mV).
  • ⁇ P 90 kPa
  • the sensitivity is higher as ⁇ V is larger (the same applies to FIG. 14).
  • the diameter of the inscribed circle described above corresponds to the diaphragm diameter (see FIGS. 28B and 28C).
  • the horizontal axis represents the diaphragm diameter
  • the vertical axis represents the sensitivity.
  • the sensitivity increases as the diaphragm diameter increases.
  • the square shape and the corner shape are more sensitive than the circular shape.
  • the quadrangular shape is slightly more sensitive than the corner shape.
  • FIG. 30 shows the relationship between the diaphragm thickness and the sensitivity of the pressure sensor 1 under the condition that the diaphragm diameter is constant (here, 500 ⁇ m).
  • the diaphragm diameter is constant (here, 500 ⁇ m).
  • the quadrangular shape and the corner shape are more sensitive than the circular shape.
  • the quadrangular shape and the corner shape are more sensitive than the circular shape. The reason is that the quadrangular shape and the corner shape are more than the circular shape by the amount of the four corners. Is also large (see FIG. 28).
  • the piezoresistors R1 to R4 see FIG. 2 are easily distorted. Accordingly, the sensitivity of the pressure sensor 1 is increased.
  • the rectangular shape is likely to be damaged because local forces are easily applied at the four corners. Conversely, such a breakage is unlikely to occur in the circular diaphragm 10. Therefore, the shape of the diaphragm 10 is appropriately selected depending on which of the sensitivity and durability is to be emphasized. If the corners have round corners, both sensitivity and durability can be satisfied. Of course, the diaphragm 10 may be formed in a polygonal shape other than a rectangular shape.
  • the integrated circuit portion 28 is formed on the silicon substrate 2 in which the pressure sensor 1 is formed is shown, but the integrated circuit portion 28 may not be formed on the silicon substrate 2. .

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Abstract

【課題】低コスト化かつ小型化を実現できる圧力センサを提供すること。 【解決手段】圧力センサ１は、内部に基準圧室８が形成されたシリコン基板２と、シリコン基板２の一部からなり、基準圧室８を区画するようにシリコン基板２の表層部に形成されたダイヤフラム１０と、ダイヤフラム１０において基準圧室８に臨む下表面に形成されたエッチングストップ層９とを含んでいる。ダイヤフラム１０には、基準圧室８に連通した貫通孔１１が形成され、貫通孔１１内には、充填体１３が配置されている。

Description

圧力センサおよび圧力センサの製造方法
　本発明は、圧力センサおよびその製造方法に関する。特に静電容量型圧力センサおよびその製造方法に関する。
　ＭＥＭＳ（Micro Electro Mechanical Systems）技術により製造される圧力センサは、たとえば、工業機械などに備えられる圧力センサや圧力スイッチなどに用いられている。
　このような圧力センサは、たとえば、基板を部分的に薄く加工して形成されたダイヤフラムを受圧部として備え、ダイヤフラムが圧力を受けて変形するときに発生する応力や変位を検出する。
　このような圧力センサとして、たとえば、２枚の基板を接合することで構成される圧力センサが知られている（たとえば、特許文献１参照）。
　特許文献１に記載の圧力センサを製造するためには、まず、第１の基板の表面に、所定領域を取り囲むようにＬＯＣＯＳ酸化膜を形成し、このＬＯＣＯＳ酸化膜の表面に対して第２の基板を接合する。これにより、前記所定領域には、２枚の基板の間に空間が形成される。そして、第１の基板において、ＬＯＣＯＳ酸化膜が形成された表面とは反対側の表面を、ＬＯＣＯＳ酸化膜が露出するまで切削研磨する。この結果、第１の基板においてＬＯＣＯＳ酸化膜に取り囲まれた残存部分が、ダイヤフラムとなる。
　ダイヤフラムにピエゾ抵抗を形成することで、ピエゾ抵抗型の圧力センサが得られる。また、第１の基板（ダイヤフラム部）と、第２の基板（ダイヤフラム部に対向する部分）との両方に電極を形成することで、静電容量型の圧力センサが得られる。
特許第２８５０５５８号公報
　前述の先行技術では、１つの圧力センサを製造するために２枚の基板が必要になるので、製造コストが高くなってしまう。また、この圧力センサは、基板２枚分の厚みに近い厚みを有することから、圧力センサ全体の嵩が大きくなってしまう。
　また、１つの圧力センサを製造するために２枚の基板を用いる分だけ、圧力センサの製造工程数が増えてしまう。特に、２枚の基板で静電容量型の圧力センサを製造する場合、ダイヤフラムを有する第１の基板と、空間を挟んでダイヤフラムと対向する部分を有する第２の基板との両方に電極を形成しなければならない。
　本発明の目的は、低コスト化かつ小型化を実現できる圧力センサ、特に静電容量型の圧力センサを提供することである。
　また、本発明の別の目的は、低コストかつ小型な圧力センサを簡単に製造することができる圧力センサの製造方法を提供することである。
　前記の目的を達成するため、本発明の圧力センサは、内部に基準圧室が形成された基板と、前記基板の一部からなり、前記基準圧室を区画するように前記基板の表層部（表面付近の基板内領域）に形成され、前記基準圧室に連通した貫通孔が形成されたダイヤフラムと、前記ダイヤフラムの前記基準圧室に臨む表面に形成されたエッチングストップ層と、前記貫通孔内に配置された埋め込み材とを含む。
　この構成によれば、１枚の基板において、その内部に基準圧室（空間）が形成されているともに、この基板の一部でダイヤフラムが形成されている。そのため、２枚の基板を接合することによって基準圧室およびダイヤフラムを形成する必要がないから、コストを低くすることができる。
　また、１枚の基板によって圧力センサが構成されることから、２枚の基板を接合することで圧力センサを構成する場合に比べて、圧力センサを小型にすることができる。
　また、基準圧室を区画するダイヤフラムにおいて基準圧室に連通した貫通孔が、埋め込み材によって塞がれているので、基準圧室を密閉することができる。これにより、基準圧室内の圧力を基準圧力としておけば、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。
　基準圧室は、貫通孔からエッチング剤を導入して行う等方性エッチングによって形成することができる。このとき、ダイヤフラムにおいて基準圧室に臨む表面に形成されたエッチングストップ層は、ダイヤフラムを構成する基板材料のエッチングを防ぐ。これにより、ダイヤフラムが、基準圧室のエッチング剤によって不必要にエッチングされることがないので、ダイヤフラムの厚さを、正確に狙いの厚さにすることができる。そのため、圧力センサでは、感度の向上を図れるとともに感度のばらつきを抑えることができる。
　前記圧力センサは、前記ダイヤフラムにおいて前記基準圧室に臨む表面とは反対側の表面に形成されたピエゾ抵抗をさらに含むことが好ましい。これにより、ダイヤフラムが受ける圧力による歪みをピエゾ抵抗の抵抗値変化として検出するピエゾ抵抗型の圧力センサを構成できる。
　前記圧力センサは、前記ダイヤフラムの周囲を取り囲み、当該ダイヤフラムを前記基板の他の部分から分離する分離層をさらに含むことが好ましい。これにより、ダイヤフラムが分離層によって区画されることから、ダイヤフラムを、精度良く、狙った寸法で形成することができる。そのため、圧力センサでは、感度の向上を図れるとともに感度のばらつきを抑えることができる。
　前記分離層は、前記基準圧室の底面よりも深い位置まで前記基板内に延びていることが好ましい。これにより、ダイヤフラムだけでなく、基準圧室までもが分離層によって区画されることから、ダイヤフラムおよび基準圧室の両方を、精度良く、狙った寸法で形成することができる。
　前記圧力センサは、前記基準圧室の内壁面において、前記エッチングストップ層に対向する底面に形成された第２のエッチングストップ層をさらに含むことが好ましい。これにより、基板の厚さ方向において、基準圧室が、エッチングストップ層と第２のエッチングストップ層とによって挟まれて区画されるので、基準圧室を、精度良く、狙った寸法で形成することができる。
　前記圧力センサは、前記貫通孔の側壁を覆うように筒状に形成され、前記エッチングストップ層から前記基準圧室内に突出した側壁層をさらに含むことが好ましい。これにより、貫通孔を有するダイヤフラムが基準圧室側へ大きく撓んだときには、側壁層が基準圧室の内壁面に接触して、ダイヤフラムの過度な変形を規制する。そのため、ダイヤフラムの損傷を防止できる。
　前記圧力センサは、前記基板に形成された集積回路デバイスを有する集積回路部をさらに含むことが好ましい。これにより、圧力センサおよび集積回路部を同一基板に形成することができる。
　また、本発明の圧力センサの製造方法は、基板の表面から所定の深さの位置にエッチングストップ層を形成する工程と、前記基板の表面から前記エッチングストップ層を貫通する深さの貫通孔を形成する工程と、前記貫通孔内にエッチング剤を導入して前記エッチングストップ層下の基板材料をエッチングすることにより、前記エッチングストップ層の下方に基準圧室を形成し、前記エッチングストップ層の上にダイヤフラムを形成するエッチング工程と、前記貫通孔内に埋め込み材を配置する工程とを含む。
　この方法により、前述の構造の圧力センサが得られる。そして、この方法によれば、エッチングストップ層の下では、貫通孔内に導入されたエッチング剤で基板材料がエッチングされることによって基準圧室が形成される。その一方で、エッチングストップ層の上にダイヤフラムが形成される。この際、ダイヤフラムは、エッチングストップ層によって、基準圧室内のエッチング剤から遮断される。これにより、基準圧室を形成するためのエッチング剤によってダイヤフラムが浸食されることがないので、ダイヤフラムの厚さを、精度良く、狙いの厚さにすることができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサを簡単に製造することができる。
　また、この方法によれば、２枚の基板を接合しなくても、基板を１枚だけ用いた少ない工程で基準圧室およびダイヤフラムを形成することができるので、低コストかつ小型な圧力センサを簡単に製造することができる。
　また、貫通孔内に埋め込み材を配置することによって、エッチングストップ層の下の基準圧室を密閉することができる。これにより、完成した圧力センサは、基準圧室内の圧力を基準圧力としておくことにより、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。
　前記エッチングストップ層を形成する工程は、前記基板に窒素イオンまたは酸素イオンを打ち込むイオン打ち込み工程と、前記イオン打ち込み工程後に前記基板に対して熱処理を施す熱処理工程とを含むことが好ましい。基板に打ち込まれた窒素イオンまたは酸素イオンが熱処理工程によって活性化されることにより、基板の表面から所定の深さの位置に窒化膜または酸化膜からなるエッチングストップ層を形成することができる。
　前記熱処理工程が、前記イオン打ち込み工程後に前記基板の表面に半導体層をエピタキシャル成長させる工程を含んでいることが好ましい。この場合、熱処理工程後において、エッチングストップ層は、半導体層の下側に配置されるから、基板の表面から所定の深さの位置に確実に形成される。また、エピタキシャル成長時に基板が加熱されることによって、窒素イオンまたは酸素イオンが同時に活性化されるから、イオン活性化のための熱処理を別途行う必要がない。
　本発明の圧力センサの製造方法は、前記ダイヤフラムにおいて前記基準圧室に臨む表面とは反対側の表面にピエゾ抵抗を形成する工程をさらに含むことが好ましい。これにより、ダイヤフラムが受ける圧力による歪みをピエゾ抵抗の抵抗値変化により検出するピエゾ抵抗型の圧力センサが得られる。
　本発明の圧力センサの製造方法は、前記エッチング工程の前に、前記基板の表面において前記貫通孔が形成される予定の領域を取り囲む環状トレンチを、前記基板において前記基準圧室の底面となる予定の部分より深くなるように形成するトレンチ形成工程と、前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程とをさらに含んでいることが好ましい。
　これにより、エッチング工程では、ダイヤフラムおよび基準圧室が分離絶縁層によって区画されて形成されるので、ダイヤフラムを、狙った寸法で精度良く形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサを製造することができる。また、基準圧室のエッチングが分離絶縁層で停止することにより、ダイヤフラムだけでなく、基準圧室も、狙った寸法で精度良く形成することができる。
　本発明の圧力センサの製造方法は、前記基板に前記貫通孔を形成する工程の前に、前記基板において前記基準圧室の底面が形成される予定の深さの位置に第２のエッチングストップ層を形成する工程をさらに含むことが好ましい。これにより、エッチング工程では、基板の厚さ方向において、基準圧室が、エッチングストップ層と第２のエッチングストップ層とによって区画されて形成されるので、基準圧室を、狙った寸法で精度良く形成することができる。
　前記エッチング工程は、前記貫通孔の側壁に側壁絶縁層を形成する工程と、前記貫通孔内にエッチング剤を導入して前記基板の材料を等方性エッチングする工程とをさらに含むことが好ましい。
　貫通孔の側壁に側壁絶縁層が予め形成されるので、貫通孔内に導入されるエッチング剤が貫通孔の側壁（ダイヤフラム部分）をエッチングしてしまうことを防止できる。
　そして、貫通孔の下端側における基板の材料を等方性エッチングすると、側壁絶縁層がエッチングストップ層から基準圧室内に突出する。これにより、エッチングストップ層の上のダイヤフラムが基準圧室側へ大きく撓んだときに、側壁絶縁層が基準圧室の内壁面に当接して、ダイヤフラムの過大な変形を規制する。そのため、ダイヤフラムの損傷を防止できる。
　本発明の圧力センサの製造方法は、前記基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含むことが好ましい。これにより、圧力センサおよび集積回路部を同一基板に形成することができる。圧力センサ部および集積回路部は、少なくとも一部の製造工程が共有されることが好ましい。たとえば、コンタクト孔形成工程や、配線工程は、圧力センサ部および集積回路部に対して同時に行われてもよい。　また、本発明の静電容量型圧力センサは、内部に基準圧室が形成された半導体基板と、前記半導体基板の一部からなり、前記基準圧室を区画するように前記半導体基板の表層部（表面付近の基板内領域）に形成され、前記基準圧室に連通した貫通孔が形成されたダイヤフラムと、前記基準圧室の内壁面のうち、前記ダイヤフラムの前記基準圧室への対向面である天井面と、この天井面に対向する底面との少なくとも一方に形成されたエッチングストップ層と、前記貫通孔内に配置された埋め込み材と、前記ダイヤフラムの周囲を取り囲み、当該ダイヤフラムを前記半導体基板の他の部分から分離する分離絶縁層とを含む。
　この構成によれば、１枚の半導体基板において、その内部に基準圧室（空間）が形成されているともに、この半導体基板の一部でダイヤフラムが形成されている。そのため、２枚の半導体基板を接合することによって基準圧室およびダイヤフラムを形成する必要がないから、コストを低くすることができる。
　また、１枚の半導体基板によって静電容量型圧力センサが構成されることから、２枚の半導体基板を接合することで静電容量型圧力センサを構成する場合に比べて、静電容量型圧力センサを小型にすることができる。
　また、基準圧室を区画するダイヤフラムにおいて基準圧室に連通した貫通孔が、埋め込み材によって塞がれているので、基準圧室を密閉することができる。これにより、基準圧室内の圧力を基準圧力としておけば、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。より具体的には、ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラムと、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　基準圧室は、貫通孔からエッチング剤を導入して行う等方性エッチングによって形成することができる。このとき、基準圧室の内壁面のうち、天井面と底面との少なくとも一方には、エッチングストップ層が形成されているので、基準圧室を形成するときにおいて、基準圧室がエッチングストップ層に区画される。これにより、基準圧室を狙った寸法で形成することができる。そのため、静電容量型圧力センサでは、感度の向上を図れるとともに感度のばらつきを抑えることができる。
　また、分離絶縁層が、ダイヤフラムの周囲を取り囲み、当該ダイヤフラムを半導体基板の他の部分から分離している。これにより、ダイヤフラムと半導体基板の他の部分とが絶縁されているから、ダイヤフラムと基準圧室の底面を区画する部分の半導体基板とによって、キャパシタ構造を形成できる。また、ダイヤフラムが分離絶縁層によって区画されることから、ダイヤフラムを、狙った寸法で形成することができる。そのため、静電容量型圧力センサの感度の向上を図れるとともに感度のばらつきを抑えることができる。
　前記エッチングストップ層が絶縁層であることが好ましい。これにより、ダイヤフラムと基準圧室の底面との間の静電容量を大きくすることができるから、感度を高くすることができる。
　静電容量型圧力センサは、前記ダイヤフラムに接続された第１配線と、前記半導体基板において前記分離絶縁層によって前記ダイヤフラムから絶縁された部分に接続された第２配線とをさらに含むことが好ましい。これにより、同一の半導体基板における当該部分およびダイヤフラムのそれぞれを電極とする簡素な構成の静電容量型圧力センサを提供することができる。
　前記分離絶縁層が、前記基準圧室の底面よりも深い位置まで前記半導体基板内に延びていることが好ましい。これにより、ダイヤフラムだけでなく、基準圧室も分離絶縁層によって区画されることから、ダイヤフラムおよび基準圧室の両方を、狙った寸法で形成することができる。すなわち、半導体基板においてダイヤフラムに対向する部分（基準圧室の底面を区画する部分）の寸法が正確に定まる。そのため、ダイヤフラムと基準圧室の底面部とで形成されるキャパシタ構造の静電容量を精度良く設計値に制御できる。これにより、静電容量型圧力センサの感度のばらつきを抑えることができる。
　静電容量型圧力センサは、前記貫通孔の側壁を覆うように筒状に形成され、前記ダイヤフラムから前記基準圧室内に突出した側壁絶縁層をさらに含むことが好ましい。これにより、貫通孔を有するダイヤフラムが基準圧室側へ大きく撓んだときには、側壁絶縁層が基準圧室の内壁面に接触して、ダイヤフラムの過度の変形を規制する。そのため、ダイヤフラムの損傷を防止できる。
　静電容量型圧力センサは、前記半導体基板に形成された集積回路デバイスを有する集積回路部をさらに含むことが好ましい。これにより、静電容量型圧力センサおよび集積回路部を同一の半導体基板に形成することができる。
　また、本発明の静電容量型圧力センサの製造方法は、半導体基板の表面から所定の深さの位置に第１のエッチングストップ層を形成する工程と、前記半導体基板において、前記第１のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを、前記第１のエッチングストップ層よりも深くなるように形成するトレンチ形成工程と、前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、前記半導体基板の表面から前記第１のエッチングストップ層を貫通する深さの孔を形成する工程と、前記孔内にエッチング剤を導入して前記第１のエッチングストップ層下の基板材料をエッチングすることにより、前記第１のエッチングストップ層の下方に基準圧室を形成し、前記第１のエッチングストップ層の上にダイヤフラムを形成するエッチング工程と、前記孔内に埋め込み材を配置する工程とを含む。
　この方法により、前述の構造の静電容量型圧力センサが得られる。そして、この方法によれば、半導体基板において、第１のエッチングストップ層の下では、第１のエッチングストップ層を貫通する孔内に導入されたエッチング剤で基板材料がエッチングされることによって基準圧室が形成される。その一方で、第１のエッチングストップ層の上にダイヤフラムが形成される。
　この際、ダイヤフラムは、第１のエッチングストップ層によって、基準圧室のエッチング剤から遮断される。これにより、基準圧室を形成するためのエッチング剤によってダイヤフラムが侵食されることがないので、ダイヤフラムの厚さを、精度良く、狙いの厚さにすることができる。
　また、この際、第１のエッチングストップ層よりも深くなるように形成された環状トレンチに埋め込まれた分離絶縁層が、第１のエッチングストップ層の上方の所定領域にあるダイヤフラムを取り囲む。これにより、ダイヤフラムが分離絶縁層によって区画されることから、ダイヤフラムを、狙った寸法で精度良く形成することができる。また、分離絶縁層が、ダイヤフラムを半導体基板の他の部分から分離することで、ダイヤフラムと当該部分とが絶縁されるから、ダイヤフラムと基準圧室の底面を区画する部分の半導体基板とによって、キャパシタ構造を形成できる。
　さらに、この際、基準圧室の天面が、第１のエッチングストップ層によって区画されることから、基準圧室を、狙った寸法で精度良く形成することができる。
　以上により、感度の向上を図れるとともに感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　また、この方法によれば、２枚の半導体基板を接合しなくても、半導体基板を１枚だけ用いた少ない工程で基準圧室およびダイヤフラムを形成することができるので、低コストかつ小型な静電容量型圧力センサを簡単に製造することができる。
　また、孔内に埋め込み材を配置することによって、第１のエッチングストップ層の下の基準圧室を密閉することができる。これにより、完成した静電容量型圧力センサは、基準圧室内の圧力を基準圧力としておくことにより、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。より具体的には、ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラムと、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　また、本発明の静電容量型圧力センサの製造方法は、半導体基板の表面から所定の深さの位置に第１のエッチングストップ層を形成する工程と、前記半導体基板において前記第１のエッチングストップ層よりも深い位置に第２のエッチングストップ層を形成する工程と、前記半導体基板において、前記第１のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを、前記第１のエッチングストップ層よりも深くなるように形成するトレンチ形成工程と、前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、前記半導体基板の表面から前記第１のエッチングストップ層を貫通して前記第１のエッチングストップ層と前記第２のエッチングストップ層との間の深さ位置に底面を有する孔を形成する工程と、前記孔内にエッチング剤を導入して前記第１のエッチングストップ層下の基板材料をエッチングすることにより、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に基準圧室を形成し、前記第１のエッチングストップ層の上にダイヤフラムを形成するエッチング工程と、前記孔内に埋め込み材を配置する工程とを含む。
　この方法により、前述の構造の静電容量型圧力センサが得られる。そして、この方法によれば、半導体基板において、第１のエッチングストップ層と第２のエッチングストップ層との間では、第１のエッチングストップ層を貫通する孔内に導入されたエッチング剤で基板材料がエッチングされることによって基準圧室が形成される。その一方で、第１のエッチングストップ層の上にダイヤフラムが形成される。
　この際、ダイヤフラムは、第１のエッチングストップ層によって、基準圧室のエッチング剤から遮断される。これにより、基準圧室を形成するためのエッチング剤によってダイヤフラムが侵食されることがないので、ダイヤフラムの厚さを、精度良く、狙いの厚さにすることができる。
　また、この際、第１のエッチングストップ層よりも深くなるように形成された環状トレンチに埋め込まれた分離絶縁層が、第１のエッチングストップ層の上方の所定領域にあるダイヤフラムを取り囲む。これにより、ダイヤフラムが分離絶縁層によって区画されることから、ダイヤフラムを、狙った寸法で精度良く形成することができる。また、分離絶縁層が、ダイヤフラムを半導体基板の他の部分から分離することで、ダイヤフラムと当該部分とが絶縁されるから、ダイヤフラムと基準圧室の底面を区画する部分の半導体基板とによって、キャパシタ構造を形成できる。
　さらに、この際、基準圧室が、第１のエッチングストップ層と第２のエッチングストップ層とによって挟まれて区画されることから、基準圧室を、狙った寸法で精度良く形成することができる。
　以上により、感度の向上を図れるとともに感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　また、この方法によれば、２枚の半導体基板を接合しなくても、半導体基板を１枚だけ用いた少ない工程で基準圧室およびダイヤフラムを形成することができるので、低コストかつ小型な静電容量型圧力センサを簡単に製造することができる。
　また、孔内に埋め込み材を配置することによって、第１のエッチングストップ層の下の基準圧室を密閉することができる。これにより、完成した静電容量型圧力センサは、基準圧室内の圧力を基準圧力としておくことにより、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。より具体的には、ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラムと、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　また、本発明の静電容量型圧力センサの製造方法は、半導体基板の表面から所定の深さの位置に第２のエッチングストップ層を形成する工程と、前記半導体基板において、前記第２のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを形成するトレンチ形成工程と、前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、前記半導体基板の表面から前記第２のエッチングストップ層よりも浅い孔を形成する工程と、前記孔内にエッチング剤を導入して前記孔の下部の基板材料をエッチングすることにより、前記第２のエッチングストップ層の上に基準圧室を形成し、前記基準圧室の上方にダイヤフラムを形成するエッチング工程と、前記孔内に埋め込み材を配置する工程とを含む。
　この方法により、前述の構造の静電容量型圧力センサが得られる。そして、この方法によれば、半導体基板において、第２のエッチングストップ層よりも浅い孔内に導入されたエッチング剤で孔の下部の基板材料がエッチングされることによって、第２のエッチングストップ層の上に基準圧室が形成される。その一方で、基準圧室の上にダイヤフラムが形成される。
　この際、基準圧室の底が、第２のエッチングストップ層によって区画されることから、基準圧室を、狙った寸法で精度良く形成することができる。
　また、この際、環状トレンチに埋め込まれた分離絶縁層が、第２のエッチングストップ層の上方の所定領域にあるダイヤフラムを取り囲む。これにより、ダイヤフラムが分離絶縁層によって区画されることから、ダイヤフラムを、狙った寸法で精度良く形成することができる。また、分離絶縁層が、ダイヤフラムを半導体基板の他の部分から分離することで、ダイヤフラムと当該部分とが絶縁されるから、ダイヤフラムと基準圧室の底面を区画する部分の半導体基板とによって、キャパシタ構造を形成できる。
　以上により、感度の向上を図れるとともに感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　また、この方法によれば、２枚の半導体基板を接合しなくても、半導体基板を１枚だけ用いた少ない工程で基準圧室およびダイヤフラムを形成することができるので、低コストかつ小型な静電容量型圧力センサを簡単に製造することができる。
　また、孔内に埋め込み材を配置することによって、孔の下の基準圧室を密閉することができる。これにより、完成した静電容量型圧力センサは、基準圧室内の圧力を基準圧力としておくことにより、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。より具体的には、ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラムと、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　前記エッチングストップ層を形成する工程が、前記半導体基板に窒素イオンまたは酸素イオンを打ち込むイオン打ち込み工程と、前記イオン打ち込み工程後に前記半導体基板に対して熱処理を施す熱処理工程とを含むことが好ましい。半導体基板に打ち込まれた窒素イオンまたは酸素イオンが熱処理工程によって活性化されることにより、半導体基板の表面から所定の深さの位置に窒化膜または酸化膜からなるエッチングストップ層を形成することができる。
　本発明の静電容量型圧力センサの製造方法は、前記ダイヤフラムに第１配線を接続する工程と、前記半導体基板において前記分離絶縁層によって前記ダイヤフラムから絶縁された部分に第２配線を接続する工程とをさらに含むことが好ましい。これにより、同一の半導体基板における当該部分およびダイヤフラムのそれぞれを電極とする簡素な構成の静電容量型圧力センサを簡単に製造することができる。
　前記エッチング工程は、前記孔の側壁に側壁絶縁層を形成する工程と、前記孔内にエッチング剤を導入して前記半導体基板の材料を等方性エッチングする工程とをさらに含むことが好ましい。
　孔の側壁に側壁絶縁層が予め形成されるので、孔内に導入されるエッチング剤が孔の側壁（ダイヤフラム部分）をエッチングしてしまうことを防止できる。
　そして、孔の下端側における半導体基板の材料を等方性エッチングすると、側壁絶縁層がダイヤフラムから基準圧室内に突出する。これにより、ダイヤフラムが基準圧室側へ大きく撓んだときに、側壁絶縁層が基準圧室の内壁面に当接して、ダイヤフラムの過大な変形を規制する。そのため、ダイヤフラムの損傷を防止できる。
　本発明の静電容量型圧力センサの製造方法は、前記半導体基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含むことが好ましい。これにより、静電容量型圧力センサおよび集積回路部を同一基板に形成することができる。圧力センサ部および集積回路部は、少なくとも一部の製造工程が共有されることが好ましい。たとえば、コンタクト孔形成工程や、配線工程は、圧力センサ部および集積回路部に対して同時に行われる。
　さらに、本発明の静電容量型圧力センサの製造方法は、半導体基板に凹部を形成する工程と、前記凹部の内壁面に絶縁層を形成する工程と、前記凹部内に導体層を埋め込む工程と、前記導体層の表面から前記導体層および絶縁層を貫通する貫通孔を形成する工程と、前記貫通孔内にエッチング剤を導入することにより、前記絶縁層の下方に基準圧室を形成する工程と、前記貫通孔に埋め込み材を埋め込む工程とを含む。
　この方法によれば、半導体基板に形成した凹部の内壁面に絶縁層を形成し、凹部内に導体層を埋め込むことによって、導体層と半導体基板とを絶縁層で絶縁することができる。そして、導体層および絶縁層を貫通する貫通孔内にエッチング剤が導入されることによって、絶縁層の下方に基準圧室が形成される。その一方で、凹部内の導体層が、圧力変動に応じて変形するダイヤフラムとなる。
　そのため、２枚の半導体基板を接合しなくても、半導体基板を１枚だけ用いた少ない工程で基準圧室およびダイヤフラムを形成することができるので、低コストかつ小型な静電容量型圧力センサを簡単に製造することができる。
　そして、絶縁層によってダイヤフラムと半導体基板とが絶縁されているから、絶縁層の下方の基板材料をエッチングするエッチング剤によってダイヤフラムが侵食されることがないので、ダイヤフラムの厚さを、精度よく、狙った寸法で形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　また、貫通孔に埋め込み材を埋め込むことによって、貫通孔の下の基準圧室を密閉することができる。これにより、完成した静電容量型圧力センサは、基準圧室内の圧力を基準圧力としておくことにより、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。より具体的には、ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラムと、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　前記基準圧室を形成する工程が、前記基準圧室が前記凹部よりも広い領域に至るように前記絶縁層の下方の前記半導体基板の材料をエッチングする工程を含むことが好ましい。
　この場合、静電容量型圧力センサが完成すると、基準圧室の上方には、ダイヤフラムおよびその周囲に形成された外周膜部を有する可動膜が形成される。ダイヤフラムは外周膜部の内側の中央領域に位置するので、可動膜が撓んだときに、大きく変位する。これにより、微小な圧力変動に対するダイヤフラムの応答性が良くなる。そのため、静電容量型圧力センサの感度を向上できる。
　本発明の静電容量型圧力センサの製造方法は、前記凹部を形成する前に、前記凹部を形成する予定の領域を取り囲み、かつ、前記基準圧室を形成する予定の深さよりも深い環状トレンチを前記半導体基板に形成する工程と、前記環状トレンチにエッチングストップ層を埋め込むトレンチ埋め込み工程とを含むことが好ましい。
　この場合、凹部内のダイヤフラムが、環状トレンチのエッチングストップ層によって区画される。また、基準圧室を形成するときの横方向へのエッチングが、エッチングストップ層で停止する。
　このように、ダイヤフラムおよび基準圧室の両方がエッチングストップ層によって区画されることから、ダイヤフラムおよび基準圧室のそれぞれを、狙った寸法で精度良く形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　前記貫通孔を形成する工程は、前記導体層の表面から前記絶縁層に至る第１孔部を形成する工程と、前記第１孔部の内側壁に側壁絶縁層を形成する工程と、前記側壁絶縁層の内側の領域において前記絶縁層を貫通する第２孔部を形成する工程とを含むことが好ましい。
　この場合、貫通孔は、第１孔部と第２孔部とによって構成される。第１孔部の内側壁に側壁絶縁層が形成されているので、貫通孔内に導入されたエッチング剤によって第１孔部の内側壁が侵食されることを防止できる。
　そして、第１孔部の内側壁に側壁絶縁層を形成してから、絶縁層を貫通する第２孔部を形成することで貫通孔を完成させるので、貫通孔が完成した状態で、側壁絶縁層が貫通孔から基準圧室内に突出しない。そのため、側壁絶縁層の突出に起因する静電容量の変動が生じない。これにより、ダイヤフラムと基準圧室の底面との間の静電容量を、側壁絶縁層の影響を考慮することなく定めることができから、設計が容易になる。その結果として、感度の向上を図れるとともに、感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　本発明の静電容量型圧力センサの製造方法は、前記半導体基板に前記凹部を形成する工程の前に、前記半導体基板において前記基準圧室の底面が形成される予定の深さの位置に第２のエッチングストップ層を形成する工程をさらに含むことが好ましい。
　この場合、貫通孔内にエッチング剤を導入して絶縁層の下方の半導体基板の材料をエッチングする際に、第２のエッチングストップ層より下側の半導体基板の材料は、エッチング剤によって侵食されない。そのため、基準圧室が、絶縁層と第２のエッチングストップ層とに挟まれて区画されることから、基準圧室を、狙った寸法で精度良く形成することができる。すなわち、ダイヤフラム（導体層）と基準圧室の底面との間の距離を精度良く設計値に合わせ込むことができるから、それらの間の静電容量のばらつきを抑制できる。そのため、感度の向上を図れるとともに、感度のばらつきを抑えることができる静電容量型圧力センサを簡単に製造することができる。
　本発明の静電容量型圧力センサの製造方法は、前記半導体基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含むことが好ましい。これにより、静電容量型圧力センサおよび集積回路部を同一基板に形成することができる。圧力センサ部および集積回路部は、少なくとも一部の製造工程が共有されることが好ましい。たとえば、コンタクト孔形成工程や、配線工程は、圧力センサ部および集積回路部に対して同時に行われてもよい。
　本発明の静電容量型圧力センサは、導体層を含むダイヤフラムと、前記ダイヤフラムの周端面および下面に接する絶縁層と、前記絶縁層によって区画された基準圧室を前記ダイヤフラムの下方に有し、前記絶縁層を介して前記ダイヤフラムの周縁部を支持する半導体基板とを含み、前記導体層および絶縁層を貫通して前記基準圧室に至る貫通孔が形成されており、この貫通孔に埋め込み材が埋め込まれている。
　この構成によれば、１枚の半導体基板が、導体層を含むダイヤフラムの周端面および下面に接する絶縁層を介して、ダイヤフラムの周縁部を支持しており、ダイヤフラムの下方に基準圧室（空間）を有している。そのため、２枚の半導体基板を接合することによって基準圧室およびダイヤフラムを形成する必要がないから、コストを低くすることができる。
　また、１枚の半導体基板によって静電容量型圧力センサが構成されることから、２枚の半導体基板を接合することで静電容量型圧力センサを構成する場合に比べて、静電容量型圧力センサを小型にすることができる。
　また、基準圧室を区画する絶縁層と導体層とを貫通して基準圧室に至る貫通孔に埋め込み材が埋め込まれているので、基準圧室を密閉することができる。これにより、基準圧室内の圧力を基準圧力としておけば、ダイヤフラムが受ける圧力を基準圧力に対する相対的な圧力として検出することができる。ダイヤフラムは、基準圧室側の圧力と、基準圧室とは反対側の圧力との差に応じて変形する。これにより、ダイヤフラムと、基準圧室の底面との間の距離が変化する。その結果、ダイヤフラム（導体層）と、基準圧室の底面との間の静電容量が変化する。この静電容量を検出することによって、ダイヤフラムが受ける圧力を検出できる。
　前記基準圧室が前記導体層よりも広い領域に至るように形成されていることが好ましい。より具体的には、基準圧室の上方に、ダイヤフラムおよびその周囲に形成された外周膜部を有する可動膜が形成されていることが好ましい。これにより、ダイヤフラムは外周膜部の内側の中央領域に位置するので、可動膜が撓んだときに、大きく変位する。したがって、微小な圧力変動に対するダイヤフラムの応答性が良くなる。そのため、静電容量型圧力センサの感度の向上を図ることができる。
　静電容量型圧力センサは、前記基準圧室の側面を区画するように前記基準圧室を取り囲み、前記基準圧室の底面よりも深い位置まで前記半導体基板内に延びるエッチングストップ層をさらに含むことが好ましい。これにより、静電容量型圧力センサの製造工程において、基準圧室を形成するときの横方向へのエッチングが、エッチングストップ層で停止する。したがって、基準圧室を、狙った寸法で精度良く形成することができる。そのため、静電容量型圧力センサの感度の向上を図れるとともに、その感度のばらつきを抑えることができる。
　静電容量型圧力センサは、前記貫通孔の内側壁を覆うように筒状に形成され、前記基準圧室にはみ出ないように前記貫通孔内に配置された側壁絶縁層をさらに含むことが好ましい。
　貫通孔の内側壁に側壁絶縁層が形成されているから、基準圧室を形成するためのエッチングの際に貫通孔内に導入されたエッチング剤によって貫通孔の内側壁が侵食されることを防止できる。したがって、ダイヤフラム（導体層）の面積のばらつきを抑制できる。
　そして、側壁絶縁層が貫通孔から基準圧室内にはみ出ていないことから、側壁絶縁層の突出に起因する静電容量の変動が生じない。これにより、ダイヤフラムと基準圧室の底面との間の静電容量を、側壁絶縁層の影響を考慮することなく定めることができるから、設計が容易になる。そのため、静電容量型圧力センサの感度の向上を図れるとともに、感度のばらつきを抑えることができる。
　静電容量型圧力センサは、前記基準圧室の底面に形成された第２のエッチングストップ層をさらに含むことが好ましい。これにより、基準圧室が、絶縁層と第２のエッチングストップ層とに挟まれて区画されることから、基準圧室を、狙った寸法で精度良く形成することができる。すなわち、ダイヤフラム（導体層）と基準圧室の底面との間の距離を精度良く設計値に合わせ込むことができるから、それらの間の静電容量のばらつきを抑制できる。そのため、静電容量型圧力センサの感度の向上を図れるとともに、感度のばらつきを抑えることができる。
　静電容量型圧力センサは、前記半導体基板に形成された集積回路デバイスを有する集積回路部をさらに含むことが好ましい。これにより、静電容量型圧力センサおよび集積回路部を同一の半導体基板に形成することができる。
図１は、本発明の一実施形態に係る圧力センサの製造過程で用いられるシリコン基板の概略平面図である 図２は、第１の実施形態に係る圧力センサの拡大平面図である。 図３（ａ）は、図２の切断面線Ａ－Ａにおける断面図であり、図３（ｂ）は、図２の集積回路領域における圧力センサの要部断面図である。 図４は、金属配線およびピエゾ抵抗により構成されるブリッジ回路の回路図である。 図５Ａ（ａ）は、図２および図３に示す圧力センサの製造工程を示す模式的な断面図であって、図３（ａ）と同じ位置での切断面を示し、図５Ａ（ｂ）は、図５Ａ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｂ（ａ）は、図５Ａ（ａ）の次の工程を示す模式的な断面図であり、図５Ｂ（ｂ）は、図５Ｂ（ａ）の状態における平面図である。 図５Ｃ（ａ）は、図５Ｂ（ａ）の次の工程を示す模式的な断面図であり、図５Ｃ（ｂ）は、図５Ｃ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｄ（ａ）は、図５Ｃ（ａ）の次の工程を示す模式的な断面図であり、図５Ｄ（ｂ）は、図５Ｄ（ａ）の状態における平面図であり、図５Ｄ（ｃ）は、図５Ｄ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｅ（ａ）は、図５Ｄ（ａ）の次の工程を示す模式的な断面図であり、図５Ｅ（ｂ）は、図５Ｅ（ａ）の状態における平面図である。 図５Ｆ（ａ）は、図５Ｅ（ａ）の次の工程を示す模式的な断面図であり、図５Ｆ（ｂ）は、図５Ｆ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｇ（ａ）は、図５Ｆ（ａ）の次の工程を示す模式的な断面図であり、図５Ｇ（ｂ）は、図５Ｇ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｈ（ａ）は、図５Ｇ（ａ）の次の工程を示す模式的な断面図であり、図５Ｈ（ｂ）は、図５Ｈ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｉ（ａ）は、図５Ｈ（ａ）の次の工程を示す模式的な断面図であり、図５Ｉ（ｂ）は、図５Ｉ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｊ（ａ）は、図５Ｉ（ａ）の次の工程を示す模式的な断面図であり、図５Ｊ（ｂ）は、図５Ｊ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｋ（ａ）は、図５Ｊ（ａ）の次の工程を示す模式的な断面図であり、図５Ｋ（ｂ）は、図５Ｋ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｌは、図５Ｋ（ｂ）の次の工程を示す模式的な断面図である。 図５Ｍ（ａ）は、図５Ｌの次の工程を示す、図３（ａ）と同じ位置での模式的な断面図であり、図５Ｍ（ｂ）は、図５Ｍ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図５Ｎは、図５Ｍ（ｂ）の次の工程を示す模式的な断面図である。 図５Ｏ（ａ）は、図５Ｎの次の工程を示す、図３（ａ）と同じ位置での模式的な断面図であり、図５Ｏ（ｂ）は、図５Ｏ（ａ）と同じ時点における、図３（ｂ）と同じ位置での切断面を示す。 図６（ａ）は、第２の実施形態に係る圧力センサの拡大平面図であり、図６（ｂ）は、図６（ａ）の切断面線Ｂ－Ｂにおける断面図である。 図７Ａ（ａ）は、図６に示す圧力センサの製造工程を示す模式的な断面図であって、図６（ｂ）と同じ位置での切断面を示し、図７Ａ（ｂ）は、図７Ａ（ａ）と同じ時点における、図６（ａ）の集積回路領域における圧力センサの要部断面図である。 図７Ｂ（ａ）は、図７Ａ（ａ）の次の工程を示す模式的な断面図であり、図７Ｂ（ｂ）は、図７Ｂ（ａ）の状態における平面図である。 図７Ｃ（ａ）は、図７Ｂ（ａ）の次の工程を示す模式的な断面図であり、図７Ｃ（ｂ）は、図７Ｃ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｄ（ａ）は、図７Ｃ（ａ）の次の工程を示す模式的な断面図であり、図７Ｄ（ｂ）は、図７Ｄ（ａ）の状態における平面図であり、図７Ｄ（ｃ）は、図７Ｄ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｅ（ａ）は、図７Ｄ（ａ）の次の工程を示す模式的な断面図であり、図７Ｅ（ｂ）は、図７Ｅ（ａ）の状態における平面図である。 図７Ｆは、図７Ｅ（ａ）の次の工程を示す模式的な断面図である。 図７Ｇ（ａ）は、図７Ｆの次の工程を示す模式的な断面図であり、図７Ｇ（ｂ）は、図７Ｇ（ａ）の状態における平面図である。 図７Ｈ（ａ）は、図７Ｇ（ａ）の次の工程を示す模式的な断面図であり、図７Ｈ（ｂ）は、図７Ｈ（ａ）の状態における平面図である。 図７Ｉ（ａ）は、図７Ｈ（ａ）の次の工程を示す模式的な断面図であり、図７Ｉ（ｂ）は、図７Ｉ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｊ（ａ）は、図７Ｉ（ａ）の次の工程を示す模式的な断面図であり、図７Ｊ（ｂ）は、図７Ｊ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｋ（ａ）は、図７Ｊ（ａ）の次の工程を示す模式的な断面図であり、図７Ｋ（ｂ）は、図７Ｋ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｌ（ａ）は、図７Ｋ（ａ）の次の工程を示す模式的な断面図であり、図７Ｌ（ｂ）は、図７Ｌ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｍ（ａ）は、図７Ｌ（ａ）の次の工程を示す模式的な断面図であり、図７Ｍ（ｂ）は、図７Ｍ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｎ（ａ）は、図７Ｍ（ａ）の次の工程を示す模式的な断面図であり、図７Ｎ（ｂ）は、図７Ｎ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｏは、図７Ｎ（ｂ）の次の工程を示す模式的な断面図である。 図７Ｐ（ａ）は、図７Ｏの次の工程を示す、図６（ｂ）と同じ位置での模式的な断面図であり、図７Ｐ（ｂ）は、図７Ｐ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図７Ｑは、図７Ｐ（ｂ）の次の工程を示す模式的な断面図である。 図７Ｒ（ａ）は、図７Ｑの次の工程を示す、図６（ｂ）と同じ位置での模式的な断面図であり、図７Ｒ（ｂ）は、図７Ｒ（ａ）と同じ時点における、図７Ａ（ｂ）と同じ位置での切断面を示す。 図８（ａ）は、第３の実施形態に係る圧力センサの拡大平面図であり、図８（ｂ）は、図８（ａ）の切断面線Ｃ－Ｃにおける断面図である。 図９Ａ（ａ）は、図８に示す圧力センサの製造工程を示す模式的な断面図であって、図８（ｂ）と同じ位置での切断面を示し、図９Ａ（ｂ）は、図９Ａ（ａ）と同じ時点における、図８（ａ）の集積回路領域における圧力センサの要部断面図である。 図９Ｂ（ａ）は、図９Ａ（ａ）の次の工程を示す模式的な断面図であり、図９Ｂ（ｂ）は、図９Ｂ（ａ）の状態における平面図である。 図９Ｃ（ａ）は、図９Ｂ（ａ）の次の工程を示す模式的な断面図であり、図９Ｃ（ｂ）は、図９Ｃ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｄは、図９Ｃ（ａ）の次の工程を示す模式的な断面図である。 図９Ｅは、図９Ｄの次の工程を示す模式的な断面図である。 図９Ｆ（ａ）は、図９Ｅの次の工程を示す模式的な断面図であり、図９Ｆ（ｂ）は、図９Ｆ（ａ）の状態における平面図であり、図９Ｆ（ｃ）は、図９Ｆ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｇ（ａ）は、図９Ｆ（ａ）の次の工程を示す模式的な断面図であり、図９Ｇ（ｂ）は、図９Ｇ（ａ）の状態における平面図である。 図９Ｈ（ａ）は、図９Ｇ（ａ）の次の工程を示す模式的な断面図であり、図９Ｈ（ｂ）は、図９Ｈ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｉ（ａ）は、図９Ｈ（ａ）の次の工程を示す模式的な断面図であり、図９Ｉ（ｂ）は、図９Ｉ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｊ（ａ）は、図９Ｉ（ａ）の次の工程を示す模式的な断面図であり、図９Ｊ（ｂ）は、図９Ｊ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｋ（ａ）は、図９Ｊ（ａ）の次の工程を示す模式的な断面図であり、図９Ｋ（ｂ）は、図９Ｋ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｌ（ａ）は、図９Ｋ（ａ）の次の工程を示す模式的な断面図であり、図９Ｌ（ｂ）は、図９Ｌ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｍ（ａ）は、図９Ｌ（ａ）の次の工程を示す模式的な断面図であり、図９Ｍ（ｂ）は、図９Ｍ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｎは、図９Ｍ（ｂ）の次の工程を示す模式的な断面図である。 図９Ｏ（ａ）は、図９Ｎの次の工程を示す、図８（ｂ）と同じ位置での模式的な断面図であり、図９Ｏ（ｂ）は、図９Ｏ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図９Ｐは、図９Ｏ（ｂ）の次の工程を示す模式的な断面図である。 図９Ｑ（ａ）は、図９Ｐの次の工程を示す、図８（ｂ）と同じ位置での模式的な断面図であり、図９Ｑ（ｂ）は、図９Ｑ（ａ）と同じ時点における、図９Ａ（ｂ）と同じ位置での切断面を示す。 図１０（ａ）は、第４の実施形態に係る圧力センサの拡大平面図であり、図１０（ｂ）は、図１０（ａ）の切断面線Ｄ－Ｄにおける断面図である。 図１１Ａ（ａ）は、図１０に示す圧力センサの製造工程を示す模式的な断面図であって、図１０（ｂ）と同じ位置での切断面を示し、図１１Ａ（ｂ）は、図１１Ａ（ａ）と同じ時点における、図１０（ａ）の集積回路領域における圧力センサの要部断面図である。 図１１Ｂ（ａ）は、図１１Ａ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｂ（ｂ）は、図１１Ｂ（ａ）の状態における平面図である。 図１１Ｃ（ａ）は、図１１Ｂ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｃ（ｂ）は、図１１Ｃ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｄは、図１１Ｃ（ａ）の次の工程を示す模式的な断面図である。 図１１Ｅは、図１１Ｄの次の工程を示す模式的な断面図である。 図１１Ｆ（ａ）は、図１１Ｅの次の工程を示す模式的な断面図であり、図１１Ｆ（ｂ）は、図１１Ｆ（ａ）の状態における平面図であり、図１１Ｆ（ｃ）は、図１１Ｆ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｇ（ａ）は、図１１Ｆ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｇ（ｂ）は、図１１Ｇ（ａ）の状態における平面図である。 図１１Ｈは、図１１Ｇ（ａ）の次の工程を示す模式的な断面図である。 図１１Ｉ（ａ）は、図１１Ｈの次の工程を示す模式的な断面図であり、図１１Ｉ（ｂ）は、図１１Ｉ（ａ）の状態における平面図である。 図１１Ｊ（ａ）は、図１１Ｉ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｊ（ｂ）は、図１１Ｊ（ａ）の状態における平面図である。 図１１Ｋ（ａ）は、図１１Ｊ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｋ（ｂ）は、図１１Ｋ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｌ（ａ）は、図１１Ｋ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｌ（ｂ）は、図１１Ｌ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｍ（ａ）は、図１１Ｌ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｍ（ｂ）は、図１１Ｍ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｎ（ａ）は、図１１Ｍ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｎ（ｂ）は、図１１Ｎ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｏ（ａ）は、図１１Ｎ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｏ（ｂ）は、図１１Ｏ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｐ（ａ）は、図１１Ｏ（ａ）の次の工程を示す模式的な断面図であり、図１１Ｐ（ｂ）は、図１１Ｐ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｑは、図１１Ｐ（ｂ）の次の工程を示す模式的な断面図である。 図１１Ｒ（ａ）は、図１１Ｑの次の工程を示す、図１０（ｂ）と同じ位置での模式的な断面図であり、図１１Ｒ（ｂ）は、図１１Ｒ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１１Ｓは、図１１Ｒ（ｂ）の次の工程を示す模式的な断面図である。 図１１Ｔ（ａ）は、図１１Ｓの次の工程を示す、図１０（ｂ）と同じ位置での模式的な断面図であり、図１１Ｔ（ｂ）は、図１１Ｔ（ａ）と同じ時点における、図１１Ａ（ｂ）と同じ位置での切断面を示す。 図１２は、第５の実施形態の圧力センサの拡大平面図である。 図１３（ａ）は、第５の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図であり、図１３（ｂ）は、図１２の集積回路領域における圧力センサの要部断面図である。 図１４Ａ（ａ）は、第５の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図１３（ａ）と同じ位置での切断面を示し、図１４Ａ（ｂ）は、図１４Ａ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｂ（ａ）は、図１４Ａ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｂ（ｂ）は、図１４Ｂ（ａ）の状態における平面図である。 図１４Ｃ（ａ）は、図１４Ｂ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｃ（ｂ）は、図１４Ｃ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｄ（ａ）は、図１４Ｃ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｄ（ｂ）は、図１４Ｄ（ａ）の状態における平面図であり、図１４Ｄ（ｃ）は、図１４Ｄ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｅ（ａ）は、図１４Ｄ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｅ（ｂ）は、図１４Ｅ（ａ）の状態における平面図である。 図１４Ｆは、図１４Ｅ（ａ）の次の工程を示す模式的な断面図である。 図１４Ｇ（ａ）は、図１４Ｆの次の工程を示す模式的な断面図であり、図１４Ｇ（ｂ）は、図１４Ｇ（ａ）の状態における平面図である。 図１４Ｈ（ａ）は、図１４Ｇ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｈ（ｂ）は、図１４Ｈ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｉ（ａ）は、図１４Ｈ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｉ（ｂ）は、図１４Ｉ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｊ（ａ）は、図１４Ｉ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｊ（ｂ）は、図１４Ｊ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｋ（ａ）は、図１４Ｊ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｋ（ｂ）は、図１４Ｋ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｌ（ａ）は、図１４Ｋ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｌ（ｂ）は、図１４Ｌ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｍ（ａ）は、図１４Ｌ（ａ）の次の工程を示す模式的な断面図であり、図１４Ｍ（ｂ）は、図１４Ｍ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｎは、図１４Ｍ（ｂ）の次の工程を示す模式的な断面図である。 図１４Ｏ（ａ）は、図１４Ｎの次の工程を示す、図１３（ａ）と同じ位置での切断面を示し、図１４Ｏ（ｂ）は、図１４Ｏ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１４Ｐは、図１４Ｏ（ｂ）の次の工程を示す模式的な断面図である。 図１４Ｑ（ａ）は、図１４Ｐの次の工程を示す、図１３（ａ）と同じ位置での切断面を示し、図１４Ｑ（ｂ）は、図１４Ｑ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１５は、第６の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図である。 図１６Ａ（ａ）は、第６の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図１５と同じ位置での切断面を示し、図１６Ａ（ｂ）は、図１６Ａ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｂ（ａ）は、図１６Ａ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｂ（ｂ）は、図１６Ｂ（ａ）の状態における平面図である。 図１６Ｃ（ａ）は、図１６Ｂ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｃ（ｂ）は、図１６Ｃ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｄは、図１６Ｃ（ａ）の次の工程を示す模式的な断面図である。 図１６Ｅは、図１６Ｄの次の工程を示す模式的な断面図である。 図１６Ｆ（ａ）は、図１６Ｅの次の工程を示す模式的な断面図であり、図１６Ｆ（ｂ）は、図１６Ｆ（ａ）の状態における平面図であり、図１６Ｆ（ｃ）は、図１６Ｆ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｇ（ａ）は、図１６Ｆ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｇ（ｂ）は、図１６Ｇ（ａ）の状態における平面図である。 図１６Ｈは、図１６Ｇ（ａ）の次の工程を示す模式的な断面図である。 図１６Ｉ（ａ）は、図１６Ｈの次の工程を示す模式的な断面図であり、図１６Ｉ（ｂ）は、図１６Ｉ（ａ）の状態における平面図である。 図１６Ｊ（ａ）は、図１６Ｉ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｊ（ｂ）は、図１６Ｊ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｋ（ａ）は、図１６Ｊ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｋ（ｂ）は、図１６Ｋ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｌ（ａ）は、図１６Ｋ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｌ（ｂ）は、図１６Ｌ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｍ（ａ）は、図１６Ｌ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｍ（ｂ）は、図１６Ｍ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｎ（ａ）は、図１６Ｍ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｎ（ｂ）は、図１６Ｎ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｏ（ａ）は、図１６Ｎ（ａ）の次の工程を示す模式的な断面図であり、図１６Ｏ（ｂ）は、図１６Ｏ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｐは、図１６Ｏ（ｂ）の次の工程を示す模式的な断面図である。 図１６Ｑ（ａ）は、図１６Ｐの次の工程を示す、図１５と同じ位置での切断面を示し、図１６Ｑ（ｂ）は、図１６Ｑ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１６Ｒは、図１６Ｑ（ｂ）の次の工程を示す模式的な断面図である。 図１６Ｓ（ａ）は、図１６Ｒの次の工程を示す、図１５と同じ位置での切断面を示し、図１６Ｓ（ｂ）は、図１６Ｓ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１７は、第７の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図である。 図１８Ａ（ａ）は、第７の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図１７と同じ位置での切断面を示し、図１８Ａ（ｂ）は、図１８Ａ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｂ（ａ）は、図１８Ａ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｂ（ｂ）は、図１８Ｂ（ａ）の状態における平面図である。 図１８Ｃ（ａ）は、図１８Ｂ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｃ（ｂ）は、図１８Ｃ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｄ（ａ）は、図１８Ｃ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｄ（ｂ）は、図１８Ｄ（ａ）の状態における平面図であり、図１８Ｄ（ｃ）は、図８Ｄ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｅ（ａ）は、図１８Ｄ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｅ（ｂ）は、図１８Ｅ（ａ）の状態における平面図である。 図１８Ｆは、図１８Ｅ（ａ）の次の工程を示す模式的な断面図である。 図１８Ｇ（ａ）は、図１８Ｆの次の工程を示す模式的な断面図であり、図１８Ｇ（ｂ）は、図１８Ｇ（ａ）の状態における平面図である。 図１８Ｈ（ａ）は、図１８Ｇ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｈ（ｂ）は、図１８Ｈ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｉ（ａ）は、図１８Ｈ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｉ（ｂ）は、図１８Ｉ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｊ（ａ）は、図１８Ｉ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｊ（ｂ）は、図１８Ｊ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｋ（ａ）は、図１８Ｊ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｋ（ｂ）は、図１８Ｋ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｌ（ａ）は、図１８Ｋ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｌ（ｂ）は、図１８Ｌ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｍ（ａ）は、図１８Ｌ（ａ）の次の工程を示す模式的な断面図であり、図１８Ｍ（ｂ）は、図１８Ｍ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｎは、図１８Ｍ（ｂ）の次の工程を示す模式的な断面図である。 図１８Ｏ（ａ）は、図１８Ｎの次の工程を示す、図１７と同じ位置での切断面を示し、図１８Ｏ（ｂ）は、図１８Ｏ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１８Ｐは、図１８Ｏ（ｂ）の次の工程を示す模式的な断面図である。 図１８Ｑ（ａ）は、図１８Ｐの次の工程を示す、図１７と同じ位置での切断面を示し、図１８Ｑ（ｂ）は、図１８Ｑ（ａ）と同じ時点における、図１３（ｂ）と同じ位置での切断面を示す。 図１９は、第８の実施形態の圧力センサの拡大平面図である。 図２０（ａ）は、図１９の切断面線Ａ－Ａにおける断面図であり、図２０（ｂ）は、図１９の集積回路領域における圧力センサの要部断面図である。 図２１Ａ（ａ）は、第８の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図２０（ａ）と同じ位置での切断面を示し、図２１Ａ（ｂ）は、図２１Ａ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｂ（ａ）は、図２１Ａ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｂ（ｂ）は、図２１Ｂ（ａ）の状態における平面図であり、図２１Ｂ（ｃ）は、図２１Ｂ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｃは、図２１Ｂ（ａ）の次の工程を示す模式的な断面図である。 図２１Ｄ（ａ）は、図２１Ｃの次の工程を示す模式的な断面図であり、図２１Ｄ（ｂ）は、図２１Ｄ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｅ（ａ）は、図２１Ｄ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｅ（ｂ）は、図２１Ｅ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｆ（ａ）は、図２１Ｅ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｆ（ｂ）は、図２１Ｆ（ａ）の状態における平面図であり、図２１Ｆ（ｃ）は、図２１Ｆ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｇ（ａ）は、図２１Ｆ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｇ（ｂ）は、図２１Ｇ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｈ（ａ）は、図２１Ｇ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｈ（ｂ）は、図２１Ｈ（ａ）の状態における平面図である。 図２１Ｉ（ａ）は、図２１Ｈ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｉ（ｂ）は、図２１Ｉ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｊ（ａ）は、図２１Ｉ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｊ（ｂ）は、図２１Ｊ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｋ（ａ）は、図２１Ｊ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｋ（ｂ）は、図２１Ｋ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｌ（ａ）は、図２１Ｋ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｌ（ｂ）は、図２１Ｌ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｍ（ａ）は、図２１Ｌ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｍ（ｂ）は、図２１Ｍ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｎ（ａ）は、図２１Ｍ（ａ）の次の工程を示す模式的な断面図であり、図２１Ｎ（ｂ）は、図２１Ｎ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｏは、図２１Ｎ（ｂ）の次の工程を示す模式的な断面図である。 図２１Ｐ（ａ）は、図２１Ｏの次の工程を示す、図２０（ａ）と同じ位置での切断面を示し、図２１Ｐ（ｂ）は、図２１Ｐ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２１Ｑは、図２１Ｐ（ｂ）の次の工程を示す模式的な断面図である。 図２１Ｒ（ａ）は、図２１Ｑの次の工程を示す、図２０（ａ）と同じ位置での切断面を示し、図２１Ｒ（ｂ）は、図２１Ｒ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２２（ａ）は、第９の実施形態の圧力センサの拡大平面図であり、図２２（ｂ）は、図２２（ａ）の切断面線Ｂ－Ｂにおける断面図である。 図２３Ａ（ａ）は、第９の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図２２（ｂ）と同じ位置での切断面を示し、図２３Ａ（ｂ）は、図２３Ａ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｂ（ａ）は、図２３Ａ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｂ（ｂ）は、図２３Ｂ（ａ）の状態における平面図であり、図２３Ｂ（ｃ）は、図２３Ｂ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｃ（ａ）は、図２３Ｂ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｃ（ｂ）は、図２３Ｃ（ａ）の状態における平面図である。 図２３Ｄ（ａ）は、図２３Ｃ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｄ（ｂ）は、図２３Ｄ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｅ（ａ）は、図２３Ｄ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｅ（ｂ）は、図２３Ｅ（ａ）の状態における平面図であり、図２３Ｅ（ｃ）は、図２３Ｅ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｆは、図２３Ｅ（ａ）の次の工程を示す模式的な断面図である。 図２３Ｇ（ａ）は、図２３Ｆの次の工程を示す模式的な断面図であり、図２３Ｇ（ｂ）は、図２３Ｇ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｈ（ａ）は、図２３Ｇ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｈ（ｂ）は、図２３Ｈ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｉ（ａ）は、図２３Ｈ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｉ（ｂ）は、図２３Ｉ（ａ）の状態における平面図であり、図２３Ｉ（ｃ）は、図２３Ｉ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｊ（ａ）は、図２３Ｉ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｊ（ｂ）は、図２３Ｊ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｋ（ａ）は、図２３Ｊ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｋ（ｂ）は、図２３Ｋ（ａ）の状態における平面図である。 図２３Ｌ（ａ）は、図２３Ｋ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｌ（ｂ）は、図２３Ｌ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｍ（ａ）は、図２３Ｌ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｍ（ｂ）は、図２３Ｍ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｎ（ａ）は、図２３Ｍ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｎ（ｂ）は、図２３Ｎ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｏ（ａ）は、図２３Ｎ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｏ（ｂ）は、図２３Ｏ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｐ（ａ）は、図２３Ｏ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｐ（ｂ）は、図２３Ｐ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｑ（ａ）は、図２３Ｐ（ａ）の次の工程を示す模式的な断面図であり、図２３Ｑ（ｂ）は、図２３Ｑ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｒは、図２３Ｑ（ｂ）の次の工程を示す模式的な断面図である。 図２３Ｓ（ａ）は、図２３Ｒの次の工程を示す、図２２（ｂ）と同じ位置での切断面を示し、図２３Ｓ（ｂ）は、図２３Ｓ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２３Ｔは、図２３Ｓ（ｂ）の次の工程を示す模式的な断面図である。 図２３Ｕ（ａ）は、図２３Ｔの次の工程を示す、図２２（ｂ）と同じ位置での切断面を示し、図２３Ｕ（ｂ）は、図２３Ｕ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２４（ａ）は、第１０の実施形態の圧力センサの拡大平面図であり、図２４（ｂ）は、図２４（ａ）の切断面線Ｃ－Ｃにおける断面図である。 図２５Ａ（ａ）は、第１０の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図２４（ｂ）と同じ位置での切断面を示し、図２５Ａ（ｂ）は、図２５Ａ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｂ（ａ）は、図２５Ａ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｂ（ｂ）は、図２５Ｂ（ａ）の状態における平面図である。 図２５Ｃ（ａ）は、図２５Ｂ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｃ（ｂ）は、図２５Ｃ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｄ（ａ）は、図２５Ｃ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｄ（ｂ）は、図２５Ｄ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｅ（ａ）は、図２５Ｄ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｅ（ｂ）は、図２５Ｅ（ａ）の状態における平面図であり、図２５Ｅ（ｃ）は、図２５Ｅ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｆは、図２５Ｅ（ａ）の次の工程を示す模式的な断面図である。 図２５Ｇ（ａ）は、図２５Ｆの次の工程を示す模式的な断面図であり、図２５Ｇ（ｂ）は、図２５Ｇ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｈ（ａ）は、図２５Ｇ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｈ（ｂ）は、図２５Ｈ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｉ（ａ）は、図２５Ｈ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｉ（ｂ）は、図２５Ｉ（ａ）の状態における平面図であり、図２５Ｉ（ｃ）は、図２５Ｉ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｊ（ａ）は、図２５Ｉ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｊ（ｂ）は、図２５Ｊ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｋ（ａ）は、図２５Ｊ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｋ（ｂ）は、図２５Ｋ（ａ）の状態における平面図である。 図２５Ｌ（ａ）は、図２５Ｋ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｌ（ｂ）は、図２５Ｌ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｍ（ａ）は、図２５Ｌ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｍ（ｂ）は、図２５Ｍ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｎ（ａ）は、図２５Ｍ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｎ（ｂ）は、図２５Ｎ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｏ（ａ）は、図２５Ｎ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｏ（ｂ）は、図２５Ｏ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｐ（ａ）は、図２５Ｏ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｐ（ｂ）は、図２５Ｐ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｑ（ａ）は、図２５Ｐ（ａ）の次の工程を示す模式的な断面図であり、図２５Ｑ（ｂ）は、図２５Ｑ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｒは、図２５Ｑ（ｂ）の次の工程を示す模式的な断面図である。 図２５Ｓ（ａ）は、図２５Ｒの次の工程を示す、図２４（ｂ）と同じ位置での切断面を示し、図２５Ｓ（ｂ）は、図２５Ｓ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２５Ｔは、図２５Ｓ（ｂ）の次の工程を示す模式的な断面図である。 図２５Ｕ（ａ）は、図２５Ｔの次の工程を示す、図２４（ｂ）と同じ位置での切断面を示し、図２５Ｕ（ｂ）は、図２５Ｕ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２６（ａ）は、第１１の実施形態の圧力センサの拡大平面図であり、図２６（ｂ）は、図２６（ａ）の切断面線Ｄ－Ｄにおける断面図である。 図２７Ａ（ａ）は、第１１の実施形態の圧力センサの製造工程を示す模式的な断面図であって、図２６（ｂ）と同じ位置での切断面を示し、図２７Ａ（ｂ）は、図２７Ａ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｂ（ａ）は、図２７Ａ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｂ（ｂ）は、図２７Ｂ（ａ）の状態における平面図である。 図２７Ｃ（ａ）は、図２７Ｂ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｃ（ｂ）は、図２７Ｃ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｄ（ａ）は、図２７Ｃ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｄ（ｂ）は、図２７Ｄ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｅ（ａ）は、図２７Ｄ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｅ（ｂ）は、図２７Ｅ（ａ）の状態における平面図であり、図２７Ｅ（ｃ）は、図２７Ｅ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｆ（ａ）は、図２７Ｅ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｆ（ｂ）は、図２７Ｆ（ａ）の状態における平面図である。 図２７Ｇ（ａ）は、図２７Ｆ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｇ（ｂ）は、図２７Ｇ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｈ（ａ）は、図２７Ｇ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｈ（ｂ）は、図２７Ｈ（ａ）の状態における平面図であり、図２７Ｈ（ｃ）は、図２７Ｈ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｉは、図２７Ｈ（ａ）の次の工程を示す模式的な断面図である。 図２７Ｊ（ａ）は、図２７Ｉの次の工程を示す模式的な断面図であり、図２７Ｊ（ｂ）は、図２７Ｊ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｋ（ａ）は、図２７Ｊ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｋ（ｂ）は、図２７Ｋ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｌ（ａ）は、図２７Ｋ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｌ（ｂ）は、図２７Ｌ（ａ）の状態における平面図であり、図２７Ｌ（ｃ）は、図２７Ｌ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｍ（ａ）は、図２７Ｌ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｍ（ｂ）は、図２７Ｍ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｎ（ａ）は、図２７Ｍ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｎ（ｂ）は、図２７Ｎ（ａ）の状態における平面図である。 図２７Ｏ（ａ）は、図２７Ｎ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｏ（ｂ）は、図２７Ｏ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｐ（ａ）は、図２７Ｏ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｐ（ｂ）は、図２７Ｐ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｑ（ａ）は、図２７Ｐ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｑ（ｂ）は、図２７Ｑ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｒ（ａ）は、図２７Ｑ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｒ（ｂ）は、図２７Ｒ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｓ（ａ）は、図２７Ｒ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｓ（ｂ）は、図２７Ｓ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｔ（ａ）は、図２７Ｓ（ａ）の次の工程を示す模式的な断面図であり、図２７Ｔ（ｂ）は、図２７Ｔ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｕは、図２７Ｔ（ｂ）の次の工程を示す模式的な断面図である。 図２７Ｖ（ａ）は、図２７Ｕの次の工程を示す、図２６（ｂ）と同じ位置での切断面を示し、図２７Ｖ（ｂ）は、図２７Ｖ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２７Ｗは、図２７Ｖ（ｂ）の次の工程を示す模式的な断面図である。 図２７Ｘ（ａ）は、図２７Ｗの次の工程を示す、図２６（ｂ）と同じ位置での切断面を示し、図２７Ｘ（ｂ）は、図２７Ｘ（ａ）と同じ時点における、図２０（ｂ）と同じ位置での切断面を示す。 図２８（ａ）は、円形状のダイヤフラムの平面図であり、図２８（ｂ）は、四隅が直角になった四角形状のダイヤフラムの平面図であり、図２８（ｃ）は、四隅が丸められた四角形状のダイヤフラムの平面図である。 図２９は、ダイヤフラム径と圧力センサの感度との関係を示すグラフである。 図３０は、ダイヤフラム厚さと圧力センサの感度との関係を示すグラフである。
　以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。　図１は、本発明の一実施形態に係る圧力センサの製造過程で用いられるシリコン基板の概略平面図である。シリコン基板２は、具体的には、Ｐ型またはＮ型の不純物を添加しながら結晶成長させたシリコンからなる。シリコン基板２は、たとえば、比抵抗が５～１００ｍΩ・ｃｍの低抵抗のものであることが好ましい。
　１枚のシリコン基板２上に、多数の圧力センサ１が一括して形成される。圧力センサ１は、シリコン基板２に規則的に配列された複数の矩形領域３にそれぞれ形成される。図１の例では、各矩形領域３は平面視略正方形状であり、互いに間隔を開けて行列状に配列されている。
　圧力センサ１は、その構造および製造方法に応じた複数の形態を有することができる。以下では、圧力センサ１の代表的な実施形態を説明する。
（１）第１の実施形態
　図２は、第１の実施形態に係る圧力センサの拡大平面図である。図３（ａ）は、図２の切断面線Ａ－Ａにおける断面図であり、図３（ｂ）は、図２の集積回路領域における圧力センサの要部断面図である。図４は、金属配線およびピエゾ抵抗により構成されるブリッジ回路の回路図である。
　図３（ａ）に示すように、個々の圧力センサ１は、矩形領域３に相当する大きさのシリコン基板２を含んでいる。シリコン基板２の表面４は、被覆層５で被覆されている。さらに、被覆層５の表面には、絶縁層６が形成されている。被覆層５および絶縁層６は、たとえば、いずれも、酸化シリコン（ＳｉＯ２）からなる。シリコン基板２の裏面７は、露出面である。
　シリコン基板２の内部には、基準圧室８が形成されている。基準圧室８は、この実施形態では、シリコン基板２の表面４および裏面７に平行に広がり、かつ上下方向（シリコン基板２の厚さ方向）の高さが低い扁平な空洞（扁平空間）である。つまり、基準圧室８は、表面４および裏面７に平行な方向における寸法が、高さ方向における寸法よりも大きくなっている。基準圧室８は、各圧力センサ１に１つずつ形成されている。基準圧室８は、この実施形態では、平面視円形状（立体的には、円筒状）に形成されている。シリコン基板２の内部には、基準圧室８を上側（表面４側）から区画する平面視円形のエッチングストップ層９が形成されている。エッチングストップ層９は、基準圧室８より大径である。
　基準圧室８がシリコン基板２内に形成されていることによって、シリコン基板２の表面４側は、基準圧室８と対向する部分（エッチングストップ層９も含む）が、残余部分よりも薄膜化されている。これにより、シリコン基板２は、基準圧室８に対して表面４側に、平面視円形状のダイヤフラム１０を有している。ダイヤフラム１０は、基準圧室８との対向方向（シリコン基板２の厚さ方向）に変位可能な薄膜である。ダイヤフラム１０は、シリコン基板２の一部であり、基準圧室８を区画するようにシリコン基板２の表層部に形成されている。エッチングストップ層９は、ダイヤフラム１０において基準圧室８に臨む表面（下面）に形成されており、ダイヤフラム１０の一部をなしている。ダイヤフラム１０の下面とは反対側の表面は、シリコン基板２の表面４である。
　ダイヤフラム１０の直径は、基準圧室８の直径とほぼ同じであり、この実施形態では、２００～６００μｍである。また、ダイヤフラム１０の厚みは、たとえば、０．５～１μｍである。ただし、図３（ａ）では、構造を明瞭に表すために、ダイヤフラム１０の厚みを誇張して描いてある。ダイヤフラム１０は、シリコン基板２における残余部分に一体的に支持されている。この実施形態では、ダイヤフラム１０は、平面視において矩形領域３の略中央に配置されている（図２参照）。
　ダイヤフラム１０には、平面視円形の貫通孔１１が、ダイヤフラム１０の輪郭（換言すれば、平面視における基準圧室８の輪郭）よりも内側の全域にわたって、所定の等間隔を隔てて多数形成されている（図２参照）。この実施形態では、複数の貫通孔１１は、平面視において交差する２方向に沿って行列状に規則配列されている。全ての貫通孔１１は、シリコン基板２における表面４の被覆層５と基準圧室８との間の部分（被覆層５およびエッチングストップ層９も含む）を貫通し、基準圧室８に連通している。各貫通孔１１の直径は、この実施形態では、たとえば、０．５μｍである。また、各貫通孔１１の深さは、この実施形態では、たとえば、２～７μｍである。
　貫通孔１１の内壁面は、酸化シリコン（ＳｉＯ２）からなる保護薄膜１２（側壁層、側壁絶縁層）で被覆されている。全ての貫通孔１１において、保護薄膜１２の内側にはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって形成された酸化シリコン（ＳｉＯ２）からなる酸化膜が充填されて埋め込まれている。これにより、全ての貫通孔１１が酸化膜の充填体１３（埋め込み材）により閉塞されていて、貫通孔１１の下方の扁平空間は、その内部圧力が圧力検出の際の基準とされる基準圧室８として密閉されている。基準圧室８は、この実施形態では、真空または減圧状態（たとえば、１０－５Ｔｏｒｒ）に保持されている。貫通孔１１に充填された酸化膜は、貫通孔１１の各上方部において各貫通孔１１を閉塞する充填体１３をなしている。この酸化膜は、さらに、充填体１３の下部に連続する被覆膜１４をなしている。被覆膜１４は、基準圧室８内に至り、基準圧室８の内壁面の全域を被覆している。
　図２に示すように、個々の圧力センサ１は、さらに、歪みゲージとしてのピエゾ抵抗Ｒ１～Ｒ４と、金属端子１５～１８と、金属配線１９～２２とを含んでいる。
　ピエゾ抵抗Ｒ１～Ｒ４は、シリコン基板２にボロン（Ｂ）等の不純物を導入することによりシリコン基板２の表層部（表面４の周辺）に形成された拡散抵抗であり、「ゲージ」とも呼ばれる。この実施形態では、４つのピエゾ抵抗Ｒ１～Ｒ４は、略円形のダイヤフラム１０の周方向に沿って略等間隔に配置されている。ダイヤフラム１０の中心を挟んで対向する一対のピエゾ抵抗Ｒ１およびＲ３は、ダイヤフラム１０の円形の輪郭Ｌの半径方向に沿って延びる棒状であり、平面視でダイヤフラム１０の内外に跨るように形成されている。同じくダイヤフラム１０の中心を挟んで対向する他の一対のピエゾ抵抗Ｒ２およびＲ４は、ダイヤフラム１０の輪郭Ｌに対する接線方向に沿って延びる棒状であり、平面視でダイヤフラム１０の内側に収まるように形成されている。
　ピエゾ抵抗Ｒ１～Ｒ４のそれぞれの両端には、中継配線２３が接続されている。中継配線２３も、ピエゾ抵抗Ｒ１～Ｒ４と同様に、シリコン基板２に不純物を導入することによりシリコン基板２の表層部に形成される。中継配線２３は、たとえば、Ｐ型不純物を高濃度に導入して形成したＰ＋領域であり、接続されたピエゾ抵抗からダイヤフラム１０の輪郭Ｌの外側まで延びている。
　金属端子１５～１８は、接地端子１５（ＧＮＤ）と、負側電圧出力端子１６（Ｖｏｕｔ－）と、電圧印加用端子１７（Ｖｄｄ）と、正側電圧出力端子１８（Ｖｏｕｔ＋）とを含んでいる。これら４つの金属端子１５～１８は、絶縁層６上に形成され（図３（ａ）参照）、矩形領域３の四隅に１つずつ配置されている。また、金属端子１５～１８は、この実施形態では、アルミニウム（Ａｌ）からなる。
　金属配線１９～２２は、ピエゾ抵抗Ｒ１～Ｒ４をブリッジ接続して、図４に示すブリッジ回路（ホイートストンブリッジ）を形成するための配線である。
　具体的には、金属配線１９は、ピエゾ抵抗Ｒ３とピエゾ抵抗Ｒ４とをダイヤフラム１０外で接続し、接地端子１５に接続される接地用配線１９である。金属配線２０は、ピエゾ抵抗Ｒ１とピエゾ抵抗Ｒ４とをダイヤフラム１０外で接続し、負側電圧出力端子１６に接続される負側出力配線２０である。また、金属配線２１は、ピエゾ抵抗Ｒ１とピエゾ抵抗Ｒ２とをダイヤフラム１０外で接続し、電圧印加用端子１７に接続される電圧印加用配線２１である。そして、金属配線２２は、ピエゾ抵抗Ｒ２とピエゾ抵抗Ｒ３とをダイヤフラム１０外で接続し、正側電圧出力端子１８に接続される正側出力配線２２である。
　これらの金属配線１９～２２は、この実施形態では、アルミニウム（Ａｌ）からなり、絶縁層６上に形成されている（図３（ａ）参照）。金属配線１９～２２は、それぞれ、対応するピエゾ抵抗からダイヤフラム１０の径方向に沿って直線状に延び、矩形領域３の外周縁の付近で略直角に折れ曲って、矩形領域３の外周縁に沿って直線状に延びて、対応する金属端子に接続されている。金属配線１９～２２と、ピエゾ抵抗Ｒ１～Ｒ４との間は、中継配線２３によって中継されている。
　図３（ａ）に示すように、金属端子１５～１８（図３（ａ）では、金属端子１６）および金属配線１９～２２（図３（ａ）では、金属配線２０および２１）は、窒化シリコン（ＳｉＮ）からなるパッシベーション膜２５により被覆されている。パッシベーション膜２５には、金属端子１５～１８をそれぞれパッドとして露出させる開口２６が形成されている。図２では、パッシベーション膜２５の図示が省略されている。
　この圧力センサ１では、ダイヤフラム１０がシリコン基板２の表面４側から圧力（たとえば、気体圧力）を受けると、基準圧室８の内部と外部との間に差圧が生じることによってダイヤフラム１０がシリコン基板２の厚さ方向に変位する。その変位により、ピエゾ抵抗Ｒ１～Ｒ４を構成するシリコン結晶が歪んで、ピエゾ抵抗Ｒ１～Ｒ４の抵抗値が変化する。
　図４に示すように、電圧印加用端子１７に一定のバイアス電圧を与えておくと、ピエゾ抵抗Ｒ１～Ｒ４の抵抗値の変化に応じて、出力端子１６，１８間の電圧が変化する。したがって、その電圧変化に基づいて、圧力センサ１に生じた圧力の大きさを検出することができる。
　図２を参照して、シリコン基板２の各矩形領域３において、その外周縁（詳しくは、金属配線１９～２２のそれぞれにおいて矩形領域３の外周縁に沿って直線状に延びている部分）とダイヤフラム１０との間には、集積回路領域２７（２点鎖線で囲まれた領域）が設けられている。集積回路領域２７は、平面視でダイヤフラム１０を取り囲む略矩形の環状領域である。集積回路領域２７には、トランジスタや抵抗その他の集積回路デバイス（機能素子）を含む集積回路部２８が形成されている。すなわち、この圧力センサ１は、ダイヤフラム１０等が形成されたシリコン基板２上に形成された集積回路部２８を含んでいる。
　具体的には、図３（ｂ）に示すように、集積回路領域２７は、ＬＯＣＯＳ層２９によってシリコン基板２の他の領域から絶縁分離されている。集積回路領域２７におけるシリコン基板２の表層部には、ソース３０とドレイン３１とが形成されており、シリコン基板２の表面４において集積回路領域２７に相当する部分には、ゲート酸化膜３２が、ソース３０とドレイン３１とに跨って形成されている。ゲート酸化膜３２上には、ゲート電極３３が、ソース３０とドレイン３１との間の部分（チャンネルが形成される部分）と対向するように形成されている。ＬＯＣＯＳ層２９およびゲート酸化膜３２の上には、ゲート電極３３を覆うように、絶縁層６が形成されている。
　そして、絶縁層６の表面には、ソース側金属配線３５と、ドレイン側金属配線３６とが設けられている。ソース側金属配線３５は、絶縁層６およびゲート酸化膜３２を貫通してソース３０に接続されている。ドレイン側金属配線３６は、絶縁層６およびゲート酸化膜３２を貫通してドレイン３１に接続されている。
　絶縁層６の表面には、ソース側金属配線３５およびドレイン側金属配線３６を覆うように、パッシベーション膜２５が形成されている。ここでは、集積回路領域２７に配置された構成要素群を集積回路部２８と呼ぶ。
　図５Ａ～図５Ｏは、図２および図３に示す圧力センサの製造工程を示す。図５Ａ～図５Ｏのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図３（ａ）と同じ位置での切断面を示し、下側の断面図は、図３（ｂ）と同じ位置での切断面を示す。
　圧力センサ１を製造するには、図５Ａに示すように、シリコン基板２（ウエハ）が準備される。この時点でのシリコン基板２の厚さは、この実施形態では、約３００μｍである。具体的には、直径が６インチで厚さが約６２５μｍのシリコン基板２、または、直径が８インチで厚さが約７２５μｍのシリコン基板２のいずれかを選択して、３００μｍまで薄くした後の状態が、図５Ａに示されている。
　次いで、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に、数百Åの厚さの酸化膜４０が形成される。
　次いで、図５Ｂ（ａ）および図５Ｂ（ｂ）に示すように、酸化膜４０上に、フォトリソグラフィにより、レジストパターン４１が形成される。レジストパターン４１は、エッチングストップ層９（図３（ａ）参照）に対応した１つの丸い開口４２を有している（図５Ｂ（ｂ）参照）。そして、シリコン基板２の表層部（図５Ｂ（ａ）において「×」を付けた部分）に、レジストパターン４１をマスクとして、不純物（たとえば、窒素（Ｎ）イオンまたは酸素（Ｏ）イオン）が打ち込まれる（イオン注入。インプランテーション）。イオン注入の際の加速電圧は、たとえば、５０～１２０ｋｅＶ程度とすればよい。酸化膜４０は、イオン注入による表面４の損傷を抑制する。
　次いで、酸化膜４０およびレジストパターン４１が除去された後に、シリコン基板２の表面４に半導体層をエピタキシャル成長させる処理が行われる。エピタキシャル成長時にはシリコン基板２が加熱されるので、シリコン基板２に注入された不純物イオンが活性化する。これにより、図５Ｃ（ａ）に示すように、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）からなるエッチングストップ層９が、シリコン基板２の表面４から所定の深さの位置に形成される。シリコン基板２において、エッチングストップ層９よりも上方の部分（エッチングストップ層９と表面４との間）が、エピタキシャル成長したシリコン層（エピタキシャル層）である。エピタキシャル層の厚さは、たとえば、０．５～１μｍ程度である。
　エピタキシャル成長の代わりに、シリコン基板２の熱処理（注入イオン拡散のためのドライブイン）のみでも、エッチングストップ層９をシリコン基板２の表面４から所定の深さの位置（たとえば、表面４から０．５～１μｍ程度の深さ）に形成することができる。この場合、不純物イオンをインプランテーションする際に（図５Ｂ（ａ）参照）、インプランテーションの加速電圧を高くして、不純物イオン（酸素イオンまたは窒素イオン）を、シリコン基板２の表面４から前記所定の深さの位置に打ち込む。不純物イオンの加速電圧は、たとえば、２００～４００ｋｅＶ程度とされる。その後、ドライブインを施して、注入したイオンを活性化すると、酸化物または窒化物からなるエッチングストップ層９が、シリコン基板２の表面４から前記所定の深さの位置に形成される。その後に、酸化膜４０（図５Ｂ（ａ）参照）が除去される。なお、エピタキシャル成長の代わりにドライブインのみを適用する場合には、エピタキシャル層が存在しない分、シリコン基板２を薄くできる。
　次いで、図５Ｄ（ａ）に示すように、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に、数百Åの厚さの酸化膜４３が形成され、その後、シリコン基板２の表層部に、所定パターンのマスク４４を介して、不純物（たとえば、硼素（Ｂ））がインプランテーションされる。続いて、酸化膜４３およびマスク４４が除去されて、ドライブインが行われる。このドライブインにより、シリコン基板２に注入された不純物のイオンが活性化して、シリコン基板２の表層部にピエゾ抵抗（ゲージ）Ｒ１～Ｒ４が形成される（図５Ｄ（ｂ）を併せて参照）。なお、図５Ｄ（ａ）では、ピエゾ抵抗Ｒ１～Ｒ４のうち、ピエゾ抵抗Ｒ２のみが図示されている。
　そして、シリコン基板２には、ピエゾ抵抗Ｒ１～Ｒ４の場合と同様の手順で、ピエゾ抵抗Ｒ１～Ｒ４のそれぞれに連続するように、中継配線（Ｐ＋領域）２３が形成される。すなわち、シリコン基板２の表面上での酸化膜およびレジストマスクの形成、Ｐ型不純物イオン（たとえば硼素イオン）注入、酸化膜およびレジストマスクの除去、およびドライブインが順に行われる。レジストマスクは、この場合、中継配線２３のパターンに対応した開口を有する。
　なお、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３を形成する工程は、エッチングストップ層９の形成直後に行う必要はなく、以降の工程における適切な他のタイミングで実施されてもよい。
　次いで、図５Ｅ（ａ）に示すように、ＣＶＤ法により、シリコン基板２の表面４に、酸化シリコン（ＳｉＯ２）からなる被覆層５が形成される。
　次いで、フォトリソグラフィにより、被覆層５上に、レジストパターン４５が形成される。レジストパターン４５は、複数の貫通孔１１（図２および図３（ａ）参照）に対応した複数の開口４６を有している。貫通孔１１の断面を円形に形成するときには、それに応じて、開口４６は円形に形成される。各開口４６の直径は、貫通孔１１と同様に、約０．５μｍである。平面視において、各開口４６は、ピエゾ抵抗Ｒ１～Ｒ４および各中継配線２３と重ならない位置に形成される（図５Ｅ（ｂ）参照）。
　次いで、レジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。これにより、被覆層５に、貫通孔１１に対応した開口が形成される。図５Ｅでは、プラズマエッチングが終了した状態が示されている。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、シリコン基板２が掘り下げられる。
　これにより、図５Ｆ（ａ）に示すように、シリコン基板２においてレジストパターン４５の各開口４６（換言すれば、被覆層５において選択的に除去された部分）に一致する位置に貫通孔１１が形成される。開口４６が円形であれば、表面４の被覆層５から下方に延びる円柱凹状をなす貫通孔１１が形成される。各貫通孔１１は、エッチングストップ層９を貫通し、各貫通孔１１の底面がエッチングストップ層９の下方に位置するように形成される。貫通孔１１の形成の際、レジストパターン４５が同時にエッチングされて薄膜化されていく。貫通孔１１の形成後には、レジストパターン４５の残った部分が剥離される。
　貫通孔１１の形成のための深掘りＲＩＥは、いわゆるボッシュプロセスで行ってもよい。ボッシュプロセスでは、ＳＦ６（六フッ化硫黄）を使用してシリコン基板２をエッチングする工程と、Ｃ４Ｆ８（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比でシリコン基板２をエッチングすることができる。
　次いで、図５Ｇ（ａ）に示すように、熱酸化法またはＣＶＤ法により、シリコン基板２において各貫通孔１１を区画する内面全域（つまり、貫通孔１１の円周面および底面）および被覆層５の表面に、酸化シリコン（ＳｉＯ２）からなる保護薄膜１２が形成される。保護薄膜１２の厚さは、約１０００Åである。この時点では、各貫通孔１１内における保護薄膜１２は、貫通孔１１の側壁を覆いつつエッチングストップ層９を貫通する筒状（具体的には円筒状）であって、貫通孔１１の下端に底面部分を有している。
　次いで、図５Ｈ（ａ）に示すように、ＲＩＥにより、保護薄膜１２における貫通孔１１の底面上の部分（円筒状の保護薄膜１２における底面部分）と被覆層５の表面上の部分とが除去される。これにより、貫通孔１１の底面からシリコン基板２の結晶面が露出する。
　次いで、図５Ｉ（ａ）に示すように、シリコン基板２の表面４側から各貫通孔１１内にエッチング剤が導入される（等方性エッチング）。たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチンガスが貫通孔１１に導入される。また、ウェットエッチングを適用する場合にはエッチング液が貫通孔１１に導入される。これにより、被覆層５と各貫通孔１１の内側面の保護薄膜１２とをマスクとして、シリコン基板２における各貫通孔１１の底の周囲（つまり、エッチングストップ層９より下）の基板材料が等方的にエッチングされる。具体的には、各貫通孔１１の底を起点として、シリコン基板２が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。この際、エッチングストップ層９が存在することにより、エッチングストップ層９より表面４側の基板材料がエッチングされることはない。
　そして、等方性エッチングの結果、シリコン基板２の内部において、エッチングストップ層９の下方かつ各貫通孔１１の底の周囲には、各貫通孔１１に連通する基準圧室８（扁平空間）が形成される。同時に、エッチングストップ層９の上にダイヤフラム１０が形成される。完成した基準圧室８の深さ（シリコン基板２の厚さ方向の寸法）は、たとえば、１０～１５μｍとなっている。
　また、各貫通孔１１の内壁に形成された筒状の保護薄膜１２において、エッチングストップ層９より下側の部分は、エッチングストップ層９から基準圧室８内に突出し、基準圧室８の底面に上から対向している。そのため、基準圧室８は、完全な円筒形状ではなく、その天面部分において、各貫通孔１１の位置で内側（下側）に凹んでいる。
　そして、図５Ｊ（ａ）に示すように、ＣＶＤ法により、各貫通孔１１を酸化膜で埋め尽くして閉塞する。より詳細には、貫通孔１１の円周面にある保護薄膜１２の内側部分における上方部に、貫通孔１１を閉塞するように酸化膜が形成される。この酸化膜が、前述した充填体１３である。つまり、この工程では、各貫通孔１１内に充填体１３が配置される。各貫通孔１１が閉塞されることによって、基準圧室８が真空状態で密閉される。
　貫通孔１１を閉塞するための酸化膜は、貫通孔１１内だけにとどまらず、前述した被覆膜１４として、充填体１３に連続して、貫通孔１１の底から基準圧室８内に至り、基準圧室８の内壁面の全域を被覆する。基準圧室８は、十分な深さ（１０～１５μｍ）を有しているので、被覆膜１４によって埋まってしまうことはない。なお、貫通孔１１の直径が小さい程、貫通孔１１が速やかに閉塞されるから、被覆膜１４が薄くなる。
　次に、集積回路領域２７に集積回路部２８（図３（ｂ）参照）を形成する工程が実施される。集積回路領域２７は、シリコン基板２において基準圧室８およびダイヤフラム１０が形成される領域以外の領域である。
　まず、図５Ｋに示すように、シリコン基板２の被覆層５の表面に、窒化シリコン（ＳｉＮ）からなる窒化膜４８が形成される。
　次いで、図５Ｌに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、窒化膜４８が選択的に除去される。その結果、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、残った窒化膜４８をマスクにして、その周囲のシリコン基板２の表面部を熱酸化して窒化膜４８の周りにＬＯＣＯＳ層２９を形成する。その後、窒化膜４８およびその下の被覆層５を除去して、前述したゲート酸化膜３２をたとえば熱酸化法によって新たに形成する。ゲート酸化膜３２が形成された状態が、図５Ｍ（ｂ）に示されている。シリコン基板２においてゲート酸化膜３２が形成された領域（ＬＯＣＯＳ層２９によって分離された領域）が、集積回路領域２７となる。
　次いで、集積回路領域２７内のゲート酸化膜３２上にポリシリコン膜が堆積される。このポリシリコン膜を、フォトリソグラフィによってパターニングすることにより、図５Ｎに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図５Ｏ（ｂ）に示すように、シリコン基板２の表面上に、レジストパターン５１が形成される。レジストパターン５１は、集積回路領域２７に対応した１つの開口５２を有している。そして、シリコン基板２の表層部に、レジストパターン５１およびゲート電極３３をマスクとして、不純物（たとえば、砒素（Ａｓ）のイオン）が注入される。これにより、集積回路領域２７におけるシリコン基板２の表層部には、ゲート電極３３を挟んで対向する領域にソース３０とドレイン３１とが形成される。
　レジストパターン５１が除去された後、ＣＶＤ法によって、シリコン基板２の表面を覆う絶縁層６が形成される。この絶縁層６は、具体的には、図５Ｏ（ａ）に示す被覆層５、ならびに、図５Ｏ（ｂ）に示すＬＯＣＯＳ層２９およびゲート酸化膜３２を覆うように形成される。
　次いで、図３（ａ）に示すように、フォトリソグラフィにより、開口（コンタクトホール）５３が、絶縁層６および被覆層５を貫通するように形成される。開口５３は、ピエゾ抵抗Ｒ１～Ｒ４に連続した中継配線２３の一部を露出させる位置に形成される。同時に、図３（ｂ）に示すように、ソース３０およびドレイン３１のためのコンタクトホール５４が形成される。コンタクトホール５４は、絶縁層６およびゲート酸化膜３２を貫通して、ソース３０およびドレイン３１の各一部を露出させるように形成される。なお、図示していないが、同じ工程において、ゲート電極３３につながるコンタクトホールが、絶縁層６を貫通するように形成される。
　次いで、スパッタ法により、絶縁層６上に、アルミニウムが堆積され、アルミニウム堆積膜５５が形成される。アルミニウム堆積膜５５は、コンタクトホール５３，５４等を介して、ピエゾ抵抗Ｒ１～Ｒ４、ソース３０、ドレイン３１およびゲート電極３３のそれぞれに接続される。
　次いで、フォトリソグラフィにより、アルミニウム堆積膜５５上にレジストパターン（図示せず）が形成され、その後、このレジストパターンをマスクとするプラズマエッチングにより、アルミニウム堆積膜５５が選択的に除去される。これにより、金属端子１５～１８および金属配線１９～２２が同時に形成される（図２参照）。また、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等）や金属端子（図示せず）も同時に形成される。その後、このレジストパターンは、剥離される。
　次いで、ＣＶＤ法により、絶縁層６上に、パッシベーション膜２５が形成される。その後は、図３（ａ）に示すように、フォトリソグラフィおよびエッチングにより、パッシベーション膜２５に、金属端子１５～１８（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２６が形成される。図３（ａ）では、金属端子１６を露出させる開口２６を示す。
　また、フォトリソグラフィおよびエッチングにより、パッシベーション膜２５に、絶縁層６において全ての貫通孔１１を包囲する領域を露出させる開口５６が形成される。開口５６は、たとえば、平面視において基準圧室８と相似の形状である円形とされる。
　以上により、図２および図３に示す第１の実施形態の圧力センサ１が得られる。パッシベーション膜２５に開口５６を形成して開口５６からダイヤフラム１０を露出させるのは、ダイヤフラム１０を撓みやすくするためである。ダイヤフラム１０上にパッシベーション膜２５が存在すると、ダイヤフラム１０が撓みにくくなり、圧力センサ１の感度が下がる。
　第１の実施形態によれば、図５Ｉ（ａ）に示すように、シリコン基板２において、エッチングストップ層９の下では、貫通孔１１内に導入されたエッチング剤で基板材料がエッチングされる。これによって、エッチングストップ層９の下に基準圧室８が形成される一方で、エッチングストップ層９の上にダイヤフラム１０が形成される。この際、ダイヤフラム１０は、エッチングストップ層９によって、基準圧室８に導入されるエッチング剤から遮断される。これにより、ダイヤフラム１０がエッチングされることがないので、ダイヤフラム１０の厚さを、正確に狙いの厚さにすることができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１（図３（ａ）参照）を簡単に製造することができる。
　また、この実施形態によれば、２枚のシリコン基板２を接合しなくても、シリコン基板２を１枚だけ用いた少ない工程で基準圧室８およびダイヤフラム１０を形成することができるので、低コストかつ小型な（薄い）圧力センサ１を簡単に製造することができる。特に、２枚のシリコン基板２を接合することで圧力センサ１を構成する場合には、２枚のシリコン基板２の接合部分においてリークが生じやすい。これに対して、本実施形態では、可動部品であるダイヤフラム１０がシリコン基板２の一部であることから、基準圧室８は、リークが生じない密閉空間に維持できるので、信頼性の高い圧力センサ１を提供できる。
　また、図５Ｊ（ａ）に示すように、貫通孔１１内に充填体１３を配置することによって、エッチングストップ層９の下の基準圧室８を密閉することができる。これにより、完成した圧力センサ１（図３（ａ）参照）では、ダイヤフラム１０が受ける圧力を基準圧室８内の圧力（基準圧力）に対する相対的な大きさとして検出することができる。
　また、図５Ｉ（ａ）に示すように、貫通孔１１の側壁に保護薄膜１２が形成されているので、エッチング工程で貫通孔１１内に導入されたエッチング剤が貫通孔１１の側壁をエッチングしてしまうことを防止できる。
　そして、貫通孔１１の下端側におけるシリコン基板２の材料を等方性エッチングすると、貫通孔１１の側壁を覆って円筒状になった保護薄膜１２が、エッチングストップ層９から基準圧室８内に突出する。これにより、エッチングストップ層９の上のダイヤフラム１０が基準圧室８の内方へ大きく撓んだときに、保護薄膜１２が基準圧室８の底面に当接して、ダイヤフラム１０の過大な変形を規制する。そのため、ダイヤフラム１０の損傷を防止できる。
　また、図３（ｂ）に示すように、集積回路領域２７に集積回路部２８を形成することにより、圧力センサ１および集積回路部２８を同一のシリコン基板２（詳しくは、図１の各矩形領域３）に一度に形成することができる。特に、ダイヤフラム１０を、シリコン基板２の一部を用いて構成していることから、シリコン基板２の表面４が平坦な状態を維持しつつ圧力センサ１を形成しているので（図３（ａ）参照）、各矩形領域３の平坦な表面４において、ダイヤフラム１０以外の領域に、集積回路部２８を併せて形成することができる。これにより、圧力センサ１の本体部分（ダイヤフラム１０が形成された部分）と集積回路部２８（ＬＳＩ）とを１チップで構成すること（１チップ化）が可能となる（図２参照）。集積回路部２８は、たとえば、ピエゾ抵抗からの出力信号を処理する回路を含んでいてもよい。
（２）第２の実施形態
　次に、第２の実施形態について説明するが、第２の実施形態において、第１の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第２の実施形態の圧力センサ１の製造工程に関し、第１の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図６（ａ）は、第２の実施形態に係る圧力センサの拡大平面図であり、図６（ｂ）は、図６（ａ）の切断面線Ｂ－Ｂにおける断面図である。
　第２の実施形態に係る圧力センサ１では、第１の実施形態の構成（図３（ａ）参照）に加えて、図６に示すように、ダイヤフラム１０の周囲を取り囲む分離層６０（分離絶縁層）が備えられている。
　分離層６０は、平面視でダイヤフラム１０を区画する円環状の縦壁であり（図６（ａ）参照）、図６（ｂ）に示すように、分離層６０の内周縁とダイヤフラム１０の輪郭Ｌとは一致している。
　分離層６０は、シリコン基板２の表面４の被覆層５から連続して、基準圧室８の底面よりも深い位置までシリコン基板２内に延びている。そのため、分離層６０は、ダイヤフラム１０だけでなく、基準圧室８も区画している。また、分離層６０は、その縦方向（シリコン基板２の厚さ方向）における途中位置でエッチングストップ層９につながっている。エッチングストップ層９を基準とすると、エッチングストップ層９は、分離層６０の内部を縦方向において二分するように分離層６０につながっている。
　そのため、シリコン基板２の厚さ方向におけるダイヤフラム１０（エッチングストップ層９も含む）の下側に基準圧室８が存在し、当該厚さ方向に直交する方向におけるダイヤフラム１０の外側に分離層６０が存在するので、ダイヤフラム１０は、シリコン基板２における他の部分から分離されている。
　図７Ａ～図７Ｒは、図６に示す圧力センサの製造工程を示す。ここで、図７Ａ～図７Ｒのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図６（ｂ）と同じ位置での切断面を示し、下側の断面図は、図３（ｂ）と同じ位置での切断面を示す。
　第２の実施形態の圧力センサ１を製造するには、図７Ａに示すように、シリコン基板２が準備され、図５Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、図７Ｂを参照して、図５Ｂで説明したように、レジストパターン４１をマスクとして、シリコン基板２の表層部に不純物イオンが注入される。
　次いで、図７Ｃを参照して、図５Ｃで説明したように、エピタキシャル成長が行われて、エッチングストップ層９がシリコン基板２の表面４から所定の深さの位置に形成される。ここで、前述したように、インプランテーションの加速電圧が高かった場合には、エピタキシャル成長の代わりに、ドライブインのみが行われてもよい。
　次いで、図７Ｄを参照して、シリコン基板２の表面４に、酸化膜４３が形成され、フォトリソグラフィにより、酸化膜４３上に、図示しないレジストパターンが形成される。このレジストパターンは、分離層６０（図６参照）に対応した円環状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４３が選択的に除去される。図７Ｄでは、プラズマエッチングが終了した状態が示されており、酸化膜４３には、円環状の開口６２が形成されている。
　次いで、酸化膜４３をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図７Ｅに示すように、シリコン基板２に環状トレンチ６１が形成される。環状トレンチ６１は、円環状の縦溝であり、エッチングストップ層９の外側周縁部を全周に亘って削り取っている。エッチングストップ層９がある領域に貫通孔１１が形成されるから（図６（ｂ）参照）、環状トレンチ６１は、シリコン基板２の表面４において貫通孔１１が形成される予定の領域を取り囲むように形成される。さらに、環状トレンチ６１は、シリコン基板２において基準圧室８の底面となる予定の部分（図６（ｂ）参照）より深くなるように形成される。
　次いで、図７Ｆに示すように、ＣＶＤ法により、環状トレンチ６１が、酸化膜で埋め尽くされる。環状トレンチ６１内にある酸化膜が、前述した分離層６０である。つまり、この工程において、環状トレンチ６１に分離層６０が埋め込まれる。この際、環状トレンチ６１から酸化膜がはみ出ることによって、酸化膜４３の表面に凹凸ができるが、レジストエッチバック法により、酸化膜４３の表面が平坦化される。
　その後の工程は、第１の実施形態の図５Ｄ以降の工程と同じである。
　つまり、まず、図７Ｇを参照して、図５Ｄで説明したように、シリコン基板２の表層部に、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３が形成される。ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３の形成が完了した時点では、酸化膜４３（前述したマスク４４も含む）は、除去されている。なお、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３を形成する工程は、エッチングストップ層９の形成直後に行う必要はなく、以降の工程における適切な他のタイミングで実施されてもよい。
　次いで、図７Ｈに示すように、図５Ｅで説明したように、ＣＶＤ法により、シリコン基板２の表面４に被覆層５が形成され、その後、フォトリソグラフィによって被覆層５上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図７Ｈでは、プラズマエッチングが終了した状態が示されている。
　次いで、図５Ｆで説明したように、レジストパターン４５をマスクとする異方性のディープＲＩＥによってシリコン基板２が掘り下げられ、図７Ｉ（ａ）に示すように、エッチングストップ層９を貫通する貫通孔１１が形成されるとともに、レジストパターン４５の残った部分が剥離される。
　次いで、図５Ｇで説明したように、熱酸化法またはＣＶＤ法により、図７Ｊ（ａ）に示すように、貫通孔１１の円周面および底面および被覆層５の表面に保護薄膜１２が形成される。
　次いで、図５Ｈで説明したように、図７Ｋ（ａ）に示すように、ＲＩＥにより、保護薄膜１２における貫通孔１１の底面上の部分と被覆層５の表面上の部分とが除去される。
　次いで、図５Ｉで説明したように、図７Ｌ（ａ）に示すように、等方性エッチングによって、シリコン基板２の内部において、エッチングストップ層９の下方かつ各貫通孔１１の底の周囲には基準圧室８が形成されるとともに、エッチングストップ層９の上にダイヤフラム１０が形成される。ここで、エッチングストップ層９が存在することにより、エッチングストップ層９より表面４側の基板材料がエッチングされることはないが、分離層６０が存在することから、シリコン基板２の厚さ方向に直交する方向において分離層６０より外側の基板材料がエッチングされることもない。
　次いで、図５Ｊで説明したように、図７Ｍ（ａ）に示すように、各貫通孔１１に充填体１３が配置されるとともに、被覆膜１４によって、基準圧室８の内壁面の全域が被覆される。
　次に、集積回路領域２７に集積回路部２８（図３（ｂ）参照）を形成する工程が実施される。
　まず、図５Ｋで説明したように、図７Ｎに示すように、シリコン基板２の被覆層５の表面に窒化膜４８が形成される。
　次いで、図５Ｌで説明したように、図７Ｏに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、図５Ｍで説明したように、図７Ｐ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図５Ｎで説明したように、図７Ｑに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図５Ｏで説明したように、図７Ｒ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、絶縁層６が形成され、図３で説明したように、図６に示すように、金属端子１５～１８および金属配線１９～２２（図６（ａ）参照）が同時に形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等であり、図３（ｂ）参照）や金属端子（図示せず）も形成される。また、絶縁層６上にパッシベーション膜２５が形成され、パッシベーション膜２５に、金属端子１５～１８（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２６と開口５６とが形成される（図６（ｂ）参照）。
　以上により、第２の実施形態の圧力センサ１が得られる。
　第２の実施形態によれば、第１の実施形態で説明した効果に加えて、以下の効果を奏することができる。
　つまり、エッチング工程（図７Ｊ～図７Ｌ参照）では、シリコン基板２の厚さ方向に直交する方向において、ダイヤフラム１０および基準圧室８が分離層６０によって区画されて形成されるので、ダイヤフラム１０を、狙った寸法で精度良く形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１を製造することができる。また、基準圧室８のエッチングが分離層６０で停止することにより、ダイヤフラム１０だけでなく、基準圧室８も、シリコン基板２の厚さ方向に直交する方向において、狙った寸法で精度良く形成することができる。
（３）第３の実施形態
　次に、第３の実施形態について説明するが、第３の実施形態において、第１の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第３の実施形態の圧力センサ１の製造工程に関し、第１の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図８（ａ）は、第３の実施形態に係る圧力センサの拡大平面図であり、図８（ｂ）は、図８（ａ）の切断面線Ｃ－Ｃにおける断面図である。
　第３の実施形態に係る圧力センサ１では、第１の実施形態の構成（図３（ａ）参照）に加えて、図８（ｂ）に示すように、基準圧室８の底面を区画する位置（エッチングストップ層９よりも深い位置）に第２のエッチングストップ層７０が備えられている。ここで、基準圧室８の底面は、基準圧室８の内壁面においてエッチングストップ層９に下から対向する面である。
　第２のエッチングストップ層７０は、エッチングストップ層９（説明の便宜上、以下では、「第１のエッチングストップ層９」という）と同じ大きさの平面視円形状である。第１のエッチングストップ層９と第２のエッチングストップ層７０とは、基準圧室８の上下方向寸法（深さ）に相当する間隔を隔てて上下に対向している。
　図９Ａ～図９Ｑは、図８に示す圧力センサの製造工程を示す。ここで、図９Ａ～図９Ｑのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図８（ｂ）と同じ位置での切断面を示し、下側の断面図は、図３（ｂ）と同じ位置での切断面を示す。
　第３の実施形態の圧力センサ１を製造するには、図９Ａに示すように、シリコン基板２が準備され、図５Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、図９Ｂを参照して、図５Ｂで説明したように、レジストパターン４１をマスクとして、シリコン基板２の表層部に不純物イオン（酸素イオンまたは窒素イオン）が注入される。
　次いで、図９Ｃを参照して、図５Ｃで説明したように、エピタキシャル成長が行われる。このとき、第２のエッチングストップ層７０がシリコン基板２の表面４から所定の深さの位置に形成される。第２のエッチングストップ層７０が形成される位置は、シリコン基板２において基準圧室８の底面が形成される予定の深さ（たとえば、表面４から１０～１７μｍの深さ）の位置である（図８（ｂ）参照）。
　次いで、図９Ｄを参照して、新たに設けたレジストパターン４１をマスクとして、再度、シリコン基板２の表層部（第２のエッチングストップ層７０よりも表面４側の部分）に不純物イオン（酸素イオンまたは窒素イオン）が注入される。
　次いで、図９Ｅを参照して、再び、エピタキシャル成長が行われる。このとき、シリコン基板２では、第２のエッチングストップ層７０よりも表面４側であって表面４から所定の深さ（たとえば、０．５～１μｍ）の位置に、第１のエッチングストップ層９が形成される。
　ここで、前述したように、インプランテーションの加速電圧が高かった場合には、エピタキシャル成長の代わりに、ドライブインのみが行われてもよい。ただし、第１のエッチングストップ層９を形成する場合、および、第２のエッチングストップ層７０を形成する場合のいずれにおいてもドライブインのみを行うのであれば、第２のエッチングストップ層７０を形成するためのインプランテーションの加速電圧を、第１のエッチングストップ層９を形成するためのインプランテーションの加速電圧よりも高くする必要がある。そうすれば、シリコン基板２内では、第１のエッチングストップ層９よりも深い位置に第２のエッチングストップ層７０が位置するように、それぞれのエッチングストップ層が形成される。
　その後の工程は、第１の実施形態の図５Ｄ以降の工程と同じである。
　つまり、まず、図９Ｆを参照して、図５Ｄで説明したように、シリコン基板２の表層部に、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３が形成される。ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３の形成が完了した時点では、酸化膜４３（前述したマスク４４も含む）は、除去されている。なお、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３を形成する工程は、エッチングストップ層９，７０の形成直後に行う必要はなく、以降の工程における適切な他のタイミングで実施されてもよい。
　次いで、図９Ｇに示すように、図５Ｅで説明したように、ＣＶＤ法により、シリコン基板２の表面４に被覆層５が形成され、その後、フォトリソグラフィによって被覆層５上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図９Ｇでは、プラズマエッチングが終了した状態が示されている。
　次いで、図５Ｆで説明したように、レジストパターン４５をマスクとする異方性のディープＲＩＥによってシリコン基板２が掘り下げられ、図９Ｈ（ａ）に示すように、第１のエッチングストップ層９を貫通する貫通孔１１が形成されるとともに、レジストパターン４５の残った部分が除去される。ここで、各貫通孔１１の底面は、第１のエッチングストップ層９と第２のエッチングストップ層７０との間の深さの位置にある。
　次いで、図５Ｇで説明したように、熱酸化法またはＣＶＤ法により、図９Ｉ（ａ）に示すように、貫通孔１１の円周面および底面および被覆層５の表面に保護薄膜１２が形成される。
　次いで、図５Ｈで説明したように、図９Ｊ（ａ）に示すように、ＲＩＥにより、保護薄膜１２における貫通孔１１の底面上の部分と被覆層５の表面上の部分とが除去される。
　次いで、図５Ｉで説明したように、図９Ｋ（ａ）に示すように、等方性エッチングによって、シリコン基板２の内部において、第１のエッチングストップ層９と第２のエッチングストップ層７０との間かつ各貫通孔１１の底の周囲には基準圧室８が形成される。同時に、第１のエッチングストップ層９の上にダイヤフラム１０が形成される。ここで、第１のエッチングストップ層９が存在することにより、第１のエッチングストップ層９より表面４側の基板材料がエッチングされることはないが、第２のエッチングストップ層７０が存在することから、第２のエッチングストップ層７０より裏面７側の基板材料がエッチングされることもない。
　次いで、図５Ｊで説明したように、図９Ｌ（ａ）に示すように、各貫通孔１１に充填体１３が配置されるとともに、被覆膜１４によって、基準圧室８の内壁面の全域が被覆される。
　次に、集積回路領域２７に集積回路部２８（図３（ｂ）参照）を形成する工程が実施される。
　まず、図５Ｋで説明したように、図９Ｍに示すように、シリコン基板２の被覆層５の表面に窒化膜４８が形成される。
　次いで、図５Ｌで説明したように、図９Ｎに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、図５Ｍで説明したように、図９Ｏ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図５Ｎで説明したように、図９Ｐに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図５Ｏで説明したように、図９Ｑ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、絶縁層６が形成され、図３で説明したように、図８に示すように、金属端子１５～１８および金属配線１９～２２（図８（ａ）参照）が同時に形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等であり、図３（ｂ）参照）や金属端子（図示せず）も形成される。また、絶縁層６上にパッシベーション膜２５が形成され、パッシベーション膜２５に、金属端子１５～１８（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２６と開口５６とが形成される（図８（ｂ）参照）。
　以上により、第３の実施形態の圧力センサ１が得られる。
　第３の実施形態によれば、第１の実施形態で説明した効果に加えて、以下の効果を奏することができる。
　つまり、エッチング工程（図９Ｉ～図９Ｋ）では、シリコン基板２の厚さ方向において、基準圧室８が、第１のエッチングストップ層９と第２のエッチングストップ層７０とによって区画されて形成されるので、基準圧室８を、狙った深さ寸法で精度良く形成することができる。
（４）第４の実施形態
　次に、第４の実施形態について説明するが、第４の実施形態において、第１～第３の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第４の実施形態の圧力センサ１の製造工程に関し、第１～第３の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図１０（ａ）は、第４の実施形態に係る圧力センサの拡大平面図であり、図１０（ｂ）は、図１０（ａ）の切断面線Ｄ－Ｄにおける断面図である。
　第４の実施形態に係る圧力センサ１では、第１の実施形態の構成（図３（ａ）参照）に加えて、図１０に示すように、第２の実施形態の分離層６０と、第３の実施形態の第２のエッチングストップ層７０とが備えられている。
　分離層６０は、第２のエッチングストップ層７０よりも深い位置までシリコン基板２内に延びている。そのため、分離層６０は、その縦方向（シリコン基板２の厚さ方向）における途中位置で第１のエッチングストップ層９につながっているとともに、その下端部において第２のエッチングストップ層７０にもつながっている。第２のエッチングストップ層７０は、分離層６０の内部に下から蓋をするように分離層６０につながっている。
　そのため、ダイヤフラム１０は、シリコン基板２における他の部分から分離されている。また、基準圧室８は、第１のエッチングストップ層９および第２のエッチングストップ層７０によって、シリコン基板２の厚さ方向において区画され、さらに、その厚さ方向に直交する方向において分離層６０によって区画されている。
　図１１Ａ～図１１Ｔは、図１０に示す圧力センサの製造工程を示す。ここで、図１１Ａ～図１１Ｔのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図１０（ｂ）と同じ位置での切断面を示し、下側の断面図は、図３（ｂ）と同じ位置での切断面を示す。
　第４の実施形態の圧力センサ１を製造するには、図１１Ａに示すように、シリコン基板２が準備され、図９Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、図１１Ｂを参照して、図９Ｂで説明したように、レジストパターン４１をマスクとして、シリコン基板２の表層部に不純物イオンが注入される。
　次いで、図１１Ｃを参照して、図９Ｃで説明したように、第２のエッチングストップ層７０がシリコン基板２の表面４から所定の深さの位置に形成される。
　次いで、図１１Ｄを参照して、図９Ｄで説明したように、新たに設けたレジストパターン４１をマスクとして、再度、シリコン基板２の表層部に不純物イオンが注入される。
　次いで、図１１Ｅを参照して、図９Ｅで説明したように、第２のエッチングストップ層７０よりも表面４側であって表面４から所定の深さの位置に、第１のエッチングストップ層９が形成される。
　次いで、図１１Ｆを参照して、図７Ｄで説明したように、シリコン基板２の表面４に酸化膜４３が形成され、フォトリソグラフィにより、酸化膜４３上に、図示しないレジストパターンが形成される。このレジストパターンは、分離層６０（図１０参照）に対応した円環状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４３が選択的に除去され、酸化膜４３には、環状の開口６２が形成される。図１１Ｆでは、プラズマエッチングが終了した状態が示されている。
　次いで、図７Ｅで説明したように、酸化膜４３をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図１１Ｇ（ａ）に示すように、環状トレンチ６１が形成される。環状トレンチ６１は、第２のエッチングストップ層７０よりも深く、第１のエッチングストップ層９および第２のエッチングストップ層７０のそれぞれの外側周縁部を全周に亘って削り取っている。
　次いで、図７Ｆで説明したように、図１１Ｈ（ａ）で示すように、環状トレンチ６１が、酸化膜で埋め尽くされ、環状トレンチ６１に分離層６０が埋め込まれる。また、前述したように、レジストエッチバック法により、酸化膜４３の表面が平坦化される。
　その後の工程は、第１の実施形態の図５Ｄ以降の工程と同じである。
　つまり、まず、図１１Ｉを参照して、図５Ｄで説明したように、シリコン基板２の表層部に、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３が形成される。ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３の形成が完了した時点では、酸化膜４３（前述したマスク４４も含む）は、除去されている。なお、ピエゾ抵抗Ｒ１～Ｒ４および中継配線２３を形成する工程は、エッチングストップ層９，７０の形成直後に行う必要はなく、以降の工程における適切な他のタイミングで実施されてもよい。
　次いで、図１１Ｊに示すように、図５Ｅで説明したように、ＣＶＤ法により、シリコン基板２の表面４に被覆層５が形成され、その後、フォトリソグラフィによって被覆層５上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図１１Ｊでは、プラズマエッチングが終了した状態が示されている。
　次いで、図５Ｆで説明したように、レジストパターン４５をマスクとする異方性のディープＲＩＥによってシリコン基板２が掘り下げられ、図１１Ｋ（ａ）に示すように、第１のエッチングストップ層９を貫通する貫通孔１１が形成されるとともに、レジストパターン４５の余った部分が除去される。ここで、各貫通孔１１の底面は、第１のエッチングストップ層９と第２のエッチングストップ層７０との間の深さの位置にある。
　次いで、図５Ｇで説明したように、熱酸化法またはＣＶＤ法により、図１１Ｌ（ａ）に示すように、貫通孔１１の円周面および底面および被覆層５の表面に保護薄膜１２が形成される。
　次いで、図５Ｈで説明したように、図１１Ｍ（ａ）に示すように、ＲＩＥにより、保護薄膜１２における貫通孔１１の底面上の部分と被覆層５の表面上の部分とが除去される。
　次いで、図５Ｉで説明したように、図１１Ｎ（ａ）に示すように、等方性エッチングによって、シリコン基板２の内部において、第１のエッチングストップ層９と第２のエッチングストップ層７０との間かつ各貫通孔１１の底の周囲には基準圧室８が形成される。同時に、第１のエッチングストップ層９の上にダイヤフラム１０が形成される。ここで、第１のエッチングストップ層９が存在することにより、第１のエッチングストップ層９より表面４側の基板材料がエッチングされることはないが、第２のエッチングストップ層７０が存在することから、第２のエッチングストップ層７０より裏面７側の基板材料がエッチングされることもない。さらに、分離層６０が存在することから、シリコン基板２の厚さ方向に直交する方向において分離層６０より外側の基板材料がエッチングされることもない。
　次いで、図５Ｊで説明したように、図１１Ｏ（ａ）に示すように、各貫通孔１１に充填体１３が配置されるとともに、被覆膜１４によって、基準圧室８の内壁面の全域が被覆される。
　次に、集積回路領域２７に集積回路部２８（図３（ｂ）参照）を形成する工程が実施される。
　まず、図５Ｋで説明したように、図１１Ｐに示すように、シリコン基板２の被覆層５の表面に窒化膜４８が形成される。
　次いで、図５Ｌで説明したように、図１１Ｑに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、図５Ｍで説明したように、図１１Ｒ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図５Ｎで説明したように、図１１Ｓに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図５Ｏで説明したように、図１１Ｔ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、絶縁層６が形成され、図３で説明したように、図１０に示すように、金属端子１５～１８および金属配線１９～２２（図１０（ａ）参照）が同時に形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等であり、図３（ｂ）参照）や金属端子（図示せず）も形成される。また、絶縁層６上にパッシベーション膜２５が形成され、パッシベーション膜２５に、金属端子１５～１８（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２６と開口５６とが形成される（図１０（ｂ）参照）。
　以上により、第４の実施形態の圧力センサ１が得られる。
　第４の実施形態によれば、第１～第３の実施形態で得られる効果を奏することができる。特に、基準圧室８を、シリコン基板２の厚さ方向、および、厚さ方向に直交する方向のそれぞれにおいて、狙った寸法で形成することができる。（５）第５の実施形態
　図１２は、第５の実施形態に係る圧力センサの拡大平面図である。
　図１３（ａ）は、第５の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図であり、図１３（ｂ）は、図１２の集積回路領域における圧力センサの要部断面図である。
　図１３（ａ）に示すように、個々の圧力センサ１は、矩形領域３に相当する大きさのシリコン基板２を含んでいる。シリコン基板２の表面４は、被覆層５で被覆されている。さらに、被覆層５の表面には、絶縁層６が形成されている。被覆層５および絶縁層６は、たとえば、いずれも、酸化シリコン（ＳｉＯ２）からなる。シリコン基板２の裏面７は、露出面である。
　シリコン基板２の内部には、基準圧室８が形成されている。基準圧室８は、この実施形態では、シリコン基板２の表面４および裏面７に平行に広がり、かつ上下方向（シリコン基板２の厚さ方向）の高さが低い扁平な空洞（扁平空間）である。つまり、基準圧室８は、表面４および裏面７に平行な方向における寸法が、高さ方向における寸法よりも大きくなっている。基準圧室８は、各圧力センサ１に１つずつ形成されている。基準圧室８は、この実施形態では、平面視円形状（立体的には、円筒状）に形成されている。シリコン基板２の内部には、基準圧室８を上側（表面４側）から区画する平面視円形の絶縁層をなす第１のエッチングストップ層９が形成されている。第１のエッチングストップ層９の直径は、基準圧室８の直径とほぼ同じである。
　基準圧室８がシリコン基板２内に形成されていることにより、シリコン基板２の表面４側は、基準圧室８と対向する部分（エッチングストップ層９も含む）が残余部分よりも薄膜化されている。これにより、シリコン基板２は、基準圧室８に対して表面４側に、平面視円形状のダイヤフラム１０を有している。ダイヤフラム１０は、基準圧室８との対向方向（シリコン基板２の厚さ方向）に変位可能な薄膜である。ダイヤフラム１０は、シリコン基板２の一部であり、基準圧室８を上から区画するようにシリコン基板２の表層部に形成されている。第１のエッチングストップ層９は、基準圧室８の内壁面のうち、ダイヤフラム１０の基準圧室８への対向面である天井面に形成されており、ダイヤフラム１０の一部をなしている。基準圧室８の内壁面において、底面は、前記天井面に対して下から対向する。
　ダイヤフラム１０の直径は、基準圧室８の直径とほぼ同じで、この実施形態では、２００～６００μｍである。また、ダイヤフラム１０の厚みは、たとえば、０．５～１μｍである。ただし、図１３（ａ）では、構造を明瞭に表すために、ダイヤフラム１０の厚みを誇張して描いてある。ダイヤフラム１０は、シリコン基板２における他の部分（残余部分１１という。）に一体的に支持されている。この実施形態では、ダイヤフラム１０は、平面視において矩形領域３の略中央に配置されている（図１２参照）。
　シリコン基板２には、ダイヤフラム１０の周囲を取り囲む分離絶縁層１２が形成されている。
　分離絶縁層１２は、平面視でダイヤフラム１０を区画する円環状の縦壁であり、分離絶縁層１２の内周縁とダイヤフラム１０の輪郭Ｌとは一致している（図１２参照）。
　分離絶縁層１２は、シリコン基板２の表面４の被覆層５から連続して、基準圧室８の底面よりも深い位置までシリコン基板２内に延びている。分離絶縁層１２は、シリコン基板２の厚さ方向に対する直交方向において、基準圧室８およびダイヤフラム１０を区画している。
　シリコン基板２の厚さ方向におけるダイヤフラム１０の下側に基準圧室８が存在し、当該厚さ方向に直交する方向におけるダイヤフラム１０の外側に分離絶縁層１２が存在するので、ダイヤフラム１０は、シリコン基板２における他の部分（残余部分１１）から絶縁分離されている。
　ダイヤフラム１０には、平面視円形の貫通孔１３が、ダイヤフラム１０の輪郭Ｌ（換言すれば、分離絶縁層１２の内周縁）よりも内側の全域にわたって、所定の等間隔を隔てて多数形成されている（図１２参照）。この実施形態では、複数の貫通孔１３は、平面視において交差する２方向に沿って行列状に規則配列されている。全ての貫通孔１３は、シリコン基板２における表面４の被覆層５と基準圧室８との間の部分（被覆層５および第１のエッチングストップ層９も含む）を貫通し、基準圧室８に連通している。各貫通孔１３の直径は、この実施形態では、たとえば、０．５μｍである。また、各貫通孔１３の深さは、この実施形態では、たとえば、２～７μｍである。
　貫通孔１３の内壁面は、酸化シリコン（ＳｉＯ２）からなる保護薄膜１４（側壁絶縁層）で被覆されている。全ての貫通孔１３において、保護薄膜１４の内側にはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって形成された酸化シリコン（ＳｉＯ２）からなる酸化膜が充填されて埋め込まれている。これにより、全ての貫通孔１３が酸化膜の充填体１５（埋め込み材）により閉塞されていて、貫通孔１３の下方の基準圧室８は、その内部圧力が圧力検出の際の基準とされる基準圧室として密閉されている。基準圧室８は、この実施形態では、真空または減圧状態（たとえば、１０－５Ｔｏｒｒ）に保持されている。貫通孔１３に充填された酸化膜は、貫通孔１３の各上方部において各貫通孔１３を閉塞する充填体１５をなしている。この酸化膜は、さらに、充填体１５の下部に連続する被覆膜１６をなしている。被覆膜１６は、基準圧室８内に至り、基準圧室８の内壁面の全域を被覆している。
　個々の圧力センサ１において、ダイヤフラム１０には、第１金属配線１７（第１配線）が接続され、シリコン基板２において分離絶縁層１２によってダイヤフラム１０から絶縁分離された残余部分１１には、第２金属配線１８（第２配線）が接続されている。第１金属配線１７および第２金属配線１８は、この実施形態ではアルミニウム（Ａｌ）からなり、絶縁層６上に設けられている。第１金属配線１７は、絶縁層６および被覆層５を貫通して、ダイヤフラム１０に接続されている。第２金属配線１８は、絶縁層６および被覆層５を貫通して、残余部分１１に接続されている。
　図１２に示すように、第１金属配線１７には、第１金属端子１９が接続されており、第２金属配線１８には、第２金属端子２０が接続されている。第１金属端子１９および第２金属端子２０は、この実施形態ではアルミニウム（Ａｌ）からなり、絶縁層６上に形成されている（図１３（ａ）参照）。第１金属端子１９は、平面視において、矩形領域３の四隅のいずれかに配置されている。第２金属端子２０は、矩形領域３の一辺の長手方向略中央位置の近傍に配置されている。
　第１金属配線１７は、ダイヤフラム１０の径方向に沿って直線状に延び、矩形領域３の外周縁の周辺で略直角に折れ曲って、矩形領域３の外周縁に沿って直線状に延びて、第１金属端子１９に接続されている。第２金属配線１８は、ダイヤフラム１０の径方向に沿って直線状に延びて、第２金属端子２０に接続されている。
　図１３（ａ）に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０は、窒化シリコン（ＳｉＮ）からなるパッシベーション膜２１により被覆されている。ただし、第１金属端子１９は、図１３（ａ）の切断面には表れていない。パッシベーション膜２１には、第１金属端子１９および第２金属端子２０をそれぞれパッドとして露出させる開口２２が形成されている。図１２では、パッシベーション膜２１の図示が省略されている。
　この圧力センサ１では、ダイヤフラム１０が可動電極となって、残余部分１１において、基準圧室８を挟んでダイヤフラム１０に下から対向する部分が固定電極１１Ａとなるキャパシタ構造（コンデンサ）が構成されている。ダイヤフラム１０と固定電極１１Ａとは、分離絶縁層１２によって絶縁されている。
　そして、第１金属端子１９および第２金属端子２０のそれぞれにバイアス電圧が与えられ、可動電極（ダイヤフラム１０）と固定電極１１Ａとの電位差が一定になっている。ここで、ダイヤフラム１０がシリコン基板２の表面４側から圧力（たとえば、気体圧力）を受けると、基準圧室８の内部と外部との間に差圧が生じることによってダイヤフラム１０がシリコン基板２の厚さ方向に変位する。これに伴い、ダイヤフラム１０と固定電極１１Ａとの間隔（基準圧室８の深さ）が変化し、ダイヤフラム１０と固定電極１１Ａとの間の静電容量が変化する。この静電容量の変化に基づいて、圧力センサ１に生じた圧力の大きさを検出することができる。つまり、この圧力センサ１は、静電容量型圧力センサである。
　図１２を参照して、シリコン基板２の各矩形領域３において、その外周縁（詳しくは、第１金属配線１７において矩形領域３の外周縁に沿って直線状に延びている部分）とダイヤフラム１０との間には、集積回路領域２７（２点鎖線で囲まれた領域）が設けられている。集積回路領域２７は、平面視でダイヤフラム１０を取り囲む略矩形の環状領域である。集積回路領域２７には、トランジスタや抵抗その他の集積回路デバイス（機能素子）を含む集積回路部２８が形成されている。すなわち、この圧力センサ１は、ダイヤフラム１０等が形成されたシリコン基板２上に形成された集積回路部２８を含んでいる。
　具体的には、図１３（ｂ）に示すように、集積回路領域２７は、ＬＯＣＯＳ層２９によってシリコン基板２の他の領域から絶縁分離されている。集積回路領域２７におけるシリコン基板２の表層部には、ソース３０とドレイン３１とが形成されており、シリコン基板２の表面４において集積回路領域２７に相当する部分には、ゲート酸化膜３２が、ソース３０とドレイン３１とに跨って形成されている。ゲート酸化膜３２上には、ゲート電極３３が、ソース３０とドレイン３１との間の部分（チャンネルが形成される部分）と対向するように形成されている。ＬＯＣＯＳ層２９およびゲート酸化膜３２の上には、ゲート電極３３を覆うように、絶縁層６が形成されている。
　そして、絶縁層６の表面には、ソース側金属配線３５と、ドレイン側金属配線３６とが設けられている。ソース側金属配線３５は、絶縁層６およびゲート酸化膜３２を貫通してソース３０に接続されている。ドレイン側金属配線３６は、絶縁層６およびゲート酸化膜３２を貫通してドレイン３１に接続されている。
　絶縁層６の表面には、ソース側金属配線３５およびドレイン側金属配線３６を覆うように、パッシベーション膜２１が形成されている。ここでは、集積回路領域２７に配置された構成要素群を集積回路部２８と呼ぶ。
　図１４Ａ～図１４Ｑは、第５の実施形態の圧力センサの製造工程を示す。図１４Ａ～図１４Ｑのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図１３（ａ）と同じ位置での切断面を示し、下側の断面図は、図１３（ｂ）と同じ位置での切断面を示す。
　圧力センサ１を製造するには、図１４Ａに示すように、シリコン基板２（ウエハ）が準備される。この時点でのシリコン基板２の厚さは、この実施形態では、約３００μｍである。具体的には、直径が６インチで厚さが約６２５μｍのシリコン基板２、または、直径が８インチで厚さが約７２５μｍのシリコン基板２のいずれかを選択して、３００μｍまで薄くした後の状態が、図１４Ａに示されている。
　次いで、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に、数百Åの厚さの酸化膜４０が形成される。
　次いで、図１４Ｂ（ａ）に示すように、酸化膜４０上に、フォトリソグラフィにより、レジストパターン４１が形成される。レジストパターン４１は、第１のエッチングストップ層９（図１３（ａ）参照）に対応した１つの丸い開口４２を有している（図１４Ｂ（ｂ）参照）。そして、シリコン基板２の表層部（図１４Ｂ（ａ）において「×」を付けた部分）に、レジストパターン４１をマスクとして、不純物（たとえば、窒素（Ｎ）イオンや酸素（Ｏ）イオン）が打ち込まれる（イオン注入。インプランテーション）。イオン注入の際の加速電圧は、たとえば、５０～１２０ｋｅＶ程度とすればよい。酸化膜４０は、イオン注入による表面４の損傷を抑制する。
　次いで、酸化膜４０およびレジストパターン４１が除去された後に、シリコン基板２の表面４に半導体層をエピタキシャル成長させる処理が行われる。エピタキシャル成長時にはシリコン基板２が加熱されるので、シリコン基板２に注入された不純物イオンが活性化する。これにより、図１４Ｃ（ａ）に示すように、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）からなる第１のエッチングストップ層９が、シリコン基板２の表面４から所定の深さの位置に形成される。シリコン基板２において、エッチングストップ層９よりも上方の部分（エッチングストップ層９と表面４との間）が、エピタキシャル成長したシリコン層（エピタキシャル層）である。エピタキシャル層の厚さは、たとえば、０．５～１μｍ程度である。
　エピタキシャル成長の代わりに、シリコン基板２の熱処理（注入イオン拡散のドライブイン）のみでも、第１のエッチングストップ層９をシリコン基板２の表面４から所定の深さの位置（たとえば、表面４から０．５～１μｍ程度の深さ）に形成することができる。この場合、不純物イオンをインプランテーションする際に（図１４Ｂ（ａ）参照）、インプランテーションの加速電圧を高くして、不純物イオン（酸素イオンまたは窒素イオン）を、シリコン基板２の表面４から前記所定の深さの位置に打ち込む。不純物イオンの加速電圧は、たとえば、２００～４００ｋｅＶ程度とされる。その後、ドライブインを施して、注入したイオンを活性化すると、酸化物または窒化物からなる第１のエッチングストップ層９が、シリコン基板２の表面４から前記所定の深さの位置に形成される。その後に、酸化膜４０（図１４Ｂ（ａ）参照）が除去される。なお、エピタキシャル成長の代わりにドライブインのみを適用する場合には、エピタキシャル層が存在しない分、シリコン基板２を薄くできる。
　次いで、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に、酸化シリコン（ＳｉＯ２）からなる被覆層５が形成され、フォトリソグラフィにより、被覆層５上に、図示しないレジストパターンが形成される。このレジストパターンは、分離絶縁層１２（図１２および図１３（ａ）参照）に対応した円環状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図１４Ｄでは、プラズマエッチングが終了した状態が示されており、被覆層５には、円環状の開口４３が形成されている。
　次いで、被覆層５をマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、シリコン基板２が掘り下げられ、図１４Ｅに示すように、環状トレンチ４４が形成される。環状トレンチ４４は、円環状の縦溝であり、第１のエッチングストップ層９の外側周縁部を全周に亘って削り取っている。そのため、環状トレンチ４４は、シリコン基板２において少なくとも第１のエッチングストップ層９の上方の所定領域を取り囲むように形成されている。さらに、環状トレンチ４４は、シリコン基板２において基準圧室８の底面となる予定の部分（図１３（ａ）参照）よりも深くなるように形成されている。そのため、環状トレンチ４４は、基準圧室８の天井面に位置する予定の第１のエッチングストップ層９よりも深くなるように形成されている。
　次いで、図１４Ｆに示すように、ＣＶＤ法により、環状トレンチ４４が、酸化膜で埋め尽くされる。環状トレンチ４４内にある酸化膜が、前述した分離絶縁層１２である。つまり、この工程において、環状トレンチ４４に分離絶縁層１２が埋め込まれる。この際、環状トレンチ４４から酸化膜がはみ出ることによって、被覆層５の表面に凹凸ができるが、レジストエッチバック法により、被覆層５の表面が平坦化される。
　次いで、図１４Ｇ（ａ）に示すように、フォトリソグラフィにより、被覆層５上に、レジストパターン４５が形成される。レジストパターン４５は、複数の貫通孔１３（図１２および図１３（ａ）参照）に対応した複数の開口４６を有している。貫通孔１３の断面を円形に形成するときには、それに応じて、開口４６は円形に形成される。各開口４６の直径は、貫通孔１３と同様に、約０．５μｍである。平面視において、全ての開口４６は、環状トレンチ４４（分離絶縁層１２）の内側に形成される（図１４Ｇ（ｂ）参照）。
　次いで、レジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。これにより、被覆層５に、貫通孔１３に対応した開口が形成される。図１４Ｇでは、プラズマエッチングが終了した状態が示されている。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられる。
　これにより、図１４Ｈ（ａ）に示すように、シリコン基板２においてレジストパターン４５の各開口４６（換言すれば、被覆層５において選択的に除去された部分）に一致する位置に貫通孔１３が形成される。開口４６が円形であれば、表面４の被覆層５から所定の深さで下方に延びる円柱凹状をなす貫通孔１３が形成される。各貫通孔１３は、第１のエッチングストップ層９を貫通し、各貫通孔１３の底面が環状トレンチ４４（分離絶縁層１２）の底面より上方（浅い位置）に位置するように形成される。これらの貫通孔１３は、環状トレンチ４４（分離絶縁層１２）に囲まれた所定の領域に形成されている。貫通孔１３の形成の際、レジストパターン４５が同時にエッチングされて薄膜化されていく。貫通孔１３の形成後には、レジストパターン４５の残った部分が剥離される。
　貫通孔１３の形成のための深掘りＲＩＥは、いわゆるボッシュプロセスで行ってもよい。ボッシュプロセスでは、ＳＦ６（六フッ化硫黄）を使用してシリコン基板２をエッチングする工程と、Ｃ４Ｆ８（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比でシリコン基板２をエッチングすることができる。
　次いで、図１４Ｉ（ａ）に示すように、熱酸化法またはＣＶＤ法により、シリコン基板２において各貫通孔１３を区画する内面全域（つまり、貫通孔１３の円周面および底面）および被覆層５の表面に、酸化シリコン（ＳｉＯ２）からなる保護薄膜１４が形成される。保護薄膜１４の厚さは、約１０００Åである。この時点では、各貫通孔１３内における保護薄膜１４は、貫通孔１３の側壁を覆いつつ第１のエッチングストップ層９を貫通する筒状（具体的には、円筒状）であって、貫通孔１３の下端に底面部分を有している。
　次いで、図１４Ｊ（ａ）に示すように、ＲＩＥにより、保護薄膜１４における貫通孔１３の底面上の部分（円筒状の保護薄膜１４における底面部分）と被覆層５の表面上の部分とが除去される。これにより、貫通孔１３の底面からシリコン基板２の結晶面が露出する。
　次いで、図１４Ｋ（ａ）に示すように、シリコン基板２の表面４側から各貫通孔１３内にエッチング剤が導入される。たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチングガスが貫通孔１３に導入される。また、ウェットエッチングを適用する場合にはエッチング液が貫通孔１３に導入される。これにより、被覆層５と各貫通孔１３の内側面の保護薄膜１４とをマスクとして、シリコン基板２において第１のエッチングストップ層９の下（厳密には、各貫通孔１３の底の周囲）の基板材料が等方的にエッチングされる。具体的には、各貫通孔１３の底を起点として、シリコン基板２が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。ここで、第１のエッチングストップ層９が存在することにより、第１のエッチングストップ層９より表面４側の基板材料がエッチングされることはないが、分離絶縁層１２が存在することから、シリコン基板２の厚さ方向に直交する方向において分離絶縁層１２より外側の基板材料がエッチングされることもない。
　そして、等方性エッチングの結果、シリコン基板２の内部において、第１のエッチングストップ層９の下方には、各貫通孔１３に連通する基準圧室８（扁平空間）が形成される。同時に、第１のエッチングストップ層９の上方にダイヤフラム１０が形成される。
　ここで、エッチング液の導入量に応じて、基準圧室８の深さ（シリコン基板２の厚さ方向における寸法）を調整することができる。また、隣り合う貫通孔１３の間隔に応じて基準圧室８の深さを調整することもできる。この場合、たとえば、貫通孔１３の間隔が狭いと、比較的短時間のエッチングで隣接する貫通孔１３から広がった空間が連続して基準圧室８が形成される。したがって、基準圧室８の高さは比較的低くなる。一方、貫通孔１３の間隔が広いと、隣接する貫通孔１３から広がる空間がつながるまでに比較的長時間エッチングしなければならない。それに応じて、基準圧室８の高さが高くなる。
　このように基準圧室８の深さを調整することで、ダイヤフラム１０（可動電極）と残余部分１１（固定電極１１Ａ）との間隔を制御でき、これに応じて、圧力センサ１（図１３（ａ）参照）の感度を調整できる。
　また、等方性エッチングの結果、各貫通孔１３の底の周囲の基板材料がエッチングされる。これにより、基準圧室８が完成した状態で、各貫通孔１３の内壁に形成された筒状の保護薄膜１４において第１のエッチングストップ層９より下側（底側）の部分は、ダイヤフラム１０から基準圧室８内に突出し、基準圧室８の底面に対して、所定の間隔を隔てて上から対向している。そのため、基準圧室８は、完全な円筒形状ではなく、その天面部分において、各貫通孔１３の位置で内側（下側）に凹んでいる。
　そして、図１４Ｌ（ａ）に示すように、ＣＶＤ法により、各貫通孔１３を酸化膜で埋め尽くして閉塞する。より詳細には、貫通孔１３の円周面にある保護薄膜１４の内側部分における上方部に、貫通孔１３を閉塞するように酸化膜が形成される。この酸化膜が、前述した充填体１５である。つまり、この工程では、各貫通孔１３内に充填体１５が配置される。各貫通孔１３が閉塞されることによって、基準圧室８が真空状態で密閉される。また、この際、貫通孔１３から酸化膜がはみ出ることによって、被覆層５の表面に凹凸ができるが、レジストエッチバック法により、被覆層５の表面が平坦化される。貫通孔１３が大径であるほど、被覆層５の表面に大きな凹凸ができやすい。
　貫通孔１３を閉塞するための酸化膜が、貫通孔１３内だけにとどまらず、前述した被覆膜１６として、充填体１５に連続して、貫通孔１３の底から基準圧室８内に至り、基準圧室８の内壁面の全域を被覆する。基準圧室８は、十分な深さ（たとえば、１０～１５μｍ）を有しているので、被覆膜１６によって埋まってしまうことはない。なお、貫通孔１３の直径が小さい程、貫通孔１３が速やかに閉塞されるから、被覆膜１６が薄くなる。
　次に、集積回路領域２７に集積回路部２８（図１３（ｂ）参照）を形成する工程が実施される。集積回路領域２７は、シリコン基板２において基準圧室８およびダイヤフラム１０が形成される領域以外の領域である。
　まず、図１４Ｍに示すように、シリコン基板２の被覆層５の表面に、窒化シリコン（ＳｉＮ）からなる窒化膜４８が形成される。
　次いで、図１４Ｎに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、窒化膜４８が選択的に除去される。その結果、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、残った窒化膜４８をマスクにして、その周囲のシリコン基板２の表面部を酸化して窒化膜４８の周りにＬＯＣＯＳ層２９を形成する。その後、窒化膜４８およびその下の被覆層５を除去して、前述したゲート酸化膜３２をたとえば熱酸化法によって新たに形成する。ゲート酸化膜３２が形成された状態が、図１４Ｏ（ｂ）に示されている。シリコン基板２においてゲート酸化膜３２が形成された領域（ＬＯＣＯＳ層２９によって分離された領域）が、集積回路領域２７となる。
　次いで、集積回路領域２７内のゲート酸化膜３２上にポリシリコン膜が堆積される。このポリシリコン膜を、フォトリソグラフィによってパターニングすることにより、図１４Ｐに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図１４Ｑ（ｂ）に示すように、シリコン基板２の表面上に、レジストパターン５１が形成される。レジストパターン５１は、集積回路領域２７に対応した１つの開口５２を有している。そして、シリコン基板２の表層部に、レジストパターン５１およびゲート電極３３をマスクとして、不純物（たとえば、砒素（Ａｓ）イオン）が注入される。これにより、集積回路領域２７におけるシリコン基板２の表層部には、ゲート電極３３を挟んで対向する領域にソース３０とドレイン３１とが形成される。
　レジストパターン５１が除去された後、ＣＶＤ法によって、シリコン基板２の表面を覆う絶縁層６が形成される。この絶縁層６は、具体的には、図１４Ｑ（ａ）に示す被覆層５、ならびに、図１４Ｑ（ｂ）に示すＬＯＣＯＳ層２９およびゲート酸化膜３２を覆うように形成される。
　次いで、図１３（ａ）に示すように、フォトリソグラフィにより、開口（コンタクトホール）５３が、絶縁層６および被覆層５を貫通するように形成される。コンタクトホール５３は、ダイヤフラム１０の一部を露出させる位置に形成される。同時に、別のコンタクトホール５３が、絶縁層６および被覆層５を貫通するように形成される。このコンタクトホール５３は、残余部分１１の一部を露出させる位置に形成される。同時に、図１３（ｂ）に示すように、ソース３０およびドレイン３１のためのコンタクトホール５４が形成される。コンタクトホール５４は、絶縁層６およびゲート酸化膜３２を貫通して、ソース３０およびドレイン３１の各一部を露出させるように形成される。なお、図示していないが、同じ工程において、ゲート電極３３につながるコンタクトホールが、絶縁層６を貫通するように形成される。
　次いで、スパッタ法により、絶縁層６上に、アルミニウムが堆積され、アルミニウム堆積膜５５が形成される。アルミニウム堆積膜５５は、コンタクトホール５３，５４等を介して、ダイヤフラム１０、残余部分１１、ソース３０、ドレイン３１およびゲート電極３３のそれぞれに接続される。
　次いで、フォトリソグラフィにより、アルミニウム堆積膜５５上にレジストパターン（図示せず）が形成され、その後、このレジストパターンをマスクとするプラズマエッチングにより、アルミニウム堆積膜５５が選択的に除去される。これにより、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０が同時に形成される（図１２参照）。この際、第１金属配線１７は、対応するコンタクトホール５３を介してダイヤフラム１０に接続され、第２金属配線１８は、対応するコンタクトホール５３を介して残余部分１１に接続される（図１３（ａ）参照）。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等）や金属端子（図示せず）も形成される。その後、このレジストパターンは、剥離される。
　次いで、ＣＶＤ法により、絶縁層６上に、パッシベーション膜２１が形成される。その後は、図１３（ａ）に示すように、フォトリソグラフィおよびエッチングにより、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２が形成される。図１３（ａ）では、第２金属端子２０を露出させる開口２２を示す。
　また、フォトリソグラフィおよびエッチングにより、パッシベーション膜２１に、絶縁層６において全ての貫通孔１３を包囲する領域（つまり、ダイヤフラム１０のほぼ全域）を露出させる開口５６が形成される。開口５６は、たとえば、平面視において基準圧室８と相似の形状である。
　以上により、第５の実施形態の圧力センサ１が得られる。パッシベーション膜２１に開口５６を形成して開口５６からダイヤフラム１０を露出させるのは、ダイヤフラム１０を撓みやすくするためである。ダイヤフラム１０上にパッシベーション膜２１が存在すると、ダイヤフラム１０が撓みにくくなり、圧力センサ１の感度が下がる。
　第５の実施形態によれば、図１４Ｋ（ａ）に示すように、シリコン基板２において、第１のエッチングストップ層９の下では、第１のエッチングストップ層９を貫通する貫通孔１３内に導入されたエッチング剤で基板材料がエッチングされることによって基準圧室８が形成される。その一方で、第１のエッチングストップ層９の上にダイヤフラム１０が形成される。
　この際、ダイヤフラム１０は、第１のエッチングストップ層９によって、基準圧室８のエッチング剤から遮断される。これにより、基準圧室８を形成するためのエッチング剤によってダイヤフラム１０が侵食されることがないので、ダイヤフラム１０の厚さを、精度良く、狙いの厚さにすることができる。
　また、この際、第１のエッチングストップ層９よりも深くなるように形成された環状トレンチ４４に埋め込まれた分離絶縁層１２が、第１のエッチングストップ層９の上方の所定領域にあるダイヤフラム１０を取り囲む。これにより、シリコン基板２の厚さ方向に直交する方向において、ダイヤフラム１０が分離絶縁層１２によって区画されることから、ダイヤフラム１０を、狙った寸法で精度良く形成することができる。ここで、分離絶縁層１２が、ダイヤフラム１０をシリコン基板２の他の残余部分１１から分離している。これにより、ダイヤフラム１０と残余部分１１とが絶縁されているから、ダイヤフラム１０と残余部分１１の固定電極１１Ａとによってキャパシタ構造を形成できる。
　さらに、この際、シリコン基板２の厚さ方向において、基準圧室８の天面が、第１のエッチングストップ層９によって区画されることから、基準圧室８を、狙った寸法で精度良く形成することができる。
　以上により、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１（図１３（ａ）参照）を簡単に製造することができる。
　また、この方法によれば、２枚のシリコン基板２を接合しなくても、シリコン基板２を１枚だけ用いた少ない工程で基準圧室８およびダイヤフラム１０を形成することができるので、低コストかつ小型な（薄い）圧力センサ１を簡単に製造することができる。たとえば、２枚のシリコン基板２を接合することで圧力センサ１を構成する場合には、２枚のシリコン基板２の接合部分においてリークが生じやすい。これに対して、本実施形態では、可動部品であるダイヤフラム１０がシリコン基板２の一部であることから、基準圧室８は、リークが生じない密閉空間に維持できる。また、ダイヤフラム１０と残余部分１１の固定電極１１Ａとが分離絶縁層１２によって絶縁されている。そのため、１枚のシリコン基板２によって、信頼性の高い圧力センサ１を構成できる。
　また、図１４Ｌ（ａ）に示すように、貫通孔１３内に充填体１５を配置することによって、第１のエッチングストップ層９の下の基準圧室８を密閉することができる。これにより、完成した圧力センサ１は、基準圧室８内の圧力を基準圧力としておくことにより、ダイヤフラム１０が受ける圧力を基準圧力に対する相対的な圧力として検出することができる。
　また、分離絶縁層１２が、基準圧室８の底面よりも深い位置までシリコン基板２内に延びているので、シリコン基板２の厚さ方向に直交する方向において、ダイヤフラム１０だけでなく、基準圧室８も分離絶縁層１２によって区画される。これにより、ダイヤフラム１０および基準圧室８の両方を、狙った寸法で形成することができる。すなわち、シリコン基板２においてダイヤフラム１０に対向する固定電極１１Ａ（基準圧室８の底面を区画する部分）の寸法が正確に決まる。そのため、ダイヤフラム１０と固定電極１１Ａとで形成されるキャパシタ構造の静電容量を精度良く設計値に制御できる。これにより、圧力センサ１の感度のばらつきを抑えることができる。
　また、図１３（ａ）に示すように、ダイヤフラム１０に第１金属配線１７を接続し、残余部分１１に第２金属配線１８を接続することによって、同一のシリコン基板２における残余部分１１（固定電極１１Ａ）およびダイヤフラム１０のそれぞれを電極とする簡素な構成の圧力センサ１を簡単に製造することができる。特に、高濃度のシリコン基板２を用いることによって、ダイヤフラム１０および残余部分１１（固定電極１１Ａ）のそれぞれを、そのままで、電極として用いることができるので、ダイヤフラム１０および残余部分１１のそれぞれに別途イオン注入（インプランテーション）して電極を設ける手間を省くこができる。
　また、図１４Ｋ（ａ）に示すように、エッチング工程では、貫通孔１３の側壁に保護薄膜１４が予め形成されているので、エッチング工程で貫通孔１３内に導入されるエッチング剤が貫通孔１３の側壁（ダイヤフラム１０となる部分）をエッチングしてしまうことを防止できる。
　そして、貫通孔１３の下端側におけるシリコン基板２の材料を等方性エッチングすると、保護薄膜１４がダイヤフラム１０から基準圧室８内に突出する。これにより、ダイヤフラム１０が基準圧室８側へ大きく撓んだときに、保護薄膜１４が基準圧室８の内壁面に当接して、ダイヤフラム１０の過大な変形を規制する。そのため、ダイヤフラム１０の損傷を防止できる。
　また、集積回路領域２７（図１２参照）に集積回路部２８を形成することにより、圧力センサ１および集積回路部２８を同一のシリコン基板２（厳密には、各矩形領域３）に形成することができる（図１３（ｂ）参照）。
　特に、図１３（ａ）を参照して、ダイヤフラム１０を、シリコン基板２の一部を用いて構成していることから、シリコン基板２の表面４が平坦な状態を維持しつつ圧力センサ１を形成しているので、各矩形領域３の平坦な表面４においてダイヤフラム１０以外の領域に、集積回路部２８を併せて形成することができる。これにより、圧力センサ１の本体部分（ダイヤフラム１０が形成された部分）と集積回路部２８（ＬＳＩ）とを１チップで構成すること（１チップ化）が可能となる（図１２参照）。
（６）第６の実施形態
　次に、第６の実施形態について説明するが、第６の実施形態において、第５の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第６の実施形態の圧力センサ１の製造工程に関し、第５の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図１５は、第６の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図である。
　第６の実施形態に係る圧力センサ１では、第５の実施形態の構成（図１３（ａ）参照）に加えて、図１５に示すように、基準圧室８の底面を区画する位置（第１のエッチングストップ層９よりも深い位置）に第２のエッチングストップ層６０が備えられている。ここで、基準圧室８の底面は、基準圧室８の内壁面において第１のエッチングストップ層９に下から対向する面である。
　第２のエッチングストップ層６０は、第１のエッチングストップ層９と同じ大きさの平面視円形状の絶縁層である。第１のエッチングストップ層９と第２のエッチングストップ層６０とは、基準圧室８の上下方向寸法（深さ）に相当する間隔を隔てて上下に対向している。
　ここで、分離絶縁層１２は、第２のエッチングストップ層６０よりも深い位置までシリコン基板２内に延びている。そのため、分離絶縁層１２は、その縦方向（シリコン基板２の厚さ方向）における途中位置で第１のエッチングストップ層９につながっているとともに、その下端部において第２のエッチングストップ層６０にもつながっている。第２のエッチングストップ層６０は、分離絶縁層１２の内部に下から蓋をするように分離絶縁層１２につながっている。
　そのため、ダイヤフラム１０は、シリコン基板２における他の残余部分１１から分離されている。また、基準圧室８は、第１のエッチングストップ層９および第２のエッチングストップ層６０によって、シリコン基板２の厚さ方向において区画され、さらに、その厚さ方向に直交する方向において分離絶縁層１２によって区画されている。
　図１６Ａ～図１６Ｓは、第６の実施形態の圧力センサの製造工程を示す。図１６Ａ～図１６Ｓのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図１５と同じ位置での切断面を示し、下側の断面図は、図１３（ｂ）と同じ位置での切断面を示す。
　第６の実施形態の圧力センサ１を製造するには、図１６Ａに示すように、シリコン基板２が準備され、図１４Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、図１６Ｂを参照して、図１４Ｂで説明したように、レジストパターン４１をマスクとして、シリコン基板２の表層部に不純物イオン（窒素イオンまたは酸素イオン）が注入される。イオン注入の際の加速電圧は、たとえば、５０～１２０ｋｅＶである。
　次いで、図１６Ｃを参照して、図１４Ｃで説明したように、エピタキシャル成長が行われる。このとき、第２のエッチングストップ層６０がシリコン基板２の表面４から所定の深さ（たとえば、１０～１７μｍの深さ）の位置に形成される。第２のエッチングストップ層６０が形成される位置は、シリコン基板２において基準圧室８の底面が形成される予定の深さ（たとえば、表面４から１０～１７μｍの深さ）の位置である（図１５参照）。
　次いで、図１６Ｄを参照して、新たに設けたレジストパターン４１をマスクとして、再度、シリコン基板２の表層部（第２のエッチングストップ層６０よりも浅い表面４側の部分）に不純物イオン（窒素イオンまたは酸素イオン）が注入される。イオン注入の際の加速電圧は、たとえば、５０～１２０ｋｅＶである。
　次いで、図１６Ｅを参照して、再び、エピタキシャル成長が行われる。このとき、シリコン基板２では、第２のエッチングストップ層６０よりも表面４側であって表面４から所定の深さの位置（たとえば、０．５～１μｍ）に、第１のエッチングストップ層９が形成される。
　ここで、前述したように、インプランテーションの加速電圧が高かった場合（たとえば、加速電圧が２００～４００ｋｅＶであった場合）には、エピタキシャル成長の代わりに、ドライブインのみが行われてもよい。ただし、第１のエッチングストップ層９を形成する場合、および、第２のエッチングストップ層６０を形成する場合のいずれにおいてもドライブインのみを行うのであれば、第２のエッチングストップ層６０を形成するためのインプランテーションの加速電圧を、第１のエッチングストップ層９を形成するためのインプランテーションの加速電圧よりも高くする必要がある。そうすれば、シリコン基板２内では、第１のエッチングストップ層９よりも深い位置に第２のエッチングストップ層６０が位置するように、それぞれのエッチングストップ層が形成される。
　次いで、図１６Ｆを参照して、図１４Ｄで説明したように、シリコン基板２の表面４に被覆層５が形成され、フォトリソグラフィにより、被覆層５上に、図示しないレジストパターンが形成される。このレジストパターンは、分離絶縁層１２（図１５参照）に対応した円環状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、被覆層５が選択的に除去され、被覆層５には、環状の開口４３が形成される。図１６Ｆでは、プラズマエッチングが終了した状態が示されている。
　次いで、図１４Ｅで説明したように、被覆層５をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図１６Ｇ（ａ）に示すように、環状トレンチ４４が形成される。環状トレンチ４４は、第２のエッチングストップ層６０よりも深く、第１のエッチングストップ層９および第２のエッチングストップ層６０のそれぞれの外側周縁部を全周に亘って削り取っている。
　次いで、図１４Ｆで説明したように、図１６Ｈで示すように、環状トレンチ４４が、酸化膜で埋め尽くされ、環状トレンチ４４に分離絶縁層１２が埋め込まれる。また、前述したように、レジストエッチバック法により、被覆層５の表面が平坦化される。
　その後の工程は、第５の実施形態の図１４Ｇ以降の工程と同じである。
　つまり、まず、図１６Ｉを参照して、図１４Ｇで説明したように、フォトリソグラフィによって被覆層５上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図１６Ｉでは、プラズマエッチングが終了した状態が示されている。
　次いで、図１４Ｈで説明したように、レジストパターン４５をマスクとする異方性のディープＲＩＥによってシリコン基板２が掘り下げられ、図１６Ｊ（ａ）に示すように、シリコン基板２の表面４から第１のエッチングストップ層９を貫通する貫通孔１３が形成される。また、レジストパターン４５の残った部分が剥離される。ここで、各貫通孔１３の底面は、第１のエッチングストップ層９と第２のエッチングストップ層６０との間の深さの位置にある。
　次いで、図１４Ｉで説明したように、熱酸化法またはＣＶＤ法により、図１６Ｋ（ａ）に示すように、貫通孔１３の円周面および底面および被覆層５の表面に保護薄膜１４が形成される。
　次いで、図１４Ｊで説明したように、図１６Ｌ（ａ）に示すように、ＲＩＥにより、保護薄膜１４における貫通孔１３の底面上の部分と被覆層５の表面上の部分とが除去される。
　次いで、図１４Ｋで説明したように、図１６Ｍ（ａ）に示すように、各貫通孔１３内にエッチング剤が導入されて第１のエッチングストップ層９の下の基板材料が等方的にエッチングされる。これにより、シリコン基板２の内部において、第１のエッチングストップ層９と第２のエッチングストップ層６０との間かつ各貫通孔１３の底の周囲には基準圧室８が形成される。同時に、第１のエッチングストップ層９の上にダイヤフラム１０が形成される。ここで、第１のエッチングストップ層９が存在することにより、第１のエッチングストップ層９より表面４側の基板材料がエッチングされることはないが、第２のエッチングストップ層６０が存在することから、第２のエッチングストップ層６０より裏面７側の基板材料がエッチングされることもない。さらに、分離絶縁層１２が存在することから、シリコン基板２の厚さ方向に直交する方向において分離絶縁層１２より外側の基板材料がエッチングされることもない。
　次いで、図１４Ｌで説明したように、図１６Ｎ（ａ）に示すように、各貫通孔１３内に充填体１５が配置されるとともに、被覆膜１６によって、基準圧室８の内壁面の全域が被覆される。
　次に、集積回路領域２７に集積回路部２８（図１３（ｂ）参照）を形成する工程が実施される。
　まず、図１４Ｍで説明したように、図１６Ｏに示すように、シリコン基板２の被覆層５の表面に窒化膜４８が形成される。
　次いで、図１４Ｎで説明したように、図１６Ｐに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、図１４Ｏで説明したように、図１６Ｑ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図１４Ｐで説明したように、図１６Ｒに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図１４Ｑで説明したように、図１６Ｓに示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、絶縁層６が形成され、図１３で説明したように、図１５に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０（図１２参照）が形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等であり、図１３（ｂ）参照）や金属端子（図示せず）も形成される。また、絶縁層６上にパッシベーション膜２１が形成され、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２と開口５６とが形成される。
　以上により、第６の実施形態の圧力センサ１が得られる。
　第６の実施形態によれば、第５の実施形態で説明した効果に加えて、以下の効果を奏することができる。
　図１６Ｍ（ａ）に示すように、エッチング工程では、シリコン基板２において、第１のエッチングストップ層９と第２のエッチングストップ層６０との間では、第１のエッチングストップ層９を貫通する貫通孔１３内に導入されたエッチング剤で基板材料がエッチングされることによって基準圧室８が形成される。その一方で、第１のエッチングストップ層９の上にダイヤフラム１０が形成される。
　この際、シリコン基板２の厚さ方向において、基準圧室８が、第１のエッチングストップ層９と第２のエッチングストップ層６０とによって挟まれて区画されることから、基準圧室８を、狙った寸法で精度良く形成し、可動電極（ダイヤフラム１０）と固定電極１１Ａ（残余部分１１）との対向距離を制御できる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
　また、図１６Ｂ～図１６Ｅで説明したように、第１のエッチングストップ層９および第２のエッチングストップ層６０を形成する際、シリコン基板２に打ち込まれた窒素イオンまたは酸素イオンが熱処理によって活性化される。これにより、窒化膜または酸化膜からなる第１のエッチングストップ層９および第２のエッチングストップ層６０を形成することができる。
　また、図１５を参照して、第１のエッチングストップ層９および第２のエッチングストップ層６０が絶縁層である。これにより、ダイヤフラム１０と基準圧室８の底面との間の静電容量を大きくすることができるから、感度を高くすることができる。第１のエッチングストップ層９および第２のエッチングストップ層６０のいずれかが絶縁層であれば、この効果を得ることができる。
（７）第７の実施形態
　次に、第７の実施形態について説明するが、第７の実施形態において、第５および第６の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第７の実施形態の圧力センサ１の製造工程に関し、第５および第６の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図１７は、第７の実施形態の圧力センサの場合における、図１２の切断面線Ａ－Ａにおける断面図である。
　第７の実施形態に係る圧力センサ１では、第５の実施形態の構成（図１３（ａ）参照）において、第１のエッチングストップ層９の代わりに第２のエッチングストップ層６０（図１５参照）が備えられている。
　この場合、シリコン基板２の厚さ方向において、基準圧室８とダイヤフラム１０とが、被覆膜１６を挟んで隣り合っており、基準圧室８およびダイヤフラム１０は、分離絶縁層１２および第２のエッチングストップ層６０によって、シリコン基板２における他の残余部分１１から絶縁分離されている。
　図１８Ａ～図１８Ｑは、第７実施形態の圧力センサの製造工程を示す。図１８Ａ～図１８Ｑのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図１７と同じ位置での切断面を示し、下側の断面図は、図１３（ｂ）と同じ位置での切断面を示す。
　第７の実施形態の圧力センサ１を製造するには、図１８Ａに示すように、シリコン基板２が準備され、図１４Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、図１８Ｂを参照して、図１４Ｂで説明したように、レジストパターン４１をマスクとして、シリコン基板２の表層部に不純物イオン（窒素イオンまたは酸素イオン）が注入される。イオン注入の際の加速電圧は、５０～１２０ｋｅＶである。
　次いで、図１８Ｃを参照して、図１４Ｃで説明したように、エピタキシャル成長が行われる。このとき、第２のエッチングストップ層６０がシリコン基板２の表面４から所定の深さの位置（たとえば、１０～１７μｍの深さ）に形成される。第２のエッチングストップ層６０が形成される位置は、シリコン基板２において基準圧室８の底面が形成される予定の深さの位置（たとえば、表面４から１０～１７μｍの深さ）である（図１７参照）。
　その後の工程は、第５の実施形態の図１４Ｄ以降の工程と同じである。
　つまり、図１８Ｄを参照して、図１４Ｄで説明したように、シリコン基板２の表面４に被覆層５が形成され、図示しないレジストパターンをマスクとするプラズマエッチングにより、被覆層５が選択的に除去され、被覆層５には、環状の開口４３が形成される。
　次いで、図１４Ｅで説明したように、被覆層５をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図１８Ｅ（ａ）に示すように、環状トレンチ４４が形成される。環状トレンチ４４は、第２のエッチングストップ層６０よりも深く、第２のエッチングストップ層６０の外側周縁部を全周に亘って削り取っており、シリコン基板２において第２のエッチングストップ層６０の上方の所定領域を取り囲んでいる。
　次いで、図１４Ｆで説明したように、図１８Ｆに示すように、環状トレンチ４４が、酸化膜で埋め尽くされ、環状トレンチ４４に分離絶縁層１２が埋め込まれる。また、前述したように、レジストエッチバック法により、被覆層５の表面が平坦化される。
　次いで、図１８Ｇを参照して、図１４Ｇで説明したように、フォトリソグラフィによって被覆層５上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層５が選択的に除去される。図１８Ｇでは、プラズマエッチングが終了した状態が示されている。
　次いで、図１４Ｈで説明したように、レジストパターン４５をマスクとする異方性のディープＲＩＥによってシリコン基板２が掘り下げられ、図１８Ｈ（ａ）に示すように、シリコン基板２の表面４側から窪む貫通孔１３が形成される。また、レジストパターン４５の残った部分が剥離される。ここで、各貫通孔１３の底面は、第２のエッチングストップ層６０より浅い位置にある。
　次いで、図１４Ｉで説明したように、熱酸化法またはＣＶＤ法により、図１８Ｉ（ａ）に示すように、貫通孔１３の円周面および底面および被覆層５の表面に保護薄膜１４が形成される。
　次いで、図１４Ｊで説明したように、図１８Ｊ（ａ）に示すように、ＲＩＥにより、保護薄膜１４における貫通孔１３の底面上の部分と被覆層５の表面上の部分とが除去される。
　次いで、図１４Ｋで説明したように、図１８Ｋ（ａ）に示すように、各貫通孔１３内にエッチング剤が導入されて各貫通孔１３の下部（各貫通孔１３の底の周囲）の基板材料が等方的にエッチングされる。これにより、シリコン基板２の内部において、第２のエッチングストップ層６０の上方かつ各貫通孔１３の底の周囲には基準圧室８が形成される。同時に、基準圧室８の上方にダイヤフラム１０が形成される。ここで、第２のエッチングストップ層６０が存在することから、第２のエッチングストップ層６０より裏面７側の基板材料がエッチングされることがない。さらに、分離絶縁層１２が存在することから、シリコン基板２の厚さ方向に直交する方向において分離絶縁層１２より外側の基板材料がエッチングされることもない。
　次いで、図１４Ｌで説明したように、図１８Ｌ（ａ）に示すように、各貫通孔１３内に充填体１５が配置されるとともに、被覆膜１６によって、基準圧室８の内壁面の全域が被覆される。
　次に、集積回路領域２７に集積回路部２８（図１３（ｂ）参照）を形成する工程が実施される。
　まず、図１４Ｍで説明したように、図１８Ｍに示すように、シリコン基板２の被覆層５の表面に窒化膜４８が形成される。
　次いで、図１４１Ｎで説明したように、図１８Ｎに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４８が残る。
　次いで、図１４Ｏで説明したように、図１８Ｏ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図１４Ｐで説明したように、図１８Ｐに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図１４Ｑで説明したように、図１８Ｑに示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、絶縁層６が形成され、図１３で説明したように、図１７に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０（図１２参照）が形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（前述したソース側金属配線３５やドレイン側金属配線３６等であり、図１３（ｂ）参照）や金属端子（図示せず）も形成される。また、絶縁層６上にパッシベーション膜２１が形成され、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２と開口５６とが形成される。
　以上により、第７の実施形態の圧力センサ１が得られる。
　第７の実施形態によれば、第５および第６の実施形態で説明した効果に加えて、以下の効果を奏することができる。
　図１８Ｋ（ａ）に示すように、エッチング工程では、シリコン基板２において、第２のエッチングストップ層６０よりも浅い貫通孔１３内に導入されたエッチング剤で貫通孔１３の下部の基板材料がエッチングされることによって、第２のエッチングストップ層６０の上に基準圧室８が形成される。その一方で、基準圧室８の上にダイヤフラム１０が形成される。
　この際、シリコン基板２の厚さ方向において、基準圧室８の底が、第２のエッチングストップ層６０によって区画されることから、基準圧室８を、狙った寸法で形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
（８）第８の実施形態
　図１９は、第８の実施形態の圧力センサの拡大平面図である。図２０（ａ）は、図１９の切断面線Ａ－Ａにおける断面図であり、図２０（ｂ）は、図１９の集積回路領域における圧力センサの要部断面図である。
　図２０（ａ）に示すように、個々の圧力センサ１は、矩形領域３に相当する大きさのシリコン基板２を含んでいる。シリコン基板２の表面４には、シリコン基板２の裏面５側へ窪む凹部６が形成されている。凹部６は、平面視で円形状（立体的には、円筒状）をなしている。凹部６の底面は、平坦であり、表面４と平行に延びている。シリコン基板２の裏面５は、露出面である。
　シリコン基板２の表面４（凹部６を区画する部分も含む）は、酸化シリコン（ＳｉＯ２）からなる絶縁層７で被覆されている。絶縁層７は、凹部６の側面（円筒面）および底面も被覆している。凹部６内には、ポリシリコン層８（導体層）が埋め込まれている。ポリシリコン層８は、凹部６に収まる円柱形状に形成されている。ポリシリコン層８は、シリコン基板２の厚さ方向において扁平である。ポリシリコン層８の天面と、凹部６以外の領域における絶縁層７の表面とは、ほぼ面一になっている。ポリシリコン層８は、Ｐ型またはＮ型の不純物を添加して低抵抗化したポリシリコンからなる。ポリシリコン層８の比抵抗は、たとえば、５～５００ｍΩ・ｃｍである。
　ポリシリコン層８の天面と、凹部６以外の領域における絶縁層７の表面との両方には、被覆層９が形成されている。さらに、被覆層９の表面には、表面絶縁層１０が形成されている。被覆層９および表面絶縁層１０は、たとえば、いずれも、酸化シリコン（ＳｉＯ２）からなる。
　シリコン基板２の内部において、凹部６の下方には、基準圧室１１が形成されている。そのため、基準圧室１１の真上（表面４側）には、凹部６の底に設けられた絶縁層７を挟んで、ポリシリコン層８が位置している。
　基準圧室１１は、この実施形態では、シリコン基板２の表面４および裏面５に平行に広がり、かつ、上下方向（シリコン基板２の厚さ方向）の高さが低い扁平な空洞（扁平空間）である。つまり、基準圧室１１は、表面４および裏面５に平行な方向における寸法が、上下方向寸法よりも大きくなっている。基準圧室１１は、各圧力センサ１に１つずつ形成されている。基準圧室１１は、この実施形態では、平面視円形状（立体的には、円筒状）に形成されている。凹部６の底に設けられた絶縁層７は、基準圧室１１を上側（表面４側）から区画している。
　基準圧室１１の直径は、凹部６の直径より若干大きい。そのため、シリコン基板２の厚さ方向に直交する方向において、基準圧室１１は、凹部６内に設けられたポリシリコン層８よりも広い領域に至るように形成されている。すなわち、平面視において、基準圧室１１の形成領域は、ポリシリコン層８の形成領域を包含している。これにより、シリコン基板２において凹部６の円筒面に設けられた絶縁層７の外周領域（ポリシリコン層８とは反対側の外側領域）が、ポリシリコン層８と略等しい膜厚を有する外周膜部２４となる。したがって、ポリシリコン層８、凹部６の円筒面に設けられた絶縁層７および外周膜部２４を含む可動膜２５が構成されている。可動膜２５は、ポリシリコン層８と略等しい膜厚を有する薄膜である。可動膜２５は、全体が基準圧室１１との対向方向に変位可能である。ポリシリコン層８は、外周膜部２４の内側である可動膜２５の中央領域に位置している。
　ポリシリコン層８は、平面視円形状のダイヤフラム１２を構成している。ダイヤフラム１２は、基準圧室１１を上から区画するようにシリコン基板２の表層部に形成されている。ダイヤフラム１２は、基準圧室１１との対向方向（シリコン基板２の厚さ方向）に変位可能な薄膜である。ダイヤフラム１２は、可動膜２５の一部をなしていて、可動膜２５の中央領域に位置している。
　ダイヤフラム１２の直径は、基準圧室１１の直径より若干小さく、この実施形態では、５００～６００μｍである。また、ダイヤフラム１２の厚みは、たとえば、０．５～１μｍである。ただし、図２０（ａ）では、構造を明瞭に表すために、ダイヤフラム１２の厚みを誇張して描いてある。
　凹部６の側面および底面に設けられた絶縁層７は、ダイヤフラム１２の周端面の全域および下面の全域に接している。シリコン基板２は、凹部６に配置された絶縁層７を介して、ダイヤフラム１２の周縁部を支持している。この状態で、ダイヤフラム１２は、シリコン基板２に埋め込まれており、絶縁層７によって、シリコン基板２から絶縁分離されている。この実施形態では、ダイヤフラム１２は、平面視において矩形領域３（圧力センサ１）の略中央に配置されている（図１９参照）。
　ダイヤフラム１２には、平面視円形の貫通孔１３が、ダイヤフラム１２の輪郭Ｌよりも内側の全域にわたって、所定の等間隔を隔てて多数形成されている（図１９参照）。この実施形態では、複数の貫通孔１３は、平面視において交差する２方向に沿って行列状に規則配列されている。全ての貫通孔１３は、ダイヤフラム１２の表面の被覆層９と基準圧室１１との間の部分（ポリシリコン層８、被覆層９および凹部６の底の絶縁層７も含む）を貫通し、基準圧室１１に連通している。各貫通孔１３の直径は、この実施形態では、たとえば、０．５μｍである。また、各貫通孔１３の深さは、この実施形態では、たとえば、２～２０μｍである。
　貫通孔１３の内壁面は、酸化シリコン（ＳｉＯ２）からなる保護薄膜１４（側壁絶縁層）で被覆されている。保護薄膜１４は、貫通孔１３の内壁面を覆うように筒状（ここでは、円筒状）に形成されており、基準圧室１１にはみ出ないように、貫通孔１３内に配置されている。
　全ての貫通孔１３において、保護薄膜１４の内側にはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって形成された酸化シリコン（ＳｉＯ２）からなる酸化膜が充填されて埋め込まれている。これにより、全ての貫通孔１３が酸化膜の充填体１５（埋め込み材）により閉塞されていて、貫通孔１３の下方の扁平空間は、その内部圧力が圧力検出の際の基準とされる基準圧室１１として密閉されている。基準圧室１１は、この実施形態では、真空または減圧状態（たとえば、１０－５Ｔｏｒｒ）に保持されている。貫通孔１３に充填された酸化膜は、貫通孔１３の各上方部において各貫通孔１３を閉塞する充填体１５をなしている。この酸化膜は、さらに、充填体１５の下部に連続する被覆膜１６をなしている。被覆膜１６は、基準圧室１１内に至り、基準圧室１１の内壁面の全域を被覆している。
　個々の圧力センサ１において、ダイヤフラム１２には、第１金属配線１７（第１配線）が接続され、絶縁層７によってダイヤフラム１２から絶縁分離されたシリコン基板２には、第２金属配線１８（第２配線）が接続されている。第１金属配線１７および第２金属配線１８は、この実施形態ではアルミニウム（Ａｌ）からなり、表面絶縁層１０上に設けられている。第１金属配線１７は、表面絶縁層１０および被覆層９を貫通して、ダイヤフラム１２に接続されている。第２金属配線１８は、表面絶縁層１０、被覆層９および絶縁層７を貫通して、シリコン基板２に接続されている。
　図１９に示すように、第１金属配線１７には、第１金属端子１９が接続されており、第２金属配線１８には、第２金属端子２０が接続されている。第１金属端子１９および第２金属端子２０は、この実施形態ではアルミニウム（Ａｌ）からなり、表面絶縁層１０上に形成されている（図２０（ａ）参照）。第１金属端子１９は、平面視において、矩形領域３の四隅のいずれかに配置されている。第２金属端子２０は、矩形領域３の一辺の長手方向略中央位置の近傍に配置されている。
　第１金属配線１７は、ダイヤフラム１２の径方向に沿って直線状に延び、矩形領域３の外周縁の付近で略直角に折れ曲って、矩形領域３の外周縁に沿って直線状に延びて、第１金属端子１９に接続されている。第２金属配線１８は、ダイヤフラム１２の径方向に沿って直線状に延びて、第２金属端子２０に接続されている。
　図２０（ａ）に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０は、窒化シリコン（ＳｉＮ）からなるパッシベーション膜２１により被覆されている。ただし、第１金属端子１９は図２０（ａ）の切断面には表れていない。パッシベーション膜２１には、第１金属端子１９および第２金属端子２０をそれぞれパッドとして露出させる開口２２が形成されている。図１９では、パッシベーション膜２１の図示が省略されている。
　この圧力センサ１では、ダイヤフラム１２が可動電極となって、シリコン基板２が固定電極となるキャパシタ構造（コンデンサ）が構成されている。具体的には、シリコン基板２において、基準圧室１１を挟んでダイヤフラム１２に下から対向する対向部分が固定電極部２３となる。
　そして、第１金属端子１９および第２金属端子２０のそれぞれにバイアス電圧が与えられると、可動電極（ダイヤフラム１２）と固定電極部２３との電位差が一定になる。ダイヤフラム１２がシリコン基板２の表面４側から圧力（たとえば、気体圧力）を受けると、基準圧室１１の内部と外部との間（ダイヤフラム１２の両表面間）に差圧が生じることによってダイヤフラム１２を含む可動膜２５全体がシリコン基板２の厚さ方向に変位する。この際、可動膜２５では、その中央領域にあるダイヤフラム１２が最も大きく変位する（撓む）。これに伴い、ダイヤフラム１２と固定電極部２３との間隔（基準圧室１１の深さ）が変化し、ダイヤフラム１２と固定電極部２３との間の静電容量が変化する。この静電容量の変化に基づいて、圧力センサ１に生じた圧力の大きさを検出することができる。つまり、この圧力センサ１は、静電容量型圧力センサである。
　ダイヤフラム１２をシリコン基板２に埋め込んで、ダイヤフラム１２の周縁部だけがシリコン基板２に支持される構成とすることにより、ダイヤフラム１２と固定電極部２３との対向面積を極力小さくして、寄生容量を小さく抑えることができる。
　図１９を参照して、シリコン基板２の各矩形領域３において、その外周縁（詳しくは、第１金属配線１７において矩形領域３の外周縁に沿って直線状に延びている部分）とダイヤフラム１２との間には、集積回路領域２７（２点鎖線で囲まれた領域）が設けられている。集積回路領域２７は、平面視でダイヤフラム１２を取り囲む略矩形の環状領域である。集積回路領域２７には、トランジスタその他の集積回路デバイス（機能素子）を含む集積回路部２８が形成されている。すなわち、この圧力センサ１は、ダイヤフラム１２等が形成されたシリコン基板２上に形成された集積回路部２８を含んでいる。
　具体的には、図２０（ｂ）に示すように、集積回路領域２７は、ＬＯＣＯＳ層２９によってシリコン基板２の他の領域から絶縁分離されている。集積回路領域２７におけるシリコン基板２の表層部には、ソース３０とドレイン３１とが形成されており、シリコン基板２の表面４において集積回路領域２７に相当する部分には、ゲート酸化膜３２が、ソース３０とドレイン３１とに跨って形成されている。ゲート酸化膜３２上には、ゲート電極３３が、ソース３０とドレイン３１との間の部分（チャンネルが形成される部分）と対向するように形成されている。ＬＯＣＯＳ層２９およびゲート酸化膜３２の上には、ゲート電極３３を覆うように、表面絶縁層１０が形成されている。
　そして、表面絶縁層１０の表面には、ソース側金属配線３５と、ドレイン側金属配線３６とが設けられている。ソース側金属配線３５は、表面絶縁層１０およびゲート酸化膜３２を貫通してソース３０に接続されている。ドレイン側金属配線３６は、表面絶縁層１０およびゲート酸化膜３２を貫通してドレイン３１に接続されている。
　表面絶縁層１０の表面には、ソース側金属配線３５およびドレイン側金属配線３６を覆うように、パッシベーション膜２１が形成されている。ここでは、集積回路領域２７に配置された構成要素群を集積回路部２８と呼ぶ。
　図２１Ａ～図２１Ｒは、第８の実施形態の圧力センサの製造工程を示す。図２１Ａ～図２１Ｒのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図２０（ａ）と同じ位置での切断面を示し、下側の断面図は、図２０（ｂ）と同じ位置での切断面を示す。
　圧力センサ１を製造するには、図２１Ａに示すように、シリコン基板２（ウエハ）が準備される。この時点でのシリコン基板２の厚さは、この実施形態では、約３００μｍである。具体的には、直径が６インチで厚さが約６２５μｍのシリコン基板２、または、直径が８インチで厚さが約７２５μｍのシリコン基板２のいずれかを選択して、３００μｍまで薄くした後の状態が、図２１Ａに示されている。
　次いで、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に、数百Åの厚さの酸化膜４０が形成され、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、凹部６（図２０（ａ）参照）に対応した円形状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去される。図２１Ｂでは、プラズマエッチングが終了した状態が示されており、酸化膜４０には、円形状の開口４１が形成されている。
　次いで、酸化膜４０をマスクとする異方性のエッチング（たとえばＣＤＥ（Chemical Dry Etching））により、シリコン基板２が掘り下げられ、図２１Ｃに示すように、シリコン基板２に凹部６が形成される。凹部６の深さは、ここでは、１μｍ程度である。その後、酸化膜４０は、除去される。
　次いで、図２１Ｄに示すように、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４には、絶縁層７が形成される。このとき、絶縁層７は、シリコン基板２の全表面を被覆するので、凹部６の内壁面（側面および底面）にも形成される。
　次いで、ＣＶＤ法により、図２１Ｅに示すように、絶縁層７の表面に、ポリシリコンからなるポリシリコン膜４２が形成される。ここで、ポリシリコン膜４２の厚さ寸法は、凹部６の深さ寸法（１μｍ程度）とほぼ同じである。
　次いで、このポリシリコン膜４２に対して、不純物（たとえば、リン（Ｐ）イオンやボロン（Ｂ）イオン）が打ち込まれる（イオン注入。インプランテーション）。その後、シリコン基板２に熱処理が施される。これにより、ポリシリコン膜４２が低抵抗化される。
　次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、図４Ｆ（ａ）に示すように、凹部６の外にはみ出たポリシリコン膜４２が研磨されて除去される。これにより、ポリシリコン膜４２は、凹部６内にだけ存在し、ポリシリコン層８として、凹部６内に埋め込まれた状態となる。この状態では、凹部６以外の領域における絶縁層７の表面が露出され、ポリシリコン層８の上面と、ほぼ面一になっている。
　その後、集積回路領域２７側の絶縁層７（図２１Ｆ（ｃ）参照）が除去される。
　次いで、図２１Ｇに示すように、熱酸化法またはＣＶＤ法により、凹部６以外の領域における絶縁層７の表面と、ポリシリコン層８の天面と、集積回路領域２７側におけるシリコン基板２の表面４とには、酸化シリコン（ＳｉＯ２）からなる被覆層９が形成される。
　次いで、図２１Ｈ（ａ）に示すように、フォトリソグラフィにより、被覆層９上に、レジストパターン４５が形成される。レジストパターン４５は、複数の貫通孔１３（図１９および図２０（ａ）参照）に対応した複数の開口４６を有している。貫通孔１３の断面を円形に形成するときには、それに応じて、開口４６は、円形に形成される。各開口４６の直径は、貫通孔１３と同様に、約０．５μｍである。平面視において、全ての開口４６は、ポリシリコン層８の内側に形成される（図２１Ｈ（ｂ）参照）。
　次いで、レジストパターン４５をマスクとするプラズマエッチングにより、被覆層９が選択的に除去される。これにより、被覆層９に、貫通孔１３に対応した開口が形成される。図２１Ｈでは、プラズマエッチングが終了した状態が示されている。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、ポリシリコン層８が掘り下げられる。
　これにより、図２１Ｉ（ａ）に示すように、ポリシリコン層８においてレジストパターン４５の各開口４６（換言すれば、被覆層９において選択的に除去された部分）に一致する位置に第１孔部４７が形成される。開口４６が円形であれば、円柱凹状の第１孔部４７が形成される。第１孔部４７は、ポリシリコン層８の表面の被覆層９から凹部６の底の絶縁層７に至る深さで下方に延びており、各第１孔部４７の底面が凹部６の底における絶縁層７の表面と一致するように形成される。つまり、第１孔部４７は、絶縁層７を貫通しない。第１孔部４７の形成の際、レジストパターン４５が同時にエッチングされて薄膜化されていく。第１孔部４７の形成後には、レジストパターン４５の余った部分が剥離される。
　第１孔部４７の形成のための深掘りＲＩＥは、いわゆるボッシュプロセスで行ってもよい。ボッシュプロセスでは、ＳＦ６（六フッ化硫黄）を使用してポリシリコン層８をエッチングする工程と、Ｃ４Ｆ８（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比でポリシリコン層８をエッチングすることができる。
　次いで、図２１Ｊ（ａ）に示すように、熱酸化法またはＣＶＤ法により、ポリシリコン層８において各第１孔部４７を区画する内側壁全域（つまり、第１孔部４７の円周面および底面）および被覆層９の表面に、酸化シリコン（ＳｉＯ２）からなる保護薄膜１４が形成される。保護薄膜１４の厚さは、約１０００Åである。この時点で、各第１孔部４７内における保護薄膜１４は、第１孔部４７の内側壁を覆う筒状（具体的には円筒状）であって、第１孔部４７の下端に底面部分を有している。
　次いで、図２１Ｋ（ａ）に示すように、ＲＩＥにより、保護薄膜１４における第１孔部４７の底面上の部分（円筒状の保護薄膜１４における底面部分）と被覆層９の表面上の部分とが除去される。同時に、凹部６の底における絶縁層７において各第１孔部４７の真下の部分が除去される。これにより、各第１孔部４７の真下には、第１孔部４７の内側壁の保護薄膜１４の内側の領域において絶縁層７を貫通する第２孔部４８が形成される。このとき、上下に並ぶ第１孔部４７と第２孔部４８とは互いに連通する。これにより、ポリシリコン層８の表面からポリシリコン層８および絶縁層７（凹部６の底の絶縁層７）を貫通する貫通孔１３が完成する。
　第２孔部４８が形成されて貫通孔１３が完成した状態で、貫通孔１３の底面（第２孔部４８の底面でもある）からシリコン基板２の結晶面が露出する。
　次いで、図２１Ｌ（ａ）に示すように、シリコン基板２の表面４側から各貫通孔１３内にエッチング剤が導入される（等方性エッチング）。たとえば、プラズマエッチング等のドライエッチングを適用する場合にはエッチングガスが貫通孔１３に導入される。また、ウェットエッチングを適用する場合にはエッチング液が貫通孔１３に導入される。これにより、被覆層９と各第１孔部４７（貫通孔１３）の内側面の保護薄膜１４と、絶縁層７とをマスクとして、シリコン基板２において、凹部６の底における絶縁層７の下（厳密には、各貫通孔１３の底の周囲）の基板材料が等方的にエッチングされる。具体的には、各貫通孔１３の底を起点として、シリコン基板２が、その厚さ方向と、厚さ方向に直交する方向とにエッチングされる。ここで、ポリシリコン層８は、被覆層９、保護薄膜１４および絶縁層７に被覆されているので、絶縁層７より上側のポリシリコン層８がエッチングされることはない。
　そして、等方性エッチングの結果、シリコン基板２の内部において、凹部６の底の絶縁層７の下方には、各貫通孔１３に連通する基準圧室１１が形成される。同時に、基準圧室１１の上方のポリシリコン層８がダイヤフラム１２となる。完成した基準圧室１１の深さ（シリコン基板２の厚さ方向の寸法）は、たとえば、１０～１５μｍとなっている。また、等方性エッチングの際、基準圧室１１が凹部６のポリシリコン層８よりも広い領域に至るように絶縁層７の下方のシリコン基板２の材料がエッチングされ、シリコン基板２の厚さ方向に直交する方向において、基準圧室１１がポリシリコン層８よりも広い領域に至るように形成される。その結果、前述した外周膜部２４が形成され、ポリシリコン層８、凹部６の円筒面に設けられた絶縁層７および外周膜部２４によって、前述した可動膜２５が構成される。
　ここで、エッチング剤の導入量に応じて、基準圧室１１の深さを調整することができる。また、隣り合う貫通孔１３の間隔に応じて基準圧室１１の深さを調整することもできる。この場合、たとえば、貫通孔１３の間隔が狭いと、比較的短時間のエッチングで隣接する貫通孔１３から広がった空間が連続して基準圧室１１が形成される。したがって、基準圧室１１の高さは比較的低くなる。一方、貫通孔１３の間隔が広いと、隣接する貫通孔１３から広がる空間がつながるまでに比較的長時間エッチングしなければならない。それに応じて、基準圧室１１の高さが高くなる。
　このように基準圧室１１の深さを調整することで、ダイヤフラム１２（可動電極）とシリコン基板２の固定電極部２３との間隔を制御でき、これに応じて、圧力センサ１（図２０（ａ）参照）の感度を調整できる。
　また、絶縁層７より上側の部材がエッチングされないから、基準圧室１１が完成した状態で、各貫通孔１３（第１孔部４７）における円筒状の保護薄膜１４が基準圧室１１内にはみ出ることはない。そのため、基準圧室１１の天面は平坦であり、基準圧室１１は、ほぼ完全な円筒形状をなしている。
　そして、図２１Ｍ（ａ）に示すように、ＣＶＤ法により、各貫通孔１３を酸化膜で埋め尽くして閉塞する。より詳細には、貫通孔１３を構成する第１孔部４７の円周面にある保護薄膜１４の内側部分における上方部に、貫通孔１３を閉塞するように酸化膜が形成される。この酸化膜が、前述した充填体１５である。つまり、この工程では、各貫通孔１３内に充填体１５が埋め込まれる。各貫通孔１３が閉塞されることによって、基準圧室１１が真空状態で密閉される。また、この際、貫通孔１３から酸化膜がはみ出ることによって、被覆層９の表面に凹凸ができるが、レジストエッチバック法により、被覆層９の表面が平坦化される。貫通孔１３が大径であるほど、被覆層９の表面に大きな凹凸ができやすい。
　貫通孔１３を閉塞するための酸化膜は、貫通孔１３内だけにとどまらず、前述した被覆膜１６として、充填体１５に連続して、貫通孔１３の底から基準圧室１１内に至り、基準圧室１１の内壁面の全域を被覆する。基準圧室１１は、十分な深さ（１０～１５μｍ）を有しているので、被覆膜１６によって埋まってしまうことはない。なお、貫通孔１３の直径が小さい程、貫通孔１３が速やかに閉塞されるから、被覆膜１６が薄くなる。
　次に、集積回路領域２７に集積回路部２８（図２０（ｂ）参照）を形成する工程が実施される。集積回路領域２７は、シリコン基板２において基準圧室１１およびダイヤフラム１２が形成される領域以外の領域である。
　まず、図２１Ｎに示すように、シリコン基板２の被覆層９の表面に、窒化シリコン（ＳｉＮ）からなる窒化膜４９が形成される。
　次いで、図２１Ｏに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、窒化膜４９が選択的に除去される。その結果、集積回路領域２７になる予定の部分にだけ、窒化膜４９が残る。
　次いで、残った窒化膜４９をマスクにして、その周囲のシリコン基板２の表面部を酸化して窒化膜４９の周りにＬＯＣＯＳ層２９を形成する。その後、窒化膜４９およびその下の被覆層９を除去して、ゲート酸化膜３２をたとえば熱酸化法によって新たに形成する。ゲート酸化膜３２が形成された状態が、図２１Ｐ（ｂ）に示されている。シリコン基板２においてゲート酸化膜３２が形成された領域（ＬＯＣＯＳ層２９によって分離された領域）が、集積回路領域２７となる。
　次いで、集積回路領域２７内のゲート酸化膜３２にポリシリコン膜が堆積される。このポリシリコン膜を、フォトリソグラフィによってパターニングすることにより、図２１Ｑに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図２１Ｒ（ｂ）に示すように、シリコン基板２の表面上に、レジストパターン５１が形成される。レジストパターン５１は、集積回路領域２７に対応した１つの開口５２を有している。そして、シリコン基板２の表層部に、レジストパターン５１およびゲート電極３３をマスクとして、不純物（たとえば、砒素（Ａｓ）イオン）が注入される。これにより、集積回路領域２７におけるシリコン基板２の表層部には、ゲート電極３３を挟んで対向する領域にソース３０とドレイン３１とが形成される。
　レジストパターン５１が除去された後、ＣＶＤ法によって、シリコン基板２の表面を覆う表面絶縁層１０が形成される。この表面絶縁層１０は、具体的には、図２１Ｒ（ａ）に示す被覆層９、ならびに、図２１Ｒ（ｂ）に示すＬＯＣＯＳ層２９およびゲート酸化膜３２を覆うように形成される。表面絶縁層１０は、たとえば、酸化シリコンからなる。
　次いで、図２０（ａ）に示すように、フォトリソグラフィにより、開口（コンタクトホール）５３が、表面絶縁層１０および被覆層９を貫通するように形成される。コンタクトホール５３は、ダイヤフラム１２の一部を露出させる位置に形成される。同時に、別のコンタクトホール５３が、表面絶縁層１０、被覆層９および絶縁層７を貫通するように形成される。このコンタクトホール５３は、シリコン基板２の一部を露出させる位置に形成される。さらに、同時に、図２０（ｂ）に示すように、ソース３０およびドレイン３１のためのコンタクトホール５４が形成される。コンタクトホール５４は、表面絶縁層１０およびゲート酸化膜３２を貫通して、ソース３０およびドレイン３１の各一部を露出させるように形成される。なお、図示していないが、同じ工程において、ゲート電極３３につながるコンタクトホールが、表面絶縁層１０を貫通するように形成される。
　次いで、スパッタ法により、表面絶縁層１０上に、アルミニウムが堆積され、アルミニウム堆積膜５５が形成される。アルミニウム堆積膜５５は、コンタクトホール５３，５４等を介して、ダイヤフラム１２、シリコン基板２、ソース３０、ドレイン３１およびゲート電極３３のそれぞれに接続される。
　次いで、フォトリソグラフィにより、アルミニウム堆積膜５５上にレジストパターン（図示せず）が形成され、その後、このレジストパターンをマスクとするプラズマエッチングにより、アルミニウム堆積膜５５が選択的に除去される。これにより、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０が同時に形成される（図１９参照）。この際、第１金属配線１７は、対応するコンタクトホール５３を介してダイヤフラム１２に接続され、第２金属配線１８は、対応するコンタクトホール５３を介してシリコン基板２に接続される（図２０（ａ）参照）。また、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（ソース側金属配線３５やドレイン側金属配線３６等）や金属端子（図示せず）も同時に形成される。その後、このレジストパターンは、剥離される。
　次いで、ＣＶＤ法により、表面絶縁層１０上に、パッシベーション膜２１が形成される。その後は、図２０（ａ）に示すように、フォトリソグラフィおよびエッチングにより、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２が形成される。図２０（ａ）では、第２金属端子２０を露出させる開口２２が図示されている。
　また、フォトリソグラフィおよびエッチングにより、パッシベーション膜２１に、表面絶縁層１０において全ての貫通孔１３を包囲する領域（つまり、ダイヤフラム１２のほぼ全域）を露出させる開口５６が形成される。開口５６は、たとえば、平面視において基準圧室１１と相似の形状であり、ここでは、円形状とされる（図１９参照）。
　以上により、第８の実施形態の圧力センサ１が得られる。パッシベーション膜２１に開口５６を形成して開口５６からダイヤフラム１２を露出させるのは、ダイヤフラム１２を撓みやすくするためである。ダイヤフラム１２上にパッシベーション膜２１が存在すると、ダイヤフラム１２が撓みにくくなり、圧力センサ１の感度が下がる。
　ここで、集積回路部２８を形成する工程は、集積回路領域２７側におけるシリコン基板２の表面４に被覆層９を形成する工程（図２１Ｇ（ｂ）参照）から、基準圧室１１を形成するために被覆層９にレジストパターン４５を形成する工程（図２１Ｈ）までの間に実施されてもよい（以降の実施形態においても同じ）。
　第８の実施形態によれば、シリコン基板２に形成した凹部６の内壁面に絶縁層７を形成し（図２１Ｄ（ａ）参照）、凹部６内にポリシリコン層８を埋め込むことによって（図２１Ｅ（ａ）参照）、ポリシリコン層８とシリコン基板２とを絶縁層７で絶縁することができる（図２１Ｆ（ａ）参照）。そして、図２１Ｌ（ａ）に示すように、ポリシリコン層８および絶縁層７を貫通する貫通孔１３内にエッチング剤が導入されることによって、絶縁層７の下方に基準圧室１１が形成される。その一方で、凹部６内のポリシリコン層８が、圧力変動に応じて変形するダイヤフラム１２となる。
　そのため、２枚のシリコン基板２を接合しなくても、シリコン基板２を１枚だけ用いた少ない工程で基準圧室１１およびダイヤフラム１２を形成することができるので、低コストかつ小型な圧力センサ１（図２０（ａ）参照）を簡単に製造することができる。
　そして、絶縁層７によってダイヤフラム１２とシリコン基板２とが絶縁されているから、絶縁層７の下方の基板材料をエッチングするエッチング剤によってダイヤフラム１２が侵食されることがないので、ダイヤフラム１２の厚さを、精度よく、狙った寸法で形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
　また、図２１Ｍ（ａ）に示すように、貫通孔１３に充填体１５を埋め込むことによって、貫通孔１３の下の基準圧室１１を密閉することができる。これにより、図２０（ａ）に示すように、完成した圧力センサ１は、基準圧室１１内の圧力を基準圧力としておくことにより、ダイヤフラム１２が受ける圧力を基準圧力に対する相対的な圧力として検出することができる。
　また、基準圧室１１を凹部６よりも広い領域に至るように絶縁層７の下方のシリコン基板２の材料がエッチングされる（図２１Ｌ（ａ）参照）。そのため、圧力センサ１が完成すると、基準圧室１１の上方には、ダイヤフラム１２およびその周囲に形成された外周膜部２４を有する可動膜２５が形成される。ダイヤフラム１２は、外周膜部２４の内側の中央領域に位置するので、可動膜２５が撓んだときに、大きく変位する。これにより、微小な圧力変動に対するダイヤフラム１２の応答性が良くなる。そのため、圧力センサ１の感度を向上できる。
　また、貫通孔１３は、第１孔部４７と第２孔部４８とによって構成される。第１孔部４７の内側壁に保護薄膜１４が形成されているので、貫通孔１３内に導入されたエッチング剤によって第１孔部４７の内側壁（ダイヤフラム１２となる部分）が侵食されることを防止できる（図２１Ｌ（ａ）参照）。これにより、ダイヤフラム１２（ポリシリコン層８）の面積のばらつきを抑制できる。
　そして、第１孔部４７の内側壁に保護薄膜１４を形成してから、絶縁層７を貫通する第２孔部４８を形成することで貫通孔１３を完成させるので（図２１Ｋ（ａ）参照）、貫通孔１３が完成した状態で、保護薄膜１４が貫通孔１３から基準圧室１１内に突出しない。そのため、保護薄膜１４の突出に起因する静電容量の変動が生じない。これにより、ダイヤフラム１２と基準圧室１１の底面の固定電極部２３との間の静電容量を、保護薄膜１４の影響を考慮することなく定めることができるから、設計が容易になる。その結果として、感度の向上を図れるとともに、感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
　また、図２０（ｂ）に示すように、シリコン基板２において基準圧室１１が形成される領域以外の集積回路領域２７に集積回路部２８を形成することで、圧力センサ１および集積回路部２８を同一のシリコン基板２（詳しくは、図１の各矩形領域３）に形成することができる。特に、ダイヤフラム１２がシリコン基板２に埋め込まれていることから（図２０（ａ）参照）、シリコン基板２の表面４が平坦な状態を維持しつつ圧力センサ１を構成しているので、各矩形領域３の平坦な表面４においてダイヤフラム１２以外の領域に、集積回路部２８を併せて形成することができる。これにより、圧力センサ１の本体部分（ダイヤフラム１２が形成された部分）と集積回路部２８（ＬＳＩ）とを１チップで構成すること（１チップ化）が可能となる（図１９参照）。
（９）第９の実施形態
　次に、第９の実施形態について説明するが、第９の実施形態において、第８の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第９の実施形態の圧力センサ１の製造工程に関し、第８の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図２２（ａ）は、第９の実施形態の圧力センサの拡大平面図であり、図２２（ｂ）は、図２２（ａ）の切断面線Ｂ－Ｂにおける断面図である。
　第９の実施形態に係る圧力センサ１では、第８の実施形態の構成（図２０（ａ）参照）に加えて、図２２（ｂ）に示すように、エッチングストップ層６０が備えられている。エッチングストップ層６０は、基準圧室１１およびダイヤフラム１２のそれぞれの側面を区画するように形成されている。
　エッチングストップ層６０は、平面視で基準圧室１１およびダイヤフラム１２を取り囲む円筒状の縦壁を形成している（図２２（ａ）参照）。これにより、基準圧室１１およびダイヤフラム１２のそれぞれの側面が、エッチングストップ層６０によって区画されている。平面視において、エッチングストップ層６０の内周縁とダイヤフラム１２の輪郭Ｌとは一致している。
　エッチングストップ層６０は、シリコン基板２の表面４を被覆する絶縁層７に連続しており、シリコン基板２の深部に向かって延びている。より具体的には、エッチングストップ層６０は、基準圧室１１の底面よりも深い位置までシリコン基板２内に延びている。また、エッチングストップ層６０は、その縦方向（シリコン基板２の厚さ方向）における途中位置において、凹部６の底に設けられた絶縁層７につながっている。換言すれば、凹部６の底に設けられた絶縁層７は、エッチングストップ層６０を縦方向において二分するようにエッチングストップ層６０の縦方向途中位置につながっている。エッチングストップ層６０において、凹部６の底に設けられた絶縁層７より上側の部分は、凹部６の側面（円筒状の内周面）を被覆している。
　ダイヤフラム１２（凹部６の底の絶縁層７も含む）の下側に基準圧室１１が存在し、ダイヤフラム１２の外側にエッチングストップ層６０が存在するので、ダイヤフラム１２は、シリコン基板２から電気的に絶縁分離されている。
　図２３Ａ～図２３Ｕは、第９の実施形態の圧力センサの製造工程を示す。図２３Ａ～図２３Ｕのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図２２（ｂ）と同じ位置での切断面を示し、下側の断面図は、図２０（ｂ）と同じ位置での切断面を示す。
　第９の実施形態の圧力センサ１を製造するには、図２３Ａに示すように、シリコン基板２が準備され、図２１Ａで説明したように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、エッチングストップ層６０（図２２参照）に対応した円環状の開口を有している。
　次いで、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去される。図２３Ｂでは、プラズマエッチングが終了した状態が示されており、酸化膜４０には、円環状の開口６１が形成されている。
　次いで、酸化膜４０をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図２３Ｃに示すように、シリコン基板２に環状トレンチ６２が形成される。環状トレンチ６２は、円環状の縦溝である。環状トレンチ６２は、シリコン基板２の表面４において凹部６（換言すれば、ダイヤフラム１２）が形成される予定の領域を取り囲むように形成される（図２２（ｂ）参照）。さらに、環状トレンチ６２は、シリコン基板２において基準圧室１１の底面となる予定の部分（図２２（ｂ）参照）よりも深くなるように形成される。
　次いで、図２３Ｄに示すように、ＣＶＤ法により、環状トレンチ６２が、酸化膜で埋め尽くされる。環状トレンチ６２内にある酸化膜が、エッチングストップ層６０である。つまり、この工程において、環状トレンチ６２にエッチングストップ層６０が埋め込まれる。この際、環状トレンチ６２から酸化膜がはみ出ることによって、酸化膜４０の表面に凹凸ができるが、レジストエッチバック法により、酸化膜４０の表面が平坦化される。
　その後の工程は、第８の実施形態の図２１Ｂ以降の工程と同じである。
　つまり、まず、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、凹部６（図２２（ｂ）参照）に対応した開口を有している。ここでは、凹部６は円形状なので、レジストパターンの開口は円形状をなす。
　次いで、図２１Ｂで説明したように、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去され、プラズマエッチングが終了すると、図２３Ｅに示すように、酸化膜４０に円形状の開口４１が形成される。平面視において、開口４１の輪郭とエッチングストップ層６０の内周縁とが一致している。
　次いで、図２１Ｃで説明したように、酸化膜４０をマスクとする異方性のエッチング（たとえば、ＣＤＥ）により、シリコン基板２が掘り下げられ、図２３Ｆに示すように、エッチングストップ層６０の内側に、１μｍ程度の深さの凹部６が形成される。凹部６は、エッチングストップ層６０の下端の深さよりも浅く形成される。その後、シリコン基板２の表面４上の酸化膜４０が除去される。このとき、凹部６の底より上側のエッチングストップ層６０は、引き続き存在していて、凹部６の円周面を区画している。
　次いで、図２１Ｄで説明したように、図２３Ｇに示すように、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に絶縁層７が形成される。このとき、絶縁層７は、凹部６の内壁面にも形成される。ただし、凹部６の円周面には、エッチングストップ層６０が既に存在して絶縁層７として機能しているので、今回、凹部６では、底面に絶縁層７が新しく形成される。
　次いで、図２１Ｅで説明したように、図２３Ｈに示すように、ＣＶＤ法により、絶縁層７の表面にポリシリコン膜４２が形成される。
　次いで、このポリシリコン膜４２に対して、不純物が注入され、その後、シリコン基板２に熱処理が施される。これにより、ポリシリコン膜４２が低抵抗化される。
　次いで、図２１Ｆで説明したように、図２３Ｉ（ａ）に示すように、凹部６の外にはみ出たポリシリコン膜４２が研磨されて除去され、これにより、残ったポリシリコン膜４２がポリシリコン層８として凹部６内に埋め込まれた状態となる。その後、集積回路領域２７側の絶縁層７（図２３Ｉ（ｃ）参照）は除去される。
　次いで、図２１Ｇで説明したように、図２３Ｊに示すように、凹部６以外の領域における絶縁層７の表面と、ポリシリコン層８の天面と、集積回路領域２７側におけるシリコン基板２の表面４とには、熱酸化法またはＣＶＤ法により、酸化シリコン（ＳｉＯ２）からなる被覆層９が形成される。
　次いで、図２１Ｈ（ａ）で説明したように、図２３Ｋに示すように、フォトリソグラフィにより被覆層９上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層９が選択的に除去される。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥにより、ポリシリコン層８が掘り下げられる。
　これにより、図２１Ｉ（ａ）で説明したように、図２３Ｌ（ａ）に示すように、ポリシリコン層８に第１孔部４７が形成されるとともに、レジストパターン４５の余った部分が剥離される。
　次いで、図２１Ｊ（ａ）で説明したように、図２３Ｍ（ａ）に示すように、熱酸化法またはＣＶＤ法により、第１孔部４７の円周面および底面、ならびに被覆層９の表面に保護薄膜１４が形成される。
　次いで、図２１Ｋ（ａ）で説明したように、図２３Ｎ（ａ）に示すように、ＲＩＥにより、各第１孔部４７の真下に第２孔部４８が形成され、貫通孔１３が完成する。
　次いで、図２１Ｌ（ａ）で説明したように、図２３Ｏ（ａ）に示すように、各貫通孔１３内にエッチング剤が導入され、シリコン基板２において、凹部６の底における絶縁層７の下の基板材料が等方的にエッチングされる。ここで、前述したようにポリシリコン層８がエッチングされることはないが、エッチングストップ層６０が存在することから、シリコン基板２の厚さ方向に直交する方向においてエッチングストップ層６０より外側の基板材料がエッチングされることもない。
　そして、等方性エッチングの結果、基準圧室１１が形成される。このとき、基準圧室１１の上方のポリシリコン層８がダイヤフラム１２となる。ここで、シリコン基板２の厚さ方向に直交する方向において、基準圧室１１およびダイヤフラム１２は、エッチングストップ層６０によって区画されている。
　そして、図２１Ｍ（ａ）で説明したように、図２３Ｐ（ａ）に示すように、ＣＶＤ法により、各貫通孔１３内に充填体１５が埋め込まれる。また、レジストエッチバック法により、被覆層９の表面が平坦化される。
　次に、集積回路領域２７に集積回路部２８（図２０（ｂ）参照）を形成する工程が実施される。
　まず、図２１Ｎで説明したように、図２３Ｑに示すように、シリコン基板２の被覆層９の表面に窒化膜４９が形成される。
　次いで、図２１Ｏで説明したように、図２３Ｒに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４９が残る。
　次いで、図２１Ｐで説明したように、図２３Ｓ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図２１Ｑで説明したように、図２３Ｔに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図２１Ｒで説明したように、図２３Ｕ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、表面絶縁層１０が形成され、図２０で説明したように、図２２に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０（図２２（ａ）参照）が形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（ソース側金属配線３５やドレイン側金属配線３６等であり、図２０（ｂ）参照）や金属端子（図示せず）も形成される。また、表面絶縁層１０上にパッシベーション膜２１が形成され、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２と開口５６とが形成される。
　以上により、第９の実施形態の圧力センサ１が得られる。
　第９の実施形態によれば、第８の実施形態で得られる効果に加えて、以下の効果も奏することができる。
　第９の実施形態によれば、図２２（ｂ）に示すように、凹部６内のダイヤフラム１２が、環状トレンチ６２のエッチングストップ層６０によって区画される。また、基準圧室１１を形成するときの横方向へのエッチングが、エッチングストップ層６０で停止する（図２３Ｏ（ａ）参照）。
　このように、ダイヤフラム１２および基準圧室１１の両方がエッチングストップ層６０によって区画されることから、ダイヤフラム１２および基準圧室１１のそれぞれを、狙った寸法で精度良く形成することができる。そのため、感度の向上を図れるとともに感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
（１０）第１０の実施形態
　次に、第１０の実施形態について説明するが、第１０の実施形態において、第８の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第１０の実施形態の圧力センサ１の製造工程に関し、第８の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図２４（ａ）は、第１０の実施形態の圧力センサの拡大平面図であり、図２４（ｂ）は、図２４（ａ）の切断面線Ｃ－Ｃにおける断面図である。
　第１０の実施形態に係る圧力センサ１では、第８の実施形態の構成（図２０（ａ）参照）に加えて、図２４（ｂ）に示すように、基準圧室１１の底面を区画する位置に第２のエッチングストップ層７０が備えられている。ここで、基準圧室１１の底面は、基準圧室１１の内壁面において凹部６の底の絶縁層７に下から対向する面である。
　第２のエッチングストップ層７０は、平面視で基準圧室１１より大径の円形状をなす絶縁層である。凹部６の底の絶縁層７と第２のエッチングストップ層７０とは、基準圧室１１の上下方向寸法（深さ寸法）に相当する間隔を隔てて上下に対向している。そのため、基準圧室１１は、上下方向において、凹部６の底の絶縁層７と第２のエッチングストップ層７０とに挟まれて区画されている。
　図２５Ａ～図２５Ｕは、第１０の実施形態の圧力センサの製造工程を示す。ここで、図２５Ａ～図２５Ｕのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図２４（ｂ）と同じ位置での切断面を示し、下側の断面図は、図２０（ｂ）と同じ位置での切断面を示す。
　第１０の実施形態の圧力センサ１を製造するには、シリコン基板２が準備され、図２５Ａに示すように、シリコン基板２の表面４に、数百Åの厚さの酸化膜７３が形成される。
　次いで、図２５Ｂ（ａ）に示すように、酸化膜７３上に、フォトリソグラフィにより、レジストパターン７１が形成される。レジストパターン７１は、第２のエッチングストップ層７０（図２４（ｂ）参照）に対応した１つの丸い開口７２を有している（図２５Ｂ（ｂ）参照）。そして、シリコン基板２の表層部（図２５Ｂ（ａ）において「×」を付けた部分）に、レジストパターン７１をマスクとして、不純物（たとえば、窒素（Ｎ）イオンや酸素（Ｏ）イオン）が打ち込まれる（イオン注入。インプランテーション）。イオン注入の際の加速電圧は、たとえば、２０～１２０ｋｅＶとすればよい。酸化膜７３は、イオン注入による表面４の損傷を抑制する。
　次いで、酸化膜７３およびレジストパターン７１が除去された後に、シリコン基板２の表面４に半導体層をエピタキシャル成長させる処理が行われる。エピタキシャル成長時にはシリコン基板２が加熱されるので、シリコン基板２に注入された不純物イオンが活性化する。これにより、図２５Ｃ（ａ）に示すように、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）からなる第２のエッチングストップ層７０が、シリコン基板２の表面４から所定の深さの位置に形成される。前記所定の深さの位置とは、シリコン基板２において基準圧室１１の底面が形成される予定の深さの位置である（図２４（ｂ）参照）。シリコン基板２において、第２のエッチングストップ層７０よりも上方の部分（第２のエッチングストップ層７０と表面４との間）が、エピタキシャル成長したシリコン層（エピタキシャル層）である。エピタキシャル層の厚さは、たとえば、１０～１７μｍ程度である。
　エピタキシャル成長の代わりに、シリコン基板２の熱処理（注入イオン拡散のためのドライブイン）のみでも、第２のエッチングストップ層７０をシリコン基板２の表面４から前記所定の深さの位置（たとえば、表面４から１０～１７μｍ程度の深さ）に形成することができる。この場合、不純物イオンをインプランテーションする際に（図２５Ｂ（ａ）参照）、インプランテーションの加速電圧を高くして、不純物イオン（酸素イオンまたは窒素イオン）を、シリコン基板２の表面４から前記所定の深さの位置に打ち込む。不純物イオンの加速電圧は、たとえば、２００～１０００ｋｅＶとされる。その後、ドライブインを施して、注入したイオンを活性化すると、酸化物または窒化物からなる第２のエッチングストップ層７０が、シリコン基板２の表面４から前記所定の深さの位置に形成される。その後に、酸化膜７３（図２５Ｂ（ａ）参照）が除去される。なお、エピタキシャル成長の代わりにドライブインのみを適用する場合には、エピタキシャル層が存在しない分、シリコン基板２を薄くできる。
　その後の工程は、第８の実施形態の図２１Ａ以降の工程と同じである。
　つまり、まず、図２１Ａで説明したように、図２５Ｄに示すように、シリコン基板２の表面４に酸化膜４０が形成され、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、凹部６（図２４（ｂ）参照）に対応した円形状の開口を有している。
　次いで、図２１Ｂで説明したように、図２５Ｅに示すように、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去され、プラズマエッチングが終了すると、酸化膜４０に円形状の開口４１が形成される。
　次いで、図２１Ｃで説明したように、酸化膜４０をマスクとする異方性のエッチング（たとえば、ＣＤＥ）により、シリコン基板２が掘り下げられ、図２５Ｆに示すように、１μｍ程度の深さの凹部６が形成される。
　次いで、図２１Ｄで説明したように、図２５Ｇに示すように、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に絶縁層７が形成される。このとき、絶縁層７は、凹部６の内壁面（円周面および底面）にも形成される。
　次いで、図２１Ｅで説明したように、図２５Ｈに示すように、ＣＶＤ法により、絶縁層７の表面にポリシリコン膜４２が形成される。
　次いで、このポリシリコン膜４２に対して、不純物がインプランテーションされ、その後、シリコン基板２に熱処理が施される。これにより、ポリシリコン膜４２が低抵抗化される。
　次いで、図２１Ｆで説明したように、図２５Ｉ（ａ）に示すように、凹部６の外にはみ出たポリシリコン膜４２が研磨されて除去され、これにより、残ったポリシリコン膜４２がポリシリコン層８として凹部６内に埋め込まれた状態となる。その後、集積回路領域２７側の絶縁層７（図２５Ｉ（ｃ）参照）が除去される。
　次いで、図２１Ｇで説明したように、図２５Ｊに示すように、凹部６以外の領域における絶縁層７の表面と、ポリシリコン層８の天面と、集積回路領域２７側におけるシリコン基板２の表面４とには、熱酸化法またはＣＶＤ法により、酸化シリコン（ＳｉＯ２）からなる被覆層９が形成される。
　次いで、図２１Ｈ（ａ）で説明したように、図２５Ｋに示すように、フォトリソグラフィにより被覆層９上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層９が選択的に除去される。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥにより、ポリシリコン層８が掘り下げられる。
　これにより、図２１Ｉ（ａ）で説明したように、図２５Ｌ（ａ）に示すように、ポリシリコン層８に第１孔部４７が形成されるとともに、レジストパターン４５の余った部分が剥離される。
　次いで、図２１Ｊ（ａ）で説明したように、図２５Ｍ（ａ）に示すように、熱酸化法またはＣＶＤ法により、第１孔部４７の円周面および底面、ならびに被覆層９の表面に保護薄膜１４が形成される。
　次いで、図２１Ｋ（ａ）で説明したように、図２５Ｎ（ａ）に示すように、ＲＩＥにより、各第１孔部４７の真下に第２孔部４８が形成され、貫通孔１３が完成する。
　次いで、図２１Ｌ（ａ）で説明したように、図２５Ｏ（ａ）に示すように、各貫通孔１３内にエッチング剤が導入され、シリコン基板２において、凹部６の底における絶縁層７の下の基板材料が等方的にエッチングされる。ここで、前述したようにポリシリコン層８がエッチングされることはないが、第２のエッチングストップ層７０が存在することから、シリコン基板２において第２のエッチングストップ層７０より下側の基板材料がエッチングされることもない。
　そして、等方性エッチングの結果、基準圧室１１が形成される。このとき、基準圧室１１の上方のポリシリコン層８がダイヤフラム１２となる。ここで、シリコン基板２の厚さ方向において、基準圧室１１は、凹部６の底の絶縁層７と第２のエッチングストップ層７０とによって挟まれて区画されている。また、ダイヤフラム１２が形成されるのと同時に、外周膜部２４が形成され、これにより、可動膜２５が形成される。
　そして、図２１Ｍ（ａ）で説明したように、図２５Ｐ（ａ）に示すように、ＣＶＤ法により、各貫通孔１３内に充填体１５が埋め込まれる。また、レジストエッチバック法により、被覆層９の表面が平坦化される。
　次に、集積回路領域２７に集積回路部２８（図２０（ｂ）参照）を形成する工程が実施される。
　まず、図２１Ｎで説明したように、図２５Ｑに示すように、シリコン基板２の被覆層９の表面に窒化膜４９が形成される。
　次いで、図２１Ｏで説明したように、図２５Ｒに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４９が残る。
　次いで、図２１Ｐで説明したように、図２５Ｓ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図２１Ｑで説明したように、図２５Ｔに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図２１Ｒで説明したように、図２５Ｕ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、表面絶縁層１０が形成され、図２０で説明したように、図２４に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０（図２４（ａ）参照）が形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（ソース側金属配線３５やドレイン側金属配線３６等であり、図２０（ｂ）参照）や金属端子（図示せず）も形成される。また、図２４（ｂ）に示すように、表面絶縁層１０上にパッシベーション膜２１が形成され、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２と開口５６とが形成される。
　以上により、第１０の実施形態の圧力センサ１が得られる。
　第１０の実施形態によれば、第８の実施形態で得られる効果に加えて、以下の効果を奏することもできる。
　第１０の実施形態では、シリコン基板２において基準圧室１１の底面に第２のエッチングストップ層７０を形成する。
　この場合、貫通孔１３内にエッチング剤を導入して絶縁層７の下方のシリコン基板２の材料をエッチングする際に、第２のエッチングストップ層７０より下側のシリコン基板２の材料は、エッチング剤によって侵食されない（図２５Ｏ（ａ）参照）。そのため、基準圧室１１が、絶縁層７と第２のエッチングストップ層７０とに挟まれて区画されることから、基準圧室１１を、狙った寸法で精度良く形成することができる。すなわち、ダイヤフラム１２（ポリシリコン層８）と基準圧室１１の底面（固定電極部２３）との間の距離を精度良く設計値に合わせ込むことができるから、それらの間の静電容量のばらつきを抑制できる。そのため、感度の向上を図れるとともに、感度のばらつきを抑えることができる圧力センサ１を簡単に製造することができる。
（１１）第１１の実施形態
　次に、第１１の実施形態について説明するが、第１１の実施形態において、第８～第１０の実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。また、第１１の実施形態の圧力センサ１の製造工程に関し、第８～第１０の実施形態で説明した製造工程と同じものについては、詳細な説明を省略する。
　図２６（ａ）は、第１１の実施形態の圧力センサの拡大平面図であり、図２６（ｂ）は、図２６（ａ）の切断面線Ｄ－Ｄにおける断面図である。
　第１１の実施形態に係る圧力センサ１では、第８の実施形態の構成（図２０（ａ）参照）に加えて、図２６（ｂ）に示すように、第２の実施形態のエッチングストップ層６０と、第３の実施形態の第２のエッチングストップ層７０とが備えられている。以下では、エッチングストップ層６０を、説明の便宜上、「第１のエッチングストップ層６０」という。
　第１のエッチングストップ層６０は、第２のエッチングストップ層７０の深さまでシリコン基板２内に延びている。第１のエッチングストップ層６０は、その縦方向（シリコン基板２の厚さ方向）における途中位置で凹部６の底の絶縁層７につながっているとともに、その下端部において第２のエッチングストップ層７０にもつながっている。第２のエッチングストップ層７０は、第１のエッチングストップ層６０の内部に下から蓋をするように第１のエッチングストップ層６０につながっている。
　そのため、ダイヤフラム１２は、シリコン基板２から分離されている。また、基準圧室１１は、凹部６の底の絶縁層７および第２のエッチングストップ層７０によって、シリコン基板２の厚さ方向において区画され、さらに、その厚さ方向に直交する方向において第１のエッチングストップ層６０によって区画されている。
　図２７Ａ～図２７Ｘは、第１１の実施形態の圧力センサの製造工程を示す。ここで、図２７Ａ～図２７Ｘのそれぞれにおいて、断面図が２つ示されている場合、上側の断面図は、図２６（ｂ）と同じ位置での切断面を示し、下側の断面図は、図２０（ｂ）と同じ位置での切断面を示す。
　第１１の実施形態の圧力センサ１を製造するには、図２５Ａで説明したように、図２７Ａに示すように、シリコン基板２の表面４に酸化膜７３が形成される。
　次いで、図２５Ｂ（ａ）で説明したように、図２７Ｂ（ａ）に示すように、酸化膜７３上に形成されたレジストパターン７１をマスクとして、シリコン基板２の表層部に不純物が打ち込まれる。
　次いで、図２５Ｃで説明したように、図２７Ｃ（ａ）に示すように、酸化膜７３およびレジストパターン７１が除去された後に、シリコン基板２の表面４に半導体層をエピタキシャル成長させる処理が行われ、第２のエッチングストップ層７０が、シリコン基板２の表面４から所定の深さの位置に形成される。ここで、インプランテーションの加速電圧が高かった場合には、エピタキシャル成長の代わりに、ドライブインのみが行われてもよい。
　その後の工程は、第９の実施形態の図２３Ａ以降の工程と同じである。
　つまり、まず、図２３Ａで説明したように、図２７Ｄに示すように、シリコン基板２の表面４に酸化膜４０が形成される。
　次いで、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、エッチングストップ層６０（図２６参照）に対応した円環状の開口を有している。
　次いで、図２３Ｂで説明したように、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去される。図２７Ｅでは、プラズマエッチングが終了した状態が示されており、酸化膜４０には、円環状の開口６１が形成されている。
　次いで、図２３Ｃで説明したように、酸化膜４０をマスクとする異方性のディープＲＩＥにより、シリコン基板２が掘り下げられ、図２７Ｆに示すように、環状トレンチ６２が形成される。環状トレンチ６２は、シリコン基板２の表面４において凹部６（換言すれば、ダイヤフラム１２）が形成される予定の領域を取り囲むように形成される（図２６（ｂ）参照）。さらに、環状トレンチ６２は、シリコン基板２において基準圧室１１の底面となる予定の部分（図２６（ｂ）参照）より深くなるように形成される。形成された環状トレンチ６２の下端部は、第２のエッチングストップ層７０の周縁部に一致している。
　次いで、図２３Ｄで説明したように、図２７Ｇに示すように、ＣＶＤ法により、環状トレンチ６２にエッチングストップ層６０が埋め込まれる。この際、レジストエッチバック法により、酸化膜４０の表面が平坦化される。
　次いで、フォトリソグラフィにより、酸化膜４０上に、図示しないレジストパターンが形成される。このレジストパターンは、凹部６（図２６（ｂ）参照）に対応した円形状の開口を有している。
　次いで、図２３Ｅで説明したように、図２７Ｈに示すように、このレジストパターン（図示せず）をマスクとするプラズマエッチングにより、酸化膜４０が選択的に除去され、プラズマエッチングが終了すると、酸化膜４０に円形状の開口４１が形成される。平面視において、開口４１の輪郭とエッチングストップ層６０の内周縁とが一致している。
　次いで、図２３Ｆで説明したように、酸化膜４０をマスクとする異方性のエッチング（たとえば、ＣＤＥ）により、シリコン基板２が掘り下げられ、図２７Ｉに示すように、エッチングストップ層６０の内側に、１μｍ程度の深さの凹部６が形成される。その後、シリコン基板２の表面４上の酸化膜４０が除去される。このとき、凹部６の底より上側のエッチングストップ層６０は、引き続き存在している。
　次いで、図２３Ｇで説明したように、図２７Ｊ（ａ）に示すように、熱酸化法またはＣＶＤ法により、シリコン基板２の表面４に絶縁層７が形成される。このとき、絶縁層７は、凹部６の内壁面にも形成される。ただし、凹部６の円周面には、エッチングストップ層６０が既に存在して絶縁層７として機能しているので、今回、凹部６では、底面に絶縁層７が新しく形成される。
　次いで、図２３Ｈで説明したように、図２７Ｋに示すように、ＣＶＤ法により、絶縁層７の表面にポリシリコン膜４２が形成される。
　次いで、このポリシリコン膜４２に対して、不純物がインプランテーションされ、その後、シリコン基板２に熱処理が施される。これにより、ポリシリコン膜４２が低抵抗化される。
　次いで、図２３Ｉ（ａ）で説明したように、図２７Ｌ（ａ）に示すように、凹部６の外にはみ出たポリシリコン膜４２が研磨されて除去され、これにより、残ったポリシリコン膜４２がポリシリコン層８として凹部６内に埋め込まれた状態となる。その後、集積回路領域２７側の絶縁層７（図２７Ｌ（ｃ）参照）が除去される。
　次いで、図２３Ｊで説明したように、図２７Ｍに示すように、凹部６以外の領域における絶縁層７の表面と、ポリシリコン層８の天面と、集積回路領域２７側におけるシリコン基板２の表面４とには、熱酸化法またはＣＶＤ法により、酸化シリコン（ＳｉＯ２）からなる被覆層９が形成される。
　次いで、図２３Ｋで説明したように、図２７Ｎ（ａ）に示すように、フォトリソグラフィにより被覆層９上に形成されたレジストパターン４５をマスクとするプラズマエッチングにより、被覆層９が選択的に除去される。
　次いで、レジストパターン４５をマスクとする異方性のディープＲＩＥにより、ポリシリコン層８が掘り下げられる。
　これにより、図２３Ｌ（ａ）で説明したように、図２７Ｏ（ａ）に示すように、ポリシリコン層８に第１孔部４７が形成されるとともに、レジストパターン４５の余った部分が剥離される。
　次いで、図２３Ｍ（ａ）で説明したように、図２７Ｐに示すように、熱酸化法またはＣＶＤ法により、第１孔部４７の円周面および底面、ならびに被覆層９の表面に保護薄膜１４が形成される。
　次いで、図２３Ｎ（ａ）で説明したように、図２７Ｑ（ａ）に示すように、ＲＩＥにより、各第１孔部４７の真下に第２孔部４８が形成され、貫通孔１３が完成する。
　次いで、図２３Ｏ（ａ）で説明したように、図２７Ｒ（ａ）に示すように、各貫通孔１３内にエッチング剤が導入され、シリコン基板２において、凹部６の底における絶縁層７の下の基板材料が等方的にエッチングされる。ここで、前述したようにポリシリコン層８がエッチングされることはないが、第１のエッチングストップ層６０が存在することから、シリコン基板２の厚さ方向に直交する方向において第１のエッチングストップ層６０より外側の基板材料がエッチングされることもない。また、第２のエッチングストップ層７０が存在することから、シリコン基板２において第２のエッチングストップ層７０より下側の基板材料がエッチングされることもない。
　そして、等方性エッチングの結果、基準圧室１１が形成される。このとき、基準圧室１１の上方のポリシリコン層８がダイヤフラム１２となる。ここで、シリコン基板２の厚さ方向に直交する方向において、基準圧室１１およびダイヤフラム１２は、第１のエッチングストップ層６０によって区画されている。また、シリコン基板２の厚さ方向において、基準圧室１１は、凹部６の底の絶縁層７と第２のエッチングストップ層７０とによって挟まれて区画されている。
　そして、図２３Ｐ（ａ）で説明したように、図２７Ｓ（ａ）に示すように、ＣＶＤ法により、各貫通孔１３内に充填体１５が埋め込まれる。また、レジストエッチバック法により、被覆層９の表面が平坦化される。
　次に、集積回路領域２７に集積回路部２８（図２０（ｂ）参照）を形成する工程が実施される。
　まず、図２３Ｑで説明したように、図２７Ｔに示すように、シリコン基板２の被覆層９の表面に窒化膜４９が形成される。
　次いで、図２３Ｒで説明したように、図２７Ｕに示すように、所定パターンのマスク（図示せず）を介したプラズマエッチングにより、集積回路領域２７になる予定の部分にだけ、窒化膜４９が残る。
　次いで、図２３Ｓ（ｂ）で説明したように、図２７Ｖ（ｂ）に示すように、ＬＯＣＯＳ層２９が形成され、その後、ゲート酸化膜３２が形成される。
　次いで、図２３Ｔで説明したように、図２７Ｗに示すように、ゲート酸化膜３２上にゲート電極３３が形成される。
　次いで、図２３Ｕ（ｂ）で説明したように、図２７Ｘ（ｂ）に示すように、集積回路領域２７におけるシリコン基板２の表層部に、ソース３０とドレイン３１とが形成される。
　その後、表面絶縁層１０が形成され、図２０で説明したように、図２６に示すように、第１金属配線１７、第２金属配線１８、第１金属端子１９および第２金属端子２０（図２６（ａ）参照）が形成される。同時に、集積回路部２８のソース３０、ドレイン３１およびゲート電極３３のそれぞれにつながる金属配線（ソース側金属配線３５やドレイン側金属配線３６等であり、図２０（ｂ）参照）や金属端子（図示せず）も形成される。また、図２６（ｂ）に示すように、表面絶縁層１０上にパッシベーション膜２１が形成され、パッシベーション膜２１に、第１金属端子１９および第２金属端子２０（集積回路部２８側の図示しない金属端子も含む）をそれぞれパッドとして露出させる開口２２と開口５６とが形成される。
　以上により、第１１の実施形態の圧力センサ１が得られる。
　第１１の実施形態によれば、第８～１０の実施形態で得られる効果を奏することができる。

（１２）その他
　以上の実施形態では、ダイヤフラム１０が、多数の貫通孔１１を有する薄い円板形状である例を示した。ダイヤフラム１０を形成する際、その直径を小さくすればダイヤフラム１０を薄くできる。また、圧力センサ１の感度は、ダイヤフラム１０の直径、厚さおよび形状に応じて変化し得る。
　以下では、ダイヤフラム１０の直径、厚さおよび形状のそれぞれに応じた圧力センサ１の感度について説明する。
　図２８（ａ）は、円形状のダイヤフラムの平面図であり、図２８（ｂ）は、四隅が直角になった四角形状のダイヤフラムの平面図であり、図２８（ｃ）は、四隅が丸められた四角形状のダイヤフラムの平面図である。図２９は、ダイヤフラム径と圧力センサの感度との関係を示すグラフである。図３０は、ダイヤフラム厚さと圧力センサの感度との関係を示すグラフである。
　図２８を参照して、ダイヤフラム１０の平面形状には、前述した円形状（図２８（ａ）参照）の他に、四角形状（図２８（ｂ）参照）や、四隅が丸められた四角形状（コーナー形状といい、図２８（ｃ）参照）がある。ここで、四角形状およびコーナー形状のそれぞれのダイヤフラム１０において点線で示した内接円（図２８（ｂ）および図２８（ｃ）参照）は、図２８（ａ）に示す円形状のダイヤフラム１０と同じ大きさの円である。
　図２９は、ダイヤフラム１０の厚さ（ダイヤフラム厚さ）が一定（ここでは、４．５μｍ）の条件におけるダイヤフラム１０の直径（ダイヤフラム径）と圧力センサ１の感度との関係を示している。ここでの感度とは、ダイヤフラム１０に作用する圧力に９０ｋＰａの変化（ΔＰ）があったときにおける、前述した出力端子１６，１８（図４参照）間の電圧変化の値ΔＶ（単位はｍＶ）の大きさを指しており、ΔＶが大きいほど感度が高い（図１４においても同じ）。また、四角形状およびコーナー形状のダイヤフラム１０のそれぞれでは、前述した内接円の直径が、ダイヤフラム径に相当する（図２８（ｂ）および図２８（ｃ）参照）。
　図２９において、横軸は、ダイヤフラム径を示し、縦軸は、感度を示している。図２９に示すように、ダイヤフラム１０の形状を問わず、ダイヤフラム径が大きくなるほど感度が高い。そして、四角形状およびコーナー形状の方が円形状よりも感度が高い。また、同じダイヤフラム径（ここでは、５００μｍ）を基準とすると、四角形状の方がコーナー形状よりも感度が若干高い。
　図３０は、ダイヤフラム径が一定（ここでは、５００μｍ）の条件におけるダイヤフラム厚さと圧力センサ１の感度との関係を示している。図３０に示すように、ダイヤフラム１０の形状を問わず、ダイヤフラム厚さが小さくなるほど感度が高い。そして、この場合においても、四角形状およびコーナー形状の方が円形状よりも感度が高い。
　以上のように、ダイヤフラム１０の形状に関し、四角形状およびコーナー形状の方が、円形状よりも感度が高いのだが、その理由として、四角形状およびコーナー形状の方が、四隅の分だけ円形状よりも面積が大きいことが挙げられる（図２８参照）。ダイヤフラム１０の面積が大きくなるほどダイヤフラム１０が撓みやすくなり、その分、ピエゾ抵抗Ｒ１～Ｒ４（図２参照）が歪みやすくなるので、圧力センサ１の感度が高くなる。
　ただし、四角形状では、四隅において、局所的な力がかかりやすいことから、破損が生じやすい。逆に、円形状のダイヤフラム１０では、このような破損は生じにくい。そのため、感度および耐久性のいずれに重点を置くかで、ダイヤフラム１０の形状が適宜選択される。四隅が丸いコーナー形状とすれば、感度と耐久性との要求を両立できる。むろん、ダイヤフラム１０を四角形状以外の多角形状に形成してもよい。
　また、前述の実施形態では、圧力センサ１が作り込まれたシリコン基板２に集積回路部２８が形成されている例を示したが、シリコン基板２に集積回路部２８を形成しなくてもよい。
　以上、本発明の実施形態を説明したが、その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

Claims (40)

  1. 　内部に基準圧室が形成された基板と、
    　前記基板の一部からなり、前記基準圧室を区画するように前記基板の表層部に形成され、前記基準圧室に連通した貫通孔が形成されたダイヤフラムと、
    　前記ダイヤフラムの前記基準圧室に臨む表面に形成されたエッチングストップ層と、
    　前記貫通孔内に配置された埋め込み材とを含む、圧力センサ。
  2. 　前記ダイヤフラムにおいて前記基準圧室に臨む表面とは反対側の表面に形成されたピエゾ抵抗をさらに含む、請求項１に記載の圧力センサ。
  3. 　前記ダイヤフラムの周囲を取り囲み、当該ダイヤフラムを前記基板の他の部分から分離する分離層をさらに含む、請求項２に記載の圧力センサ。
  4. 　前記分離層が、前記基準圧室の底面よりも深い位置まで前記基板内に延びている、請求項３に記載の圧力センサ。
  5. 　前記基準圧室の内壁面において、前記エッチングストップ層に対向する底面に形成された第２のエッチングストップ層をさらに含む、請求項１に記載の圧力センサ。
  6. 　前記貫通孔の側壁を覆うように筒状に形成され、前記エッチングストップ層から前記基準圧室内に突出した側壁層をさらに含む、請求項１に記載の圧力センサ。
  7. 　前記基板に形成された集積回路デバイスを有する集積回路部をさらに含む、請求項１～６のいずれか一項に記載の圧力センサ。
  8. 　基板の表面から所定の深さの位置にエッチングストップ層を形成する工程と、
    　前記基板の表面から前記エッチングストップ層を貫通する深さの貫通孔を形成する工程と、
    　前記貫通孔内にエッチング剤を導入して前記エッチングストップ層下の基板材料をエッチングすることにより、前記エッチングストップ層の下方に基準圧室を形成し、前記エッチングストップ層の上にダイヤフラムを形成するエッチング工程と、
    　前記貫通孔内に埋め込み材を配置する工程とを含む、圧力センサの製造方法。
  9. 　前記エッチングストップ層を形成する工程が、前記基板に窒素イオンまたは酸素イオンを打ち込むイオン打ち込み工程と、前記イオン打ち込み工程後に前記基板に対して熱処理を施す熱処理工程とを含む、請求項８に記載の圧力センサの製造方法。
  10. 　前記熱処理工程が、前記イオン打ち込み工程後に前記基板の表面に半導体層をエピタキシャル成長させる工程を含む、請求項９に記載の圧力センサの製造方法。
  11. 　前記ダイヤフラムにおいて前記基準圧室に臨む表面とは反対側の表面にピエゾ抵抗を形成する工程をさらに含む、請求項８に記載の圧力センサの製造方法。
  12. 　前記エッチング工程の前に、前記基板の表面において前記貫通孔が形成される予定の領域を取り囲む環状トレンチを、前記基板において前記基準圧室の底面となる予定の部分より深くなるように形成するトレンチ形成工程と、
    　前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程とをさらに含む、請求項８に記載の圧力センサの製造方法。
  13. 　前記基板に前記貫通孔を形成する工程の前に、前記基板において前記基準圧室の底面が形成される予定の深さの位置に第２のエッチングストップ層を形成する工程をさらに含む、請求項８に記載の圧力センサの製造方法。
  14. 　前記エッチング工程は、
    　前記貫通孔の側壁に側壁絶縁層を形成する工程と、
    　前記貫通孔内にエッチング剤を導入して前記基板の材料を等方性エッチングする工程とをさらに含む、請求項８に記載の圧力センサの製造方法。
  15. 　前記基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含む、請求項８に記載の圧力センサの製造方法。
  16. 　内部に基準圧室が形成された半導体基板と、
    　前記半導体基板の一部からなり、前記基準圧室を区画するように前記半導体基板の表層部に形成され、前記基準圧室に連通した貫通孔が形成されたダイヤフラムと、
    　前記基準圧室の内壁面のうち、前記ダイヤフラムの前記基準圧室への対向面である天井面と、この天井面に対向する底面との少なくとも一方に形成されたエッチングストップ層と、
    　前記貫通孔内に配置された埋め込み材と、
    　前記ダイヤフラムの周囲を取り囲み、当該ダイヤフラムを前記半導体基板の他の部分から分離する分離絶縁層とを含む、静電容量型圧力センサ。
  17. 　前記エッチングストップ層が絶縁層である、請求項１６に記載の静電容量型圧力センサ。
  18. 　前記ダイヤフラムに接続された第１配線と、
    　前記半導体基板において前記分離絶縁層によって前記ダイヤフラムから絶縁された部分に接続された第２配線とをさらに含む、請求項１７に記載の静電容量型圧力センサ。
  19. 　前記分離絶縁層が、前記基準圧室の底面よりも深い位置まで前記半導体基板内に延びている、請求項１６に記載の静電容量型圧力センサ。
  20. 　前記貫通孔の側壁を覆うように筒状に形成され、前記ダイヤフラムから前記基準圧室内に突出した側壁絶縁層をさらに含む、請求項１６に記載の静電容量型圧力センサ。
  21. 　前記半導体基板に形成された集積回路デバイスを有する集積回路部をさらに含む、請求項１６に記載の静電容量型圧力センサ。
  22. 　半導体基板の表面から所定の深さの位置に第１のエッチングストップ層を形成する工程と、
    　前記半導体基板において、前記第１のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを、前記第１のエッチングストップ層よりも深くなるように形成するトレンチ形成工程と、
    　前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、
    　前記半導体基板の表面から前記第１のエッチングストップ層を貫通する深さの孔を形成する工程と、
    　前記孔内にエッチング剤を導入して前記第１のエッチングストップ層下の基板材料をエッチングすることにより、前記第１のエッチングストップ層の下方に基準圧室を形成し、前記第１のエッチングストップ層の上にダイヤフラムを形成するエッチング工程と、
    　前記孔内に埋め込み材を配置する工程とを含む、静電容量型圧力センサの製造方法。
  23. 　半導体基板の表面から所定の深さの位置に第１のエッチングストップ層を形成する工程と、
    　前記半導体基板において前記第１のエッチングストップ層よりも深い位置に第２のエッチングストップ層を形成する工程と、
    　前記半導体基板において、前記第１のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを、前記第１のエッチングストップ層よりも深くなるように形成するトレンチ形成工程と、
    　前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、
    　前記半導体基板の表面から前記第１のエッチングストップ層を貫通して前記第１のエッチングストップ層と前記第２のエッチングストップ層との間の深さ位置に底面を有する孔を形成する工程と、
    　前記孔内にエッチング剤を導入して前記第１のエッチングストップ層下の基板材料をエッチングすることにより、前記第１のエッチングストップ層と前記第２のエッチングストップ層との間に基準圧室を形成し、前記第１のエッチングストップ層の上にダイヤフラムを形成するエッチング工程と、
    　前記孔内に埋め込み材を配置する工程とを含む、静電容量型圧力センサの製造方法。
  24. 　半導体基板の表面から所定の深さの位置に第２のエッチングストップ層を形成する工程と、
    　前記半導体基板において、前記第２のエッチングストップ層の上方の所定領域を取り囲む環状トレンチを形成するトレンチ形成工程と、
    　前記環状トレンチに分離絶縁層を埋め込むトレンチ埋め込み工程と、
    　前記半導体基板の表面から前記第２のエッチングストップ層よりも浅い孔を形成する工程と、
    　前記孔内にエッチング剤を導入して前記孔の下部の基板材料をエッチングすることにより、前記第２のエッチングストップ層の上に基準圧室を形成し、前記基準圧室の上方にダイヤフラムを形成するエッチング工程と、
    　前記孔内に埋め込み材を配置する工程とを含む、静電容量型圧力センサの製造方法。
  25. 　前記エッチングストップ層を形成する工程が、前記半導体基板に窒素イオンまたは酸素イオンを打ち込むイオン打ち込み工程と、前記イオン打ち込み工程後に前記半導体基板に対して熱処理を施す熱処理工程とを含む、請求項２２に記載の静電容量型圧力センサの製造方法。
  26. 　前記ダイヤフラムに第１配線を接続する工程と、
    　前記半導体基板において前記分離絶縁層によって前記ダイヤフラムから絶縁された部分に第２配線を接続する工程とをさらに含む、請求項２２に記載の静電容量型圧力センサの製造方法。
  27. 　前記エッチング工程は、
    　前記孔の側壁に側壁絶縁層を形成する工程と、
    　前記孔内にエッチング剤を導入して前記半導体基板の材料を等方性エッチングする工程とをさらに含む、請求項２２に記載の静電容量型圧力センサの製造方法。
  28. 　前記半導体基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含む、請求項２２に記載の静電容量型圧力センサの製造方法。
  29. 　半導体基板に凹部を形成する工程と、
    　前記凹部の内壁面に絶縁層を形成する工程と、
    　前記凹部内に導体層を埋め込む工程と、
    　前記導体層の表面から前記導体層および絶縁層を貫通する貫通孔を形成する工程と、
    　前記貫通孔内にエッチング剤を導入することにより、前記絶縁層の下方に基準圧室を形成する工程と、
    　前記貫通孔に埋め込み材を埋め込む工程とを含む、静電容量型圧力センサの製造方法。
  30. 　前記基準圧室を形成する工程が、前記基準圧室が前記凹部よりも広い領域に至るように前記絶縁層の下方の前記半導体基板の材料をエッチングする工程を含む、請求項２９に記載の静電容量型圧力センサの製造方法。
  31. 　前記凹部を形成する前に、前記凹部を形成する予定の領域を取り囲み、かつ、前記基準圧室を形成する予定の深さよりも深い環状トレンチを前記半導体基板に形成する工程と、
    　前記環状トレンチにエッチングストップ層を埋め込むトレンチ埋め込み工程とを含む、請求項３０に記載の静電容量型圧力センサの製造方法。
  32. 　前記貫通孔を形成する工程は、
    　前記導体層の表面から前記絶縁層に至る第１孔部を形成する工程と、
    　前記第１孔部の内側壁に側壁絶縁層を形成する工程と、
    　前記側壁絶縁層の内側の領域において前記絶縁層を貫通する第２孔部を形成する工程とを含む、請求項２９に記載の静電容量型圧力センサの製造方法。
  33. 　前記半導体基板に前記凹部を形成する工程の前に、前記半導体基板において前記基準圧室の底面が形成される予定の深さの位置に第２のエッチングストップ層を形成する工程をさらに含む、請求項２９に記載の静電容量型圧力センサの製造方法。
  34. 　前記半導体基板において前記基準圧室が形成される領域以外の領域に集積回路デバイスを形成する工程をさらに含む、請求項２９に記載の静電容量型圧力センサの製造方法。
  35. 　導体層を含むダイヤフラムと、
    　前記ダイヤフラムの周端面および下面に接する絶縁層と、
    　前記絶縁層によって区画された基準圧室を前記ダイヤフラムの下方に有し、前記絶縁層を介して前記ダイヤフラムの周縁部を支持する半導体基板とを含み、
    　前記導体層および絶縁層を貫通して前記基準圧室に至る貫通孔が形成されており、この貫通孔に埋め込み材が埋め込まれている、静電容量型圧力センサ。
  36. 　前記基準圧室が前記導体層よりも広い領域に至るように形成されていることを特徴とする、請求項３５に記載の静電容量型圧力センサ。
  37. 　前記基準圧室の側面を区画するように前記基準圧室を取り囲み、前記基準圧室の底面よりも深い位置まで前記半導体基板内に延びるエッチングストップ層をさらに含む、請求項３６に記載の静電容量型圧力センサ。
  38. 　前記貫通孔の内側壁を覆うように筒状に形成され、前記基準圧室にはみ出ないように前記貫通孔内に配置された側壁絶縁層をさらに含む、請求項３５に記載の静電容量型圧力センサ。
  39. 　前記基準圧室の底面に形成された第２のエッチングストップ層をさらに含む、請求項３５に記載の静電容量型圧力センサ。
  40. 　前記半導体基板に形成された集積回路デバイスを有する集積回路部をさらに含む、請求項３５に記載の静電容量型圧力センサ。
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