WO2011135758A1 - 液晶表示装置 - Google Patents

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liquid crystal
subpixel
crystal display
display device
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吉田裕志
武田悠二郎
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device having a multi-pixel structure.
  • Such an active matrix type liquid crystal display device includes a liquid crystal display panel as a display unit composed of a plurality of pixels arranged in a matrix, and a main part thereof.
  • a plurality of data signal lines hereinafter referred to as “source bus lines”
  • a plurality of scanning signal lines hereinafter referred to as “gate bus lines”
  • CS bus lines a plurality of storage capacitor lines
  • One pixel corresponds to each of the intersections of the plurality of source bus lines and gate bus lines.
  • the liquid crystal display panel is provided in common to the above-described plurality of pixels arranged in a matrix, and the common electrode (or the pixel electrode included in each pixel and the liquid crystal layer sandwiched therebetween) (or Counter electrode).
  • the problem of viewing angle characteristics is that the ⁇ characteristics at the time of front observation and the ⁇ characteristics at the time of oblique observation are different, that is, the viewing angle dependence of the ⁇ characteristics.
  • sexual problems are newly emerging.
  • the ⁇ characteristic is the gradation dependency of the display luminance.
  • the fact that the ⁇ characteristic is different between the front direction and the diagonal direction means that the gradation display state differs depending on the observation direction. This is particularly a problem when displaying, or when displaying TV broadcasts and the like.
  • liquid crystal display device liquid crystal display device having a multi-pixel structure
  • ⁇ characteristics in particular, white floating characteristics
  • display or drive may be referred to as area gradation display, area gradation drive, multi-pixel display, or multi-pixel drive.
  • the active matrix substrate is manufactured by repeating a process of depositing a semiconductor film, an insulating film, and a conductor film on an insulating substrate and a process of patterning these films. For this reason, generation of defective TFTs for which normal TFT characteristics cannot be obtained, and occurrence of short circuits and disconnections in the scanning wiring and signal wiring are inevitable. In a liquid crystal display device manufactured using a TFT substrate having such a defect, there is a defective pixel (pixel defect) in which a normal voltage is not applied and a predetermined display cannot be performed.
  • Patent Document 1 Although the defect correction method described in Patent Document 1 can correct a defective pixel, it can only make the defective pixel inconspicuous by blackening the defective pixel, and normalizing the defective pixel. There was a problem that could not.
  • an object of the present invention is to provide a liquid crystal display device capable of normalizing defective pixels in a multi-pixel display liquid crystal display device. .
  • a liquid crystal display device includes a data signal line, a scanning signal line intersecting the data signal line, and a plurality of pixels having a first subpixel and a second subpixel.
  • the first subpixel includes a first switching element connected to the data signal line and the scanning signal line, a first pixel electrode connected to a drain electrode of the first switching element, and a second pixel.
  • the sub-pixel has a second switching element connected to the data signal line and the scanning signal line, and a second pixel electrode connected to the drain electrode of the second switching element, and the pixel is a drain electrode of the first switching element.
  • a wiring for connecting the drain electrode of the second switching element is a wiring for connecting the drain electrode of the second switching element.
  • the pixel includes a wiring for connecting the drain electrode of the first switching element and the drain electrode of the second switching element. Therefore, for example, even when the input of the data signal from the data signal line in the first subpixel is blocked by the disconnection of the source electrode of the first switching element, the first subpixel in which the disconnection has occurred is detected. A data signal can be input from the second subpixel side where no disconnection occurs. Accordingly, since the same data signal can be input to the first subpixel and the second subpixel, the first pixel electrode and the second pixel electrode can be set to the same potential, and the first subpixel and the second subpixel can be set to the same potential. It is possible to perform the same gradation display in the two subpixels. As a result, the defective pixel can be corrected to make the defective pixel inconspicuous, and the defective pixel can be normalized. In particular, defective pixels can be normalized in a multi-pixel display liquid crystal display device having sub-pixels.
  • a liquid crystal display device of the present invention is a liquid crystal display device including a data signal line, a scanning signal line intersecting the data signal line, and a plurality of pixels having a first subpixel and a second subpixel.
  • the sub-pixel has a first switching element connected to the data signal line and the scanning signal line, and a first pixel electrode connected to the drain electrode of the first switching element, and the second sub-pixel includes the data signal line and A second switching element connected to the scanning signal line; and a second pixel electrode connected to a drain electrode of the second switching element.
  • the pixel is connected to the first pixel electrode and the second pixel electrode. It is characterized by having wiring.
  • the pixel includes a wiring for connecting the first pixel electrode and the second pixel electrode. Therefore, for example, even when the input of the data signal from the data signal line in the first subpixel is blocked by the disconnection of the source electrode of the first switching element, the first subpixel in which the disconnection has occurred is detected. A data signal can be input from the second subpixel side where no disconnection occurs. Accordingly, since the same data signal can be input to the first subpixel and the second subpixel, the first pixel electrode and the second pixel electrode can be set to the same potential, and the first subpixel and the second subpixel can be set to the same potential. It is possible to perform the same gradation display in the two subpixels. As a result, the defective pixel can be corrected to make the defective pixel inconspicuous, and the defective pixel can be normalized. In particular, defective pixels can be normalized in a multi-pixel display liquid crystal display device having sub-pixels.
  • the wiring and the scanning signal line may be formed of the same material.
  • the wiring can be formed simultaneously with the formation of the scanning signal line, it is possible to provide the wiring without increasing the number of manufacturing steps.
  • the arrangement of the plurality of pixels may be a delta arrangement.
  • defective pixels can be corrected to make pixel defects of defective pixels inconspicuous, and normalization of defective pixels can be performed.
  • defective pixels can be normalized in a multi-pixel display liquid crystal display device having sub-pixels.
  • FIG. 5 is a pixel arrangement diagram for explaining normal halftone display. In the liquid crystal display device according to the embodiment of the present invention, it is a pixel arrangement diagram showing a state in which the defective pixels are normalized.
  • FIG. 1 is a plan view showing an overall configuration of a liquid crystal display device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the liquid crystal display device according to an embodiment of the present invention
  • 3 is a diagram for explaining a pixel division structure (multi-pixel structure) in the liquid crystal display device according to the embodiment of the present invention
  • FIGS. 4 and 5 are liquid crystal displays according to the embodiment of the present invention. It is an equivalent circuit diagram which shows the electrical constitution of 1 pixel in an apparatus.
  • the liquid crystal display device 1 includes a TFT substrate 2 that is a first substrate, a CF substrate 3 that is a second substrate disposed opposite to the TFT substrate 2, a TFT substrate 2, And a liquid crystal layer 4 which is a display medium layer sandwiched between CF substrates 3.
  • the liquid crystal display device 1 is sandwiched between the TFT substrate 2 and the CF substrate 3, and a seal provided in a frame shape for adhering the TFT substrate 2 and the CF substrate 3 to each other and enclosing the liquid crystal layer 4.
  • the material 40 is provided.
  • the liquid crystal layer 4 is formed of a nematic liquid crystal material having a negative dielectric anisotropy, and in a state where no voltage is applied (a state where a voltage whose absolute value is smaller than the threshold voltage is applied)
  • a vertically aligned liquid crystal layer that is aligned substantially perpendicular to the substrate surface typically a pretilt angle of 85 ° or more
  • a pretilt angle of 85 ° or more can be used.
  • the sealing material 40 is formed so as to circulate around the liquid crystal layer 4, and the TFT substrate 2 and the CF substrate 3 are bonded to each other via the sealing material 40.
  • the liquid crystal display device 1 includes a plurality of photo spacers (not shown) for regulating the thickness of the liquid crystal layer 4 (that is, the cell gap).
  • the liquid crystal display device 1 is formed in a rectangular shape, and in the side direction of the liquid crystal display device 1, the TFT substrate 2 protrudes from the CF substrate 3.
  • a plurality of display wirings such as a gate bus line and a source bus line, which will be described later, are drawn out to form a terminal region T.
  • a display area D for displaying an image is defined in an area where the TFT substrate 2 and the CF substrate 3 overlap.
  • the display area D is configured by arranging a plurality of pixels 10 as the minimum unit of an image in a matrix.
  • the sealing material 40 is provided in a rectangular frame shape surrounding the entire periphery of the display area D.
  • the pixel 10 included in the liquid crystal display device 1 is divided into a first sub-pixel 10a and a second sub-pixel 10b, and the first sub-pixel 10a and the second sub-pixel 10b are respectively A thin film transistor (TFT) 5a that is a first switching element, a thin film transistor 5b that is a second switching element, and auxiliary capacitors C sa and C sb are connected.
  • TFT thin film transistor
  • the source bus line 7 and the gate bus line 12 are provided in the pixel 10 so as to cross each other.
  • the gate electrodes Ga and Gb of the thin film transistors 5a and 5b are connected to the gate bus line 12, and the source electrodes Sa and Sb of the thin film transistors 5a and 5b are connected to the common source bus line 7.
  • the gate electrodes Ga and Gb are connected to the gate bus line 12 near the intersection of both signal lines, and the vicinity of the intersection.
  • the source electrodes Sa and Sb are connected to the source bus line 7, and the drain electrodes Da and Db are connected to the pixel electrodes 9a and 9b.
  • the thin film transistors 5a and 5b are turned on when the gate bus line 12 is selected, and are turned off when the gate bus line 12 is not selected.
  • a plurality of CS bus lines 8a and 8b are formed so as to extend in parallel with the gate bus line 12, and auxiliary capacitors C sa and C sb are provided in parallel with the liquid crystal capacitors C lca and C lcb . .
  • the auxiliary capacitors C sa and C sb are connected to the CS bus lines 8a and 8b, respectively.
  • the auxiliary capacitors C sa and C sb are provided opposite to the auxiliary capacitor electrodes (not shown) electrically connected to the pixel electrodes 9a and 9b, respectively, and electrically connected to the CS bus lines 8a and 8b.
  • an auxiliary capacitor counter electrode (not shown) connected to each other, and an insulating layer (not shown) provided between the auxiliary capacitor electrode and the auxiliary capacitor counter electrode.
  • auxiliary capacitance counter electrodes of the auxiliary capacitances C sa and C sb are independent from each other, and different auxiliary capacitor counter voltages (voltages supplied to the auxiliary capacitor counter electrodes) are supplied from the CS bus lines 8a and 8b, respectively. ing.
  • widths of the portions of the CS bus lines 8a and 8b that overlap the pixel electrodes 9a and 9b may be changed according to the size of the capacitance value required for each of the auxiliary capacitors C sa and C sb .
  • each pixel 10 is not limited to two.
  • a third subpixel that can apply a voltage different from that of the first subpixel 10a and the second subpixel 10b.
  • it is good also as a structure which has.
  • the pixel electrode 9a provided in the first subpixel 10a is connected to the source bus line 7 via the thin film transistor 5a, and a common electrode (counter electrode) 24 is disposed so as to face the pixel electrode 9a. ing. Further, the liquid crystal layer 4 is sandwiched between the pixel electrode 9a and the common electrode 24 as a display medium layer to form a liquid crystal capacitance C lca .
  • the pixel electrode 9b provided in the second subpixel 10b is connected to the source bus line 7 via the thin film transistor 5b, and the common electrode 24 is disposed so as to face the pixel electrode 9b. Yes. Further, the liquid crystal layer 4 is sandwiched between the pixel electrode 9b and the common electrode 24 as a display medium layer to form a liquid crystal capacitance C lcb .
  • the liquid crystal display device 1 when a gate signal is sent from the gate bus line 12 and the thin film transistors 5 a and 5 b are turned on in the pixel 10 (first subpixel 10 a and second subpixel 10 b), the source bus A data signal is sent from the line 7 and a predetermined charge is written to the pixel electrodes 9a and 9b via the source electrode and the drain electrode. As a result, a potential difference is generated between the pixel electrodes 9a and 9b and the common electrode 24. A predetermined voltage is applied to 4. And in the liquid crystal display device 1, by adjusting the transmittance of light incident from a light source such as a backlight by utilizing the change in the alignment state of liquid crystal molecules according to the magnitude of the applied voltage, An image is displayed.
  • a light source such as a backlight
  • the storage capacitor counter electrode is electrically independent for each of the first subpixel 10a and the second subpixel 10b, and the storage capacitor counter voltage supplied to the CS bus lines 8a and 8b is changed.
  • the effective voltage applied to the liquid crystal layer 4 of the first sub-pixel 10a and the liquid crystal layer 4 of the second sub-pixel 10b is made different by using capacitive division.
  • the liquid crystal layer 4 of each of the first sub-pixel 10a and the second sub-pixel 10b is adjusted.
  • the magnitude of the effective voltage to be applied can be controlled.
  • the number of signal lines is the same as that of the conventional liquid crystal display device, and the configuration of the signal line driving circuit can be the same as that used in the conventional liquid crystal display device.
  • the effective voltages applied to the liquid crystal capacitors C lca and C lcb are not necessarily different for all gray scale voltages. In the lowest gray scale (black display state) and the highest gray scale (white display state), The same voltage may be applied to each of the liquid crystal capacitors C lca and C lcb to display the same luminance (gradation).
  • the multi-pixel driving may be performed only in a region where the viewing angle dependency of the ⁇ characteristic is large (for example, a region lower than a predetermined halftone (for example, 100/255 gradation)).
  • wirings 42 for connecting the drain electrodes Da and Db of the first and second subpixels 10a and 10b are provided. There is a feature in the point.
  • the source electrode Sa of the thin film transistor 5a provided in the first subpixel 10a is disconnected, and the disconnection of the source electrode Sa causes the first subpixel 10a to break.
  • the drain electrode Da and the second subpixel 10a are connected to the second subpixel 10a. Since the drain electrode Db of the sub-pixel 10b can be connected via the wiring 42, a signal is input from the second sub-pixel 10b that is not disconnected to the first sub-pixel 10a that is disconnected. be able to.
  • the pixel electrodes 9a and 9b can be set to the same potential, and the first subpixel 10a and the second subpixel 10b In the sub-pixel 10b, the same gradation display can be performed.
  • the generated first subpixel 10a can be displayed with the same gradation as the second subpixel 10b constituting the same pixel 10.
  • the first sub-pixel 10a and the second sub-pixel 10b can be displayed with the same gradation even in the lowest gradation (black display state) and the highest gradation (white display state).
  • the defective pixel can be corrected to make the defective pixel inconspicuous and to normalize the defective pixel.
  • the liquid crystal display device 1 for multi-pixel display it is possible to normalize defective pixels.
  • a pixel 10 in which a defect has occurred is half a pixel (that is, a defect has occurred) compared to a normal pixel 10 in which a defect has not occurred.
  • the first sub-pixel 10a) is bright.
  • the difference in gradation between the pixel 10 in which a defect occurs in halftone display and the pixel 10 in which no defect occurs is recognized by the naked eye. It can be said that it is difficult to do. Therefore, the pixel defect of the defective pixel can be made inconspicuous, and the defective pixel can be normalized.
  • the material for forming the wiring 42 is not particularly limited.
  • the wiring 42 can be formed of a material for forming the source bus line 7 (for example, aluminum or titanium). In this case, since the wiring 42 can be formed simultaneously with the formation of the source bus line 7, the wiring 42 can be provided without increasing the number of manufacturing steps.
  • connection method between the wiring 42 and the drain electrodes Da and Db is not particularly limited.
  • the connection can be made by laser melt. More specifically, as shown in FIG. 8, by arranging the wiring 42 below the drain electrodes Da and Db and irradiating the laser beam L from the drain electrodes Da and Db side, as shown in FIG. The wiring 42 is connected to the drain electrodes Da and Db.
  • the wiring 42 and the drain electrodes Da and Db can be easily and reliably connected.
  • the pixel 10 is provided with a wiring 42 for connecting the drain electrode Da of the thin film transistor 5a included in the first subpixel 10a and the drain electrode Db of the thin film transistor 5b included in the second subpixel 10b. It is configured. Therefore, for example, even when the input of the data signal from the source bus line 7 is interrupted in the first subpixel 10a due to the disconnection of the source electrode Sa of the thin film transistor 5a, the disconnection occurs in the first subpixel 10a. On the other hand, a data signal can be input from the second subpixel 10b in which no disconnection occurs.
  • the same data signal can be input to the first subpixel 10a and the second subpixel 10b, the same gradation display can be performed in the first subpixel 10a and the second subpixel 10b. Become. As a result, the defective pixel can be corrected to make the defective pixel inconspicuous, and the defective pixel can be normalized.
  • the wiring 42 and the source bus line 7 are formed of the same material. Therefore, since the wiring 42 can be formed simultaneously with the formation of the source bus line 7, the wiring 42 can be provided without increasing the number of manufacturing steps.
  • the present invention can be applied to a liquid crystal display device having any pixel arrangement as long as the liquid crystal display device has a multi-pixel structure.
  • the present invention can be applied to a liquid crystal display device shown in FIG. 10 in which the arrangement of the plurality of pixels 10 is a delta arrangement.
  • the “delta arrangement” referred to here is, for example, that the square pixels 10 are periodically arranged linearly in one direction and the pixels 10 are zigzag arranged in a direction orthogonal to the one direction.
  • the wiring 42 for connecting the drain electrode Da and the drain electrode Db is provided.
  • a wiring 43 for connecting the pixel electrode 9b to the pixel electrode 9b may be provided.
  • the wiring 43 and the pixel electrodes 9a and 9b can be connected by using laser melt, as shown in FIG.
  • the present invention can also be applied to a liquid crystal display device in which the arrangement of the plurality of pixels 10 is a delta arrangement.
  • liquid crystal display device that includes a plurality of pixels, and each of the plurality of pixels includes a first subpixel and a second subpixel.

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Abstract

　本発明の液晶表示装置（１）は、ソースバスライン（７）と、ソースバスライン（７）と交差するゲートバスライン（１２）と、第１副画素（１０ａ）及び第２副画素（１０ｂ）を有する複数の画素（１０）とを備えている。ここで、第１副画素（１０ａ）は、ソースバスライン（７）及びゲートバスライン（１２）に接続された薄膜トランジスタ（５ａ）と、薄膜トランジスタ（５ａ）のドレイン電極（Ｄａ）に接続された画素電極（９ａ）を有し、第２副画素（１０ｂ）は、ソースバスライン（７）及びゲートバスライン（１２）に接続された薄膜トランジスタ（５ｂ）と、薄膜トランジスタ（５ｂ）のドレイン電極（Ｄｂ）に接続された画素電極（９ｂ）を有している。そして、画素（１０）は、ドレイン電極（Ｄａ）とドレイン電極（Ｄｂ）とを接続するための配線（４２）を備えている。

Description

液晶表示装置
　本発明は、液晶表示装置に関し、特に、マルチ画素構造を有する液晶表示装置に関する。
　近年、携帯電話、携帯ゲーム機等のモバイル型端末機器やノート型パソコン等の各種電子機器の表示パネルとして、薄くて軽量であるとともに、低電圧で駆動でき、かつ消費電力が少ないという長所を有するアクティブマトリクス型の液晶表示装置が広く使用されている。
　このようなアクティブマトリクス型の液晶表示装置は、マトリクス状に配置された複数の画素からなる表示部としての液晶表示パネルと、その駆動回路とから主要部が構成されている。液晶表示パネルには、複数のデータ信号線（以下、「ソースバスライン」という。）と複数の走査信号線（以下、「ゲートバスライン」という。）が互いに交差するように格子状に形成されており、さらに、複数のゲートバスラインと平行に延在するように複数の補助容量線（以下、「ＣＳバスライン」という。）が形成されている。これら複数のソースバスラインとゲートバスラインとの交差点のそれぞれには１つの画素が対応している。また、液晶表示パネルは、マトリクス状に配置された上述の複数の画素に共通に設けられ、各画素に含まれる画素電極と液晶層とを挟んで対向するように配置された共通電極（または、対向電極）を備えている。
　また、液晶表示装置の表示品位の改善が進む状況下において、今日では視野角特性の問題点として、正面観測時のγ特性と斜め観測時のγ特性が異なる点、即ち、γ特性の視角依存性の問題が新たに顕在化してきた。ここで、γ特性とは表示輝度の階調依存性であり、γ特性が正面方向と斜め方向で異なるということは、階調表示状態が観測方向によって異なることとなるため、写真等の画像を表示する場合や、またＴＶ放送等を表示する場合に特に問題となる。
　そこで、１つの画素を明るさの異なる複数の副画素に分割することによって、γ特性の視角依存性、特に、白浮き特性を改善することができる液晶表示装置（マルチ画素構造を有する液晶表示装置）が提案されている。本明細書において、このような表示あるいは駆動を面積階調表示、面積階調駆動、マルチ画素表示またはマルチ画素駆動などと呼ぶことがある。
　また、アクティブマトリクス基板は、絶縁性基板上に、半導体膜や絶縁膜、導体膜を堆積する工程と、これらの膜をパターニングする工程とを繰り返すことによって作製される。そのため、正常なＴＦＴ特性が得られない欠陥ＴＦＴの発生や、走査配線や信号配線における短絡や断線の発生が避けられない。このような欠陥を有するＴＦＴ基板を用いて製造された液晶表示装置には、正常な電圧が印加されず、所定の表示ができない不良画素（画素欠陥）が存在する。
　そこで、不良画素の画素電極を信号配線に直結することにより、画素欠陥を目立たなくする欠陥修正方法が提案されている。
　例えば、薄膜トランジスタの特性不良や、ソース－ドレイン間のリークにより、ソースバスラインからの信号入力が正常に行えない場合は、薄膜トランジスタがＯＦＦ（即ち、本来、ドレインに電位が書き込まれないタイミング）の際に、電位が書き込まれてしまい、不良部の表示品位が安定しない。従って、液晶層に印加される電圧を安定させるべく、薄膜トランジスタのドレインとＣＳバスラインとを接続する方法が提案されている。この方法によれば、液晶層に印加される電圧を、常にＣＳバスラインと共通電極との電位差として安定化することができ、ノーマリーブラック（電圧無印加時に黒表示）方式において黒点化することによりに不良画素を修正することができる（例えば、特許文献１参照）。
特開２００４－１１７７５３号公報
　しかし、上記特許文献１に記載の欠陥修正方法では、不良画素の修正を行うことはできるものの、不良画素を黒点化して画素欠陥を目立たなくすることしかできず、不良画素の正常化を行うことができないという問題があった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、特に、マルチ画素表示の液晶表示装置において、不良画素の正常化を行うことができる液晶表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の液晶表示装置は、データ信号線と、データ信号線と交差する走査信号線と、第１副画素及び第２副画素を有する複数の画素とを備える液晶表示装置であって、第１副画素は、データ信号線及び走査信号線に接続された第１スイッチング素子と、第１スイッチング素子のドレイン電極に接続された第１画素電極を有し、第２副画素は、データ信号線及び走査信号線に接続された第２スイッチング素子と、第２スイッチング素子のドレイン電極に接続された第２画素電極を有し、画素は、第１スイッチング素子のドレイン電極と第２スイッチング素子のドレイン電極とを接続するための配線を備えていることを特徴とする。
　同構成によれば、画素が、第１スイッチング素子のドレイン電極と第２スイッチング素子のドレイン電極とを接続するための配線を備える構成としている。従って、例えば、第１スイッチング素子のソース電極の断線により、第１副画素においてデータ信号線からのデータ信号の入力が遮断された場合であっても、断線が発生した第１副画素に対して、断線の発生していない第２副画素側からデータ信号を入力することができる。従って、第１副画素と第２副画素に同一のデータ信号を入力することができるため、第１画素電極と第２画素電極とを同電位に設定することができ、第１副画素と第２副画素において、同一の階調表示を行うことが可能になる。その結果、不良画素の修正を行って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。特に、副画素を有するマルチ画素表示の液晶表示装置において、不良画素の正常化を行うことができる。
　本発明の液晶表示装置は、データ信号線と、データ信号線と交差する走査信号線と、第１副画素及び第２副画素を有する複数の画素とを備える液晶表示装置であって、第１副画素は、データ信号線及び走査信号線に接続された第１スイッチング素子と、第１スイッチング素子のドレイン電極に接続された第１画素電極を有し、第２副画素は、データ信号線及び走査信号線に接続された第２スイッチング素子と、第２スイッチング素子のドレイン電極に接続された第２画素電極を有し、画素は、第１画素電極と第２画素電極とを接続するための配線を備えていることを特徴とする。
　同構成によれば、画素が、第１画素電極と第２画素電極とを接続するための配線を備える構成としている。従って、例えば、第１スイッチング素子のソース電極の断線により、第１副画素においてデータ信号線からのデータ信号の入力が遮断された場合であっても、断線が発生した第１副画素に対して、断線の発生していない第２副画素側からデータ信号を入力することができる。従って、第１副画素と第２副画素に同一のデータ信号を入力することができるため、第１画素電極と第２画素電極とを同電位に設定することができ、第１副画素と第２副画素において、同一の階調表示を行うことが可能になる。その結果、不良画素の修正を行って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。特に、副画素を有するマルチ画素表示の液晶表示装置において、不良画素の正常化を行うことができる。
　また、本発明の液晶表示装置においては、配線と走査信号線とが、同一の材料により形成されていてもよい。　　
　同構成によれば、走査信号線の形成と同時に配線を形成することができるため、製造工程数を増加することなく、配線を設けることが可能になる。
　また、本発明の液晶表示装置においては、複数の画素の配列がデルタ配列であってもよい。
　本発明によれば、不良画素の修正を行って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。特に、副画素を有するマルチ画素表示の液晶表示装置において、不良画素の正常化を行うことができる。
本発明の実施形態に係る液晶表示装置の全体構成を示す平面図である。 本発明の実施形態に係る液晶表示装置の断面図である。 本発明の実施形態に係る液晶表示装置における画素分割構造（マルチ画素構造）を説明するための図である。 本発明の実施形態に係る液晶表示装置における１画素の電気的構成を示す等価回路図である。 本発明の実施形態に係る液晶表示装置における１画素の電気的構成を示す等価回路図である。 正常な中間調の表示を説明するための画素の配列図である。 本発明の実施形態に係る液晶表示装置において、不良画素の正常化を行った状態を示す画素の配列図である。 本発明の実施形態に係る液晶表示装置において、配線とドレイン電極とを接続する方法を説明するための図である。 本発明の実施形態に係る液晶表示装置において、配線とドレイン電極とを接続する方法を説明するための図である。 本発明の実施形態に係る液晶表示装置におけるデルタ配列を説明するための図である。 本発明の実施形態に係る液晶表示装置の変形例を説明するための図である。 本発明の実施形態に係る液晶表示装置の変形例を説明するための図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　図１は、本発明の実施形態に係る液晶表示装置の全体構成を示す平面図であり、図２は、本発明の実施形態に係る液晶表示装置の断面図である。また、図３は、本発明の実施形態に係る液晶表示装置における画素分割構造（マルチ画素構造）を説明するための図であり、図４、図５は、本発明の実施形態に係る液晶表示装置における１画素の電気的構成を示す等価回路図である。
　図１、図２に示す様に、液晶表示装置１は、第１基板であるＴＦＴ基板２と、ＴＦＴ基板２に対向して配置された第２基板であるＣＦ基板３と、ＴＦＴ基板２及びＣＦ基板３の間に挟持して設けられた表示媒体層である液晶層４とを備えている。また、液晶表示装置１は、ＴＦＴ基板２とＣＦ基板３との間に狭持され、ＴＦＴ基板２及びＣＦ基板３を互いに接着するとともに液晶層４を封入するために枠状に設けられたシール材４０とを備えている。
　液晶層４としては、例えば、誘電異方性が負のネマチック液晶材料から形成されており、電圧が印加されていない状態（絶対値が閾値電圧よりも小さい電圧が印加されている状態）において、基板面に対して略垂直に配向（典型的にはプレチルト角が８５°以上）する垂直配向型液晶層を使用することができる。
　シール材４０は、液晶層４を周回するように形成されており、ＴＦＴ基板２とＣＦ基板３は、このシール材４０を介して相互に貼り合わされている。なお、液晶表示装置１は、液晶層４の厚み（即ち、セルギャップ）を規制するための複数のフォトスペーサ（不図示）を備えている。
　また、図１に示すように、液晶表示装置１は、矩形状に形成されており、液晶表示装置１の辺方向において、ＴＦＴ基板２がＣＦ基板３よりも突出し、その突出した領域には、後述するゲートバスラインやソースバスライン等の複数の表示用配線が引き出され、端子領域Ｔが構成されている。
　また、液晶表示装置１では、ＴＦＴ基板２及びＣＦ基板３が重なる領域に画像表示を行う表示領域Ｄが規定されている。ここで、表示領域Ｄは、画像の最小単位である画素１０がマトリクス状に複数配列されることにより構成されている。
　また、シール材４０は、図１に示すように、表示領域Ｄの周囲全体を囲む矩形枠状に設けられている。
　また、図３に示すように、液晶表示装置１が備える画素１０は、第１副画素１０ａ及び第２副画素１０ｂに分割されており、第１副画素１０ａ及び第２副画素１０ｂは、それぞれ第１スイッチング素子である薄膜トランジスタ（ＴＦＴ）５ａ、第２スイッチング素子である薄膜トランジスタ５ｂ、および補助容量Ｃｓａ、Ｃｓｂが接続されている。
　また、画素１０には、ソースバスライン７とゲートバスライン１２とが互いに交差して設けられている。そして、薄膜トランジスタ５ａ，５ｂのゲ－ト電極Ｇａ，Ｇｂは、ゲートバスライン１２に接続されており、薄膜トランジスタ５ａ，５ｂのソース電極Ｓａ，Ｓｂは共通のソースバスライン７に接続されている。
　より具体的には、図３、図４に示すように、薄膜トランジスタ５ａ，５ｂは、両信号線の交差部近傍のゲートバスライン１２にゲート電極Ｇａ，Ｇｂが接続されるとともに、その交差部近傍のソースバスライン７にソース電極Ｓａ，Ｓｂが接続され、更に、ドレイン電極Ｄａ，Ｄｂが画素電極９ａ，９ｂに接続されている。
　薄膜トランジスタ５ａ，５ｂは、ゲートバスライン１２が選択状態であるときにオン状態となり、ゲートバスライン１２が非選択状態であるときにオフ状態となる。
　また、ゲートバスライン１２と平行に延在するように複数のＣＳバスライン８ａ，８ｂが形成されており、液晶容量ＣｌｃａとＣｌｃｂに並列に補助容量Ｃｓａ、Ｃｓｂが設けられている。
　補助容量Ｃｓａ、Ｃｓｂは、それぞれＣＳバスライン８ａ，８ｂに接続されている。補助容量Ｃｓａ、Ｃｓｂは、それぞれ画素電極９ａおよび９ｂに電気的に接続された補助容量電極（不図示）と、補助容量電極に対向して設けられ、ＣＳバスライン８ａ，８ｂに電気的に接続された補助容量対向電極（不図示）と、補助容量電極と補助容量対向電極との間に設けられた絶縁層（不図示）によって形成されている。
　補助容量Ｃｓａ、Ｃｓｂの補助容量対向電極は互いに独立しており、それぞれＣＳバスライン８ａ，８ｂから互いに異なる補助容量対向電圧（補助容量対向電極に供給する電圧）が供給される構成となっている。
　なお、それぞれの補助容量Ｃｓａ、Ｃｓｂに求められる容量値の大きさに応じて、各画素電極９ａ，９ｂと重なるＣＳバスライン８ａ，８ｂの部分の幅を変化させればよい。
　また、各画素１０が有する副画素の数（副画素分割数）は２に限られず、例えば、第１副画素１０ａ及び第２副画素１０ｂと異なる電圧を印加することができる第３副画素を更に有する構成としても良い。
　また、第１副画素１０ａに設けられた画素電極９ａは、ソースバスライン７に薄膜トランジスタ５ａを介して接続されており、この画素電極９ａと対向するように共通電極（対向電極）２４が配置されている。また、画素電極９ａと共通電極２４との間に表示媒体層として液晶層４が挟持されて液晶容量Ｃｌｃａが構成されている。
　また、同様に、第２副画素１０ｂに設けられた画素電極９ｂは、ソースバスライン７に薄膜トランジスタ５ｂを介して接続されており、この画素電極９ｂと対向するように共通電極２４が配置されている。また、画素電極９ｂと共通電極２４との間に表示媒体層として液晶層４が挟持されて液晶容量Ｃｌｃｂが構成されている。
　そして、液晶表示装置１は、画素１０（第１副画素１０ａ、第２副画素１０ｂ）において、ゲートバスライン１２からゲート信号が送られて薄膜トランジスタ５ａ，５ｂをオン状態にした場合に、ソースバスライン７からデータ信号が送られてソース電極及びドレイン電極を介して、画素電極９ａ，９ｂに所定の電荷が書き込まれ、画素電極９ａ，９ｂと共通電極２４との間で電位差が生じ、液晶層４に所定の電圧が印加されるように構成されている。そして、液晶表示装置１では、印加された電圧の大きさに応じて、液晶分子の配向状態が変わることを利用して、バックライト等の光源から入射する光の透過率を調整することにより、画像が表示される構成となっている。
　また、液晶表示装置１においては、補助容量対向電極を第１副画素１０ａおよび第２副画素１０ｂ毎に電気的に独立とし、各ＣＳバスライン８ａ，８ｂに供給する補助容量対向電圧を変化させることによって、容量分割を利用して、第１副画素１０ａの液晶層４と第２副画素１０ｂの液晶層４に印加される実効電圧を異ならせる構成となっている。
　そして、補助容量Ｃｓａ、Ｃｓｂの容量値の大きさと補助容量対向電極に供給する電圧の大きさを調節することによって、第１副画素１０ａと第２副画素１０ｂの各々の液晶層４に印加する実効電圧の大きさを制御することができる。
　このような構成により、第１及び第２副画素１０ａ，１０ｂの各々に対して異なる信号電圧を印加する必要がないため、薄膜トランジスタ５ａ，５ｂを共通の信号線に接続し、同じ信号電圧を供給すれば良い。従って、信号線の本数は、従来の液晶表示装置と同じであり、信号線駆動回路の構成も従来の液晶表示装置で用いられるものと同じ構成を採用できる。
　なお、全ての階調電圧について、液晶容量Ｃｌｃａ，Ｃｌｃｂに印加される実効電圧を異ならせる必要は必ずしもなく、最低階調（黒表示状態）および最高階調（白表示状態）においては、各液晶容量Ｃｌｃａ，Ｃｌｃｂに同じ電圧が印加され、同じ輝度（階調）を表示してもよい。
　また、特に、γ特性の視角依存性が大きい領域（例えば、所定の中間調（例えば、１００／２５５階調）よりも低い領域）においてのみ、マルチ画素駆動を行っても良い。
　ここで、本実施形態においては、図４に示すように、画素１０において、第１及び第２副画素１０ａ，１０ｂの各々のドレイン電極Ｄａ，Ｄｂを接続するための配線４２が設けられている点に特徴がある。
　このような構成により、例えば、図４に示すＡの部分において、第１副画素１０ａに設けられた薄膜トランジスタ５ａのソース電極Ｓａに断線が生じ、当該ソース電極Ｓａの断線により、第１副画素１０ａにおいてソースバスライン７からの信号入力が遮断された場合であっても、同一の画素１０を構成する第１及び第２副画素１０ａ，１０ｂにおいて、第１副画素１０ａのドレイン電極Ｄａと第２副画素１０ｂのドレイン電極Ｄｂとを配線４２を介して接続することができるため、断線が発生した第１副画素１０ａに対して、断線の発生していない第２副画素１０ｂから信号を入力することができる。
　即ち、例えば、画素１０を構成する第１及び第２副画素１０ａ，１０ｂのうち、図４に示すＡの部分において、第１副画素１０ａのソース電極Ｓａの断線が発生した場合、図５に示すように、第１副画素１０ａに対してソースバスライン７からのデータ信号の入力が遮断されるが、図４、図５に示すＢの部分において、配線４２を、第１副画素１０ａにおける薄膜トランジスタ５ａのドレイン電極Ｄａと第２副画素１０ｂにおける薄膜トランジスタ５ｂのドレイン電極Ｄｂに接続することにより、薄膜トランジスタ５ａのドレイン電極Ｄａを、配線４２を介して、断線の発生していない第２副画素１０ｂにおける薄膜トランジスタ５ｂのドレイン電極Ｄｂと接続することができる。
　従って、断線が発生した第１副画素１０ａに対して、断線の発生していない第２副画素１０ｂ側からソースバスライン７からのデータ信号を入力することが可能になる。その結果、第１副画素１０ａと第２副画素１０ｂに同一のデータ信号を入力することができるため、画素電極９ａ，９ｂを同電位に設定することができ、第１副画素１０ａと第２副画素１０ｂにおいて、同一の階調表示を行うことが可能になる。
　例えば、図６に示す、３画素×２画素の配列における正常な中間調の表示において、第１副画素１０ａに断線が生じた場合であっても、図７に示すように、断線による不良が生じた第１副画素１０ａを、同一の画素１０を構成する第２副画素１０ｂと同一の階調で表示することが可能になる。なお、図示はしないが、最低階調（黒表示状態）および最高階調（白表示状態）においても、第１副画素１０ａと第２副画素１０ｂを同一の階調で表示することができる。
　その結果、本実施形態においては、上記従来技術とは異なり、不良画素の修正を行って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。特に、マルチ画素表示の液晶表示装置１において、不良画素の正常化を行うことができる。
　なお、中間調表示の場合は、例えば、図７に示すように、不良が発生している画素１０において、不良が発生していない正常な画素１０に比し、半画素（即ち、不良が発生している第１副画素１０ａ）が明るい状態となる。しかしながら、高精細な表示を行うマルチ画素構造においては、中間調表示を行う場合の不良が発生している画素１０と不良が発生していない画素１０との間の階調差は、肉眼では認識することが困難であると言える。従って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。
　また、配線４２を形成する材料としては、特に、限定されないが、例えば、ソースバスライン７を形成する材料（例えば、アルミニウムやチタン）により配線４２を形成することができる。この場合、ソースバスライン７の形成と同時に配線４２を形成することができるため、製造工程数を増加することなく、配線４２を設けることが可能になる。
　また、配線４２とドレイン電極Ｄａ，Ｄｂとの接続方法は、特に限定されないが、例えば、レーザーメルトにより接続することができる。より具体的には、図８に示すように、配線４２をドレイン電極Ｄａ，Ｄｂの下方に配置し、ドレイン電極Ｄａ，Ｄｂ側からレーザ光Ｌを照射することにより、図９に示すように、配線４２とドレイン電極Ｄａ，Ｄｂとを接続する。
　このようなレーザーメルトを使用することにより、容易かつ確実に配線４２とドレイン電極Ｄａ，Ｄｂとを接続することができる。
　以上に説明した本実施形態によれば、以下の効果を得ることができる。
　（１）本実施形態においては、画素１０において、第１副画素１０ａが有する薄膜トランジスタ５ａのドレイン電極Ｄａと第２副画素１０ｂが有する薄膜トランジスタ５ｂのドレイン電極Ｄｂとを接続するための配線４２を設ける構成としている。従って、例えば、薄膜トランジスタ５ａのソース電極Ｓａの断線により、第１副画素１０ａにおいてソースバスライン７からのデータ信号の入力が遮断された場合であっても、断線が発生した第１副画素１０ａに対して、断線の発生していない第２副画素１０ｂからデータ信号を入力することができる。従って、第１副画素１０ａと第２副画素１０ｂに同一のデータ信号を入力することができるため、第１副画素１０ａと第２副画素１０ｂにおいて、同一の階調表示を行うことが可能になる。その結果、不良画素の修正を行って、不良画素の画素欠陥を目立たなくすることができるとともに、不良画素の正常化を行うことができる。
　（２）本実施形態においては、配線４２とソースバスライン７とを、同一の材料により形成する構成としている。従って、ソースバスライン７の形成と同時に配線４２を形成することができるため、製造工程数を増加することなく、配線４２を設けることが可能になる。
　なお、上記実施形態は以下のように変更しても良い。
　本発明は、マルチ画素構造を有する液晶表示装置であれば、どのような画素配列の液晶表示装置にも適用することができる。例えば、図１０に示す、複数の画素１０の配列がデルタ配列である液晶表示装置にも適用することができる。この場合も、上述の（１）～（２）と同様の効果を得ることができる。なお、ここで言う「デルタ配列」とは、例えば、方形状の画素１０を一方の方向について周期的に直線状に配置するとともに、画素１０を一方の方向と直交する方向についてジグザクに配置したものを言う。
　また、上記実施形態においては、ドレイン電極Ｄａとドレイン電極Ｄｂとを接続するための配線４２を設ける構成としたが、図１１に示すように、配線４２の代わりに、画素１０において、画素電極９ａと画素電極９ｂとを接続するための配線４３を設ける構成としても良い。
　この場合も、例えば、画素１０を構成する第１及び第２副画素１０ａ，１０ｂのうち、図１１に示すＡの部分において、第１副画素１０ａのソース電極Ｓａの断線が発生した場合、図１２に示すように、第１副画素１０ａに対してソースバスライン７からのデータ信号の入力が遮断されるが、図１１、図１２に示すＣの部分において、配線４３を、第１副画素１０ａにおける画素電極９ａと第２副画素１０ｂにおける画素電極９ｂとに接続することにより、画素電極９ａを、配線４３を介して、断線の発生していない第２副画素１０ｂにおける画素電極９ｂと接続することができる。従って、上述の（１）と同様の効果を得ることができる。
　なお、この場合も、上述の第１の実施形態の場合と同様に、レーザーメルトを使用することにより、配線４３と画素電極９ａ，９ｂとを接続することができ、上述の図１０に示した、複数の画素１０の配列がデルタ配列である液晶表示装置にも適用することができる。
　本発明の活用例としては、複数の画素を備え、複数の画素の各々が第１副画素及び第２副画素を有する液晶表示装置が挙げられる。
　１　　液晶表示装置
　２　　ＴＦＴ基板
　３　　ＣＦ基板
　４　　液晶層
　５ａ　　薄膜トランジスタ（第１スイッチング素子）
　５ｂ　　薄膜トランジスタ（第２スイッチング素子）
　７　　ソースバスライン（データ信号線）
　８ａ　　ＣＳバスライン
　８ｂ　　ＣＳバスライン
　９ａ　　画素電極（第１画素電極）
　９ｂ　　画素電極（第２画素電極）
　１０　　画素
　１０ａ　　第１副画素
　１０ｂ　　第２副画素
　１２　　ゲートバスライン（走査信号線）
　２４　　共通電極
　４２　　配線
　４３　　配線
　Ｄａ　　ドレイン電極
　Ｄｂ　　ドレイン電極

Claims (4)

  1. 　データ信号線と、
    　前記データ信号線と交差する走査信号線と、
    　第１副画素及び第２副画素を有する複数の画素と
    　を備える液晶表示装置であって、
    　前記第１副画素は、前記データ信号線及び前記走査信号線に接続された第１スイッチング素子と、前記第１スイッチング素子のドレイン電極に接続された第１画素電極を有し、
    　前記第２副画素は、前記データ信号線及び前記走査信号線に接続された第２スイッチング素子と、前記第２スイッチング素子のドレイン電極に接続された第２画素電極を有し、
    　前記画素は、前記第１スイッチング素子のドレイン電極と前記第２スイッチング素子のドレイン電極とを接続するための配線を備えていることを特徴とする液晶表示装置。
  2. 　データ信号線と、
    　前記データ信号線と交差する走査信号線と、
    　第１副画素及び第２副画素を有する複数の画素と
    　を備える液晶表示装置であって、
    　前記第１副画素は、前記データ信号線及び前記走査信号線に接続された第１スイッチング素子と、前記第１スイッチング素子のドレイン電極に接続された第１画素電極を有し、
    　前記第２副画素は、前記データ信号線及び前記走査信号線に接続された第２スイッチング素子と、前記第２スイッチング素子のドレイン電極に接続された第２画素電極を有し、
    　前記画素は、前記第１画素電極と前記第２画素電極とを接続するための配線を備えていることを特徴とする液晶表示装置。
  3. 　前記配線と前記走査信号線とが、同一の材料により形成されていることを特徴とする請求項１に記載の液晶表示装置。
  4. 　前記複数の画素の配列がデルタ配列であることを特徴とする請求項１～請求項３のいずれか１項に記載の液晶表示装置。
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