WO2011121786A1 - マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム - Google Patents

マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム Download PDF

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WO2011121786A1
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core
apl
specific
computing
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PCT/JP2010/055966
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康志 栗原
浩一郎 山下
和美 都
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富士通株式会社
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a multi-core processor system that controls power, a power control method, and a power control program.
  • a baseband processor (hereinafter referred to as “BP”) is in charge of communication and call functions, and an application processor (hereinafter referred to as “APL”) is in charge of other multimedia processing. is doing.
  • the BP causes a DSP (Digital Signal Processor) to process voice codec processing for encoding and decoding voice used in the call function (see, for example, Non-Patent Documents 1 to 3).
  • the DSP is a processor that is created for the purpose of performing specific arithmetic processing at high speed, and is mainly used for audio processing, image processing, and the like.
  • the processor that controls the mobile phone is a heterogeneous multi-core processor system having processors with different processes of BP, APL, and DSP.
  • the APL may have a clock gear function as a function for changing the computing ability.
  • the clock gear function is a function that can change the frequency stepwise. In many cases, the clock gear function of APL can change the frequency in 3 to 5 stages. In this way, the APL can save power by changing the clock gear according to the multimedia processing being executed.
  • a CPU to which a program is assigned is selected depending on whether the power usage is an external power source or a battery drive.
  • a low-performance CPU that is in a power saving state is selected, and there is a problem that the execution speed of the program is always low even if there is room in the battery.
  • the number of floors that can be set with the clock gear is small, so a difference occurs between the computing capability of the multimedia processing being executed and the computing capability of the APL, There was a problem that a surplus of computing power occurred.
  • An object of the present invention is to provide a multi-core processor system, a power control method, and a power control program that reduce power surplus and save power in order to solve the above-described problems caused by the prior art.
  • the disclosed multi-core processor system is configured such that a specific software among a plurality of software is a specific process in another core different from the specific core executing the specific process. If it detects that other software that has the same function and is different from the specific software is running, and detects that other software is running on another core, Of the plurality of software, a required value of computing power between specific software and other software is extracted from a database storing the required value of computing power for each software, and the extracted specific software and other software are Judgment is made on whether the sum of the required values of computing power is less than or equal to that of other cores. Is determined to be less than or equal to the computing capacity value of the other cores, the specific software is assigned to the other cores, and if the specific software is assigned to the other cores, the specific cores must be suspended. To do.
  • This multi-core processor system, power control method, and power control program have the effect of reducing the surplus of computing power and saving power.
  • FIG. 1 is a block diagram showing a multi-core processor system 100.
  • FIG. FIG. 10 is an explanatory diagram showing transition of execution states of CPUs of the multi-core processor system 100. It is explanatory drawing of the execution condition and power consumption of each CPU in the state 302 of FIG. It is explanatory drawing of the execution state and power consumption of each CPU in the state 304 of FIG. It is explanatory drawing of the execution condition and power consumption of each CPU in the state 303 of FIG. 5 is an explanatory diagram illustrating an example of stored contents of a software capability request table 201.
  • FIG. 5 is a flowchart (part 1) illustrating a scheduling process of the multi-core processor system 100.
  • FIG. 6 is a flowchart (part 2) illustrating a scheduling process of the multi-core processor system 100. It is a flowchart which shows a PMU event acquisition process. It is a flowchart which shows an external interruption detection process. It is a flowchart which shows a codec result process. It is a flowchart which shows DSP starting request
  • FIG. 1 is a block diagram showing hardware of the multi-core processor system according to the present embodiment.
  • a multi-core processor system 100 includes a baseband processor (BP) 101, a PMU (Power Management Unit) 102, an application processor (APL) 103, and a DSP 104.
  • BP baseband processor
  • PMU Power Management Unit
  • APL application processor
  • a multi-core processor system is a computer system including a processor having a plurality of cores. If a plurality of cores are mounted, a single processor having a plurality of cores may be used, or a processor group in which single core processors are arranged in parallel may be used.
  • the multi-core processor system 100 may be a heterogeneous multi-core processor system including a plurality of cores having different performances.
  • the multi-core processor system 100 includes a RAM (Random Access Memory) 107 accessible by the BP 101 and a RAM 108 accessible by the APL 103.
  • the multi-core processor system 100 includes a ROM (Read Only Memory) 109, a RAM 110, and a flash ROM 111.
  • the multi-core processor system 100 includes an antenna 105, an RF circuit 106, a display 112, and a keyboard 113 as input / output devices for users and other devices. Each unit is connected by a bus 114.
  • the BP 101 is a processor core that detects a call under the control of the RF circuit 106 and is in charge of communication and a call function. Further, the BP 101 according to the present embodiment distributes the voice codec processing accompanying the call to the APL 103 or the DSP 104 depending on whether or not there is a surplus in the calculation capability of the APL 103.
  • the PMU 102 is a device that manages power consumption for each device. In this embodiment, the PMU 102 causes the APL 103 and the DSP 104 to sleep.
  • APL 103 is a processor core in charge of multimedia processing.
  • the APL 103 is also in charge of the audio codec when there is a surplus in computing capacity.
  • the APL 103 may have a clock gear function as a function that can change the operating frequency of the APL 103 and the RAM 108.
  • the APL 103 can obtain a power saving effect by switching the clock gear according to the load of the software being executed. For example, the APL 103 can change the clock gear to 3 to 5 stages.
  • Specific examples of operating frequencies are 100 [MHz], 200 [MHz], and 600 [MHz].
  • Examples of power consumption corresponding to each operating frequency are 100 [mW] and 200 [mW]. 600 [mW].
  • the DSP 104 is a processor core in charge of the audio codec. There are PCM (Pulse Code Modulation) and ADPCM (Adaptive Differential Pulse Code Modulation) as audio codec formats. Although a dedicated RAM for the DSP 104 is not shown, a dedicated RAM for the DSP 104 may exist. Further, the multi-core processor system 100 may transfer the audio codec processing to the DSP 104 while the APL 103 accesses the RAM 108 and executes the audio codec processing. At that time, the DSP 104 may be connected so that the RAM 108 can be accessed in order to access the intermediate result of the audio codec stored in the RAM 108.
  • PCM Pulse Code Modulation
  • ADPCM Adaptive Differential Pulse Code Modulation
  • the antenna 105 transmits and receives radio signals.
  • the RF circuit 106 is a high-frequency processing unit, and receives data from a network such as the Internet via the antenna 105 and transmits data to the network.
  • the RF circuit 106 includes an A (Analog) / D (Digital) converter, a D / A converter, and the like, and converts data from the network into a digital signal, and converts data from the BP 101 into an analog signal. Or convert to
  • the ROM 109 stores a program such as a boot program.
  • the RAM 110 is used as a work area for the BP 101, the PMU 102, the APL 103, and the DSP 104.
  • the flash ROM 111 stores system software such as an OS (Operating System), application software, and the like.
  • the display 112 displays data such as a document, an image, and function information as well as a cursor, an icon, or a tool box.
  • data such as a document, an image, and function information as well as a cursor, an icon, or a tool box.
  • a TFT liquid crystal display can be adopted as the display 112.
  • the keyboard 113 includes keys for inputting characters, numbers, various instructions, and the like, and inputs data.
  • the numeric keypad transmits an input from the user to the PMU 102 as an external interrupt.
  • FIG. 2 is a block diagram illustrating the multi-core processor system 100.
  • the multi-core processor system 100 includes a detection unit 202, an extraction unit 203, a surplus determination unit 204, an allocation unit 205, a suspension unit 206, a determination unit 207, a transition unit 208, a suspension notification unit 209, and codec processing.
  • a detection unit 210 and a codec processing distribution unit 211 are included.
  • the function (detection unit 202 to codec processing distribution unit 211) serving as the control unit realizes the function by executing one of the BP 101, the PMU 102, and the APL 103 with the program stored in the storage device. Examples of the storage device include the RAM 107, RAM 108, ROM 109, RAM 110, and flash ROM 111 shown in FIG.
  • the multi-core processor system 100 can access the software capability request table 201.
  • the software capability request table 201 stores a required value of computing capability for each software among a plurality of software. Since the APL 103 accesses the software capability request table 201, the software capability request table 201 is stored in the RAM 108 in FIG. 2, but may be stored in the RAM 110 or the like.
  • the detection unit 202 to the allocation unit 205 and the determination unit 207 to the suspension notification unit 209 are executed by the APL 103.
  • the pause unit 206 is executed by the PMU 102.
  • the codec process detection unit 210 and the codec process distribution unit 211 are executed by the BP 101.
  • the detecting unit 202 has a function of detecting that another software different from the specific software among the plurality of software is being executed in another core different from the specific core executing the specific process.
  • the specific software belongs to a plurality of software and has a function equivalent to a specific process.
  • the specific processing is, for example, audio codec processing, and the specific core is the DSP 104. Further, the specific processing may be digital image processing that the DSP 104 is generally good at.
  • the other software may be any software other than the specific software executed by the APL 103.
  • the other software may be a streaming video reproduction process that is a multimedia process other than the specific process.
  • sentence editing processing may be executed if the other software is word processor software that is business software.
  • the specific core and other cores may be CPUs having different performance.
  • the APL 103 shown in FIGS. 1 and 2 is one CPU, but the APL 103 that executes multimedia processing may include a plurality of CPUs.
  • the specific software having a function equivalent to the specific processing is, for example, codec processing software having a function equivalent to the codec processing handled by the DSP 104.
  • the detection unit 202 detects that the audio codec processing is being executed in the DSP 104 and that other software different from the codec processing software is being executed in the APL 103. Note that the information that it has been detected is stored in a storage area such as the RAM 108 or 110.
  • the extraction unit 203 obtains a calculation capability request value between the specific software and the other software from the software capability request table 201. Has a function to extract.
  • the required value of the calculation capability is the calculation capability for the software to operate normally.
  • the required value of computing power is measured in advance using a simulation before execution or a profiler.
  • the APL 103 may take a record at the time of software execution and update the software capability request table 201. Specifically, for example, when it is detected by the detection unit 202, the extraction unit 203 extracts a required value of the calculation capability of specific software.
  • the extracted value is indicated by, for example, MIPS (Million Instructions Per Second) indicating that millions of instructions can be executed per second.
  • MIPS Million Instructions Per Second
  • the extraction unit 203 extracts 60 [MIPS] as the required value of the calculation capability of the codec processing software that is specific software.
  • the extraction unit 203 extracts the required value of the calculation capability of the streaming playback software as 100 [MIPS] and the required value of the calculation capability of the audio playback software as 40 [MIPS].
  • the extracted required value of computing power is stored in a storage area such as the RAM 108 or 110.
  • the surplus determination unit 204 has a function of determining whether or not the sum of the calculation capability required values of the specific software and other software extracted by the extraction unit 203 is equal to or less than the calculation capability value of the other core. In addition, when the migration target software is migrated by the migration unit 208, the surplus determination unit 204 determines that the sum of the calculation value required for the remaining software other than the migration target software of the migration source core is the migration source core. It may be determined whether it is less than or equal to the computing ability value.
  • the surplus determination unit 204 is equal to or less than the computation capability value of the migration source core, and the total computation capability request value between the specific software and the software group being executed for each other core is the other core It may be determined whether or not it is less than or equal to the total of the computing ability values.
  • the required value of computing power of specific software is 60 [MIPS]
  • the required values of computing power of other software are 100 [MIPS] and 40 [MIPS]
  • the computing power value of the APL 103 is Assume a state of 200 [MIPS]. Since 60 + 100 + 40 ⁇ 200, the surplus determining unit 204 determines that the total required value of the calculation capability is equal to or less than the calculation capability value of the APL 103.
  • the determined information is stored in a storage area such as the RAM 108 and the RAM 110.
  • the allocating unit 205 has a function of allocating specific software to other cores when the surplus determining unit 204 determines that it is less than or equal to the computing capacity value of the other cores.
  • the assigning unit 205 may assign specific software to the core determined by the determining unit 207. Specifically, for example, when the surplus determining unit 204 determines that the calculation capability value is less than or equal to the APL 103, the allocating unit 205 allocates codec processing software to the APL 103.
  • the allocation result is stored in a storage area such as the RAM 108 and the RAM 110.
  • the suspension unit 206 has a function of receiving a notification from the suspension notification unit 209 and suspending the specific core when specific software is allocated to another core by the allocation unit 205. Further, when the assigning unit 205 assigns specific software to the core determined by the determining unit 207, the suspending unit 206 may suspend the specific core. Specifically, for example, when codec processing software is assigned to the APL 103, the PMU 102 pauses the DSP 104. Note that the information indicating the suspension is stored in a storage area such as the RAM 110.
  • the determination unit 207 determines that the surplus determination unit 204 is equal to or less than the calculation capability value of the other core, determines the calculation capability value, the specific software, and the required value of the calculation capability of the other software from the other cores. Has a function of determining a core having the maximum difference from the sum of
  • the APL 103 includes three CPUs APL # 1 to APL # 3. Also, if the computing capability value of APL # 1 is 100 [MIPS] and the total of the requested values is 70 [MIPS], the difference is 30 [MIPS]. Similarly, if the computing capability value of APL # 2 is 200 [MIPS] and the total of the requested values is 120 [MIPS], the difference is 80 [MIPS]. Similarly, if the computing capability value of APL # 3 is 600 [MIPS] and the total of the required values is 580 [MIPS], the difference is 20 [MIPS].
  • the determination unit 207 determines APL # 2 having the maximum difference from APL # 1 to APL # 3 as a CPU to which codec processing software is assigned.
  • the determined CPU information is stored in a storage area such as the RAM 108 or 110.
  • the migration unit 208 has a function of migrating the migration target software being executed on the migration source core among the other cores to the migration destination core among the other cores.
  • the transition unit 208 uses the surplus determination unit 204 to determine that the sum of the required calculation capability values of the specific software and the remaining software other than the migration target software of the migration source core is less than or equal to the computation capability value of the migration source core. If it is determined, the migration target software may be migrated.
  • the migration unit 208 migrates the migration target software to APL # 2.
  • the information on the migrated software to be migrated may be stored in a storage area such as the RAM 108 and the RAM 110.
  • the suspension notification unit 209 has a function of notifying a suspension request for a specific core when specific software is allocated to another core by the allocation unit 205. Specifically, for example, after codec processing software, which is specific software, is assigned to the APL 103, the suspension notification unit 209 notifies the PMU 102 of a suspension request from the DSP 104.
  • the suspension request information may be stored in a storage area such as the RAM 108 and the RAM 110.
  • the codec processing detection unit 210 has a function of detecting whether codec processing occurs based on data input / output by the RF circuit 106. Specifically, for example, when the input data format is PCM or ADPCM as a result of converting the input data according to the protocol applied by the multi-core processor system 100, the BP 101 generates codec processing. Is detected. The detected data is stored in a storage area such as the RAM 107 or the RAM 110.
  • the codec process distribution unit 211 has a function of distributing the codec process detected by the codec process detection unit 210 to the APL 103 or the DSP 104 based on the surplus of the calculation capability of the APL 103. Specifically, for example, if there is a surplus in the computing capability of the APL 103, the BP 101 distributes the codec processing to the APL 103. If there is no surplus in the computing capacity of the APL 103, the BP 101 distributes the codec processing to the DSP 104. Information about whether the codec processing is distributed to the APL 103 or the DSP 104 is stored in a storage area such as the RAM 107 or the RAM 110.
  • FIG. 3 is an explanatory diagram showing the transition of the execution state of each CPU of the multi-core processor system 100.
  • the state of the multi-core processor system 100 is any one of the following five states.
  • a state 302 is a call and the BP 101 and the DSP 104 are being executed.
  • state 303 a call is in progress and BP 101 and APL 103 are being executed.
  • the state 304 is a call and the BP 101, the APL 103, and the DSP 104 are being executed.
  • the state 305 the BP 101 and the APL 103 are being executed instead of a call.
  • the PMU 102 When the multi-core processor system 100 is in the state 301 and the BP 101 detects a call, the PMU 102 returns the DSP 104 that performs voice codec processing from the sleep state. As a result, the multi-core processor system 100 transitions from the state 301 to the state 302. When the multi-core processor system 100 is in the state 301 and the PMU 102 detects an external interrupt from the keyboard 113, the PMU 102 returns the APL 103 that performs multimedia processing from the sleep state. As a result, the multi-core processor system 100 transitions from the state 301 to the state 305.
  • the PMU 102 pauses the DSP 104 that performs voice codec processing. As a result, the multi-core processor system 100 transitions from the state 302 to the state 301.
  • the PMU 102 when the multi-core processor system 100 is in the state 302 and the PMU 102 detects an external interrupt from the keyboard 113, the PMU 102 returns the APL 103 that performs multimedia processing from the sleep state. Further, when there is a surplus in the computing capability of the APL 103, the PMU 102 shifts the codec processing from the DSP 104 to the APL 103. As a result, the multi-core processor system 100 transitions from the state 302 to the state 303. If there is no surplus in the computing capacity of the APL 103, the DSP 104 continues the codec processing. As a result, the multi-core processor system 100 transitions from the state 302 to the state 304.
  • the APL 103 ends the multimedia processing. Subsequently, the PMU 102 returns the DSP 104 from the hibernation state, shifts the codec processing from the APL 103 to the DSP 104, and then pauses the APL 103. As a result, the multi-core processor system 100 transitions from the state 303 to the state 302.
  • the PMU 102 first returns the DSP 104 from the sleep state. Subsequently, the PMU 102 shifts the codec processing from the APL 103 to the DSP 104. As a result, the multi-core processor system 100 transitions from the state 303 to the state 304.
  • the APL 103 ends the voice codec processing. As a result, the multi-core processor system 100 transitions from the state 303 to the state 305.
  • the PMU 102 shifts the codec processing from the DSP 104 to the APL 103. Subsequently, the PMU 102 pauses the DSP 104. As a result, the multi-core processor system 100 transitions from the state 304 to the state 303.
  • the PMU 102 pauses the DSP 104 that performs the voice codec processing. As a result, the multi-core processor system 100 transitions from the state 304 to the state 305.
  • the multi-core processor system 100 When the multi-core processor system 100 is in the state 305 and the BP 101 detects a call, if the APL 103 has a surplus in computing power, the APL 103 executes codec processing. As a result, the multi-core processor system 100 transitions from the state 305 to the state 303. If there is no surplus in the computing capability of the APL 103, the PMU 102 returns the DSP 104 from the hibernation state. As a result, the multi-core processor system 100 transitions from the state 305 to the state 304.
  • the APL 103 ends the multimedia processing.
  • the PMU 102 pauses the APL 103.
  • the multi-core processor system 100 transitions from the state 305 to the state 301.
  • FIG. 4 is an explanatory diagram of the execution status and power consumption of each CPU in the state 302 of FIG.
  • the state of the multi-core processor system 100 is the state 302
  • the BP 101 and the DSP 104 are executing a call process.
  • the power consumption of the DSP 104 is 50 [mW]
  • the power consumption of the APL 103 is 100 [mW], 200 [mW], and 600 [mW] in ascending order of the clock gear.
  • FIG. 5 is an explanatory diagram of the execution status and power consumption of each CPU in the state 304 of FIG.
  • the state of the multi-core processor system 100 is the state 304
  • the BP 101, the APL 103, and the DSP 104 are executing. It is assumed that the APL 103 operates with the second clock gear from the bottom.
  • FIG. 6 is an explanatory diagram of the execution status and power consumption of each CPU in the state 303 of FIG.
  • the state of the multi-core processor system 100 is the state 303
  • the BP 101 and the APL 103 are being executed.
  • the state 304 and the state 303 are compared, although the processing executed as the multi-core processor system 100 matches, the surplus of the computing power of the APL 103 is used for the codec processing. Will save power.
  • FIG. 7 is an explanatory diagram showing an example of the contents stored in the software capability request table 201.
  • the table has two fields: a software name and a calculation value.
  • the software name field stores the name of the software.
  • the required value of computing capacity field stores the requested value of computing capacity of software.
  • the computing capacity is 100 [MIPS].
  • the computing capability is 40 [MIPS]
  • the computing capability is, for example, 110 [MIPS].
  • PCM codec software having a function equivalent to the codec processing performed by the DSP 104 to operate normally
  • the computing capacity is, for example, 60 [MIPS].
  • FIG. 7 shows an example of performing multimedia processing in the APL 103 when the multi-core processor system 100 changes from the state 304 to the state 303.
  • the power consumption of the APL 103 is 200 [mW]
  • the corresponding computing capacity is 200 [MIPS].
  • the software executed by the APL 103 is “streaming reproduction” software and “sound reproduction” software
  • the total of the required values of the computing capabilities of both softwares is 140 [MIPS].
  • the APL 103 can secure 60 [MIPS] for the normal operation of the “PCM codec” software.
  • the state of the multi-core processor system 100 changes from the state 304 to the state 303 because there is a surplus.
  • the software running on the APL 103 is “map display” software and “audio playback” software.
  • FIG. 8A and 8B are flowcharts showing the scheduling process of the multi-core processor system 100.
  • FIG. 8A shows the scheduling process of the PMU 102 and the APL 103
  • FIG. 8B shows the scheduling process of the BP 101.
  • Step S801 PMU event acquisition processing
  • step S802 the PMU 102 branches the process depending on the event output in the PMU event acquisition process (step S802). If the output event is an “external interrupt event” (step S802: external interrupt event), the PMU 102 executes an external interrupt detection process (step S803). Details of the external interrupt detection process will be described later with reference to FIG. In the process of step S803, the PMU 102 transmits an external interrupt notification to the APL 103 according to the state of the APL 103. After executing the external interrupt detection process, the PMU 102 proceeds to the process of step S801.
  • step S802 codec result event
  • step S804 codec result processing
  • step S805 DSP activation request process
  • step S805 the PMU 102 transmits a DSP activation completion notification to the APL 103 or BP 101 in accordance with the request source that issued the DSP activation request. After executing the DSP activation request process, the PMU 102 proceeds to the process of step S801.
  • step S802 event with surplus
  • step S806 the PMU 102 executes a process with surplus (step S806). Details of the surplus processing will be described later with reference to FIG. Further, within the process of step S806, the PMU 102 transmits a surplus notification to the BP 101. After executing the surplus process, the PMU 102 proceeds to the process of step S801. If the output event is an “APL sleep request event” (step S802: APL sleep request event), the PMU 102 pauses the APL 103 (step S807). After execution, the PMU 102 proceeds to the process of step S801.
  • the APL 103 pauses until a notification is received (step S821).
  • a notification is received (step S821).
  • the PMU 102 stops the supply of power to the APL 103, thereby causing the APL 103 to enter a sleep state.
  • step S823 the APL 103 executes streaming playback software, audio playback software, and the like as multimedia processing corresponding to external interrupt processing.
  • the APL 103 executes a surplus determination process (step S824). Details of the surplus determination process will be described later with reference to FIGS. 14, 15A, and 15B. Based on the determination result, the APL 103 determines whether or not there is a surplus (step S825). When it is determined that there is a surplus (step S825: Yes), the APL 103 transmits a surplus notification to the PMU 102 (step S826). After the transmission, the APL 103 determines whether a codec processing request notification has been received in the process of step S822 (step S827).
  • step S827 If the codec processing request notification has been received (step S827: Yes), the APL 103 executes codec start processing (step S828). Details of the codec start processing will be described later with reference to FIG. If the DSP 104 is in a dormant state within the processing of step S828, the APL 103 transmits a DSP activation request notification to the PMU 102. In addition, when the codec processing is completed, the APL 103 notifies the BP 101 of the result of the codec processing.
  • the APL 103 determines whether the external interrupt process has been completed (step S831). When the external interrupt process is finished (step S831: Yes), the APL 103 executes the external interrupt end process (step S832). Details of the external interrupt termination process will be described later with reference to FIG. If a surplus notification is transmitted to the PMU 102 within the process of step S832, the APL 103 transmits a surplus cancel notification to the PMU 102.
  • step S821 the APL 103 determines whether a task dispatch has occurred (step S833). When task dispatch occurs (step S833: Yes), external interrupt processing has occurred again, so the APL 103 shifts to step S823. If no task dispatch has occurred (step S833: No), the APL 103 proceeds to the process of step S831.
  • step S825 When it is determined that there is no surplus (step S825: No), the APL 103 determines whether a codec processing request notification has been received (step S829). When the codec processing request notification has been received (step S829: Yes), the APL 103 executes DSP codec processing (step S830). Details of the DSP codec processing will be described later with reference to FIG. In the process of step S830, if the DSP 104 is in a dormant state, the APL 103 transmits a DSP activation request notification to the PMU 102. After the DSP codec process, the APL 103 proceeds to the process of step S831. Even when the codec processing request notification has not been received (step S827: No, step S829: No), the APL 103 proceeds to the process of step S831.
  • the BP 101 determines whether codec processing has occurred (step S841). If no codec processing has occurred (step S841: No), the BP 101 executes the processing of step S841 again after a predetermined time. If codec processing has occurred (step S841: Yes), the BP 101 is transmitted from step S805, step S806, and step S828, and acquires the notification received by the BP 101 (step S842). After obtaining the notification, the BP 101 determines whether the DSP 104 or the APL 103 is currently executing codec processing (step S843).
  • step S843 When the codec processing is being executed (step S843: Yes), the BP 101 determines whether or not the APL 103 surplus notification has been received from the PMU 102 (step S844). When the surplus notification is not received (step S844: No), the BP 101 determines whether the codec processing result is received from the DSP 104 or the APL 103 (step S847). When the codec processing result is received (step S847: Yes), the BP 101 transmits a codec processing result reception notification to the PMU 102 (step S851). After the transmission, the BP 101 proceeds to the process of step S841.
  • step S842 If the result of the codec process has not been received (step S847: No), the BP 101 proceeds to the process of step S842.
  • step S844: Yes the BP 101 transmits a codec processing request notification to the APL 103 (step S845). After the transmission, the BP 101 transmits a distribution completion notification to the APL 103 to the PMU 102 (step S846), and proceeds to the process of step S842.
  • step S843: No the BP 101 determines whether or not the APL 103 surplus notification has been received from the PMU 102 (step S848). If the surplus notification is received (step S848: Yes), the BP 101 transmits a codec processing request notification to the APL 103 (step S849), and proceeds to the processing of step S842. If no surplus notification has been received (step S848: No), the BP 101 executes DSP codec processing (step S850), and proceeds to the processing of step S842. If the DSP 104 is in the dormant state in the process of step S850, the BP 101 transmits a DSP activation request notification to the PMU 102.
  • FIG. 9 is a flowchart showing the PMU event acquisition process.
  • the PMU 102 waits until an interrupt or notification is received (step S901).
  • the PMU 102 acquires an interrupt or notification (step S902), and determines whether a cancellation notification with surplus has been acquired (step S903).
  • the PMU 102 deletes the surplus notification from the queue storing the notification (step S904), and proceeds to the process of step S901 again.
  • step S905 determines whether an external interrupt has been acquired (step S905). When an external interrupt is acquired (step S905: Yes), the PMU 102 outputs an external interrupt event (step S906) and ends the PMU event process. If an external interrupt has not been acquired (step S905: No), the PMU 102 determines whether a codec processing result receipt notification from the BP 101 has been acquired (step S907). When the codec processing result reception notification is acquired (step S907: Yes), the PMU 102 outputs a codec result event (step S908), and ends the PMU event processing.
  • step S909 determines whether a DSP activation request notification has been acquired (step S909).
  • step S909: Yes the PMU 102 outputs a DSP activation request event (step S910) and ends the PMU event processing.
  • step S910 the DSP activation request notification has not been acquired (step S909: No)
  • step S911 the PMU 102 determines whether a surplus notification has been acquired (step S911).
  • the surplus notification is acquired (step S911: Yes)
  • the PMU 102 outputs a surplus event (step S912) and ends the PMU event process.
  • step S911 determines whether the surplus notification has not been acquired (step S911: No). If the surplus notification has not been acquired (step S911: No), the PMU 102 determines whether the sleep request notification from the APL 103 has been acquired (step S913). When the sleep request notification is acquired (step S913: Yes), the PMU 102 outputs an APL sleep request event (step S914) and ends the PMU event process. When the APL sleep request notification has not been acquired (step S913: No), the notification acquired in step S902 is discarded, and the process proceeds to step S901.
  • FIG. 10 is a flowchart showing the external interrupt detection process.
  • the PMU 102 determines whether the APL 103 is being activated (step S1001). When the APL 103 is not activated (step S1001: No), the PMU 102 activates the APL 103 (step S1002). When the APL is activated (step S1001: Yes) or after the process of step S1002, the PMU 102 transmits an external interrupt notification to the APL 103 (step S1003), and ends the external interrupt detection process.
  • FIG. 11 is a flowchart showing codec result processing.
  • the PMU 102 determines whether the DSP 104 is being activated (step S1101). If it is activated (step S1101: Yes), the PMU 102 pauses the DSP 104 (step S1102), and ends the codec result processing. Even when the DSP 104 is not activated (step S1101: No), the PMU 102 ends the codec result processing.
  • FIG. 12 is a flowchart showing the DSP activation request process.
  • the PMU 102 activates the DSP 104 (step S1201). After the DSP 104 is activated, the PMU 102 determines whether a DSP activation request notification has been received from the APL 103 (step S1202). When the DSP activation request notification is received from the APL 103 (step S1202: Yes), the PMU 102 transmits a DSP activation completion notification to the APL 103 (step S1203).
  • step S1203 when the DSP activation request notification is not received from the BP 101 (step S1202: No), the PMU 102 transmits a DSP activation completion notification to the BP 101 (step S1204), and ends the DSP activation request processing. .
  • FIG. 13 is a flowchart showing the surplus processing.
  • the PMU 102 transmits a surplus notification to the BP 101 (step S1301). After the transmission, the PMU 102 determines whether a distribution completion notification from the BP 101 to the APL 103 has been received (step S1302). When the distribution completion notification has not been received (step S1302: No), the PMU 102 proceeds to the process of step S1302 again after a predetermined time.
  • step S1302 When the distribution completion notification is received (step S1302: Yes), the PMU 102 determines whether the DSP 104 is activated (step S1303). When the DSP 104 is being activated (step S1303: Yes), the PMU 102 pauses the DSP 104 (step S1304) and ends the surplus processing. When the DSP 104 is not activated (step S1303: No), the PMU 102 ends the surplus process.
  • FIG. 14, FIG. 15A, and FIG. 15B are flowcharts showing surplus determination processing.
  • FIG. 14 shows a flowchart when the number of APLs 103 in the multi-core processor system 100 is single, and FIGS. 15A and 15B show flowcharts when the number of APLs 103 in the multi-core processor system 100 is plural.
  • FIG. 14 is a flowchart showing a surplus determination process when the APL 103 is singular.
  • the APL 103 acquires the required value C of the calculation capability of the codec processing software from the software capability request table 201 (step S1401). Subsequently, the APL 103 sets the variable k to 1 (step S1402).
  • the APL 103 acquires the requested value A (k) of the computing capacity of the k-th software executed by the APL 103 from the software capacity request table 201 (step S1403). After acquisition, the APL 103 increments the variable k (step S1404), and determines whether the variable k is equal to or less than the number of software being executed by the APL 103 (step S1405). When the variable k is equal to or less than the number of software being executed (step S1405: Yes), the APL 103 proceeds to the process of step S1403.
  • step S1405 When the variable k exceeds the number of software being executed (step S1405: No), the APL 103 acquires the computing capability P (n) for the current clock gear n of the APL 103 (step S1406). Using the values acquired in steps S1403 and S1406, the APL 103 determines whether the inequality ⁇ k A (k) + C ⁇ P (n) is satisfied (step S1407). If the inequality holds (step S1407: Yes), the APL 103 determines that there is a surplus (step S1408), and ends the surplus determination process. When the inequality does not hold (step S1407: No), the APL 103 determines that there is no surplus (step S1409), and ends the surplus determination process.
  • FIG. 15A and FIG. 15B are flowcharts showing surplus determination processing when there are a plurality of APLs 103.
  • the APL 103 includes M CPUs, APL # 1, APL # 2,..., APL # M.
  • the scheduling process executed by the APL 103 is performed by any one of the CPUs APL # 1 to APL # M.
  • the flowcharts of FIGS. 15A and 15B describe the state in which APL # 1 is executed.
  • APL # 1 obtains the required value C of the calculation capability of the codec processing software from the software capability request table 201 (step S1501). After acquisition, APL # 1 sets 1 to the variable x (step S1502). After setting, APL # 1 selects the xth APL (step S1503). After selection, APL # 1 sets 1 to the variable k (step S1504). After the setting, APL # 1 obtains the required value Ax (k) of the computing capacity of the k-th software executed by APL # x from the software capacity request table 201 (step S1505).
  • APL # 1 increments the variable k (step S1506), and determines whether the variable k is equal to or less than the number of software being executed in APL # x (step S1507). If the variable k is equal to or less than the number of software being executed (step S1507: Yes), APL # 1 proceeds to the process of step S1505. When the variable k exceeds the number of software being executed (step S1507: No), APL # 1 acquires the computing capability Px (nx) of APL # x for the current clock gear nx (step S1508).
  • APL # 1 increments variable x by APL # 1 (step S1509), and determines whether variable x is equal to or less than the number of APLs (step S1510). When the variable x is equal to or less than the number of APLs (step S1510: Yes), the process proceeds to step S1503.
  • Step S1510: No APL # 1 determines whether inequalities ⁇ x ⁇ k Ax (k) + C ⁇ ⁇ x Px (nx) is satisfied (step S1511). If the inequality does not hold (step S1511: NO), APL # 1 determines that there is no surplus (step S1520), and ends the surplus determination process. If the inequality holds (step S1511: Yes), APL # 1 sets the variable x to 1 (step S1512).
  • APL # 1 increments the variable x (step S1514), and determines whether the variable x is equal to or less than the number of APLs (step S1515). When the variable x is equal to or less than the number of APLs (step S1515: Yes), APL # 1 proceeds to the process of step S1513.
  • APL # 1 determines whether Max (S (x)) is 0 or more (step S1516). When Max (S (x)) is 0 or more (step S1516: Yes), APL # 1 determines APL # x that is Max (S (x)) as a CPU with surplus (step S1519). The surplus determination process is terminated. When Max (S (x)) is less than 0 (step S1516: No), APL # 1 to APL # M perform software rescheduling or migration with APL # 1 to APL # M (step S1517). .
  • APL # 1 determines whether APL # x satisfying Max (S (x)) ⁇ 0 exists in APL # 1 to APL # M (step S1518). If APL # x exists (step S1518: YES), APL # 1 proceeds to the process of step S1519. If APL # x does not exist (step S1518: NO), APL # 1 proceeds to the process of step S1520.
  • Rescheduling or migration which is the processing of step S1517, is executed such that the surplus computing capability S (x) of APL # 1 to APL # M exceeds the required value C of the computing capability of the codec processing software.
  • a specific example of migration is shown below. Specifically, for example, there are two APLs, APL # 1 and APL # 2, from which APL # 1 has an arithmetic capacity of 100 [MIPS] and APL # 2 has an arithmetic capacity of 200 [MIPS]. Assuming that
  • APL # 1 and APL # 2 perform rescheduling or migration so that the required value C of the computing power of the codec processing software is exceeded in APL # 1 and APL # 2.
  • FIG. 16 is a flowchart showing the codec start process.
  • the APL 103 starts codec processing (step S1601). During the codec process, the APL 103 determines whether the external interrupt process has been completed or whether there is no surplus in the computing capability of the APL 103 (step S1602). If the external interrupt process has not been completed and the APL 103 has a surplus in computing capacity (step S1602: No), the APL 103 determines whether the codec process has been completed (step S1603). If the codec process has not ended, the APL 103 proceeds to the process of step S1602.
  • step S1603 Yes
  • the APL 103 returns the result of the codec processing to the BP 101 (step S1604). After returning the result, the APL 103 determines whether or not the codec processing request notification has been received (step S1606). If not received (step S1606: No), the APL 103 ends the codec start process.
  • step S1606 YES
  • the APL 103 proceeds to the processing of step S1601.
  • step S1602 Yes
  • the APL 103 executes DSP codec processing (step S1605) and ends the codec start processing.
  • FIG. 17 is a flowchart showing DSP codec processing.
  • the DSP codec process is executed by the BP 101 or the APL 103. In the example of FIG. 17, it is assumed that the DSP codec process is executed by the BP 101.
  • the BP 101 transmits a DSP activation request notification to the PMU 102 (step S1701). After transmitting the DSP activation request notification, the BP 101 determines whether a DSP activation completion notification has been received from the PMU 102 (step S1702). If the DSP activation completion notification has not been received (step S1702: No), the BP 101 proceeds to the process of step S1702 again after a predetermined time.
  • the BP 101 determines whether the APL 103 is executing codec processing (step S1703). If the APL 103 is executing codec processing (step S1703: YES), the BP 101 shifts the codec processing from the APL 103 to the DSP 104 (step S1704), and ends the DSP codec processing. If the APL 103 has not executed the codec processing (step S1703: No), the BP 101 distributes the codec processing to the DSP 104 (step S1705), and ends the DSP codec processing.
  • FIG. 18 is a flowchart showing an external interrupt end process.
  • the APL 103 determines whether a surplus notification has been transmitted to the PMU 102 (step S1801). When a surplus notification is transmitted (step S1801: Yes), the APL 103 transmits a surplus cancel notification to the PMU 102 (step S1802). When the surplus notification is not transmitted (step S1801: No), or after the end of step S1802, the APL 103 transmits an APL sleep request to the PMU 102 (step S1803), and ends the external interrupt termination process.
  • the APL 103 may store a cancellation notice with surplus at the top of the queue storing the notification of the PMU 102. Thereby, when the PMU 102 acquires the notification in step S902, the cancellation notification with surplus can be acquired before the notification with surplus, and the PMU 102 can delete the notification with surplus.
  • FIG. 19 is a flowchart showing an example of a process for searching for migration target software to be migrated in step S1517.
  • APL # 1 sets 1 to the variable x (step S1901), and also sets 1 to the variable k (step S1902). After setting, APL # 1 calculates S (x) + A (k) in the k-th software of APL # x (step S1903).
  • APL # 1 increments the variable k (step S1904), and determines whether the variable k is equal to or lower than the running software (step S1905). When the variable k is equal to or less than the number of software being executed (step S1905: Yes), APL # 1 proceeds to the process of step S1903. If the variable k exceeds the number of software being executed (step S1905: No), APL # 1 increments the variable x (step S1906), and determines whether the variable x is equal to or less than the number of APLs (step S1907). If the variable x is equal to or less than the number of APLs (step S1907: YES), APL # 1 proceeds to the process of step S1902.
  • APL # 1 is S (x) + A (k) ⁇ 0 among the calculated S (x) + A (k), and is the smallest X and k that satisfy S (x) + A (k) are set to x1 and k1 (step S1908).
  • APL # x1 becomes the migration source CPU, and the k1th software of APL # x1 becomes the migration target software.
  • S (x1) + A (k1) ⁇ 0 do not exist, APL # 1 sets no value. Note that S (x1) + A (k1) ⁇ 0 can be modified as follows.
  • APL # 1 determines whether values are set in x1 and k1 (step S1909). When the value is not set (step S1909: No), APL # 1 outputs that the migration target software is not found (step S1916), and ends the migration target software search process. When the value is set (step S1909: Yes), APL # 1 sets 1 to the variable x (step S1910).
  • APL # 1 determines whether the variable x is equal to or less than the number of APLs (step S1911). When the variable x is larger than the number of APLs (step S1911: No), APL # 1 proceeds to the process of step S1916. When the variable x is equal to or less than the number of APLs (step S1911: Yes), APL # 1 determines whether the variable x and x1 are equal (step S1912). If the variables x and x1 are equal (step S1912: YES), APL # 1 increments the variable x (step S1914), and the process proceeds to step S1911.
  • Step S1912 determines whether inequalities Px (nx) - ⁇ k A ( k) -A (k1) ⁇ 0 is satisfied (step S1913). When the inequality does not hold (step S1913: No), APL # 1 proceeds to the process of step S1914. If the inequality holds (step S1913: Yes), APL # 1 outputs that APL # x1 is the migration source CPU, the k1th software of APL # x1 is the migration target software, and APL # x is the migration destination CPU (Step S1915). After the output, APL # 1 ends the search process for the migration target software.
  • the computing power of the specific software having the function executed in the specific core and the other software being executed in the other core Determine whether the total is within the computing power of other cores. If it is within the computing power, the multi-core processor system allocates specific software to other cores and puts the specific cores in a sleep state. As a result, the multi-core processor system can effectively utilize the surplus of computing power generated in the other cores, and can save power for the power used by the specific core.
  • specific software may be assigned to the core having the largest surplus of computing power among other cores.
  • the multi-core processor system can achieve power saving for a specific core.
  • the multi-core processor system can assign specific software so that the load of other cores approaches equally.
  • the multi-core processor system may migrate the migration target software running on the migration source core to the migration destination core and assign specific software to the migration source core.
  • the multi-core processor system collects the surplus of computing power in one core even if the surplus of computing capacity of each of the other cores does not reach the required value of the computing capacity of the specific software. Can be executed by the above-mentioned one core, and power saving can be achieved.
  • the multi-core processor system sets the software to be migrated when the total required computing power of specific software and software running for each other core is less than or equal to the total computing capacity of other cores. You may migrate. As a result, the multi-core processor system can determine whether or not specific software can be executed by one core of other cores before collecting the surplus of computing power, thereby eliminating unnecessary transition processing.
  • the power control method described in the present embodiment can be realized by executing a program prepared in advance on a computer such as a personal computer or a workstation.
  • the power control program is recorded on a computer-readable recording medium such as a hard disk, a flexible disk, a CD-ROM, an MO, and a DVD, and is executed by being read from the recording medium by the computer.
  • the power control program may be distributed through a network such as the Internet.

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Abstract

　ＡＰＬ（１０３）は、検出部（２０２）によって特定の処理を実行する特定のコアとは異なる他のコアで、複数のソフトウェアのうち、特定のソフトウェアは特定の処理と同等の機能を有し、特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出する。検出後、ＡＰＬ（１０３）は、抽出部（２０３）によって、ソフトウェア能力要求テーブル（２０１）から、特定のソフトウェアと他のソフトウェアとの演算能力の要求値を抽出する。抽出された要求値を用いて、ＡＰＬ（１０３）は、余剰判断部（２０４）によって特定のソフトウェアと他のソフトウェアとの演算能力の要求値の合計が、他のコアの演算能力値以下と判断した場合、割当部（２０５）によって特定のソフトウェアを割り当てる。割り当て後、ＰＭＵ（１０２）は、休止部（２０６）によってＤＳＰ（１０４）を休止させる。

Description

マルチコアプロセッサシステム、電力制御方法、および電力制御プログラム
　本発明は、電力を制御するマルチコアプロセッサシステム、電力制御方法、および電力制御プログラムに関する。
　従来の携帯電話は、通信、通話機能をベースバンドプロセッサ（以下、「ＢＰ」と称する。）が担当しており、その他のマルチメディア処理をアプリケーションプロセッサ（以下、「ＡＰＬ」と称する。）が担当している。さらに、ＢＰは、通話機能で使用する音声の符号化と復号を行う音声コーデック処理をＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）に処理させている（たとえば非特許文献１～３を参照。）。ＤＳＰは、特定の演算処理を高速に行うことを目的に作られ、主に音声処理・画像処理などに使われるプロセッサである。このように、携帯電話を制御するプロセッサは、ＢＰ、ＡＰＬ、ＤＳＰという処理の異なるプロセッサを有するヘテロジニアス・マルチコアプロセッサシステムである。
　ヘテロジニアス・マルチコアプロセッサシステムの省電力の技術として、専用のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と汎用のＣＰＵのうち、外部電源かバッテリー駆動かに応じて、プログラムを割り当てるＣＰＵを選択することで省電力化を図るという技術が開示されている（たとえば、下記特許文献１を参照。）。
　また、ＡＰＬは負荷の高いマルチメディア処理を担当するため、実行しているマルチメディア処理によって演算能力が大きく変化する。したがって、ＡＰＬは、演算能力を変化させる機能として、クロックギア機能を有する場合もある。クロックギア機能は、周波数を段階的に変更させることができる機能である。ＡＰＬが有するクロックギア機能は、３～５段階に周波数を変更できる場合が多い。このように、ＡＰＬは、実行しているマルチメディア処理に応じてクロックギアを変更することで、省電力化を図ることができる。
特開２００８－２７６３９５号公報
頭脳放談　：　第２０回　日立がＳ－ＭＡＰでケータイを変える？、［ｏｎｌｉｎｅ］、［平成２２年０３月１８日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ａｔｍａｒｋｉｔ．ｃｏ．ｊｐ／ｆｐｃ／ｒｅｎｓａｉ／ｚｕｎｏｕｈｏｕｄａｎ０２０／ｓｍａｐ．ｈｔｍｌ＞ ＠ＩＴ：頭脳放談：第４４回　ニッポン半導体、復活のカギは携帯電話？、［ｏｎｌｉｎｅ］、［平成２２年０３月１８日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ａｔｍａｒｋｉｔ．ｃｏ．ｊｐ／ｆｓｙｓ／ｚｕｎｏｕｈｏｕｄａｎ／０４４ｚｕｎｏｕ／ａｐｐ＿ｐｒｏｃｅｓｓｏｒ．ｈｔｍｌ＞ Ｍｏｂｉｌｅ：ＴＩの「ＯＭＡＰ」，ＮＥＣ，松下，富士通が３Ｇ携帯に採用、［ｏｎｌｉｎｅ］、［平成２２年０３月１８日検索］、インターネット＜ｈｔｔｐ：／／ｐｌｕｓｄ．ｉｔｍｅｄｉａ．ｃｏ．ｊｐ／ｍｏｂｉｌｅ／０２０３／１８／ｎ＿ｏｍａｐ．ｈｔｍｌ＞
　しかしながら、上述した従来技術において、特許文献１にかかる技術では、電源の利用形態が外部電源かバッテリー駆動かによってプログラムを割り当てるＣＰＵを選択している。バッテリー駆動の際に、省電力状態となる低性能のＣＰＵを選択することになり、バッテリーに余裕があったとしても常にプログラムの実行速度が低速となる問題点があった。また、クロックギア機能を使って省電力化を行っていても、クロックギアで設定できる階数は少ないため、実行中のマルチメディア処理が適切な演算能力とＡＰＬの演算能力とで差分が発生し、演算能力の余剰が発生するという問題点があった。
　本発明は、上述した従来技術による問題点を解消するため、演算能力の余剰を減らし、省電力化するマルチコアプロセッサシステム、電力制御方法、および電力制御プログラムを提供することを目的とする。
　上述した課題を解決し、目的を達成するため、開示のマルチコアプロセッサシステムは、特定の処理を実行する特定のコアとは異なる他のコアにおいて、複数のソフトウェアのうち特定のソフトウェアは特定の処理と同等の機能を有し、複数のソフトウェアのうち特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出し、他のソフトウェアが他のコアに実行中である状態が検出された場合、複数のソフトウェアのうち、当該ソフトウェアごとに演算能力の要求値を記憶したデータベースから、特定のソフトウェアと他のソフトウェアとの演算能力の要求値を抽出し、抽出された特定のソフトウェアと他のソフトウェアとの演算能力の要求値の合計が、他のコアの演算能力値以下か否かを判断し、演算能力の要求値の合計が他のコアの演算能力値以下であると判断された場合、他のコアに特定のソフトウェアを割り当て、特定のソフトウェアが他のコアに割り当てられた場合、特定のコアを休止させることを要件とする。
　本マルチコアプロセッサシステム、電力制御方法、および電力制御プログラムによれば、演算能力の余剰を減らし、省電力化できるという効果を奏する。
本実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。 マルチコアプロセッサシステム１００を示すブロック図である。 マルチコアプロセッサシステム１００の各ＣＰＵの実行状態の遷移を示す説明図である。 図３の状態３０２における各ＣＰＵの実行状況と消費電力の説明図である。 図３の状態３０４における各ＣＰＵの実行状況と消費電力の説明図である。 図３の状態３０３における各ＣＰＵの実行状況と消費電力の説明図である。 ソフトウェア能力要求テーブル２０１の記憶内容の一例を示す説明図である。 マルチコアプロセッサシステム１００のスケジューリング処理を示すフローチャート（その１）である。 マルチコアプロセッサシステム１００のスケジューリング処理を示すフローチャート（その２）である。 ＰＭＵイベント取得処理を示すフローチャートである。 外部割り込み検出処理を示すフローチャートである。 コーデック結果処理を示すフローチャートである。 ＤＳＰ起動要求処理を示すフローチャートである。 余剰あり処理を示すフローチャートである。 ＡＰＬ１０３が単数の場合における余剰判断処理を示すフローチャートである。 ＡＰＬ１０３が複数の場合における余剰判断処理を示すフローチャート（その１）である。 ＡＰＬ１０３が複数の場合における余剰判断処理を示すフローチャート（その２）である。 コーデック開始処理を示すフローチャートである。 ＤＳＰコーデック処理を示すフローチャートである。 外部割り込み終了処理を示すフローチャートである。 ステップＳ１５１７におけるマイグレーションの対象となる移行対象ソフトウェアの検索処理の一例を示すフローチャートである。
　以下に添付図面を参照して、本発明にかかるマルチコアプロセッサシステム、電力制御方法、および電力制御プログラムの好適な実施の形態を詳細に説明する。
（マルチコアプロセッサシステムのハードウェア）
　図１は、本実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。図１において、マルチコアプロセッサシステム１００は、ベースバンドプロセッサ（ＢＰ）１０１と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）１０２と、アプリケーションプロセッサ（ＡＰＬ）１０３と、ＤＳＰ１０４と、を備えている。
　マルチコアプロセッサシステムとは、コアが複数搭載されたプロセッサを含むコンピュータのシステムである。コアが複数搭載されていれば、複数のコアが搭載された単一のプロセッサでもよく、シングルコアのプロセッサが並列されているプロセッサ群でもよい。好ましくは、マルチコアプロセッサシステム１００は、性能が異なるコアを複数備える、ヘテロジニアス・マルチコアプロセッサシステムであってもよい。
　また、専用の記憶領域として、マルチコアプロセッサシステム１００は、ＢＰ１０１がアクセス可能なＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０７と、ＡＰＬ１０３がアクセス可能なＲＡＭ１０８とを備えている。共用の記憶領域として、マルチコアプロセッサシステム１００は、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１０９と、ＲＡＭ１１０と、フラッシュＲＯＭ１１１と、を備えている。また、ユーザやその他の機器との入出力装置として、マルチコアプロセッサシステム１００は、アンテナ１０５と、ＲＦ回路１０６と、ディスプレイ１１２と、キーボード１１３と、を備えている。また、各部はバス１１４によってそれぞれ接続されている。
　ここで、ＢＰ１０１は、ＲＦ回路１０６の制御によって通話の検出を行い、通信、通話機能を担当するプロセッサコアである。また、本実施の形態にかかるＢＰ１０１は、ＡＰＬ１０３の演算能力に余剰があるか否かで、通話に伴う音声コーデック処理をＡＰＬ１０３かＤＳＰ１０４に配布する。ＰＭＵ１０２は、消費電力を装置ごとに管理する装置であり、本実施の形態では、ＡＰＬ１０３とＤＳＰ１０４をスリープさせる。
　ＡＰＬ１０３は、マルチメディア処理を担当するプロセッサコアである。また、ＡＰＬ１０３は、演算能力に余剰がある場合に、音声コーデックも担当する。ＡＰＬ１０３は、ＡＰＬ１０３とＲＡＭ１０８などの動作周波数を変更できる機能として、クロックギア機能を有してもよい。ＡＰＬ１０３は、実行しているソフトウェアの負荷に応じてクロックギアを切り替えることにより、省電力効果を得ることができる。たとえば、ＡＰＬ１０３は、クロックギアを３～５段階に変更できる。具体的な動作周波数の例としては、１００［ＭＨｚ］、２００［ＭＨｚ］、６００［ＭＨｚ］であり、それぞれの動作周波数に対応する消費電力の例としては、１００［ｍＷ］、２００［ｍＷ］、６００［ｍＷ］である。
　ＤＳＰ１０４は、音声コーデックを担当するプロセッサコアである。音声コーデックのフォーマットとしては、ＰＣＭ（Ｐｕｌｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ）、ＡＤＰＣＭ（Ａｄａｐｔｉｖｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｐｕｌｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ）が存在する。ＤＳＰ１０４の専用のＲＡＭを図示していないが、ＤＳＰ１０４専用のＲＡＭが存在してもよい。また、マルチコアプロセッサシステム１００は、ＡＰＬ１０３がＲＡＭ１０８にアクセスして音声コーデック処理を実行している途中に、ＤＳＰ１０４に音声コーデック処理を移行することもある。そのときには、ＲＡＭ１０８に格納されている音声コーデックの途中結果にアクセスするため、ＤＳＰ１０４はＲＡＭ１０８にアクセスできるように結線してもよい。
　アンテナ１０５は、無線信号を送受信する。ＲＦ回路１０６は、高周波処理部であり、アンテナ１０５を介してインターネットなどのネットワークからデータを受信したり、ネットワークへデータを送信したりする。ここでは、ＲＦ回路１０６は、Ａ（Ａｎａｌｏｇ）／Ｄ（Ｄｉｇｉｔａｌ）コンバータやＤ／Ａコンバータなどを備えていることとし、ネットワークからのデータをディジタル信号に変換したり、ＢＰ１０１からのデータをアナログ信号に変換したりする。
　ＲＯＭ１０９は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１１０は、ＢＰ１０１、ＰＭＵ１０２、ＡＰＬ１０３、ＤＳＰ１０４のワークエリアとして使用される。フラッシュＲＯＭ１１１は、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）などのシステムソフトウェアやアプリケーションソフトウェアなどを記憶している。
　ディスプレイ１１２は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。ディスプレイ１１２は、たとえば、ＴＦＴ液晶ディスプレイなどを採用することができる。キーボード１１３は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。図１にて図示した例では、テンキーであり、ユーザからの入力を外部割り込みとしてＰＭＵ１０２に送信する。
（マルチコアプロセッサシステム１００）
　次に、マルチコアプロセッサシステム１００について説明する。図２は、マルチコアプロセッサシステム１００を示すブロック図である。マルチコアプロセッサシステム１００は、検出部２０２と、抽出部２０３と、余剰判断部２０４と、割当部２０５と、休止部２０６と、決定部２０７と、移行部２０８と、休止通知部２０９と、コーデック処理検出部２１０と、コーデック処理配布部２１１と、を含む。この制御部となる機能（検出部２０２～コーデック処理配布部２１１）は、記憶装置に記憶されたプログラムをＢＰ１０１、ＰＭＵ１０２、ＡＰＬ１０３のいずれかが実行することにより、その機能を実現する。記憶装置とは、たとえば、図１に示したＲＡＭ１０７、ＲＡＭ１０８、ＲＯＭ１０９、ＲＡＭ１１０、フラッシュＲＯＭ１１１などである。
　また、マルチコアプロセッサシステム１００は、ソフトウェア能力要求テーブル２０１にアクセス可能である。ソフトウェア能力要求テーブル２０１は、複数のソフトウェアのうち、ソフトウェアごとに演算能力の要求値を記憶する。ソフトウェア能力要求テーブル２０１にアクセスするのは、ＡＰＬ１０３であるため、図２ではソフトウェア能力要求テーブル２０１がＲＡＭ１０８に格納されているが、ＲＡＭ１１０などに格納されていてもよい。
　また、各制御部のうち、検出部２０２～割当部２０５、決定部２０７～休止通知部２０９はＡＰＬ１０３によって実行される。休止部２０６は、ＰＭＵ１０２によって実行される。コーデック処理検出部２１０、コーデック処理配布部２１１は、ＢＰ１０１によって実行される。
　検出部２０２は、特定の処理を実行する特定のコアとは異なる他のコアにおいて、複数のソフトウェアのうち、特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出する機能を有する。特定のソフトウェアは、複数のソフトウェアに属し、特定の処理と同等の機能を有する。また、特定の処理とは、たとえば音声のコーデック処理であり、特定のコアとはＤＳＰ１０４である。また、特定の処理としては、ＤＳＰ１０４が一般的に得意とするディジタル画像処理であってもよい。
　特定のコアとは異なる他のコアは、ＡＰＬ１０３である。また、他のソフトウェアは、ＡＰＬ１０３にて実行される特定のソフトウェア以外であればどのソフトウェアであってもよい。たとえば、他のソフトウェアは、特定の処理以外のマルチメディア処理である、ストリーミング映像再生処理であってもよい。たとえば、マルチメディア処理を実行する以外にも、他のソフトウェアがビジネスソフトウェアであるワードプロセッサソフトウェアであれば文章編集処理を実行してもよい。
　また、特定のコアと他のコアは、性能の異なるＣＰＵであってもよい。図１、図２で示したＡＰＬ１０３は１つのＣＰＵであるが、マルチメディア処理を実行するＡＰＬ１０３は複数のＣＰＵを含んでいてもよい。特定の処理と同等の機能を有する特定のソフトウェアとは、たとえば、ＤＳＰ１０４が担当するコーデック処理と同等の機能を有するコーデック処理ソフトウェアである。
　具体的には、たとえば、検出部２０２は、ＤＳＰ１０４にて音声のコーデック処理が実行中で、ＡＰＬ１０３ではコーデック処理ソフトウェアとは異なる他のソフトウェアが実行中であることを検出する。なお、検出されたという情報は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶される。
　抽出部２０３は、検出部２０２によって他のソフトウェアが他のコアに実行中である状態が検出された場合、ソフトウェア能力要求テーブル２０１から、特定のソフトウェアと他のソフトウェアとの演算能力の要求値を抽出する機能を有する。演算能力の要求値とは、ソフトウェアが正常動作するための演算能力である。演算能力の要求値は、実行前のシミュレーションや、プロファイラを用いて事前に測定される。また、ＡＰＬ１０３は、ソフトウェア実行時に記録を取り、ソフトウェア能力要求テーブル２０１を更新してもよい。具体的には、たとえば、検出部２０２によって検出された場合、抽出部２０３は、特定のソフトウェアの演算能力の要求値を抽出する。
　抽出された値は、たとえば、１秒間に何百万個の命令が実行できるかを示すＭＩＰＳ（Ｍｉｌｌｉｏｎ　Ｉｎｓｔｒｕｃｔｉｏｎｓ　Ｐｅｒ　Ｓｅｃｏｎｄ）で示される。たとえば、抽出部２０３によって特定のソフトウェアであるコーデック処理ソフトウェアの演算能力の要求値は６０［ＭＩＰＳ］と抽出される。同様に、抽出部２０３によって他のソフトウェアとして、ストリーミング再生ソフトウェアの演算能力の要求値は１００［ＭＩＰＳ］、音声再生ソフトウェアの演算能力の要求値は４０［ＭＩＰＳ］と抽出される。なお、抽出された演算能力の要求値は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶される。
　余剰判断部２０４は、抽出部２０３によって抽出された特定のソフトウェアと他のソフトウェアとの演算能力の要求値の合計が、他のコアの演算能力値以下か否かを判断する機能を有する。また、余剰判断部２０４は、移行部２０８によって移行対象ソフトウェアが移行させられる場合に、移行元のコアの移行対象ソフトウェア以外の残余のソフトウェアとの演算能力の要求値の合計が、移行元のコアの演算能力値以下か否かを判断してもよい。また、余剰判断部２０４は、移行元のコアの演算能力値以下であり、かつ、特定のソフトウェアと他のコアごとに実行中のソフトウェア群との演算能力の要求値の合計が、他のコアの演算能力値の合計以下であるか否かを判断してもよい。
　具体的には、たとえば、特定のソフトウェアの演算能力の要求値が６０［ＭＩＰＳ］、他のソフトウェアの演算能力の要求値が１００［ＭＩＰＳ］、４０［ＭＩＰＳ］であり、ＡＰＬ１０３の演算能力値が２００［ＭＩＰＳ］である状態を想定する。６０＋１００＋４０≦２００となるため、余剰判断部２０４は、演算能力の要求値の合計が、ＡＰＬ１０３の演算能力値以下であると判断する。なお、判断された情報は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶される。
　割当部２０５は、余剰判断部２０４によって他のコアの演算能力値以下であると判断された場合、他のコアに特定のソフトウェアを割り当てる機能を有する。また、割当部２０５は、決定部２０７によって決定されたコアに特定のソフトウェアを割り当ててもよい。具体的には、たとえば、余剰判断部２０４によってＡＰＬ１０３の演算能力値以下であると判断された場合、割当部２０５は、ＡＰＬ１０３にコーデック処理ソフトウェアを割り当てる。なお、割り当て結果は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶される。
　休止部２０６は、割当部２０５によって特定のソフトウェアが他のコアに割り当てられた場合、休止通知部２０９から通知を受け、特定のコアを休止させる機能を有する。また、休止部２０６は、割当部２０５によって特定のソフトウェアが決定部２０７によって決定されたコアに割り当てられた場合、特定のコアを休止させてもよい。具体的には、たとえば、ＡＰＬ１０３にコーデック処理ソフトウェアが割り当てられた場合、ＰＭＵ１０２は、ＤＳＰ１０４を休止させる。なお、休止させたという情報は、ＲＡＭ１１０などの記憶領域に記憶される。
　決定部２０７は、余剰判断部２０４によって他のコアの演算能力値以下であると判断された場合、他のコアの中から、演算能力値と特定のソフトウェアおよび他のソフトウェアの演算能力の要求値の合計との差分が最大となるコアを決定する機能を有する。
　たとえば、ＡＰＬ１０３がＡＰＬ＃１～ＡＰＬ＃３という３個のＣＰＵを含む。また、ＡＰＬ＃１の演算能力値が１００［ＭＩＰＳ］であり、要求値の合計が７０［ＭＩＰＳ］であれば、差分は３０［ＭＩＰＳ］となる。同様に、ＡＰＬ＃２の演算能力値が２００［ＭＩＰＳ］であり、要求値の合計が１２０［ＭＩＰＳ］であれば、差分は８０［ＭＩＰＳ］となる。同様に、ＡＰＬ＃３の演算能力値が６００［ＭＩＰＳ］であり、要求値の合計が５８０［ＭＩＰＳ］であれば、差分は２０［ＭＩＰＳ］となる。
　このとき、決定部２０７は、ＡＰＬ＃１～ＡＰＬ＃３から差分が最大となるＡＰＬ＃２をコーデック処理ソフトウェアを割り当てられるＣＰＵとして決定する。なお、決定されたＣＰＵの情報は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶される。
　移行部２０８は、他のコアのうち移行元のコアで実行中である移行対象ソフトウェアを、他のコアのうち移行先のコアに移行させる機能を有する。また、移行部２０８は、余剰判断部２０４によって、特定のソフトウェアと移行元のコアの移行対象ソフトウェア以外の残余のソフトウェアとの演算能力の要求値の合計が移行元のコアの演算能力値以下と判断された場合、移行対象ソフトウェアを移行させてもよい。
　たとえば、ＡＰＬ１０３がＡＰＬ＃１、ＡＰＬ＃２という２個のＣＰＵを含む。さらに、ＡＰＬ＃１が移行元のコア、ＡＰＬ＃２が移行先のコアとする。ＡＰＬ＃１にて実行中のソフトウェアの演算能力の要求値が１６０［ＭＩＰＳ］であり、移行対象ソフトウェアの演算能力の要求値が２０［ＭＩＰＳ］であれば、残余のソフトウェアの演算能力の要求値の合計は１６０－２０＝１４０［ＭＩＰＳ］となる。
　さらに、ＡＰＬ＃１の演算能力値が２００［ＭＩＰＳ］、特定のソフトウェアの演算能力の要求値が６０［ＭＩＰＳ］であれば、１４０＋６０≦２００となり、余剰判断部２０４は、移行元のコアの演算能力値以下と判断する。よって、移行部２０８は、移行対象ソフトウェアをＡＰＬ＃２に移行させる。なお、移行させた移行対象ソフトウェアの情報は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶されてもよい。
　休止通知部２０９は、割当部２０５によって特定のソフトウェアが他のコアに割り当てられた場合に、特定のコアの休止依頼を通知する機能を有する。具体的には、たとえば、ＡＰＬ１０３に特定のソフトウェアであるコーデック処理ソフトウェアが割り当てられた後、休止通知部２０９は、ＰＭＵ１０２にＤＳＰ１０４の休止依頼を通知する。なお、休止依頼情報は、ＲＡＭ１０８、ＲＡＭ１１０などの記憶領域に記憶されてもよい。
　コーデック処理検出部２１０は、ＲＦ回路１０６によって入出力されたデータに基づいて、コーデック処理が発生するかを検出する機能を有する。具体的には、たとえば、入力されたデータをマルチコアプロセッサシステム１００で適用するプロトコルに従って変換した結果、入力されたデータのフォーマットがＰＣＭやＡＤＰＣＭであった場合に、ＢＰ１０１は、コーデック処理が発生することを検出する。なお、検出されたデータは、ＲＡＭ１０７、ＲＡＭ１１０などの記憶領域に記憶される。
　コーデック処理配布部２１１は、コーデック処理検出部２１０によって検出されたコーデック処理をＡＰＬ１０３の演算能力の余剰に基づいて、ＡＰＬ１０３かＤＳＰ１０４に配布する機能を有する。具体的には、たとえば、ＡＰＬ１０３の演算能力に余剰があれば、ＢＰ１０１は、コーデック処理をＡＰＬ１０３に配布する。ＡＰＬ１０３の演算能力に余剰がなければ、ＢＰ１０１は、コーデック処理をＤＳＰ１０４に配布する。なお、ＡＰＬ１０３かＤＳＰ１０４のどちらにコーデック処理を配布したかという情報は、ＲＡＭ１０７、ＲＡＭ１１０などの記憶領域に記憶される。
　図３は、マルチコアプロセッサシステム１００の各ＣＰＵの実行状態の遷移を示す説明図である。マルチコアプロセッサシステム１００の状態は、以下の５つの状態のうちいずれか１つの状態になる。状態３０１は、通話中でなくＢＰ１０１のみを実行中である。状態３０２は、通話中でありＢＰ１０１とＤＳＰ１０４を実行中である。状態３０３は、通話中でありＢＰ１０１とＡＰＬ１０３を実行中である。状態３０４は、通話中でありＢＰ１０１とＡＰＬ１０３とＤＳＰ１０４を実行中である。状態３０５は、通話中でなくＢＰ１０１とＡＰＬ１０３を実行中である。
　マルチコアプロセッサシステム１００が状態３０１の状態で、ＢＰ１０１が通話の検出を行うと、ＰＭＵ１０２は、音声コーデック処理を行うＤＳＰ１０４を休止状態から復帰させる。結果、マルチコアプロセッサシステム１００は、状態３０１から状態３０２に遷移する。また、マルチコアプロセッサシステム１００が状態３０１の状態で、ＰＭＵ１０２がキーボード１１３からの外部割り込みを検出すると、ＰＭＵ１０２は、マルチメディア処理を行うＡＰＬ１０３を休止状態から復帰させる。結果、マルチコアプロセッサシステム１００は、状態３０１から状態３０５に遷移する。
　マルチコアプロセッサシステム１００が状態３０２の状態で、ＢＰ１０１が通話終了の検出を行うと、ＰＭＵ１０２は、音声コーデック処理を行うＤＳＰ１０４を休止させる。結果、マルチコアプロセッサシステム１００は、状態３０２から状態３０１に遷移する。
　また、マルチコアプロセッサシステム１００が状態３０２の状態で、ＰＭＵ１０２がキーボード１１３からの外部割り込みを検出すると、ＰＭＵ１０２はマルチメディア処理を行うＡＰＬ１０３を休止状態から復帰させる。さらに、ＡＰＬ１０３の演算能力に余剰がある場合は、ＰＭＵ１０２は、コーデック処理をＤＳＰ１０４からＡＰＬ１０３に移行させる。結果、マルチコアプロセッサシステム１００は、状態３０２から状態３０３に遷移する。もし、ＡＰＬ１０３の演算能力に余剰がない場合は、ＤＳＰ１０４はコーデック処理を継続する。結果、マルチコアプロセッサシステム１００は、状態３０２から状態３０４に遷移する。
　マルチコアプロセッサシステム１００が状態３０３の状態で、無操作状態が一定時間を超えタイムアウトした場合は、ＡＰＬ１０３は、マルチメディア処理を終了する。続けて、ＰＭＵ１０２は、ＤＳＰ１０４を休止状態から復帰させた後、コーデック処理をＡＰＬ１０３からＤＳＰ１０４に移行させた後、ＡＰＬ１０３を休止させる。結果、マルチコアプロセッサシステム１００は、状態３０３から状態３０２に遷移する。
　また、マルチコアプロセッサシステム１００が状態３０３の状態で、更なる外部割り込みを検出しマルチメディア処理が増加し、ＡＰＬ１０３の演算能力に余剰がなくなった場合、ＰＭＵ１０２は、まずＤＳＰ１０４を休止状態から復帰させる。続けて、ＰＭＵ１０２はコーデック処理をＡＰＬ１０３からＤＳＰ１０４に移行させる。結果、マルチコアプロセッサシステム１００は、状態３０３から状態３０４に遷移する。また、マルチコアプロセッサシステム１００が状態３０３の状態で、ＢＰ１０１が通話終了の検出を行うと、ＡＰＬ１０３は音声コーデック処理を終了する。結果、マルチコアプロセッサシステム１００は、状態３０３から状態３０５に遷移する。
　マルチコアプロセッサシステム１００が状態３０４の状態で、マルチメディア処理のいくつかが終了し、ＡＰＬ１０３の演算能力に余剰が発生した場合、ＰＭＵ１０２はコーデック処理をＤＳＰ１０４からＡＰＬ１０３に移行させる。続けて、ＰＭＵ１０２は、ＤＳＰ１０４を休止させる。結果、マルチコアプロセッサシステム１００は、状態３０４から状態３０３に遷移する。また、マルチコアプロセッサシステム１００が状態３０４の状態で、ＢＰ１０１が通話終了の検出を行うと、ＰＭＵ１０２は、音声コーデック処理を行うＤＳＰ１０４を休止させる。結果、マルチコアプロセッサシステム１００は、状態３０４から状態３０５に遷移する。
　マルチコアプロセッサシステム１００が状態３０５の状態で、ＢＰ１０１が通話の検出を行うと、ＡＰＬ１０３の演算能力に余剰がある場合は、ＡＰＬ１０３がコーデック処理を実行する。結果、マルチコアプロセッサシステム１００は、状態３０５から状態３０３に遷移する。また、ＡＰＬ１０３の演算能力に余剰がない場合は、ＰＭＵ１０２は、ＤＳＰ１０４を休止状態から復帰させる。結果、マルチコアプロセッサシステム１００は、状態３０５から状態３０４に遷移する。
　また、マルチコアプロセッサシステム１００が状態３０５の状態で、無操作状態が一定時間を越えタイムアウトした場合は、ＡＰＬ１０３は、マルチメディア処理を終了する。マルチメディア処理がすべて終了した場合、ＰＭＵ１０２は、ＡＰＬ１０３を休止させる。結果、マルチコアプロセッサシステム１００は、状態３０５から状態３０１に遷移する。
　図４は、図３の状態３０２における各ＣＰＵの実行状況と消費電力の説明図である。マルチコアプロセッサシステム１００の状態が状態３０２である場合、ＢＰ１０１とＤＳＰ１０４が通話処理を実行中である。また、ＤＳＰ１０４の消費電力を５０［ｍＷ］とし、ＡＰＬ１０３の消費電力は、クロックギアの低い順に１００［ｍＷ］、２００［ｍＷ］、６００［ｍＷ］とする。マルチコアプロセッサシステム１００の状態３０２におけるＤＳＰ１０４とＡＰＬ１０３の合計消費電力は、５０＋０＝５０［ｍＷ］となる。
　図５は、図３の状態３０４における各ＣＰＵの実行状況と消費電力の説明図である。マルチコアプロセッサシステム１００の状態が状態３０４である場合、ＢＰ１０１とＡＰＬ１０３とＤＳＰ１０４が実行中である。ＡＰＬ１０３は、下から２番目のクロックギアで動作していることを想定する。マルチコアプロセッサシステム１００の状態３０４におけるＤＳＰ１０４とＡＰＬ１０３の合計消費電力は、５０＋２００＝２５０［ｍＷ］となる。
　図６は、図３の状態３０３における各ＣＰＵの実行状況と消費電力の説明図である。マルチコアプロセッサシステム１００の状態が状態３０３である場合、ＢＰ１０１とＡＰＬ１０３が実行中である。マルチコアプロセッサシステム１００の状態３０３におけるＤＳＰ１０４とＡＰＬ１０３の合計消費電力は、０＋２００＝２００［ｍＷ］となる。このように、状態３０４と状態３０３を比較すると、マルチコアプロセッサシステム１００として実行している処理は一致しているものの、ＡＰＬ１０３の演算能力の余剰分をコーデック処理に使用しているため、状態３０３の方が省電力となる。
　図７は、ソフトウェア能力要求テーブル２０１の記憶内容の一例を示す説明図である。テーブルは、ソフトウェア名称、演算能力の要求値という２つのフィールドを有する。ソフトウェア名称フィールドは、ソフトウェアの名称を格納する。演算能力の要求値フィールドは、ソフトウェアの演算能力の要求値を格納する。
　“ストリーミング再生”ソフトウェアが正常動作するには、たとえば、演算能力は１００［ＭＩＰＳ］となる。同様に、“音声再生”ソフトウェアが正常動作するには、たとえば、演算能力は４０［ＭＩＰＳ］、“地図表示”ソフトウェアが正常動作するには、演算能力は、たとえば、１１０［ＭＩＰＳ］となる。また、ＤＳＰ１０４が行うコーデック処理と同等の機能を持つ“ＰＣＭコーデック”ソフトウェアが正常動作するには、演算能力は、たとえば、６０［ＭＩＰＳ］となる。具体的な演算能力の要求値の設定方法については、実行前のシミュレーションや、プロファイラを用いて事前に測定して得られた結果を設定する。
　図７を用いて、マルチコアプロセッサシステム１００が状態３０４から状態３０３になる場合のＡＰＬ１０３でのマルチメディア処理の実行例を示す。たとえば、ＡＰＬ１０３の消費電力が２００［ｍＷ］であり、対応する演算能力が２００［ＭＩＰＳ］とする。このとき、ＡＰＬ１０３で実行しているソフトウェアが、“ストリーミング再生”ソフトウェアと“音声再生”ソフトウェアであれば、両ソフトウェアの演算能力の要求値の合計は１４０［ＭＩＰＳ］となる。ＡＰＬ１０３の演算能力が２００［ＭＩＰＳ］であり、余剰演算能力は、２００－１４０＝６０［ＭＩＰＳ］となることから、ＡＰＬ１０３は、“ＰＣＭコーデック”ソフトウェアの正常動作に６０［ＭＩＰＳ］を確保できる。この場合は、余剰ありとして、マルチコアプロセッサシステム１００の状態が状態３０４から状態３０３となる。
　また、ＡＰＬ１０３で実行しているソフトウェアが、“地図表示”ソフトウェアと“音声再生”ソフトウェアである場合を想定する。この場合の両ソフトウェアの演算能力の要求値の合計は１１０＋４０＝１５０［ＭＩＰＳ］となる。余剰演算能力は、２００－１５０＝５０［ＭＩＰＳ］となることから、ＡＰＬ１０３は、６０［ＭＩＰＳ］を確保できないため、“ＰＣＭコーデック”ソフトウェアの正常動作をすることができない。したがって、マルチコアプロセッサシステム１００の状態は、状態３０４を維持する。
　図８Ａ、図８Ｂは、マルチコアプロセッサシステム１００のスケジューリング処理を示すフローチャートである。図８ＡではＰＭＵ１０２とＡＰＬ１０３のスケジューリング処理を示し、図８ＢではＢＰ１０１のスケジューリング処理を示す。
　ＰＭＵ１０２は、後述するステップＳ８２６、ステップＳ８２８、ステップＳ８３０、ステップＳ８３２、ステップＳ８４６、ステップＳ８５０、ステップＳ８５１から通知を受信すると、ＰＭＵイベント取得処理を実行する（ステップＳ８０１）。ＰＭＵイベント取得処理の詳細は、図９にて後述する。ＰＭＵ１０２は、ＰＭＵイベント取得処理で出力されたイベントによって処理を分岐する（ステップＳ８０２）。出力されたイベントが“外部割り込みイベント”であれば（ステップＳ８０２：外部割り込みイベント）、ＰＭＵ１０２は、外部割り込み検出処理を実行する（ステップＳ８０３）。外部割り込み検出処理の詳細は、図１０にて後述する。ステップＳ８０３の処理内ではＡＰＬ１０３の状態に応じて、ＰＭＵ１０２はＡＰＬ１０３に外部割り込み通知を送信する。外部割り込み検出処理実行後、ＰＭＵ１０２は、ステップＳ８０１の処理に移行する。
　出力されたイベントが“コーデック結果イベント”であれば（ステップＳ８０２：コーデック結果イベント）、ＰＭＵ１０２は、コーデック結果処理を実行する（ステップＳ８０４）。コーデック結果処理の詳細は、図１１にて後述する。コーデック結果処理実行後、ＰＭＵ１０２は、ステップＳ８０１の処理に移行する。出力されたイベントが“ＤＳＰ起動要求イベント”であれば（ステップＳ８０２：ＤＳＰ起動要求イベント）、ＰＭＵ１０２は、ＤＳＰ起動要求処理を実行する（ステップＳ８０５）。ＤＳＰ起動要求処理の詳細は、図１２にて後述する。ステップＳ８０５の処理内では、ＤＳＰ起動要求を行った要求元に応じて、ＰＭＵ１０２は、ＡＰＬ１０３か、ＢＰ１０１にＤＳＰ起動完了通知を送信する。ＤＳＰ起動要求処理実行後、ＰＭＵ１０２は、ステップＳ８０１の処理に移行する。
　出力されたイベントが“余剰ありイベント”であれば（ステップＳ８０２：余剰ありイベント）、ＰＭＵ１０２は、余剰あり処理を実行する（ステップＳ８０６）。余剰あり処理の詳細は、図１３にて後述する。また、ステップＳ８０６の処理内で、ＰＭＵ１０２は、ＢＰ１０１に余剰あり通知を送信する。余剰あり処理実行後、ＰＭＵ１０２は、ステップＳ８０１の処理に移行する。出力されたイベントが“ＡＰＬスリープ要求イベント”であれば（ステップＳ８０２：ＡＰＬスリープ要求イベント）、ＰＭＵ１０２は、ＡＰＬ１０３を休止させる（ステップＳ８０７）。実行後、ＰＭＵ１０２は、ステップＳ８０１の処理に移行する。
　次に、ＡＰＬ１０３のフローチャートを説明する。ＡＰＬ１０３は、通知を受信するまで休止する（ステップＳ８２１）。具体的な休止方法としては、たとえば、ＰＭＵ１０２がＡＰＬ１０３に対して電力の供給を停止することで、ＡＰＬ１０３を休止状態にさせる。
　続けて、ステップＳ８０３、ステップＳ８０５、または、後述するステップＳ８４５、ステップＳ８４９から通知を受け取ると、ＡＰＬ１０３は、受信した通知を取得する（ステップＳ８２２）。次に、ＡＰＬ１０３は外部割り込み処理を開始する（ステップＳ８２３）。具体的には、ＡＰＬ１０３は、外部割り込み処理に対応したマルチメディア処理としてストリーミング再生ソフトウェア、音声再生ソフトウェアなどを実行する。
　外部割り込み処理開始後、ＡＰＬ１０３は、余剰判断処理を実行する（ステップＳ８２４）。余剰判断処理の詳細は、図１４、図１５Ａ、図１５Ｂにて後述する。判断結果により、ＡＰＬ１０３は、余剰ありか否かを判断する（ステップＳ８２５）。余剰ありと判断された場合（ステップＳ８２５：Ｙｅｓ）、ＡＰＬ１０３は、ＰＭＵ１０２へ余剰あり通知を送信する（ステップＳ８２６）。送信後、ＡＰＬ１０３は、ステップＳ８２２の処理にてコーデック処理依頼通知を受けたかを判断する（ステップＳ８２７）。
　コーデック処理依頼通知を受けていた場合（ステップＳ８２７：Ｙｅｓ）、ＡＰＬ１０３は、コーデック開始処理を実行する（ステップＳ８２８）。コーデック開始処理の詳細は、図１６にて後述する。ステップＳ８２８の処理内ではＤＳＰ１０４の休止状態であれば、ＡＰＬ１０３はＰＭＵ１０２にＤＳＰ起動要求通知を送信する。また、コーデック処理が終了した場合、ＡＰＬ１０３は、コーデック処理の結果をＢＰ１０１へ通知する。
　コーデック開始処理実行後、ＡＰＬ１０３は、外部割り込み処理が終了したかを判断する（ステップＳ８３１）。外部割り込み処理が終了した場合（ステップＳ８３１：Ｙｅｓ）、ＡＰＬ１０３は、外部割り込み終了処理を実行する（ステップＳ８３２）。外部割り込み終了処理の詳細は、図１８にて後述する。ステップＳ８３２の処理内ではＰＭＵ１０２に余剰あり通知を送信していた場合、ＡＰＬ１０３はＰＭＵ１０２に余剰ありの取り消し通知を送信する。
　外部割り込み終了処理終了後、ＡＰＬ１０３は、ステップＳ８２１の処理に移行する。外部割り込み処理が終了していない場合（ステップＳ８３１：Ｎｏ）、ＡＰＬ１０３は、タスクディスパッチが発生したかを判断する（ステップＳ８３３）。タスクディスパッチが発生した場合（ステップＳ８３３：Ｙｅｓ）、再び外部割り込み処理が発生したことになるため、ＡＰＬ１０３は、ステップＳ８２３の処理に移行する。タスクディスパッチが発生していない場合（ステップＳ８３３：Ｎｏ）、ＡＰＬ１０３は、ステップＳ８３１の処理に移行する。
　余剰なしと判断された場合（ステップＳ８２５：Ｎｏ）、ＡＰＬ１０３は、コーデック処理依頼通知を受けたかを判断する（ステップＳ８２９）。コーデック処理依頼通知を受けていた場合（ステップＳ８２９：Ｙｅｓ）、ＡＰＬ１０３は、ＤＳＰコーデック処理を実行する（ステップＳ８３０）。ＤＳＰコーデック処理の詳細は、図１７にて後述する。ステップＳ８３０の処理内ではＤＳＰ１０４が休止状態であれば、ＡＰＬ１０３はＰＭＵ１０２にＤＳＰ起動要求通知を送信する。ＤＳＰコーデック処理後、ＡＰＬ１０３は、ステップＳ８３１の処理に移行する。コーデック処理依頼通知を受けていない場合も（ステップＳ８２７：Ｎｏ、ステップＳ８２９：Ｎｏ）、ＡＰＬ１０３は、ステップＳ８３１の処理に移行する。
　次に、図８Ｂを用いてＢＰ１０１のスケジューリング処理を説明する。ＢＰ１０１は、コーデック処理が発生したかを判断する（ステップＳ８４１）。コーデック処理が発生していない場合（ステップＳ８４１：Ｎｏ）、ＢＰ１０１は一定時間後に、再びステップＳ８４１の処理を実行する。コーデック処理が発生した場合（ステップＳ８４１：Ｙｅｓ）、ＢＰ１０１は、ステップＳ８０５、ステップＳ８０６、ステップＳ８２８から送信され、ＢＰ１０１が受信した通知を取得する（ステップＳ８４２）。通知を取得後、ＢＰ１０１は、コーデック処理をＤＳＰ１０４かＡＰＬ１０３が現在実行しているかを判断する（ステップＳ８４３）。
　コーデック処理が実行されている場合（ステップＳ８４３：Ｙｅｓ）、ＢＰ１０１は、ＰＭＵ１０２からＡＰＬ１０３の余剰あり通知を受信したかを判断する（ステップＳ８４４）。余剰あり通知を受信していない場合（ステップＳ８４４：Ｎｏ）、ＢＰ１０１は、ＤＳＰ１０４またはＡＰＬ１０３からコーデック処理の結果を受信したかを判断する（ステップＳ８４７）。コーデック処理の結果を受信した場合（ステップＳ８４７：Ｙｅｓ）、ＢＰ１０１は、ＰＭＵ１０２へ、コーデック処理結果受け取り通知を送信する（ステップＳ８５１）。送信後、ＢＰ１０１は、ステップＳ８４１の処理に移行する。
　コーデック処理の結果を受信していない場合（ステップＳ８４７：Ｎｏ）、ＢＰ１０１は、ステップＳ８４２の処理に移行する。余剰あり通知を受信した場合（ステップＳ８４４：Ｙｅｓ）、ＢＰ１０１は、ＡＰＬ１０３へコーデック処理依頼通知を送信する（ステップＳ８４５）。送信後、ＢＰ１０１は、ＰＭＵ１０２へ、ＡＰＬ１０３への配布完了通知を送信し（ステップＳ８４６）、ステップＳ８４２の処理に移行する。
　コーデック処理がＤＳＰ１０４でもＡＰＬ１０３でも実行されていない場合（ステップＳ８４３：Ｎｏ）、ＢＰ１０１は、ＰＭＵ１０２からＡＰＬ１０３の余剰あり通知を受信したかを判断する（ステップＳ８４８）。余剰あり通知を受信した場合（ステップＳ８４８：Ｙｅｓ）、ＢＰ１０１は、ＡＰＬ１０３へコーデック処理依頼通知を送信し（ステップＳ８４９）、ステップＳ８４２の処理に移行する。余剰あり通知を受信していない場合（ステップＳ８４８：Ｎｏ）、ＢＰ１０１は、ＤＳＰコーデック処理を実行し（ステップＳ８５０）、ステップＳ８４２の処理に移行する。ステップＳ８５０の処理内ではＤＳＰ１０４が休止状態であれば、ＢＰ１０１はＰＭＵ１０２にＤＳＰ起動要求通知を送信する。
　図９は、ＰＭＵイベント取得処理を示すフローチャートである。ＰＭＵ１０２は、割り込みまたは通知を受信するまで待機する（ステップＳ９０１）。ＰＭＵ１０２は、割り込みまたは通知を取得し（ステップＳ９０２）、余剰ありの取り消し通知を取得したかを判断する（ステップＳ９０３）。余剰ありの取り消し通知を取得した場合（ステップＳ９０３：Ｙｅｓ）、ＰＭＵ１０２は、通知を記憶するキューの中から余剰あり通知を削除し（ステップＳ９０４）、再びステップＳ９０１の処理に移行する。
　取得した通知が余剰ありの取り消し通知でない場合（ステップＳ９０３：Ｎｏ）、ＰＭＵ１０２は、外部割り込みを取得したかを判断する（ステップＳ９０５）。外部割り込みを取得した場合（ステップＳ９０５：Ｙｅｓ）、ＰＭＵ１０２は、外部割り込みイベントを出力し（ステップＳ９０６）、ＰＭＵイベント処理を終了する。外部割り込みを取得していない場合（ステップＳ９０５：Ｎｏ）、ＰＭＵ１０２は、ＢＰ１０１からのコーデック処理結果受け取り通知を取得したかを判断する（ステップＳ９０７）。コーデック処理結果受け取り通知を取得した場合（ステップＳ９０７：Ｙｅｓ）、ＰＭＵ１０２は、コーデック結果イベントを出力し（ステップＳ９０８）、ＰＭＵイベント処理を終了する。
　コーデック処理結果受け取り通知を取得していない場合（ステップＳ９０７：Ｎｏ）、ＰＭＵ１０２は、ＤＳＰ起動要求通知を取得したかを判断する（ステップＳ９０９）。ＤＳＰ起動要求通知を取得した場合（ステップＳ９０９：Ｙｅｓ）、ＰＭＵ１０２は、ＤＳＰ起動要求イベントを出力し（ステップＳ９１０）、ＰＭＵイベント処理を終了する。ＤＳＰ起動要求通知を取得していない場合（ステップＳ９０９：Ｎｏ）、ＰＭＵ１０２は、余剰あり通知を取得したかを判断する（ステップＳ９１１）。余剰あり通知を取得した場合（ステップＳ９１１：Ｙｅｓ）、ＰＭＵ１０２は、余剰ありイベントを出力し（ステップＳ９１２）、ＰＭＵイベント処理を終了する。
　余剰あり通知を取得していない場合（ステップＳ９１１：Ｎｏ）、ＰＭＵ１０２は、ＡＰＬ１０３からのスリープ要求通知を取得したかを判断する（ステップＳ９１３）。スリープ要求通知を取得した場合（ステップＳ９１３：Ｙｅｓ）、ＰＭＵ１０２は、ＡＰＬスリープ要求イベントを出力し（ステップＳ９１４）、ＰＭＵイベント処理を終了する。ＡＰＬスリープ要求通知を取得していない場合（ステップＳ９１３：Ｎｏ）、ステップＳ９０２にて取得した通知は破棄し、ステップＳ９０１の処理に移行する。
　図１０は、外部割り込み検出処理を示すフローチャートである。ＰＭＵ１０２は、ＡＰＬ１０３が起動中かを判断する（ステップＳ１００１）。ＡＰＬ１０３が起動中でない場合（ステップＳ１００１：Ｎｏ）、ＰＭＵ１０２は、ＡＰＬ１０３を起動させる（ステップＳ１００２）。ＡＰＬが起動中の場合（ステップＳ１００１：Ｙｅｓ）、またはステップＳ１００２の処理後、ＰＭＵ１０２は、ＡＰＬ１０３へ外部割り込み通知を送信し（ステップＳ１００３）、外部割り込み検出処理を終了する。
　図１１は、コーデック結果処理を示すフローチャートである。ＰＭＵ１０２は、ＤＳＰ１０４が起動中かを判断する（ステップＳ１１０１）。起動中である場合（ステップＳ１１０１：Ｙｅｓ）、ＰＭＵ１０２は、ＤＳＰ１０４を休止させ（ステップＳ１１０２）、コーデック結果処理を終了する。ＤＳＰ１０４が起動中でない場合も（ステップＳ１１０１：Ｎｏ）、ＰＭＵ１０２はコーデック結果処理を終了する。
　図１２は、ＤＳＰ起動要求処理を示すフローチャートである。ＰＭＵ１０２は、ＤＳＰ１０４を起動させる（ステップＳ１２０１）。ＤＳＰ１０４の起動後、ＰＭＵ１０２は、ＡＰＬ１０３からＤＳＰ起動要求通知を受信したかを判断する（ステップＳ１２０２）。ＡＰＬ１０３からＤＳＰ起動要求通知を受信した場合（ステップＳ１２０２：Ｙｅｓ）、ＰＭＵ１０２は、ＡＰＬ１０３へＤＳＰ起動完了通知を送信する（ステップＳ１２０３）。ステップＳ１２０３の処理後、またＢＰ１０１からＤＳＰ起動要求通知を受信していない場合（ステップＳ１２０２：Ｎｏ）、ＰＭＵ１０２は、ＢＰ１０１へＤＳＰ起動完了通知を送信し（ステップＳ１２０４）、ＤＳＰ起動要求処理を終了する。
　図１３は、余剰あり処理を示すフローチャートである。ＰＭＵ１０２は、ＢＰ１０１へ余剰あり通知を送信する（ステップＳ１３０１）。送信後、ＰＭＵ１０２は、ＢＰ１０１からＡＰＬ１０３への配布完了通知を受信したかを判断する（ステップＳ１３０２）。配布完了通知を受信していない場合（ステップＳ１３０２：Ｎｏ）、ＰＭＵ１０２は、一定時間後に、再びステップＳ１３０２の処理に移行する。
　配布完了通知を受信した場合（ステップＳ１３０２：Ｙｅｓ）、ＰＭＵ１０２は、ＤＳＰ１０４が起動中かを判断する（ステップＳ１３０３）。ＤＳＰ１０４が起動中の場合（ステップＳ１３０３：Ｙｅｓ）、ＰＭＵ１０２は、ＤＳＰ１０４を休止させ（ステップＳ１３０４）、余剰あり処理を終了する。ＤＳＰ１０４が起動中でない場合（ステップＳ１３０３：Ｎｏ）、ＰＭＵ１０２は、余剰あり処理を終了する。
　図１４、図１５Ａ、図１５Ｂは、余剰判断処理を示すフローチャートである。図１４では、マルチコアプロセッサシステム１００でのＡＰＬ１０３の個数が単数である場合のフローチャートを示し、図１５Ａ、図１５Ｂでは、マルチコアプロセッサシステム１００でのＡＰＬ１０３の個数が複数である場合のフローチャートを示す。
　図１４は、ＡＰＬ１０３が単数の場合における余剰判断処理を示すフローチャートである。ＡＰＬ１０３は、ソフトウェア能力要求テーブル２０１から、コーデック処理ソフトウェアの演算能力の要求値Ｃを取得する（ステップＳ１４０１）。続けて、ＡＰＬ１０３は、変数ｋを１に設定する（ステップＳ１４０２）。
　設定後、ＡＰＬ１０３は、ソフトウェア能力要求テーブル２０１から、ＡＰＬ１０３で実行されているｋ番目のソフトウェアの演算能力の要求値Ａ（ｋ）を取得する（ステップＳ１４０３）。取得後、ＡＰＬ１０３は、変数ｋをインクリメントし（ステップＳ１４０４）、変数ｋがＡＰＬ１０３で実行中のソフトウェア数以下かを判断する（ステップＳ１４０５）。変数ｋが実行中のソフトウェア数以下である場合（ステップＳ１４０５：Ｙｅｓ）、ＡＰＬ１０３は、ステップＳ１４０３の処理に移行する。
　変数ｋが実行中のソフトウェア数を越えた場合（ステップＳ１４０５：Ｎｏ）、ＡＰＬ１０３は、ＡＰＬ１０３の現在のクロックギアｎに対する演算能力Ｐ（ｎ）を取得する（ステップＳ１４０６）。ステップＳ１４０３、ステップＳ１４０６で取得した値を使用して、ＡＰＬ１０３は、不等式ΣkＡ（ｋ）＋Ｃ≦Ｐ（ｎ）が成り立つかを判断する（ステップＳ１４０７）。不等式が成り立つ場合（ステップＳ１４０７：Ｙｅｓ）、ＡＰＬ１０３は、余剰ありとして判断し（ステップＳ１４０８）、余剰判断処理を終了する。不等式が成り立たない場合（ステップＳ１４０７：Ｎｏ）、ＡＰＬ１０３は、余剰なしとして判断し（ステップＳ１４０９）、余剰判断処理を終了する。
　図１５Ａ、図１５Ｂは、ＡＰＬ１０３が複数の場合における余剰判断処理を示すフローチャートである。図１５Ａ、図１５Ｂでは、ＡＰＬ１０３がＡＰＬ＃１、ＡＰＬ＃２、・・・、ＡＰＬ＃ＭまでのＭ個のＣＰＵを含む。また、ＡＰＬ１０３が複数存在した場合、ＡＰＬ１０３が実行していたスケジューリング処理は、ＡＰＬ＃１～ＡＰＬ＃Ｍのいずれか一つのＣＰＵが行う。図１５Ａ、図１５Ｂのフローチャートは、ＡＰＬ＃１が実行している状態を説明している。
　ＡＰＬ＃１は、ソフトウェア能力要求テーブル２０１から、コーデック処理ソフトウェアの演算能力の要求値Ｃを取得する（ステップＳ１５０１）。取得後、ＡＰＬ＃１は、変数ｘに１を設定する（ステップＳ１５０２）。設定後、ＡＰＬ＃１は、ｘ番目のＡＰＬを選択する（ステップＳ１５０３）。選択後、ＡＰＬ＃１は、変数ｋに１を設定する（ステップＳ１５０４）。設定後、ＡＰＬ＃１は、ソフトウェア能力要求テーブル２０１から、ＡＰＬ＃ｘで実行されているｋ番目のソフトウェアの演算能力の要求値Ａｘ（ｋ）を取得する（ステップＳ１５０５）。
　取得後、ＡＰＬ＃１は、変数ｋをインクリメントし（ステップＳ１５０６）、変数ｋがＡＰＬ＃ｘで実行中のソフトウェア数以下かを判断する（ステップＳ１５０７）。変数ｋが実行中のソフトウェア数以下である場合（ステップＳ１５０７：Ｙｅｓ）、ＡＰＬ＃１は、ステップＳ１５０５の処理に移行する。変数ｋが実行中のソフトウェア数を越えた場合（ステップＳ１５０７：Ｎｏ）、ＡＰＬ＃１は、ＡＰＬ＃ｘの、現在のクロックギアｎｘに対する演算能力Ｐｘ（ｎｘ）を取得する（ステップＳ１５０８）。取得後、ＡＰＬ＃１は、ＡＰＬ＃１は変数ｘをインクリメントし（ステップＳ１５０９）、変数ｘがＡＰＬの個数以下かを判断する（ステップＳ１５１０）。変数ｘがＡＰＬの個数以下である場合（ステップＳ１５１０：Ｙｅｓ）、ステップＳ１５０３の処理に移行する。
　変数ｘがＡＰＬの個数以下でない場合（ステップＳ１５１０：Ｎｏ）、ＡＰＬ＃１は、不等式ΣxΣkＡｘ（ｋ）＋Ｃ≦ΣxＰｘ（ｎｘ）が成り立つかを判断する（ステップＳ１５１１）。不等式が成り立たない場合（ステップＳ１５１１：Ｎｏ）、ＡＰＬ＃１は、余剰なしと判断し（ステップＳ１５２０）、余剰判断処理を終了する。不等式が成り立つ場合（ステップＳ１５１１：Ｙｅｓ）、ＡＰＬ＃１は、変数ｘを１に設定する（ステップＳ１５１２）。
　続けてＡＰＬ＃１は、ＡＰＬ＃ｘでのコーデック割り当て後の余剰演算能力Ｓ（ｘ）をＳ（ｘ）＝Ｐｘ（ｎｘ）－｛ΣkＡｘ（ｋ）＋Ｃ｝として算出する（ステップＳ１５１３）。算出後、ＡＰＬ＃１は、変数ｘをインクリメントし（ステップＳ１５１４）、変数ｘがＡＰＬの個数以下であるかを判断する（ステップＳ１５１５）。変数ｘがＡＰＬの個数以下である場合（ステップＳ１５１５：Ｙｅｓ）、ＡＰＬ＃１は、ステップＳ１５１３の処理に移行する。
　変数ｘがＡＰＬの個数以下でない場合（ステップＳ１５１５：Ｎｏ）、ＡＰＬ＃１は、Ｍａｘ（Ｓ（ｘ））が０以上となるかを判断する（ステップＳ１５１６）。Ｍａｘ（Ｓ（ｘ））が０以上である場合（ステップＳ１５１６：Ｙｅｓ）、ＡＰＬ＃１は、Ｍａｘ（Ｓ（ｘ））となるＡＰＬ＃ｘを余剰ありのＣＰＵとして判断し（ステップＳ１５１９）、余剰判断処理を終了する。Ｍａｘ（Ｓ（ｘ））が０未満である場合（ステップＳ１５１６：Ｎｏ）、ＡＰＬ＃１～ＡＰＬ＃Ｍは、ＡＰＬ＃１～ＡＰＬ＃Ｍでソフトウェアのリスケジューリング、またはマイグレーションを行う（ステップＳ１５１７）。
　ステップＳ１５１７の処理の結果、ＡＰＬ＃１は、ＡＰＬ＃１～ＡＰＬ＃Ｍの中で、Ｍａｘ（Ｓ（ｘ））≧０となるＡＰＬ＃ｘが存在するかを判断する（ステップＳ１５１８）。ＡＰＬ＃ｘが存在する場合（ステップＳ１５１８：Ｙｅｓ）、ＡＰＬ＃１は、ステップＳ１５１９の処理に移行する。ＡＰＬ＃ｘが存在しない場合（ステップＳ１５１８：Ｎｏ）、ＡＰＬ＃１は、ステップＳ１５２０の処理に移行する。
　ステップＳ１５１７の処理であるリスケジューリング、またはマイグレーションはＡＰＬ＃１～ＡＰＬ＃Ｍの余剰演算能力Ｓ（ｘ）がコーデック処理ソフトウェアの演算能力の要求値Ｃを超えるように実行される。以下に、具体的なマイグレーションの例を示す。具体的には、たとえば、ＡＰＬがＡＰＬ＃１、ＡＰＬ＃２と２つ存在し、それぞれのクロックギアからＡＰＬ＃１の演算能力が１００［ＭＩＰＳ］、ＡＰＬ＃２の演算能力が２００［ＭＩＰＳ］である場合を想定する。
　また、ＡＰＬ＃１にて実行されているソフトウェアがソフトウェアＡ、ソフトウェアＢと２つあり、演算能力の要求値が、それぞれ６０［ＭＩＰＳ］、２０［ＭＩＰＳ］であるとする。また、ＡＰＬ＃２にて実行されているソフトウェアがソフトウェアＣ、ソフトウェアＤと２つあり、演算能力の要求値が、１４０［ＭＩＰＳ］、２０［ＭＩＰＳ］であるとする。また、コーデック処理ソフトウェアの演算能力の要求値Ｃが６０［ＭＩＰＳ］であるとする。
　このとき、ステップＳ１５１１の不等式は、（６０＋２０）＋（１４０＋２０）＋６０≦１００＋２００となるため、ＡＰＬ＃１は、ステップＳ１５１１：Ｙｅｓのルートを処理する。続けて、ステップＳ１５１６にて、Ｓ（１）＝－４０、Ｓ（２）＝－２０となり、ＡＰＬ＃１は、ステップＳ１５１７：Ｎｏのルートを処理する。
　ステップＳ１５１７の処理にて、ＡＰＬ＃１、ＡＰＬ＃２は、ＡＰＬ＃２で実行中のソフトウェアＤを移行対象ソフトウェアとしてＡＰＬ＃１に移行させることで、Ｓ（２）＝０となり、ＡＰＬ＃１は、ステップＳ１５１８：Ｙｅｓのルートを処理することになる。このように、ＡＰＬ＃１、ＡＰＬ＃２の中で、コーデック処理ソフトウェアの演算能力の要求値Ｃを越えるようにＡＰＬ＃１、ＡＰＬ＃２はリスケジューリング、またはマイグレーションを行う。マイグレーションの対象となる移行対象ソフトウェアの検索処理の一例を示すフローチャートは、図１９にて後述する。
　図１６は、コーデック開始処理を示すフローチャートである。ＡＰＬ１０３は、コーデック処理を開始する（ステップＳ１６０１）。コーデック処理中に、ＡＰＬ１０３は、外部割り込み処理が終了したか、または、ＡＰＬ１０３の演算能力に余剰がなくなったかを判断する（ステップＳ１６０２）。外部割り込み処理が終了していなく、かつ、ＡＰＬ１０３の演算能力に余剰がある場合（ステップＳ１６０２：Ｎｏ）、ＡＰＬ１０３は、コーデック処理が終了したかを判断する（ステップＳ１６０３）。コーデック処理が終了していない場合、ＡＰＬ１０３は、ステップＳ１６０２の処理に移行する。
　コーデック処理が終了した場合（ステップＳ１６０３：Ｙｅｓ）、ＡＰＬ１０３は、ＢＰ１０１へコーデック処理の結果を返却する（ステップＳ１６０４）。結果を返却後、ＡＰＬ１０３は、コーデック処理の依頼通知を引き続き受信したかを判断する（ステップＳ１６０６）。受信していない場合（ステップＳ１６０６：Ｎｏ）、ＡＰＬ１０３は、コーデック開始処理を終了する。
　コーデック処理の依頼通知を受信していた場合（ステップＳ１６０６：Ｙｅｓ）、ＡＰＬ１０３は、ステップＳ１６０１の処理に移行する。外部割り込み処理が終了したか、または、ＡＰＬ１０３の演算能力に余剰がなくなった場合（ステップＳ１６０２：Ｙｅｓ）、ＡＰＬ１０３は、ＤＳＰコーデック処理を実行し（ステップＳ１６０５）、コーデック開始処理を終了する。
　図１７は、ＤＳＰコーデック処理を示すフローチャートである。ＤＳＰコーデック処理は、ＢＰ１０１か、ＡＰＬ１０３によって実行される。図１７の例では、ＤＳＰコーデック処理がＢＰ１０１にて実行される場合を想定する。
　ＢＰ１０１は、ＰＭＵ１０２へＤＳＰ起動要求通知を送信する（ステップＳ１７０１）。ＤＳＰ起動要求通知を送信後、ＢＰ１０１は、ＰＭＵ１０２からＤＳＰ起動完了通知を受信したかを判断する（ステップＳ１７０２）。ＤＳＰ起動完了通知を受信していない場合（ステップＳ１７０２：Ｎｏ）、ＢＰ１０１は、一定時間後、再びステップＳ１７０２の処理に移行する。
　ＤＳＰ起動完了通知を受信した場合（ステップＳ１７０２：Ｙｅｓ）、ＢＰ１０１は、ＡＰＬ１０３にてコーデック処理を実行していたかを判断する（ステップＳ１７０３）。ＡＰＬ１０３にてコーデック処理を実行していた場合（ステップＳ１７０３：Ｙｅｓ）、ＢＰ１０１は、ＡＰＬ１０３からＤＳＰ１０４にコーデック処理を移行し（ステップＳ１７０４）、ＤＳＰコーデック処理を終了する。ＡＰＬ１０３にてコーデック処理を実行していなかった場合（ステップＳ１７０３：Ｎｏ）、ＢＰ１０１は、ＤＳＰ１０４へコーデック処理を配布し（ステップＳ１７０５）、ＤＳＰコーデック処理を終了する。
　図１８は、外部割り込み終了処理を示すフローチャートである。ＡＰＬ１０３は、ＰＭＵ１０２へ余剰あり通知を送信したかを判断する（ステップＳ１８０１）。余剰あり通知を送信した場合（ステップＳ１８０１：Ｙｅｓ）、ＡＰＬ１０３は、ＰＭＵ１０２へ余剰ありの取り消し通知を送信する（ステップＳ１８０２）。余剰あり通知を送信していない場合（ステップＳ１８０１：Ｎｏ）、または、ステップＳ１８０２の終了後、ＡＰＬ１０３は、ＰＭＵ１０２へＡＰＬスリープ要求を送信し（ステップＳ１８０３）、外部割り込み終了処理を終了する。
　なお、余剰ありの取り消し通知を送信する際には、ＡＰＬ１０３は、ＰＭＵ１０２の通知を格納するキューの一番先頭に、余剰ありの取り消し通知を格納してもよい。これにより、ＰＭＵ１０２がステップＳ９０２にて通知を取得する際に、余剰あり通知より先に余剰ありの取り消し通知を取得でき、ＰＭＵ１０２は、余剰あり通知を削除することができる。
　図１９は、ステップＳ１５１７におけるマイグレーションの対象となる移行対象ソフトウェアの検索処理の一例を示すフローチャートである。ＡＰＬ＃１は、変数ｘに１を設定し（ステップＳ１９０１）、変数ｋにも１を設定する（ステップＳ１９０２）。設定後、ＡＰＬ＃１は、ＡＰＬ＃ｘのｋ番目のソフトウェアにおいて、Ｓ（ｘ）＋Ａ（ｋ）を算出する（ステップＳ１９０３）。
　算出後、ＡＰＬ＃１は、変数ｋをインクリメントし（ステップＳ１９０４）、変数ｋが実行中のソフトウェア以下かを判断する（ステップＳ１９０５）。変数ｋが実行中のソフトウェア数以下である場合（ステップＳ１９０５：Ｙｅｓ）、ＡＰＬ＃１は、ステップＳ１９０３の処理に移行する。変数ｋが実行中のソフトウェア数を越えた場合（ステップＳ１９０５：Ｎｏ）、ＡＰＬ＃１は、変数ｘをインクリメントし（ステップＳ１９０６）、変数ｘがＡＰＬの個数以下かを判断する（ステップＳ１９０７）。変数ｘがＡＰＬの個数以下である場合（ステップＳ１９０７：Ｙｅｓ）、ＡＰＬ＃１はステップＳ１９０２の処理に移行する。
　変数ｘがＡＰＬの個数より大きい場合（ステップＳ１９０７：Ｎｏ）、ＡＰＬ＃１は、算出されたＳ（ｘ）＋Ａ（ｋ）のうち、Ｓ（ｘ）＋Ａ（ｋ）≧０となり、最も最小のＳ（ｘ）＋Ａ（ｋ）となるｘ、ｋをｘ１、ｋ１に設定する（ステップＳ１９０８）。ＡＰＬ＃ｘ１が移行元のＣＰＵとなり、ＡＰＬ＃ｘ１のｋ１番目のソフトウェアが移行対象ソフトウェアになる。Ｓ（ｘ１）＋Ａ（ｋ１）≧０となるｘ１、ｋ１が存在しなかった場合、ＡＰＬ＃１は値を設定しない。なお、Ｓ（ｘ１）＋Ａ（ｋ１）≧０については、以下のように変形できる。
　Ｓ（ｘ１）＋Ａ（ｋ１）≧０
⇔Ｐｘ（ｎｘ１）－｛ΣkＡｘ（ｋ）＋Ｃ｝＋Ａ（ｋ１）≧０
⇔Ｐｘ（ｎｘ１）≧｛ΣkＡｘ（ｋ）－Ａ（ｋ１）｝＋Ｃ
　｛ΣkＡｘ（ｋ）－Ａ（ｋ１）｝＋Ｃは、移行対象ソフトウェア以外の残余のソフトウェアとコーデック処理の演算能力の要求値の合計となる。したがって、Ｓ（ｘ１）＋Ａ（ｋ１）≧０を満たすことは、前述の合計がＡＰＬ＃ｘ１の演算能力値以下となることと同値である。
　ＡＰＬ＃１は、ｘ１、ｋ１に値が設定されたかを判断する（ステップＳ１９０９）。値が設定されていない場合（ステップＳ１９０９：Ｎｏ）、ＡＰＬ＃１は、移行対象ソフトウェアが見つからなかったとして出力し（ステップＳ１９１６）、移行対象ソフトウェアの検索処理を終了する。値が設定された場合（ステップＳ１９０９：Ｙｅｓ）、ＡＰＬ＃１は、変数ｘに１を設定する（ステップＳ１９１０）。
　設定後、ＡＰＬ＃１は、変数ｘがＡＰＬの個数以下かを判断する（ステップＳ１９１１）。変数ｘがＡＰＬの個数より大きい場合（ステップＳ１９１１：Ｎｏ）、ＡＰＬ＃１はステップＳ１９１６の処理に移行する。変数ｘがＡＰＬの個数以下である場合（ステップＳ１９１１：Ｙｅｓ）、ＡＰＬ＃１は変数ｘとｘ１が等しいかを判断する（ステップＳ１９１２）。変数ｘとｘ１が等しい場合（ステップＳ１９１２：Ｙｅｓ）、ＡＰＬ＃１は変数ｘをインクリメントし（ステップＳ１９１４）、ステップＳ１９１１の処理に移行する。
　変数ｘとｘ１が等しくない場合（ステップＳ１９１２：Ｎｏ）、ＡＰＬ＃１は、不等式Ｐｘ（ｎｘ）－ΣkＡ（ｋ）－Ａ（ｋ１）≧０が成り立つかを判断する（ステップＳ１９１３）。不等式が成り立たない場合（ステップＳ１９１３：Ｎｏ）、ＡＰＬ＃１は、ステップＳ１９１４の処理に移行する。不等式が成り立つ場合（ステップＳ１９１３：Ｙｅｓ）、ＡＰＬ＃１は、ＡＰＬ＃ｘ１が移行元のＣＰＵ、ＡＰＬ＃ｘ１のｋ１番目のソフトウェアが移行対象ソフトウェア、ＡＰＬ＃ｘが移行先のＣＰＵであると出力する（ステップＳ１９１５）。出力後、ＡＰＬ＃１は、移行対象ソフトウェアの検索処理を終了する。
　図１９の例では、移行対象ソフトウェアが１つの場合を例に挙げたが、複数のソフトウェアを移行対象ソフトウェアとして、移行元のＡＰＬの演算能力にコーデック処理ソフトウェアの演算能力の要求値Ｃ分の余剰が生まれるようにしてもよい。
　以上説明したように、マルチコアプロセッサシステム、電力制御方法、および電力制御プログラムによれば、特定のコアで実行される機能を持つ特定のソフトウェアと他のコアで実行中の他のソフトウェアの演算能力の合計が他のコアの演算能力以内かを判断する。演算能力以内なら、マルチコアプロセッサシステムは、特定のソフトウェアを他のコアに割り当て、特定のコアを休止させる。これにより、マルチコアプロセッサシステムは、他のコアで発生していた演算能力の余剰を有効活用し、特定のコアが使用する電力分省電力化を図ることができる。
　また、マルチコアプロセッサシステムは、他のコアの中で、演算能力の余剰が最大となるコアに、特定のソフトウェアを割り当ててもよい。これにより、マルチコアプロセッサシステムは、特定のコアの分省電力化を図ることができる。さらに、マルチコアプロセッサシステムは、他のコアの負荷が均等に近づくように特定のソフトウェアを割り当てることができる。
　また、マルチコアプロセッサシステムは、移行元のコアで実行中の移行対象ソフトウェアを移行先のコアに移行させ、移行元のコアに、特定のソフトウェアを割り当ててもよい。これにより、マルチコアプロセッサシステムは、他のコアのおのおのの演算能力の余剰が、特定のソフトウェアの演算能力の要求値に届かなくても、演算能力の余剰を１つのコアに集めることで特定のソフトウェアを前述の１つのコアで実行でき、省電力化を図れる。
　また、マルチコアプロセッサシステムは、特定のソフトウェアと他のコアごとに実行中のソフトウェアとの演算能力の要求値の合計が、他のコアの演算能力値の合計以下である場合に、移行対象ソフトウェアを移行してもよい。これにより、マルチコアプロセッサシステムは、演算能力の余剰をまとめる前に、特定のソフトウェアを他のコアの１つのコアで実行できるか否かが判断でき、無駄な移行処理を行わずに済む。
　なお、本実施の形態で説明した電力制御方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本電力制御プログラムは、ハードディスク、フレキシブルディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本電力制御プログラムは、インターネット等のネットワークを介して配布してもよい。
　１０１　ＢＰ
　１０２　ＰＭＵ
　１０３　ＡＰＬ
　１０４　ＤＳＰ
　１０５　アンテナ
　１０６　ＲＦ回路
　１０８　ＲＡＭ
　１１４　バス
　２０１　ソフトウェア能力要求テーブル
　２０２　検出部
　２０３　抽出部
　２０４　余剰判断部
　２０５　割当部
　２０６　休止部
　２０７　決定部
　２０８　移行部
　２０９　休止通知部
　２１０　コーデック処理検出部
　２１１　コーデック処理配布部

Claims (6)

  1. 　特定の処理を実行する特定のコアとは異なる他のコアにおいて、複数のソフトウェアのうち特定のソフトウェアは前記特定の処理と同等の機能を有し、前記複数のソフトウェアのうち前記特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出する検出手段と、
    　前記検出手段によって前記他のソフトウェアが前記他のコアに実行中である状態が検出された場合、前記複数のソフトウェアのうち、当該ソフトウェアごとに演算能力の要求値を記憶したデータベースから、前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値を抽出する抽出手段と、
    　前記抽出手段によって抽出された前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値の合計が、前記他のコアの演算能力値以下か否かを判断する判断手段と、
    　前記判断手段によって、前記演算能力の要求値の合計が前記他のコアの演算能力値以下であると判断された場合、前記他のコアに前記特定のソフトウェアを割り当てる割当手段と、
    　前記割当手段によって前記特定のソフトウェアが前記他のコアに割り当てられた場合、前記特定のコアを休止させる休止手段と、
    　を備えることを特徴とするマルチコアプロセッサシステム。
  2. 　前記判断手段によって、前記演算能力の要求値の合計が前記他のコアの演算能力値以下であると判断された場合、前記他のコアの中から、前記演算能力値と前記特定のソフトウェアおよび前記他のソフトウェアの演算能力の要求値の合計との差分が最大となるコアを決定する決定手段を備え、
    　前記割当手段は、
    　前記決定手段によって決定されたコアに前記特定のソフトウェアを割り当て、
    　前記休止手段は、
    　前記割当手段によって前記特定のソフトウェアが前記決定されたコアに割り当てられた場合、前記特定のコアを休止させることを特徴とする請求項１に記載のマルチコアプロセッサシステム。
  3. 　前記他のコアのうち移行元のコアで実行中である移行対象ソフトウェアを、前記他のコアのうち移行先のコアに移行させる移行手段をさらに備え、
    　前記判断手段は、
    　前記抽出手段によって抽出された前記特定のソフトウェアと前記移行元のコアの前記移行対象ソフトウェア以外の残余のソフトウェアとの演算能力の要求値の合計が、前記移行元のコアの演算能力値以下か否かを判断し、
    　前記移行手段は、
    　前記判断手段によって前記移行元のコアの演算能力値以下と判断された場合、前記移行元のコアの前記移行対象ソフトウェアを前記移行先のコアに移行させ、
    　前記割当手段は、
    　前記移行手段によって前記移行対象ソフトウェアが移行させられた後、前記移行元のコアに前記特定のソフトウェアを割り当てることを特徴とする請求項２に記載のマルチコアプロセッサシステム。
  4. 　前記判断手段は、
    　前記抽出手段によって抽出された前記特定のソフトウェアと前記他のコアごとに実行中のソフトウェア群との演算能力の要求値の合計が、前記他のコアの演算能力値の合計以下であり、かつ、前記抽出手段によって抽出された前記移行元のコアの前記移行対象ソフトウェア以外の残余のソフトウェアと前記特定のソフトウェアとの演算能力の要求値の合計が、前記移行元のコアの演算能力値以下か否かを判断することを特徴とする請求項３に記載のマルチコアプロセッサシステム。
  5. 　特定の処理を実行する特定のコアとは異なる他のコアにおいて、複数のソフトウェアのうち特定のソフトウェアは前記特定の処理と同等の機能を有し、前記複数のソフトウェアのうち前記特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出する検出工程と、
    　前記検出工程によって前記他のソフトウェアが前記他のコアに実行中である状態が検出された場合、前記複数のソフトウェアのうち、当該ソフトウェアごとに演算能力の要求値を記憶したデータベースから、前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値を抽出する抽出工程と、
    　前記抽出工程によって抽出された前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値の合計が、前記他のコアの演算能力値以下か否かを判断する判断工程と、
    　前記判断工程によって、前記演算能力の要求値の合計が前記他のコアの演算能力値以下であると判断された場合、前記他のコアに前記特定のソフトウェアを割り当てる割当工程と、
    　前記割当工程によって前記特定のソフトウェアが前記他のコアに割り当てられた場合、前記特定のコアの休止依頼を通知する休止通知工程と、
    　を前記他のコアが実行することを特徴とした電力制御方法。
  6. 　特定の処理を実行する特定のコアとは異なる他のコアにおいて、複数のソフトウェアのうち特定のソフトウェアは前記特定の処理と同等の機能を有し、前記複数のソフトウェアのうち前記特定のソフトウェアとは異なる他のソフトウェアが実行中であることを検出する検出工程と、
    　前記検出工程によって前記他のソフトウェアが前記他のコアに実行中である状態が検出された場合、前記複数のソフトウェアのうち、当該ソフトウェアごとに演算能力の要求値を記憶したデータベースから、前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値を抽出する抽出工程と、
    　前記抽出工程によって抽出された前記特定のソフトウェアと前記他のソフトウェアとの演算能力の要求値の合計が、前記他のコアの演算能力値以下か否かを判断する判断工程と、
    　前記判断工程によって、前記演算能力の要求値の合計が前記他のコアの演算能力値以下であると判断された場合、前記他のコアに前記特定のソフトウェアを割り当てる割当工程と、
    　前記割当工程によって前記特定のソフトウェアが前記他のコアに割り当てられた場合、前記特定のコアの休止依頼を通知する休止通知工程と、
    　を前記他のコアに実行させることを特徴とした電力制御プログラム。
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