WO2011113256A1 - 差分四相相移键控解调器偏置点控制方法及装置 - Google Patents

差分四相相移键控解调器偏置点控制方法及装置 Download PDF

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WO2011113256A1
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differential current
path
bias point
bias
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陈建华
易鸿
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中兴通讯股份有限公司
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    • H04B10/677—Optical arrangements in the receiver for all-optical demodulation of the input optical signal for differentially modulated signal, e.g. DPSK signals

Definitions

  • the present invention relates to the field of optical communications, and in particular to differential quadrature phase shift keying (DQPSK).
  • DQPSK differential quadrature phase shift keying
  • DQPSK is a differential quadrature phase shift keying modulation method.
  • optical phase modulation methods represented by DQPSK have received more and more attention from the industry.
  • 1 is a schematic structural view of a DQPSK demodulator according to the prior art.
  • E the field strength
  • 0 the modulation phase.
  • the demodulation principle of DQPSK is: Demodulating the received optical signal by a DQPSK demodulator to obtain two differential currents, the two differential currents carrying the modulation phase difference of adjacent optical bits, The transmitted bit stream can be obtained based on the modulation phase difference.
  • the phase difference between the two arms on the demodulator I path must strictly meet the demodulation requirements: The difference is ⁇ +2 ⁇ , and the phase difference between the two arms on the Q-channel of the demodulator must strictly meet the demodulation requirements: The phase difference is - ⁇ /4+ 2 ⁇ , otherwise an additional optical signal-to-noise ratio penalty will be entered.
  • the common control method of the related art is to directly collect the current signal of the balanced receiver and adjust the bias of the demodulator I and Q.
  • the voltage which minimizes the maximum value of the current signal collected by the clamp, locks the DQPSK modulator to the correct bias point.
  • the above methods are mostly implemented by analog circuits.
  • the response characteristics of the control loop are easily affected by the external environment, the reliability is poor, and the bias points can only be locked to ⁇ /4 and - ⁇ /4, and the offset cannot be obtained. The point is locked to other expected values.
  • a primary object of the present invention is to provide a method and apparatus for controlling a bias point of a DQPSK demodulator to solve the problem that the DQPSK modulation is easily affected by the external environment when the analog circuit is used in the related art, and the reliability is poor, and only Locking the bias point to ⁇ /4 and - ⁇ /4 does not fix the bias point to other expected values.
  • a method for controlling a DQPSK demodulator bias point comprising: Step 1, applying a first bias voltage on a D-channel of a DQPSK demodulator, in a DQPSK demodulator Applying a second bias voltage on the Q path, and applying the same pilot voltage signal to the I channel and the Q channel respectively; Step 2, filtering the I differential current signal of the DQPSK demodulator that is collected by the balanced receiver and Determine the real-time value of the bias point of the I path, and the set of the balanced receiver
  • the Q differential current signal of the DQPSK demodulator is filtered and the real-time value of the bias point of the Q channel is determined to be ⁇ 3 ⁇ 4;
  • Step 3 is based on feedback control of the first bias voltage, and feedback is performed on the second bias voltage according to ⁇ 3 ⁇ 4 Control, until the expected value of the bias point of the I path is reached and the expected value of the bias point of the Q path is reached; and the step 2 to step 3 are executed cyclically every preset delay so that the bias point of the I path is always maintained The expected value and 0Q are always maintained as the bias point expectation value of the Q path.
  • a DQPSK demodulator bias point control apparatus including: a pilot voltage signal generating module, a bias point real-time value determining module, and a feedback control module, wherein the pilot voltage signal a generating module, configured to generate a pilot voltage signal, and add a pilot voltage signal to the I and Q channels of the DQPSK demodulator, a first bias voltage is applied to the I channel, and a second bias is applied to the Q channel.
  • bias point real-time value determining module configured to filter the I-channel differential current signal of the DQPSK demodulator collected by the balanced receiver and determine the real-time value of the bias point of the I-way, and the balanced receiver Q-channel differential current signal of DQPSK demodulator Perform filtering processing to determine the Q-point bias point real-time value ⁇ 3 ⁇ 4;
  • the feedback control module is connected with the bias point real-time value determining module for feedback control of the first bias voltage according to the ⁇ real-time value, and according to ⁇ 3 ⁇ 4
  • the real-time value provides feedback control of the second bias voltage until ⁇ reaches the expected value of the bias point of the I path and ⁇ 3 ⁇ 4 reaches the expected value of the bias point of the Q path.
  • the same pilot voltage signal is respectively applied to the I channel and the Q channel of the DQPSK demodulator, and the I and Q differential current signals of the DQPSK demodulator which are collected by the balanced receiver are respectively determined.
  • the DQPSK demodulator can be locked at any required bias point, and the DQPSK receiving end bias point control device of the present invention is convenient for digitization, which not only saves compared with the prior art.
  • the cost advantage is flexible and simple, and is not easily affected by the external environment.
  • FIG. 1 is a schematic structural diagram of a DQPSK demodulator according to the prior art
  • FIG. 2 is a flowchart of a control method of a DQPSK demodulator bias point according to an embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of a real-time value determining module according to an embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of a filtering processing unit according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram of a feedback control module according to an embodiment of the present invention
  • FIG. 7 is a structural diagram of a bias point control system of a DQPSK demodulator according to Embodiment 1 of the present invention
  • a method for controlling a bias point of a DQPSK demodulator is first provided.
  • 2 is a flow chart showing a method of controlling a DQPSK demodulator bias point according to an embodiment of the present invention. As shown in FIG.
  • the method includes: Step S202: applying a first bias voltage on the I path of the DQPSK demodulator, applying a second bias voltage on the Q path of the DQPSK demodulator, and on the I road and the Q road Applying the same pilot voltage signal respectively; Step S204, the I differential current signal of the DQPSK demodulator that is collected by the balanced receiver determines the bias point real-time value ⁇ of the I path, and is collected according to the balanced receiver The Q differential current signal of the DQPSK demodulator determines the real-time value of the bias point of the Q channel ⁇ 3 ⁇ 4; Step S206, feedback control the first bias voltage according to the ⁇ real-time value, and the second bias voltage according to the 9Q real-time value Feedback control is performed such that the expected value of the bias point reaching the I path and the 0Q reach the expected value of the bias point of the Q path.
  • R is the responsiveness of the balanced receiver
  • P is the input optical power
  • ⁇ and e are the bias control voltages applied to the I and Q paths, respectively, to adjust the voltage value required for a free spectral range.
  • step 4 above S202 is gathered.
  • the pilot signal ⁇ cosftt is added to the I and Q extension arms of the DQPSK demodulator. After the pilot signal is added, ii is:
  • step S204 RPcosB ⁇ a 2n cos(2«iyt) - RP sin 9T b 2mJrl cos[(2w + ⁇ ) ⁇ ]
  • the modulated signal can be filtered by a low pass filter or a band pass filter.
  • a ln and b 2m+l are coefficients obtained by performing Fourier series expansion on cos(cos t) and sin( cosftt), respectively. So far, the preparation of step S204 is performed by the evolution of the above formula (1) to formula (4).
  • the I differential current signal and the Q differential current signal of the DQPSK demodulator that are collected by the balanced receiver are respectively filtered multiple times to obtain the current component after each filtering, and then the data is obtained.
  • the above formula (4) and the obtained filtered current component establish a system of equations to determine the real-time value of the I-way bias point and the real-time value of the Q-way bias point.
  • the S206 uses the I-channel bias point real-time value and the Q-channel bias point real-time value 6Q to perform feedback control on the I-channel bias voltage and the Q-channel bias voltage, respectively, and adjusts the voltage value to make the balance
  • the differential current collected by the receiver changes, so that the sum ⁇ 3 ⁇ 4 is also adjusted until the sub- and Q-way bias point expectations are reached. Since the external environmental changes will affect the real-time values of the bias points of I and Q in real time, even if the bias points of the two paths of I and Q are adjusted once, the two environments of I and Q will be caused by the changes of the external environment.
  • the real-time value of the bias point deviates.
  • the modulation conditions of the DQPSK modulator require: The phase difference between the two arms of the DQPSK demodulator I must be ⁇ /4 + 2 ⁇ , and the phase difference between the two arms of the DQPSK demodulator Q must be - ⁇ /4 + 2 ⁇ , and now
  • the bias point control method does not calculate the real-time values of the bias points of I and Q. It is only theoretically derived: as long as the current signal of the balanced receiver is directly collected, and the two channels of the demodulator I and Q are simultaneously adjusted. The bias voltage minimizes the maximum value of the current signal collected by the clamp and the DQPSK modulator locks to the correct bias point.
  • the bias point modulation method has four limitations.
  • the embodiment of the present invention provides the above-mentioned bias point control method, which can be realized by a digital circuit by determining an accurate real-time value of the bias point. Compared with the prior art, the feedback control basis is more direct and more accurate, and the DQPSK solution can be solved. The regulator is locked at any desired offset point.
  • the DQPSK demodulator I path differential current signal collected by the balanced receiver is filtered and the I-point bias point real-time value ⁇ is determined, and the DQPSK is collected for the balanced receiver.
  • the demodulator Q-channel differential current signal is filtered and determined.
  • the Q-point bias point real-time value 0Q includes:
  • the DC component and any higher harmonic components of i can be obtained by filtering the pair, and the obtained DC component and any higher harmonic component are respectively brought into the above formula (4), and one or more The equations of the equation. It can be seen from equations (3) and (4) that each equation in the obtained equation has three variable values, A/ and RP. Therefore, the equation can be solved by including only three equations, that is, only i can perform three filtering to obtain three different filtering components to determine.
  • the selected DC component, the first harmonic component and the second harmonic component are determined, and the DC component, the first harmonic component and the second harmonic component of the filtered component are respectively substituted into the formula (4) to obtain the following formula. (5) and formula (6):
  • the same method is used to determine the real-time value of the Q-point bias point ⁇ 3 ⁇ 4.
  • the above preferred method provided by the embodiment of the present invention can determine the actual bias point real-time value by using a minimum filtering process on the current signal, ⁇ 3 ⁇ 4, so that the feedback control efficiency of the bias point is higher, in a specific implementation process.
  • the preferred DC component, the first harmonic component, and the second harmonic component determine ⁇ to make the feedback control of the bias point easier to implement.
  • the feedback control is performed on the first bias voltage
  • the feedback control of the second bias voltage according to the method includes: adjusting the first bias according to a comparison result of the bias point expectation values of ⁇ and I paths Set the voltage; adjust the second bias voltage according to the comparison result of ⁇ 3 ⁇ 4 and the bias point of the Q path.
  • compare the expected value of the bias point with the I path If it is less than the expected value of the bias point of the I path, increase the bias voltage of the bias point of the I path, if it is greater than the expected value of the bias point of the I path.
  • the bias voltage of the bias point of the I channel adjusts the bias voltage of the bias point of the I channel, and then determine the real-time value of the I-way bias point after adjusting the bias voltage of the bias point of the I path by the above method until the real-time value is equal to the expected value.
  • the above preferred method is used to feedback control the bias voltages of I and Q, so that the feedback control is more direct and more accurate, and the two-way control is not disturbing.
  • the expected value of the bias point of the I path is the expected value of the bias point of the Q path is ⁇ .
  • the control method of the DQPSK demodulator bias point of the embodiment can control the paranoid point to any desired value, set the expected value of the bias point of the I path to , and set the expected value of the bias point of the Q path to ⁇ , so that the party
  • FIG. 3 is a schematic structural diagram of a control device for a DQPSK demodulator bias point according to an embodiment of the present invention.
  • the apparatus includes: a pilot voltage signal generating module 31, a bias point real-time value determining module 32, and a feedback control module 33.
  • the pilot voltage signal generating module 31 is configured to generate a pilot voltage signal, and respectively add the pilot voltage signal to the I and Q paths of the DQPSK demodulator, wherein the first bias voltage is also applied to the I path.
  • a bias point real-time value determining module 32 is configured to filter the DQPSK demodulator I differential current signal collected by the balanced receiver and determine the bias point of the I path. Real-time value, and filtering the DQPSK demodulator Q differential current signal collected by the balanced receiver and determining the Q-point bias point real-time value ⁇ 3 ⁇ 4; feedback control module 33, and bias point real-time value determination module 32 connection, used for feedback control of the first bias voltage according to the real-time value, and feedback control of the second bias voltage according to the ⁇ 3 ⁇ 4 real-time value until ⁇ reaches the expected value of the bias point of the I path and ⁇ 3 ⁇ 4 reaches the Q path The expected value of the bias point.
  • the pilot voltage signal generating module 31 can be, but is not limited to, a digital algorithm processing chip (such as a digital signal processor (DSP), a Field Programmable Gate Array (FPGA). ))))) Plus high-precision digital-to-analog converter (Digital Analog Converter, abbreviated as DA).
  • FIG. 4 is a schematic structural diagram of a real-time value determining module according to an embodiment of the present invention.
  • the bias point real-time value determining module 32 includes: a filter processing unit 321, a component buffer unit 322, and a bias point determining unit 323.
  • the filter processing unit 321 is configured to respectively filter the DQPSK demodulator I path differential current signal and the Q path differential current signal collected by the balanced receiver, and output three filter components of the I path differential current signal and the Q path difference.
  • the three filtering components of the current signal are connected to the filtering processing unit 321 for filtering the three filtering components of the I differential current signal and the differential current signal of the Q differential current signal.
  • the bias point determining unit 323 is connected to the component clustering unit 322, and determines three filtering components of the I-channel differential current signal, and is determined according to three filtering components of the Q-channel differential current signal.
  • the component gather unit 322 described above may be, but not limited to, a high speed high precision AD.
  • the above-described bias point determining unit 323 can be implemented by, but not limited to, a digital algorithm processing device (such as a DSP, an FPGA, etc.).
  • the three filtered components of the I differential current signal include, but are not limited to: a DC component of the I differential current signal, a first harmonic component of the I differential current signal, and a second harmonic component of the I differential signal;
  • the three filtered components of the Q differential current signal include, but are not limited to, a DC component of the Q differential current signal, a first harmonic component of the Q differential current signal, and a second harmonic component of the Q differential current signal.
  • FIG. 5 is a schematic structural diagram of a filter processing unit according to an embodiment of the present invention. If the three filtering components of the I differential current signal select the DC component of the I differential current signal, the first harmonic component of the I differential current signal, and the second harmonic component of the I differential current signal, the Q differential current signal The three filtering components select the DC component of the Q differential current signal, the first harmonic component of the Q differential current signal, and the second harmonic component of the Q differential current signal.
  • the filtering processing unit 321 can be, but is not limited to, The following filter components are: a first pass filter 3211 for filtering to obtain a DC component of the I differential current signal; and a second band pass filter 3212 having a center frequency of ⁇ for filtering to obtain a differential current signal of the I channel First harmonic component; third bandpass filter 3213 having a center frequency of 2 ⁇ for filtering to obtain a second harmonic component of the I differential current signal; and a second low pass filter 3214 for filtering to obtain a Q channel
  • the device 3216 has a center frequency of 2 ⁇ and is used for filtering to obtain a second harmonic component of the Q differential current signal.
  • FIG. 6 is a schematic structural diagram of a feedback control module according to an embodiment of the present invention.
  • the feedback control module 33 includes: a comparison unit 331, a bias voltage adjustment unit 332, and a bias voltage feedback unit 333, wherein the comparison unit 331 is configured to compare the expected values of the bias points of the ⁇ and I paths, and compare The bias point adjustment unit 332 is connected to the comparison unit, and is configured to adjust the first bias voltage and the second bias voltage according to the comparison result of the comparison unit; the bias voltage feedback unit 333 And for feeding back the adjusted first bias voltage and the adjusted second bias voltage to the DQPSK demodulator.
  • the comparison unit 331 and the bias voltage adjustment unit 332 can be implemented by a digital algorithm processing chip (such as a DSP, an FPGA, etc.), and the bias voltage adjustment unit 332 can be implemented by high-speed and high-precision DA. .
  • the pilot voltage signal generating module 31, the bias point determining unit 323, the comparing unit 331 and the set voltage adjusting unit 332 can be combined in a digital algorithm processing chip (such as a DSP, an FPGA, etc.), or can be separated in any combination. Placed in different digital algorithm processing chips.
  • the control scheme of the above DQPSK demodulator bias point will be described in detail below through a specific embodiment. Embodiment 1 FIG.
  • the input optical signal is divided into two signals, I and Q, after passing through the 3dB coupler 100.
  • the I path light is split into two paths of light through a 3dB coupler 101A, respectively, through the optical path of ⁇ and ⁇ , and after ⁇ /4 phase change, and then coupled through 102A, Is , E I des E l cos , ⁇
  • the receiver 103A is balanced to obtain a current.
  • the Q-channel light is split into two paths by a 3dB coupler 101B, respectively, passing through the + ⁇ 3 ⁇ 4 and optical paths, and -; ⁇ /4 phase change, then coupled through 102B, E Q E Q ⁇ is then balancedly received
  • the machine 103B obtains a current ⁇ .
  • the main body of the bias point control is a digital processing chip DSP (106), which is first controlled to generate a pilot signal (109) of frequency ⁇ , which is respectively applied to the two extension arms of the DQPSK demodulator. Above. For the I signal, after the pilot signal is added, an AC signal with the same fundamental frequency and pilot signal is detected in the current of the balanced receiver (103A).
  • FIG. 8 is a flowchart of a bias point control of a DQPSK demodulator according to Embodiment 2 of the present invention.
  • the digital algorithm employed within the DSP controls the bias point of the DQPSK demodulator. The specific process is as follows:
  • the current value from the high-speed high-precision AD into the balanced receiver the IQ S802, the current value obtained by the digital filtering algorithm, the direct current component of the IQ, the first harmonic component, and the amplitude value of the second harmonic component;
  • the present invention achieves the following technical effects: the DQPSK demodulator can be locked at any desired bias point, and the digitization is convenient, which has a significant cost advantage compared with the prior art, and is controlled.
  • the method is also relatively flexible and simple, and is not susceptible to the external environment. Obviously, those skilled in the art should understand that the above modules or steps of the present invention can be implemented by a general-purpose computing device, which can be concentrated on a single computing device or distributed over a network composed of multiple computing devices.
  • the computing device may be implemented by program code executable by the computing device, such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • the steps shown or described are performed, or they are separately fabricated into individual integrated circuit modules, or a plurality of modules or steps are fabricated as a single integrated circuit module.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the scope of the present invention are intended to be included within the scope of the present invention.

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Description

差分四相相移键控解调器偏置点控制方法及装置 技术领域 本发明涉及光通讯领域， 具体而言， 涉及一种差分四相相移键控 ( differential quadrature phase shift keying , 简称为 DQPSK )解调器偏置点控 制方法及装置。 背景技术
DQPSK 即差分四相相移键控调制方法。 近几年来， 随着光传输系统速 度的提高和容量的增大， 以 DQPSK为代表的光相位调制方法越来越受到业 界的重视。 图 1是才艮据现有技术的 DQPSK解调器的结构示意图。 如图 1所示， 输 入的光载波可以表示为： ^ = exp [«。t + (t)] , 其中 E为场强， 。为光载 波的角频率， (0为调制相位。 DQPSK解调器调制的原理为： 将要传输的信 息编码于连续光比特的差分相位中，用 Δ 表示， Δ 可取 [0, π 12 , π , 3^/2] 中的值。假设第 -1个光比特脉冲的相位为^ _1)。 如果紧接下来的比特是 0、 0, m 0(k) = 6{k-\) + , 若是 o、 1, 则 < (A) = < (A— 1) + / 2； 若是 1、 1, me(k) = e(k-\); 而若是 1、 0, 则< ( ) = < (^— 1) + 3ζ 2。 基于上述 DQPSK调制过程， DQPSK的解调原理为： 通过 DQPSK解调 器对接收到的光信号进行解调， 获得两个差分电流， 这两个差分电流携带了 相邻光比特的调制相位差， 根据该调制相位差即可获得所传输的 bit信息流。 为了能够可靠地获得可以提取调制相位差的 I路差分电流信号和 Q路差分电 流信号， 进而准确地恢复出传送信息， 要求解调器 I路上两臂的相位差必须 严格满足解调要求： 相位差为 πΙΑ+2ηπ , 及解调器 Q路上两臂的相位差必 须严格满足解调要求： 相位差为 - π /4+ 2ηπ , 否则就会 I入额外的光信噪比 代价。 目前， 为了精确控制 DQPSK解调器 I路和 Q路上两臂的相位差， 相关 技术常用的控制方法是直接釆集平衡接收机的电流信号， 同时调节解调器 I、 Q 两路的偏置电压， 使得釆集到的电流信号最大值最小， DQPSK调制器便 锁定为正确的偏置点。 但是， 上述方法多釆用模拟电路实现， 控制环路的响应特性很容易受到 外界环境的影响， 可靠性差， 并且只能将偏置点锁定为 π /4和 - π /4, 无法将 偏置点锁定为其他期望值。 发明内容 本发明的主要目的在于提供一种 DQPSK解调器偏置点的控制方法和装 置， 以解决相关技术中釆用模拟电路实现 DQPSK调制时容易受到外界环境 的影响， 可靠性差， 并且只能将偏置点锁定为 π /4和 - π /4, 无法将偏置点锁 定为其他期望值的问题。 才艮据本发明的一个方面，提供了一种 DQPSK解调器偏置点的控制方法， 包括： 步骤 1 , 在 DQPSK解调器的 I路上施加第一偏置电压， 在 DQPSK解 调器的 Q路上施加第二偏置电压，并且在 I路和 Q路分别施加相同的导频电 压信号； 步骤 2, 对平衡接收机釆集到的 DQPSK解调器的 I路差分电流信号 进行滤波处理并确定 I 路的偏置点实时值 , 以及对平衡接收机釆集到的
DQPSK解调器的 Q路差分电流信号进行滤波处理并确定 Q路的偏置点实时 值 <¾ ; 步骤 3根据 对第一偏置电压进行反馈控制， 根据 <¾对第二偏置电 压进行反馈控制， 直至 达到 I路的偏置点期望值以及 <¾达到 Q路的偏置 点期望值； 以及每隔预设延时， 循环执行上述步骤 2至步骤 3 , 使得 始终 保持为 I路的偏置点期望值以及 0Q始终保持为 Q路的偏置点期望值。 根据本发明的另一方面，提供了一种 DQPSK解调器偏置点的控制装置， 包括： 导频电压信号产生模块、 偏置点实时值确定模块以及反馈控制模块， 其中， 导频电压信号产生模块， 用于产生导频电压信号， 并将导频电压信号 分别加入到 DQPSK解调器的 I路和 Q路上， I路上还施加有第一偏置电压， Q路上还施加第二偏置电压； 偏置点实时值确定模块， 用于对平衡接收机釆 集到的 DQPSK解调器的 I路差分电流信号进行滤波处理并确定 I路的偏置点 实时值 θι , 以及对平衡接收机釆集到的 DQPSK解调器的 Q路差分电流信号 进行滤波处理并确定 Q 路的偏置点实时值 <¾ ; 反馈控制模块， 与偏置点实 时值确定模块连接， 用于根据 θι实时值对第一偏置电压进行反馈控制， 以及 根据 <¾实时值对第二偏置电压进行反馈控制，直至 θι达到 I路的偏置点期望 值以及 <¾达到 Q路的偏置点期望值。 通过本发明， 釆用在 DQPSK解调器的 I路和 Q路分别施加相同的导频 电压信号， 根据平衡接收机釆集到的 DQPSK解调器的 I路和 Q路差分电流 信号分别确定 I路和 Q路的偏置点实时值， 并通过偏置点实时值对偏置电压 进行反馈控制，从而调整偏置点实时值达到期望值。通过本发明的技术方案 , 可以将 DQPSK 解调器锁定在任意需要的偏置点上， 并且本发明所涉及的 DQPSK接收端偏置点控制装置方便实现数字化， 与现有技术相比， 不仅节 省了成本优势， 而且灵活简单， 不易受到外界环境的影响。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部 分， 本发明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的 不当限定。 在附图中： 图 1是根据现有技术的 DQPSK解调器的结构示意图； 图 2是才艮据本发明实施例的 DQPSK解调器偏置点的控制方法的流程图； 图 3是 居本发明实施例的 DQPSK解调器偏置点的控制装置的结构示 意图； 图 4是 居本发明实施例的实时值确定模块的结构示意图； 图 5是 居本发明实施例的滤波处理单元的结构示意图； 图 6是根据本发明实施例的反馈控制模块的结构示意图； 图 7是才艮据本发明实施例一的 DQPSK解调器的偏置点控制系统结构图； 图 8是才艮据本发明实施例二的 DQPSK解调器的偏置点控制流程图。 具体实施方式 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在 不冲突的情况下， 本申请中的实施例及实施例中的特征可以相互组合。 才艮据本发明实施例，首先提供了一种 DQPSK解调器偏置点的控制方法。 图 2是才艮据本发明实施例的 DQPSK解调器偏置点的控制方法的流程图。 如图 2所示， 该方法包括： 步骤 S202、 在 DQPSK解调器的 I路上施加第一偏置电压， 在 DQPSK 解调器的 Q路上施加第二偏置电压，并且在 I路和 Q路分别施加相同的导频 电压信号； 步骤 S204、 居平衡接收机釆集到的 DQPSK解调器的 I路差分电流信 号确定 I路的偏置点实时值 θι , 以及根据平衡接收机釆集到的 DQPSK解调 器的 Q路差分电流信号确定 Q路的偏置点实时值 <¾； 步骤 S206、根据 θι实时值对第一偏置电压进行反馈控制，以及根据 9Q实 时值对第二偏置电压进行反馈控制， 使得所述 达到 I路的偏置点期望值以 及所述 0Q达到 Q路的偏置点期望值。 每隔预设延时， 循环执行上述步骤 S204至步骤 S206 , 使得 始终保持 为 I路的偏置点期望值以及 0Q始终保持为 Q路的偏置点期望值。 结合图 1所示的 DQPSK解调器， 由理论分析可以得出， 输入的光载波 经过 DQPSK解调器和平衡接收机后， 分别输出 I路差分电流信号和 Q路差 分电流信号 i i0 , 具体表示为下述公式 （ 1 ):
Figure imgf000006_0001
其中 R为平衡接收机的响应度， P为输入光功率， 为调制信号， ^和 e分别为加在 I路和 Q路上的偏置控制电压， 为调节一个自由光谱范围 需要的电压值。 对于 DQPSK解调， 我们需要控制偏置点， 以使其满足下述条件， 表示 为下述公式 （2):
Figure imgf000007_0001
_ Ίπ
V2 _ 4
(2) 其中， I路的偏置点值
Figure imgf000007_0002
在上述步 4聚 S202中。 在 DQPSK解调器的 I、 Q两路延长臂上加入导频 信号 ^cosftt, 加入导频信号后， i i 为..
Figure imgf000007_0003
由于对 I路和 Q路的处理互不影响， 并且原理相同， 以下以对 I路的处 理为例。 公式 （ 3 ) 中， h= - , 由于加入的导频电压信号的幅度值 A远 v FSR
小于偏置控制电压， 因此忽略 A的二次小项， 则由公式 （3 ) 得出下述公式 (4 ) ： ：
= R (4)
Figure imgf000007_0004
= RPcosB^a2n cos(2«iyt) - RP sin 9T b2mJrl cos[(2w + ϊ)ωί] 上述公式 （4 ) 中， 由于加入的导频信号的频率远远小于调制信号的频 率， 调制信号可以通过低通滤波器或带通滤波器进行滤除。 其中， aln、 b2m+l 分别为将 cos( cos t)、 sin( cosftt)进行傅立叶级数展开后的系数。 至此， 通 过上述公式 （ 1 ) 到公式 （4 ) 的演变， 为执行步骤 S204做好准备。 在上述步骤 S204中， 通过对平衡接收机釆集到的 DQPSK解调器的 I路 差分电流信号和 Q路差分电流信号分别进行多次滤波并获得每次滤波后的电 流分量， 再才艮据上述公式 （4 ) 及获得的滤波后的电流分量建立方程组即可 分别确定 I路偏置点实时值 以及 Q路偏置点实时值 & 。 在上述步 4聚 S206中， 利用 I路偏置点实时值 以及 Q路偏置点实时值 6Q分别对 I路偏置电压和 Q路偏置电压进行反馈控制， 通过调整电压值， 使得对平衡接收机釆集到的差分电流产生变化， 从而使得 和 <¾也得到调 整， 直到分达到 I路和 Q路的偏置点期望值。 由于外界的环境变化会实时地影响 I、 Q 两路的偏置点实时值， 即使一 次调准 I、 Q两路的偏置点， 也会因为外界环境的变化， 使得 I、 Q两路的偏 置点实时值出现偏离。 因此， 为保证 I、 Q 两路的偏置点实时值在外界环境 变化时能够始终锁定在期望值上， 需要每隔一个预设延时 （根据系统偏置点 偏离的实际情况设定；)， 重复循环上述步骤 S204到步骤 S206之间的过程， 确保 始终保持为 I路的偏置点期望值以及 0Q始终保持为 Q路的偏置点期 望值。 目前 DQPSK调制器的调制条件要求： DQPSK解调器 I路上两臂的相位 差必须为 π /4+ 2ηπ , DQPSK解调器 Q路上两臂的相位差必须为 - π /4+ 2ηπ , 而现有偏置点控制方法并没有计算 I、 Q 两路的偏置点实时值， 只是通过理 论推倒得出： 只要直接釆集平衡接收机的电流信号， 同时调节解调器 I、 Q 两路的偏置电压， 使得釆集到的电流信号最大值最小， DQPSK调制器便锁 定为正确的偏置点。 并且这种方法釆用模拟电路实现， 控制环路的响应特性 很容易受到外界环境的影响， 可靠性差。 另外， 一旦 DQPSK解调器的应用 场景出现变化特别如果未来应用需要将 DQPSK解调器 I、 Q两路上两臂的相 位差锁定在其它点上时， 现有的偏置点调制方法就无法实现。 因此， 现有的 偏置点调制方法存在 4艮大的局限性。 本发明实施例提供上述偏置点控制方法，通过确定准确的偏置点实时值， 可以通过数字电路实现， 与现有技术相比， 反馈控制依据更加直接， 更为精 确， 并且可以将 DQPSK解调器锁定在任意需要的偏置点上。 优选地， 上述步骤 S204中， 对平衡接收机釆集到的 DQPSK解调器 I路 差分电流信号进行滤波处理并确定 I路的偏置点实时值 θι, 以及对平衡接收 机釆集到的 DQPSK解调器 Q路差分电流信号进行滤波处理并确定 Q路的偏 置点实时值 0Q包括：
52041、分别对 DQPSK解调器的 I路差分电流信号和 Q路差分电流信号 进行滤波处理， 获得 I路差分电流信号的三个滤波分量， 以及 Q路差分电流 信号的三个滤波分量；
52042、 根据 I路差分电流信号的三个滤波分量确定 , 并根据 Q路差 分电流信号的三个滤波分量确定 <¾。 继续结合上述公式 （2 )、 （4 ) 对上述步骤进行详细分析， 要使 DQPSK 解调时满足偏置点控制条件的公式 （ 2 ), 以 I路为例， 使 θΐ锁定在 ^即可。
4 为此可以通过对 的滤波得到 i 的直流分量和任意高次谐波分量， 将获得的 直流分量和任意高次谐波分量分别带入上述公式 （ 4 ) 中， 即可获得一个包 含多个方程的方程组。 由公式（3 )和（4 )可知， 获得的方程组中每个方程式有三个变量值 、 A/及 RP, 因此， 方程组中只要包括三个方程式即可解出 的值， 即仅需对 i进行三次滤波获得三个不同的滤波分量就可以确定 。 优选地， 选取 的直流分量、 一次谐波分量和二次谐波分量确定 , 分 别将滤波后得到的 ^的直流分量、 一次谐波分量和二次谐波分量代入公式 ( 4 ) 得到下述公式 （ 5 ) 和公式 （ 6 ):
Figure imgf000010_0001
^= ;ta (6) 公式（4 )中《。、 还与参量 kl有失, 可先从方程组（5 )中计算出 值， 再由公式 （ 6 )便可解出 θΐ的值。 同理， 釆用相同的方法确定 Q路的偏置点实时值 <¾。 本发明实施例提供的上述优选方法通过对电流信号进行最小次的滤波处 理即可确定的实际偏置点实时值 、 <¾ , 使得偏置点的反馈控制效率更高， 在具体的实施过程中， 优选 的直流分量、 一次谐波分量和二次谐波分量确 定 θί使得偏置点的反馈控制更易实现。 优选地， 才艮据 对第一偏置电压进行反馈控制， 以及才艮据 <¾对第二偏 置电压进行反馈控制包括： 根据 θι与 I路的偏置点期望值的比较结果调整第 一偏置电压； 根据 <¾与 Q路的偏置点期望值的比较结果调整第二偏置电压。 在具体的实施过程中， 比较 与 I路的偏置点期望值， 如果 小于 I路 的偏置点期望值， 则调高 I路的偏置点的偏置电压， 如果 大于 I路的偏置 点期望值， 则调氏 I路的偏置点的偏置电压， 再通过上述方法确定调整 I路 的偏置点的偏置电压后的 I路偏置点的实时值， 直到实时值等于期望值， 同 理， 釆用该方法对 Q路偏置电压进行反馈控制。 釆用上述优选的方法对 I路和 Q路的偏置电压进行反馈控制， 使得反馈 控制依据更加直接， 更为精确， 并且两路控制互不千扰。 优选地， I路的偏置点期望值为 Q路的偏置点期望值为^。 本发明
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实施例的 DQPSK解调器偏置点的控制方法可以将偏执点控制在任何期望值 上， 将 I路的偏置点期望值设为 , Q路的偏置点期望值设为^ , 使得该方
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法适用于当前的 DQPSK解调器， 具有基本的实用性。 根据本发明实施例， 还提供了一种 DQPSK解调器偏置点的控制装置。 图 3是 居本发明实施例的 DQPSK解调器偏置点的控制装置的结构示 意图。 如图 3所示， 该装置包括： 导频电压信号产生模块 31、 偏置点实时值 确定模块 32以及反馈控制模块 33。 其中， 导频电压信号产生模块 31 , 用于产生导频电压信号， 并将导频电压信号 分别加入到 DQPSK解调器的 I路和 Q路上， 其中， I路上还施加有第一偏置 电压， Q路上还施加第二偏置电压； 偏置点实时值确定模块 32 , 用于对平衡接收机釆集到的 DQPSK解调器 I路差分电流信号进行滤波处理并确定 I路的偏置点实时值 , 以及对平衡 接收机釆集到的 DQPSK解调器 Q路差分电流信号进行滤波处理并确定 Q路 的偏置点实时值 <¾ ; 反馈控制模块 33 , 与偏置点实时值确定模块 32连接， 用于根据 实时 值对第一偏置电压进行反馈控制，以及根据 <¾实时值对第二偏置电压进行反 馈控制， 直至 θι达到 I路的偏置点期望值以及 <¾达到 Q路的偏置点期望值。 优选地， 上述导频电压信号产生模块 31 可以但不限于由数字算法处理 芯片 （如数字信号处理器（Digital Signal Processor, 简称为 DSP )、 现场可编 程门阵列 （ Field Programmable Gate Array, 简称为 FPGA ) 等） 外加高精度 数模转换器 （Digital Analog converter, 简称为 DA ) 实现。 图 4是才艮据本发明实施例的实时值确定模块的结构示意图。如图 4所示， 优选地， 偏置点实时值确定模块 32包括： 滤波处理单元 321、 分量釆集单元 322以及偏置点确定单元 323。 其中， 滤波处理单元 321 , 用于分别对平衡接收机釆集到的 DQPSK解调器 I 路差分电流信号和 Q路差分电流信号进行滤波处理， 输出 I路差分电流信号 的三个滤波分量以及 Q路差分电流信号的三个滤波分量； 分量釆集单元 322 , 与滤波处理单元 321连接， 用于釆集滤波处理单元 进行滤波处理后的 I路差分电流信号的三个滤波分量以及 Q路差分电流信号 的三个滤波分量。 偏置点确定单元 323 , 与分量釆集单元 322连接， 居 I路差分电流信 号的三个滤波分量确定 , 并根据 Q 路差分电流信号的三个滤波分量确定
优选地， 上述分量釆集单元 322可以但不限于是高速高精度 AD。 上述 偏置点确定单元 323可以但不限于由数字算法处理设备 (如 DSP、 FPGA等） 实现。 优选地， I路差分电流信号的三个滤波分量包括但不限于： I路差分电流 信号的直流分量、 I路差分电流信号的一次谐波分量以及 I路差分电流信号的 二次谐波分量； Q路差分电流信号的三个滤波分量包括但不限于： Q路差分 电流信号的直流分量、 Q路差分电流信号的一次谐波分量以及 Q路差分电流 信号的二次谐波分量。 图 5是根据本发明实施例的滤波处理单元的结构示意图。 如果 I路差分 电流信号的三个滤波分量选取 I路差分电流信号的直流分量、 I路差分电流信 号的一次谐波分量以及 I路差分电流信号的二次谐波分量， Q路差分电流信 号的三个滤波分量选取 Q路差分电流信号的直流分量、 Q路差分电流信号的 一次谐波分量以及 Q路差分电流信号的二次谐波分量， 则优选地， 滤波处理 单元 321可以但不限于由以下滤波器组成： 第一氏通滤波器 3211 , 用于滤波 得到 I路差分电流信号的直流分量； 第二带通滤波器 3212 ,其中心频率为 ω , 用于滤波得到 I路差分电流信号的一次谐波分量； 第三带通滤波器 3213 , 其 中心频率为 2 ω , 用于滤波得到 I路差分电流信号的二次谐波分量； 第二低 通滤波器 3214 , 用于滤波得到 Q路差分电流信号的直流分量； 第四带通滤波 器 3215 ,其中心频率为 ω ,用于滤波得到 Q路差分电流信号的一次谐波分量； 第五带通滤波器 3216 , 其中心频率为 2 ω , 用于滤波得到 Q路差分电流信号 的二次谐波分量。 图 6是根据本发明实施例的反馈控制模块的结构示意图。 优选地， 上述 反馈控制模块 33包括： 比较单元 331、 偏置电压调整单元 332以及偏置电压 反馈单元 333 , 其中， 比较单元 331 , 用于比较 Θ Ι与 I路的偏置点期望值， 以及比较 Θ Q与 Q路的偏置点期望值； 偏置电压调整单元 332 , 与比较单元 连接， 用于根据比较单元的比较结果调整第一偏置电压以及第二偏置电压； 偏置电压反馈单元 333 , 用于将调整后的第一偏置电压和调整后的第二偏置 电压反馈给 DQPSK解调器。 优选地， 上述比较单元 331、 偏置电压调整单元 332均可以但不限于由 数字算法处理芯片 （如 DSP、 FPGA等） 实现， 上述偏置电压调整单元 332 可以但不限于由高速高精度 DA实现。 优选地， 上述导频电压信号产生模块 31、 偏置点确定单元 323、 比较单 元 331以及置电压调整单元 332可以合置于一块数字算法处理芯片（如 DSP、 FPGA等）， 亦可以任意组合分开置于不同的数字算法处理芯片中。 下面通过具体的实施例对上述 DQPSK解调器偏置点的控制方案进行详 细的描述。 实施例一 图 7是才艮据本发明实施例一的 DQPSK解调器的偏置点控制系统结构图。 如图 7所示， 在该优选实施例中： 输入光信号 经过 3dB耦合器 100后分为 I路和 Q路两路信号。 I路光 通过一个 3dB耦合器 101A分成两路光， 分别经过^ 和^的光路， 以及 经过 τ/4相位变化后， 再经 102A耦合输出 £ ∞s , EI des El cos , ^再经过 平衡接收机 103A, 得到电流 。 同样， Q路光通过一个 3dB耦合器 101B分 成两路光，分别经过 + ^¾和 的光路， 以及-; τ/4相位变化后，再经 102B 耦合输出 ， EQ EQ ^再经过平衡接收机 103B , 得到电流 β。 作为偏置点控制的主体为一数字处理芯片 DSP ( 106 ), 首先由其控制产 生一个频率为 ω的导频信号 （ 109 ) 分别加在 DQPSK解调器的两个延长臂 之上。 对于 I路信号， 导频信号加入后， 会在平衡接收机（ 103A)的电流 中 检测到一个基频和导频信号相同的一个交流信号。 我们利用窄带的低通滤波 器（ 104A1 )以及中心频率为 ω和 2ω的两个窄带带通滤波器（ 104Α2、 104 A3 ) 将 中包含的直流分量、 一次谐波分量以及二次谐波分量滤除出来， 然后通 过多通道高速高精度 AD(105A)釆集得到直流分量幅度 。 =RPcosftxa。，一次 谐波分量 4 =R^sinftx ， 二次谐波分量 4 =R^cos0x , 最后利用 DSP联 解三式， 便可得到 θΐ实时值， 并通过外接的高速高精度 DA ( 107A) 调整 I 路偏置点， 直至将 值调至 , 这时 I路便锁定到正确的偏置点上了。 对于
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Q路的锁定方法与 I路相同。 实施例二 图 8是才艮据本发明实施例二的 DQPSK解调器的偏置点控制流程图。 在 该实施例中，在 DSP内釆用的数字算法对 DQPSK解调器的偏置点进行控制。 具体流程如下：
S801、 从高速高精度 AD釆入平衡接收机的电流值 、 IQ S802、 利用数字滤波算法得出电流值 、 IQ 的直流分量、 一次谐波分 量以及二次谐波分量的幅度值；
5803、 联解方程， 得出当前偏置点位置 、 <¾;
5804、 调整偏置电压， 使 = π/4、 （¾=7π/4, 此时解调器锁定在正确 的偏置点上； 延时一段时间后， 重复 S801 - S804。 从以上的描述中，可以看出，本发明实现了如下技术效果：可以将 DQPSK 解调器锁定在任意需要的偏置点上， 并且方便实现数字化， 与现有技术相比， 具有非常明显的成本优势， 而且控制方法也相对灵活简单， 不易受到外界环 境的影响。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可 以用通用的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布 在多个计算装置所组成的网络上， 可选地， 它们可以用计算装置可执行的程 序代码来实现， 从而， 可以将它们存储在存储装置中由计算装置来执行， 并 且在某些情况下， 可以以不同于此处的顺序执行所示出或描述的步骤， 或者 将它们分别制作成各个集成电路模块， 或者将它们中的多个模块或步骤制作 成单个集成电路模块来实现。 这样， 本发明不限制于任何特定的硬件和软件 结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本 领域的技术人员来说， 本发明可以有各种更改和变化。 凡在本发明的 ^"神和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。

Claims

权 利 要 求 书 一种差分四相相移键控 DQPSK解调器偏置点控制方法， 其特征在于， 包括：
步骤 1 , 在 DQPSK 解调器的 I 路上施加第一偏置电压， 在所述 DQPSK解调器的 Q路上施加第二偏置电压， 并且在所述 I路和 Q路分 别施加相同的导频电压信号；
步骤 2 ,对平衡接收机釆集到的所述 DQPSK解调器的 I路差分电流 信号进行滤波处理并确定 I路的偏置点实时值 θι , 以及对平衡接收机釆 集到的所述 DQPSK解调器的 Q路差分电流信号进行滤波处理并确定 Q 路的偏置点实时值 0Q;
步骤 3 , 根据所述 6!实时值对所述第一偏置电压进行反馈控制， 以 及根据所述 0Q实时值对所述第二偏置电压进行反馈控制， 使得所述 达到 I路的偏置点期望值以及所述 0Q达到 Q路的偏置点期望值；以及每 隔预设延时， 循环执行上述步骤 2至步骤 3 , 使得所述 始终保持为所 述 I路的偏置点期望值以及所述 0Q始终保持为所述 Q路的偏置点期望 值。 根据权利要求 1所述的方法， 其特征在于， 对平衡接收机釆集到的所述 DQPSK解调器的 I路差分电流信号进行滤波处理并确定 I路的偏置点实 时值 , 以及对平衡接收机釆集到的所述 DQPSK解调器的 Q路差分电 流信号进行滤波处理并确定 Q路的偏置点实时值 0Q包括：
分别对所述平衡接收机釆集到的所述 DQPSK解调器的 I路差分电 流信号和 Q路差分电流信号进行滤波处理， 获得所述 I路差分电流信号 的三个滤波分量， 以及所述 Q路差分电流信号的三个滤波分量；
根据所述 I路差分电流信号的三个滤波分量确定所述 , 并根据所 述 Q路差分电流信号的三个滤波分量确定所述 6Q。 根据权利要求 2所述的方法， 其特征在于，
所述 I路差分电流信号的三个滤波分量包括： 所述 I路差分电流信 号的直流分量、 所述 I路差分电流信号的一次谐波分量以及所述 I路差 分电流信号的二次谐波分量； 所述 Q路差分电流信号的三个滤波分量包括：所述 Q路差分电流信 号的直流分量、所述 Q路差分电流信号的一次谐波分量以及所述 Q路差 分电流信号的二次谐波分量。 才艮据权利要求 1所述的方法， 其特征在于， -据所述 6^十所述第一偏置 电压进行反馈控制， 以及根据所述 0Q对所述第二偏置电压进行反馈控制 包括：
根据所述 与所述 I路的偏置点期望值的比较结果调整所述第一偏 置电压；
根据所述 0Q与所述 Q路的偏置点期望值的比较结果调整所述第二 偏置电压。 根据权利要求 1至 4任一项所述的方法， 其特征在于， 所述 I路的偏置 点期望值为 ^ , 所述 Q路的偏置点期望值为 ^。
4 4 一种差分四相相移键 DQPSK解调器偏置点控制装置， 其特征在于， 包 括：
导频电压信号产生模块， 用于产生导频电压信号， 并将所述导频电 压信号分别加入到 DQPSK解调器的 I路和 Q路上， 其中， 所述 I路上 还施加有第一偏置电压， 所述 Q路上还施加第二偏置电压；
偏置点实时值确定模块， 用于对平衡接收机釆集到的所述 DQPSK 解调器的 I路差分电流信号进行滤波处理并确定 I路的偏置点实时值 θι , 以及对平衡接收机釆集到的所述 DQPSK解调器的 Q路差分电流信号进 行滤波处理并确定 Q路的偏置点实时值 0Q; 以及
反馈控制模块， 与所述偏置点实时值确定模块连接， 用于根据所述 对所述第一偏置电压进行反馈控制， 以及 居所述 0Q对所述第二偏置 电压进行反馈控制， 直至所述 达到 I路的偏置点期望值以及所述 0Q达 到 Q路的偏置点期望值。 根据权利要求 6所述的装置， 其特征在于， 所述偏置点实时值确定模块 包括：
滤波处理单元， 用于分别对平衡接收机釆集到的所述 DQPSK解调 器的 I路差分电流信号和 Q路差分电流信号进行滤波处理， 输出所述 I 路差分电流信号的三个滤波分量以及所述 Q路差分电流信号的三个滤波 分量；
分量釆集单元， 与所述滤波处理单元连接， 用于釆集所述滤波处理 单元进行滤波处理后的所述 I路差分电流信号的三个滤波分量以及所述 Q路差分电流信号的三个滤波分量；
偏置点确定单元， 与所述分量釆集单元连接， 居所述 I路差分电 流信号的三个滤波分量确定所述 , 并根据所述 Q路差分电流信号的三 个滤波分量确定所述 6Q。
8. 根据权利要求 7所述的装置， 其特征在于，
所述 I路差分电流信号的三个滤波分量包括： 所述 I路差分电流信 号的直流分量、 所述 I路差分电流信号的一次谐波分量以及所述 I路差 分电流信号的二次谐波分量；
所述 Q路差分电流信号的三个滤波分量包括：所述 Q路差分电流信 号的直流分量、所述 Q路差分电流信号的一次谐波分量以及所述 Q路差 分电流信号的二次谐波分量。
9. 根据权利要求 8所述的装置， 其特征在于， 所述滤波处理单元包括： 第一低通滤波器， 用于滤波得到所述 I路差分电流信号的直流分量； 第二带通滤波器， 其中心频率为 ω , 用于滤波得到所述 I路差分电 流信号的一次谐波分量；
第三带通滤波器， 其中心频率为 2 ω , 用于滤波得到所述 I路差分电 流信号的二次谐波分量；
第二低通滤波器，用于滤波得到所述 Q路差分电流信号的直流分量； 第四带通滤波器， 其中心频率为 ω , 用于滤波得到所述 Q路差分电 流信号的一次谐波分量；
第五带通滤波器， 其中心频率为 2 ω , 用于滤波得到所述 Q路差分 电流信号的二次谐波分量。
10. 根据权利要求 6所述的装置， 其特征在于， 所述反馈控制模块包括： 比较单元， 用于比较所述 与所述 I路的偏置点期望值， 以及比较 所述 0Q与所述 Q路的偏置点期望值； 偏置电压调整单元， 与所述比较单元连接， 用于才艮据所述比较单元 的比较结果调整所述第一偏置电压以及所述第二偏置电压；
偏置电压反馈单元， 用于将调整后的第一偏置电压和调整后的第二 偏置电压反馈给所述 DQPSK解调器。
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