WO2011108199A1 - 薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板 - Google Patents

薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板 Download PDF

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oxide semiconductor
thin film
film transistor
gate electrode
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竹井美智子
近間義雅
井上毅
鈴木正彦
中川興史
太田純史
春本祥征
Yuuji MIZUNO (水野裕二)
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to a method of manufacturing a thin film transistor, and more particularly to a method of manufacturing a thin film transistor using a semiconductor layer of an oxide semiconductor, a thin film transistor manufactured by the method, and an active matrix substrate.
  • a thin film transistor (hereinafter also referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image.
  • a general TFT is provided in an island shape, for example, on a gate electrode provided on an insulating substrate, a gate insulating film provided so as to cover the gate electrode, and on the gate insulating film so as to overlap the gate electrode.
  • the semiconductor layer includes a source electrode and a drain electrode provided on the semiconductor layer so as to face each other.
  • the semiconductor layer includes an intrinsic amorphous silicon layer having a channel region and an N + amorphous silicon layer laminated on the intrinsic amorphous silicon layer so that the channel region is exposed.
  • an etch stopper type TFT in which a channel protective layer is laminated on an intrinsic amorphous silicon layer has been put to practical use in order to reduce the thickness of the intrinsic amorphous silicon layer.
  • oxide semiconductor instead of a conventional thin film transistor using an amorphous silicon semiconductor layer as a switching element of each pixel which is the minimum unit of an image, an oxide semiconductor semiconductor layer (hereinafter referred to as “oxide semiconductor”).
  • a TFT using a semiconductor layer is also proposed.
  • Patent Document 1 discloses an active matrix image display device in which an active layer of a field effect transistor for driving a light control element is made of an amorphous oxide having a predetermined electron carrier concentration. ing.
  • FIG. 11 is a cross-sectional view of a conventional active matrix substrate 120 including a TFT 105 using an oxide semiconductor layer.
  • the active matrix substrate 120 covers the insulating substrate 110, the TFT 105 provided on the insulating substrate 110, the protective insulating layer 115 provided to cover the TFT 105, and the protective insulating layer 115.
  • the pixel electrode 117 is provided on the interlayer insulating layer 116 and is connected to the TFT 105.
  • the TFT 105 includes a gate electrode 111 provided on the insulating substrate 110, a gate insulating layer 112 provided so as to cover the gate electrode 111, and a gate electrode on the gate insulating layer 112.
  • An oxide semiconductor layer 113 provided in an island shape so as to overlap with 111, and a source electrode 114 a and a drain electrode 114 b provided on the oxide semiconductor layer 113 so as to overlap with the gate electrode 111 and to face each other. Yes.
  • the source electrode 114a and the drain electrode 114b are generally formed by patterning by a dry etching method (for example, Non-patent document 1).
  • the source electrode 114a and the drain electrode 114b are formed by patterning by a dry etching method. At this time, the channel region C of the oxide semiconductor layer 113 exposed from the source electrode 114a and the drain electrode 114b is dry-etched. As a result of the damage, the characteristics of the TFT 105 may be deteriorated.
  • a change in composition due to oxygen deficiency occurs in the channel region C of the oxide semiconductor 113 due to the damage caused by the dry etching described above, and an off-current increases in the TFT 105 due to generation of defects due to the change in composition.
  • characteristics such as a decrease in electron mobility and hysteresis in the transfer characteristics (the magnitude of the drain current accompanying the change in the gate voltage).
  • An object of the present invention is to provide an active matrix substrate.
  • a method of manufacturing a thin film transistor according to the present invention includes a gate electrode provided on an insulating substrate, a gate insulating layer provided so as to cover the gate electrode, a gate insulating layer provided on the gate insulating layer, An oxide semiconductor layer having a channel region provided so as to overlap with the electrode, and a source electrode and a drain electrode provided on the oxide semiconductor layer so as to overlap with the gate electrode and to face each other with the channel region interposed therebetween
  • a method of manufacturing a thin film transistor comprising: forming a gate electrode on an insulating substrate; forming a gate insulating layer so as to cover the gate electrode formed in the gate electrode forming step; A semiconductor layer forming step of forming an oxide semiconductor layer on the semiconductor layer, and dry etching the oxide semiconductor layer formed in the semiconductor layer forming step. Forming a source electrode and a drain electrode and exposing a channel region of the oxide semiconductor layer, and a surface treatment step of performing surface treatment by supplying oxygen radicals to the channel region of
  • oxygen radicals are supplied to the channel region of the oxide semiconductor layer to perform surface treatment. Therefore, oxygen vacancies in the oxide semiconductor layer can be recovered (terminated) by supplying oxygen radicals to the channel region of the oxide semiconductor layer in which the composition change due to oxygen vacancies is generated by dry etching.
  • damage to the oxide semiconductor layer can be suppressed, and inconveniences such as an increase in off-current due to a composition change due to oxygen deficiency, a decrease in electron mobility, and occurrence of hysteresis in transfer characteristics can be obtained. Therefore, good thin film transistor characteristics can be obtained.
  • oxygen radicals generated by atmospheric pressure plasma treatment may be supplied in the surface treatment step.
  • oxygen radicals are generated by atmospheric pressure plasma treatment, oxygen radicals can be generated by a simple method. Further, unlike the case of the vacuum plasma treatment, a line gas such as nitrogen gas can be used, and an inert gas is not required, so that the cost can be reduced as compared with the vacuum plasma treatment.
  • the oxygen radical may be generated by decomposition of oxygen gas by plasma.
  • oxygen radicals can be generated by a simple method.
  • the oxygen radical may be generated by a plasma generating means disposed opposite to the oxide semiconductor layer.
  • the plasma generating means is disposed to face the oxide semiconductor layer that is the object to be processed.
  • oxygen radicals may be supplied to the channel region while transporting the oxide semiconductor layer.
  • oxygen radicals are supplied to the channel region while transporting the oxide semiconductor layer, so that oxygen radicals can be efficiently supplied to the entire channel region of the oxide semiconductor layer. Accordingly, oxygen vacancies in the oxide semiconductor layer can be recovered more effectively.
  • the oxide semiconductor layer is made of indium (In), gallium (Ga), aluminum (Al), silicon (Si), copper (Cu), and zinc (Zn). It is good also as a structure which consists of a metal oxide containing at least 1 sort (s) chosen more.
  • the oxide semiconductor layer made of these materials has high mobility even if it is amorphous, so that the on-resistance of the switching element can be increased.
  • the oxide semiconductor layer may be composed of an In—Ga—Zn—O-based metal oxide.
  • Another thin film transistor manufacturing method of the present invention includes a gate electrode provided on an insulating substrate, a gate insulating layer provided so as to cover the gate electrode, and provided on the gate insulating layer so as to overlap the gate electrode.
  • a thin film transistor comprising: an oxide semiconductor layer having a channel region; and a source electrode and a drain electrode provided on the oxide semiconductor layer so as to overlap with the gate electrode and to face each other with the channel region interposed therebetween.
  • a gate electrode forming step of forming a gate electrode on an insulating substrate; and a gate insulating layer is formed so as to cover the gate electrode formed in the gate electrode forming step, and then an oxide semiconductor layer is formed on the gate insulating layer.
  • ozone is supplied to the channel region of the oxide semiconductor layer to perform surface treatment. Therefore, oxygen vacancies in the oxide semiconductor layer can be recovered (terminated) by supplying ozone to the channel region of the oxide semiconductor layer in which the composition change due to oxygen vacancies occurs due to dry etching.
  • damage to the oxide semiconductor layer can be suppressed, and inconveniences such as an increase in off-current due to a composition change due to oxygen deficiency, a decrease in electron mobility, and occurrence of hysteresis in transfer characteristics can be obtained. Therefore, good thin film transistor characteristics can be obtained.
  • the thin film transistor manufactured by the manufacturing method of the present invention has excellent characteristics that it can recover oxygen deficiency of the oxide semiconductor layer, suppress damage to the oxide semiconductor layer, and obtain good thin film transistor characteristics. I have. Therefore, the thin film transistor of the present invention can be suitably used for an active matrix substrate including a plurality of pixel electrodes provided in a matrix and a plurality of thin film transistors connected to each of the plurality of pixel electrodes.
  • the present invention it is possible to prevent inconvenience due to a composition change due to oxygen deficiency in the oxide semiconductor layer and to obtain good thin film transistor characteristics.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel including an active matrix substrate according to an embodiment of the present invention.
  • 1 is a plan view of an active matrix substrate according to an embodiment of the present invention. It is the top view to which the pixel part and terminal part of the active matrix substrate which concern on embodiment of this invention were expanded.
  • FIG. 4 is a cross-sectional view of the active matrix substrate along the line AA in FIG. 3. It is explanatory drawing which shows the manufacturing process of an active matrix substrate in a cross section. It is explanatory drawing which shows the manufacturing process of a counter substrate in a cross section. It is the schematic which shows the whole structure of the plasma apparatus which concerns on embodiment of this invention.
  • FIG. 1 is a cross-sectional view of a liquid crystal display panel including an active matrix substrate according to an embodiment of the present invention
  • FIG. 2 is a plan view of the active matrix substrate according to an embodiment of the present invention
  • 3 is an enlarged plan view of a pixel portion and a terminal portion of the active matrix substrate according to the embodiment of the present invention
  • FIG. 4 is a cross-sectional view of the active matrix substrate along the line AA in FIG. FIG.
  • the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 provided so as to face each other, and a liquid crystal layer 40 provided between the active matrix substrate 20a and the counter substrate 30. I have. Further, the liquid crystal display panel 50 adheres the active matrix substrate 20a and the counter substrate 30 to each other, and seals 27 provided in a frame shape to enclose the liquid crystal layer 40 between the active matrix substrate 20a and the counter substrate 30. And. Further, in the liquid crystal display panel 50, as shown in FIG. 1, a display region D for displaying an image is defined in a portion inside the sealing material 27, and a terminal region T is formed in a portion protruding from the counter substrate 30 of the active matrix substrate 20a. Is stipulated.
  • the active matrix substrate 20a includes an insulating substrate 10a and a plurality of scanning wirings 11a provided in the display region D so as to extend parallel to each other on the insulating substrate 10a.
  • a plurality of auxiliary capacitance lines 11b provided between the scanning lines 11a and extending in parallel to each other, and a plurality of signal lines 16a provided to extend in parallel to each other in a direction orthogonal to the scanning lines 11a are provided.
  • the active matrix substrate 20a includes a plurality of TFTs 5a provided for each intersection of the scanning wirings 11a and the signal wirings 16a, that is, for each pixel, and a protective insulating layer 17 provided to cover the TFTs 5a.
  • An interlayer insulating layer 18 provided so as to cover the protective insulating layer 17, a plurality of pixel electrodes 19a provided in a matrix on the interlayer insulating layer 18 and connected to the TFTs 5a, and the pixel electrodes 19a And an alignment film (not shown) provided to cover.
  • the scanning wiring 11a is drawn out to the gate terminal region Tg of the terminal region T (see FIG. 1), and is connected to the gate terminal 19b in the gate terminal region Tg.
  • the auxiliary capacity line 11b is connected to the auxiliary capacity terminal 19d via the auxiliary capacity main line 16c and the relay line 11d.
  • the auxiliary capacity trunk line 16c is connected to the auxiliary capacity line 11b via the contact hole Cc formed in the gate insulating layer 12, and is connected to the relay line via the contact hole Cd formed in the gate insulating layer 12. 11d.
  • the signal wiring 16a is led out as a relay wiring 11c to the source terminal region Ts in the terminal region T (see FIG. 1), and is connected to the source terminal 19c in the source terminal region Ts. Yes.
  • the signal wiring 16a is connected to the relay wiring 11c through the contact hole Cb formed in the gate insulating layer 12, as shown in FIG.
  • the TFT 5a includes a gate electrode 11aa provided on the insulating substrate 10a, a gate insulating layer 12 provided so as to cover the gate electrode 11aa, and a gate electrode on the gate insulating layer 12. And an oxide semiconductor layer 13a having a channel region C provided in an island shape so as to overlap with 11aa.
  • the TFT 5a includes a source electrode 16aa and a drain electrode 16b provided on the oxide semiconductor layer 13a so as to overlap the gate electrode 11aa and to face each other with the channel region C interposed therebetween.
  • a protective insulating layer 17 covering the source electrode 16aa and the drain electrode 16b (that is, the TFT 5a) is provided on the channel region C of the oxide semiconductor layer 13a with a spin-on glass material.
  • the gate electrode 11aa is a portion protruding to the side of the scanning wiring 11a as shown in FIG. Further, as shown in FIG. 3, the source electrode 16aa is a portion protruding to the side of the signal wiring 16a. As shown in FIG. 4, the source electrode 16aa is formed by a laminated film of the first conductive layer 14a and the second conductive layer 15a. It is configured.
  • the drain electrode 16 b is configured by a stacked film of the first conductive layer 14 b and the second conductive layer 15 b, and is formed in a stacked film of the protective insulating layer 17 and the interlayer insulating layer 18.
  • the contact hole Ca is connected to the pixel electrode 19a.
  • the drain electrode 16b constitutes an auxiliary capacitance by overlapping with the auxiliary capacitance wiring 11b through the gate insulating layer 12.
  • the oxide semiconductor layer 13a is formed of, for example, an IGZO (In—Ga—Zn—O) -based oxide semiconductor film.
  • the counter substrate 30 includes an insulating substrate 10b, a black matrix 21 provided in a lattice shape on the insulating substrate 10b, and a red color provided between each lattice of the black matrix 21. And a color filter layer having a colored layer 22 such as a green layer and a blue layer.
  • the counter substrate 30 includes a common electrode 23 provided so as to cover the color filter layer, a photo spacer 24 provided on the common electrode 23, and an alignment film (non-coated) provided so as to cover the common electrode 23. As shown).
  • the liquid crystal layer 40 is made of, for example, a nematic liquid crystal material having electro-optical characteristics.
  • the source driver ( A source signal is sent from the not-shown source electrode 16aa to the source electrode 16aa via the signal wiring 16a. Then, a predetermined charge is written into the pixel electrode 19a through the oxide semiconductor layer 13a and the drain electrode 16b.
  • a predetermined voltage is applied to the auxiliary capacitor.
  • an image is displayed by adjusting the light transmittance of the liquid crystal layer 40 by changing the alignment state of the liquid crystal layer 40 according to the magnitude of the voltage applied to the liquid crystal layer 40 in each pixel. .
  • FIG. 5 is an explanatory view showing the manufacturing process of the active matrix substrate 20a in cross section
  • FIG. 6 is an explanatory view showing the manufacturing process of the counter substrate 30 in cross section.
  • the manufacturing method of this embodiment includes an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a titanium film (thickness of about 200 nm to 500 nm) is formed on the entire substrate of the insulating substrate 10a such as a glass substrate by a sputtering method. Thereafter, the titanium film is subjected to photolithography, wet etching, and resist peeling and cleaning, and as shown in FIGS. 3 and 5A, the scanning wiring 11a, the gate electrode 11aa, the auxiliary capacitance wiring 11b, In addition, the relay wirings 11c and 11d are formed.
  • a titanium film having a single-layer structure is exemplified as the metal film constituting the gate electrode 11aa.
  • a silicon nitride film (thickness of about 200 nm to 500 nm) is formed by CVD on the entire substrate on which the scanning wiring 11a, the gate electrode 11aa, the auxiliary capacitance wiring 11b, and the relay wirings 11c and 11d are formed. Then, the gate insulating layer 12 is formed so as to cover the gate electrode 11aa and the auxiliary capacitance line 11b.
  • an IGZO-based oxide semiconductor film (thickness of about 5 nm to 300 nm) is formed by sputtering, and then the oxide semiconductor film is subjected to photolithography, wet etching, and resist peeling cleaning.
  • the oxide semiconductor layer 13a is formed (semiconductor layer formation process in FIG. 5).
  • the gate insulating layer 12 having a single layer structure made of a silicon nitride film is illustrated.
  • the gate insulating layer 12 may be a silicon oxide film (upper layer) even if it has a single layer structure of a silicon oxide film, for example. ) / Silicon nitride film (lower layer).
  • a titanium film (thickness 30 nm to 150 nm) as the first conductive layers 14a and 14b as the lower layer and a second conductive layer as the upper layer are formed on the entire substrate on which the oxide semiconductor layer 13a is formed, for example, by sputtering. Copper films 15a and 15b (thickness of about 50 nm to 400 nm) and the like are sequentially formed. Thereafter, photolithography and wet etching are performed on the copper film, and dry etching and resist peeling cleaning are performed on the titanium film, so that a signal wiring 16a (see FIG. 5C) is obtained. 3), the source electrode 16aa, the drain electrode 16b, and the auxiliary capacitance trunk line 16c (see FIG. 3) are formed, and the channel region C of the oxide semiconductor layer 13a is exposed.
  • dry etching is performed on at least the first conductive layers 14a and 14b in contact with the channel region C of the oxide semiconductor layer 13a over the oxide semiconductor layer 13a formed in the semiconductor layer forming step.
  • a source electrode 16aa and a drain electrode 16b are formed, and the channel region C of the oxide semiconductor layer 13a is exposed.
  • ⁇ Surface treatment process> the source electrode 16aa and the drain electrode 16b shown in FIG. 5C are formed, and the substrate 25 from which the channel region C of the oxide semiconductor layer 13a is exposed (hereinafter referred to as a “substrate to be processed”) 25 is described above.
  • the surface treatment is performed by supplying oxygen radicals (O 2 ⁇ ) generated by atmospheric pressure plasma treatment to the channel region C of the oxide semiconductor layer 13a that has undergone a composition change due to oxygen deficiency due to dry etching. Improve deficiencies.
  • FIG. 7 is a schematic view showing the overall configuration of the plasma apparatus according to the embodiment of the present invention
  • FIG. 8 is a cross-sectional view showing the overall configuration of the plasma generating means in the plasma apparatus according to the embodiment of the present invention.
  • the plasma apparatus 31 generates a plasma with respect to the surface of the oxide semiconductor layer 13 a of the substrate to be processed 25 by generating a plasma and a transfer conveyor 32 that is a transfer unit for transferring the substrate to be processed 25. And a plasma generation unit 33 which is a plasma generation means for generating supplied oxygen radicals.
  • the transfer conveyor 32 for example, a transfer belt is used.
  • the transfer substrate 32 causes the substrate 25 to be processed by the arrow X shown in FIG. It is configured to be conveyed in the direction of the belt conveyor type.
  • the transport conveyor 32 is not particularly limited as long as it can transport the substrate 25 to be processed, and a transport roller or the like may be used instead of the transport belt.
  • the plasma generation unit 33 includes a plasma generation chamber 34 and a plasma discharge generation unit 35 provided inside the plasma generation chamber 34. As shown in FIG. 8, oxygen radicals to the surface of the oxide semiconductor layer 13a, oxygen vacancies in the oxide semiconductor layer 13a are recovered (terminated).
  • the plasma discharge generator 35 has a pair of plate-like electrodes composed of a power electrode 37 and a ground electrode 36 disposed so as to face each other in the left-right direction in the plasma generation chamber 34. ing.
  • a pair of dielectrics (for example, formed of glass or ceramic) 49 are provided on the surfaces of the ground electrode 36 and the power supply electrode 37 that face each other.
  • the dielectric 49 is interposed between the ground electrode 36 and the power supply electrode 37, so that the discharge can be stably maintained even under atmospheric pressure (dielectric barrier discharge).
  • the plasma discharge generator 35 is configured to generate a plasma state of the source gas 41 as a streamer discharge phenomenon of the generated electric field when a voltage is applied between the ground electrode 36 and the power supply electrode 37. .
  • oxygen radicals are generated by decomposition of the raw material gas 41 by plasma.
  • nitrogen gas is used as the carrier gas of the source gas 41.
  • the oxygen radicals generated in this way diffuse to the surface of the oxide semiconductor layer 13a formed on the substrate to be processed 25, and oxygen vacancies generated on the surface of the oxide semiconductor layer 13a are recovered by the oxygen radicals. It has a configuration.
  • the power supply electrode 37 is fixedly provided inside the plasma generation chamber 34, and the ground electrode 36 is disposed on the right side of the power supply electrode 37.
  • a gas supply pipe 39 for introducing the raw material gas 41 is formed between the ground electrode 36 and the power supply electrode 37.
  • a high-frequency power source 42 that supplies power to the plasma discharge generation unit 35, and a gas supply unit 43 that supplies the source gas 41 into the plasma generation chamber 34 are provided outside the plasma generation chamber 34. Is provided.
  • the high frequency power source 42 is configured to generate a high frequency voltage having a frequency of 50 kHz, for example, and is connected to the power electrode 37. On the other hand, the ground electrode 36 is grounded.
  • the high-frequency power source 42 may be configured to generate a high-frequency voltage, for example, 10 kHz, 100 kHz, or higher.
  • the plasma generation unit 33 is configured to be able to introduce the source gas 41 into the plasma generation chamber 34 so that the pressure is, for example, about 10 to 3000 Pa.
  • the source gas 41 is supplied from the gas supply unit 43 to the gas supply pipe 39.
  • the power is supplied to the space between the power electrode 37 and the ground electrode 36 via the.
  • the gas supply unit 43 is constituted by a gas cylinder or the like, and is connected to the plasma generation chamber 34 via a gas supply pipe 39.
  • the plasma apparatus 31 includes a gas flow rate adjustment unit 45 that adjusts the flow rate of the source gas 41 supplied by the gas supply unit 43, and 30 cooling water supplied to the plasma generation chamber 34. And a heater 46 for maintaining a temperature of about 0C.
  • the plasma apparatus 31 includes a CPU 47 as a control unit that controls the high-frequency power source 42, the gas flow rate adjusting unit 45, and the heater 46, and a memory 48 that is a storage unit.
  • the CPU 47 is connected to the high-frequency power source 42, the gas flow rate adjustment unit 45, and the heater 46, and is connected to a memory 48.
  • the CPU 47 controls each unit according to a program stored in the memory 48. It is the composition which performs.
  • the CPU 47 also controls the transfer conveyor 32 and the plasma generation unit 33 described above according to a program stored in the memory 48.
  • the source gas 41 is introduced into the plasma generation chamber 34 by driving the gas supply unit 43, and the interior of the plasma generation chamber 34 is maintained at normal pressure (that is, under a pressure near atmospheric pressure). Gas atmosphere).
  • the source gas 41 is introduced from the gas supply unit 43 into the plasma generation chamber 34 through the gas supply pipe 39 as indicated by an arrow 38 in FIG.
  • 15 cc / min can be adopted as the flow rate of oxygen gas
  • 1500 cc / min can be adopted as the flow rate of nitrogen gas as the carrier gas.
  • a source gas 41 containing oxygen radicals generated by a plasma generation unit 33 arranged to face the oxide semiconductor layer 13a is injected by gas expansion during discharge, and is generated in a plasma generation chamber.
  • the oxygen vacancies in the oxide semiconductor layer 13a are recovered (terminated) by being supplied to the surface of the oxide semiconductor layer 13a formed in the substrate 25 through the opening 26 formed in the substrate 34. It is configured.
  • the substrate 25 to be processed on which the oxide semiconductor layer 13a is formed is transferred to the transfer conveyor 32 as shown in FIG.
  • the sheet is conveyed in the conveyance direction X.
  • the conveyance speed of the to-be-processed substrate 25 is a fixed speed (for example, 30 cm / min).
  • the plasma generation unit 33 transports the substrate to be processed.
  • a source gas 41 containing oxygen radicals generated in the plasma generation unit 33 is supplied toward the oxide semiconductor layer 13 a of the processing substrate 25.
  • the source gas 41 containing oxygen radicals is supplied to the surface of the oxide semiconductor layer 13a formed on the substrate to be processed 25, and oxygen vacancies in the oxide semiconductor layer 13a are recovered (terminated).
  • the distance between the oxide semiconductor layer 13a and the plasma generation unit 33 when the oxide semiconductor layer 13a and the plasma generation unit 33 face each other can be appropriately changed.
  • the thickness is preferably 1 mm or more and 5 mm or less.
  • the spin-on mainly composed of, for example, silanol (Si (OH) 4 ), alkoxysilane, organic siloxane resin, or the like is applied to the entire substrate 25 to which oxygen radicals are supplied by spin coating or slit coating. Apply glass (SOG) material. Thereafter, by baking at 350 ° C., an SOG film 17 s having a thickness of about 500 nm to 3000 nm is formed as shown in FIG.
  • a photosensitive organic insulating film is applied to a thickness of about 1.0 ⁇ m to 3.0 ⁇ m by spin coating or slit coating over the entire substrate on which the SOG film 17s is formed. Thereafter, the coating film is exposed and developed to form an interlayer insulating layer 18, and further, dry etching is performed on the SOG film 17 s exposed from the interlayer insulating layer 18, so that FIG. As shown in (d), a protective insulating layer 17 is formed.
  • a transparent conductive film such as, for example, an ITO (Indium Tin Oxide) film (thickness of about 50 nm to 200 nm) is formed on the entire substrate on which the protective insulating layer 17 and the interlayer insulating layer 18 are formed by sputtering. . Thereafter, the transparent conductive film is subjected to photolithography, wet etching, and resist peeling and cleaning, so that a pixel electrode 19a, a gate terminal 19b, a source terminal 19c, and an auxiliary capacitance terminal are obtained as shown in FIGS. 19d is formed.
  • ITO Indium Tin Oxide
  • the active matrix substrate 20a can be manufactured.
  • ⁇ Opposite substrate manufacturing process First, by applying, for example, a photosensitive resin colored in black to the entire substrate of the insulating substrate 10b such as a glass substrate by spin coating or slit coating, the coating film is exposed and developed. As shown in FIG. 6A, the black matrix 21 is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix 21 is formed by spin coating or slit coating. Thereafter, the coating film is exposed and developed to form a colored layer 22 (for example, a red layer) of a selected color with a thickness of about 2.0 ⁇ m as shown in FIG. The same process is repeated for the other two colors to form the other two colored layers 22 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 23 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • the photo spacer 24 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 30 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the active matrix substrate 20a manufactured in the active matrix substrate manufacturing process and the counter substrate 30 manufactured in the counter substrate manufacturing process by a printing method, and then the coating film is applied.
  • an alignment film is formed by performing baking and rubbing treatment.
  • UV ultraviolet
  • a sealing material composed of a curing and thermosetting resin is printed in a frame shape, a liquid crystal material is dropped inside the sealing material.
  • the bonded bonded body is released to atmospheric pressure. The surface and the back surface of the bonded body are pressurized.
  • the unnecessary part is removed by dividing the bonding body which hardened the above-mentioned sealing material, for example by dicing.
  • the liquid crystal display panel 50 of the present embodiment can be manufactured.
  • oxygen radicals are supplied to the channel region C of the oxide semiconductor layer 13a.
  • the surface treatment is performed. Therefore, oxygen vacancies in the oxide semiconductor layer 13a can be recovered (terminated) by supplying oxygen radicals to the channel region C of the oxide semiconductor layer 13a in which the composition change due to oxygen vacancies has occurred due to dry etching. .
  • damage to the oxide semiconductor layer 13a can be suppressed, an increase in off current due to a composition change due to oxygen deficiency, a decrease in electron mobility, generation of hysteresis in transfer characteristics, and the like. Since inconvenience can be prevented, good thin film transistor characteristics can be obtained.
  • oxygen radicals generated by atmospheric pressure plasma treatment are supplied. Therefore, since oxygen radicals are generated by atmospheric pressure plasma treatment, oxygen radicals can be generated by a simple method. Further, unlike the case of the vacuum plasma treatment, a line gas such as nitrogen gas can be used, and an inert gas is not required, so that the cost can be reduced as compared with the vacuum plasma treatment.
  • oxygen radicals are generated by decomposition of oxygen gas by plasma. Accordingly, oxygen radicals can be generated by a simple method.
  • oxygen radicals are generated by the plasma generation unit 33 arranged to face the oxide semiconductor layer 13a. Therefore, unlike the general vacuum plasma apparatus, the configuration in which the plasma generation unit 33 is disposed to face the oxide semiconductor layer 13a that is the processing target, unlike the configuration in which the processing target is disposed between the electrodes. Therefore, only oxygen radicals can be supplied to the channel region C of the oxide semiconductor layer 13a without damaging the oxide semiconductor layer 13a due to the plasma treatment. Therefore, oxygen vacancies in the oxide semiconductor layer 13a can be recovered without causing damage due to plasma treatment.
  • oxygen radicals are supplied to the channel region C while transporting the oxide semiconductor layer 13a.
  • Oxygen radicals can be efficiently supplied to the entire channel region C of the oxide semiconductor layer 13a. As a result, oxygen vacancies in the oxide semiconductor layer 13a can be recovered more effectively.
  • the oxide semiconductor layer is composed of an In—Ga—Zn—O-based metal oxide. Therefore, in the thin film transistor 5a, good characteristics such as high mobility and low off-state current can be obtained.
  • IGZO is used as the oxide semiconductor layer 13a.
  • the oxide semiconductor layer 13a is not limited to this, and indium (In), gallium (Ga), aluminum (Al), silicon (Si)
  • a material made of a metal oxide containing at least one of copper (Cu) and zinc (Zn) may be used. Since the oxide semiconductor layer 13a made of any of these materials has high mobility even when it is amorphous, the on-resistance of the switching element can be increased. Therefore, the difference in output voltage at the time of data reading becomes large, and the S / N ratio can be improved.
  • oxide semiconductor films such as IZO (In—Zn—O) and zinc oxide (Zn—O) can be given.
  • the plasma generation unit 33 is fixed and the substrate to be processed 25 is transported.
  • the substrate to be processed 25 may be fixed and the plasma generation unit 33 may be transported.
  • the surface treatment is performed by supplying oxygen radicals to the channel region C of the oxide semiconductor layer 13a.
  • ozone instead of oxygen radicals is used.
  • a configuration using (O 3 ) may be employed. That is, in the above-described source / drain formation step, the source electrode 16aa and the drain electrode 16b are formed on the oxide semiconductor layer 13a by dry etching to expose the channel region C of the oxide semiconductor layer 13a, and then the oxide semiconductor The surface treatment may be performed by supplying ozone to the channel region C of the layer 13a.
  • Examples of utilization of the present invention include a method for manufacturing an active matrix substrate using an oxide semiconductor layer and an active matrix substrate manufactured by the method.
  • Plasma device Plasma generating unit (plasma generating means) 41 Source gas (oxygen gas) 50 LCD panel C channel region

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Abstract

　薄膜トランジスタの製造方法であって、絶縁基板上にゲート電極（１１ａａ）を形成する工程と、ゲート電極（１１ａａ）を覆うようにゲート絶縁層（１２）を形成した後に、ゲート絶縁層（１２）上に酸化物半導体層（１３ａ）を形成する工程と、酸化物半導体層（１３ａ）上に、ドライエッチングによりソース電極（１６ａａ）及びドレイン電極（１６ｂ）を形成し、酸化物半導体層（１３ａ）のチャネル領域（Ｃ）を露出させる工程と、酸化物半導体層のチャネル領域に対して酸素ラジカルを供給する工程とを備える。

Description

薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板
　本発明は、薄膜トランジスタの製造方法に関し、特に、酸化物半導体の半導体層を用いた薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板に関する。
　アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
　一般的なＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
　ここで、アモルファスシリコンを用いたＴＦＴでは、半導体層が、チャネル領域を有する真性アモルファスシリコン層と、チャネル領域が露出するように真性アモルファスシリコン層に積層されたＮ＋アモルファスシリコン層とを備えている。そして、アモルファスシリコンを用いたＴＦＴでは、真性アモルファスシリコン層を薄膜化するために、真性アモルファスシリコン層上にチャネル保護層が積層されたエッチストッパ型のＴＦＴが実用化されている。
　ここで、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
　例えば、特許文献１には、光制御素子を駆動するための電界効果型トランジスタの活性層が所定の電子キャリア濃度を有する非晶質酸化物により構成されたアクティブマトリクス型の画像表示装置が開示されている。
　図１１は、酸化物半導体層を用いたＴＦＴ１０５を備えた従来のアクティブマトリクス基板１２０の断面図である。
　アクティブマトリクス基板１２０は、図１１に示すように、絶縁基板１１０と、絶縁基板１１０上に設けられたＴＦＴ１０５と、ＴＦＴ１０５を覆うように設けられた保護絶縁層１１５と、保護絶縁層１１５を覆うように設けられた層間絶縁層１１６と、層間絶縁層１１６上に設けられ、ＴＦＴ１０５に接続された画素電極１１７とを備えている。ここで、ＴＦＴ１０５は、図１７に示すように、絶縁基板１１０上に設けられたゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁層１１２と、ゲート絶縁層１１２上にゲート電極１１１に重なるように島状に設けられた酸化物半導体層１１３と、酸化物半導体層１１３上にゲート電極１１１に重なると共に互いに対峙するように設けられたソース電極１１４ａ及びドレイン電極１１４ｂとを備えている。
　また、酸化物半導体１１３の半導体層を用いた（ＴＦＴを備えた）アクティブマトリクス基板１２０を製造する場合には、一般に、ドライエッチング法によるパターニングによりソース電極１１４ａ及びドレイン電極１１４ｂを形成する（例えば、非特許文献１参照）。
特開２００６－１６５５２８号公報
鵜飼育弘著、「薄膜トランジスタ技術の全て」、工学調査会、２００７年、ｐ．１４５
　ここで、上述のごとく、ドライエッチング法によるパターニングによりソース電極１１４ａ及びドレイン電極１１４ｂを形成するが、この際、ソース電極１１４ａ及びドレイン電極１１４ｂから露出する酸化物半導体層１１３のチャネル領域Ｃがドライエッチングによりダメージを受けることにより、ＴＦＴ１０５の特性が低下するおそれがある。
　より具体的には、上述のドライエッチングによるダメージにより、酸化物半導体１１３のチャネル領域Ｃにおいて酸素欠損による組成の変化が発生し、当該組成変化に伴う欠陥の生成により、ＴＦＴ１０５において、オフ電流の増加や、電子移動度の低下、及び伝達特性（ゲート電圧の変化に伴うドレイン電流の大きさ）においてヒステリシスが生じる等の特性の低下が生じていた。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、酸化物半導体層のダメージを抑制すると共に、良好なＴＦＴ特性を得ることができる薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板を提供することを目的とする。
　上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、絶縁基板に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、酸化物半導体層上にゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、絶縁基板上にゲート電極を形成するゲート電極形成工程と、ゲート電極形成工程で形成されたゲート電極を覆うようにゲート絶縁層を形成した後に、ゲート絶縁層上に酸化物半導体層を形成する半導体層形成工程と、半導体層形成工程で形成された酸化物半導体層上に、ドライエッチングによりソース電極及びドレイン電極を形成し、酸化物半導体層のチャネル領域を露出させるソースドレイン形成工程と、酸化物半導体層のチャネル領域に対して酸素ラジカルを供給して表面処理を行う表面処理工程とを少なくとも備えることを特徴とする。
　同構成によれば、酸化物半導体層上に、ドライエッチングによりソース電極及びドレイン電極を形成した後、酸化物半導体層のチャネル領域に対して酸素ラジカルを供給して表面処理を行う。従って、ドライエッチングにより酸素欠損による組成変化が発生した酸化物半導体層のチャネル領域に対して酸素ラジカルを供給することにより、酸化物半導体層の酸素欠損を回復（終端）することができる。その結果、薄膜トランジスタにおいて、酸化物半導体層のダメージを抑制することができるとともに、酸素欠損による組成変化に起因するオフ電流の増加や、電子移動度の低下、伝達特性におけるヒステリシスの発生等の不都合を防止することができるため、良好な薄膜トランジスタ特性を得ることができる。
　また、本発明の薄膜トランジスタの製造方法においては、表面処理工程において、常圧プラズマ処理により発生した酸素ラジカルを供給してもよい。
　同構成によれば、常圧プラズマ処理により酸素ラジカルを発生させるため、簡単な方法で酸素ラジカルを発生させることできる。また、真空プラズマ処理の場合と異なり、窒素ガス等のラインガスを使用することができ、不活性ガスが不要となるため、真空プラズマ処理に比し、コストダウンを図ることができる。
　また、本発明の薄膜トランジスタの製造方法においては、酸素ラジカルは、酸素ガスのプラズマによる分解により発生させたものであってもよい。
　同構成によれば、簡単な方法で、酸素ラジカルを発生させることが可能になる。
　また、本発明の薄膜トランジスタの製造方法においては、酸素ラジカルは、酸化物半導体層に対向して配置されたプラズマ発生手段により発生させたものであってもよい。
　同構成によれば、一般の真空プラズマ装置のごとく、電極間に被処理対象物を配置する構成とは異なり、被処理対象物である酸化物半導体層に対してプラズマ発生手段を対向して配置させる構成としているため、酸化物半導体層に対してプラズマ処理に起因するダメージを与えることなく、酸素ラジカルのみを酸化物半導体層のチャネル領域に供給することができる。従って、プラズマ処理によるダメージを与えることなく、酸化物半導体層の酸素欠損を回復することができる。
　また、本発明の薄膜トランジスタの製造方法においては、酸化物半導体層を搬送させながら、チャネル領域に対して酸素ラジカルを供給してもよい。
　同構成によれば、酸化物半導体層を搬送させながら、チャネル領域に対して酸素ラジカルを供給するため、酸化物半導体層のチャネル領域の全体に対して効率よく酸素ラジカルを供給することができる。従って、酸化物半導体層の酸素欠損をより一層効果的に回復することができる。
　また、本発明の薄膜トランジスタの製造方法においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。
　同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
　また、本発明の薄膜トランジスタの製造方法においては、酸化物半導体層が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる構成としてもよい。
　同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
　本発明の他の薄膜トランジスタの製造方法は、絶縁基板に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、酸化物半導体層上にゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、絶縁基板上にゲート電極を形成するゲート電極形成工程と、ゲート電極形成工程で形成されたゲート電極を覆うようにゲート絶縁層を形成した後に、ゲート絶縁層上に酸化物半導体層を形成する半導体層形成工程と、半導体層形成工程で形成された酸化物半導体層上に、ドライエッチングによりソース電極及びドレイン電極を形成し、酸化物半導体層のチャネル領域を露出させるソースドレイン形成工程と、酸化物半導体層のチャネル領域に対してオゾンを供給して表面処理を行う表面処理工程とを少なくとも備えることを特徴とする。
　同構成によれば、酸化物半導体層上に、ドライエッチングによりソース電極及びドレイン電極を形成した後、酸化物半導体層のチャネル領域に対してオゾンを供給して表面処理を行う。従って、ドライエッチングにより酸素欠損による組成変化が発生した酸化物半導体層のチャネル領域に対してオゾンを供給することにより、酸化物半導体層の酸素欠損を回復（終端）することができる。その結果、薄膜トランジスタにおいて、酸化物半導体層のダメージを抑制することができるとともに、酸素欠損による組成変化に起因するオフ電流の増加や、電子移動度の低下、伝達特性におけるヒステリシスの発生等の不都合を防止することができるため、良好な薄膜トランジスタ特性を得ることができる。
　また、本発明の製造方法により製造された薄膜トランジスタは、酸化物半導体層の酸素欠損を回復して、酸化物半導体層のダメージを抑制し、良好な薄膜トランジスタ特性を得ることができるという優れた特性を備えている。従って、本発明の薄膜トランジスタは、マトリクス状に設けられた複数の画素電極と、複数の画素電極の各々にそれぞれ接続された複数の薄膜トランジスタとを備えるアクティブマトリクス基板に好適に使用できる。
　本発明によれば、酸化物半導体層の酸素欠損による組成変化に起因する不都合を防止して、良好な薄膜トランジスタ特性を得ることができる。
図１は、本発明の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。 本発明の実施形態に係るアクティブマトリクス基板の平面図である。 本発明の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図である。 図３中のＡ－Ａ線に沿ったアクティブマトリクス基板の断面図である。 アクティブマトリクス基板の製造工程を断面で示す説明図である。 対向基板の製造工程を断面で示す説明図である。 本発明の実施形態に係るプラズマ装置の全体構成を示す概略図である。 本発明の実施形態に係るプラズマ装置におけるプラズマ発生手段の全体構成を示す断面図である。 本発明の実施形態に係るプラズマ装置において、酸素ラジカルを供給する状態を示す概略図である。 酸化物半導体層を用いたＴＦＴを備えた従来のアクティブマトリクス基板の断面図である。
　以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。
　図１は、本発明の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図であり、図２は、本発明の実施形態に係るアクティブマトリクス基板の平面図である。また、図３は、本発明の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図であり、図４は、図３中のＡ－Ａ線に沿ったアクティブマトリクス基板の断面図である。
　液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたアクティブマトリクス基板２０ａ及び対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０とを備えている。また、液晶表示パネル５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材２７とを備えている。また、液晶表示パネル５０では、図１に示すように、シール材２７の内側の部分に画像表示を行う表示領域Ｄが規定され、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
　アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂと、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａとを備えている。また、アクティブマトリクス基板２０ａは、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた保護絶縁層１７と、保護絶縁層１７を覆うように設けられた層間絶縁層１８と、層間絶縁層１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
　走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
　補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁層１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁層１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
　信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｓにおいて、ソース端子１９ｃに接続されている。
　ここで、信号配線１６ａは、図３に示すように、ゲート絶縁層１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
　ＴＦＴ５ａは、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上でゲート電極１１ａａに重なるように島状に設けられたチャネル領域Ｃを有する酸化物半導体層１３ａとを備えている。また、ＴＦＴ５ａは、酸化物半導体層１３ａ上にゲート電極１１ａａに重なるとともにチャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　ここで、酸化物半導体層１３ａのチャネル領域Ｃ上には、ソース電極１６ａａ及びドレイン電極１６ｂ（即ち、ＴＦＴ５ａ）を覆う保護絶縁層１７がスピンオンガラス材料により設けられている。
　そして、ゲート電極１１ａａは、図３に示すように、走査配線１１ａの側方への突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。
　さらに、ドレイン電極１６ｂは、図３及び図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成され、保護絶縁層１７及び層間絶縁層１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されている。また、ドレイン電極１６ｂは、ゲート絶縁層１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
　また、酸化物半導体層１３ａは、例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系の酸化物半導体膜により形成されている。
　対向基板３０は、後述する図６（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示パネル５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極１１ａａに送られて、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られる。そして、酸化物半導体層１３ａ及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。
　この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
　そして、液晶表示パネル５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　次に、本実施形態の液晶表示パネル５０の製造方法の一例について図５、図６を用いて説明する。図５は、アクティブマトリクス基板２０ａの製造工程を断面で示す説明図であり、図６は、対向基板３０の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　まず、アクティブマトリクス基板作製工程について説明する。
　＜ゲート電極形成工程＞
　まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜（厚さ２００ｎｍ～５００ｎｍ程度）などを成膜する。その後、そのチタン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図３、図５（ａ）に示すように、走査配線１１ａ、ゲート電極１１ａａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄを形成する。
　なお、本実施形態では、ゲート電極１１ａａを構成する金属膜として、単層構造のチタン膜を例示したが、例えば、チタン膜（厚さ３０～１５０ｎｍ）、アルミニウム膜（厚さ２００～５００ｎｍ）及びチタン膜（厚さ３０～１５０ｎｍ）を積層した後、この積層膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行う構成としても良い。また、銅やモリブテン、またはそれらの化合物や、銅膜、チタン膜等を積層した構成を採用しても良い。
　＜半導体層形成工程＞
　続いて、走査配線１１ａ、ゲート電極１１ａａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）を成膜して、ゲート電極１１ａａ、及び補助容量配線１１ｂを覆うようにゲート絶縁層１２を形成する。その後、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ５ｎｍ～３００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ｂ）に示すように、酸化物半導体層１３ａを形成する（図５中の半導体層形成工程）。
　なお、本実施形態では、窒化シリコン膜からなる単層構造のゲート絶縁層１２を例示したが、ゲート絶縁層１２は、例えば、酸化シリコン膜の単層構造であっても、酸化シリコン膜（上層）／窒化シリコン膜（下層）の積層構造であってもよい。
　＜ソースドレイン形成工程＞
　さらに、酸化物半導体層１３ａが形成された基板全体に、スパッタリング法により、例えば、下層となる第１導電層１４ａ，１４ｂであるチタン膜（厚さ３０ｎｍ～１５０ｎｍ）及び上層となる第２導電層１５ａ，１５ｂである銅膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜する。その後、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図５（ｃ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、酸化物半導体層１３ａのチャネル領域Ｃを露出させる。
　即ち、本工程では、半導体層形成工程で形成された酸化物半導体層１３ａ上に、少なくとも酸化物半導体層１３ａのチャネル領域Ｃに接する第１導電層１４ａ，１４ｂに対してドライエッチングを行うことによりソース電極１６ａａ及びドレイン電極１６ｂを形成し、酸化物半導体層１３ａのチャネル領域Ｃを露出させる。
　＜表面処理工程＞
　次いで、図５（ｃ）に示すソース電極１６ａａ及びドレイン電極１６ｂが形成され、酸化物半導体層１３ａのチャネル領域Ｃが露出された基板（以下、「被処理基板」と言う。）２５の、上述のドライエッチングにより酸素欠損による組成変化が発生した酸化物半導体層１３ａのチャネル領域Ｃに対して常圧プラズマ処理により発生した酸素ラジカル（Ｏ２ －）を供給して表面処理を行うことにより、酸素欠損を改善する。
　図７は、本発明の実施形態に係るプラズマ装置の全体構成を示す概略図であり、図８は、本発明の実施形態に係るプラズマ装置におけるプラズマ発生手段の全体構成を示す断面図である。
　図７に示すように、プラズマ装置３１は、被処理基板２５を搬送するための搬送部である搬送コンベア３２と、プラズマを発生させて被処理基板２５の酸化物半導体層１３ａの表面に対して供給される酸素ラジカルを生成するプラズマ発生手段であるプラズマ発生ユニット３３とを備えている。
　搬送コンベア３２としては、例えば、搬送ベルトが使用され、処理対象としての被処理基板２５が搬送コンベア３２に載置されると、搬送コンベア３２により、被処理基板２５は、図７に示す矢印Ｘの方向にベルトコンベア式に搬送される構成となっている。
　なお、搬送コンベア３２は、被処理基板２５を搬送できるものであれば、特に限定されず、搬送ベルトの代わりに、搬送コロ等を使用する構成としても良い。
　プラズマ発生ユニット３３は、図８に示すように、プラズマ発生室３４と、プラズマ発生室３４の内部に設けられたプラズマ放電発生部３５とを備え、図８に示すように、被処理基板２５の酸化物半導体層１３ａの表面に酸素ラジカルを供給することにより、酸化物半導体層１３ａの酸素欠損を回復（終端）するように構成されている。
　プラズマ放電発生部３５は、図８に示すように、プラズマ発生室３４内で左右方向に互いに対向するように配置された電源電極３７と接地電極３６とからなる板状の一対の電極を有している。
　また、図８に示すように、これらの対向する接地電極３６及び電源電極３７の表面には、一対の誘電体（例えば、ガラスやセラミックにより形成）４９が設けられている。そして、当該誘電体４９を接地電極３６と電源電極３７との間に介在させることにより、大気圧下でも放電を安定して持続させることができる構成となっている（誘電体バリア放電）。
　このプラズマ放電発生部３５は、接地電極３６と電源電極３７との間に電圧が印加されることにより、発生した電界のストリーマ放電現象として原料ガス４１のプラズマ状態を生じさせるように構成されている。
　そして、これにより、接地電極３６と電源電極３７との間において、原料ガス（本実施形態においては、酸素ガス）４１の解離が促進されてラジカル（酸素ラジカル）が生成される。
　即ち、本実施形態においては、原料ガス４１のプラズマによる分解により酸素ラジカルを発生させる構成としている。
　なお、本実施形態においては、原料ガス４１のキャリヤガスとして、例えば、窒素ガスを使用する構成としている。
　そして、このように生成された酸素ラジカルが被処理基板２５に形成された酸化物半導体層１３ａの表面にまで拡散し、当該酸化物半導体層１３ａの表面において発生した酸素欠損を酸素ラジカルにより回復させる構成となっている。
　電源電極３７は、図８に示すように、プラズマ発生室３４の内部に固定されて設けられており、接地電極３６は、電源電極３７の右方に配置されている。
　また、プラズマ発生室３４には、接地電極３６と電源電極３７との間に、原料ガス４１を導入するためのガス供給管３９が形成されている。
　また、プラズマ発生室３４の外部には、図８に示すように、プラズマ放電発生部３５に電力を供給する高周波電源４２と、原料ガス４１をプラズマ発生室３４内に供給するガス供給部４３とが設けられている。
　高周波電源４２は、例えば、周波数が５０ｋＨｚ等の高周波電圧を発生するように構成されており、電源電極３７に接続されている。一方、接地電極３６は接地されている。尚、高周波電源４２は、例えば、１０ｋＨｚや１００ｋＨｚ或いはそれよりも高い高周波電圧を発生するように構成されていてもよい。
　そして、プラズマ発生ユニット３３は、例えば、１０～３０００Ｐａ程度の圧力となるように原料ガス４１をプラズマ発生室３４内に導入可能に構成され、原料ガス４１を、ガス供給部４３からガス供給管３９を介して電源電極３７と接地電極３６との間の空間へ供給するようになっている。
　ガス供給部４３は、ガスボンベ等により構成されており、ガス供給管３９を介してプラズマ発生室３４に接続されている。
　また、図７に示すように、プラズマ装置３１は、ガス供給部４３により供給される原料ガス４１の流量の調節を行うガス流量調節部４５と、プラズマ発生室３４に供給される冷却水を３０℃程度の温度に保つためのヒータ４６とを備えている。
　また、プラズマ装置３１は、高周波電源４２、ガス流量調節部４５、及びヒータ４６の制御を行う制御手段としてのＣＰＵ４７と、記憶手段であるメモリ４８とを備えている。このＣＰＵ４７には、上述の高周波電源４２、ガス流量調節部４５、及びヒータ４６が接続されるとともに、メモリ４８が接続されており、ＣＰＵ４７は、メモリ４８に記憶されているプログラムに従い、各部の制御を行う構成となっている。なお、ＣＰＵ４７は、メモリ４８に記憶されているプログラムに従い、上述の搬送コンベア３２及びプラズマ発生ユニット３３の制御も行う。
　そして、プラズマ装置３１においては、ガス供給部４３を駆動させることにより原料ガス４１をプラズマ発生室３４内に導入して、プラズマ発生室３４の内部を常圧（即ち、大気圧近傍の圧力下のガス雰囲気）に設定する。この原料ガス４１は、図８中の矢印３８で示すように、ガス供給部４３からガス供給管３９を介してプラズマ発生室３４内に導入される。
　なお、酸素ガスの流量としては、例えば、１５ｃｃ／分を採用することができ、キャリアガスである窒素ガスの流量としては、１５００ｃｃ／分を採用することができる。
　そして、原料ガス４１の導入と共に高周波電源４２を駆動させて接地電極３６と電源電極３７との間に高周波電圧を印加することにより、ストリーマ放電現象として原料ガス４１である酸素ガスのプラズマ状態を生じさせる。
　これにより、原料ガス（酸素ガス）４１の解離が促進されて高密度のラジカル（酸素ラジカル）が、原料ガス４１中に生成される。
　そして、図８に示すように、酸化物半導体層１３ａに対向して配置されたプラズマ発生ユニット３３により発生した酸素ラジカルを含む原料ガス４１が、放電時の気体の膨張によって噴射され、プラズマ発生室３４に形成された開口部２６を介して、被処理基板２５に形成された酸化物半導体層１３ａの表面に供給されることにより、酸化物半導体層１３ａの酸素欠損を回復（終端）するように構成されている。
　次に、プラズマ装置３１により、酸化物半導体層１３ａに対して酸素ラジカルを供給する表面処理を行う方法について説明する。
　プラズマ装置３１により、被処理基板２５に対して常圧でプラズマ処理を行う際には、まず、図７に示すように、酸化物半導体層１３ａが形成された被処理基板２５を、搬送コンベア３２により、搬送方向Ｘに搬送する。なお、被処理基板２５の搬送速度は、一定速度（例えば、３０ｃｍ／ｍｉｎ）である。
　次いで、図８、図９に示すように、酸化物半導体層１３ａとプラズマ発生ユニット３３とが対向する位置まで、被処理基板２５が搬送されると、プラズマ発生ユニット３３により、搬送されている被処理基板２５の酸化物半導体層１３ａに向けて、プラズマ発生ユニット３３において発生した酸素ラジカルを含む原料ガス４１が供給される。
　そうすると、被処理基板２５に形成された酸化物半導体層１３ａの表面に酸素ラジカルを含む原料ガス４１が供給され、酸化物半導体層１３ａの酸素欠損が回復（終端）する。
　なお、図８、図９に示す、酸化物半導体層１３ａとプラズマ発生ユニット３３とが対向した場合の酸化物半導体層１３ａとプラズマ発生ユニット３３との距離は、適宜、変更することができるが、酸化物半導体層１３ａとプラズマ発生ユニット３３との接触を回避して、酸化物半導体層１３ａの表面に酸素ラジカルを確実に供給するとの観点から、１ｍｍ以上５ｍｍ以下が好ましい。
　＜保護絶縁層・層間絶縁層形成工程＞
　続いて、酸素ラジカルが供給された被処理基板２５の全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）、アルコキシシラン、有機シロキサン樹脂などを主成分としたスピンオンガラス（ＳＯＧ）材料を塗布する。その後、３５０℃で焼成することにより、図５（ｄ）に示すように、厚さ５００ｎｍ～３０００ｎｍ程度のＳＯＧ膜１７ｓを形成する。
　次いで、ＳＯＧ膜１７ｓが形成された基板全体に、スピンコート法又はスリットコート法により、感光性の有機絶縁膜を厚さ１．０μｍ～３．０μｍ程度に塗布する。その後、その塗布膜に対して、露光及び現像を行うことにより、層間絶縁層１８を形成し、さらに、層間絶縁層１８から露出するＳＯＧ膜１７ｓに対して、ドライエッチングを行うことにより、図５（ｄ）に示すように、保護絶縁層１７を形成する。
　＜画素電極形成工程＞
　最後に、保護絶縁層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図３、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄを形成する。
　以上のようにして、アクティブマトリクス基板２０ａを作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
　次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図６（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet
）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
　以上に説明した本実施形態によれば、以下の効果を得ることができる。
　（１）本実施形態においては、酸化物半導体層１３ａ上に、ドライエッチングによりソース電極１６ａａ及びドレイン電極１６ｂを形成した後、酸化物半導体層１３ａのチャネル領域Ｃに対して酸素ラジカルを供給して表面処理を行う構成としている。従って、ドライエッチングにより酸素欠損による組成変化が発生した酸化物半導体層１３ａのチャネル領域Ｃに対して酸素ラジカルを供給することにより、酸化物半導体層１３ａの酸素欠損を回復（終端）することができる。その結果、薄膜トランジスタ５ａにおいて、酸化物半導体層１３ａのダメージを抑制することができるとともに、酸素欠損による組成変化に起因するオフ電流の増加や、電子移動度の低下、伝達特性におけるヒステリシスの発生等の不都合を防止することができるため、良好な薄膜トランジスタ特性を得ることができる。
　（２）本実施形態においては、表面処理工程において、常圧プラズマ処理により発生した酸素ラジカルを供給する構成としている。従って、常圧プラズマ処理により酸素ラジカルを発生させるため、簡単な方法で酸素ラジカルを発生させることできる。また、真空プラズマ処理の場合と異なり、窒素ガス等のラインガスを使用することができ、不活性ガスが不要となるため、真空プラズマ処理に比し、コストダウンを図ることができる。
　（３）本実施形態においては、酸素ガスのプラズマによる分解により酸素ラジカルを発生させる構成としている。従って、簡単な方法で、酸素ラジカルを発生させることが可能になる。
　（４）本実施形態においては、酸化物半導体層１３ａに対向して配置されたプラズマ発生ユニット３３により酸素ラジカルを発生させる構成としている。従って、一般の真空プラズマ装置のごとく、電極間に被処理対象物を配置する構成とは異なり、被処理対象物である酸化物半導体層１３ａに対してプラズマ発生ユニット３３を対向して配置させる構成としているため、酸化物半導体層１３ａに対してプラズマ処理に起因するダメージを与えることなく、酸素ラジカルのみを酸化物半導体層１３ａのチャネル領域Ｃに供給することができる。従って、プラズマ処理によるダメージを与えることなく、酸化物半導体層１３ａの酸素欠損を回復することができる。
　（５）本実施形態においては、酸化物半導体層１３ａを搬送させながら、チャネル領域Ｃに対して酸素ラジカルを供給する構成としている。酸化物半導体層１３ａのチャネル領域Ｃの全体に対して効率よく酸素ラジカルを供給することができる。その結果、酸化物半導体層１３ａの酸素欠損をより一層効果的に回復することができる。
　（６）本実施形態においては、酸化物半導体層が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる構成としている。従って、薄膜トランジスタ５ａにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
　なお、上記実施形態は以下のように変更しても良い。
　上記実施形態においては、酸化物半導体層１３ａとしてＩＧＺＯを使用したがが、酸化物半導体層１３ａはこれに限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、亜鉛(Ｚｎ)のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。これらの材料からなる酸化物半導体層１３ａは、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩＺＯ（Ｉｎ－Ｚｎ－Ｏ）、酸化亜鉛（Ｚｎ－Ｏ）等の酸化物半導体膜を挙げることができる。
　また、上記実施形態においては、プラズマ発生ユニット３３を固定して、被処理基板２５を搬送する構成としたが、被処理基板２５を固定するとともに、プラズマ発生ユニット３３を搬送させる構成としても良い。
　上記実施形態の表面処理工程においては、酸化物半導体層１３ａのチャネル領域Ｃに対して酸素ラジカルを供給して表面処理を行う構成としたが、当該表面処理工程において、酸素ラジカルの代わりに、オゾン（Ｏ３）を使用する構成としても良い。即ち、上述のソースドレイン形成工程において、酸化物半導体層１３ａ上に、ドライエッチングによりソース電極１６ａａ及びドレイン電極１６ｂを形成し、酸化物半導体層１３ａのチャネル領域Ｃを露出させた後、酸化物半導体層１３ａのチャネル領域Ｃに対してオゾンを供給して表面処理を行う構成としても良い。
　この様な構成により、上記酸素ラジカルを供給する場合と同様に、被処理基板２５に形成された酸化物半導体層１３ａの表面にオゾンが供給されることにより、酸化物半導体層１３ａの酸素欠損を回復（終端）することができるため、上述の（１）と同様の効果を得ることができる。
　本発明の活用例としては、酸化物半導体の半導体層を用いたアクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板が挙げられる。
　５ａ　　薄膜トランジスタ
　１０ａ　　絶縁基板
　１１ａａ　　ゲート電極
　１２　　ゲート絶縁層
　１３ａ　　酸化物半導体層
　１６ａａ　　ソース電極
　１６ｂ　　ドレイン電極
　１９ａ　　画素電極
　２０ａ　　アクティブマトリクス基板
　２５　　被処理基板
　３０　　対向基板
　３１　　プラズマ装置
　３３　　プラズマ発生ユニット（プラズマ発生手段）
　４１　　原料ガス（酸素ガス）
　５０　　液晶表示パネル
　Ｃ　　チャネル領域

Claims (10)

  1. 　絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、
    　前記絶縁基板上に前記ゲート電極を形成するゲート電極形成工程と、
    　前記ゲート電極形成工程で形成された前記ゲート電極を覆うように前記ゲート絶縁層を形成した後に、該ゲート絶縁層上に前記酸化物半導体層を形成する半導体層形成工程と、
    　前記半導体層形成工程で形成された前記酸化物半導体層上に、ドライエッチングにより前記ソース電極及び前記ドレイン電極を形成し、前記酸化物半導体層の前記チャネル領域を露出させるソースドレイン形成工程と、
    　前記酸化物半導体層の前記チャネル領域に対して酸素ラジカルを供給して表面処理を行う表面処理工程と
    　を少なくとも備えることを特徴とする薄膜トランジスタの製造方法。
  2. 　前記表面処理工程において、常圧プラズマ処理により発生した前記酸素ラジカルを供給することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記酸素ラジカルは、酸素ガスのプラズマによる分解により発生させたものであることを特徴とする請求項１または請求項２に記載の薄膜トランジスタの製造方法。
  4. 　前記酸素ラジカルは、前記酸化物半導体層に対向して配置されたプラズマ発生手段により発生させたものであることを特徴とする請求項２または請求項３に記載の薄膜トランジスタの製造方法。
  5. 　前記酸化物半導体層を搬送させながら、前記チャネル領域に対して前記酸素ラジカルを供給することを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  6. 　前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項１～請求項５のいずれか１項に記載の薄膜トランジスタの製造方法。
  7. 　前記酸化物半導体層が、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなることを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
  8. 　絶縁基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する酸化物半導体層と、該酸化物半導体層上に前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタの製造方法であって、
    　前記絶縁基板上に前記ゲート電極を形成するゲート電極形成工程と、
    　前記ゲート電極形成工程で形成された前記ゲート電極を覆うように前記ゲート絶縁層を形成した後に、該ゲート絶縁層上に前記酸化物半導体層を形成する半導体層形成工程と、
    　前記半導体層形成工程で形成された前記酸化物半導体層上に、ドライエッチングにより前記ソース電極及び前記ドレイン電極を形成し、前記酸化物半導体層の前記チャネル領域を露出させるソースドレイン形成工程と、
    　前記酸化物半導体層の前記チャネル領域に対してオゾンを供給して表面処理を行う表面処理工程と
    　を少なくとも備えることを特徴とする薄膜トランジスタの製造方法。
  9. 　請求項１～請求項８のいずれか１項に記載の製造方法により製造された薄膜トランジスタ。
  10. 　マトリクス状に設けられた複数の画素電極と、
    　前記複数の画素電極の各々にそれぞれ接続された複数の請求項９に記載の薄膜トランジスタとを備えることを特徴とするアクティブマトリクス基板。
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