WO2011033970A1 - 再生基板の製造方法、再生基板、窒化物半導体素子及びランプ - Google Patents

再生基板の製造方法、再生基板、窒化物半導体素子及びランプ Download PDF

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克輝 楠木
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Definitions

  • the present invention relates to a method for manufacturing a recycled substrate, etc., for manufacturing a recycled substrate by removing a laminated semiconductor layer from a laminated semiconductor wafer.
  • Patent Document 1 a substrate recycling technique for removing a laminated semiconductor layer from a laminated semiconductor wafer in order to reuse the substrate for a laminated semiconductor wafer having a laminated semiconductor layer formed on the substrate.
  • a thin film formed on a silicon wafer by CVD or PVD is removed by spraying alumina or silicon carbide as a mixed fluid with compressed air using a sand blasting apparatus.
  • the substrate when removing the laminated semiconductor layer from the laminated semiconductor wafer, it is required not to damage the substrate. For example, when the substrate is damaged, a separate process such as polishing the substrate is required to remove the damaged portion. Furthermore, if the degree of damage to the substrate is large, the substrate may not be used as a recycled substrate.
  • An object of the present invention is to remove a laminated semiconductor layer from a laminated semiconductor wafer while suppressing damage to the substrate.
  • a method for manufacturing a regenerated substrate to which the present invention is applied is a method for manufacturing a regenerated substrate in which a laminated semiconductor layer is removed from a laminated semiconductor wafer having a laminated semiconductor layer formed on the substrate.
  • the pressure in the heating device is lowered below atmospheric pressure, and the laminated semiconductor wafer is heated.
  • the second step can be characterized in that the temperature is maintained for a time during which the laminated semiconductor layer is removed from the laminated semiconductor wafer.
  • the laminated semiconductor layer of the laminated semiconductor wafer can be characterized by comprising a group III nitride compound semiconductor.
  • the substrate of the laminated semiconductor wafer may be a sapphire substrate.
  • the laminated semiconductor wafer in the second step, can be heated to a temperature of 800 ° C. or higher and 2000 ° C. or lower.
  • the substrate that has undergone the second step can be characterized by performing a cleaning process using a Bronsted acid.
  • a regenerated substrate manufactured by the above-described regenerated substrate manufacturing method can be provided.
  • a nitride semiconductor device and a lamp can be provided using the recycled substrate.
  • the present invention it is possible to remove the laminated semiconductor layer from the laminated semiconductor wafer while suppressing damage to the substrate.
  • FIG. 1 is a diagram illustrating an example of the flow of a method for manufacturing a recycled substrate according to the present embodiment.
  • a laminated semiconductor wafer 10 that is a target for regeneration processing according to this embodiment includes a substrate 110 and a laminated semiconductor layer 100 formed on the substrate 110.
  • “regeneration” refers to removing the laminated semiconductor layer 100 from the laminated semiconductor wafer 10 and making the substrate 110 available again.
  • the stacked semiconductor layer 100 is removed to such an extent that, for example, a new stacked semiconductor layer 100 can be satisfactorily formed on the remaining substrate 110.
  • the method for manufacturing a recycled substrate to which the present embodiment is applied includes a “removal step” and preferably a “cleaning step”.
  • the removing step shown in FIG. 1A the laminated semiconductor layer 100 is removed by subjecting the laminated semiconductor wafer 10 to a heat treatment.
  • the cleaning process shown in FIG. 1B the substrate 110 from which the stacked semiconductor layer 100 has been removed by the removing process is cleaned using a cleaning agent.
  • the manufacturing method of the regenerated substrate to which the present embodiment is applied is that grinding or / and after the above “removing step” or “cleaning step” in the case of a substrate having a concavo-convex process on at least one surface A step of polishing may be further included.
  • FIG. 2 is a diagram illustrating an example of the configuration of the laminated semiconductor wafer 10.
  • the compound semiconductor constituting the laminated semiconductor wafer 10 is preferably a group III-V compound semiconductor, and more preferably a group III nitride compound semiconductor.
  • the laminated semiconductor wafer 10 having a group III nitride compound semiconductor will be described as an example.
  • the laminated semiconductor wafer 10 shown in FIG. 2 serves as a starting material for manufacturing, for example, a blue light emitting chip that outputs blue light and a light emitting device (lamp) using the blue light emitting chip.
  • the laminated semiconductor wafer 10 includes the substrate 110 and the laminated semiconductor layer 100 as described above.
  • the laminated semiconductor wafer 10 includes a substrate 110 and at least one semiconductor layer, and preferably includes two or more semiconductor layers.
  • the stacked semiconductor layer 100 includes an intermediate layer 120 formed on the substrate 110, a base layer 130 sequentially stacked on the intermediate layer 120, and an n-type semiconductor layer 140.
  • the light emitting layer 150 and the p-type semiconductor layer 160 are provided.
  • a group III nitride compound semiconductor crystal is epitaxially grown on the substrate 110.
  • sapphire and silicon carbide are mainly used. Note that a sapphire substrate is used as the substrate 110 of the present embodiment.
  • the substrate 110 of the present embodiment has a diameter of 4 inches (about 100 mm) and a thickness of 0.5 mm to 1.5 mm.
  • the substrate 110 having a diameter of 2 inches (thickness 0.2 mm to 0.7 mm), a diameter of 6 inches (thickness 0.7 mm to 1.7 mm), or the like may be used.
  • a buffer layer made of AlGaN or GaN is usually stacked on the substrate 110.
  • the n-type semiconductor layer 140 is formed of GaN, AlGaN, GaInN, or the like.
  • the light emitting layer 150 has a single quantum well structure or a multiple quantum well structure in which GaN and GaInN are alternately stacked.
  • the p-type semiconductor layer 160 is formed of GaN or AlGaN.
  • the laminated semiconductor layer 100 of the present embodiment is constituted by a group III nitride compound semiconductor layer.
  • the main configuration of the stacked semiconductor layer 100 of the present embodiment (the material occupying the largest amount in the stacked semiconductor layer 100) is GaN (gallium nitride).
  • FIG. 3 is a diagram illustrating an example of the overall configuration of the heating device 3.
  • the heating device 3 is a device used in the “removal step”. As shown in FIG. 3, the heating device 3 of the present embodiment includes a heating furnace 30, an exhaust device 40 that discharges atmospheric gas in the heating furnace 30, and a control that controls operations of the heating furnace 30 and the exhaust device 40. Part 50.
  • the heating furnace 30 includes a chamber 31, a heater 33, a stage 34, a thermometer 36 and a pressure gauge 37.
  • the chamber 31 is a container capable of forming a sealed space.
  • the chamber 31 of this embodiment is made of stainless steel. Then, the laminated semiconductor wafer 10 to be heated in the present embodiment is put into the chamber 31 and the laminated semiconductor wafer 10 is heated.
  • the chamber 31 is provided with an open / close door 32 as shown in FIG. When loading / unloading the laminated semiconductor wafer 10, the chamber 31 is opened by opening the opening / closing door 32. On the other hand, when heating is performed, the open / close door 32 is closed to make the chamber 31 a sealed space.
  • the laminated semiconductor wafer 10 is heated in a state where the pressure in the chamber 31 is reduced as will be described later. Therefore, the chamber 31 of the present embodiment has a strength that can withstand the reduced pressure. Further, as shown in FIG. 3, a duct 35 for discharging the atmospheric gas in the chamber 31 is attached to the opposite side of the open / close door 32. The duct 35 connects the space between the chamber 31 and the exhaust device 40. When reducing the pressure inside the chamber 31, the atmospheric gas in the chamber 31 is discharged from the duct 35 using the exhaust device 40.
  • the heater 33 is a heat source for heating the laminated semiconductor wafer 10 to be heated in the present embodiment.
  • the atmospheric temperature in the chamber 31 is set to a predetermined temperature using the heater 33, and the laminated semiconductor wafer 10 is heated to a predetermined temperature by placing the laminated semiconductor wafer 10 in the atmosphere.
  • a carbon heater can be used as the heater 33 of the present embodiment.
  • the heater 33 is attached to the inner wall of the chamber 31 so as to surround the stage 34 on which the laminated semiconductor wafer 10 is placed.
  • the heater 33 radiates infrared rays and heat when supplied with electric power.
  • a carbon heater which is a heat source without combustion, is used as the heater 33 so that the chamber 31 is not contaminated due to the heater 33.
  • the heater 33 is controlled by the control unit 50. Specifically, the heater 33 controls the heating temperature for the laminated semiconductor wafer 10 by adjusting the amount of power supplied by the control unit 50.
  • the stage 34 is a stage on which the laminated semiconductor wafer 10 to be heated in the present embodiment is placed.
  • As the material of the stage 34 molybdenum, carbon, or the like can be used. It should be noted that the stage 34 of the present embodiment is configured to mount a plurality of laminated semiconductor wafers 10.
  • the thermometer 36 measures the temperature in the chamber 31.
  • the thermometer 36 of this embodiment is a temperature sensor using a thermocouple.
  • the temperature measured by the thermometer 36 is sent to the control unit 50.
  • the controller 50 controls the heating temperature of the heater 33 by adjusting the amount of power supplied to the heater 33 based on the temperature obtained by the thermometer 36 and a preset temperature. It is preferable that the heating device 3 is provided with a temperature detection device such as a radiation thermometer so that the temperature of the laminated semiconductor wafer 10 is directly detected and temperature control is performed.
  • the pressure gauge 37 measures the pressure in the chamber 31. Then, the pressure in the chamber 31 measured by the pressure gauge 37 is transmitted to the control unit 50.
  • the control unit 50 controls the pressure in the chamber 31 by adjusting the exhaust flow rate of the pump 41 in the exhaust device 40 described later based on the pressure obtained by the pressure gauge 37 and a preset pressure.
  • the exhaust device 40 includes a pump 41 and a recovery unit 42.
  • the pump 41 discharges the atmospheric gas in the chamber 31.
  • the pump 41 is configured to discharge the atmospheric gas in the chamber 31 through the recovery unit 42 and the duct 35.
  • Various types of pumps such as a wet pump and a dry pump can be used as the pump 41, but in this embodiment, a turbo molecular pump (turbomolecular pump) that exhausts by rotating turbine blades is used. .
  • the recovery unit 42 recovers a specific substance from the atmospheric gas discharged by the pump 41. As shown in FIG. 3, the recovery unit 42 is disposed between the pump 41 and the chamber 31.
  • the group III nitride compound semiconductor to be removed is mainly composed of GaN.
  • the recovery unit 42 is configured to recover Ga from Ga and N that are removed from the stacked semiconductor wafer 10 in the chamber 31 and decomposed.
  • sucks Ga for example can be used as the collection
  • the control unit 50 receives the setting of the heating temperature of the laminated semiconductor wafer 10 in the removal process, the setting of the pressure in the chamber 31 and the like from an operation panel (not shown).
  • the control unit 50 is connected to the thermometer 36 and the pressure gauge 37, respectively. Then, based on the received set value of the heating temperature and the temperature in the chamber 31 obtained from the thermometer 36, the control unit 50 causes the temperature of the atmosphere in the chamber 31 to be the set value of the received heating temperature.
  • the heater 33 is controlled. Further, the control unit 50 controls the pump 41 so that the pressure in the chamber 31 becomes the set value of the received pressure based on the set value of the received pressure and the pressure in the chamber 31 obtained from the pressure gauge 37. Control.
  • FIG. 4 is a diagram illustrating an example of the removal process.
  • the laminated semiconductor wafer 100 is heated to sublimate the laminated semiconductor layer 100 in the laminated semiconductor wafer 10 so as to separate and remove the laminated semiconductor layer 100 from the substrate 110.
  • the removal process of the present embodiment is an installation process (step 101) that is a process of installing the laminated semiconductor wafer 10 on the heating device 3, and a process of reducing the pressure inside the chamber 31 of the heating device 3. It includes a decompression step (step 102) and a temperature raising step (step 103) that is a step of raising the temperature of the laminated semiconductor wafer 10. Furthermore, the removing process of the present embodiment includes a temperature holding process (step 104) for holding the laminated semiconductor wafer 10 at a predetermined temperature for a certain time, and a substrate 110 remaining after the laminated semiconductor layer 100 is removed from the laminated semiconductor wafer 10. And a temperature lowering step (step 105) for lowering the temperature.
  • the atmospheric conditions inside the chamber 31 was set to H 2
  • the holding temperature is set to a temperature that is equal to or higher than the sublimation point of the laminated semiconductor layer 100 and lower than the melting point of the substrate 110.
  • decomposition of the group III nitride compound semiconductor constituting the laminated semiconductor layer 100 may be further promoted to facilitate removal of the laminated semiconductor layer 100 from the laminated semiconductor wafer 10.
  • the laminated semiconductor wafer 10 is placed on the stage 34 of the heating apparatus 3 so that the laminated semiconductor layer 100 side of the laminated semiconductor wafer 10 faces upward (opposite to the stage 34). As shown in FIG. 3, in this embodiment, a plurality of laminated semiconductor wafers 10 are placed on a stage 34.
  • the atmosphere in the chamber 31 is heated using the heater 33 to raise the temperature of the laminated semiconductor wafer 10.
  • the temperature of the laminated semiconductor wafer 10 is raised until a holding temperature in a temperature holding process described later is reached.
  • the rate of temperature increase in the temperature increasing step is preferably set to about 2 ° C./min to about 30 ° C./min.
  • the temperature in the chamber 31 (laminated semiconductor wafer 10) may be raised in a plurality of stages such as by providing periods with different temperature raising rates. As described above, the decompression in the chamber 31 using the exhaust device 40 continues even in the temperature raising step. That is, in the temperature raising step, the laminated semiconductor wafer 10 is heated in a state where the pressure in the chamber 31 is lower than the atmospheric pressure.
  • the temperature holding step is a step of holding the laminated semiconductor wafer 10 at a predetermined temperature for a certain time.
  • the temperature held in the temperature holding step is called a holding temperature.
  • the holding temperature is preferably 800 ° C. or higher and 2000 ° C. or lower. More preferably, holding temperature shall be 1000 degreeC or more and 1600 degrees C or less.
  • the temperature of the laminated semiconductor wafer 10 is set to the above holding temperature by heating the temperature of the atmospheric gas in the chamber 31 to the holding temperature.
  • the pressure reduction in the chamber 31 using the exhaust device 40 is continued. That is, in the temperature holding step of the present embodiment, the stacked semiconductor wafer 10 is heated at the holding temperature while the pressure in the chamber 31 is lower than the atmospheric pressure.
  • the laminated semiconductor layer 100 is a group III nitride compound semiconductor layer, and the substrate 110 is a sapphire substrate.
  • the laminated semiconductor layer 100 is mainly composed of GaN.
  • the removing step is to remove the laminated semiconductor layer 100 from the substrate 110 by heating the laminated semiconductor wafer 10 and sublimating the laminated semiconductor layer 100. Therefore, in the present embodiment, the lower limit of the holding temperature is set to 800 ° C. or higher, which is the temperature at which GaN begins to sublimate (sublimation point). On the other hand, the upper limit of the holding temperature is set to be lower than 2040 ° C. which is a temperature (melting point) at which sapphire begins to melt.
  • the holding temperature is 800 ° C. or higher and 2000 ° C. or lower, more preferably 800 ° C. or higher and 1800 ° C. or lower, and more preferably 1000 ° C. or higher and 1600 ° C. or lower. .
  • the holding time in the temperature holding step is a time required for maintaining the temperature of the laminated semiconductor wafer 10 at the holding temperature and sublimating almost all of the laminated semiconductor layer 100 of the laminated semiconductor wafer 10 and removing it from the substrate 110. Identified based on. Even in the temperature raising step, sublimation of the laminated semiconductor layer 100 may occur depending on the heating temperature. In such a case, the holding temperature in the temperature holding step may be specified in consideration of the heating time in the temperature raising step.
  • the substrate 110 remaining after the stacked semiconductor layer 100 is removed is cooled.
  • the temperature lowering rate in the temperature lowering step is preferably about 5 ° C./min to about 10 ° C./min.
  • the temperature of the substrate 110 may be lowered in a plurality of stages such as providing periods with different temperature decreasing rates.
  • an inert gas such as N 2 may be introduced into the chamber 31 to promote cooling of the substrate 110.
  • the substrate 110 remaining after the stacked semiconductor layer 100 is removed is immersed in Bronsted acid or heated Bronsted acid.
  • the substrate 110 is immersed in hot phosphoric acid (about 190 ° C.) as an example of Bronsted acid for about 1 minute.
  • the substrate 110 is immersed in pure water in order to wash away phosphoric acid adhering to the substrate 110.
  • a slight amount of foreign matter adhering to the substrate 110 is removed through the cleaning process.
  • polishing amount shall be 10 micrometers or more.
  • the substrate having at least one surface subjected to uneven processing is, for example, a plurality of protrusions having a surface non-parallel to the C surface on the (0001) C surface of the substrate described in JP-A-2009-123717.
  • the substrate is formed with a base portion, and the convex portion has a base width of 0.05 to 5 ⁇ m, a height of 0.05 to 5 ⁇ m, and a height that is 1/4 or more of the base width, and is adjacent to the base portion.
  • the distance between the convex portions is 0.5 to 5 times the base width.
  • polishing polishing
  • the type of the abrasive or abrasive is not particularly limited, and a commercially available slurry-type abrasive or abrasive can be used.
  • Well-known GC (green carbide) abrasive grains, diamond abrasive grains, and the like are used for the lapping material, and cerium oxide, colloidal silica, and the like are used for the polishing material (polish material).
  • FIG. 5 is a diagram for explaining an example.
  • the target laminated semiconductor wafer 10 in the present embodiment is obtained by laminating a plurality of layers made of GaN-based compounds on a sapphire substrate.
  • a plurality of laminated semiconductor wafers 10 are arranged on the stage 34 (see FIG. 3) in the heating device 3 (installation process).
  • the atmospheric gas in the chamber 31 is discharged using the exhaust device 40, and the pressure in the chamber 31 is reduced until the pressure in the chamber 31 becomes 5 ⁇ 10 ⁇ 2 Torr (about 6.7 Pa) or less (pressure reduction step).
  • the heater 33 is used to raise the temperature in the chamber 31 to 1350 ° C. (temperature raising step).
  • the atmospheric temperature in the chamber 31 was raised in two stages. That is, as shown in FIG. 5, in the temperature raising step, a first stage for raising the temperature from 30 ° C. to 1100 ° C., which is the initial temperature in the chamber 31, and a second stage for raising the temperature from 1100 ° C. to 1350 ° C. was provided.
  • the rate of temperature increase was set to about 18 ° C./min, and the temperature was raised from 30 ° C. to 1100 ° C. over 60 minutes.
  • the temperature raising rate was set to about 5.5 ° C./min, and the temperature was raised from 1100 ° C. to 1350 ° C. over 45 minutes.
  • the temperature increase rate is set higher and the temperature is rapidly increased to 1350 ° C.
  • the laminated semiconductor wafer 10 is heated in a state where the pressure in the chamber 31 is reduced. If the temperature rising rate is set too high, the possibility that a large amount of GaN-based compound will sublime in a short time increases. If it does so, the pressure in the chamber 31 will rise rapidly, and the removal efficiency may fall as a result. Therefore, in this embodiment, for example, 1100 ° C. is set as a target, and the temperature rising rate is set to be relatively high up to 1100 ° C. (18 ° C./min in this embodiment) to shorten the time required for all the processes. On the other hand, for example, at a stage where sublimation has occurred remarkably over 1100 ° C., the temperature rising rate is set relatively low (5.5 ° C./min in this embodiment).
  • the temperature of the atmosphere in the chamber 31 is held at 1350 ° C. using the heater 33 (temperature holding step).
  • This temperature holding step is continued for a time sufficient to remove the laminated semiconductor layer 100 from the laminated semiconductor wafer 10.
  • the holding time is set to 60 minutes.
  • the pressure in the chamber 31 was measured shortly after the temperature holding step, and it was 5 ⁇ 10 ⁇ 2 Torr (about 6.7 Pa). From this, in this example, it is considered that GaN is substantially removed in the temperature raising step and all GaN is removed in the temperature holding step.
  • the sublimated GaN is separated into Ga and N 2 in the chamber 31 in the temperature raising process and the temperature holding process of the present embodiment.
  • the separated Ga and N 2 move to the exhaust device 40 having a lower pressure.
  • Ga is recovered by the recovery unit 42, N 2 is discharged to the outside.
  • the temperature of the substrate 110 is gradually lowered (temperature lowering step).
  • temperature lowering step As shown in FIG. 5, in the temperature lowering process of the present embodiment, first, the temperature of the atmosphere is lowered from 1350 ° C. to 600 ° C. by natural cooling. Then, when the temperature of the atmosphere is lowered to 600 ° C., an inert gas such as N 2 or Ar (argon) is introduced into the chamber 31 to increase the cooling efficiency of the substrate 110.
  • the temperature reduction rate is set high to shorten the time required for the process.
  • the present embodiment as shown in FIG.
  • the temperature of the atmosphere is decreased from 1350 ° C. to 600 ° C. over 160 minutes, and the temperature of the atmosphere is further decreased from 600 ° C. to 30 ° C. over 60 minutes. ing. Then, the laminated semiconductor layer 100 (GaN-based compound) was removed from the laminated semiconductor wafer 10, and the substrate 110 (regenerated substrate) remaining after the laminated semiconductor layer 100 was removed was obtained.
  • the laminated semiconductor layer 100 GaN-based compound
  • the laminated semiconductor wafer 100 is removed from the laminated semiconductor wafer 10 by heating the laminated semiconductor wafer 10.
  • a blast material is sprayed on the laminated semiconductor wafer 10 or mechanical processing such as grinding the laminated semiconductor wafer 10 using a grindstone is not performed, but heating is performed.
  • the stacked semiconductor layer 100 is removed using a non-contact method. Therefore, it is possible to manufacture a regenerated substrate without damaging the substrate 110.
  • the laminated semiconductor layer 100 when the laminated semiconductor layer 100 is to be removed from the laminated semiconductor wafer 10 by grinding, it is necessary to adjust the grinding amount according to the film thickness of the laminated semiconductor layer 100 so that the substrate 110 is not greatly cut. .
  • the present embodiment it is possible to collectively perform substrate regeneration processing on a plurality of laminated semiconductor wafers 10 having different film thicknesses without individually changing the conditions.
  • the method for manufacturing a recycled substrate according to the present embodiment is suitable, for example, when a large number of recycled substrates are produced.
  • a wafer in which electrodes are formed on the laminated semiconductor layer 100 can also be recycled.

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Abstract

処理対象となる積層半導体ウエハ１０は、基板１１０と、基板１１０に成膜された積層半導体層１００とを備えている。そして、積層半導体層１００の昇華点以上であって、基板１１０の融点より低い温度に、積層半導体ウエハ１０を加熱する。こうすることで、積層半導体ウエハ１０において、積層半導体層１００が昇華し、基板１１０から積層半導体層１００が除去される。このように、基板の損傷を抑制しつつ、積層半導体ウエハから積層半導体層を除去する。

Description

再生基板の製造方法、再生基板、窒化物半導体素子及びランプ
　本発明は、積層半導体ウエハから積層半導体層を除去して再生基板を製造する再生基板の製造方法等に関する。
　基板に積層半導体層を成膜した積層半導体ウエハに対して、その基板を再び利用するために、積層半導体ウエハから積層半導体層を除去する基板の再生技術が存在する。例えば、特許文献１には、サンドブラスト装置を使用し、研磨剤としてアルミナもしくはシリコンカーバイドを圧縮空気との混合流体として吹き付けることにより、ＣＶＤ又はＰＶＤによりシリコンウエハー上に形成された薄膜を除去することが記載されている。
特開２００１－２３７２０１号公報
　ところで、積層半導体ウエハから積層半導体層を除去する際に、基板に損傷を与えないようにすることが求められる。例えば、基板が損傷を受けた場合には、損傷部分を取り除くために基板を研磨するなどの工程が別途必要となってしまう。さらに、基板の損傷の程度が大きければ、その基板を再生基板として利用できなくなることもある。
　本発明は、基板の損傷を抑制しつつ、積層半導体ウエハから積層半導体層を除去することを目的とする。
　かかる目的のもと、本発明が適用される再生基板の製造方法は、基板に積層半導体層が形成された積層半導体ウエハから積層半導体層を取り除く再生基板の製造方法であって、積層半導体層が基板に形成された積層半導体ウエハを加熱装置内に設置する第１の工程と、積層半導体層の昇華点以上、かつ基板の融点より低い温度に、積層半導体ウエハを加熱する第２の工程とを備えることを特徴とする。
　このような再生基板の製造方法において、第２の工程では、加熱装置内の圧力を大気圧よりも低下させて、積層半導体ウエハの加熱を行うことを特徴とすることができる。また、第２の工程では、積層半導体ウエハから積層半導体層が除去される時間、温度を保持することを特徴とすることができる。
　そして、積層半導体ウエハの積層半導体層は、III族窒化物化合物半導体を備えて構成されることを特徴とすることができる。さらに、積層半導体ウエハの基板は、サファイア基板であることを特徴とすることができる。ここで、第２の工程では、８００℃以上２０００℃以下の温度に、積層半導体ウエハを加熱することを特徴とすることができる。
　また、第２の工程を経た基板に対して、ブレンステッド酸を用いた洗浄処理を行うことを特徴とすることができる。
　このように、本発明においては、上述の再生基板の製造方法により製造された再生基板を提供することができる。さらに、その再生基板を用いて窒化物半導体素子及びランプを提供することができる。
　本発明によれば、基板の損傷を抑制しつつ、積層半導体ウエハから積層半導体層を除去することが可能となる。
本実施形態の再生基板の製造方法の流れを示す一例の図である。 積層半導体ウエハの構成を示す一例の図である。 加熱装置の全体構成を説明するための一例の図である。 除去工程を説明するための一例の図である。 実施例を説明するための一例の図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。
　図１は、本実施形態の再生基板の製造方法の流れを示す一例の図である。
　図１（ａ）に示すように、本実施形態の再生処理の対象となる積層半導体ウエハ１０は、基板１１０と、基板１１０に成膜された積層半導体層１００とを備えている。ここで「再生」とは、積層半導体ウエハ１０から積層半導体層１００を取り除き、基板１１０を再び利用可能にすることである。本実施形態においては、残った基板１１０に例えば新たな積層半導体層１００の形成を良好に行える程度まで積層半導体層１００を取り除く。
　本実施形態が適用される再生基板の製造方法は、図１（ａ）、（ｂ）に示すように、「除去工程」と、好ましくはさらに「洗浄工程」とを含んでいる。図１（ａ）に示す除去工程では、積層半導体ウエハ１０に対して加熱処理を施すことにより積層半導体層１００の除去を行う。また、図１（ｂ）に示す洗浄工程では、除去工程によって積層半導体層１００が除去された基板１１０に対して洗浄剤を用いた洗浄を行う。
　なお、本実施形態が適用される再生基板の製造方法は、少なくとも一方の面に凹凸加工が施された基板にあっては、上記の「除去工程」や「洗浄工程」の後に研削又は／および研磨を行なう工程をさらに含んでいても良い。
＜積層半導体ウエハの構成＞
　図２は、積層半導体ウエハ１０の構成を示す一例の図である。
　積層半導体ウエハ１０を構成する化合物半導体としては、III－Ｖ族化合物半導体が好ましく、中でもIII族窒化物化合物半導体が好ましい。以下では、III族窒化物化合物半導体を有する積層半導体ウエハ１０を例に挙げて説明する。なお、図２に示す積層半導体ウエハ１０は、例えば青色光を出力する青色発光チップさらには青色発光チップを用いた発光装置（ランプ）を製造するための出発材料となる。
　積層半導体ウエハ１０は、上述の通り、基板１１０と積層半導体層１００とを備える。また、本発明において積層半導体ウエハ１０は、基板１１０と少なくとも一層以上の半導体層とを備えるものであって、好ましくは二層以上の半導体層とを備えるものが使用される。そして、本実施形態の積層半導体層１００は、図２に示すように、基板１１０の上に形成される中間層１２０、中間層１２０の上に順次積層される下地層１３０、ｎ型半導体層１４０、発光層１５０、ｐ型半導体層１６０を備えている。
　基板１１０上には、III族窒化物化合物半導体結晶がエピタキシャル成長される。基板１１０を構成する材料としては、主としてサファイア、炭化ケイ素（シリコンカーバイド：ＳｉＣ）が使用される。なお、本実施形態の基板１１０には、サファイア基板を用いている。
　また、本実施形態の基板１１０は、直径が４インチ（約１００ｍｍ）のものであり、その厚みが０．５ｍｍ～１．５ｍｍとなっている。なお、基板１１０として、直径が２インチ（厚み０．２ｍｍ～０．７ｍｍ）のもの、直径が６インチ（厚み０．７ｍｍ～１．７ｍｍ）のものなどを用いても良い。
　基板１１０上には通常ＡｌＧａＮ、又はＧａＮからなるバッファ層が積層されている。また、ｎ型半導体層１４０は、ＧａＮ、ＡｌＧａＮ、ＧａＩｎＮ等によって形成されている。発光層１５０は、単一量子井戸構造あるいはＧａＮとＧａＩｎＮを交互に積層した多重量子井戸構造などが用いられている。また、ｐ型半導体層１６０は、ＧａＮやＡｌＧａＮによって形成されている。
　このように、本実施形態の積層半導体層１００は、III族窒化物化合物半導体層によって構成されている。また、本実施形態の積層半導体層１００の主たる構成（積層半導体層１００において最も多くの量を占める材料）はＧａＮ（窒化ガリウム）となっている。
＜加熱装置の装置構成＞
　図３は、加熱装置３の全体構成を説明するための一例の図である。
　加熱装置３は、「除去工程」にて用いる装置である。本実施形態の加熱装置３は、図３に示すように、加熱炉３０と、加熱炉３０内の雰囲気ガスを排出する排気装置４０と、加熱炉３０及び排気装置４０の動作の制御を行う制御部５０とを備えている。
（加熱炉３０の構成）
　加熱炉３０は、チャンバ３１、ヒータ３３、ステージ３４、温度計３６及び圧力計３７を有している。チャンバ３１は、密閉空間を形成することが可能な容器である。また、本実施形態のチャンバ３１はステンレス製である。そして、チャンバ３１内に、本実施形態の加熱対象である積層半導体ウエハ１０を投入し、積層半導体ウエハ１０の加熱を行う。また、チャンバ３１には、図３に示すように、開閉扉３２が設けられている。積層半導体ウエハ１０を出し入れする際には、開閉扉３２を開けてチャンバ３１内を開放する。一方、加熱を行う際には、開閉扉３２を閉めてチャンバ３１内を密閉空間とする。
　本実施形態では、後述するようにチャンバ３１内を減圧させた状態にて、積層半導体ウエハ１０に加熱を行うようにしている。従って、本実施形態のチャンバ３１には、減圧に耐え得る強度をもたせている。また、図３に示すように、開閉扉３２の向側には、チャンバ３１内の雰囲気ガスを排出させるためのダクト３５が取り付けられている。ダクト３５は、チャンバ３１と排気装置４０との空間をつなぐものである。チャンバ３１内を減圧させる際には、排気装置４０を用いてダクト３５からチャンバ３１内の雰囲気ガスを排出させる。
　ヒータ３３は、本実施形態において加熱対象となる積層半導体ウエハ１０を加熱するための熱源である。そして、本実施形態では、ヒータ３３を用いてチャンバ３１内の雰囲気温度を所定の温度にし、その雰囲気中に積層半導体ウエハ１０をおくことで、積層半導体ウエハ１０を所定の温度に加熱する。
　本実施形態のヒータ３３には、カーボンヒータを用いることができる。ヒータ３３は、積層半導体ウエハ１０を載せるステージ３４の周囲を囲うようにして、チャンバ３１の内壁に取り付けられている。ヒータ３３は、電力が供給されることで、赤外線及び熱を放射する。なお、本実施形態では、燃焼を伴わない熱源であるカーボンヒータをヒータ３３として用いることで、ヒータ３３に起因してチャンバ３１内が汚染されないようにしている。また、ヒータ３３は、制御部５０によって制御が行われる。具体的には、ヒータ３３は、制御部５０によって供給される電力量が調整されることで、積層半導体ウエハ１０に対する加熱温度の制御がなされる。
　ステージ３４は、本実施形態において加熱の対象となる積層半導体ウエハ１０を載せる台である。ステージ３４の材料には、モリブデンやカーボンなどを用いることができる。なお、本実施形態のステージ３４は、複数の積層半導体ウエハ１０を載せられるようになっている。
　温度計３６は、チャンバ３１内の温度を計測するものである。本実施形態の温度計３６は熱電対を用いた温度センサである。温度計３６によって計測された温度は、制御部５０に送られる。制御部５０は、温度計３６により得られた温度と、予め設定された温度とに基づき、上記のヒータ３３に供給する電力量を調節することで、ヒータ３３の加熱温度を制御している。なお、加熱装置３に放射温度計などの温度検知装置を設け、積層半導体ウエハ１０の温度を直接的に検出して、温度制御を行うように構成することが好ましい。
　圧力計３７は、チャンバ３１内の圧力を計測するものである。そして、圧力計３７によって計測されたチャンバ３１内の圧力は、制御部５０に送信される。制御部５０は、圧力計３７により得られた圧力と、予め設定されたと圧力とに基づき、後述の排気装置４０におけるポンプ４１の排気流量を調節することで、チャンバ３１内の圧力を制御する。
（排気装置４０の構成）
　排気装置４０は、ポンプ４１と回収部４２とを備えている。ポンプ４１は、チャンバ３１内の雰囲気ガスを排出するものである。ポンプ４１は、図３に示すように、回収部４２及びダクト３５を介して、チャンバ３１内の雰囲気ガスを排出するように構成されている。なお、ポンプ４１には、ウエットポンプやドライポンプなど各種タイプのものを用いることができるが、本実施形態では、タービン翼を回転させて排気を行うターボ分子ポンプ（ターボモレキュラーポンプ）を用いている。
　回収部４２は、ポンプ４１によって排出される雰囲気ガスから特定の物質を回収するものである。回収部４２は、図３に示すように、ポンプ４１とチャンバ３１との間に配置される。本実施形態において、除去の対象となるIII族窒化物化合物半導体は、主にＧａＮによって構成されている。そして、回収部４２は、チャンバ３１にて積層半導体ウエハ１０から除去され、分解したＧａ、ＮのうちＧａを回収するように構成されている。なお、回収部４２としては、例えばＧａを吸着するフィルターを用いることができる。
　制御部５０は、不図示の操作パネルから、除去工程における積層半導体ウエハ１０の加熱温度の設定、チャンバ３１内の圧力の設定などを受け付ける。また、制御部５０は、温度計３６及び圧力計３７にそれぞれ接続している。そして、制御部５０は、受け付けた加熱温度の設定値と、温度計３６から得られるチャンバ３１内の温度とに基づき、チャンバ３１内の雰囲気の温度が受け付けた加熱温度の設定値となるようにヒータ３３を制御する。また、制御部５０は、受け付けた圧力の設定値と、圧力計３７から得られるチャンバ３１内の圧力とに基づいて、チャンバ３１内の圧力が受け付けた圧力の設定値となるようにポンプ４１を制御する。
＜再生基板の製造手順＞
　続いて、本実施形態における再生基板の製造手順（除去工程、及び洗浄工程）について詳細に説明を行う。
「除去工程」
　図４は、除去工程を説明するための一例の図である。本実施形態の除去工程は、積層半導体ウエハ１０を加熱することで、積層半導体ウエハ１０における積層半導体層１００を昇華させて、基板１１０からの積層半導体層１００の分離、除去を図るものである。
　図４に示すように、本実施形態の除去工程は、積層半導体ウエハ１０を加熱装置３に設置する工程である設置工程（ステップ１０１）と、加熱装置３のチャンバ３１内を減圧する工程である減圧工程（ステップ１０２）と、積層半導体ウエハ１０の温度を上昇させる工程である昇温工程（ステップ１０３）を含んでいる。さらに、本実施形態の除去工程は、積層半導体ウエハ１０を所定の温度に一定の時間保持させる温度保持工程（ステップ１０４）と、積層半導体ウエハ１０から積層半導体層１００が除去されて残った基板１１０の温度を下げる降温工程（ステップ１０５）とを含んでいる。
　なお、除去工程において、チャンバ３１内の雰囲気条件をＨ２とした還元雰囲気下にて、積層半導体ウエハ１０の加熱を行うようにしても良い。この場合においても、保持温度は、積層半導体層１００の昇華点以上であって、基板１１０の融点より低い温度に設定する。このようにして、積層半導体層１００を構成するIII族窒化物化合物半導体の分解をさらに促進させ、積層半導体ウエハ１０から積層半導体層１００を除去し易くしても良い。
（設置工程）
　積層半導体ウエハ１０の積層半導体層１００側が上側（ステージ３４とは逆側）を向くようにして、加熱装置３のステージ３４に積層半導体ウエハ１０を載せる。また、図３に示すように、本実施形態では、複数の積層半導体ウエハ１０をステージ３４に載せるようにしている。
（減圧工程）
　積層半導体ウエハ１０の設置が完了したら、チャンバ３１における開閉扉３２を閉じる。そして、ポンプ４１を用いて、チャンバ３１内の雰囲気ガスを排出させ、チャンバ３１内を大気圧よりも低下させる。
　なお、チャンバ３１内の減圧は、後述の昇温工程、温度保持工程においても継続する。このように、本実施形態では、チャンバ３１内を減圧して、積層半導体ウエハ１０における積層半導体層１００の昇華をより促進させ、積層半導体層１００を除去し易くしている。また、昇温工程、及び温度保持工程において、積層半導体層１００の除去を行う状態でのチャンバ３１内の圧力は、５×１０－２Ｔｏｒｒ（６．７Ｐａ）以下にすることが好ましい。
（昇温工程）
　そして、昇温工程では、ヒータ３３を用いてチャンバ３１内の雰囲気を加熱し、積層半導体ウエハ１０の温度を上昇させる。本実施形態では、後述する温度保持工程における保持温度になるまで、積層半導体ウエハ１０の温度を上昇させる。また、昇温工程における昇温レートは、約２℃／分～約３０℃／分に設定することが好ましい。なお、昇温工程において、昇温レートの異なる期間を設けるなど複数の段階に分けて、チャンバ３１内（積層半導体ウエハ１０）の温度を上昇させるように構成しても良い。
　上述の通り、昇温工程においても、排気装置４０を用いたチャンバ３１内の減圧は継続している。即ち、昇温工程において、チャンバ３１内の圧力が大気圧よりも低下している状態で積層半導体ウエハ１０の加熱を行う。
（温度保持工程）
　温度保持工程は、積層半導体ウエハ１０を一定の時間、所定の温度に保持する工程である。なお、本実施形態にて、温度保持工程において保持する温度を保持温度と呼ぶ。保持温度は、８００℃以上２０００℃以下であることが好ましい。より好ましくは、保持温度は、１０００℃以上１６００℃以下とする。なお、本実施形態では、チャンバ３１内の雰囲気ガスの温度を保持温度に加熱することで、積層半導体ウエハ１０の温度が上記の保持温度になるようにしている。
　また、温度保持工程においても、排気装置４０を用いたチャンバ３１内の減圧は継続している。即ち、本実施形態の温度保持工程において、チャンバ３１内の圧力が大気圧よりも低下している状態で、上記の保持温度による積層半導体ウエハ１０の加熱を行っている。
　本実施形態の積層半導体ウエハ１０は、例えば、積層半導体層１００がIII族窒化物化合物半導体層であり、基板１１０がサファイア基板となっている。特に、積層半導体層１００は、主にＧａＮから構成されている。ここで、除去工程は、積層半導体ウエハ１０を加熱し積層半導体層１００を昇華させることで、積層半導体層１００を基板１１０から取り除こうとするものである。従って、本実施形態において、保持温度の下限は、ＧａＮが昇華し始める温度（昇華点）である８００℃以上としている。一方、保持温度の上限は、サファイアが融解し始める温度（融点）である２０４０℃を下回るようにしている。このように、基板１１０がサファイア基板である場合には、保持温度は８００℃以上２０００℃以下、さらに好ましくは８００℃以上１８００℃以下、さらに好ましくは、１０００℃以上１６００℃以下とするのが良い。
　また、温度保持工程における保持時間は、積層半導体ウエハ１０の温度を保持温度に維持して、積層半導体ウエハ１０の積層半導体層１００がほぼ全て昇華し、基板１１０から除去されるのに要する時間に基づいて特定される。なお、昇温工程においても、加熱温度に応じて積層半導体層１００の昇華が起きている場合がある。このような場合には、昇温工程における加熱時間も考慮した上で、温度保持工程における保持温度を特定すれば良い。
（降温工程）
　そして、設定された保持時間の経過後に、積層半導体層１００が除去されて残った基板１１０の冷却を行う。ここで、基板１１０を急激に冷却させると、熱衝撃により基板１１０に転位が生じてしまうおそれがある。降温工程における降温レートは、約５℃／分～約１０℃／分とすることが好ましい。また、降温工程において、降温レートの異なる期間を設けるなど複数の段階に分けて、基板１１０（雰囲気ガス）の温度を下げるようにしても良い。また、降温工程において、例えばＮ２のような不活性ガスをチャンバ３１内に導入して、基板１１０の冷却を促進させても良い。
「洗浄工程」
　洗浄工程では、まず、積層半導体層１００が除去されて残った基板１１０をブレンステッド酸または加熱したブレンステッド酸の中に浸漬させる。例えば、ブレンステッド酸の一例としての熱リン酸（約１９０℃）の中に、上記の基板１１０を約１分間浸漬させる。その後に、基板１１０に付着したリン酸を洗い流すために基板１１０を純水に浸積させる。本実施形態では、洗浄工程を経ることによって、例えば基板１１０に付着した僅かな異物を取り除くようにしている。
　また、本発明の再生基板の製造方法は、図４には記載を省略するが、少なくとも一方の面に凹凸加工を施された基板にあっては、前述の「除去工程」と、好ましくは「洗浄工程」とを含み、さらに基板を研磨する工程を含んでも良い。なお、研磨工程を含める場合は、研磨量を１０μｍ以上とすることが好ましい。少なくとも一方の面に凹凸加工が施された基板とは、例えば、特開２００９－１２３７１７号公報に記載の、基板の（０００１）Ｃ面上に前記Ｃ面に非平行の表面からなる複数の凸部が形成された基板が例示され、前記凸部は基部幅が０．０５～５μｍ、高さが０．０５～５μｍ、かつ高さが基部幅の１／４以上のものであって、隣接する前記凸部間の間隔が前記基部幅の０．５～５倍のものであるものが使用されている。
　さらにまた、基板上の凸部構造が大きい場合には、前記研磨工程の前に、研削工程を組み込み、そして研削工程で生じた表面のダメージ層をラップ工程により数十μｍ程度を取り除き、次いでラップ時のダメージ層を除去する為に１０μｍ以上研磨（ポリッシュ）を行なうのが良い。研削材または研磨材の種類は特に限定されず、市販のスラリー型の研削材または研磨材を使用することができる。ラップ材には公知のＧＣ（グリーンカーバイド）砥粒、ダイヤモンド砥粒等が用いられ、研磨材（ポリッシュ材）には酸化セリウムやコロイダルシリカなどが用いられる。
＜実施例＞
　以下、本発明を実施例に基づいて具体的に説明する。しかしながら、本発明はこれらの実施例にのみ限定されるものではない。
　図５は、実施例を説明するための一例の図である。なお、本実施例において対象となる積層半導体ウエハ１０は、サファイア基板上に複数のＧａＮ系化合物からなる層を積層させたものである。
　まず、複数の積層半導体ウエハ１０を加熱装置３におけるステージ３４（図３参照）に並べる（設置工程）。続いて、排気装置４０を用いてチャンバ３１内の雰囲気ガスを排出させ、チャンバ３１内の圧力が５×１０－２Ｔｏｒｒ（約６．７Ｐａ）以下になるまで減圧を行う（減圧工程）。
　そして、ヒータ３３を用いて、チャンバ３１内の温度を１３５０℃まで上昇させる（昇温工程）。このとき、本実施例では、２段階に分けてチャンバ３１内の雰囲気温度を上昇させた。即ち、図５に示すように、昇温工程において、チャンバ３１内の初期の温度である３０℃から１１００℃まで昇温させる第１段階と、１１００℃から１３５０℃まで昇温させる第２段階とを設けた。そして、第１段階では、昇温レートを約１８℃／分に設定し、６０分かけて３０℃から１１００℃まで昇温させた。さらに、第２段階では、昇温レートを約５．５℃／分に設定し、４５分間かけて１１００℃から１３５０℃まで昇温させた。
　ここで例えば、昇温レートをより高く設定し、１３５０℃まで急激に温度を高めようとする場合を考える。
　上述の通り、本実施形態ではチャンバ３１内を減圧させた状態で、積層半導体ウエハ１０の加熱を行うようにしている。そして、昇温レートを高く設定し過ぎると、短時間の間にＧａＮ系化合物が大量に昇華する可能性が高くなる。そうすると、チャンバ３１内の圧力が急激に上がってしまい、結果として除去効率が低下するといったことも生じ得る。
　そこで、本実施例では例えば１１００℃を目処とし、１１００℃まではある程度昇温レートを比較的高く設定して（本実施形態では１８℃／分）、全工程にかかる時間の短縮を図る。一方で、例えば１１００℃を越えて、昇華が顕著に起こっている段階においては、昇温レートを比較的低く設定（本実施形態では５．５℃／分）している。
　なお、本実施例において、チャンバ３１内の温度が１１００℃になった段階における圧力を測定すると、９×１０－２Ｔｏｒｒ（約２０．０Ｐａ）となっていた。これは、初期のチャンバ３１内の圧力（５×１０－２Ｔｏｒｒ（約６．７Ｐａ））と比較して上昇している。このことから、チャンバ３１内の温度が１１００℃になった段階にて、積層半導体ウエハ１０におけるＧａＮの昇華が生じていることが分かる。
　そして、昇温工程の後、ヒータ３３を用いてチャンバ３１内の雰囲気の温度を１３５０℃に保持する（温度保持工程）。この温度保持工程は、積層半導体ウエハ１０における積層半導体層１００を除去するのに十分な時間継続させる。なお、本実施形態では、保持時間は６０分に設定した。
　なお、温度保持工程に移行して間もなく、チャンバ３１内の圧力を測定したところ、５×１０－２Ｔｏｒｒ（約６．７Ｐａ）となっていた。このことから、本実施例においては、昇温工程においてＧａＮが概ね除去され、温度保持工程にてＧａＮが全て除去されたものと考えられる。
　なお、本実施形態の昇温工程や温度保持工程において、昇華したＧａＮは、チャンバ３１内にてＧａとＮ２とに分離する。分離したＧａとＮ２は、より圧力の低い排気装置４０へと移動する。そして、排気装置４０において、Ｇａは回収部４２によって回収され、Ｎ２は外部へと放出される。
　そして、温度保持工程が完了した後、ヒータ３３による加熱を停止する。そして、基板１１０の温度を次第に低下させる（降温工程）。図５に示すように、本実施例の降温工程では、まず、自然冷却によって、雰囲気の温度を１３５０℃から６００℃まで低下させる。そして、雰囲気の温度が６００℃まで下がった段階で、チャンバ３１内にＮ２又はＡｒ（アルゴン）等の不活性ガスを導入して、基板１１０の冷却効率を高める。このように、例えば６００℃といったようになどある程度、基板１１０の温度が下がった状態からは、降温レートを高く設定して工程にかかる時間を短縮させている。なお、本実施形態では、図５に示すように１６０分かけて雰囲気の温度を１３５０℃から６００℃まで雰囲気の温度を下げ、さらに６０分かけて６００℃から３０℃まで雰囲気の温度を低下させている。
　そして、積層半導体ウエハ１０から積層半導体層１００（ＧａＮ系化合物）が取り除かれ、積層半導体層１００が除去されて残る基板１１０（再生基板）が得られた。
　以上説明したように、本実施形態では、積層半導体ウエハ１０を加熱することによって、積層半導体ウエハ１０から積層半導体層１００を取り除いている。そして、本実施形態の除去工程は、例えば積層半導体ウエハ１０にブラスト材を噴射したり、砥石を用いて積層半導体ウエハ１０を研削したりするなどの機械的な加工を施すのではなく、加熱するという非接触な方法を用いて積層半導体層１００の除去を実現している。従って、基板１１０に損傷を与えることなく、再生基板を製造することが可能となる。
　また、例えば研削によって積層半導体ウエハ１０から積層半導体層１００を除去しようとする場合、基板１１０が大きく削られないように、積層半導体層１００の膜厚に応じて、研削量を調整する必要がある。これに対して、本実施形態では、膜厚が異なるなどの複数の積層半導体ウエハ１０に対し、個々に条件を変えることなく一括して基板再生の処理を行うことができる。このように、本実施形態の再生基板の製造方法は、例えば再生基板を大量に生産する場合に適したものとなっている。
　さらにまた、本発明によれば、積層半導体層１００の上に電極が形成されたウエハも再生することができる。
３…加熱装置、１０…積層半導体ウエハ、１００…積層半導体層、１１０…基板
 

Claims (9)

  1. 　基板に積層半導体層が形成された積層半導体ウエハから当該積層半導体層を取り除く再生基板の製造方法であって、
    　前記積層半導体層が前記基板に形成された前記積層半導体ウエハを加熱装置内に設置する第１の工程と、
    　前記積層半導体層の昇華点以上、かつ前記基板の融点より低い温度に、前記積層半導体ウエハを加熱する第２の工程とを備えることを特徴とする再生基板の製造方法。
  2. 　前記第２の工程では、前記加熱装置内の圧力を大気圧よりも低下させて、前記積層半導体ウエハの加熱を行うことを特徴とする請求項１に記載の再生基板の製造方法。
  3. 　前記第２の工程では、前記積層半導体ウエハから前記積層半導体層が除去される時間、前記温度を保持することを特徴とする請求項１に記載の再生基板の製造方法。
  4. 　前記積層半導体ウエハの前記積層半導体層は、III族窒化物化合物半導体を備えて構成されることを特徴とする請求項１に記載の再生基板の製造方法。
  5. 　前記積層半導体ウエハの前記基板は、サファイア基板であることを特徴とする請求項１に記載の再生基板の製造方法。
  6. 　前記第２の工程では、８００℃以上２０００℃以下の温度に、前記積層半導体ウエハを加熱することを特徴とする請求項５に記載の再生基板の製造方法。
  7. 　前記第２の工程を経た前記基板に対して、ブレンステッド酸を用いた洗浄処理を行うことを特徴とする請求項１に記載の再生基板の製造方法。
  8. 　請求項１乃至７に記載の再生基板の製造方法によって製造された再生基板。
  9. 　請求項８に記載の再生基板を用いて製造された窒化物半導体素子及びランプ。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969409A (zh) * 2011-08-31 2013-03-13 荣易化学有限公司 Led的基板重制方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5810907B2 (ja) * 2011-12-28 2015-11-11 日亜化学工業株式会社 基板の再生方法及び該再生方法を用いた窒化物半導体素子の製造方法
JP6091805B2 (ja) * 2012-08-27 2017-03-08 シャープ株式会社 再生基板の製造方法
JP6607716B2 (ja) * 2015-07-03 2019-11-20 昭和電工株式会社 成膜装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032168A (ja) * 1996-07-15 1998-02-03 Mitsubishi Heavy Ind Ltd シリコン基板表面の保護膜形成方法
JPH10313030A (ja) * 1997-05-09 1998-11-24 Sony Corp 半導体薄膜の膜厚測定方法
JP2002314123A (ja) * 2001-04-18 2002-10-25 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2006156454A (ja) * 2004-11-25 2006-06-15 Sony Corp 結晶成長方法及び窒化ガリウム系化合物薄膜の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103271A (en) * 1989-09-28 1992-04-07 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method of fabricating the same
US6270573B1 (en) * 1997-08-27 2001-08-07 Matsushita Electric Industrial Co., Ltd. Silicon carbide substrate, and method for producing the substrate, and semiconductor device utilizing the substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032168A (ja) * 1996-07-15 1998-02-03 Mitsubishi Heavy Ind Ltd シリコン基板表面の保護膜形成方法
JPH10313030A (ja) * 1997-05-09 1998-11-24 Sony Corp 半導体薄膜の膜厚測定方法
JP2002314123A (ja) * 2001-04-18 2002-10-25 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2006156454A (ja) * 2004-11-25 2006-06-15 Sony Corp 結晶成長方法及び窒化ガリウム系化合物薄膜の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969409A (zh) * 2011-08-31 2013-03-13 荣易化学有限公司 Led的基板重制方法

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