WO2011016157A1 - 半導体装置および電子装置 - Google Patents

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WO2011016157A1
WO2011016157A1 PCT/JP2010/001241 JP2010001241W WO2011016157A1 WO 2011016157 A1 WO2011016157 A1 WO 2011016157A1 JP 2010001241 W JP2010001241 W JP 2010001241W WO 2011016157 A1 WO2011016157 A1 WO 2011016157A1
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integrated circuit
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semiconductor integrated
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PCT/JP2010/001241
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吉田隆幸
伊藤光実
徳永真也
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor device and an electronic device, and particularly to a semiconductor device including a semiconductor integrated circuit element and a BGA substrate on which the semiconductor integrated circuit element is mounted, and an electronic device using the semiconductor device.
  • SiP system-in-package
  • each semiconductor chip is connected with a short wiring length to suppress signal delay time, and the performance of the mounted semiconductor chip is deteriorated and the chip mounting substrate of the semiconductor device It has been proposed to provide a semiconductor device capable of suppressing an increase in area.
  • each memory element has a plurality of chip wiring pads for interfacing signal wirings input / output in common between the memory elements, and the chip wiring pads and the memory elements are operated in each memory element.
  • a plurality of pads for inputting necessary signals are arbitrarily connected by wiring, and by using these pads, each memory element is connected in series by an external wiring, so that it is short.
  • Patent Document 1 it is necessary to manufacture a dedicated memory element that transmits a signal in the memory, and there is a problem that a general-purpose memory element cannot cope with it.
  • the memory elements are arranged in a straight line, and depending on the wiring length, the data bus can be ODT (On-Device-Termination) in the high-speed transmission memory, but the address bus is assumed to require a termination resistor, so an extra wiring area is required There was a problem that it was assumed that this would be the case.
  • a structure in which a high-speed data transmission interface terminal (hereinafter referred to as an IO terminal) is arranged in an L shape at the corner portion of the system LSI, the area of the memory element mounting portion on the PCB is reduced. Since it becomes small, it is preferable. However, this structure tends to generate dead space that is wasted in the layout of the system LSI. If the IO terminals are grouped on one side of the system LSI, the area of the system LSI is smaller and the price of the system LSI can be reduced. Therefore, there is a strong demand for arranging the IO terminals on one side of the LSI on a straight line. Further, when increasing the bit width, it is more efficient to form another IO terminal cell in two perpendicular directions, so that the bit width is often arranged on one side.
  • the mounting form on the BGA and the arrangement shape of the two memory elements include: (1) Two LSI substrates are arranged in an L shape on the corner of the BGA substrate on which the LSI is mounted, and the ball arranged at the corner of the BGA substrate and the memory IO terminal of the LSI (2) The IO terminal of the LSI is connected to the ball arranged on one side of the BGA substrate facing the IO terminal cell, and the two memory elements are connected to each other. Two structures are assumed which are arranged along the one side of the BGA substrate and connected to the ball.
  • connection wiring length to the left and right memory elements on the BGA substrate becomes unbalanced, and the data transmission time differs between the left and right, which may cause a malfunction.
  • the structure (2) since the address bus and the control signal bus are long, a termination resistor is often required for high-speed transmission.
  • the mounting area on which the BGA substrate and the memory are mounted occupies a wider area than the memory arrangement configuration of (1), which is disadvantageous in increasing the cost and miniaturization of the mounting substrate. Will occur.
  • the present invention provides a BGA package structure capable of performing signal transmission from all IO terminals having a specific function of a semiconductor integrated circuit element to a ball of a BGA substrate in a short time and in substantially the same time.
  • the purpose is to propose.
  • a semiconductor device of the present invention is a semiconductor device including a semiconductor integrated circuit element and a substrate on which the semiconductor integrated circuit element is mounted, and the semiconductor integrated circuit element has a polygonal shape.
  • the substrate has a polygonal plate shape, and all interface pins for inputting and outputting signals of predetermined functions of the semiconductor integrated circuit element are arranged along one side of the semiconductor integrated circuit element.
  • the semiconductor integrated circuit element is formed at an outer edge portion, and the one side of the semiconductor integrated circuit element is adjacent to two sides of the substrate that are not parallel to the one side.
  • the electrode terminal electrically connected to an interface pin that inputs and outputs the signal of the predetermined function includes the one side of the semiconductor integrated circuit element, in front It has a configuration that exist between the two sides of the substrate.
  • the interface pins for inputting / outputting signals of the predetermined function are a plurality of memory data IO terminals, a plurality of control signal IO terminals, and a plurality of address IO terminals, along the one side of the semiconductor integrated circuit element.
  • a configuration in which the IO terminal and the memory data IO terminal exist in this order may be employed. With such a configuration, each memory data bus and address bus can be made equal in length even when a plurality of memory elements are used.
  • the electrode terminal electrically connected to the address IO terminal exists in a corner portion formed by the two sides of the substrate, and is electrically connected to the memory data IO terminal.
  • the electrode terminal connected to may be configured to exist along the two sides with the corner portion interposed therebetween.
  • a line passing through an angle formed by the two sides of the substrate and orthogonal to the one side of the semiconductor integrated circuit element may pass through a region where the address IO terminal exists.
  • the semiconductor integrated circuit element may have a rectangular plate shape. With such a configuration, each address bus can be easily made equal in length when a plurality of memory elements are arranged outside the substrate.
  • An electronic device is an electronic device including the semiconductor device and two memory elements, wherein the two memory elements are adjacent to the two sides of the substrate, and the address IO terminal And the address bus terminals of the two memory elements have a T-branch configuration.
  • all of the interface pins for inputting and outputting signals of a predetermined function are formed on the outer edge portion of one side of the semiconductor integrated circuit element, and that one side is the one side of the substrate. Since there are electrode terminals that are electrically connected to interface pins that input and output signals of a predetermined function in a region surrounded by the two sides that are not parallel to each other.
  • the bus length between other semiconductor elements arranged outside the substrate can be shortened.
  • I / O terminal arrangement in system LSI according to an embodiment, relationship with ball terminals responsible for connection with BGA substrate PCB board, positional relationship of two memory elements on PCB, and IO terminals and memory elements of system LSI
  • I / O terminal arrangement in system LSI according to an embodiment, relationship with ball terminals responsible for connection with BGA substrate PCB board, positional relationship of two memory elements on PCB, and IO terminals and memory elements of system LSI
  • MCM multichip module
  • SiP system in package
  • FIG. 2 is an assumed image diagram of a configuration and structure using two general-purpose memories for high-speed data transmission in an IO terminal structure for high-speed data transmission arranged on one side on a system LSI. It is another assumption image figure of a structure and structure using two high-speed data transmission correspondence general purpose memories in the IO terminal structure for high-speed data transmission arranged on one side on the system LSI. It is a typical enlarged view of the back surface side of a BGA board
  • FIG. 6 is a schematic plan view of a semiconductor device according to a second embodiment. FIG. 6 is a schematic plan view of a semiconductor device according to a third embodiment.
  • the BGA substrate refers to a ball grid array substrate.
  • the interface pin refers to an IO (INPUT / OUTPUT) terminal provided in the semiconductor integrated circuit element.
  • the predetermined function of the semiconductor integrated circuit element includes, for example, a function of exchanging data with a memory element arranged in the periphery, a function of processing a control signal input from the outside, and the like.
  • the outer edge portion of the semiconductor integrated circuit element in which the interface pin is formed is a portion expressed by comparison with the central portion of the polygon, and represents a vicinity portion of one side.
  • the control signal IO terminal and the memory data IO terminal exist in this order because a plurality of various terminals form a group, and the memory data terminal forms at least two terminal groups. This means that the terminal group is arranged in the above order along one side of the semiconductor integrated circuit element.
  • the corner portion formed by the two sides of the BGA substrate is in the vicinity of the corner formed by the two sides and within a sector shape having a radius of 1 ⁇ 2 of the distance from the corner to the semiconductor integrated circuit element.
  • the fact that two memory elements are adjacent to the two sides of the BGA substrate means that the memory element is adjacent to the side of the BGA substrate, and the two need not be in contact with each other. .
  • the T-branch wiring does not mean that the external appearance of the wiring is T-shaped, but the wiring extending from the address IO terminal is branched into two and connected to two memory elements, respectively. This means a shape of wiring.
  • FIG. 4 shows one configuration that has been studied in advance, using two general-purpose memories 23 and 24 that support high-speed data transmission for the system LSI 20.
  • the system LSI 20 is mounted on a BGA package 21, and the BGA package 21 and memories 23 and 24 are mounted on a PCB (Printed Circuit Board) 22.
  • the memory interface (IO terminal) 37 of the system LSI 20 is arranged in an L shape centering on the corner portion of the system LSI 20, and an area 36 in which a plurality of address bus terminals and control terminals are arranged in the central portion of the corner portion.
  • Two regions 34 and 35 in which a plurality of data terminals are arranged are arranged on both sides of the terminal.
  • the system LSI 20 is mounted on the BGA package 21 so that each side of the system LSI 20 is substantially parallel to each side of the BGA package 21.
  • the plurality of ball terminals arranged on the back side of the BGA package 21 are electrically connected to the address terminals, the control terminals 36, and the data terminals 34, 35 of the memory interface (IO terminal) 37 of the system LSI 20 by wiring. is doing.
  • each ball terminal is arranged in an L shape at the corner portion of the BGA package 21 so that the distance between the interface 37 of the system LSI 20 and the ball terminal of the BGA package 21 connected to each other is the shortest.
  • the BGA package 21 and the two memories 23 and 24 have the shortest length between the data terminal ball group regions 28 and 29 of the BGA package 21 and the data buses 25 and 26. Are installed in each.
  • the address bus and the control signal bus 27 have a shape wired from the corner portion of the BGA package 21 to the memory elements 23 and 24 in a so-called T-branch shape.
  • the above structure tends to generate dead space that is wasted in the layout of the system LSI 20. It is preferable to arrange the IO terminals on one side of the LSI in a straight line because it is possible to reduce the system LSI area and to reduce the cost of the system LSI by combining the IO terminals on one side of the system LSI. Further, when increasing the bit width, it is more efficient to form another IO terminal cell in two perpendicular directions, so that the bit width is often arranged on one side. Therefore, the following two structures can be considered.
  • the high-speed data transmission IO terminals 18 arranged on one side of the system LSI 1 are arranged in accordance with the data terminal group 15, the address terminal group, and the control terminal group (the address terminal group and the control terminal group together). 17) and the data terminal group 16, or the data terminal group 15, the control terminal group, the address terminal group 17, and the data terminal group 16.
  • the two memory elements 4 and 5 are mounted on the PCB 3 with the corners of the PCB 3 being sandwiched.
  • An address bus and a control bus 8 are arranged in a T-branch shape.
  • the balls on the BGA substrate 2 have a structure in which the address bus terminal balls 11 are arranged at the corners and the data bus terminal balls 9 and 10 are arranged on both sides thereof.
  • the wiring becomes complicated on the BGA substrate 2 and the wiring of the data buses 12 and 13 to the left and right memories 4 and 5 is unbalanced, and the data transmission time is unbalanced. There is a problem that a balance occurs and the possibility of malfunction occurs.
  • the high-speed data transmission IO terminals 18 arranged on one side on the system LSI 2 are arranged in, for example, an address terminal group, a control signal terminal group 17, a data terminal group 16, another data terminal group.
  • the termination resistor 38 is often necessary for high-speed transmission.
  • the area on the PCB 3 is more widely occupied than the memory arrangement configuration of FIG.
  • the inventors of the present application have come up with the present invention through various studies based on such studies.
  • FIG. 1 is an image view of an FCBGA type semiconductor device according to the first embodiment and two memory elements 4 and 5 mounted on a PCB 3 as viewed obliquely from above.
  • FIG. 2 shows an IO terminal arrangement in the system LSI 1 according to the present embodiment, an arrangement of ball terminals provided on the BGA substrate 2 that is connected to the PCB 3, a positional relationship between the two memory elements 4 and 5 on the PCB 3, 2 is an image diagram showing the positional relationship between the IO terminals of the system LSI 1 and the respective bus lines up to the memory elements 4 and 5.
  • 6 is a first data bus line connected to the first memory element 4
  • 7 is a second data bus line connected to the second memory element 5
  • 8 is first and second memories.
  • 9 is a first data bus ball group connected to the first memory element 4
  • 10 is a second data bus connected to the second memory element 5.
  • Data bus ball group, 11 is an address ball group and control signal ball group connected to the first and second memory elements 4 and 5, 15 is a first data IO terminal group provided on the LSI 1, and 16 is LSI 1 2 is a second data IO terminal group provided in the LSI, 17 is an address IO terminal group and control signal IO terminal group provided in the LSI 1, and 18 is a first data IO terminal group 15, address IO terminal group and control signal IO terminal.
  • Group 17, second day IO cells in which IO terminal groups 16 are arranged in one row, 12 is a first data bus connecting the first data bus ball group 9 and the first data IO terminal group 15, and 13 is a second data ball group.
  • 10 is a second data bus connecting the second data IO terminal group
  • 14 is an address bus connecting the address IO terminal group and control signal IO terminal group 17, the address ball group and control signal ball group 11, and A control signal bus is shown.
  • a large number of hemispherical balls 50, 50,... are arranged on the back side of the BGA substrate 2, and a large number of interface pins 52, 52,. ... are arranged.
  • the LSI 1 has a rectangular plate shape
  • the BGA substrate 2 also has a rectangular plate shape, and the two are stacked obliquely so that the sides are not parallel to each other.
  • the memory IO cells 18 of the system LSI 1 mounted on the BGA package substrate 2 are all arranged on one side of the system LSI 1, and the first data IO terminal group 15, the address IO terminal group, and the control signal IO terminal group. 17 and the second data IO terminal group 16 are arranged in this order.
  • the system LSI 1 is arranged on the BGA substrate 2 so that the address bus and the control signal bus 14 have the shortest distance, and the first data bus 12 and the second data bus 13 have substantially the same length. It is mounted by flip chip method.
  • the first data ball group 9, the second data ball group 10, the address ball group and the control signal ball group 11 are the sides of the LSI 1 where the IO cell 18 is provided and the BGA substrate 2 adjacent to the side. Are arranged in a region surrounded by two sides. Since the address ball group and the control signal ball group 11 are arranged at the corners of the BGA substrate 2, when the LSI 1 is mounted on the BGA substrate 2 as described above, the address ball group and the control signal ball group 11 are arranged. When a perpendicular is drawn from the corner of the BGA substrate 2 to the side where the IO cell 18 of the LSI 1 is disposed, the leg is located at the place where the address IO terminal group and the control signal terminal group 17 exist.
  • the layout of the IO cells 18 of the LSI 1 and the BGA substrate 2 is determined so that the first data bus 12, the second data bus 13, the address bus, and the control signal bus 14 on the BGA substrate 2 have the shortest lengths. ing.
  • the first and second memory elements 4 and 5 are arranged on the PCB 3 at positions adjacent to the first data bus ball group 9 and the second data bus ball group 10, respectively.
  • the two data bus lines 6 and 7 have the shortest length and the same length as much as possible.
  • the address bus line and the control signal bus line 8 are arranged in a T-shaped branch shape so that the wiring lengths to the first and second memory elements 4 and 5 are equal between the two.
  • the range in which the wiring lengths of the data bus line, the address bus line and the control signal bus line are equal means within the skew difference allowed by the memory elements 4 and 5.
  • the characteristic impedances of the first and second data buses 12 and 13 on the FCBGA board 2 and the first and second data bus lines 6 and 7 on the PCB 3 are set to standard values such as 50 ⁇ and 75 ⁇ , which are necessary.
  • a termination resistor (not shown) may be provided after the first and second data bus lines 6 and 7, or an ODT (on-device termination) function may be used.
  • the address bus and control signal bus 14 on the FCBGA board 2 and the address bus line and control signal bus line 8 on the PCB 3 are also set to standard values such as 0 ⁇ and 75 ⁇ . (Not shown) is installed. Normally, in the case of a rectangular waveform, if no reflected waveform that disturbs the high and low threshold values is observed, no termination resistor is provided.
  • FCBGA form is used, but the same effect can be obtained even in the case of a P-BGA form using wire bonds.
  • the present invention can also be applied to a high-speed transmission memory IO terminal of an MCM (multichip module) or SiP (system in package) on which a plurality of LSI elements are mounted.
  • MCM multichip module
  • SiP system in package
  • the two memories can be arranged at positions corresponding to the data bus portions, respectively, so that the data bus length is the shortest and the same length. it can.
  • the address bus is divided as a T-branch structure, and the address bus of the IO terminal, the ball terminal on the BGA package, and the address bus on the PCB can be connected in a straight line in a shortest distance.
  • High-speed data transmission of about DDR3 standard with a transmission rate of about 1.3 Gbps can be realized with a termination resistor only in the part or without a termination resistor. Further, the PCB wiring area can be reduced.
  • the data bus and the address bus can be drawn with the shortest length and can take a very advantageous form for high-speed transmission. For this reason, it is possible to obtain a semiconductor device in which a malfunction of a high-speed transmission signal is eliminated and the operation is stable, and thus an electronic device that operates stably.
  • the termination resistor and the ODT function are not used, the power consumption can be expected to be low because the power consumption in the termination resistor and the ODT portion can be avoided.
  • each side of the package is not parallel to each side of the package, that is, obliquely disposed, this is intended to suppress warpage of the package itself when mounting a large BGA package on a PCB.
  • the arrangement of the IO terminals as in the present application is not disclosed, and the effect of enabling high-speed data transmission without malfunction is not recognized.
  • FIG. 9 is a schematic plan view of the semiconductor device according to the second embodiment.
  • the present embodiment is different from the first embodiment in that an intermediate interposer 60 is disposed between the system LSI element 1 and the BGA substrate 2, and mainly differs from the first embodiment in the following.
  • an intermediate interposer 60 is disposed between the system LSI element 1 and the BGA substrate 2, and mainly differs from the first embodiment in the following.
  • 61 is a wire for connecting the intermediate interposer 60 and the BGA substrate 2
  • 62 is a first data bus wire pad group provided on the intermediate interposer 60
  • 63 is on the intermediate interposer 60.
  • a second data bus wire pad group provided, 64 is an address bus line and control signal line wire pad group provided on the intermediate interposer 60
  • 12 is a first data bus wire pad group 62 and a first data bus wire pad group 62.
  • a first data bus for connecting the data IO terminal group 15 of the second data bus, 13 is a second data bus for connecting the second data bus wire group 63 and the second data IO terminal group 16, and 14 is an address IO terminal.
  • Group and control signal IO terminal group 17 and address bus wire pad group and control signal wire pad group 64 are connected to the address bus and control signal. It shows the signal bus.
  • the system LSI 1 is flip-chip mounted on the intermediate interposer 60, and the portion provided with the address bus line and control signal line wire pad group 64 provided on the intermediate interposer 60 is the IO cell group 18 of the system LSI 1.
  • the rectangular corner is cut so that it is substantially parallel to the shape.
  • the intermediate interposer 60 and the BGA substrate 2 are electrically connected by a wire 61.
  • the signal group wiring 8 from the address IO terminal group and the control signal IO terminal group 17 is first aligned in a straight line from the address bus line and control signal line wire pad group 64 provided on the intermediate interposer 60 through the conductor wire 61.
  • the address ball group and the control signal ball group 11 connected to the second memory elements 4 and 5 are connected.
  • As the intermediate interposer a so-called silicon interposer made of silicon can be used.
  • the system LSI 1 on the BGA substrate 2, the intermediate interposer 60, and the wire 61 are entirely covered with the sealing resin 65.
  • FIG. 10 is a schematic plan view of the semiconductor device according to the third embodiment.
  • the memory elements 4 and 5 are arranged directly on the BGA substrate 2 without providing the ball groups 9, 10 and 11 of the second embodiment shown in FIG. , 14, wire pad groups 62, 63, 64 and data bus groups 6, 7, 8 are connected via wires 61.
  • a structure called a SiP or POP structure in which the memory elements 4 and 5 are arranged on the BGA substrate 2 can be formed.
  • the above embodiment is an example of the present invention, and the present invention is not limited to the above example.
  • the shape of the LSI or BGA substrate is not limited to a rectangular plate shape, but may be a polygonal plate shape such as a pentagonal plate shape or a hexagonal plate shape.
  • the semiconductor device of the present invention can smoothly realize data transmission between the LSI element and the memory element on the BGA package, the semiconductor device (for example, BGA, MCM, SiP) mounted with a single LSI or a plurality of LSIs, etc. Useful for.

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Abstract

　半導体集積回路素子の特定機能の全てのＩＯ端子からＢＧＡ基板のボールへの信号伝送を短時間で且つほぼ同じ長さの時間で行うことができるＢＧＡパッケージ構造を提供する。半導体集積回路素子の所定の機能の信号を入出力するインターフェースピンの全ては、半導体集積回路素子の一つの辺に沿って該半導体集積回路素子の外縁部に形成されていて、半導体集積回路素子の前記一つの辺は、ＢＧＡ基板の辺のうち、前記一つの辺に対して非平行である２辺に隣接しており、ＢＧＡ基板に設けられているボールのうち、所定の機能の信号を入出力するインターフェースピンと電気的に接続しているボールは、半導体集積回路素子の前記一つの辺と、ＢＧＡ基板の前記２辺との間に存している。

Description

半導体装置および電子装置
　本発明は、半導体装置および電子装置に関し、特に半導体集積回路素子と、該半導体集積回路素子を搭載しているＢＧＡ基板とを備えた半導体装置及びそれを用いた電子装置に関するものである。
　高速動作動画及び高精細の動画処理を行う電子機器、例えばハイビジョンデジタルテレビは、小型化及び低コスト化を図るために、すべての機能を１つの半導体チップに集積化する方向が採られており、このため、半導体素子のウエハプロセスは微細化が進み、チップ面積が縮小化されている。しかしながら、これらのハイビジョンデジタルテレビを画像処理する、いわゆるシステムＬＳＩは周辺に配置したメモリ素子との間で画像処理時に使用するデータを高速に且つ大量にやり取りしながら上記処理を行なう必要がある。このときのメモリ素子とシステムＬＳＩとの間のデータ転送速度は、１．３Ｇｂｐｓを越えるものが主流となりつつある。
　これらのシステムＬＳＩ用パッケージとしては、多数の信号線を入出力でき、大量、多種の電力を供給可能なワイヤボンド工法を用いたＰ－ＢＧＡ（Ｐｌａｓｔｉｃ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）パッケージやはんだバンプなどを用いたＦＣＢＧＡ（Ｆｌｉｐ　Ｃｈｉｐ　ＢＧＡ）パッケージが主流となっている。
　また、電子機器に組み込まれる半導体装置も、配線基板に実装する実装面積を縮小化するため、小型化することが求められている。これらを解決する方法の１つとして複数の半導体チップを１つにパッケージする構成、例えばシステムインパッケージ（System in Package、以下、ＳｉＰと呼ぶ。）構造が採られるようになってきている。
　また、高速多ビットデータ伝送を複数のメモリ間で実現する方法として、短い配線長で各半導体チップ間を接続して信号遅延時間を抑え、搭載半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制可能な半導体装置を提供することが提案されている。具体的には、各メモリ素子にメモリ素子間で共通に入出力される信号配線をインターフェースする複数チップ配線用パッドを備え、各メモリ素子内でこのチップ配線用パッドとメモリ素子を動作させるために必要な信号（データ、アドレス、制御信号など）を入力するための複数のパッドが任意に配線接続されており、これらのパッドを用いて外部配線によって各メモリ素子を直列に接続することにより、短い配線長で各半導体チップ間を接続することができ信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することができるシステムインパッケージ（又は、マルチチップパッケージ）が提案されている。（例えば、特許文献１を参照。）
特開２００６－４９５８６号公報 特開平１１－１８６３２６号公報
　しかしながら、特許文献１の構成ではメモリ内に信号を伝達する専用メモリ素子を作製する必要があり、汎用のメモリ素子では対応できないという課題がある。また、メモリ素子は一直線に配置されており、配線長によっては高速伝送メモリではデータバスはODT（On Device Termination）可能だがアドレスバスは終端抵抗が必要な場合が想定され、余分な配線領域が必要となる場合が想定されるといった課題があった。
　またメモリ素子を２つ用いる場合は、例えばシステムＬＳＩコーナー部分に高速データ伝送インターフェース端子（以降、ＩＯ端子と呼ぶ。）をＬ字形状に配置する構造にするとＰＣＢ上のメモリ素子搭載部分の面積が小さくなるため好ましい。しかしこの構造は、システムＬＳＩのレイアウト上無駄となるデットスペースを生じやすい。システムＬＳＩの一辺にＩＯ端子をまとめる方がシステムＬＳＩ面積をより小さく、システムＬＳＩの価格をコストダウンすることができるため、ＩＯ端子をＬＳＩの１辺に一直線上に配置したいという要望が強くある。また、ビット幅を増やす場合には直角２方向にＩＯ端子セルをもう一つ形成するほうが効率的であるため１辺に配置することが多い。
　この構造でのＢＧＡへの搭載形態と２個のメモリ素子との配置形状には、
（１）ＬＳＩを搭載したＢＧＡ基板の角部分に、２つのＬＳＩ基板をその角を挟んでＬ字状に配置して、ＢＧＡ基板のその角部分に配置されたボールとＬＳＩのメモリ用ＩＯ端子とを接続し、角部のボールとメモリ素子とを接続する
（２）ＬＳＩのＩＯ端子を、そのＩＯ端子セルと向かい合うＢＧＡ基板の１辺に配置されたボールに接続し、２つのメモリ素子をＢＧＡ基板の該１辺に沿って配置して該ボールと接続する
という２つの構造が想定される。
　（１）の構造では、ＢＧＡ基板上の左右のメモリ素子への接続配線長がアンバランスになり、データ伝送時間が左右で異なってしまい誤動作の可能性が生じるという課題がある。
　（２）の構造では、アドレスバス、制御信号バスが長くなるため高速伝送時には終端抵抗が必要な場合が多い。このような構成の場合、（１）のメモリ配置構成よりもＢＧＡ基板とメモリを搭載する実装基板において、メモリ実装の面積をより広く占有することとなり実装基板のコストアップ、小型化に不利という課題が発生する。
　本発明は、上記の問題に鑑み、半導体集積回路素子の特定機能の全てのＩＯ端子からＢＧＡ基板のボールへの信号伝送を短時間で且つほぼ同じ長さの時間で行うことができるＢＧＡパッケージ構造を提案することを目的とする。
　上記課題を解決するため本発明の半導体装置は、半導体集積回路素子と、該半導体集積回路素子を搭載している基板とを備えた半導体装置であって、前記半導体集積回路素子は、多角形の板状であり、前記基板は、多角形の板状であり、前記半導体集積回路素子の所定の機能の信号を入出力するインターフェースピンの全ては、前記半導体集積回路素子の一つの辺に沿って該半導体集積回路素子の外縁部に形成されており、前記半導体集積回路素子の前記一つの辺は、前記基板の辺のうち、前記一つの辺に対して非平行である２辺に隣接しており、前記基板に設けられている電極端子のうち、前記所定の機能の信号を入出力するインターフェースピンと電気的に接続している前記電極端子は、前記半導体集積回路素子の前記一つの辺と、前記基板の前記２辺との間に存している構成とした。
　前記所定の機能の信号を入出力するインターフェースピンは、複数のメモリ用データＩＯ端子、複数の制御信号ＩＯ端子および複数のアドレスＩＯ端子であり、前記半導体集積回路素子の前記一つの辺に沿って、前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記メモリ用データＩＯ端子の順に、又は前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記制御信号ＩＯ端子、前記メモリ用データＩＯ端子の順に存している構成であってもよい。このような構成により、複数のメモリ素子を用いても各メモリデータバス及びアドレスバスを等長とすることができる。
　前記電極端子のうち、前記アドレスＩＯ端子と電気的に接続している前記電極端子は、前記基板の前記２辺がなしているコーナー部分に存しており、前記メモリ用データＩＯ端子と電気的に接続している前記電極端子は、前記コーナー部分を挟み前記２辺に沿って存している構成であってもよい。このような構成により、基板の外部に複数のメモリ素子が配置された場合に各メモリデータバス及びアドレスバスを等長とすることができる。
　前記基板の前記２辺がなす角を通り前記半導体集積回路素子の前記一つの辺と直交する線は、前記アドレスＩＯ端子が存する領域を通る構成であってもよい。
　前記半導体集積回路素子は、矩形板状である構成であってもよい。このような構成により、基板の外部に複数のメモリ素子が配置された場合に各アドレスバスを容易に等長とすることができる。
　本発明の電子装置は、上記の半導体装置と２つのメモリ素子を備えた電子装置であって、前記２つのメモリ素子は前記基板の前記２辺に隣接して存しており、前記アドレスＩＯ端子と前記２つのメモリ素子のアドレスバス端子との間の配線はＴ分岐形状である構成を有している。
　本発明の半導体装置では、所定の機能の信号を入出力するインターフェースピンの全てが半導体集積回路素子の一つの辺の外縁部に形成されていて、その一つの辺が基板の、該一つの辺と非平行な２辺に隣接しており、それら一つの辺と２辺とに囲まれた領域に所定機能の信号を入出力するインターフェースピンと電気的に接続する電極端子が存しているので、基板の外部に配置される別の半導体素子との間のバス長を短くすることができる。
ある実施形態に係るＦＣＢＧＡ形態の半導体装置と２個のメモリ素子のＰＣＢ上への実装状態を斜め情報からみたイメージ図である。 ある実施形態に係るシステムＬＳＩ内ＩＯ端子配列、ＢＧＡ基板ＰＣＢボードとの接続を担うボール端子との関係、ＰＣＢ上での２個のメモリ素子の位置関係、及びシステムＬＳＩのＩＯ端子とメモリ素子までのそれぞれのバス線路の位置関係を示すイメージ図である。 ある実施形態での複数のＬＳＩ素子を搭載したＭＣＭ（マルチチップモジュール）、ＳｉＰ（システムインパッケージ）のイメージ図である。 関連する技術におけるシステムＬＳＩの高速メモリインターフェース配置と高速データ伝送対応汎用メモリを２個用いる構成と構造のイメージ図である。 システムＬＳＩ上の１辺に配置された高速データ伝送用ＩＯ端子構造での高速データ伝送対応汎用メモリを２個用いる構成と構造のある想定イメージ図である。 システムＬＳＩ上の１辺に配置された高速データ伝送用ＩＯ端子構造での高速データ伝送対応汎用メモリを２個用いる構成と構造の別の想定イメージ図である。 ＢＧＡ基板の裏面側の模式的な拡大図である。 半導体集積回路素子の回路側のエリア上に形成された電極パッド（インターフェースピン）の模式的な拡大図である。 実施形態２に係る半導体装置の模式的な平面図である。 実施形態３に係る半導体装置の模式的な平面図である。
　本願発明の実施形態において、ＢＧＡ基板は、ボールグリッドアレイ基板のことを指す。そして、インターフェースピンは、半導体集積回路素子に設けられたＩＯ（INPUT／OUTPUT）端子のことを指す。
　また、半導体集積回路素子の所定の機能とは、例えば、周辺に配置されたメモリ素子との間でデータをやり取りする機能、外部から入力された制御信号を処理する機能などを挙げることができる。
　そして、インターフェースピンが形成されている半導体集積回路素子の外縁部とは、多角形の中央部との対比により表される部分であり、一つの辺の近辺部分を表している。
　半導体集積回路素子の一つの辺に沿って、メモリ用データＩＯ端子、制御信号ＩＯ端子、アドレスＩＯ端子、メモリ用データＩＯ端子の順に、又はメモリ用データＩＯ端子、制御信号ＩＯ端子、アドレスＩＯ端子、制御信号ＩＯ端子、メモリ用データＩＯ端子の順に存しているというのは、各種の複数の端子が群をなしており、メモリ用データ端子は少なくとも２つの端子群をなしていて、これらの端子群が半導体集積回路素子の一つの辺に沿って上記の順番で並んでいることを意味している。
　ＢＧＡ基板の２辺がなすコーナー部分とは、該２辺がなす角の近傍であって該角から半導体集積回路素子までの距離の１／２を半径とする扇形の範囲内である。
　さらに、２つのメモリ素子がＢＧＡ基板の２辺に隣接して存しているというのは、メモリ素子がＢＧＡ基板の辺に隣り合っていることを意味し、両者が接触している必要はない。
　また、Ｔ分岐形状の配線とは、配線の外観がＴ字状であることを意味するのではなく、アドレスＩＯ端子から伸びる配線が２つに分岐してそれぞれ２つのメモリ素子に接続している形状の配線を意味している。
　実施形態について説明を行う前に、関連する技術についての事前の検討の結果をまず説明する。
　図４は、システムＬＳＩ２０に対して高速データ伝送対応汎用メモリ２３，２４を２個用いる、事前検討を行った一つの構成を示している。システムＬＳＩ２０はＢＧＡパッケージ２１に搭載されており、そのＢＧＡパッケージ２１とメモリ２３，２４とがＰＣＢ（Printed Circuit Board）２２に搭載されている。システムＬＳＩ２０のメモリ用インターフェース（ＩＯ端子）３７は、システムＬＳＩ２０のコーナー部分を中心にＬ字形に配置され、コーナー部分の中心部分に複数のアドレスバス端子および制御端子が配置された領域３６、これらの端子の両側に複数のデータ端子が配置された２つの領域３４、３５が置かれている。
　システムＬＳＩ２０は、ＢＧＡパッケージ２１の各辺にほぼ平行にシステムＬＳＩ２０の各辺がなるようにＢＧＡパッケージ２１上に搭載される。ＢＧＡパッケージ２１の裏面側に配置された複数のボール端子は、システムＬＳＩ２０のメモリ用インターフェース（ＩＯ端子）３７のアドレス端子、制御端子３６、データ端子３４、３５との間で配線により電気的に接続している。そして、互いに接続するシステムＬＳＩ２０のインターフェース３７とＢＧＡパッケージ２１のボール端子との間が最短になるように、各ボール端子をＢＧＡパッケージ２１のコーナー部にＬ字型になるように配置している。また、ＰＣＢ２２上に、ＢＧＡパッケージ２１と２個のメモリ２３、２４とが、ＢＧＡパッケージ２１のデータ端子ボール群の領域２８、２９とデータバス２５、２６との間の長さが最短になるようにそれぞれ搭載されている。アドレスバスおよび制御信号バス２７はＢＧＡパッケージ２１のコーナー部分からいわゆるＴ分岐形状にそれぞれのメモリ素子２３、２４に配線される形状をとっている。このメモリ素子２３、２４の配置を行なうことにより、ＰＣＢ２２上のメモリ素子搭載部分（配線領域を含む）の面積を小さくとっている。
　ＢＧＡパッケージへの搭載は、ワイヤボンド工法を用いたＰ－ＢＧＡとフリップチップ工法を用いたＦＣＢＧＡの両方が用いられている。　
　しかし上記の構造は、システムＬＳＩ２０のレイアウト上無駄となるデットスペースを生じやすい。システムＬＳＩの一辺にＩＯ端子をまとめる方がシステムＬＳＩ面積をより小さく、システムＬＳＩの価格をコストダウンすることができるため、ＩＯ端子をＬＳＩの１辺に一直線上に配置する方が好ましい。また、ビット幅を増やす場合には直角２方向にＩＯ端子セルをもう一つ形成するほうが効率的であるため１辺に配置することが多い。そこで、以下の二つの構造が考えられる。
　図５に示す構造では、システムＬＳＩ１上の１辺に配置された高速データ伝送用ＩＯ端子１８の配置は、データ端子群１５、アドレス端子群、制御端子群（アドレス端子群、制御端子群合わせて１７と表記）およびデータ端子群１６の順で、またはデータ端子群１５、制御端子群、アドレス端子群１７、データ端子群１６の順に配置されている。一方、ＰＣＢ３上へ２つのメモリ素子４、５は、ＰＣＢ３の角を挟んで搭載されており、ＰＣＢ３上でのメモリ素子搭載部分の占有面積を小さくとるために、ＢＧＡ基板２のコーナーに対してアドレスバス、制御バス８がＴ分岐の形状で配置されている。このとき、ＢＧＡ基板２上のボールもコーナー部分にアドレスバス端子ボール１１、その両側にデータバス端子ボール９、１０が配置される構造をとっている。このような配置の場合、ＢＧＡ基板２上において複雑な配線となり、且つ、左右のメモリ４、５へのデータバス１２、１３の長さがアンバランスな状態での配線となり、データ伝送時間がアンバランスとなり誤動作の可能性が生じるという課題がある。
　図６に示す構造では、システムＬＳＩ２上の１辺に配置された高速データ伝送用ＩＯ端子１８の配置は、例えば、アドレス端子群および制御信号端子群１７、データ端子群１６、別のデータ端子群１５のように配置され、ＢＧＡ基板２上の１辺にボールを配置するときも、アドレスバス端子ボールおよび制御信号端子ボール１１、データバス端子ボール１０、別のデータバス端子ボール９のようないわゆるフライバイの配置を用いてできるだけデータバス６、７の配線領域を少なくして２個のメモリ素子４、５を配置する必要が生じる。このとき、アドレスバス、制御信号バス８は長くなるため高速伝送時には終端抵抗３８が必要な場合が多い。このような構成の場合、図５のメモリ配置構成よりもＰＣＢ３上の面積をより広く占有することとなりＰＣＢ３のコストアップ、小型化に不利という課題が発生する。
　このような検討を基にさらに種々の検討を行って、本願発明者らは本願発明を想到するに至った。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
　（実施形態１）
　図１は実施形態１に係るＦＣＢＧＡ形態の半導体装置と２個のメモリ素子４，５のＰＣＢ３上への実装状態を斜め上方からみたイメージ図である。図２は本実施形態に係るシステムＬＳＩ１内のＩＯ端子配列、ＰＣＢ３との接続を担うＢＧＡ基板２に設けられたボール端子の配置、ＰＣＢ３上での２個のメモリ素子４，５の位置関係、及びシステムＬＳＩ１のＩＯ端子とメモリ素子４，５までのそれぞれのバス線路の位置関係を示すイメージ図である。
　ここで、６は第１のメモリ素子４に接続される第１のデータバス線路、７は第２のメモリ素子５に接続される第２のデータバス線路、８は第１、第２のメモリ素子４，５に接続されるアドレスバス線路及び制御信号線路、９は第１のメモリ素子４に接続される第１のデータバスボール群、１０は第２のメモリ素子５に接続される第２のデータバスボール群、１１は第１、第２のメモリ素子４，５に接続されるアドレスボール群及び制御信号ボール群、１５はＬＳＩ１に設けられた第１のデータＩＯ端子群、１６はＬＳＩ１に設けられた第２のデータＩＯ端子群、１７はＬＳＩ１に設けられたアドレスＩＯ端子群および制御信号ＩＯ端子群、１８は第１のデータＩＯ端子群１５、アドレスＩＯ端子群及び制御信号ＩＯ端子群１７、第２のデータＩＯ端子群１６が１列に並んだＩＯセル、１２は第１のデータバスボール群９と第１のデータＩＯ端子群１５とを接続する第１のデータバス、１３は第２のデータボール群１０と第２のデータＩＯ端子群１６とを接続する第２のデータバス、１４はアドレスＩＯ端子群および制御信号ＩＯ端子群１７とアドレスボール群及び制御信号ボール群１１とを接続するアドレスバス及び制御信号バスを示している。
　また、図７、８に示すように、ＢＧＡ基板２の裏面側には半球状の多数のボール５０，５０，…が配列しており、ＬＳＩ１の回路側には多数のインターフェースピン５２，５２，…が配列している。
　本実施形態では、ＬＳＩ１は矩形板状であり、ＢＧＡ基板２も矩形板状であり、両者は辺同士が非平行になるよう斜めに重ねられている。ＢＧＡパッケージ基板２上に搭載されるシステムＬＳＩ１のメモリ用のＩＯセル１８は、システムＬＳＩ１の一辺に全て配置されており、第１のデータＩＯ端子群１５、アドレスＩＯ端子群及び制御信号ＩＯ端子群１７、第２のデータＩＯ端子群１６の順に配置されている。アドレスバス及び制御信号バス１４が最短距離となるように、かつ第１のデータバス１２と第２のデータバス１３とが略等長となるように、システムＬＳＩ１はＢＧＡ基板２上に配置されてフリップチップ工法により搭載されている。
　第１のデータボール群９、第２のデータボール群１０、アドレスボール群及び制御信号ボール群１１は、ＬＳＩ１の辺のうちＩＯセル１８が設けられている辺と、この辺に隣接するＢＧＡ基板２の２辺に囲まれた領域に配置されている。また、アドレスボール群及び制御信号ボール群１１はＢＧＡ基板２の角部分に配置されているので、上記のようにＢＧＡ基板２上にＬＳＩ１を搭載すると、アドレスボール群及び制御信号ボール群１１が配置されたＢＧＡ基板２の角からＬＳＩ１のＩＯセル１８の配置された辺に垂線を下ろすと、その足はアドレスＩＯ端子群及び制御信号端子群１７の存する場所に位置することになる。
　ＢＧＡ基板２上の第１のデータバス１２、第２のデータバス１３、アドレスバス及び制御信号バス１４がそれぞれ最短長となるように、ＬＳＩ１のＩＯセル１８とＢＧＡ基板２との配置が決められている。また、ＰＣＢ３上において、第１のデータバスボール群９、第２のデータバスボール群１０に隣接する位置に第１および第２のメモリ素子４，５をそれぞれ配置することにより、第１及び第２のデータバス線路６，７を最短長で且つ両者ができるだけ等しい線路長となる。そして、アドレスバス線路及び制御信号バス線路８は第１及び第２のメモリ素子４，５への配線長が両者の間で等しくなるようにＴ形状分岐の形状で配置されている。ここで、データバス線路、アドレスバス線路及び制御信号バス線路の配線長を等しくする範囲はメモリ素子４，５の許容するスキュー差内を意味している。
　ＦＣＢＧＡ基板２上の第１及び第２のデータバス１２，１３、ＰＣＢ３上の第１及び第２のデータバス線路６、７の特性インピーダンスは、５０Ωや７５Ωといった規格値にそろえられており、必要によっては第１及び第２のデータバス線路６、７の後に終端抵抗（図示せず）を設けるか、ＯＤＴ（on device termination）機能を使用することもある。ＦＣＢＧＡ基板２上のアドレスバス及び制御信号バス１４と、ＰＣＢ３上のアドレスバス線路及び制御信号バス線路８も同様に０Ωや７５Ωといった規格値にそろえられており、必要によってＴ分岐部分にのみ終端抵抗（図示せず）を設置する。通常、矩形波波形において、ハイ、ローの閾値を乱すような反射波形が観測されない場合は終端抵抗を設けない。
　本実施形態ではＦＣＢＧＡの形態を用いているが、ワイヤボンドを用いたＰ－ＢＧＡの形態であっても同様の効果を得ることができる。
　また、図３に示すように、複数のＬＳＩ素子を搭載したＭＣＭ（マルチチップモジュール）、ＳｉＰ（システムインパッケージ）の高速伝送メモリＩＯ端子にも適用可能で可能である。
　以上、説明したように本実施形態の構成の半導体装置を用いることにより、２つのメモリをそれぞれ１つずつデータバス部に対応する位置に配置してデータバス長を最短、等長とすることができる。そして、アドレスバスをＴ分岐構造として振り分ける構造として、且つ、ＩＯ端子のアドレスバスとＢＧＡパッケージ上のボール端子、ＰＣＢ上のアドレスバスをほぼ一直線に最短で結ぶことができ、アドレスバス部分のT分岐部分のみに終端抵抗を入れるだけ、または、終端抵抗がない状態で十分、1.3Gbps程度の伝送レートを持つDDR3規格程度の高速データ伝送を実現することができる。さらに、ＰＣＢの配線領域も小さくすることができる。また、ＢＧＡパッケージ上の配線に関しても、データバス、アドレスバスを素直に、最短長で引くことができ、高速伝送に非常に有利な形をとることができる。このため、高速伝送信号の誤動作をなくし、動作が安定した半導体装置を得ることができ、ひいては安定して動作する電子機器を得ることができる。また、終端抵抗や、ＯＤＴ機能を用いない場合、終端抵抗部や、ＯＤＴ部分での電力消費を回避できるため消費電力を低く抑えることができる効果も期待できる
　なお、特許文献２にはシステムＬＳＩ素子の各辺がパッケージの各辺と平行にならないように、すなわち斜めに配置することが開示されているが、これは大型化したＢＧＡパッケージのＰＣＢへの実装時においてパッケージ自体の反りを抑制する目的の技術であり、本願のようなＩＯ端子の配置は開示されておらず、誤動作のない、高速データ伝送が可能となる効果は認められない。
　（実施形態２）
　図９は、実施形態２に係る半導体装置の模式的な平面図である。本実施形態においては、システムＬＳＩ素子１とＢＧＡ基板２との間に中間インターポーザー６０を配している点が実施形態１とは異なっており、実施形態１と異なっている点を主に以下説明をする。
　本実施形態において、６１は中間インターポーザー６０とＢＧＡ基板２とを接続するワイヤ、６２は中間インターポーザー６０上に設けられた第１のデータバス用ワイヤパッド群、６３は中間インターポーザー６０上に設けられた第２のデータバス用ワイヤパッド群、６４は中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群、１２は第１のデータバスワイヤパッド群６２と第１のデータＩＯ端子群１５とを接続する第１のデータバス、１３は第２のデータバスワイヤ群６３と第２のデータＩＯ端子群１６とを接続する第２のデータバス、１４はアドレスＩＯ端子群および制御信号ＩＯ端子群１７とアドレスバスワイヤパッド群及び制御信号ワイヤパッド群６４とを接続するアドレスバス及び制御信号バスを示している。
　システムＬＳＩ１は中間インターポーザー６０上にフリップチップ実装され、中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群６４が設けられている部分は、システムＬＳＩ１のＩＯセル群１８に対してほぼ平行になるように、長方形の一つの角が切断された形状をなしている。中間インターポーザー６０とＢＧＡ基板２とはワイヤ６１により電気的に接続されている。アドレスＩＯ端子群および制御信号ＩＯ端子群１７からの信号群配線８は、中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群６４から導体ワイヤ６１を通じてほぼ一直線に第１、第２のメモリ素子４、５に接続されるアドレスボール群及び制御信号ボール群11に接続されている。中間インタポーザーは、シリコンで構成されるいわゆるシリコンインターポーザーを用いることも可能である。また、ＢＧＡ基板２上のシステムＬＳＩ１と中間インターポーザー６０、ワイヤ６１全体を包む形で封止樹脂６５により覆われた構造を成している。
　（実施形態３）
　実施形態２では、メモリ素子４、５はＰＣＢ基板３上に配置してＢＧＡ基板２を介して接続した構造を成しているが、ＢＧＡ基板2上にメモリ素子４、５を配したＳｉＰ（システムインパッケージ）、またはＰＯＰ（パッケージオンパッケージ）構造とよばれる構造を形成することが可能である。図１０は、実施形態３に係る半導体装置の模式的な平面図である。本実施形態の半導体装置は、図９で示した実施形態２のボール群９，１０，１１を設けずに、直接ＢＧＡ基板２上にメモリ素子４、５を配置し、信号線群１２，１３，１４とワイヤパッド群６２，６３，６４と、データバス群６、７、８をワイヤ６１を介して接続した構造である。このように、ＢＧＡ基板2上にメモリ素子４、５を配したＳｉＰ、またはＰＯＰ構造とよばれる構造を形成することも可能である。
　（その他の実施形態）
　上記の実施形態は本発明の一つの例示であり、本願発明は上記の例に限定されない。例えば、ＬＳＩやＢＧＡ基板の形状は矩形板状に限られず、五角形板状、六角形板状など多角形板状であればよい。また、ＬＳＩ上のアドレスＩＯ端子群と制御信号ＩＯ端子群とはそれぞれ一つずつであってもよいし、アドレスＩＯ端子群が１つとその両側に制御信号ＩＯ端子群がそれぞれ１つずつあってもよい。
　本発明の半導体装置は、ＢＧＡパッケージ上のＬＳＩ素子とメモリ素子間でデータ伝送をスムーズに実現することができるので、単体、複数のＬＳＩを搭載する半導体装置（例えば、ＢＧＡ、ＭＣＭ，ＳｉＰ）等に有用である。
１　　　システムＬＳＩ素子
２　　　ＢＧＡ基板
３　　　プリント基板
４　　　第１のメモリ素子
５　　　第２のメモリ素子
６　　　第１のデータバス線路
７　　　第２のデータバス線路
８　　　アドレスバス線路及び制御信号線路
９　　　第１のデータバスボール群
１０　　第２のデータバスボール群
１１　　アドレスボール群及び制御信号ボール群
１２　　第１のデータバス
１３　　第２のデータバス
１４　　アドレスバス及び制御信号バス
１５　　第１のデータＩＯ端子群
１６　　第２のデータＩＯ端子群
１７　　アドレスＩＯ端子群及び制御信号ＩＯ端子群
１８　　ＩＯセル
５０　　ボール
５２　　インターフェースピン

Claims (6)

  1. 　半導体集積回路素子と、該半導体集積回路素子を搭載している基板とを備えた半導体装置であって、
    　前記半導体集積回路素子は、多角形の板状であり、
    　前記基板は、多角形の板状であり、
    　前記半導体集積回路素子の所定の機能の信号を入出力するインターフェースピンは、前記半導体集積回路素子の一つの辺に沿って該半導体集積回路素子の外縁部に形成されており、
    　前記半導体集積回路素子の前記一つの辺は、前記基板の辺のうち、前記一つの辺に対して非平行である２辺に隣接しており、
    　前記基板に設けられている電極端子のうち、前記所定の機能の信号を入出力するインターフェースピンと電気的に接続している前記電極端子は、前記半導体集積回路素子の前記一つの辺と、前記基板の前記２辺との間に存している、半導体装置。
  2. 　前記所定の機能の信号を入出力するインターフェースピンは、複数のメモリ用データＩＯ端子、複数の制御信号ＩＯ端子および複数のアドレスＩＯ端子であり、前記半導体集積回路素子の前記一つの辺に沿って、前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記メモリ用データＩＯ端子の順に、又は前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記制御信号ＩＯ端子、前記メモリ用データＩＯ端子の順に存している、請求項１に記載されている半導体装置。
  3. 　前記電極端子のうち、前記アドレスＩＯ端子と電気的に接続している前記電極端子は、前記基板の前記２辺がなしているコーナー部分に存しており、前記メモリ用データＩＯ端子と電気的に接続している前記電極端子は、前記コーナー部分を挟み前記２辺に沿って存している、請求項２に記載されている半導体装置。
  4. 　前記基板の前記２辺がなす角を通り前記半導体集積回路素子の前記一つの辺と直交する線は、前記アドレスＩＯ端子が存する領域を通る、請求項２または３に記載されている半導体装置。
  5. 　前記半導体集積回路素子は、矩形板状である、請求項１から４のいずれか一つに記載されている半導体装置。
  6. 　請求項２から５のいずれか一つに記載されている半導体装置と２つのメモリ素子を備えた電子装置であって、
    　前記２つのメモリ素子は前記基板の前記２辺に隣接して存しており、
    　前記アドレスＩＯ端子と前記２つのメモリ素子のアドレスバス端子との間の配線はＴ分岐形状である、電子装置。
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