WO2011016090A1 - 位相インタポレータ、半導体装置及びその試験方法 - Google Patents

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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present invention relates to a phase interpolator, a semiconductor device, and a test method thereof.
  • a phase interpolator is an external interface of a semiconductor device during actual operation of a semiconductor device such as an LSI (Large Scale Integrated Circuit) (when the semiconductor device is incorporated in a computer device).
  • LSI Large Scale Integrated Circuit
  • IO macro Input Output Macro cell
  • a static signal specifically, two different potentials such as a low level signal and a high level signal are applied to a mixer constituting the phase interpolator.
  • a control switch of the current source is switched by a control signal (digital signal) in a digital-analog converter DAC (Digital Analog Converter) constituting a part of the mixer.
  • DAC Digital Analog Converter
  • the voltage waveform output from the chain circuit constituted by the logic gates is smoothed to a DC voltage by the phase difference-voltage conversion circuit, and the voltage value of this DC voltage is measured. It has been known.
  • a plurality of input terminals are connected to the gate terminals of the P-channel transistors at the time of input confirmation, and a plurality of input signals whose phases are shifted from each other are respectively applied to the input terminals. It is known to identify whether there is an input failure.
  • the phase interpolator is a circuit that generates a signal of a desired phase in an IO macro (Input Output Macro cell) that is an input / output circuit cell of the external interface of the semiconductor device.
  • IO macro Input Output Macro cell
  • Proper testing is important.
  • function test for the phase interpolator only a static low level signal and a high level signal are applied to the differential circuit, so that only a static operation can be confirmed. In other words, the dynamic operation including the delay of the operation signal and the inclination of the waveform cannot be verified only by the function test.
  • An object of the present invention is to provide a phase interpolator suitable for a dynamic operation test.
  • the disclosed phase interpolator includes a plurality of test selectors, a plurality of selectors, a plurality of mixers, an output circuit, and a detection circuit.
  • the plurality of test selectors are provided corresponding to the plurality of selectors, each of which receives a plurality of test input signals having different phases, and each of the plurality of test selectors receives one of the plurality of test input signals according to the first control signal. Output.
  • Each of the plurality of selectors receives a predetermined input signal having a different phase and a test input signal output from the corresponding test selector, and each of the selectors corresponds to the input signal in accordance with the second control signal.
  • One of the test input signals output from the is output.
  • the plurality of mixers are provided corresponding to the plurality of selectors, and the outputs of the selectors corresponding to each of the mixers are input, and an output signal obtained by synthesizing the signals weighted to the outputs of the corresponding selectors according to the third control signal is output.
  • the output circuit outputs output signals output from the plurality of mixers.
  • the detection circuit detects a change in the amplitude of the output signal output from the plurality of mixers.
  • phase interpolator it is possible to verify the dynamic operation including the delay of the operation signal, the inclination of the waveform, and the like, and it is possible to perform a test almost in accordance with the actual system operation of the phase interpolator.
  • phase interpolator It is a figure which shows an example of the semiconductor device containing a phase interpolator. It is a figure which shows an example of a phase interpolator. It is a figure which shows an example of a mixer. It is operation
  • FIG. 1 is a diagram illustrating an example of a semiconductor device including a phase interpolator.
  • the semiconductor device of FIG. 1 includes semiconductor integrated circuit devices (hereinafter referred to as LSI chips) 100 and 200, and a transmission line 300 connecting them.
  • An LSI chip 100 that transmits an input signal includes an output terminal 102 connected to an output buffer circuit 101.
  • the LSI chip 200 that receives an input signal includes an input terminal 201.
  • the transmission line 300 connects between the output terminal 102 and the input terminal 201.
  • the LSI chip 100 transmits input data from the output buffer circuit 101 to the LSI chip 200 via the transmission path 300.
  • the input data is, for example, a serial signal transmitted by a so-called embedded system in which a clock is embedded in the data.
  • the LSI chip 200 includes an IO macro 202 and a processing circuit 208.
  • the IO macro 202 is an input circuit cell, extracts data and edges, in other words, a clock from the input signal received from the LSI chip 100, and inputs them to the processing circuit 208.
  • the processing circuit 208 is a circuit that executes a predetermined process on the input signal.
  • the IO macro 202 includes an input buffer circuit 203, a data output circuit 204, an edge output circuit 205, a PLL (Phase Locked Loop) 206, and a phase interpolator (PI) 207.
  • PLL Phase Locked Loop
  • Input data transmitted via the transmission path 300 is input to the input buffer circuit 203 via the input terminal 201.
  • the input buffer circuit 203 inputs the received input data to the data output circuit 204 and the edge output circuit 205.
  • the PLL 206 generates four-phase clock signals and supplies them to the phase interpolator 207.
  • the four-phase clock signals are clocks having phases of 0 °, 90 °, 180 °, and 270 °, respectively.
  • a clock having a phase of 0 ° is a signal having a phase of 0 °.
  • a phase 90 ° clock is a signal whose phase is shifted by 90 ° from a phase 0 ° clock. The same applies to other signals.
  • the phase interpolator 207 generates a four-phase signal ⁇ , a signal ( ⁇ + 90 °), a signal ( ⁇ + 180 °), and a signal ( ⁇ + 270 °) based on the four-phase clock signal input from the PLL 206.
  • the signal ⁇ is a signal having a phase of ⁇ °.
  • the phase ⁇ is a desired phase that is determined according to the phase of the input data. The same applies to other signals.
  • the phase interpolator 207 supplies the signal ( ⁇ + 90 °) and the signal ( ⁇ + 270 °) to the data output circuit 204.
  • the phase interpolator 207 supplies the signal ⁇ and the signal ( ⁇ + 180 °) to the edge output circuit 205.
  • the data output circuit 204 extracts data from the input data in accordance with the signal ( ⁇ + 90 °) and signal ( ⁇ + 270 °) supplied from the phase interpolator 207 and outputs the data to the processing circuit 208.
  • the edge output circuit 205 extracts an edge from the input data according to the signal ⁇ and the signal ( ⁇ + 180 °) supplied from the phase interpolator 207 and outputs the edge to the processing circuit 208.
  • the processing circuit 208 executes processing of the input data in synchronization with the input edge, that is, the clock.
  • FIG. 2 is a diagram illustrating an example of a phase interpolator.
  • a minute amplitude detection circuit 8 a result storage circuit 9, a weighting signal generation circuit 10, and a control circuit 20.
  • the phase interpolator of FIG. 2 uses two reference signals having different phases as predetermined input signals having different phases, and generates a signal having a desired phase by mixing these two reference signals. For example, a signal having a phase of 45 ° is generated by mixing a reference signal having a phase of 0 ° and a reference signal having a phase of 90 ° with equal weights. The mixing will be described later.
  • reference signals having phases of 0 ° and 90 ° are used as two reference signals having different phases.
  • the reference signal having a phase of 0 ° is a signal having a phase advance amount of 0 °.
  • the reference signal having a phase of 90 ° is a signal having a phase advance amount shifted by 90 ° with respect to the reference signal having a phase of 0 °. Therefore, in the phase interpolator of FIG. 2, two selectors 21 and 22, two test selectors 31 and 32, and two mixers 41 and 42 are provided.
  • the number of selectors and the like is not limited to two as will be described later.
  • the mixers 41 and 42 are realized by a differential circuit, as will be described later. For this reason, when a reference signal having a lead angle of 0 ° is input to the mixer 41, a signal having a phase of 180 °, which is a phase opposite to the phase of the reference signal having a phase of 0 °, is also input simultaneously. . Similarly, a reference signal having a phase of 90 ° is input to the mixer 41, and at the same time, a signal having a phase of 270 ° that is opposite to the phase of the reference signal having a phase of 90 ° is also input.
  • a mixer 41 is simply input with a reference signal having a phase of 0 ° and a signal having a phase of 180 ° that is opposite to the phase of the reference signal having a phase of 0 °. 41 is “a reference signal having a phase of 0 ° is input”.
  • the phase interpolator in FIG. 2 is a phase interpolator that supplies the signal ⁇ and the signal ( ⁇ + 180 °) to the edge output circuit 205, for example. Therefore, as the phase interpolator 207, in addition to the phase interpolator of FIG. 2, a phase interpolator that supplies the signal ( ⁇ + 90 °) and the signal ( ⁇ + 270 °) to the data output circuit 204 is provided. In other words, the phase interpolator 207 includes two phase interpolators of FIG.
  • the input buffer circuit 11 is an input circuit that inputs an input signal to the selector 21, the input buffer circuit 11 is provided corresponding to the selector 21. Since the input buffer circuit 12 is an input circuit that inputs an input signal to the selector 22, the input buffer circuit 12 is provided corresponding to the selector 22. On the other hand, the input buffer circuits 13 and 14 are input circuits for inputting test input signals to the test selectors 31 and 32.
  • the input buffer circuit 11 supplies a reference signal having a phase different from the signal supplied from the input buffer circuit 12 as a predetermined input signal to the selector 21 corresponding to the phase among the two selectors 21 and 22. To do.
  • the input buffer circuit 11 supplies a test reference signal having a phase different from the signals supplied from the input buffer circuits 12 to 14 to each of the plurality of test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 11 receives a reference signal having a predetermined phase or a test reference signal, inputs the input reference signal to the selector 21 as an input signal, and inputs the input test reference signal. This is an input circuit for inputting to the test selectors 31 and 32 as test input signals.
  • the input buffer circuit 11 supplies the input reference signal having a phase of 0 ° as an input signal to one input terminal of the selector 21 corresponding to the phase of 0 °.
  • the input buffer circuit 11 supplies the input test reference signal having a phase of 0 ° to each of the test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 11 receives the test signal test1 which is a part of the second control signal.
  • the second control signals are test signals test 1 to test 4 and are input from the control circuit 20.
  • the test signals test1 to test4 will be described later.
  • the input buffer circuit 12 is a circuit similar to the input buffer circuit 11.
  • the input buffer circuit 12 supplies a reference signal having a phase different from the signal supplied from the input buffer circuit 11 as a predetermined input signal to the selector 22 corresponding to the phase of the two selectors 21 and 22. To do. Further, the input buffer circuit 12 supplies a test reference signal having a phase different from the signal supplied from the input buffer circuits 11, 13, and 14 to each of the plurality of test selectors 31 and 32 as a test input signal. .
  • the input buffer circuit 12 supplies the input reference signal having a phase of 90 ° as an input signal to one input terminal of the selector 22 corresponding to the phase of 0 °.
  • the input buffer circuit 12 supplies the input test reference signal having a phase of 90 ° to each of the test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 12 receives a test signal test2 which is a part of the second control signal.
  • the input buffer circuit 13 supplies a test reference signal having a phase different from the signal supplied by the input buffer circuits 11, 12, and 14 to each of the plurality of test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 13 is an input circuit that receives a test reference signal having a predetermined phase and inputs the input test reference signal to the test selectors 31 and 32 as a test input signal. is there.
  • the input buffer circuit 13 supplies the input test reference signal having a phase of 180 ° to each of the test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 13 receives a test signal test3 that is a part of the second control signal.
  • the input buffer circuit 14 is a circuit similar to the input buffer circuit 13.
  • the input buffer circuit 13 supplies a test reference signal having a phase different from the signal supplied from the input buffer circuits 11 to 13 to each of the plurality of test selectors 31 and 32 as a test input signal.
  • the input buffer circuit 14 supplies the input test reference signal having a phase of 270 ° to each of the test selectors 31 and 32 as a test input signal.
  • the test signal test4 which is a part of the second control signal, is input to the input buffer circuit.
  • the input buffer circuits 11 to 14 input signals having phases opposite to each other to the mixers 41 and 42 which are differential circuits during the test. For example, when a test input signal having a phase of 0 ° from the input buffer circuit 11 is input to the mixer 41 during the test, a test input signal having a phase opposite to that of 180 ° is input to the mixer. There is a need. In this case, a test input signal having a phase of 180 ° from the input buffer circuit 13 is input to the mixer 42. By providing the input buffer circuits 11 to 14, various phases can be tested.
  • the reference signals having different phases are signals having advance amounts of 0 ° and 90 °, respectively.
  • the reference signal is not a normal clock signal (square wave), but has a waveform substantially equal to a sine wave, as will be described later with reference to FIGS.
  • the reference signal is formed, for example, by smoothing the waveform of the clock signal (square wave) from the PLL in the preceding circuit of the input buffer circuit 11 of the phase interpolator.
  • the test reference signals having different phases are signals having advance amounts of phases 0 °, 90 °, 180 °, and 270 °, respectively.
  • the test reference signal is a signal similar to the reference signal, and has a waveform substantially equal to a sine wave.
  • the phase interpolator particularly the mixers 41 and 42, can be tested in accordance with the operating environment during actual system operation.
  • the test reference signal is formed, for example, by smoothing the waveform of the clock signal (square wave) from the PLL in the preceding circuit of the input buffer circuit 11 of the phase interpolator.
  • the test selectors 31 and 32 select a pair (two) of signals having opposite phases (180 ° different phases) from among four types of signals having advance amounts of different phases and use them for the test.
  • the frequency of these different phase signals is made equal to the frequency of the signals during system operation.
  • the frequency of the signal during system operation is determined by the standard of the semiconductor device.
  • test selector 31 is a circuit for inputting a test input signal to the selector 21, it is provided corresponding to the selector 21. Since the test selector 32 is a circuit that inputs a test input signal to the selector 22, the test selector 32 is provided corresponding to the selector 22.
  • Test input signals having different phases are input to the test selector 31.
  • the test selector 31 outputs a test input signal according to a part of the first control signal.
  • the first control signals are selection signals sel 1 and sel 2 and are input from the control circuit 20.
  • the selection signals sel1 and sel2 are, for example, 2-bit signals. The selection signals sel1 and sel2 will be described later.
  • the test selector 31 outputs one of the input test reference signals having a phase of 0 °, 90 °, 180 °, and 270 ° in accordance with the first control signal (selection signal sel1), and the corresponding selector 21 is supplied to the other input terminal.
  • Test input signals having different phases are input to the test selector 32.
  • the test selector 32 outputs a test input signal in accordance with a part of the first control signal.
  • the test selector 32 outputs one of the input test reference signals having a phase of 0 °, 90 °, 180 °, and 270 ° in accordance with the first control signal (selection signal sel2), and the corresponding selector 22 is supplied to the other input terminal.
  • a test input signal having a phase of 0 ° from the test selector 31 is supplied to the selector 21 during the test.
  • a test input signal having a phase of 180 ° which is an opposite phase needs to be input to the mixer 42.
  • the selector 21 is provided corresponding to the test selector 31 or the mixer 41.
  • the selector 22 is provided corresponding to the test selector 32 or the mixer 42.
  • the selector 21 receives an input signal (differential signal) from the input buffer circuit 11 and a test input signal (differential signal) from the selector 31.
  • the selector 21 outputs one of the test input signals output from the test selector 31 corresponding to the input signal in accordance with a part of the second control signal.
  • the selector 22 receives an input signal (differential signal) from the input buffer circuit 12 and a test input signal (differential signal) from the selector 31.
  • the selector 22 outputs one of the test input signals output from the test selector 32 corresponding to the input signal in accordance with a part of the second control signal.
  • the mixer 41 is provided corresponding to the selector 21.
  • the output a of the corresponding selector 21 is input to the mixer 41.
  • the mixer 41 outputs a signal weighted to the output a of the corresponding selector 21 in accordance with the third control signal.
  • the mixer 42 is provided corresponding to the selector 22.
  • the output b of the corresponding selector 22 is input to the mixer 42.
  • the mixer 42 outputs a signal weighted to the output b of the corresponding selector 22 in accordance with the third control signal.
  • the third control signals are weighting signals c0 and c90 and are input from the weighting signal generation circuit 10.
  • the weighting signals c0 and c90 will be described later.
  • the weighting signal c0 is input to the mixer 41 corresponding to the reference signal having an advance amount of phase 0 °.
  • the output a of the selector 21 is a signal weighted (adjusted) according to the weighting signal c0 and output from the mixer 41.
  • the mixer 42 corresponding to the reference signal having the advance amount of the phase 90 outputs a weighted signal to the output b of the selector 22 in accordance with the weighting signal c90.
  • the output terminals of the two mixers 41 and 42 are electrically connected to each other.
  • the output signal e is a signal obtained by synthesizing the output before synthesis of the mixer 41 and the output before synthesis of the mixer 42.
  • the output signal e is input to the amplifier circuit 6 and the minute amplitude detection circuit 8. These signals will be described later with reference to FIGS.
  • a capacitor 5 having a predetermined capacitance is connected in parallel to a signal line to which the output terminals of the two mixers 41 and 42 are connected in common and the output signal e is output according to the time constant of the output frequency. Connected to.
  • the current that is the output signal e from the two mixers 41 and 42 charges the capacitor 5.
  • the capacitor 5 may be provided inside the minute amplitude detection circuit 8.
  • the output circuit block is an output circuit block of the phase interpolator, and outputs signals output from the output terminals of the mixers 41 and 42 as output signals of the phase interpolator.
  • the output circuit block includes an amplifier circuit 6 and an output buffer circuit 7.
  • the output circuit is a circuit that operates during an actual system operation and does not operate during a test. Note that the output circuit may also operate during a test.
  • the amplifying circuit 6 amplifies the output signal e, which is the combined output of the mixers 41 and 42, and inputs it to the output buffer circuit 7.
  • the output buffer circuit 7 takes in the output signal e amplified by the amplifier circuit 6 and drives it as an output signal of the phase interpolator.
  • the detection circuit block is an error detection circuit block of a phase interpolator, detects fluctuations in the amplitude of signals output from the output terminals of a plurality of mixers, and outputs an error signal.
  • the detection circuit block includes a minute amplitude detection circuit 8 and a result storage circuit 9.
  • the detection circuit block is a circuit block that does not operate during system operation but operates during testing.
  • the minute amplitude detection circuit 8 detects fluctuations in the amplitude of the output signal e that is the combined output of the mixers 41 and 42.
  • the minute amplitude detection circuit 8 includes a comparison circuit.
  • the minute amplitude detection circuit 8 compares the output signal e of the mixers 41 and 42 with a threshold value, and generates an error signal when the output signal e is larger than the threshold value, and outputs the error signal to the result storage circuit 9. To do.
  • the error signal is set to “1” when the output signal e is larger than a threshold value, for example. In other cases, no error signal is generated (set to “0”).
  • the threshold is set in advance. The threshold value can be determined empirically.
  • the voltage signal Vref is used as the threshold value. For this purpose, the voltage signal Vref is input to the minute amplitude detection circuit 8.
  • the minute amplitude detection circuit 8 compares the absolute value of the output signal e of the mixers 41 and 42 with a threshold value. This is because the value of the output signal e takes a positive value or a negative value depending on the outputs of the two mixers. Thus, an error signal can be generated when the amplitude of the output signal e is larger than a predetermined value (threshold value).
  • the result storage circuit 9 includes a holding circuit such as a flip-flop circuit.
  • the result storage circuit 9 takes in the error signal from the minute amplitude detection circuit 8.
  • the result storage circuit 9 once captures the error signal and holds it until it is reset.
  • the result storage circuit 9 continues to output the error signal as the result output f.
  • the result output f indicates the test result of the phase interpolator in the function test.
  • the weighting signal generation circuit 10 is a signal generation circuit that generates a third control signal.
  • the third control signals are weighting signals c0 and c90 that determine the phase of the output signal output from the output circuit during system operation.
  • a signal having a phase of 45 ° is generated from a reference signal having a phase of 0 ° and a reference signal having a phase of 90 °.
  • the weighting signals c0 and c90 to the mixer 41 and the mixer 42 are made equal.
  • the reference signal having a phase of 0 ° input to the mixer 41 and the reference signal having a phase of 90 ° input to the mixer 42 are synthesized at an equal ratio, and an output signal e having a phase of 45 ° is generated.
  • the weighting signals c0 and c90 are set to predetermined values determined according to the phase advance amount set in the output signal of the output buffer circuit 7. Therefore, the values of the weighting signals c0 and c90 take various values.
  • the weighting signals c0 and c90 are values for selecting two mixers to be tested. Accordingly, the weighting signals c0 and c90 to the two mixers 41 and 42 to be tested are made equal (1: 1).
  • the control circuit 20 generates first control signals sel1 and sel2 and second control signals test1 to test4.
  • the control circuit 20 may be formed integrally with the weighting signal generation circuit 10.
  • the first control signal and the second control signal may be generated by separate control circuits.
  • the selection signals sel1 and sel2 that are the first control signals are signals for selecting one of the two test input signals during the test.
  • the selection signals sel1 and sel2 are set to predetermined values during the test, as will be described later.
  • the selection signal sel1 is input to the test selector 31 and controls it.
  • the selection signal sel2 is input to the test selector 32 and controls it.
  • Test signals test1 to test4 that are second control signals are signals for the input buffer circuits 11 to 14 to output the reference signal as an input signal and stop the output to the test selector during system operation.
  • Test signals test1 to test4, which are second control signals are signals for selecting a test input signal output from a test selector to which the selector corresponds during testing.
  • the test signals test1 to test4 are 2-bit signals having a value of 00, 01, 11, or 01.
  • the test signals test1 to test4 can be generated using, for example, a TMS (Test Mode Select) signal in a JTAG signal defined by IEEE1149.1.
  • the test signal test1 is input to the input buffer circuit 11 and the selector 21 and controls them.
  • the test signal test2 is input to the input buffer circuit 12 and the selector 22 and controls them.
  • the test signal test3 is input to the input buffer circuit 13 and controls it.
  • the test signal test4 is input to the input buffer circuit 14 and controls it.
  • the test signals test1 to test4 are set to, for example, “0”, that is, “non-test state”.
  • the input buffer circuit 11 inputs the phase 0 reference signal to the corresponding selector 21.
  • the input buffer circuit 12 inputs a reference signal having a phase of 90 ° to the corresponding selector 22.
  • none of the input buffer circuits 11 to 14 inputs a signal to the test selectors 31 and 32.
  • the combination of the two reference signals may be a combination of phase 90 ° and phase 180 °, phase 180 ° and phase 270 °, phase 270 ° and phase 0 °.
  • the selection signals sel1 and sel2 may take any value.
  • the two test selectors 31 and 32 practically do not output a signal because there is no signal input from the input buffer circuits 11 to 14.
  • the weighting signals c0 and c90 are set to predetermined values determined according to the phase advance amount set in the output signal of the output buffer circuit 7.
  • the two mixers 41 and 42 output signals weighted to the outputs a and b of the corresponding selectors 21 and 22.
  • an output signal e obtained by synthesizing signals weighted to the outputs a and b is amplified and output from the output buffer circuit 7.
  • the test signals test 1 to test 4 are set to “1”, that is, “test state”, for example.
  • the input buffer circuit 11 inputs a test reference signal having an advance amount of phase 0 ° to the test selectors 31 and 32.
  • the input buffer circuit 12 inputs a test reference signal having an advance amount of 90 ° to the test selectors 31 and 32.
  • the input buffer circuit 13 inputs a test reference signal having a phase advance amount of 180 ° to the test selectors 31 and 32.
  • the input buffer circuit 14 inputs a test reference signal having a phase advance amount of 270 ° to the test selectors 31 and 32.
  • the selector 21 outputs the test input signal output from the corresponding test selector 31.
  • the selector 22 outputs the test input signal output from the corresponding test selector 32.
  • the selection signals sel1 and sel2 are set to any value of 00, 01, 11, and 10.
  • the two test selectors 31 and 32 output the test input signals as described above.
  • the selection signals sel1 and sel2 output test input signals having opposite phases as described above.
  • the selection signals sel1 and sel2 are set so that the two test selectors 31 and 32 output test input signals having opposite phases.
  • the two selectors 21 and 22 corresponding to the two test selectors 31 and 32 output the test input signals output by the two test selectors 31 and 32.
  • the outputs a and b of the two selectors 21 and 22 are set in opposite phases.
  • the weighting signals c0 and c90 are set to predetermined values.
  • the two mixers output the test input signals output by the two selectors.
  • the two mixers 41 and 42 output signals that are weighted equally to the outputs a and b of the corresponding test selectors 31 and 32.
  • the detection circuit outputs an error signal when the absolute value of the output signal e obtained by combining the signals weighted to the outputs a and b is larger than the threshold value.
  • FIG. 3 is a diagram illustrating an example of a phase interpolator mixer.
  • the mixers 41 and 42 each include two differential circuits (differential pairs) using eight MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), eight current sources, and eight control switches. The number of current sources and control switches is arbitrarily changed depending on the resolution when an arbitrary phase signal is generated.
  • Two differential circuits correspond to the mixers 41 and 42. Therefore, the mixers 41 and 42 are integrally formed as shown by a dotted line in FIG. In FIG. 3, the amplifier circuit 6 is also shown, and the capacitor 5 is omitted.
  • the two differential circuits include a first differential circuit including resistors R1 and R2 which are loads common to these, N-channel MOS transistors (FETs) M1 and M2, and a second differential circuit including M3 and M4.
  • An input signal IN1 is applied to the gate electrode of M1.
  • the input signal IN2 is applied to the gate electrode of M2
  • the input signal IN3 is applied to the gate electrode of M3
  • the input signal IN4 is applied to the gate electrode of M4.
  • IN1B is an inverted signal of IN1.
  • IN2B is an inverted signal of IN2.
  • the differential outputs OUT and OUTB are connected to the connection points of the resistors R1 and R2 and M1, M2, M3, and M4.
  • the differential outputs OUT and OUTB are input to the amplifier circuit 6 and the minute amplitude detection circuit 8.
  • IN1 is a reference signal having a phase of 0 ° or a test reference signal (hereinafter referred to as a reference signal)
  • IN1B is a signal having a phase of 180 ° (reference signal), etc.
  • IN2 is a reference signal having a phase of 90 °
  • IN2B is a signal (reference signal) having a phase of 270 °.
  • IN1 is the output a of the selector 21
  • IN1B is a signal having a phase opposite to that of the output a
  • IN2 is an output b of the selector 22
  • IN2B is a signal having a phase opposite to that of the output b.
  • the eight current sources include M13 to M20.
  • a bias voltage Bias is applied to the gate electrodes of M13 to M20.
  • a ground potential is connected to the source electrodes of M13 to M20.
  • Control switches including M5 to M12 corresponding to the current sources are connected between the drain electrodes of the current sources M13 to M20 and the first and second differential circuits.
  • the first differential circuit is driven by current sources M13, M15, M17, and M19.
  • the second differential circuit is driven by current sources M14, M16, M18, and M20.
  • the eight control switches include M5 to 12 provided corresponding to the eight current sources.
  • a 4-bit control signal PIcode [3: 0] is applied to the gate electrodes of the control switches M5, M7, M9, and M11.
  • Each bit of PIcode [3: 0] is applied to any one of control switches M5, M7, M9, and M11 associated in advance.
  • the bit of PIcode [3] is applied to the control switch M5, the bit of PIcode [2] is applied to the control switch M7, the bit of PIcode [1] is applied to the control switch M9, and PIcode [0 ] Bit is applied to the control switch M11.
  • a 4-bit control signal PIcodeB [3: 0] is applied to the gate electrodes of the control switches M6, M8, M10, and M12.
  • Each bit of PIcodeB [3: 0] is applied to any one of control switches M6, M8, M10, and M12 associated in advance.
  • the bit of PIcodeB [3] is applied to the control switch M6, the bit of PIcodeB [2] is applied to the control switch M8, the bit of PIcodeB [1] is applied to the control switch M10, and PIcodeB [0] ] Bit is applied to the control switch M12.
  • PIcodeB [3: 0] is an inverted signal of PIcode [3: 0].
  • PIcodeB [3: 0] and PIcode [3: 0] are weighting signals c0 and c90 input from outside the mixers 41 and 42, respectively.
  • Control switches M5 and M6, M7 and 8, M9 and M10, and M11 and M12 are paired. Therefore, signals having an inversion relationship with each other are applied to the gate electrodes of the control switches to be paired. Thus, when one of the paired control switches is on, the other is off.
  • the mixers 41 and 42 are controlled as follows.
  • the output a of the selector 21 which is a reference signal having a phase of 0 ° is applied to IN1
  • a signal having a phase opposite to that of the output a is applied to IN1B
  • the output b of the selector 22 which is a reference signal having a phase of 90 °, is applied to IN2
  • a signal having a phase opposite to that of the output b is applied to IN2B.
  • PIcode [3: 0] supplied to the control switches M5, M7, M9, and M11 corresponding to the first differential circuit is (1, 1, 0, 0)
  • the second differential PIcodeB [3: 0] supplied to the control switches M6, M8, M10, and M12 corresponding to the circuit is set to (0, 0, 1, 1). This is equivalent to making the weighting signal c0 to IN1 equal to the weighting signal c90 to IN2.
  • PIcode [3: 0] is set to (1, 1, 1, 0)
  • PIcodeB [3: 0] is set to (0, 0, 0, 1). This is equivalent to setting the weighting signal c0 to IN1 and the weighting signal c90 to IN2 as the weight 3: 1 and the weighting signal c180 to IN1B and the weighting signal c270 to IN2B as the weight “0”.
  • phase of the output signal of the phase interpolator is directly affected by the operating characteristics of the MOSFETs that are the circuit elements of the mixers 41 and 42, such as delay, current-voltage characteristics, and frequency characteristics. It is therefore important to test the dynamic characteristics of the mixers 41 and 42 in particular.
  • FIG. 4 and 5 are operation explanatory diagrams at the time of testing the phase interpolator.
  • FIG. 4 shows a case where the dynamic characteristic of the phase interpolator is normal
  • FIG. 5 shows a case where the dynamic characteristic of the phase interpolator is abnormal.
  • “output before mixing of the mixer 41” represents a single output of the mixer 41 when it is assumed that the output of the mixer 41 is not combined with the output of the mixer 42.
  • “Output before synthesis of the mixer 42” represents a single output of the mixer 42 when it is assumed that the output of the mixer 42 is not synthesized with the output of the mixer 41.
  • the “output before synthesis of the mixer 41” and “output before synthesis of the mixer 42” are signals that cannot actually be obtained as outputs.
  • output after mixing (output signal) e represents an output after the output of the mixer 41 and the output of the mixer 42 are combined.
  • the “mixer-combined output e” is a signal actually obtained as an output.
  • the “output before synthesis of the mixer 41” and “output before synthesis of the mixer 42” are shown for explaining the change in the level of the “output e after mixing”. “The output before the synthesis of the mixer 41” and “the output before the synthesis of the mixer 42” are basically signals having opposite phases.
  • the output before the synthesis of the mixer 41 is not a normal clock signal, that is, a square wave, but a waveform substantially equal to a sine wave as shown by a one-dot chain line in FIG. This is because the signal input to the mixer 41 has a waveform substantially equal to a sine wave as described above.
  • the“ output before the synthesis of the mixer 42 ” is not a normal clock signal, that is, a square wave, but a waveform almost equal to a sine wave as shown by a one-dot chain line in FIG.
  • test signals test1 to test4 1.
  • the input buffer circuits 11 to 14 input test reference signals having phases of 0 °, 90 °, 180 °, and 270 ° to the test selectors 31 and 32.
  • the weighting signals c0 and c90 are set so that the weights of the outputs a and b of the selector 21 and the selector 22 are equal.
  • the mixers 41 and 42 corresponding to the selectors 21 and 22 are selected as direct test targets. Actually, the selectors 21 and 22, the corresponding test selectors 31 and 32, and the input buffer circuits 11 and 12 are directly tested.
  • the selection signals sel1 and sel2 are switched.
  • the selection signals sel1 and sel2 are further switched.
  • the test is performed in this state.
  • the selection signals sel1 and sel2 are further switched.
  • the output before synthesis of the mixer 41 is a signal of phase 0 °
  • the output before synthesis of the mixer 42 is a signal of phase 180 °.
  • the output before the synthesis of the mixer 41 and the output before the synthesis of the mixer 42 have opposite phases as shown in FIG. Therefore, the voltage level of the output signal e obtained by combining the outputs of the mixer 41 and the mixer 42 is “0”.
  • the minute amplitude detection circuit 8 outputs 0 (No_Error) as the result output f to the result storage circuit 9 because the output signal e is smaller than the threshold value.
  • the result storage circuit 9 outputs the result output f (No_Error) as the test result of the phase interpolator.
  • the output before synthesis of the mixer 41 is 0 °
  • the output before synthesis of the mixer 42 is a signal shifted from the phase of 180 °.
  • the output before the synthesis of the mixer 41 and the output before the synthesis of the mixer 42 do not have opposite phases as shown in FIG. Accordingly, the voltage level of the output signal e obtained by synthesizing the outputs of the mixer 41 and the mixer 42 does not become “0” but becomes a positive value or a negative value according to the degree of abnormality.
  • the minute amplitude detection circuit 8 outputs 1 (Error) as the result output f to the result storage circuit 9 because, for example, the output signal e is larger than the threshold value.
  • the result storage circuit 9 outputs a result output f (Error) as a test result of the phase interpolator.
  • the dynamic characteristic of the phase interpolator is abnormal. Specifically, it can be verified that any of the input buffer circuits 11 and 12, the test selectors 31 and 32, the selectors 21 and 22, and the mixers 41 and 42 is abnormal.
  • FIG. 6 is a diagram illustrating another example of the phase interpolator.
  • the phase interpolator of FIG. 6 uses four reference signals having different phases as predetermined input signals having different phases. In practice, two reference signals having phases closer to the desired phase are used in the mixing of the four reference signals. As four reference signals having different phases, reference signals having phases of 0 °, 90 °, 180 °, and 270 ° are used.
  • the number of test reference signals having different phases is a number corresponding to the reference signals having different phases.
  • signals having different phases are input. Specifically, four signals with phases of 0 °, 90 °, 180 °, and 270 ° are input, and two signals with opposite phases (phases that differ by 180 °) are selected from these signals for testing. Used.
  • Test signals test1 to test4 are input to the four input buffer circuits 11 to 14 as second control signals, respectively.
  • Test signals test1 to test4 are input to the four selectors 21 to 24 as second control signals, respectively.
  • Selection signals sel1 to sel4 are input to the four test selectors 31 to 34 as first control signals, respectively.
  • Weighting signals c0, c90, c180, and c270 are input to the four mixers 41 to 44 as third control signals, respectively.
  • Test signals test 1 to test 4 and selection signals sel 1 to sel 4 are generated by the control circuit 20.
  • the weighting signals c0, c90, c180 and c270 are generated by the weighting signal generation or the circuit 10.
  • each of the input buffer circuits 11 to 14 is an input circuit for inputting an input signal to the selectors 21 to 24, it is provided corresponding to the selectors 21 to 24.
  • the test selectors 31 to 34 are input circuits for inputting test input signals to the test selectors 31 to 34, they are provided corresponding to the selectors 21 to 24.
  • the input buffer circuits 13 and 14 of the phase interpolator in FIG. 6 are circuits similar to the input buffer circuit 11 or 12 of the phase interpolator in FIG.
  • test selectors 31 and 32 of the phase interpolator of FIG. 6 are the same circuits as the test selectors 31 and 32 of the phase interpolator of FIG.
  • the mixer 41 outputs a signal weighted according to the weighting signal c0 to the output a of the corresponding selector 21 in accordance with the third control signal (weighting signal c0).
  • the mixer 42 outputs a signal weighted according to the weighting signal c90 to the output b of the corresponding selector 22 in accordance with the third control signal (weighting signal c90).
  • phase interpolator mixers 43 and 44 in FIG. 6 are circuits similar to the phase interpolator mixer 41 or 42 in FIG.
  • the mixer 43 outputs a signal weighted according to the weighting signal c180 to the output c of the corresponding selector 23 in accordance with the third control signal (weighting signal c180).
  • the mixer 44 outputs a signal weighted according to the weighting signal c270 to the output d of the corresponding selector 24.
  • the output terminals of the four mixers 41 to 44 are electrically connected to each other. As a result, the output signal e becomes a signal obtained by synthesizing the outputs before synthesis of these mixers 41 to 44.
  • the signal is input to the corresponding selectors 21 to 24, and no signal is output to the test selectors 31 to 34. Since the selection signals sel1 to sel4 do not have inputs to the test selectors 31 to 34, any value may be taken.
  • the weighting signals c0, c90, c180, and c270 are set to predetermined values that are determined according to the phase that the output signal of the output buffer circuit 7 takes.
  • the mixers 41 to 44 output signals weighted to the outputs a to d of the corresponding selectors 21 to 24, respectively.
  • an output signal e obtained by synthesizing signals weighted to the outputs a to d is amplified and output from the output buffer circuit 7.
  • the four selectors 21 to 24 output outputs a to d in parallel.
  • the phase to be taken by the output signal of the output buffer circuit 7 is generated using two reference signals having phases closer thereto. For example, as described above, a signal having a phase of 45 ° is generated from a reference signal having a phase of 0 ° and a reference signal having a phase of 90 °.
  • the mixers 41 to 44 are provided with the weighting signals c0, c90, c180 and c270 necessary for generating a signal having a phase of 45 °, and a signal obtained by synthesizing the output a and the output b with equal weighting has a phase of 45 ° Output as output signal e.
  • the weighting signals c0 and c90 to the mixer 41 and the mixer 42 are made equal, and the weighting signals c180 and c270 to the mixer 43 and the mixer 44 are set to the weight “0”.
  • the phase 0 ° signal (output a) input to the mixer 41 and the phase 90 ° signal (output b) input to the mixer 42 are synthesized at an equal ratio, and the phase 180 input to the mixer 43 is combined.
  • the signal (output c) of ° and the signal (output d) of phase 270 ° input to the mixer 44 are not affected by the output signal e.
  • an output signal e having a phase of 45 ° is generated and output from the output buffer circuit 7.
  • a signal that is a reference signal is input to the test selectors 31 to 34 as a test input signal, and no signal is output to the selectors 21 to 24.
  • the selection signals sel1 to sel4 are set to the following predetermined values.
  • the weighting signals c0, c90, c180, and c270 are set to the following predetermined values.
  • the mixers 41 to 44 output signals weighted to the outputs a to d of the corresponding selectors 21 to 24, respectively.
  • an output signal e obtained by synthesizing signals weighted to the outputs a to d is amplified and output from the output buffer circuit 7.
  • test phase having a reverse phase of 180 ° is used.
  • An input signal needs to be output from one of the mixers 42 to 44.
  • a test input signal having a phase of 180 ° from the input buffer circuit 13 is output from any of the mixers 42 to 44 via any one of the test selectors 32 to 34 and any one of the selectors 22 to 24. Is output from
  • the two test selectors selected from the four test selectors 31 to 34 output test input signals having phases opposite to each other.
  • the selection signals sel1 to sel4 are set such that the two test selectors output test input signals having opposite phases.
  • the two selectors corresponding to the two selected test selectors output the test input signals output by the two test selectors.
  • the two selectors that output the test input signals and the two mixers corresponding to these are the selectors and mixers that are the test targets.
  • the weighting signals c0, c90, c180, c270 are values for selecting two mixers to be tested.
  • the weighting signals corresponding to the two mixers to be tested are made equal, and the weighting signals corresponding to the other two untested mixers are set to “0”.
  • weighting signals c0 and c90 to mixer 41 and mixer 42 are equal (1: 1) and weighting signals c180 and c270 to mixer 43 and mixer 44 are weighted. It is set to “0”.
  • the two mixers corresponding to the two selectors output the test input signals output by the two selectors.
  • the weighting signals c0, c90, c180, and c270 are set so that the two mixers output the test input signals output from the two selectors.
  • the four mixers 41 to 44 output signals weighted to the outputs a to d of the corresponding test selectors 31 to 34.
  • the detection circuit outputs an error signal when the absolute value of the output signal e obtained by synthesizing the signals weighted to the outputs a to d is larger than the threshold value.
  • the input buffer circuits 11 to 14 input the test reference signals having the phases of 0 °, 90 °, 180 °, and 270 ° to the test selectors 31 to 34, and do not output the signals to the selectors 21 to 24.
  • the weighting signals c0 and c90 are set so that the weights of the outputs a and b of the selector 21 and the selector 22 are equal and the weights of the outputs c and d of the selector 23 and the selector 24 are “0”. .
  • the mixers 41 and 42 corresponding to the selectors 21 and 22 are selected as direct test targets. Actually, the selectors 21 and 22, the corresponding test selectors 31 and 32, and the input buffer circuits 11 and 12 are directly tested. Since the mixers 41 to 44 are integrally formed as two differential circuits, the mixers 42 and 44 are also indirectly tested.
  • the selection signals sel1 and sel2 are switched.
  • a test is performed in this state, and after completion, the selection signals sel1 and sel2 are switched.
  • the test is performed in this state, and the selection signals sel1 and sel2 are switched.
  • the above test is repeated by selecting two selectors from the mixers 41 to 44 except for the combination of the mixers 41 and 42. As a result, all the mixers 41 to 44 can be tested.
  • the selection of the test target mixer and the selection of the phase of the signal used for the test are controlled by the control circuit 20. Note that only a part of the above test may be executed.

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Abstract

　選択された２個のテスト用セレクタが、第１の制御信号に従って、相互に逆の位相であるテスト用入力信号を出力する。２個のテスト用セレクタに対応する２個のセレクタが、第２の制御信号に従って、前記２個のテスト用セレクタが出力するテスト用入力信号を出力する。２個のセレクタに対応する２個のミキサが、第３の制御信号に従って、前記２個のセレクタが出力するテスト用入力信号に重み付けした信号を合成した出力信号を出力する。検出回路が、２個のミキサが出力する前記出力信号が閾値よりも大きい場合に、エラー信号を出力する。

Description

位相インタポレータ、半導体装置及びその試験方法
　本発明は、位相インタポレータ、半導体装置及びその試験方法に関する。
　位相インタポレータ（ＰＩ：Ｐｈａｓｅ　Ｉｎｔｅｒｐｏｌａｔｏｒ）は、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）等の半導体装置の実際の動作時（コンピュータ装置に当該半導体装置が組み込まれた場合におけるシステム動作時）において、半導体装置の外部インタフェースの入出力回路セルであるＩＯマクロ（Ｉｎｐｕｔ　Ｏｕｔｐｕｔ　Ｍａｃｒｏ　ｃｅｌｌ）において、所望の位相の信号を生成する回路である。位相インタポレータの動作は、ＬＳＩ製造過程におけるＬＳＩ単体テストに含まれるファンクションテストを行うことにより確認される。
　例えば、位相インタポレータを構成するミキサに、静的な信号、具体的には相互に異なる２つの電位、例えばロウレベル信号及びハイレベル信号を印加する。この状態で、制御信号（デジタル信号）により、ミキサの一部を構成するデジタルアナログ変換器ＤＡＣ（Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）において、電流源の制御スイッチを切り替える。これにより、位相インタポレータの出力において、入力された２つの電位の重みを変えて、出力のレベルの変化を調べる。この出力のレベルを判断することにより、ファンクションテストにおける位相インタポレータの静的な動作が確認される。
　なお、半導体集積回路及びその試験評価方法において、論理ゲートにより構成されるチェーン回路から出力された電圧波形を位相差－電圧変換回路により直流電圧に平滑化し、この直流電圧の電圧値を測定することが知られている。
　また、入力確認回路、入力確認方法およびバーンイン基板において、入力確認時に複数の入力端子がＰチャンネルトランジスタのゲート端子にそれぞれ接続され、互いに位相のシフトした複数の入力信号が入力端子にそれぞれ印加され、入力不良があるかを特定することが知られている。
特開平８－２７１５８９号公報 特開２０００－２２７４６０号公報
　位相インタポレータは、前述したように、半導体装置の外部インタフェースの入出力回路セルであるＩＯマクロ（Ｉｎｐｕｔ　Ｏｕｔｐｕｔ　Ｍａｃｒｏ　ｃｅｌｌ）において、所望の位相の信号を生成する回路であるので、できるだけ実際のシステム動作に即したテストが重要である。しかし、位相インタポレータについての前述のファンクションテストによれば、差動回路に静的なロウレベル信号及びハイレベル信号を印加するのみであるので、静的な動作の確認のみしかできない。換言すれば、動作信号の遅延や波形の傾き等を含めた動的な動作を、ファンクションテストのみでは検証することができない。
　本発明は、動的な動作の試験に適した位相インタポレータを提供することを目的とする。
　開示される位相インタポレータは、複数のテスト用セレクタと、複数のセレクタと、複数のミキサと、出力回路と、検出回路とを備える。複数のテスト用セレクタは、複数のセレクタに対応して設けられ、各々に異なる位相の複数のテスト用入力信号が入力され、各々が第１の制御信号に従って複数のテスト用入力信号のいずれかを出力する。複数のセレクタは、各々に異なる位相の予め定められた入力信号と対応するテスト用セレクタが出力するテスト用入力信号とが入力され、各々が第２の制御信号に従って入力信号と対応するテスト用セレクタが出力するテスト用入力信号の一方を出力する。複数のミキサは、複数のセレクタに対応して設けられ、各々に対応するセレクタの出力が入力され、第３の制御信号に従って対応するセレクタの出力に重み付けした信号を合成した出力信号を出力する。出力回路は、複数のミキサが出力する出力信号を出力する。検出回路は、複数のミキサが出力する出力信号の振幅の変動を検出する。
　開示される位相インタポレータによれば、動作信号の遅延や波形の傾き等を含む、動的な動作について検証することができ、ほぼ位相インタポレータの実際のシステム動作時に即したテストを行うことができる。
位相インタポレータを含む半導体装置の一例を示す図である。 位相インタポレータの一例を示す図である。 ミキサの一例を示す図である。 位相インタポレータのテスト時の動作説明図である。 位相インタポレータのテスト時の動作説明図である。 位相インタポレータの他の一例を示す図である。
　図１は、位相インタポレータを含む半導体装置の一例を示す図である。
　図１の半導体装置は、半導体集積回路装置（以下、ＬＳＩチップ）１００及び２００と、これらの間を接続する伝送路３００とを含む。入力信号を送信するＬＳＩチップ１００は、出力バッファ回路１０１に接続された出力端子１０２を備える。入力信号を受信するＬＳＩチップ２００は入力端子２０１を含む。伝送路３００は、出力端子１０２と入力端子２０１との間を接続する。ＬＳＩチップ１００は、出力バッファ回路１０１から、伝送路３００を介して、入力データをＬＳＩチップ２００に送信する。入力データは、例えば、クロックがデータに埋め込まれた、いわゆるエンベデッド方式で送信されるシリアル信号である。
　ＬＳＩチップ２００は、ＩＯマクロ２０２と、処理回路２０８とを含む。ＩＯマクロ２０２は、入力回路セルであり、ＬＳＩチップ１００から受信した入力信号からデータとエッジ、換言すれば、クロックとを抽出し、これらを処理回路２０８に入力する。処理回路２０８は、入力信号について、予め定められた処理を実行する回路である。ＩＯマクロ２０２は、入力バッファ回路２０３、データ出力回路２０４、エッジ出力回路２０５、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）２０６、位相インタポレータ（ＰＩ）２０７を含む。
　伝送路３００を介して伝送された入力データは、入力端子２０１を介して、入力バッファ回路２０３に入力される。入力バッファ回路２０３は、受信した入力データをデータ出力回路２０４及びエッジ出力回路２０５に入力する。
　一方、ＰＬＬ２０６は、４相のクロック信号を生成して、これらを位相インタポレータ２０７に供給する。４相のクロック信号は、各々、位相が０°、９０°、１８０°及び２７０°のクロックである。位相０°のクロックは、位相が０°の信号である。例えば、位相９０°のクロックは、位相０°のクロックから位相が９０°だけずれた信号である。他の信号も同様である。
　位相インタポレータ２０７は、ＰＬＬ２０６から入力される４相のクロック信号に基づいて、４相の信号α、信号（α＋９０°）、信号（α＋１８０°）及び信号（α＋２７０°）を生成する。例えば、信号αは、位相がα°の信号である。位相αは、入力データの位相に応じて定まる所望の位相である。他の信号も同様である。
　位相インタポレータ２０７は、信号（α＋９０°）及び信号（α＋２７０°）を、データ出力回路２０４に供給する。位相インタポレータ２０７は、信号α及び信号（α＋１８０°）を、エッジ出力回路２０５に供給する。
　データ出力回路２０４は、位相インタポレータ２０７から供給される信号（α＋９０°）及び信号（α＋２７０°）に従って、入力データからデータを抽出して、処理回路２０８に出力する。エッジ出力回路２０５は、位相インタポレータ２０７から供給される信号α及び信号（α＋１８０°）に従って、入力データからエッジを抽出して、処理回路２０８に出力する。処理回路２０８は、入力されたエッジ即ちクロックに同期して、入力されたデータの処理を実行する。
　図２は、位相インタポレータの一例を示す図である。
　図２の位相インタポレータは、複数の入力バッファ回路１１及び１２、複数のセレクタ２１及び２２、複数のテスト用セレクタ３１及び３２、複数のミキサ４１及び４２、キャパシタ５、増幅回路６、出力バッファ回路７、微小振幅検出回路８、結果収納回路９、重み付け信号生成回路１０、制御回路２０を備える。
　図２の位相インタポレータは、異なる位相の予め定められた入力信号として２本の位相の異なる基準信号を用い、これらの２本の基準信号のミキシングにより所望の位相の信号を生成する。例えば、位相４５°の信号は、位相０°の基準信号と位相９０°の基準信号とを、各々の重みを等しくしてミキシングすることにより生成される。ミキシングについては後述する。
　図２の位相インタポレータにおいては、２本の位相の異なる基準信号として、位相０°及び９０°の基準信号が用いられる。位相０°の基準信号とは、位相の進角量が０°の信号である。位相９０°の基準信号は、位相０°の基準信号に対して位相の進角量が９０°だけずれた信号である。従って、図２の位相インタポレータにおいては、２個のセレクタ２１及び２２、２個のテスト用セレクタ３１及び３２、２個のミキサ４１及び４２が設けられる。セレクタ等の数は、後述するように、２個に限られない。
　なお、図２の例では、後述するように、ミキサ４１及び４２は差動回路により実現される。このため、ミキサ４１に位相０°の進角量を有する基準信号が入力される場合、同時に、位相０°の基準信号の位相に対して逆の位相である位相１８０°の信号も入力される。同様に、ミキサ４１には、位相９０°の基準信号が入力され、同時に、位相９０°の基準信号の位相に対して逆の位相である位相２７０°の信号も入力される。以下の説明においては、例えば、ミキサ４１に位相０°の基準信号と位相０°の基準信号の位相に対して逆の位相である位相１８０°の信号とが入力されることを、単に、ミキサ４１に「位相０°の基準信号が入力される」ということとする。
　また、図２の位相インタポレータは、例えばエッジ出力回路２０５に信号α及び信号（α＋１８０°）を供給する位相インタポレータである。従って、位相インタポレータ２０７としては、図２の位相インタポレータに加えて、データ出力回路２０４に信号（α＋９０°）及び信号（α＋２７０°）を供給する位相インタポレータが設けられる。換言すれば、位相インタポレータ２０７は、２個の図２の位相インタポレータを備える。
　入力バッファ回路１１は、入力信号をセレクタ２１に入力する入力回路であるので、セレクタ２１に対応して設けられる。入力バッファ回路１２は、入力信号をセレクタ２２に入力する入力回路であるので、セレクタ２２に対応して設けられる。これに対して、入力バッファ回路１３及び１４は、テスト用入力信号をテスト用セレクタ３１及び３２に入力する入力回路である。
　入力バッファ回路１１は、入力バッファ回路１２が供給する信号とは異なる位相の基準信号を、予め定められた入力信号として、２個のセレクタ２１及び２２の中の当該位相に対応するセレクタ２１に供給する。また、入力バッファ回路１１は、入力バッファ回路１２～１４が供給する信号とは異なる位相のテスト用基準信号を、テスト用入力信号として、複数のテスト用セレクタ３１及び３２の各々に供給する。換言すれば、入力バッファ回路１１は、予め定められた位相の基準信号又はテスト用基準信号を入力され、入力された基準信号を入力信号としてセレクタ２１に入力し、入力されたテスト用基準信号をテスト用入力信号としてテスト用セレクタ３１及び３２とに入力する入力回路である。
　具体的には、入力バッファ回路１１は、入力された位相０°の基準信号を、当該位相０°に対応するセレクタ２１の一方の入力端子に入力信号として供給する。また、入力バッファ回路１１は、入力された位相０°のテスト用基準信号を、テスト用セレクタ３１及び３２の各々にテスト用入力信号として供給する。
　このために、入力バッファ回路１１には、第２の制御信号の一部であるテスト信号ｔｅｓｔ１が入力される。第２の制御信号は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４であり、制御回路２０から入力される。テスト信号ｔｅｓｔ１～ｔｅｓｔ４は、例えば、テスト時に「１」とされ、システム動作時に「０」とされる。換言すれば、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１はテスト状態であり、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝０は非テスト状態である。テスト信号ｔｅｓｔ１～ｔｅｓｔ４については後述する。
　入力バッファ回路１１は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ１＝０）に基づいて、位相０°の入力信号をセレクタ２１に入力し、テスト用セレクタ３１及び３２へのテスト用入力信号の出力を停止する。また、入力バッファ回路１１は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ１＝１）に基づいて、セレクタ２１への入力信号の出力を停止し、位相０°のテスト用入力信号をテスト用セレクタ３１及び３２に入力する。
　入力バッファ回路１２は、入力バッファ回路１１と同様の回路である。入力バッファ回路１２は、入力バッファ回路１１が供給する信号とは異なる位相の基準信号を、予め定められた入力信号として、２個のセレクタ２１及び２２の中の当該位相に対応するセレクタ２２に供給する。また、入力バッファ回路１２は、入力バッファ回路１１、１３及び１４が供給する信号とは異なる位相のテスト用基準信号を、テスト用入力信号として、複数のテスト用セレクタ３１及び３２の各々に供給する。
　具体的には、入力バッファ回路１２は、入力された位相９０°の基準信号を、当該位相０°に対応するセレクタ２２の一方の入力端子に入力信号として供給する。また、入力バッファ回路１２は、入力された位相９０°のテスト用基準信号を、テスト用セレクタ３１及び３２の各々にテスト用入力信号として供給する。
　このために、入力バッファ回路１２には、第２の制御信号の一部であるテスト信号ｔｅｓｔ２が入力される。入力バッファ回路１２は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ２＝０）に基づいて、位相９０°の入力信号をセレクタ２２に入力し、テスト用セレクタ３１及び３２への信号の出力を停止する。入力バッファ回路１２は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ２＝１）に基づいて、セレクタ２２への信号の出力を停止し、位相９０°のテスト用入力信号をテスト用セレクタ３１及び３２に入力する。
　入力バッファ回路１３は、入力バッファ回路１１、１２及び１４が供給する信号とは異なる位相のテスト用基準信号を、テスト用入力信号として、複数のテスト用セレクタ３１及び３２の各々に供給する。換言すれば、入力バッファ回路１３は、予め定められた位相のテスト用基準信号を入力され、入力されたテスト用基準信号をテスト用入力信号としてテスト用セレクタ３１及び３２とに入力する入力回路である。
　具体的には、入力バッファ回路１３は、入力された位相１８０°のテスト用基準信号を、テスト用セレクタ３１及び３２の各々にテスト用入力信号として供給する。このために、入力バッファ回路１３には、第２の制御信号の一部であるテスト信号ｔｅｓｔ３が入力される。入力バッファ回路１３は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ３＝０）に基づいて、テスト用セレクタ３１及び３２へのテスト用信号の出力を停止する。入力バッファ回路１３は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ３＝１）に基づいて、位相１８０°のテスト用入力信号をテスト用セレクタ３１及び３２に入力する。
　入力バッファ回路１４は、入力バッファ回路１３と同様の回路である。入力バッファ回路１３は、入力バッファ回路１１～１３が供給する信号とは異なる位相のテスト用基準信号を、テスト用入力信号として、複数のテスト用セレクタ３１及び３２の各々に供給する。
　具体的には、入力バッファ回路１４は、入力された位相２７０°のテスト用基準信号を、テスト用セレクタ３１及び３２の各々にテスト用入力信号として供給する。このために、入力バッファ回路１４には、第２の制御信号の一部であるテスト信号ｔｅｓｔ４が入力される。入力バッファ回路１４は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ４＝０）に基づいて、テスト用セレクタ３１及び３２へのテスト用信号の出力を停止する。入力バッファ回路１４は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ４＝１）に基づいて、位相２７０°のテスト用入力信号をテスト用セレクタ３１及び３２に入力する。
　入力バッファ回路１１～１４は、後述するように、テスト時において、差動回路であるミキサ４１及び４２へ相互に逆の位相の信号を入力する。例えば、テスト時において、入力バッファ回路１１からの位相０°のテスト用入力信号がミキサ４１に入力される場合、逆の位相である位相１８０°のテスト用入力信号が、ミキサ４２に入力される必要がある。この場合、入力バッファ回路１３からの位相１８０°のテスト用入力信号がミキサ４２に入力される。入力バッファ回路１１～１４を設けることにより、種々の位相について、テストを行うことができる。
　入力バッファ回路１１～１４は、以上のように、システム動作時において、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝０に基づいて、テスト用入力信号のテスト用セレクタ３１及び３２へのテスト用入力信号の出力を停止する。これにより、システム動作時において、テスト用セレクタ３１及び３２は、事実上動作しないので、この分の消費電力を減少させることができる。これにより、システム動作時において、セレクタ２１及び２２は、選択信号ｓｅｌ１及びｓｅｌ２の値に拘わりなく、テスト用セレクタ３１及び３２からのテスト用入力信号の影響を受けないので、テスト用入力信号に起因するノイズの発生を防止することができる。更に、テスト時において、セレクタ２１及び２２は、入力バッファ回路１１～１４からの入力信号の影響を受けないので、入力信号に起因するノイズの発生を防止することができる。
　ここで、異なる位相の基準信号は、それぞれ位相０°及び９０°の進角量を有する信号である。基準信号は、通常のクロック信号（方形波）ではなく、図４及び図５を参照して後述するように、ほぼサイン波に等しい波形を有する。基準信号は、例えば、位相インタポレータの入力バッファ回路１１の前段回路において、ＰＬＬからのクロック信号（方形波）の波形をなまらせることにより形成される。
　また、異なる位相のテスト用基準信号は、それぞれ位相０°、９０°、１８０°及び２７０°の進角量を有する信号である。テスト用基準信号は、基準信号と同様の信号であり、ほぼサイン波に等しい波形を有する。これにより、位相インタポレータの特にミキサ４１及び４２について、実際のシステム動作時の動作環境に即したテストを行うことができる。テスト用基準信号は、例えば、位相インタポレータの入力バッファ回路１１の前段回路において、ＰＬＬからのクロック信号（方形波）の波形をなまらせることにより形成される。
　テスト用セレクタ３１及び３２は、４種の異なる位相の進角量を有する信号の中から、逆の位相（１８０°異なる位相）の一対（２本）の信号を選択しテストに用いる。これらの異なる位相信号の周波数は、システム動作時の信号の周波数と等しくされる。システム動作時の信号の周波数は、当該半導体装置の規格により定まる。これにより、位相インタポレータの特にミキサ４１及び４２について、実際のシステム動作時の動作環境に即したテストを行うことができる。
　テスト用セレクタ３１は、セレクタ２１にテスト用入力信号を入力する回路であるので、セレクタ２１に対応して設けられる。テスト用セレクタ３２は、セレクタ２２にテスト用入力信号を入力する回路であるので、セレクタ２２に対応して設けられる。
　テスト用セレクタ３１には、相互に異なる位相のテスト用入力信号が入力される。テスト用セレクタ３１は、第１の制御信号の一部に従って、テスト用入力信号を出力する。第１の制御信号は、選択信号ｓｅｌ１及びｓｅｌ２であり、制御回路２０から入力される。選択信号ｓｅｌ１及びｓｅｌ２は、例えば２ビットの信号とされる。選択信号ｓｅｌ１及びｓｅｌ２については後述する。
　例えば、テスト用セレクタ３１は、第１の制御信号（選択信号ｓｅｌ１）に従って、入力された位相０°、９０°、１８０°及び２７０°のテスト用基準信号のいずれかを出力し、対応するセレクタ２１の他方の入力端子に供給する。例えば、テスト用セレクタ３１は、選択信号ｓｅｌ１＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　テスト用セレクタ３２には、相互に異なる位相のテスト用入力信号が入力される。テスト用セレクタ３２は、第１の制御信号の一部に従って、テスト用入力信号を出力する。
　例えば、テスト用セレクタ３２は、第１の制御信号（選択信号ｓｅｌ２）に従って、入力された位相０°、９０°、１８０°及び２７０°のテスト用基準信号のいずれかを出力し、対応するセレクタ２２の他方の入力端子に供給する。例えば、テスト用セレクタ３２は、選択信号ｓｅｌ２＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　ここで、差動回路であるミキサ４１及び４２へ相互に逆の位相の信号を入力するために、テスト時において、例えば、テスト用セレクタ３１からの位相０°のテスト用入力信号がセレクタ２１を介してミキサ４１に入力される場合、逆の位相である位相１８０°のテスト用入力信号が、ミキサ４２に入力される必要がある。この場合、テスト用セレクタ３２は、入力バッファ回路１３からの位相１８０°のテスト用入力信号を出力する。このために、選択信号ｓｅｌ１＝００とされ、選択信号ｓｅｌ２＝１１とされる。
　同様に、テスト用セレクタ３１が選択信号ｓｅｌ１＝０１に基づいて位相９０°のテスト用入力信号を出力する場合、テスト用セレクタ３２は、選択信号ｓｅｌ２＝１０に基づいて位相２７０°のテスト用入力信号を出力する。テスト用セレクタ３１が選択信号ｓｅｌ１＝１１に基づいて位相１８０°のテスト用入力信号を出力する場合、テスト用セレクタ３２は、選択信号ｓｅｌ２＝００に基づいて位相０°のテスト用入力信号を出力する。テスト用セレクタ３１が選択信号ｓｅｌ１＝１０に基づいて位相２７０°のテスト用入力信号を出力する場合、テスト用セレクタ３２は、選択信号ｓｅｌ２＝０１に基づいて位相９０°のテスト用入力信号を出力する。
　セレクタ２１は、テスト用セレクタ３１又はミキサ４１に対応して設けられる。セレクタ２２は、テスト用セレクタ３２又はミキサ４２に対応して設けられる。
　セレクタ２１には、入力バッファ回路１１からの入力信号（差動信号）と、セレクタ３１からのテスト用入力信号（差動信号）とが入力される。セレクタ２１は、第２の制御信号の一部に従って、入力信号と対応するテスト用セレクタ３１の出力するテスト用入力信号の一方を出力する。
　例えば、セレクタ２１は、システム動作時に、第２の制御信号（ｔｅｓｔ１＝０）に従って、入力バッファ回路１１から入力された位相０°の入力信号を、出力ａ（差動信号）として、ミキサ４１へ出力する。セレクタ２１は、テスト時に、第２の制御信号（ｔｅｓｔ１＝１）に従って、テスト用セレクタ３１から入力されたテスト用入力信号を、出力ａ（差動信号）として、ミキサ４１へ出力する。
　セレクタ２２には、入力バッファ回路１２からの入力信号（差動信号）と、セレクタ３１からのテスト用入力信号（差動信号）とが入力される。セレクタ２２は、第２の制御信号の一部に従って、入力信号と対応するテスト用セレクタ３２の出力するテスト用入力信号の一方を出力する。
　例えば、セレクタ２２は、システム動作時に、第２の制御信号（ｔｅｓｔ２＝０）に従って、入力バッファ回路１２から入力された位相９０°の入力信号を、出力ｂ（差動信号）として、ミキサ４２へ出力する。セレクタ２２は、テスト時に、第２の制御信号（ｔｅｓｔ２＝１）に従って、テスト用セレクタ３２から入力されたテスト用入力信号を、出力ｂ（差動信号）として、ミキサ４２へ出力する。
　ミキサ４１は、セレクタ２１に対応して設けられる。ミキサ４１には、対応するセレクタ２１の出力ａが入力される。ミキサ４１は、第３の制御信号に従って、対応するセレクタ２１の出力ａに重み付けした信号を出力する。
　同様に、ミキサ４２は、セレクタ２２に対応して設けられる。ミキサ４２には、対応するセレクタ２２の出力ｂが入力される。ミキサ４２は、第３の制御信号に従って、対応するセレクタ２２の出力ｂに重み付けした信号を出力する。
　第３の制御信号は、重み付け信号ｃ０及びｃ９０であり、重み付け信号生成回路１０から入力される。重み付け信号ｃ０及びｃ９０については後述する。
　例えば、位相０°の進角量を有する基準信号に対応するミキサ４１には、重み付け信号ｃ０が入力される。これにより、セレクタ２１の出力ａは、重み付け信号ｃ０に応じて重み付けされた（調整された）信号とされて、ミキサ４１から出力される。同様に、位相９０の進角量を有する基準信号に対応するミキサ４２は、重み付け信号ｃ９０に応じて、セレクタ２２の出力ｂに重み付けされた信号を出力する。
　２個のミキサ４１及び４２は、各々の出力端子が相互に電気的に接続される。これにより、出力信号ｅは、これらのミキサ４１の合成前の出力とミキサ４２の合成前の出力が合成された信号となる。出力信号ｅは、増幅回路６及び微小振幅検出回路８に入力される。これらの信号については、図４及び図５を参照して後述する。
　２個のミキサ４１及び４２の出力端子を共通に接続し、出力信号ｅが出力される信号線には、出力される周波数の時定数に応じて、所定の静電容量を有するキャパシタ５が並列に接続される。２個のミキサ４１及び４２からの出力信号ｅである電流は、キャパシタ５を充電する。あるいは、キャパシタ５は、微小振幅検出回路８の内部に設けられるようにしても良い。
　出力回路ブロックは、位相インタポレータの出力回路ブロックであり、ミキサ４１及び４２の出力端子から出力される信号を、位相インタポレータの出力信号として出力する。出力回路ブロックは、増幅回路６と、出力バッファ回路７とを含む。出力回路は、実際のシステム動作時に動作し、テスト時には動作しない回路である。なお、出力回路は、テスト時にも動作するようにしても良い。
　増幅回路６は、ミキサ４１及び４２の合成出力である出力信号ｅを増幅して、出力バッファ回路７に入力する。出力バッファ回路７は、増幅回路６により増幅された出力信号ｅを取り込んで、これを位相インタポレータの出力信号として駆動する。
　検出回路ブロックは、位相インタポレータのエラー検出回路ブロックであり、複数のミキサの出力端子から出力される信号の振幅の変動を検出して、エラー信号を出力する。検出回路ブロックは、微小振幅検出回路８と、結果収納回路９とを含む。検出回路ブロックは、システム動作時には動作せず、テスト時に動作する回路ブロックである。
　微小振幅検出回路８は、ミキサ４１及び４２の合成出力である出力信号ｅの振幅の変動を検出する。例えば、微小振幅検出回路８は、比較回路を含む。微小振幅検出回路８は、ミキサ４１及び４２の出力信号ｅと閾値とを比較して、前記出力信号ｅが閾値よりも大きい場合に、エラー信号を生成して、これを結果収納回路９に出力する。エラー信号は、例えば出力信号ｅが閾値よりも大きい場合に「１」とされる。これ以外の場合にエラー信号は生成されない（「０」とされる）。閾値は予め設定される。閾値は、経験的に定めることができる。閾値としては、電圧信号Ｖｒｅｆが用いられる。このために、電圧信号Ｖｒｅｆが微小振幅検出回路８に入力される。
　実際には、微小振幅検出回路８は、ミキサ４１及び４２の出力信号ｅの絶対値と、閾値とを比較する。これは、出力信号ｅの値が、２個のミキサの出力に依存して、正の値又は負の値を取るためである。これにより、出力信号ｅの振幅が所定の値（閾値）よりも大きい場合に、エラー信号を生成することができる。
　結果収納回路９は、例えばフリップフロップ回路のような保持回路を含む。結果収納回路９は、微小振幅検出回路８からのエラー信号を取り込む。結果収納回路９は、一旦エラー信号を取り込むと、リセットされるまでは、これを保持する。これにより、全てのミキサ４１及び４２についてのテスト中に１回以上エラー信号が検出されると、結果出力ｆはエラーとなる。結果収納回路９は、前記エラー信号を、結果出力ｆとして出力し続ける。結果出力ｆは、ファンクションテストにおける位相インタポレータのテスト結果を示す。
　重み付け信号生成回路１０は、第３の制御信号を生成する信号生成回路である。第３の制御信号は、システム動作時に出力回路から出力される出力信号の位相を決定する重み付け信号ｃ０及びｃ９０である。
　例えば、前述したように、位相４５°の信号は、位相０°の基準信号と位相９０°の基準信号とから生成される。この場合、ミキサ４１及びミキサ４２への重み付け信号ｃ０及びｃ９０が等しくされる。これにより、ミキサ４１に入力された位相０°の基準信号と、ミキサ４２に入力された位相９０°の基準信号とが等しい比率で合成され、位相４５°の出力信号ｅが生成され、出力バッファ回路７から出力される。
　システム動作時には、重み付け信号ｃ０及びｃ９０は、出力バッファ回路７の出力信号に設定される位相の進角量に応じて定まる、所定の値とされる。従って、重み付け信号ｃ０及びｃ９０の値は、種々の値を取る。
　テスト時には、重み付け信号ｃ０及びｃ９０は、テストすべき２個のミキサを選択する値とされる。従って、テストすべき２個のミキサ４１及びミキサ４２への重み付け信号ｃ０及びｃ９０が等しく（１：１に）される。
　制御回路２０は、第１の制御信号ｓｅｌ1及びｓｅｌ２と第２の制御信号ｔｅｓｔ１～ｔｅｓｔ４とを生成する。制御回路２０は、重み付け信号生成回路１０と一体に形成されるようにしても良い。第１の制御信号と第２の制御信号とを別々の制御回路で生成するようにしても良い。
　第１の制御信号である選択信号ｓｅｌ１及びｓｅｌ２は、テスト時に２個のテスト用入力信号のいずれかを選択するための信号である。選択信号ｓｅｌ１及びｓｅｌ２は、テスト時に、後述するように、所定の値とされる。選択信号ｓｅｌ１は、テスト用セレクタ３１に入力され、これを制御する。選択信号ｓｅｌ２は、テスト用セレクタ３２に入力され、これを制御する。
　第２の制御信号であるテスト信号ｔｅｓｔ１～ｔｅｓｔ４は、システム動作時に、入力バッファ回路１１～１４が基準信号を入力信号として出力しかつテスト用セレクタへの出力を停止するための信号である。また、第２の制御信号であるテスト信号ｔｅｓｔ１～ｔｅｓｔ４は、テスト時に、セレクタが対応するテスト用セレクタから出力されるテスト用入力信号を選択するための信号である。テスト信号ｔｅｓｔ１～ｔｅｓｔ４は、００、０１、１１、０１のいずれかの値とされる、２ビットの信号である。テスト信号ｔｅｓｔ１～ｔｅｓｔ４は、例えば、ＩＥＥＥ１１４９．１で規定されるＪＴＡＧ信号におけるＴＭＳ（Ｔｅｓｔ　Ｍｏｄｅ　Ｓｅｌｅｃｔ)信号を用いて生成することができる。テスト信号ｔｅｓｔ１は、入力バッファ回路１１及びセレクタ２１に入力され、これらを制御する。テスト信号ｔｅｓｔ２は、入力バッファ回路１２及びセレクタ２２に入力され、これらを制御する。テスト信号ｔｅｓｔ３は、入力バッファ回路１３に入力され、これを制御する。テスト信号ｔｅｓｔ４は、入力バッファ回路１４に入力され、これを制御する。
　以上のように、半導体装置即ち位相インタポレータのシステム動作時においては、テスト信号ｔｅｓｔ１～ｔｅｓｔ４は、例えば「０」即ち「非テスト状態」とされる。これにより、入力バッファ回路１１は、位相０の基準信号を、対応するセレクタ２１に入力する。また、入力バッファ回路１２は、位相９０°の基準信号を、対応するセレクタ２２に入力する。また、入力バッファ回路１１～１４は、いずれも、信号をテスト用セレクタ３１及び３２に入力しない。なお、この２個の基準信号の組合せは、位相９０°及び位相１８０°、位相１８０°及び位相２７０°、位相２７０°及び位相０°の組合せであってもよい。
　また、システム動作時において、選択信号ｓｅｌ１及びｓｅｌ２は、いずれの値をとっても良い。２個のテスト用セレクタ３１及び３２は、入力バッファ回路１１～１４から入力される信号が存在しないので、事実上、信号を出力しない。
　また、システム動作時において、テスト信号ｔｅｓｔ１＝０により、セレクタ２１は、対応する入力バッファ回路１１からの入力信号を選択的に出力する。テスト信号ｔｅｓｔ２＝０により、セレクタ２２は、対応する入力バッファ回路１２からの入力信号を選択的に出力する。
　また、システム動作時において、重み付け信号ｃ０及びｃ９０は、出力バッファ回路７の出力信号に設定される位相の進角量に応じて定まる所定の値とされる。これにより、２個のミキサ４１及び４２が、対応するセレクタ２１及び２２の出力ａ及びｂに重み付けした信号を出力する。この結果、出力ａ及びｂに重み付けした信号を合成した出力信号ｅが増幅され、出力バッファ回路７から出力される。
　一方、位相インタポレータのファンクションテスト時においては、テスト信号ｔｅｓｔ１～ｔｅｓｔ４は、例えば「１」即ち「テスト状態」とされる。これにより、入力バッファ回路１１及び１２は、いずれも、信号をセレクタ２１及び２２に入力しない。また、入力バッファ回路１１は、位相０°の進角量を有するテスト用基準信号を、テスト用セレクタ３１及び３２に入力する。入力バッファ回路１２は、位相９０°の進角量を有するテスト用基準信号を、テスト用セレクタ３１及び３２に入力する。入力バッファ回路１３は、位相１８０°の進角量を有するテスト用基準信号を、テスト用セレクタ３１及び３２に入力する。入力バッファ回路１４は、位相２７０°の進角量を有するテスト用基準信号を、テスト用セレクタ３１及び３２に入力する。
　また、テスト信号ｔｅｓｔ１＝１により、セレクタ２１は、対応するテスト用セレクタ３１が出力するテスト用入力信号を出力する。同様に、テスト信号ｔｅｓｔ２＝１により、セレクタ２２は、対応するテスト用セレクタ３２が出力するテスト用入力信号を出力する。
　また、テスト時において、選択信号ｓｅｌ１及びｓｅｌ２は、００、０１、１１、１０のいずれかの値とされる。これにより、２個のテスト用セレクタ３１及び３２は、前述したように、テスト用入力信号を出力する。この時、選択信号ｓｅｌ１及びｓｅｌ２に従って、２個のテスト用セレクタ３１及び３２が、前述したように、相互に逆の位相であるテスト用入力信号を出力する。換言すれば、選択信号ｓｅｌ１及びｓｅｌ２は、２個のテスト用セレクタ３１及び３２が、逆の位相であるテスト用入力信号を出力するように設定される。この結果、２個のテスト用セレクタ３１及び３２に対応する２個のセレクタ２１及び２２が、当該２個のテスト用セレクタ３１及び３２が出力するテスト用入力信号を出力する。この結果、テスト時において、２個のセレクタ２１及び２２の出力ａと出力ｂとが逆の位相となるようにされる。
　また、テスト時において、重み付け信号ｃ０及びｃ９０は、所定の値とされる。これにより、重み付け信号ｃ０及びｃ９０に従って、２個のミキサが、２個のセレクタが出力するテスト用入力信号を出力する。これに応じて、２個のミキサ４１及び４２が、対応するテスト用セレクタ３１及び３２の出力ａ及びｂに等しく重み付けした信号を出力する。この結果、検出回路が、出力ａ及びｂに重み付けした信号を合成した出力信号ｅの絶対値が閾値よりも大きい場合に、エラー信号を出力する。
　図３は、位相インタポレータのミキサの一例を示す図である。
　ミキサ４１及び４２は、それぞれＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた、２個の差動回路（差動対）と、８個の電流源と、８個の制御スイッチとを含む。この電流源と制御スイッチの数は、任意の位相信号を作成する際の解像度によって任意に変わる。２個の差動回路がミキサ４１及び４２に相当する。従って、ミキサ４１及び４２は、図２に点線で示すように、一体に形成される。なお、図３において、増幅回路６を合わせて示し、キャパシタ５を省略している。
　２個の差動回路は、これらに共通の負荷である抵抗Ｒ１及びＲ２と、ＮチャネルＭＯＳトランジスタ（ＦＥＴ）Ｍ１及びＭ２とを含む第１の差動回路と、Ｍ３及びＭ４とを含む第２の差動回路とを含む。Ｍ１のゲート電極には、入力信号ＩＮ１が印加される。同様に、Ｍ２のゲート電極には、入力信号ＩＮ２が印加され、Ｍ３のゲート電極には、入力信号ＩＮ３が印加され、Ｍ４のゲート電極には、入力信号ＩＮ４が印加される。ＩＮ１ＢはＩＮ１の反転信号である。ＩＮ２ＢはＩＮ２の反転信号である。抵抗Ｒ１及びＲ２とＭ１、Ｍ２、Ｍ３及びＭ４との接続点に、差動出力ＯＵＴ及びＯＵＴＢが接続される。差動出力ＯＵＴ及びＯＵＴＢは、増幅回路６及び微小振幅検出回路８に入力される。
　例えば、ＩＮ１は位相０°の基準信号又はテスト用基準信号（以下、基準信号等という）であり、ＩＮ１Ｂは位相１８０°の信号（基準信号）等であり、ＩＮ２は位相９０°の基準信号等であり、ＩＮ２Ｂは位相２７０°の信号（基準信号）等である。換言すれば、ＩＮ１はセレクタ２１の出力ａであり、ＩＮ１Ｂは出力ａの逆の位相の信号であり、ＩＮ２はセレクタ２２の出力ｂであり、ＩＮ２Ｂは出力ｂの逆の位相の信号である。
　８個の電流源は、Ｍ１３～Ｍ２０を含む。Ｍ１３～Ｍ２０のゲート電極には、バイアス電圧Ｂｉａｓが印加される。Ｍ１３～Ｍ２０のソース電極には、接地電位が接続される。電流源Ｍ１３～Ｍ２０のドレイン電極と第１及び第２の差動回路との間には、当該電流源にそれぞれ対応するＭ５～Ｍ１２を含む制御スイッチが接続される。第１の差動回路は、電流源Ｍ１３、Ｍ１５、Ｍ１７、Ｍ１９により駆動される。第２の差動回路は、電流源Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０により駆動される。
　８個の制御スイッチは、８個の電流源に対応して設けられるＭ５～１２を含む。制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１のゲート電極には、４ビットの制御信号ＰＩｃｏｄｅ［３：０］が印加される。ＰＩｃｏｄｅ［３：０］の各ビットは、予め対応付けられた制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１のいずれか１個に印加される。例えば、ＰＩｃｏｄｅ［３］のビットは、制御スイッチＭ５に印加され、ＰＩｃｏｄｅ［２］のビットは、制御スイッチＭ７に印加され、ＰＩｃｏｄｅ［１］のビットは、制御スイッチＭ９に印加され、ＰＩｃｏｄｅ［０］のビットは、制御スイッチＭ１１に印加される。制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２のゲート電極には、４ビットの制御信号ＰＩｃｏｄｅＢ［３：０］が印加される。ＰＩｃｏｄｅＢ［３：０］の各ビットは、予め対応付けられた制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２のいずれか１個に印加される。例えば、ＰＩｃｏｄｅＢ［３］のビットは、制御スイッチＭ６に印加され、ＰＩｃｏｄｅＢ［２］のビットは、制御スイッチＭ８に印加され、ＰＩｃｏｄｅＢ［１］のビットは、制御スイッチＭ１０に印加され、ＰＩｃｏｄｅＢ［０］のビットは、制御スイッチＭ１２に印加される。ＰＩｃｏｄｅＢ［３：０］は、ＰＩｃｏｄｅ［３：０］の反転信号である。ＰＩｃｏｄｅＢ［３：０］及びＰＩｃｏｄｅ［３：０］は、ミキサ４１及び４２の外部から入力される重み付け信号ｃ０及びｃ９０である。
　制御スイッチＭ５とＭ６、Ｍ７と８、Ｍ９とＭ１０、Ｍ１１とＭ１２は、各々、対とされる。従って、対とされる制御スイッチのゲート電極には相互に反転の関係にある信号が印加される。これにより、対とされる制御スイッチの一方がオンである場合、他方はオフとされる。
　例えば、前述したように、位相９０°の信号を位相０°の基準信号と位相９０°の基準信号とから生成する場合、ミキサ４１及び４２は、以下のように制御される。
　第１の差動回路において、ＩＮ１には、位相０°の基準信号であるセレクタ２１の出力ａが印加され、ＩＮ１Ｂには、出力ａの逆の位相の信号が印加される。第２の差動回路において、ＩＮ２には、位相９０°の基準信号であるセレクタ２２の出力ｂが印加され、ＩＮ２Ｂには、出力ｂの逆の位相の信号が印加される。
　一方、例えば、第1の差動回路に対応する制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１へ供給されるＰＩｃｏｄｅ［３：０］が（１，１，０，０）とされ、第２の差動回路に対応する制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２へ供給されるＰＩｃｏｄｅＢ［３：０］が（０，０，１，１）とされる。これは、ＩＮ１への重み付け信号ｃ０とＩＮ２への重み付け信号ｃ９０を等しくしたことに等しい。
　これにより、Ｍ５及びＭ７がオンし、Ｍ９及びＭ１１がオフする。また、Ｍ６及びＭ８がオフし、Ｍ１０及びＭ１２がオンする。この結果、第１の差動回路及び第２の差動回路に等しい大きさの駆動電流が流れる。これにより、ＩＮ１である位相０°の基準信号と、ＩＮ２である位相９０°の基準信号とが等しい比率で合成され、位相４５°の出力信号ｅが生成され、増幅回路６から差動出力ＯＵＴに出力される。この時、同時に、出力信号ｅの逆の位相２２５°を持つ信号が、差動出力ＯＵＴＢに出力される。
　なお、例えば、位相２２．５°の信号を位相０°の基準信号と位相９０°の基準信号とから生成する場合、ＰＩｃｏｄｅ［３：０］が（１，１，１，０）とされ、ＰＩｃｏｄｅＢ［３：０］が（０，０，０，１）とされる。これは、ＩＮ１への重み付け信号ｃ０とＩＮ２への重み付け信号ｃ９０を重み３：１とし、ＩＮ１Ｂへの重み付け信号ｃ１８０とＩＮ２Ｂへの重み付け信号ｃ２７０を重み「０」としたことに等しい。
　以上のように、位相インタポレータの出力信号の位相は、ミキサ４１及び４２の回路要素であるＭＯＳＦＥＴの動作特性、例えば遅延、電流電圧特性、周波数特性等に直接影響される。従って、特にミキサ４１及び４２の動的な特性をテストすることが重要となる。
　図４及び図５は、位相インタポレータのテスト時の動作説明図である。特に、図４は位相インタポレータの動的な特性が正常である場合を示し、図５は位相インタポレータの動的な特性が異常である場合を示す。
　図４及び図５において、「ミキサ４１の合成前の出力」は、ミキサ４１の出力がミキサ４２の出力と合成されないと仮定した場合における、ミキサ４１の単独の出力を表す。「ミキサ４２の合成前の出力」は、ミキサ４２の出力がミキサ４１の出力と合成されないと仮定した場合における、ミキサ４２の単独の出力を表す。「ミキサ４１の合成前の出力」及び「ミキサ４２の合成前の出力」は、実際には、出力として得られない信号である。
　一方、「ミキサ合成後出力（出力信号）ｅ」は、ミキサ４１の出力とミキサ４２の出力とが合成された後の出力を表す。「ミキサ合成後出力ｅ」は、実際に出力として得られる信号である。「ミキサ４１の合成前の出力」及び「ミキサ４２の合成前の出力」は、「ミキサ合成後出力ｅ」のレベルの変化を説明するために示される。「ミキサ４１の合成前の出力」と「ミキサ４２の合成前の出力」とは、基本的には、逆の位相の信号である。
　「ミキサ４１の合成前の出力」は、通常のクロック信号即ち方形波ではなく、図４に一点鎖線で示すように、ほぼサイン波に等しい波形となる。これは、前述したように、ミキサ４１へ入力される信号がほぼサイン波に等しい波形を有するからである。
　「ミキサ４２の合成前の出力」も、同様の理由で、通常のクロック信号即ち方形波ではなく、図４に一点鎖線で示すように、ほぼサイン波に等しい波形となる。
　なお、図４及び図５において、逆の位相の信号を比較するために、各々の信号のピークの位置を点線で示す。
　また、「ミキサ４１の合成前の出力」及び「ミキサ４２の合成前の出力」の合成について考える場合、両者はほぼサイン波に等しい波形となるので、三角波を用いて近似して考えることができる。そこで、図４及び図５に実線で示すように、ほぼサイン波に等しい波形である「ミキサ４１の合成前の出力」及び「ミキサ４２の合成前の出力」について、三角波で近似した波形を示す。
　テスト時において、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１とされる。これにより、入力バッファ回路１１～１４は、位相０°、９０°、１８０°及び２７０°のテスト用基準信号を、テスト用セレクタ３１及び３２に入力する。また、セレクタ２１及び２２は、テスト信号ｔｅｓｔ１及びｔｅｓｔ２＝１に基づいて、テスト用セレクタ３１及び３２からの信号を出力する。
　また、選択信号ｓｅｌ１及びｓｅｌ２は、所定の値とされる。例えば、選択信号ｓｅｌ１＝００とされ、選択信号ｓｅｌ２＝１１とされる。これにより、テスト用セレクタ３１が０°の位相の信号を出力し、テスト用セレクタ３２が１８０°の位相の信号を出力する。即ち、テスト用入力信号として、逆の位相の信号が用いられる。重み付け信号ｃ０及びｃ９０は、セレクタ２１及びセレクタ２２の出力ａ及び出力ｂの重みを等しくするように設定される。
　以上により、セレクタ２１及び２２に対応するミキサ４１及び４２が、直接的なテスト対象として選択される。なお、実際には、セレクタ２１及び２２、これらに対応するテスト用セレクタ３１及び３２と入力バッファ回路１１及び１２とについても、直接的にテストが実行されることになる。
　次に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝０１に基づいて位相９０°のテスト用入力信号を出力し、テスト用セレクタ３２が選択信号ｓｅｌ２＝１０に基づいて位相２７０°のテスト用入力信号を出力するようにする。この状態でテストが行われる。
　次に、更に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝１１に基づいて位相１８０°のテスト用入力信号を出力し、テスト用セレクタ３２は、選択信号ｓｅｌ２＝００に基づいて位相０°のテスト用入力信号を出力するようにする。この状態でテストが行われる。
　次に、更に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝１０に基づいて位相２７０°のテスト用入力信号を出力する場合、テスト用セレクタ３２は、選択信号ｓｅｌ２＝０１に基づいて位相９０°のテスト用入力信号を出力する。なお、以上のテストの一部のみを実行するようにしても良い。
　図４において、位相インタポレータの動的な特性が正常であるので、ミキサ４１の合成前の出力を位相０°の信号とすると、ミキサ４２の合成前の出力は位相１８０°の信号となる。換言すれば、ミキサ４１の合成前の出力とミキサ４２の合成前の出力とは、図４に示すように、逆の位相となる。従って、ミキサ４１とミキサ４２の出力を合成した出力信号ｅの電圧レベルは「０」となる。
　微小振幅検出回路８は、出力信号ｅが閾値よりも小さいので、結果収納回路９へ結果出力ｆとして、０（Ｎｏ＿Ｅｒｒｏｒ）を出力する。この結果、結果収納回路９が、位相インタポレータのテスト結果として結果出力ｆ（Ｎｏ＿Ｅｒｒｏｒ）を出力する。これにより、位相インタポレータの動的な特性が正常であることを検証することができる。具体的には、入力バッファ回路１１及び１２、テスト用セレクタ３１及び３２、セレクタ２１及び２２、ミキサ４１及び４２が正常であることを検証することができる。
　一方、図５において、位相インタポレータの動的な特性が異常であるので、ミキサ４１の合成前の出力を位相０°とすると、ミキサ４２の合成前の出力は位相１８０°からずれた信号となる。換言すれば、ミキサ４１の合成前の出力と、ミキサ４２の合成前の出力とは、図５に示すように、逆の位相とはならない。従って、ミキサ４１とミキサ４２の出力を合成した出力信号ｅの電圧レベルは「０」とならず、異常の程度に応じた正の値又は負の値となる。
　微小振幅検出回路８は、例えば出力信号ｅが閾値よりも大きいので、結果収納回路９へ結果出力ｆとして、１（Ｅｒｒｏｒ）を出力する。この結果、結果収納回路９が、位相インタポレータのテスト結果として結果出力ｆ（Ｅｒｒｏｒ）を出力する。これにより、位相インタポレータの動的な特性が異常であることを検証することができる。具体的には、入力バッファ回路１１及び１２、テスト用セレクタ３１及び３２、セレクタ２１及び２２、ミキサ４１及び４２のいずれかが異常であることを検証することができる。
　図６は、位相インタポレータの他の一例を示す図である。
　図６の半導体装置即ち位相インタポレータは、４個の入力バッファ回路１１～１４、４個のセレクタ２１～２４、４個のテスト用セレクタ３１～３４、４個のミキサ４１～４４を備える。図６の位相インタポレータは、異なる位相の予め定められた入力信号として４個の位相の異なる基準信号を用いる。実際には、４個の基準信号のミキシングの中で、所望の位相により近い位相を持つ２個の基準信号が用いられる。４個の位相の異なる基準信号として、位相０°、９０°、１８０°、２７０°の基準信号が用いられる。
　異なる位相のテスト用基準信号の数（異なる位相の数）は、異なる位相の基準信号に対応する数とされる。複数のテスト用入力信号としては、相互に異なる位相の信号が入力される。具体的には、位相０°、９０°、１８０°及び２７０°の４個の信号が入力され、この中から、逆の位相（１８０°異なる位相）の２個の信号が選択されてテストに用いられる。
　４個の入力バッファ回路１１～１４には、第２の制御信号として、各々、テスト信号ｔｅｓｔ１～ｔｅｓｔ４が入力される。４個のセレクタ２１～２４には、第２の制御信号として、各々、テスト信号ｔｅｓｔ１～ｔｅｓｔ４が入力される。４個のテスト用セレクタ３１～３４には、第１の制御信号として、各々、選択信号ｓｅｌ１～ｓｅｌ４が入力される。４個のミキサ４１～４４には、第３の制御信号として、各々、重み付け信号ｃ０、ｃ９０、ｃ１８０及びｃ２７０が入力される。テスト信号ｔｅｓｔ１～ｔｅｓｔ４及び選択信号ｓｅｌ１～ｓｅｌ４は、制御回路２０により生成される。重み付け信号ｃ０、ｃ９０、ｃ１８０及びｃ２７０は、重み付け信号生成か回路１０により生成される。
　入力バッファ回路１１～１４は、各々、入力信号をセレクタ２１～２４に入力する入力回路であるので、セレクタ２１～２４に対応して設けられる。テスト用セレクタ３１～３４は、テスト用入力信号をテスト用セレクタ３１～３４に入力する入力回路であるので、セレクタ２１～２４に対応して設けられる。
　図６の位相インタポレータの入力バッファ回路１１及び１２は、図２の位相インタポレータの入力バッファ回路１１及び１２と同様の回路である。
　従って、入力バッファ回路１１は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ１＝０）に基づいて、位相０°の入力信号をセレクタ２１に入力し、テスト用セレクタ３１～３４への信号の出力を停止する。また、入力バッファ回路１１は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ１＝１）に基づいて、セレクタ２１への信号の出力を停止し、位相０°のテスト用入力信号をテスト用セレクタ３１～３４に入力する。
　入力バッファ回路１２は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ２＝０）に基づいて、位相９０°の入力信号をセレクタ２２に入力し、テスト用セレクタ３１～３４への信号の出力を停止する。入力バッファ回路１２は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ２＝１）に基づいて、セレクタ２２への信号の出力を停止し、位相９０°のテスト用入力信号をテスト用セレクタ３１～３４に入力する。
　また、図６の位相インタポレータの入力バッファ回路１３及び１４は、図２の位相インタポレータの入力バッファ回路１１又は１２と同様の回路である。
　従って、入力バッファ回路１３は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ３＝０）に基づいて、位相１８０°の入力信号をセレクタ２３に入力し、テスト用セレクタ３１～３４への信号の出力を停止する。入力バッファ回路１３は、テスト時において、第２の制御信号（テスト信号ｔｅｓｔ３＝１）に基づいて、セレクタ２３への信号の出力を停止し、位相１８０°のテスト用入力信号をテスト用セレクタ３１～３４に入力する。
　入力バッファ回路１４は、システム動作時において、第２の制御信号（テスト信号ｔｅｓｔ４＝０）に基づいて、位相２７０°の入力信号をセレクタ２４に入力し、テスト用セレクタ３１～３４への信号の出力を停止する。入力バッファ回路１４は、テスト時において、セレクタ２４への信号の出力を停止し、第２の制御信号（テスト信号ｔｅｓｔ４＝１）に基づいて、位相２７０°のテスト用入力信号をテスト用セレクタ３１～３４に入力する。
　図６の位相インタポレータのテスト用セレクタ３１及び３２は、図２の位相インタポレータのテスト用セレクタ３１及び３２と同様の回路である。
　従って、テスト用セレクタ３１は、選択信号ｓｅｌ１＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ１＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　テスト用セレクタ３２は、選択信号ｓｅｌ２＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ２＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ２＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ２＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　図６の位相インタポレータのテスト用セレクタ３３及び３４は、図２の位相インタポレータのテスト用セレクタ３１又は３２と同様の回路である。
　従って、テスト用セレクタ３３は、選択信号ｓｅｌ３＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ３＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ３＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ３＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　テスト用セレクタ３４は、選択信号ｓｅｌ４＝００の場合に位相０°のテスト用基準信号を出力し、選択信号ｓｅｌ４＝０１の場合に位相９０°のテスト用基準信号を出力し、選択信号ｓｅｌ４＝１１の場合に位相１８０°のテスト用基準信号を出力し、選択信号ｓｅｌ４＝１０の場合に位相２７０°のテスト用基準信号を出力する。
　図６の位相インタポレータのセレクタ２１及び２２は、図２の位相インタポレータのセレクタ２１及び２２と同様の回路である。
　従って、セレクタ２１は、システム動作時に、第２の制御信号（ｔｅｓｔ１＝０）に従って、入力バッファ回路１１から入力された位相０°の入力信号を、出力ａ（差動信号）として、ミキサ４１へ出力する。セレクタ２１は、テスト時に、第２の制御信号（ｔｅｓｔ１＝１）に従って、テスト用セレクタ３１から入力されたテスト用入力信号を、出力ａ（差動信号）として、ミキサ４１へ出力する。
　セレクタ２２は、システム動作時に、第２の制御信号（ｔｅｓｔ２＝０）に従って、入力バッファ回路１２から入力された位相９０°の入力信号を、出力ｂ（差動信号）として、ミキサ４２へ出力する。セレクタ２２は、テスト時に、第２の制御信号（ｔｅｓｔ２＝１）に従って、テスト用セレクタ３２から入力されたテスト用入力信号を、出力ｂ（差動信号）として、ミキサ４２へ出力する。
　図６の位相インタポレータのセレクタ２３及び２４は、図２の位相インタポレータのセレクタ２１又は２２と同様の回路である。
　従って、セレクタ２３は、システム動作時に、第２の制御信号（ｔｅｓｔ３＝０）に従って、入力バッファ回路１３から入力された位相１８０°の入力信号を、出力ｃ（差動信号）として、ミキサ４３へ出力する。セレクタ２３は、テスト時に、第２の制御信号（ｔｅｓｔ３＝１）に従って、テスト用セレクタ３３から入力されたテスト用入力信号を、出力ｃ（差動信号）として、ミキサ４３へ出力する。
　セレクタ２４は、システム動作時に、第２の制御信号（ｔｅｓｔ４＝０）に従って、入力バッファ回路１４から入力された位相２７０°の入力信号を、出力ｄ（差動信号）として、ミキサ４４へ出力する。セレクタ２４は、テスト時に、第２の制御信号（ｔｅｓｔ４＝１）に従って、テスト用セレクタ３４から入力されたテスト用入力信号を、出力ｄ（差動信号）として、ミキサ４４へ出力する。
　図６の位相インタポレータのミキサ４１及び４２は、図２の位相インタポレータのミキサ４１及び４２と同様の回路である。
　従って、ミキサ４１は、第３の制御信号（重み付け信号ｃ０）に従って、対応するセレクタ２１の出力ａに、重み付け信号ｃ０に応じて重み付けした信号を出力する。ミキサ４２は、第３の制御信号（重み付け信号ｃ９０）に従って、対応するセレクタ２２の出力ｂに、重み付け信号ｃ９０に応じて重み付けした信号を出力する。
　図６の位相インタポレータのミキサ４３及び４４は、図２の位相インタポレータのミキサ４１又は４２と同様の回路である。
　従って、ミキサ４３は、第３の制御信号（重み付け信号ｃ１８０）に従って、対応するセレクタ２３の出力ｃに、重み付け信号ｃ１８０に応じて重み付けした信号を出力する。ミキサ４４は、第３の制御信号（重み付け信号ｃ２７０）に従って、対応するセレクタ２４の出力ｄに、重み付け信号ｃ２７０に応じて重み付けした信号を出力する。
　４個のミキサ４１～４４は、各々の出力端子が相互に電気的に接続される。これにより、出力信号ｅは、これらのミキサ４１～４４の合成前の出力が合成された信号となる。
　図６の位相インタポレータのシステム動作時においては、入力バッファ回路１１～１４は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝０に基づいて、位相０°、９０°、１８０°、２７０°の基準信号を入力信号として対応するセレクタ２１～２４に入力し、テスト用セレクタ３１～３４には信号を出力しない。選択信号ｓｅｌ１～ｓｅｌ４は、テスト用セレクタ３１～３４への入力が存在しないので、いずれの値をとっても良い。ミキサ４１～４４は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝０に基づいて、セレクタ２１～２４からの信号を出力する。重み付け信号ｃ０、ｃ９０、ｃ１８０、ｃ２７０は、出力バッファ回路７の出力信号が取る位相に応じて定まる所定の値とされる。以上により、ミキサ４１～４４が、対応するセレクタ２１～２４の出力ａ～ｄに重み付けした信号を出力する。この結果、出力ａ～ｄに重み付けした信号を合成した出力信号ｅが増幅され、出力バッファ回路７から出力される。
　実際には、システム動作時において、４個のセレクタ２１～２４は、並列して出力ａ～ｄを出力する。一方、出力バッファ回路７の出力信号が取るべき位相は、これにより近い位相を持つ２個の基準信号を用いて生成される。例えば、前述したように、位相４５°の信号は、位相０°の基準信号と位相９０°の基準信号とから生成される。従って、ミキサ４１～４４は、位相４５°の信号を生成するために必要な重み付け信号ｃ０、ｃ９０、ｃ１８０及びｃ２７０を与えられ、出力ａ及び出力ｂを等しい重み付けで合成した信号を位相４５°の出力信号ｅとして出力する。
　この場合、ミキサ４１及びミキサ４２への重み付け信号ｃ０及びｃ９０が等しくされ、ミキサ４３及びミキサ４４への重み付け信号ｃ１８０及びｃ２７０が重み「０」とされる。これにより、ミキサ４１に入力された位相０°の信号（出力ａ）とミキサ４２に入力された位相９０°の信号（出力ｂ）とが等しい比率で合成され、ミキサ４３に入力された位相１８０°の信号（出力ｃ）とミキサ４４に入力された位相２７０°の信号（出力ｄ）とは出力信号ｅに影響しないようにされる。この結果、位相４５°の出力信号ｅが生成され、出力バッファ回路７から出力される。
　一方、図６の半導体装置即ち位相インタポレータのテスト時においては、入力バッファ回路１１～１４は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１に基づいて、位相０°、９０°、１８０°、２７０°のテスト用基準信号である信号をテスト用入力信号としてテスト用セレクタ３１～３４に入力し、セレクタ２１～２４には信号を出力しない。選択信号ｓｅｌ１～ｓｅｌ４は、以下のような所定の値とされる。ミキサ４１～４４は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１に基づいて、セレクタ２１～２４を介して入力されたテスト用セレクタ３１～３４からの信号を出力する。重み付け信号ｃ０、ｃ９０、ｃ１８０、ｃ２７０は、以下のような所定の値とされる。以上により、ミキサ４１～４４が、対応するセレクタ２１～２４の出力ａ～ｄに重み付けした信号を出力する。この結果、出力ａ～ｄに重み付けした信号を合成した出力信号ｅが増幅され、出力バッファ回路７から出力される。
　テスト時において、例えば、入力バッファ回路１１からの位相０°のテスト用入力信号がテスト用セレクタ３１及びセレクタ２１を介してミキサ４１から出力される場合、逆の位相である位相１８０°のテスト用入力信号が、ミキサ４２～４４のいずれかから出力される必要がある。換言すれば、この場合、入力バッファ回路１３からの位相１８０°のテスト用入力信号が、テスト用セレクタ３２～３４のいずれか及びセレクタ２２～２４のいずれかを介して、ミキサ４２～４４のいずれかから出力される。
　このように、選択信号ｓｅｌ１～ｓｅｌ４に従って、４個のテスト用セレクタ３１～３４から選択された２個のテスト用セレクタが、相互に逆の位相であるテスト用入力信号を出力する。このために、選択信号ｓｅｌ１～ｓｅｌ４は、２個のテスト用セレクタが、逆の位相であるテスト用入力信号を出力するように設定される。この結果、選択された２個のテスト用セレクタに対応する２個のセレクタが、当該２個のテスト用セレクタが出力するテスト用入力信号を出力する。
　以上のように、テスト用入力信号を出力する２個のセレクタ及びこれらに対応する２個のミキサが、テスト対象とされたセレクタ及びミキサである。
　テスト時には、重み付け信号ｃ０、ｃ９０、ｃ１８０、ｃ２７０は、テストすべき２個のミキサを選択する値とされる。テストすべき２個のミキサに対応する重み付け信号は等しくされ、他のテストされない２個のミキサに対応する重み付け信号は「０」とされる。従って、例えば、ミキサ４１及びミキサ４２についてテストする場合、ミキサ４１及びミキサ４２への重み付け信号ｃ０及びｃ９０が等しく（１：１に）され、ミキサ４３及びミキサ４４への重み付け信号ｃ１８０及びｃ２７０が重み「０」とされる。
　これにより、重み付け信号ｃ０、ｃ９０、ｃ１８０、ｃ２７０に従って、前記２個のセレクタに対応する２個のミキサが、前記２個のセレクタが出力するテスト用入力信号を出力する。換言すれば、重み付け信号ｃ０、ｃ９０、ｃ１８０、ｃ２７０は、前記２個のミキサが、前記２個のセレクタが出力するテスト用入力信号を出力するように設定される。これにより、４個のミキサ４１～４４が、対応するテスト用セレクタ３１～３４の出力ａ～ｄに重み付けした信号を出力する。この結果、検出回路が、出力ａ～ｄに重み付けした信号を合成した出力信号ｅの絶対値が閾値よりも大きい場合に、エラー信号を出力する。
　具体的には、テスト時において、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１とされる。これにより、入力バッファ回路１１～１４は、位相０°、９０°、１８０°及び２７０°のテスト用基準信号をテスト用セレクタ３１～３４に入力し、セレクタ２１～２４には信号を出力しない。セレクタ２１～２４は、テスト信号ｔｅｓｔ１～ｔｅｓｔ４＝１に基づいて、対応するテスト用セレクタ３１～３４からの信号を出力する。
　また、選択信号ｓｅｌ１～ｓｅｌ４は、所定の値とされる。例えば、選択信号ｓｅｌ１＝００とされ、選択信号ｓｅｌ２＝１１とされる。これにより、テスト用セレクタ３１が０°の位相の信号を出力し、テスト用セレクタ３２が１８０°の位相の信号を出力する。これにより、テスト用入力信号として、逆の位相の信号が用いられる。この時、以下のように、テスト用セレクタ３３及び３４の出力に対応する重みは「０」とされるので、選択信号ｓｅｌ３及びｓｅｌ４はいずれの値であってもよい。
　また、重み付け信号ｃ０及びｃ９０は、セレクタ２１及びセレクタ２２の出力ａ及び出力ｂの重みを等しくし、セレクタ２３及びセレクタ２４の出力ｃ及び出力ｄの重みを「０」とするように設定される。
　以上により、セレクタ２１及び２２に対応するミキサ４１及び４２が、直接的なテスト対象として選択される。なお、実際には、セレクタ２１及び２２、これらに対応するテスト用セレクタ３１及び３２と入力バッファ回路１１及び１２とについても、直接的にテストが実行されることになる。また、ミキサ４１～４４は２個の差動回路として一体に形成されるので、ミキサ４２及び４４についても、間接的にテストが実行されることになる。
　次に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝０１に基づいて位相９０°のテスト用入力信号を出力し、テスト用セレクタ３２が選択信号ｓｅｌ２＝１０に基づいて位相２７０°のテスト用入力信号を出力するようにする。この状態でテストを行い、終了後に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝１１に基づいて位相１８０°のテスト用入力信号を出力し、テスト用セレクタ３２は、選択信号ｓｅｌ２＝００に基づいて位相０°のテスト用入力信号を出力するようにする。この状態でテストを行い、更に、選択信号ｓｅｌ１及びｓｅｌ２を切替える。これにより、例えば、テスト用セレクタ３１が選択信号ｓｅｌ１＝１０に基づいて位相２７０°のテスト用入力信号を出力する場合、テスト用セレクタ３２は、選択信号ｓｅｌ２＝０１に基づいて位相９０°のテスト用入力信号を出力する。
　以上のテストを、ミキサ４１及び４２の組み合わせを除き、ミキサ４１～４４から２個のセレクタを選択して繰り返す。これにより、全てのミキサ４１～４４についてテストすることができる。以上のテスト対象のミキサの選択と、テストに用いる信号の位相の選択は、制御回路２０により制御される。なお、以上のテストの一部のみを実行するようにしても良い。
　　５　　キャパシタ
　　６　　増幅回路
　　７　　出力バッファ回路
　　８　　微小振幅検出回路
　　９　　結果収納回路
　　１０　　重み付け信号生成回路
　　１１、１２、１３、１４　　入力バッファ回路
　　２０　　制御回路
　　２１、２２、２３、２４　　セレクタ
　　３１、３２、３３、３４　　テスト用セレクタ
　　４１、４２、４３、４４　　ミキサ

Claims (8)

  1. 　複数のセレクタに対応して設けられ、各々に異なる位相の複数のテスト用入力信号が入力され、各々が第１の制御信号に従って前記複数のテスト用入力信号のいずれかを出力する複数のテスト用セレクタと、
    　各々に異なる位相の予め定められた入力信号と対応するテスト用セレクタが出力するテスト用入力信号とが入力され、各々が第２の制御信号に従って前記入力信号と前記対応するテスト用セレクタが出力するテスト用入力信号の一方を出力する複数のセレクタと、
    　前記複数のセレクタに対応して設けられ、各々に対応するセレクタの出力が入力され、第３の制御信号に従って前記対応するセレクタの出力に重み付けした信号を合成した出力信号を出力する複数のミキサと、
    　前記複数のミキサが出力する前記出力信号を出力する出力回路と、
    　前記複数のミキサが出力する前記出力信号の振幅の変動を検出する検出回路とを備える
    　ことを特徴とする位相インタポレータ。
  2. 　前記第１の制御信号に従って、前記複数のテスト用セレクタから選択された２個のテスト用セレクタが、相互に逆の位相であるテスト用入力信号を出力し、
    　前記第２の制御信号に従って、前記２個のテスト用セレクタに対応する２個のセレクタが、前記対応する２個のテスト用セレクタが出力するテスト用入力信号を出力し、
    　前記第３の制御信号に従って、前記２個のセレクタに対応する２個のミキサが、前記対応する２個のセレクタが出力するテスト用入力信号に重み付けした信号を合成した出力信号を出力し、
    　前記検出回路が、前記２個のミキサが出力する前記出力信号が予め設定された閾値よりも大きい場合に、エラー信号を出力する
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  3. 　前記第２の制御信号に従って、前記複数のセレクタが、前記予め定められた入力信号を出力し、
    　前記第３の制御信号に従って、前記複数のミキサが、前記対応する複数のセレクタが出力する入力信号に重み付けした信号を合成した出力信号を出力し、
    　前記出力回路が、前記複数のミキサが出力する前記出力信号を出力する
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  4. 　当該位相インタポレータが、更に、
    　テスト時に前記複数のテスト用入力信号のいずれかを選択する第１の制御信号を生成し、システム動作時に前記予め定められた入力信号を選択し前記テスト時に前記対応するテスト用セレクタが出力するテスト用入力信号を選択する第２の制御信号を生成する制御回路と、
    　前記システム動作時に前記出力回路から出力される出力信号の位相を決定する第３の制御信号を生成する信号生成回路とを備える
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  5. 　前記複数のテスト用入力信号は、相互に異なる位相の波形を有する信号である
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  6. 　当該位相インタポレータが、更に、
    　各々が、前記テスト用入力信号を前記複数のテスト用セレクタの各々に供給し、前記予め定められた入力信号を前記複数のセレクタの中の当該位相に対応するセレクタに供給する複数の入力回路を備える
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  7. 　複数のセレクタに対応して設けられ、各々に異なる位相の複数のテスト用入力信号が入力され、各々が第１の制御信号に従って前記複数のテスト用入力信号のいずれかを出力する複数のテスト用セレクタと、
    　各々に異なる位相の予め定められた入力信号と対応するテスト用セレクタが出力するテスト用入力信号とが入力され、各々が第２の制御信号に従って前記入力信号と前記対応するテスト用セレクタが出力するテスト用入力信号の一方を出力する複数のセレクタと、
    　前記複数のセレクタに対応して設けられ、各々に対応するセレクタの出力が入力され、第３の制御信号に従って前記対応するセレクタの出力に重み付けした信号を合成した出力信号を出力する複数のミキサと、
    　前記複数のミキサが出力する前記出力信号を出力する出力回路と、
    　前記出力回路に接続された処理回路とを備える
    　ことを特徴とする半導体装置。
  8. 　複数のミキサを有する半導体装置の試験方法において、
    　複数のセレクタに対応して設けられ、各々に異なる位相の複数のテスト用入力信号が入力された複数のテスト用セレクタから選択された２個のテスト用セレクタが、第１の制御信号に従って、相互に逆の位相であるテスト用入力信号を出力し、
    　前記複数のセレクタの中の前記２個のテスト用セレクタに対応する２個のセレクタが、第２の制御信号に従って、前記対応する２個のテスト用セレクタが出力するテスト用入力信号を出力し、
    　前記複数のセレクタに対応して設けられた前記複数のミキサの中の前記２個のセレクタに対応する２個のミキサが、第３の制御信号に従って、前記対応する２個のセレクタが出力するテスト用入力信号に重み付けした信号を合成した出力信号を出力し、
    　検出回路が、前記２個のミキサが出力する前記出力信号が予め設定された閾値よりも大きい場合に、エラー信号を出力する
    　ことを特徴とする半導体装置の試験方法。
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