WO2011013508A1 - 電子部品 - Google Patents

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輝道 喜多
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    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB

Definitions

  • the present invention relates to an electronic component, and more particularly to an electronic component mounted using a terminal and a ground electrode formed on one main surface of a substrate.
  • the terminal and the ground electrode By forming the terminal and the ground electrode in this way, a signal terminal and a bias terminal can be formed on the laminated substrate at a position below the mounted component, and there is no need to perform unnecessary routing of the inner layer circuit pattern. It is possible to prevent deterioration of insertion loss and interference with other patterns. In addition, since there is no restriction on the terminal arrangement, the module can be reduced in size. (For example, refer to Patent Document 1).
  • the signal terminal and the bias terminal are used for connection to the mounting substrate, the signal terminal and the bias terminal are provided in the opening of the lower ground electrode.
  • the mounting strength is partially reduced due to the imbalance of the solder bonding amount. For this reason, mounting defects may occur, and variations in electrical characteristics may occur due to unstable ground potential.
  • the present invention is intended to provide an electronic component that can be mounted in a balanced manner in view of such circumstances.
  • the present invention provides an electronic component configured as follows.
  • the electronic component is formed in (a) a substrate, (b) a plurality of first terminals formed on a peripheral portion of one main surface of the substrate, and (c) a central portion of the one main surface of the substrate.
  • a ground electrode having an opening; and (d) at least two second electrodes formed on the inside of the opening of the ground electrode and electrically insulated from the ground electrode in the one main surface of the substrate. Terminal.
  • the second terminal is disposed at a position that is point-symmetric with respect to the center of the ground electrode.
  • the mounting strength by the ground electrode and the second terminal can be in a substantially balanced state around the center of the ground electrode.
  • the electronic component is formed in (a) a substrate, (b) a plurality of first terminals formed on a peripheral portion of one main surface of the substrate, and (c) a central portion of the one main surface of the substrate.
  • a ground electrode having a notch, and (d) at least two second electrodes formed on the inside of the notch of the ground electrode and electrically insulated from the ground electrode of the one main surface of the substrate.
  • one opening of the ground electrode includes the center of the ground electrode, and a plurality of the second terminal electrodes are arranged inside the one opening.
  • the areas of all the second terminals are the same.
  • variation in mounting strength can be further reduced by equalizing the area of the second terminal.
  • At least one slit is formed in the ground electrode.
  • the circuit element 4 (for example, a semiconductor chip) mounted on the upper surface 12 s of the substrate 12 is flip-chip mounted via the terminals 14 and the bumps 6 formed on the upper surface 12 s of the substrate 12.
  • the terminal 14 connected to the circuit element 4 and the second terminal 17b, which is a signal terminal, are arranged so that at least a part thereof overlaps when viewed in plan from the upper surface 12s of the substrate 12, and penetrates the substrate 12. They are connected by via conductors 15.
  • the ground electrode 18 acts as a shield electrode, and the transmission system terminal.
  • the spread of the electromagnetic field generated in the vicinity of the second terminal 17b can be suppressed. Thereby, the isolation between the terminal of the transmission system and the terminal of the reception system can be improved.
  • the substrate 12 of the electronic component 10 may be a multilayer substrate or a single layer substrate, and the material thereof may be ceramic or resin.
  • the substrate 12 is a resin multilayer substrate (so-called printed substrate)
  • a Ni / Au plating film is formed on the surface of the Cu electrode (Cu foil) for the terminals 14, 16, 17 a, 17 b and the ground electrode 18.
  • Example 2 An electronic component 10a of Example 2 will be described with reference to FIG.
  • the electronic component 10a according to the second embodiment is configured in substantially the same manner as the electronic component 10 according to the first embodiment.
  • the same reference numerals are used for the same components as in the first embodiment, and differences from the first embodiment will be mainly described.
  • FIG. 5 is a bottom view of the electronic component 10a according to the second embodiment.
  • the first terminal 16 is formed on the peripheral portion of the lower surface 12t of the substrate 12, and the ground is formed in the central portion of the lower surface 12t of the substrate 12.
  • An electrode 18x is formed.
  • FIG. 6 is a bottom view of the electronic component 10b according to the third embodiment.
  • the electronic component 10b according to the third embodiment has a first terminal 16 formed at the peripheral edge of the lower surface 12t of the substrate 12 and a ground at the center of the lower surface 12t of the substrate 12, as in the first embodiment.
  • An electrode 18y is formed.
  • the second terminal electrodes are respectively formed inside the plurality of openings of the ground electrode as in the first embodiment, if the second terminals are brought closer to each other, the second terminals are placed between the second terminals. Since it is necessary to form the ground electrode, it is necessary to narrow the distance between the ground electrode and the second terminal. In contrast, if a plurality of second terminals are formed in one opening, even if the second terminals are brought close to each other, the distance between the ground electrode and the second terminal is not reduced. May be.
  • FIG. 7 is a bottom view of the electronic component 10c according to the fourth embodiment.
  • the first terminal 16 is formed at the peripheral edge of the lower surface 12t of the substrate 12 and the ground is formed at the center of the lower surface 12t of the substrate 12, as in the first embodiment.
  • An electrode 18z is formed, and second terminals 17m and 17n are formed in the openings 18m and 18n formed in the ground electrode 18z, respectively.
  • the electronic component 10c according to the fourth embodiment is formed with slits 18u and 18v extending in the vertical and horizontal two directions in the figure on the ground electrode 18z.
  • the slits 18u and 18v are intermittently formed in a substantially lattice state. That is, it is formed along the virtual grid line dividing the ground electrode 18z except for the vicinity of the intersection of the virtual grid lines.
  • the bending stress generated in the ground electrode 18z when the electronic component 10c is mounted can be reduced, and the warpage of the substrate can be eased.
  • Example 5 An electronic component 10d of Example 5 will be described with reference to FIG.
  • the first terminal 16 is a signal terminal to which a signal is input or output except for some 16x, 16y, and 16z. Part 16x, 16y, 16z of the first terminal 16 is a ground terminal to be grounded.
  • the second terminals 17g and 17h are arranged at positions that are point-symmetric with respect to the center 18d of the ground electrode 18k.
  • the second terminal 17g with cross hatching is an isolated terminal.
  • the other second terminal 17h is a signal terminal.
  • the other second terminal 17h is connected to a circuit element mounted on the upper surface of the substrate 12 through a via conductor, as in the first embodiment.

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Abstract

　バランスよく実装することができる電子部品を提供する。　電子部品１０は、（ａ）基板１２と、（ｂ）基板１２の一方主面１２ｔの周縁部に形成された複数の第１の端子１６と、（ｃ）基板１２の一方主面１２ｔの中央部に形成され、開口部１８ａ，１８ｂを有するグランド電極１８と、（ｄ）基板１２の一方主面１２ｔのうちグランド電極１８の開口部１８ａ，１８ｂの内側に形成され、グランド電極１８と電気的に絶縁された少なくとも２つの第２の端子１７ａ，１７ｂとを備える。第２の端子１７ａ，１７ｂは、グランド電極１８の中心１８ｃに関して点対称となる位置に配置される。

Description

電子部品
　本発明は、電子部品に関し、詳しくは、基板の一方主面に形成された端子及びグランド電極を用いて実装される電子部品に関する。
　携帯電話に搭載されるスイッチモジュールや無線ＬＡＮモジュールなどの電子部品は、実装基板に接続される複数の端子が所定のパターンで形成されている。
　例えば図９の配置図に示すように、高周波モジュール１０１の積層基板の下面中央部に相対的に大きいグランド電極１１２ａが形成され、周縁部に相対的に小さい信号用端子１１０、バイアス用端子１１１、及び接地用端子１１２ｂが形成されている。さらに、グランド電極１１２ａの内側に、信号用端子１１０とバイアス用端子１１１とが形成されている。
　このように端子及びグランド電極を形成することにより、積層基板には、搭載された部品の下部にあたる場所に信号用端子やバイアス用端子が形成でき、内層回路パターンの無駄な引き回しを行う必要がなくなり、挿入損失の悪化や、他のパターンとの干渉を防止できる。また、端子の配置に制約が無くなることから、モジュールの小型化が可能である。（例えば、特許文献１参照）。
特開２００５－２７７０７５号公報
　図９において下側のグランド電極には開口部が形成され、開口部の内側に信号用端子とバイアス用端子とが形成されているが、上側のグランド電極には開口部が設けられていない。そのため、端子は、上下方向の中心線に対して左右対称に、すなわち線対称に配置されているが、左右方向の中心線に対しては対称に配置されていない。
　実装基板との接続には、信号用端子、バイアス用端子及び接地用端子の全ての端子とグランド電極とが使用されるため、下側のグランド電極の開口部に信号用端子及びバイアス用端子が配置されている構成では、半田接合量のアンバランスにより実装強度が部分的に小さくなる。そのため、実装不良が発生したり、グランド電位が不安定になることによる電気特性バラツキが発生したりすることがある。
　本発明は、かかる実情に鑑み、バランスよく実装することができる電子部品を提供しようとするものである。
　本発明は、上記課題を解決するために、以下のように構成した電子部品を提供する。
　電子部品は、（ａ）基板と、（ｂ）前記基板の一方主面の周縁部に形成された複数の第１の端子と、（ｃ）前記基板の前記一方主面の中央部に形成され、開口部を有するグランド電極と、（ｄ）前記基板の前記一方主面のうち前記グランド電極の前記開口部の内側に形成され、前記グランド電極と電気的に絶縁された少なくとも２つの第２の端子とを備える。前記第２の端子は、前記グランド電極の中心に関して点対称となる位置に配置される。
　上記構成によれば、電子部品を実装基板に実装したとき、グランド電極と第２の端子とによる実装強度が、グランド電極の中心を中心として略つりあいのとれた状態になるようにすることができる。
　また、本発明は、上記課題を解決するために、以下のように構成した電子部品を提供する。
　電子部品は、（ａ）基板と、（ｂ）前記基板の一方主面の周縁部に形成された複数の第１の端子と、（ｃ）前記基板の前記一方主面の中央部に形成され、切り欠きを有するグランド電極と、（ｄ）前記基板の前記一方主面のうち前記グランド電極の前記切り欠きの内側に形成され、前記グランド電極と電気的に絶縁された少なくとも２つの第２の端子と、
を備える。前記第２の端子は、前記グランド電極の中心に関して点対称の位置に配置される。
　上記構成によれば、電子部品を実装基板に実装したとき、グランド電極と第２の端子とによる実装強度が、グランド電極の中心を中心として略つりあいのとれた状態になるようにすることができる。
　好ましくは、前記第２の端子の少なくとも１つは、信号が入力される信号用端子である。前記基板の他方主面に配置された回路素子と、前記信号用端子とが、前記基板を垂直に貫通するビア導体により接続されている。
　この場合、回路素子と、信号用端子である第２の端子との接続距離を最短にでき、寄生インダクタなどの不要な成分の発生を抑えることができ、回路素子及び電子部品の電気特性を安定化できる。
　好ましくは、前記回路素子は、半導体基板を用いた素子であり、かつ送信用端子および／または送受信共通端子を備えている。前記回路素子の前記送信端子および／または送受信共通端子は、前記信号用端子と接続されている。
　この場合、送信系の端子（送信用端子および／または送受信共通端子）と、受信系の端子（受信用端子）との間でのアイソレーションを向上できる。
　好ましくは、前記グランド電極の一つの前記開口部は、前記グランド電極の前記中心を含み、かつ当該１つの前記開口部の内側に複数の前記第２の端子電極が配置されている。
　すなわち、グランド電極の中心及びその付近に一つの開口部を設け、その開口部の中に複数の第２の端子電極を配置する。この場合、グランド電極の中心付近に複数の開口部を設け、それぞれの開口部の中に第２の端子電極を配置する場合と比べると、第２の端子電極同士を接近させても、グランド電極と第２の端子電極との間隔を広くできる。そのため、第２の端子電極とグランド電極とが、電子部品を実装用基板に半田等で実装する際に半田等により接続され、短絡（ショート）するのを防ぐことができる。
　好ましくは、すべての前記第２の端子の面積が同じである。
　この場合、第２の端子の面積を等しくすることにより、実装強度のバラツキをさらに低減することができる。
　好ましくは、前記グランド電極に、少なくとも一つのスリットが形成されている。
　この場合、電子部品が実装されたときにグランド電極で発生する曲げ応力を低減でき、基板のソリを緩和できる。
　好ましくは、前記グランド電極の中心と、前記基板の前記一方主面の中心とが一致する。
　この場合、グランド電極の中心と基板の一方主面の中心とが離れている場合に比べ、電子部品をバランスよく実装することができる。
　本発明によれば、電子部品をバランスよく実装することができる。
電子部品の斜視図である。（実施例１） 電子部品の断面図である。（実施例１） 電子部品の斜視図である。（実施例１） 電子部品の底面図である。（実施例１） 電子部品の底面図である。（実施例２） 電子部品の底面図である。（実施例３） 電子部品の底面図である。（実施例４） 電子部品の底面図である。（実施例５） 電子部品の底面図である。（従来例）
　以下、本発明の実施の形態について、図１～図８を参照しながら説明する。
　＜実施例１＞　実施例１の電子部品１０について、図１～図４を参照しながら説明する。図１及び図３は、電子部品１０の斜視図である。図２は、図１の線Ａ－Ａに沿って切断した断面図である。図４は電子部品１０の底面図である。
　電子部品１０は、図１及び図２に示すように基板１２の上面１２ｓに回路素子２，４が搭載されている。基板１２の上面１２ｓに搭載される回路素子２，４は、例えばチップコンデンサ、チップコイル等の受動部品や、半導体素子等である。また、基板１２が多層基板の場合、内層に配線電極が形成されている。
　電子部品１０は、必要に応じて、図３に示すように、回路素子２，４を覆うように、基板１２の上面１２ｓに樹脂層８が形成される。樹脂層８の代わりに、金属等のキャップ状の部材で回路素子２，４を覆うようにしてもよい。
　基板１２の下面１２ｔには、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄｄ　Ａｒｒａｙ）電極を備えており、図４に示すように、第１の端子１６と、第２の端子１７ａ，１７ｂと、グランド電極１８とが形成されている。
　第１の端子１６は、基板１２の下面１２ｔの周縁部に形成されている。第１の端子１６は、一部１６ｘ，１６ｙ，１６ｚを除き、信号が入力又は出力される信号端子である。第１の端子１６の一部１６ｘ，１６ｙ，１６ｚは、接地されるグランド端子である。
　グランド電極１８は、基板１２の下面１２ｔの中央部に形成されている。グランド電極１８には、２つの開口部１８ａ，１８ｂが形成されている。
　第２の端子１７ａ，１７ｂは、それぞれ、グランド電極の開口部１８ａ，１８ｂの内側に露出する基板１２の下面１２ｔに形成されている。第２の端子１７ａ，１７ｂは、グランド電極１８の中心１８ｃに関して点対称となる位置に配置されている。クロスハッチングを付した第２の端子１７ａは孤立した端子であり、第１の端子１６、他の第２の端子１７ｂ及びグランド電極１８のいずれとも電気的に絶縁されており、基板１２の内部に形成された配線電極や基板１２の上面１２ｓに搭載される回路素子２，４とも電気的に絶縁されている。他の第２の端子１７ｂは、信号端子である。
　図４のように構成することで、半田を用いて電子部品１０を実装基板（マザーボード）に実装したときに、第２の端子１７ａ，１７ｂとグランド電極１８の面積比の違いによる半田接合量のバランスが良くなり、実装強度はグランド電極１８の中心１８ｃを中心として略つりあいのとれた状態になるため、電子部品１０は、バランスよく実装することができる。そのため、実装後の実装性(実装基板に対する電子部品１０の傾きや、実装基板の面方向に見たときの実装強度のバランス)を良くすることができる。
　図２に示すように、基板１２の上面１２ｓに搭載される回路素子４（例えば、半導体チップ）は、基板１２の上面１２ｓに形成された端子１４とバンプ６を介してフリップチップ実装される。回路素子４に接続される端子１４と、信号端子である第２の端子１７ｂとは、基板１２の上面１２ｓから平面視したときに少なくとも一部が重なるように配置され、かつ基板１２を貫通するビア導体１５によって接続されている。
　ビア導体１５によって端子１４，１７ｂ間を直接接続することにより、回路素子４と第２の端子１７ｂとの接続距離を最短にでき、寄生インダクタなどの不要な成分の発生を抑えることができ、回路素子４及び電子部品１０の電気特性を安定化できる。
　電子部品１０が携帯電話に搭載されるスイッチモジュールや、ブルートゥースモジュール、無線ＬＡＮモジュールである場合には、回路素子４として搭載された半導体素子（スイッチＩＣやＲＦ-ＩＣ）の信号端子と第２の端子電極１７ｂとがビア導体１５で接続されている。この場合、特にアンテナ端子や送信用端子は送信時に高出力の信号が入力されるため、グランド電極１８で囲まれた第２の端子電極１７ｂと接続することで、その信号による他の端子との干渉を防ぐことができる。
　すなわち、送信用端子や送受信共通端子（アンテナ端子）は、信号を送信するため、受信側よりも大きい電力の信号が通過する。そのため、送信用端子や送受信共通端子の近傍には、その大電力により発生する電磁界が広く分布する。このように電磁界が広く分布する送信用端子や送受信共通端子の近傍に、他の信号端子、例えば受信用端子などを配置すると、送信用端子や送受信共通端子からの信号が受信用端子に入り込み、信号にノイズが発生するなどの不要な干渉が発生する。そこで、送信系の端子（送信用端子や送受信共通端子）を、グランド電極１８で囲まれた第２の端子１７ｂに接続すると、グランド電極１８がシールド電極のような効果を果たし、送信系の端子である第２の端子１７ｂの近傍で発生する電磁界の広がりを抑えることができる。これにより、送信系の端子と受信系の端子との間でのアイソレーションを向上できる。
　電子部品１０の基板１２は、多層基板でも単層基板でもよく、その材料はセラミックでも樹脂でも構わない。例えば、基板１２が樹脂多層基板（いわゆるプリント基板）の場合、端子１４，１６，１７ａ，１７ｂやグランド電極１８は、Ｃｕ電極（Ｃｕ箔）の表面にＮｉ/Ａｕのメッキ膜が形成される。
　なお、第２の端子１７ａ，１７ｂは面積が異なるように形成することも可能であるが、第２の端子１７ａ，１７ｂの面積が等しくなるように形成すると、第２の端子１７ａ，１７ｂの面積が異なるように形成する場合よりも、電子部品１０をバランスよく実装することができる。
　また、グランド電極１８の中心１８ｃと基板１２の下面１２ｔの中心１２ｃとが一致しないようにすることも可能であるが、グランド電極１８の中心１８ｃと基板１２の下面１２ｔの中心１２ｃとが一致していると、グランド電極１８の中心１８ｃと基板１２の下面１２ｔの中心１２ｃとが一致していない場合よりも、電子部品１０をバランスよく実装することができる。
　また、開口部１８ａ，１８ｂは、グランド電極１８の中心１８ｃに関して点対称にならない形状に形成することも可能であるが、グランド電極１８の中心１８ｃに関して点対称になる形状に形成すると、グランド電極１８の中心１８ｃに関して点対称にならない形状に形成する場合よりも、電子部品１０をバランスよく実装することができる。
　＜実施例２＞　実施例２の電子部品１０ａについて、図５を参照しながら説明する。実施例２の電子部品１０ａは、実施例１の電子部品１０と略同様に構成されている。以下では、実施例１と同じ構成部分には同じ符号を用い、実施例１との相違点を中心に説明する。
　図５は、実施例２の電子部品１０ａの底面図である。図５に示すように、実施例２の電子部品１０ａは、実施例１と同じく、基板１２の下面１２ｔの周縁部に第１の端子１６が形成され、基板１２の下面１２ｔの中央部にグランド電極１８ｘが形成されている。
　実施例２の電子部品１０ａは、実施例１と異なり、グランド電極１８ｘに、４つの開口部１８ｐ，１８ｑ，１８ｒ，１８ｓが形成され、各開口部１８ｐ，１８ｑ，１８ｒ，１８ｓ内には、１つの第２の端子１７ｐ，１７ｑ，１７ｒ，１７ｓが形成されている。クロスハッチングを付した第２の端子１７ｐ，１７ｓは、孤立した端子である。他の第２の端子１７ｑ，１７ｒは、信号端子である。他の第２の端子１７ｑ，１７ｒは、図示していないが、実施例１と同様に、ビア導体を介して、基板の上面に搭載された回路素子に接続されている。
　第２の端子１７ｐ，１７ｑ，１７ｒ，１７ｓは、２組に分けられる。一方の組の第２の端子１７ｐ，１７ｑは、グランド電極１８の中心１８ｃに関して点対称となる位置に形成されている。他方の組の第２の端子１７ｒ，１７ｓも、グランド電極１８の中心１８ｃに関して点対称となる位置に形成されている。
　実施例２の電子部品１０ａは、実施例１と同様に、バランスよく実装することができる。
　＜実施例３＞　実施例３の電子部品１０ｂについて、図６を参照しながら説明する。
　図６は、実施例３の電子部品１０ｂの底面図である。実施例３の電子部品１０ｂは、図６に示すように、実施例１と同じく、基板１２の下面１２ｔの周縁部に第１の端子１６が形成され、基板１２の下面１２ｔの中央部にグランド電極１８ｙが形成されている。
　実施例３の電子部品１０ｂは、実施例１と異なり、グランド電極１８ｙに、グランド電極１８の中心１８ｃ及びその付近を含む１つの開口部１８ｗが形成され、この開口部１８ｗ内に２つの第２の端子１７ｕ，１７ｖが形成されている。クロスハッチングを付した第２の端子１７ｕは孤立した端子であり、他の第２の端子１７ｖは信号端子である。
　このように１つの開口部１８ｗの内側に複数の第２の端子１７ｕ，１７ｖを形成すると、第２の端子１７ｕ，１７ｖ同士を接近させても、第２の端子１７ｕ，１７ｖの間にグランド電極を形成する必要がないため、グランド電極１８ｙと第２の端子１７ｕ，１７ｖとの間の間隔を広くすることができる。そのため、電子部品１０ｂを実装用基板に半田等で実装する際に、第２の端子１７ｕ，１７ｖとグランド電極１８ｙとが半田等により接続され、短絡（ショート）するのを防ぐことができる。
　すなわち、実施例１のようにグランド電極の複数の開口部の内側にそれぞれ第２の端子電極を形成する場合には、第２の端子同士を接近させようとすると、第２の端子の間にグランド電極を形成する必要があるため、グランド電極と第２の端子との間の間隔を狭くする必要がある。これに対し、１つの開口部に複数の第２の端子を形成するようにすれば、第２の端子同士を接近させても、グランド電極と第２の端子との間の間隔を狭くしなくてもよい。
　＜実施例４＞　実施例３の電子部品１０ｃについて、図７を参照しながら説明する。
　図７は、実施例４の電子部品１０ｃの底面図である。実施例４の電子部品１０ｃは、図７に示すように、実施例１と同じく、基板１２の下面１２ｔの周縁部に第１の端子１６が形成され、基板１２の下面１２ｔの中央部にグランド電極１８ｚが形成され、グランド電極１８ｚに形成された開口部１８ｍ，１８ｎ内に、それぞれ、第２の端子１７ｍ，１７ｎが形成されている。
　実施例４の電子部品１０ｃは、実施例１と異なり、グランド電極１８ｚに、図において縦と横の２方向に延在するスリット１８ｕ，１８ｖが形成されている。スリット１８ｕ，１８ｖは、略格子状態に間欠的に形成されている。すなわち、グランド電極１８ｚを分割する仮想格子線に沿って、仮想格子線の交差点付近を除き、形成されている。
　グランド電極１８ｚにスリット１８ｕ，１８ｖを形成することにより、電子部品１０ｃが実装されたときにグランド電極１８ｚで発生する曲げ応力を低減でき、基板のソリを緩和できる。
　なお、スリットはどのような形状でも構わない。例えば、１方向にのみ延在するスリットや、斜め方向に延在するスリットでも構わない。ジグザク状、同心円状、渦巻き状に延在するスリットでも構わない。
　＜実施例５＞　実施例５の電子部品１０ｄについて、図８を参照しながら説明する。
　図８は電子部品１０ｄの底面図である。図８に示すように、実施例５の電子部品１０ｄは、実施例１と同じく、基板１２の下面１２ｔの周縁部に第１の端子１６が形成され、基板１２の下面１２ｔの中央部にグランド電極１８ｋが形成されている。
　第１の端子１６は、一部１６ｘ，１６ｙ，１６ｚを除き、信号が入力又は出力される信号端子である。第１の端子１６の一部１６ｘ，１６ｙ，１６ｚは、接地されるグランド端子である。
　実施例５の電子部品１０ｄは、実施例１と異なり、グランド電極１８ｋに、２つの切り欠き１８ｇ，１８ｈが形成され、切り欠き１８ｇ，１８ｈ内に、それぞれ１つの第２の端子１７ｇ，１７ｈが形成されている。
　第２の端子１７ｇ，１７ｈは、グランド電極１８ｋの中心１８ｄに関して点対称となる位置に配置されている。クロスハッチングを付した第２の端子１７ｇは、孤立した端子である。他の第２の端子１７ｈは、信号端子である。他の第２の端子１７ｈは、図示していないが、実施例１と同様に、ビア導体を介して、基板１２の上面に搭載された回路素子に接続されている。
　電子部品１０ｄが携帯電話に搭載されるスイッチモジュールや、ブルートゥースモジュール、無線ＬＡＮモジュールである場合には、基板１２に回路素子として搭載された半導体素子（スイッチＩＣやＲＦ-ＩＣ）の信号端子と第２の端子電極１７ｈとがビア導体で接続されている。この場合、特にアンテナ端子（送受信共通端子）や送信用端子は送信時に高出力の信号が入力されるため、グランド電極１８ｋで囲まれた第２の端子電極１７ｈと接続することで、その信号による他の端子との干渉を防ぎ、送信系の端子と受信系の端子との間でのアイソレーションを向上できる。
　グランド電極１８ｋの中心１８ｄと基板１２の下面１２ｔの中心１２ｄとが一致しない構成とすることも可能であるが、グランド電極１８ｋの中心１８ｄと基板１２の下面１２ｔの中心１２ｄとが一致していると、グランド電極１８ｋの中心１８ｄと基板１２の下面１２ｔの中心１２ｄとが一致しない構成よりも、電子部品１０ｄをバランスよく実装することができる。
　また、切り欠き１８ｇ，１８ｈは、グランド電極１８ｋの中心１８ｄに関して点対称にならない形状に形成することも可能であるが、グランド電極１８ｋの中心１８ｄに関して点対称になる形状に形成すると、グランド電極１８ｋの中心１８ｄに関して点対称にならない形状に形成する場合よりも、電子部品１０ｄをバランスよく実装することができる。
　＜まとめ＞　以上に説明したように、基板下面の中央部に形成されたグランド電極に開口部を形成し、この開口部の中に、第２の端子を、グランド電極の中心に関して点対称となる位置に形成することで、電子部品をバランスよく実装することができる。
　なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
　　２　回路素子
　　４　回路素子
　　６　バンプ
　１０，１０ａ，１０ｂ，１０ｃ，１０ｄ　電子部品
　１２　基板
　１２ｃ，１２ｄ　中心
　１２ｓ　上面（他方主面）
　１２ｔ　下面（一方主面）
　１４　端子
　１５　ビア導体
　１６　第１の端子
　１７ａ，１７ｂ　第２の端子
　１７ｇ，１７ｈ　第２の端子
　１７ｍ，１７ｎ　第２の端子
　１７ｐ，１７ｑ，１７ｒ，１７ｓ　第２の端子
　１７ｕ，１７ｖ　第２の端子
　１８　グランド電極
　１８ａ，１８ｂ　開口部
　１８ｃ，１８ｄ　中心
　１８ｇ，１８ｈ　切り欠き
　１８ｋ　グランド電極
　１８ｍ，１８ｎ　開口部
　１８ｐ，１８ｑ，１８ｒ，１８ｓ　開口部
　１８ｕ，１８ｖ　スリット
　１８ｗ　開口部
　１８ｘ，１８ｙ，１８ｚ　グランド電極

Claims (8)

  1. 　基板と、
    　前記基板の一方主面の周縁部に形成された複数の第１の端子と、
    　前記基板の前記一方主面の中央部に形成され、開口部を有するグランド電極と、
    　前記基板の前記一方主面のうち前記グランド電極の前記開口部の内側に形成され、前記グランド電極と電気的に絶縁された少なくとも２つの第２の端子と、
    を備え、
    　前記第２の端子は、前記グランド電極の中心に関して点対称の位置に配置されることを特徴とする、電子部品。
  2. 　基板と、
    　前記基板の一方主面の周縁部に形成された複数の第１の端子と、
    　前記基板の前記一方主面の中央部に形成され、切り欠きを有するグランド電極と、
    　前記基板の前記一方主面のうち前記グランド電極の前記切り欠きの内側に形成され、前記グランド電極と電気的に絶縁された少なくとも２つの第２の端子と、
    を備え、
    　前記第２の端子は、前記グランド電極の中心に関して点対称の位置に配置されることを特徴とする、電子部品。
  3. 　前記第２の端子の少なくとも１つは、信号が入力される信号用端子であり、
    　前記基板の他方主面に配置された回路素子と、前記信号用端子とが、前記基板を垂直に貫通するビア導体により接続されていることを特徴とする、請求項１又は２に記載の電子部品。
  4. 　前記回路素子は、半導体基板を用いた素子であり、かつ送信用端子および／または送受信共通端子を備えており、
    　前記回路素子の前記送信端子および／または送受信共通端子は、前記信号用端子と接続されていることを特徴とする、請求項３に記載の電子部品。
  5. 　前記グランド電極の一つの前記開口部は、前記グランド電極の前記中心を含み、かつ当該１つの前記開口部の内側に複数の前記第２の端子電極が配置されていることを特徴とする、請求項１、３又は４に記載の電子部品。
  6. 　すべての前記第２の端子の面積が同じであることを特徴とする、請求項１乃至５のいずれか一つに記載の電子部品。
  7. 　前記グランド電極に、少なくとも一つのスリットが形成されていることを特徴とする、請求項１乃至６のいずれか一つに記載の電子部品。
  8. 　前記グランド電極の中心と、前記基板の前記一方主面の中心とが一致することを特徴とする、請求項１乃至７のいずれか一つに記載の電子部品。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116383A (ja) * 2012-12-07 2014-06-26 Murata Mfg Co Ltd 電子部品
JP2017118149A (ja) * 2017-03-21 2017-06-29 株式会社村田製作所 電子部品の実装構造
JP2021150770A (ja) * 2020-03-18 2021-09-27 Fdk株式会社 電子部品、パッチアンテナ及びそのパッチアンテナを備えるアンテナ装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530739B2 (en) * 2014-12-15 2016-12-27 Qualcomm Incorporated Package on package (PoP) device comprising a high performance inter package connection
EP3993572A1 (en) * 2020-10-28 2022-05-04 Tridonic GmbH & Co. KG Wireless module and combination of wireless module and circuit board
WO2022227063A1 (zh) * 2021-04-30 2022-11-03 华为技术有限公司 Lga焊盘结构及制作方法、芯片模块、印刷电路板及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134639A (ja) * 2000-10-25 2002-05-10 Murata Mfg Co Ltd 高周波電子部品用パッケージおよびそれを用いた高周波電子部品
WO2005098359A1 (ja) * 2004-04-07 2005-10-20 Murata Manufacturing Co., Ltd. 角速度計測装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868257B2 (en) * 2004-03-09 2011-01-11 Nec Corporation Via transmission lines for multilayer printed circuit boards
JP2005277075A (ja) 2004-03-24 2005-10-06 Kyocera Corp 配線基板
JP4797950B2 (ja) * 2006-11-27 2011-10-19 パナソニック株式会社 半導体装置と、これを用いた電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134639A (ja) * 2000-10-25 2002-05-10 Murata Mfg Co Ltd 高周波電子部品用パッケージおよびそれを用いた高周波電子部品
WO2005098359A1 (ja) * 2004-04-07 2005-10-20 Murata Manufacturing Co., Ltd. 角速度計測装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116383A (ja) * 2012-12-07 2014-06-26 Murata Mfg Co Ltd 電子部品
JP2017118149A (ja) * 2017-03-21 2017-06-29 株式会社村田製作所 電子部品の実装構造
JP2021150770A (ja) * 2020-03-18 2021-09-27 Fdk株式会社 電子部品、パッチアンテナ及びそのパッチアンテナを備えるアンテナ装置
JP7222160B2 (ja) 2020-03-18 2023-02-15 Fdk株式会社 電子部品、パッチアンテナ及びそのパッチアンテナを備えるアンテナ装置

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