WO2011001652A1 - Ｐｌｌ回路、およびそれを搭載した無線通信装置 - Google Patents

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WO2011001652A1
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gain
mode
digitally controlled
oscillator
controlled oscillator
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PCT/JP2010/004255
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壇徹
田邉朋之
小林春夫
Original Assignee
三洋電機株式会社
三洋半導体株式会社
国立大学法人群馬大学
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    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a PLL circuit using a digitally controlled oscillator (DCO) and a wireless communication apparatus equipped with the PLL circuit.
  • DCO digitally controlled oscillator
  • ADPLL All Digital Phase Locked Loop
  • the ADPLL circuit does not require a charge pump circuit or an analog LPF, so that the circuit area can be reduced.
  • the ADPLL circuit is excellent in process portability, process scalability, and flexibility, and can operate at a low voltage.
  • a method is known in which the value of the loop gain set in the loop filter is reduced stepwise so that the output frequency is set or changed in the PLL circuit in order to quickly converge to the target frequency with high accuracy.
  • the smaller the loop gain value the smaller the output frequency displacement. Therefore, if the value of the loop gain is small, the convergence time until reaching the target frequency becomes long. On the other hand, when the value of the loop gain is large, the convergence time until the target frequency is reached is shortened, but the frequency displacement becomes rough, and the convergence accuracy is lowered.
  • the output frequency is brought close to the target frequency quickly by setting a large loop gain first, and then the output frequency is finely displaced by switching to a small loop gain.
  • the target frequency can be reached quickly and with high accuracy.
  • a state in which a certain loop gain is set is defined as one mode.
  • the number of loop gains to be set corresponds to the number of modes.
  • a digitally controlled oscillator mounted on an ADPLL circuit employing the above-described method includes a plurality of circuit elements corresponding to a plurality of modes. Each of the plurality of circuit elements and each of the plurality of modes are associated with each other in a one-to-one correspondence in advance, and a circuit element to be controlled in a certain mode is uniquely identified.
  • the plurality of circuit elements are circuit elements that function as digital / analog converters (for example, variable capacitance arrays).
  • the unit step widths of the plurality of circuit elements differ depending on the associated mode.
  • the unit step width of a circuit element associated with a mode in which a large loop gain is set is increased, and the unit step width of a circuit element associated with a mode in which a small loop gain is set is decreased. Become.
  • the digitally controlled oscillator has a DCO gain.
  • the DCO gain is a value indicating a change in output frequency with respect to a 1LSB (Least Significant Bit) change in a set digital value.
  • the value of the DCO gain varies depending on the process, power supply voltage, and temperature. Further, the value of the DCO gain varies depending on which of the plurality of circuit elements is a control target. Therefore, unless the DCO gain of the digitally controlled oscillator is estimated and the DCO gain is normalized, it is difficult to achieve a desired oscillation frequency with high accuracy.
  • the DCO gain in the mode is estimated, and parameters for normalizing the estimated DCO gain are set. Then, the frequency that converges in that mode is searched.
  • the time required for the DCO gain estimation process is a factor that increases the convergence time.
  • the present inventor has found a method for shortening the time required for the DCO gain estimation processing executed when the mode is switched over.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a technique capable of estimating the DCO gain after the mode is switched in a shorter time.
  • a PLL circuit includes a digitally controlled oscillator that oscillates at a frequency corresponding to a set digital value, an output phase of the digitally controlled oscillator, and a reference phase based on the set frequency controlled digital value.
  • a phase detector that detects an error of the phase detector and generates a phase error value;
  • a loop filter that generates a first digital tuning value by multiplying the phase error value output from the phase detector by a predetermined loop gain;
  • the first digital tuning value output from the loop filter is multiplied by a predetermined reference frequency, and the gain of the set digital control oscillator is divided to generate the second digital tuning value to be set in the digital control oscillator.
  • the oscillator gain estimation unit Based on the second digital tuning value output from the oscillator gain normalization unit and the oscillator gain normalization unit.
  • the oscillator gain estimation unit performs digital control based on a ratio between a change in the second digital tuning value obtained by changing the frequency control digital value and a change in the frequency of the output signal of the digital control oscillator in a certain mode.
  • the oscillator gain estimation unit estimates the gain of the digital control oscillator in another mode based on the gain of the digital control oscillator estimated in a certain mode and the element parameter of the digital control oscillator.
  • This apparatus includes an antenna that receives a radio signal, a local oscillator using a PLL circuit, and a demodulation unit that demodulates the radio signal received by the antenna based on a signal supplied from the local oscillator.
  • the DCO gain after the mode is switched can be estimated in a shorter time.
  • FIG. 1 is a diagram showing a configuration of an ADPLL circuit 100 according to an embodiment of the present invention.
  • the ADPLL circuit 100 includes a digitally controlled oscillator 10, a retiming clock generation unit 11, an accumulator 12, a time-to-digital converter (TDC) 13, a first flip-flop circuit 14, a counter 15, a second A flip-flop circuit 16, a phase detector 17, a loop filter 18, a DCO gain normalization unit 19, a DCO gain estimation unit 20, and a mode switching unit 21 are provided.
  • TDC time-to-digital converter
  • the digitally controlled oscillator 10 oscillates at a frequency corresponding to the set digital value.
  • the retiming clock generation unit 11 retimes the reference frequency signal Fref based on the output signal Fout of the digital control oscillator 10 to generate the retiming clock signal CKR.
  • the reference frequency signal Fref is generated by a crystal resonator (not shown). In this embodiment, a vibrator that oscillates at a frequency of about 20 to 40 MHz is used.
  • the retiming clock signal CKR generated by the retiming clock generation unit 11 is supplied to the accumulator 12, the first flip-flop circuit 14, and the second flip-flop circuit 16, respectively.
  • the accumulator 12 cumulatively adds a frequency control digital value (FCW; Frequency Control Word) set from the outside according to the retiming clock signal CKR, generates reference phase data Rr, and outputs it to the phase detector 17.
  • FCW Frequency Control Word
  • the time / digital converter 13 converts the time difference between the reference frequency signal Fref and the output signal Fout of the digitally controlled oscillator 10 into a digital value. More specifically, the time / digital converter 13 detects a time difference in units smaller than one cycle of the output signal Fout of the digital control oscillator 10 and outputs the time difference as decimal data ⁇ .
  • the first flip-flop circuit 14 latches and outputs the decimal data ⁇ output from the time / digital converter 13 to the phase detector 17 in accordance with the retiming clock signal CKR.
  • the counter 15 counts significant edges (for example, rising edges) of the output signal Fout of the digitally controlled oscillator 10. This count value is output as integer data Rv.
  • the second flip-flop circuit 16 latches and outputs the integer data Rv output from the counter 15 to the phase detector 17 in accordance with the retiming clock signal CKR.
  • the output phase of the digitally controlled oscillator 10 is defined by the integer data Rv and the decimal data ⁇ . In the present embodiment, it is defined by the difference between the two.
  • the phase detector 17 detects an error between the reference phase data Rr generated by the accumulator 12 on the basis of the frequency control digital value FCW and the output phase (Rv ⁇ ) of the digital control oscillator 10 to thereby detect a digital phase error.
  • the value ⁇ E is generated.
  • the phase detector 17 outputs the generated digital phase error value ⁇ E to the loop filter 18.
  • FIG. 2 is a diagram for explaining a specific example of the process of generating the digital phase error value ⁇ E.
  • FIG. 2 shows an example in which the reference frequency signal Fref is multiplied by 3.25 to generate the output signal Fout of the digitally controlled oscillator 10.
  • the four periods ta of the output signal Fout are delayed by a delay period tb compared to the one period Tref of the reference frequency signal Fref to be matched.
  • the counter 15 counts rising edges of the output signal Fout of the digitally controlled oscillator 10 to thereby integer the value (ta / Tout) obtained by normalizing the four periods ta of the output signal Fout by one period Tout of the output signal Fout. Part.
  • the integer part of this value is the integer data Rv.
  • the time / digital converter 13 detects the time from the rising edge of the reference frequency signal Fref to the next rising edge of the output signal Fout of the digitally controlled oscillator 10, so that the delay period tb is equal to the output signal Fout.
  • a value (tb / Tout) normalized by the period Tout is detected. This value becomes the decimal data ⁇ .
  • the difference between the integer data Rv and the decimal data ⁇ ( Rv ⁇ ) coincides with a value (Tref / Tout) obtained by normalizing one cycle Tref of the reference frequency signal Fref by one cycle Tout of the output signal Fout of the digitally controlled oscillator 10.
  • This value is the ratio of the period Tout of the output signal Fout of the digitally controlled oscillator 10 actually observed and the period Tref of the reference frequency signal Fref, that is, the output signal Fout of the digitally controlled oscillator 10 actually observed. And the ratio of the frequency of the reference frequency signal Fref.
  • the phase detector 17 From the ratio of the target frequency to the frequency of the reference frequency signal Fref (corresponding to the reference phase data Rr), the phase detector 17 detects the frequency of the output signal Fout of the digitally controlled oscillator 10 actually observed and the reference frequency signal.
  • the loop filter 18 multiplies the digital phase error value ⁇ E output from the phase detector 17 by a predetermined loop gain ⁇ to generate a first digital tuning value (NTW; Normalized Tuning Word). .
  • NTW Normalized Tuning Word
  • the digital phase error value ⁇ E may be multiplied by the loop gain ⁇ and a predetermined integral term may be added to improve follow-up performance.
  • the loop filter 18 outputs the generated first digital tuning value NTW to the DCO gain normalization unit 19.
  • the DCO gain normalization unit 19 multiplies the first digital tuning value NTW output from the loop filter 18 by the reference frequency signal Fref, and the DCO gain K DCO of the digitally controlled oscillator 10 estimated by the DCO gain estimation unit 20. Is divided to generate a second digital tuning value (OTW; Oscillator Tuning Word) to be set in the digitally controlled oscillator 10. That is, the DCO gain normalization unit 19 multiplies the first digital tuning value NTW by a value (Fref / K DCO ) obtained by dividing the reference frequency signal Fref by the DCO gain estimated value K DCO .
  • the digitally controlled oscillator 10 generates an output signal Fout having a frequency corresponding to the second digital tuning value OTW set from the DCO gain normalization unit 19.
  • the DCO gain estimation unit 20 estimates the DCO gain K DCO of the digitally controlled oscillator 10 based on the second digital tuning value OTW output from the DCO gain normalization unit 19, and sets it in the DCO gain normalization unit 19. .
  • the mode switching unit 21 switches the mode of the ADPLL circuit 100 step by step when the ADPLL circuit 100 is tuned. As a process that becomes the core of the switching process, the mode switching unit 21 switches the value of the loop gain ⁇ set in the loop filter 18 step by step.
  • FIG. 3 is a diagram showing an example of frequency transition of the output signal Fout of the digitally controlled oscillator 10 when the loop gain ⁇ is switched in three stages.
  • the large mode LM is a mode in which the value of the loop gain ⁇ is the largest among the three modes and the frequency of the output signal Fout of the digitally controlled oscillator 10 is changed most greatly.
  • the middle mode MM is a mode in which the value of the loop gain ⁇ is smaller than that of the large mode LM and the frequency of the output signal Fout is changed to be smaller than that of the large mode LM.
  • the small mode SM is a mode in which the value of the loop gain ⁇ is further smaller than that of the middle mode MM, and the frequency of the output signal Fout is changed to be smaller than that of the middle mode MM.
  • the mode switching unit 21 switches modes in the order of large mode LM, middle mode MM, and small mode SM.
  • the loop gain ⁇ to be set in the loop filter 18 is switched in the order of the loop gain ⁇ L for the large mode, the loop gain ⁇ M for the middle mode, and the loop gain ⁇ S for the small mode.
  • the loop gain ⁇ L for the large mode may be set to 1/8
  • the loop gain ⁇ M for the middle mode may be set to 1/32
  • the loop gain ⁇ S for the small mode may be set to 1/128. If the value of the loop gain ⁇ is set to a multiple of 1/2, multiplication by a right bit shift operation becomes possible.
  • the mode switching unit 21 determines the mode switching timing by monitoring the frequency displacement of the output signal Fout of the digitally controlled oscillator 10. For example, in a certain mode, when the frequency displacement within a predetermined set time is smaller than a predetermined reference displacement (hereinafter referred to as a case where the convergence condition is satisfied), it is determined that the target frequency is approached, and the mode is switched to a smaller mode. As shown in FIG. 3, by switching the mode in the order of large mode LM, middle mode MM, and small mode SM, the target frequency can be reached quickly and with high accuracy.
  • a predetermined reference displacement hereinafter referred to as a case where the convergence condition is satisfied
  • the DCO gain estimation unit 20 changes the change ⁇ OTW of the second digital tuning value OTW obtained by changing the frequency control digital value FCW and the change of the frequency fv of the output signal Fout of the digital control oscillator 10 in a certain mode value.
  • the DCO gain K DCO of the digitally controlled oscillator 10 is estimated from the ratio with the minute ⁇ fv.
  • the digitally controlled oscillator 10 also changes the frequency fv of its output signal Fout.
  • the DCO gain K DCO is defined as the ratio of the change ⁇ fv of the frequency fv of the output signal Fout to the change ⁇ OTW of the second digital tuning value OTW. That is, the DCO gain K DCO is to changes in 1LSB of the second digital tuning value OTW, is defined as the change in ⁇ fv frequency fv of the output signal Fout.
  • FIG. 4 is a diagram illustrating an example of transition of the second digital tuning value OTW when estimating the DCO gain K DCOS of the small mode SM.
  • FIG. 5 is a flowchart showing the procedure of the DCO gain KDCO estimation process by the DCO gain estimation unit 20.
  • a frequency control digital value FCW1 is set in the accumulator 12 from the outside (S10).
  • the mode switching unit 21 switches in the order of the large mode LM, the middle mode MM, and the small mode SM.
  • the DCO gain estimation unit 20 acquires the second digital tuning value OTW1 when the mode switching unit 21 determines that the convergence condition of the small mode SM is satisfied (time t2 in FIG. 4) (S11).
  • the temporary DCO gain K DCOS in the small mode SM is set in the DCO gain normalization unit 19.
  • the DCO gain estimation unit 20 When acquiring the second digital tuning value OTW1, the DCO gain estimation unit 20 sets a frequency control digital value FCW2 different from the frequency control digital value FCW1 in the accumulator 12 (S12). The DCO gain estimation unit 20 acquires the second digital tuning value OTW2 when it is determined by the mode switching unit 21 that the convergence condition of the small mode SM is satisfied (time t3 in FIG. 4) (S13). Even at this stage, the temporary DCO gain K DCOS in the small mode SM is set in the DCO gain normalization unit 19.
  • the DCO gain estimation unit 20 uses the reference frequency signal Fref, the frequency control digital value FCW1, the frequency control digital value FCW2, the second digital tuning value OTW1, and the second digital tuning value OTW2. Then, the DCO gain K DCOS of the small mode SM is estimated (S14).
  • the frequency fv of the output signal Fout of the digital control oscillator 10 is represented by the product of the reference frequency signal Fref and the frequency control digital value FCW. Therefore, the change ⁇ fv of the frequency fv of the output signal Fout is represented by the product of the reference frequency signal Fref and the change ⁇ FCW of the frequency control digital value FCW. Therefore, the DCO gain KDCO to be estimated is calculated by the following equation 1.
  • the DCO gain estimation unit 20 calculates the DCO gain K DCOS of the small mode SM
  • the DCO gain estimation unit 20 sets the calculated DCO gain K DCOS in the DCO gain normalization unit 19. Thereafter, when the mode switching unit 21 determines that the convergence condition of the small mode SM is satisfied (time t4 in FIG. 4), the entire tuning is completed. In FIG. 4, the estimation process of the DCO gain K DCOL of the large mode LM and the DCO gain K DCOM of the middle mode MM is omitted.
  • FIG. 6 is a diagram illustrating a configuration example of the LC oscillator according to the embodiment.
  • the current flowing through the constant current source C1 is copied to the common source terminal of the pair of first P-channel transistor M1 and second P-channel transistor through the current mirror circuit CM1.
  • the gate terminal of the first P-channel transistor M1 is connected to the drain terminal of the second P-channel transistor M2, and the gate terminal of the second P-channel transistor M2 is connected to the drain terminal of the first P-channel transistor M1.
  • the drain terminal of the first P-channel transistor M1 is connected to the gate terminal of the second P-channel transistor M2, one end of the first inductor L1, and the positive terminal of the tank capacitor C1.
  • the drain terminal of the second P-channel transistor M2 is connected to the gate terminal of the first P-channel transistor M1, one end of the second inductor L2, and the negative terminal of the tank capacitor C1.
  • the other ends of the first inductor L1 and the second inductor L2 are grounded.
  • the second digital tuning value OTW is input to the tank capacity C1, and the capacitance of the tank capacity C1 is variable.
  • the frequency of the output signal of the LC oscillator depends on the product of the inductance L of the first inductor L1 and the second inductor L2 and the capacitance C of the tank capacitance C1.
  • the frequency can be changed by changing the capacitance C.
  • FIG. 7 is a diagram showing a configuration example of the tank capacity C1.
  • the tank capacity C1 includes a plurality of capacity arrays corresponding to the number of modes.
  • three capacity arrays that is, a large mode capacity array CL, a middle mode capacity array CM, and a small mode capacity array CS are included.
  • the large mode capacitor array CL, the middle mode capacitor array CM, and the small mode capacitor array CS are connected in parallel.
  • the large mode capacitor array CL, the middle mode capacitor array CM, and the small mode capacitor array CS each include a plurality of varactor capacitors.
  • the large mode capacitor array CL includes a plurality of varactor capacitors CL1 to CLn, and the plurality of varactor capacitors CL1 to CLn are connected in parallel.
  • the combined capacitance of the plurality of varactor capacitors CL1 to CLn is set by the second digital tuning value OTW L input in the large mode LM.
  • the number of the plurality of varactor capacitances CL1 to CLn is defined by the binary code or the number of tuning points of the output signal Fout and the second digital tuning value OTW L that can be changed in the large mode LM. It is decided by.
  • the second digital tuning value OTW L is specified by a binary code
  • seven varactor capacities CL1 to CL7 are required
  • 127 varactor capacitors CL1 to CL127 are required.
  • the capacitances of the plurality of varactor capacitors CL1 to CLn are determined by the step width of the tuning point in the large mode LM and whether the second digital tuning value OTW L is defined by a binary code or a thermometer code. Is done.
  • the capacitance is determined so that the capacitance of the varactor capacitance of the least significant bit is converted into the frequency of the step width.
  • the capacitances are determined such that all the capacitances of the plurality of varactor capacitors CL1 to CLn are converted to the frequency of the step width.
  • the second digital tuning value OTW L sets the on / off state of each of the plurality of varactor capacitors CL1 to CLn, whereby the combined capacitance of the large mode capacitor array CL is determined.
  • the middle mode capacitor array CM also includes a plurality of varactor capacitors CM1 to CMn, and the plurality of varactor capacitors CM1 to CMn are connected in parallel.
  • the combined capacitance of the plurality of varactor capacitors CM1 to CMn is set by the second digital tuning value OTW M input in the middle mode MM.
  • the consideration described in the large mode capacitor array CL is applicable.
  • the small mode capacitor array SM also includes a plurality of varactor capacitors CS1 to CSn, and the plurality of varactor capacitors CS1 to CSn are connected in parallel.
  • the combined capacitance of the plurality of varactor capacitors CS1 to CSn is set by the second digital tuning value OTW S input in the small mode SM.
  • the conditions described for the large mode capacitor array CL apply to the conditions regarding the number and capacitance of the plurality of varactor capacitors CS1 to CSn.
  • the target frequency is set by the total combined capacitance of the combined capacitance of the large mode capacitor array CL, the combined capacitance of the middle mode capacitor array CM, and the combined capacitance of the small mode capacitor array CS.
  • DCO gain estimation unit 20 DCO gain K DCO estimated in a certain mode, and based on the device parameter of the digitally controlled oscillator 10, to estimate the DCO gain K DCO in another mode.
  • the DCO gain estimation unit 20 estimates the DCO gain K DCOS of the small mode SM based on the DCO gain K DCOM of the middle mode MM estimated in the middle mode MM and the element parameters of the digital control oscillator 10.
  • a combined capacitance of a plurality of capacitance arrays included in the LC oscillator can be used.
  • the DCO gain estimation unit 20 calculates the DCO gain K DCO estimated in a certain mode, and the ratio of the unit step width of the combined capacitance of the capacitance array for that mode to the unit step width of the combined capacitance of the capacitor array for another mode. First , the DCO gain K DCO of another mode is estimated.
  • the DCO gain estimator 20 includes the DCO gain K DCOM of the middle mode MM estimated in the middle mode MM, the unit step width ⁇ Cm of the combined capacitance of the middle mode capacitor array CM, and the combined capacitance of the small mode capacitor array CS.
  • the DCO gain K DCOS of the small mode SM is estimated based on the ratio to the unit step width ⁇ Cs.
  • the ratio of the unit step width ⁇ Cm of the combined capacitance of the middle mode capacitor array CM to the unit step width ⁇ Cs of the combined capacitance of the small mode capacitor array CS is added to the DCO gain K DCOM of the middle mode MM (
  • the DCO gain K DCOS of the small mode SM is estimated by multiplying by ( ⁇ Cs / ⁇ Cm).
  • FIG. 8 is a diagram illustrating an example of transition of the second digital tuning value OTW when the DCO gain K DCOS of the small mode SM is estimated from the DCO gain K DCOM of the middle mode MM.
  • the frequency control digital value FCW1 is set in the accumulator 12 from the outside.
  • the mode switching unit 21 sequentially switches between the large mode LM and the middle mode MM.
  • the DCO gain estimation unit 20 obtains the second digital tuning value OTW1 when the mode switching unit 21 determines that the convergence condition of the middle mode MM is satisfied (time t12 in FIG. 8).
  • the DCO gain estimation unit 20 When acquiring the second digital tuning value OTW1, the DCO gain estimation unit 20 sets the frequency control digital value FCW2 different from the frequency control digital value FCW1 in the accumulator 12. The DCO gain estimation unit 20 acquires the second digital tuning value OTW2 when the mode switching unit 21 determines that the middle mode MM convergence condition is satisfied (time t13 in FIG. 8). The mode switching unit 21 switches from the middle mode MM to the small mode SM.
  • the DCO gain estimation unit 20 uses the reference frequency signal Fref, the frequency control digital value FCW1, the frequency control digital value FCW2, the second digital tuning value OTW1, and the second digital tuning value OTW2.
  • the DCO gain K DCOM of the middle mode MM is estimated.
  • the DCO gain estimation unit 20 estimates the DCO gain K DCOM of the middle mode MM by the method shown in FIG.
  • the DCO gain K DCOS of the small mode SM is estimated by multiplying the ratio ( ⁇ Cs / ⁇ Cm) of the capacitance with the unit step width ⁇ Cs.
  • the DCO gain estimation unit 20 estimates the DCO gain K DCOS of the small mode SM, the DCO gain estimation unit 20 sets the DCO gain K DCOS in the DCO gain normalization unit 19. Thereafter, when the mode switching unit 21 determines that the convergence condition of the small mode SM is satisfied (time t14 in FIG. 8), the entire tuning is completed.
  • this method sets the frequency control digital value FCW2 for estimation in the DCO gain K DCOS estimation process of the small mode SM and sets the second digital tuning value OTW2 for estimation. Therefore , it is possible to estimate the DCO gain K DCOS of the small mode SM at high speed. Therefore, the overall tuning time can be greatly shortened.
  • the DCO gain K DCOS of the small mode SM in order to estimate the DCO gain K DCOS of the small mode SM, the DCO gain K DCOM of the middle mode MM, the unit step width ⁇ Cm of the composite capacitance of the middle mode capacitance array CM, and the small mode capacitance
  • the ratio of the combined capacitance of the array CS to the unit step width ⁇ Cs is used.
  • the DCO gain K DCOS of the small mode SM may be estimated.
  • a mode in which the frequency fv of the output signal Fout of the digitally controlled oscillator 10 is relatively coarsely changed among these modes is referred to as a coarse adjustment mode, and the frequency fv of the output signal Fout is relatively finely changed.
  • the mode is called fine adjustment mode.
  • the DCO gain estimator 20 is based on the DCO gain estimated in the coarse adjustment mode and the ratio of the unit step width of the synthetic capacitance of the coarse adjustment mode capacitor array to the unit step width of the composite capacitance of the fine adjustment mode capacitance array. The DCO gain in the fine adjustment mode is estimated.
  • the DCO gain of another mode is not estimated based on the data actually observed in that mode. Based on the estimation, the time required for the DCO gain estimation process can be shortened.
  • FIG. 9 is a diagram illustrating a configuration of a wireless communication device 200 in which the ADPLL circuit 100 according to the embodiment is mounted as a local oscillator.
  • the wireless communication apparatus 200 includes an antenna 30, a low noise amplifier 31, a demodulation unit 32, a local oscillator 33, and a signal processing unit 34.
  • the local oscillator 33 the ADPLL circuit 100 according to the embodiment is employed.
  • the antenna 30 receives a radio signal.
  • the low noise amplifier 31 amplifies the received radio signal.
  • the demodulator 32 modulates the radio signal into a baseband signal based on the signal supplied from the local oscillator 33.
  • the signal processing unit 34 processes the baseband signal.
  • the large mode LM, the middle mode MM, and the small mode SM can be considered as a calibration mode, a channel selection mode, and a tracking mode, respectively.
  • the calibration mode is a mode for calibrating the process, the power supply voltage and the temperature, and the tuning point transitions with a rough step width over a wide frequency range.
  • the channel selection mode is a mode for selecting a channel after calibration, and a tuning point transitions in a frequency range limited by the calibration mode with a finer step width than the calibration mode.
  • the tracking mode is a mode that is maintained during an actual reception operation after a channel is selected, and a tuning point transitions in a frequency range limited by the channel selection mode with the finest step width.
  • the ADPLL circuit 100 when the ADPLL circuit 100 according to this embodiment is applied to the wireless communication apparatus 200, analog members such as a charge pump can be reduced, and the circuit area can be reduced.
  • the low-noise amplifier 31, the demodulator 32, the local oscillator 33, and the signal processor 34 which have been difficult in the past, can be easily integrated into one chip.
  • the example of the receiving apparatus was demonstrated in FIG. 9, it is applicable similarly to a transmitter.
  • the unit step width of the capacitance array when the digitally controlled oscillator 10 is composed of an LC oscillator is given as an element parameter of the digitally controlled oscillator 10.
  • the element parameter may be a unit step width of the inductor array.
  • the digitally controlled oscillator 10 is configured by a ring oscillator and a plurality of inverters are configured by a DAC (Digital-to-Analog-Converter)
  • the element parameter is a unit step width of an inverter array configured by the plurality of inverters. May be.
  • the DCO gain estimation unit 20 estimates the DCO gain K DCO by the foreground self-calibration method. That is, the DCO gain estimation unit 20 obtains a change ⁇ OTW of the second digital tuning value OTW obtained by changing the frequency control digital value FCW, and a change ⁇ fv of the frequency fv of the output signal Fout of the digital control oscillator 10. From the ratio, the DCO gain KDCO was estimated.
  • a method in which the DCO gain estimation unit 20 estimates the DCO gain KDCO by the background self-calibration method will be described.
  • FIG. 10 is a diagram illustrating a configuration of an ADPLL circuit 100 according to a modification.
  • the processing by the DCO gain estimator 20 is different.
  • the DCO gain estimator 20 adapts while acquiring each time change data (that is, the value of the transient state) of the first digital tuning value NTW, the second digital tuning value OTW, and the frequency fv of the output signal Fout.
  • the DCO gain K DCO is estimated using an algorithm or the like.
  • the DCO gain K DCO is calculated from the first digital tuning value NTW, the second digital tuning value OTW, and the time variation data of the frequency fv of the output signal Fout in the form of a recurrence formula between two adjacent terms.
  • the DCO gain estimation unit 20 sets the estimated DCO gain K DCO in the DCO gain normalization unit 19.
  • a DCO gain K DCO is set from DCO gain estimation unit 20
  • the function of the first digital tuning value NTW inputted from the loop filter 18 calculates a second digital tuning value OTW, Output to the digitally controlled oscillator 10 and the DCO gain estimator 20.
  • the function may be obtained by multiplying the first digital tuning value NTW described above by a value (Fref / K DCO ) obtained by dividing the reference frequency signal Fref by the DCO gain K DCO .
  • the background self-calibration method unlike the foreground self-calibration method that requires a special time for DCO gain K DCO estimation, normal operation of the ADPLL circuit 100 is not stopped. DCO gain K DCO can be estimated. Therefore, the ADPLL circuit 100 can be applied to a wider range of applications.
  • C1 tank capacity M1 first P channel transistor, C1 constant current source, CM1 current mirror, L1 first inductor, M2 second P channel transistor, L2 second inductor, CL large mode capacity array, CM middle mode capacity array, CS Small mode capacitor array, 10 digitally controlled oscillator, 11 retiming clock generator, 12 accumulator, 13 time / digital converter, 14 first flip-flop circuit, 15 counter, 16 second flip-flop circuit, 17 phase detector, 18 loop filter, 19 DCO gain normalization unit, 20 DCO gain estimation unit, 21 mode switching unit, 30 antenna, 31 low noise amplifier, 32 demodulator, 33 a local oscillator, 34 signal processing unit, 100 ADPLL circuit, 200 a wireless communication device.
  • the present invention can be applied to fields such as wireless communication devices.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

　ＡＤＰＬＬ回路１００において、ＤＣＯゲイン推定部２０は、ある値のループゲインがループフィルタ１８に設定された状態において推定したデジタル制御発振器１０のゲイン、およびデジタル制御発振器１０の素子パラメータをもとに、別の値のループゲインがループフィルタ１８に設定された状態における、デジタル制御発振器１０のゲインを推定する。

Description

ＰＬＬ回路、およびそれを搭載した無線通信装置
　本発明は、デジタル制御発振器（ＤＣＯ；Digital Controlled Oscillator）を用いたＰＬＬ回路、およびそれを搭載した無線通信装置に関する。
　近年、ＰＬＬ回路のほとんどの構成要素をデジタル回路で実現したＡＤＰＬＬ（All Digital Phase Locked Loop）回路が開発されている（たとえば、特許文献１、２参照）。ＡＤＰＬＬ回路は、従来のアナログＰＬＬ回路と異なり、チャージポンプ回路やアナログＬＰＦが必要ないため、回路面積を削減することができる。また、ＡＤＰＬＬ回路は、プロセスポータビリティ、プロセススケーラビリティおよびフレキシビリティに優れ、低電圧動作が可能である。
　ＰＬＬ回路において出力周波数を設定または変更する際、目的周波数に早く、高精度に収束させるために、ループフィルタに設定するループゲインの値を段階的に小さくする手法が知られている。ループゲインの値は小さいほど、出力周波数の変位も小さくなる。したがって、ループゲインの値が小さいと、目的周波数に到達するまでの収束時間が長くなってしまう。一方、ループゲインの値が大きいと、目的周波数に到達するまでの収束時間は短くなるが、周波数変位が粗くなってしまうため、収束精度が低くなってしまう。
　上述した手法では、最初に大きな値のループゲインを設定することにより、出力周波数を目的周波数に早く近づけ、その後、小さな値のループゲインに切り替えることにより、出力周波数を細かく変位させる。これにより、目的周波数に早く、高精度に到達させることができる。以下、あるループゲインが設定された状態を一つのモードと定義する。この場合、設定されるループゲインの数と、モードの数とが対応することになる。
特開２００１－１７７４０７号公報 特開２００９－２７５８１号公報
　上述した手法が採用されるＡＤＰＬＬ回路に搭載されるデジタル制御発振器には、複数のモードに対応した、複数の回路要素が含まれる。当該複数の回路要素のそれぞれと、上記複数のモードのそれぞれとは、あらかじめ一対一に対応づけられており、あるモードにおいて制御対象となる回路要素は一意に特定される。
　それら複数の回路要素は、それぞれ、デジタル／アナログ変換器として機能する回路要素（たとえば、可変容量アレイ）である。複数の回路要素の単位ステップ幅は、対応づけられているモードに応じて、それぞれ異なる。大きな値のループゲインが設定されるモードに対応づけられている回路要素の単位ステップ幅は大きくなり、小さな値のループゲインが設定されるモードに対応づけられている回路要素の単位ステップ幅は小さくなる。
　ところで、デジタル制御発振器はＤＣＯゲインを持つ。ＤＣＯゲインとは、設定されるデジタル値の１ＬＳＢ（Least Significant Bit）変化に対する、出力周波数の変化分を示す値である。ＤＣＯゲインは、プロセス、電源電圧および温度によって値が変動する。また、ＤＣＯゲインは、上記複数の回路要素のうち、いずれの回路要素が制御対象となっているかによっても、値が異なってくる。したがって、デジタル制御発振器のＤＣＯゲインを見積もって、そのＤＣＯゲインを正規化しなければ、所望の発振周波数を高精度に実現することが難しい。
　上述した手法が採用されるＡＤＰＬＬ回路では、モードが切り替えられると、そのモードにおけるＤＣＯゲインを見積もり、見積もったＤＣＯゲインを正規化するためのパラメータを設定している。その後、そのモードにおいて収束する周波数を探索する。このＤＣＯゲインの見積処理にかかる時間は、収束時間を増大させる要因となる。
　このような状況下、本発明者は、モードが切り替えられる際に実行されるＤＣＯゲインの見積処理にかかる時間を従来より短縮する手法を見出した。本発明はこうした状況に鑑みてなされたものであり、その目的は、モードが切り替えられた後のＤＣＯゲインをより短時間に見積ることができる技術を提供することにある。
　本発明のある態様のＰＬＬ回路は、設定されるデジタル値に応じた周波数で発振するデジタル制御発振器と、デジタル制御発振器の出力位相と、設定される周波数制御デジタル値をもとにした参照位相との誤差を検出して、位相誤差値を生成する位相検出器と、位相検出器から出力される位相誤差値に、所定のループゲインを乗算して、第１デジタルチューニング値を生成するループフィルタと、ループフィルタから出力される第１デジタルチューニング値に、所定の基準周波数を乗算するとともに、設定されるデジタル制御発振器のゲインを除算して、デジタル制御発振器に設定すべき第２デジタルチューニング値を生成する発振器ゲイン正規化部と、発振器ゲイン正規化部から出力される第２デジタルチューニング値をもとに、デジタル制御発振器のゲインを推定する発振器ゲイン推定部と、チューニングする際、ループフィルタに設定されるループゲインの値を段階的に切り替えるモード切替部と、を備える。発振器ゲイン推定部は、あるモードにおいて、周波数制御デジタル値を変化させることにより得られる、第２デジタルチューニング値の変化分と、デジタル制御発振器の出力信号の周波数の変化分との比から、デジタル制御発振器のゲインを推定し、発振器ゲイン推定部は、あるモードにおいて推定したデジタル制御発振器のゲイン、およびデジタル制御発振器の素子パラメータをもとに、別のモードにおけるデジタル制御発振器のゲインを推定する。
　本発明の別の態様は、無線通信装置である。この装置は、無線信号を受信するアンテナと、ＰＬＬ回路を用いた局部発振器と、アンテナにより受信された無線信号を、局部発振器から供給される信号をもとに復調する復調部と、を備える。
　本発明によれば、モードが切り替えられた後のＤＣＯゲインをより短時間に見積ることができる。
本発明の実施の形態に係るＡＤＰＬＬ回路の構成を示す図である。 デジタル位相誤差値の生成過程の具体例を説明するための図である。 ループゲインを三段階に切り替える際の、デジタル制御発振器の出力信号の周波数推移の一例を示す図である。 スモールモードにおけるＤＣＯゲインを見積もる際の、第２デジタルチューニング値の推移の一例を示す図である。 ＤＣＯゲイン推定部による、ＤＣＯゲインの見積処理の手順を示すフローチャートである。 実施の形態に係るＬＣ発振器の構成例を示す図である。 タンク容量の構成例を示す図である。 スモールモードのＤＣＯゲインをミドルモードのＤＣＯゲインから見積もる際の、第２デジタルチューニング値の推移の一例を示す図である。 実施の形態に係るＡＤＰＬＬ回路を局部発振器として搭載した無線通信装置の構成を示す図である。 変形例に係るＡＤＰＬＬ回路の構成を示す図である。
　図１は、本発明の実施の形態に係るＡＤＰＬＬ回路１００の構成を示す図である。当該ＡＤＰＬＬ回路１００は、デジタル制御発振器１０、リタイミングクロック生成部１１、アキュームレータ１２、時間／デジタル変換器（ＴＤＣ；Time-to-Digital Converter）１３、第１フリップフロップ回路１４、カウンタ１５、第２フリップフロップ回路１６、位相検出器１７、ループフィルタ１８、ＤＣＯゲイン正規化部１９、ＤＣＯゲイン推定部２０およびモード切替部２１を備える。
　デジタル制御発振器１０は、設定されるデジタル値に応じた周波数で発振する。リタイミングクロック生成部１１は、基準周波数信号Ｆｒｅｆを、デジタル制御発振器１０の出力信号Ｆｏｕｔをもとにリタイミングして、リタイミングクロック信号ＣＫＲを生成する。
　基準周波数信号Ｆｒｅｆは、図示しない水晶振動子などにより生成される。本実施の形態では、２０～４０ＭＨｚ程度の周波数で発振する振動子を用いる。リタイミングクロック生成部１１により生成されたリタイミングクロック信号ＣＫＲは、アキュームレータ１２、第１フリップフロップ回路１４および第２フリップフロップ回路１６にそれぞれ供給される。
　アキュームレータ１２は、外部から設定される周波数制御デジタル値（ＦＣＷ；Frequency Control Word）を、リタイミングクロック信号ＣＫＲにしたがい累積加算し、参照位相データＲｒを生成し、位相検出器１７に出力する。
　時間／デジタル変換器１３は、基準周波数信号Ｆｒｅｆとデジタル制御発振器１０の出力信号Ｆｏｕｔとの時間差をデジタル値に変換する。より具体的には、時間／デジタル変換器１３は、デジタル制御発振器１０の出力信号Ｆｏｕｔの一周期より細かい単位の時間差を検出し、その時間差を小数データεとして出力する。第１フリップフロップ回路１４は、時間／デジタル変換器１３から出力された小数データεを、リタイミングクロック信号ＣＫＲにしたがい、ラッチして位相検出器１７に出力する。
　カウンタ１５は、デジタル制御発振器１０の出力信号Ｆｏｕｔの有意なエッジ（たとえば、立ち上がりエッジ）をカウントする。このカウント値を整数データＲｖとして出力する。第２フリップフロップ回路１６は、カウンタ１５から出力された整数データＲｖを、リタイミングクロック信号ＣＫＲにしたがい、ラッチして位相検出器１７に出力する。デジタル制御発振器１０の出力位相は、当該整数データＲｖおよび上記小数データεにより規定される。本実施の形態では、両者の差分により規定される。
　位相検出器１７は、周波数制御デジタル値ＦＣＷをもとにアキュームレータ１２により生成された参照位相データＲｒと、デジタル制御発振器１０の出力位相（Ｒｖ－ε）との誤差を検出して、デジタル位相誤差値φＥを生成する。位相検出器１７は、生成したデジタル位相誤差値φＥをループフィルタ１８に出力する。
　図２は、デジタル位相誤差値φＥの生成過程の具体例を説明するための図である。図２では、基準周波数信号Ｆｒｅｆを３．２５倍して、デジタル制御発振器１０の出力信号Ｆｏｕｔを生成する例を示している。この例では、当該出力信号Ｆｏｕｔの四周期ｔａは、一致すべき基準周波数信号Ｆｒｅｆの一周期Ｔｒｅｆと比較して遅延期間ｔｂ、遅延している。
　カウンタ１５は、デジタル制御発振器１０の出力信号Ｆｏｕｔの立ち上がりエッジをカウントすることにより、当該出力信号Ｆｏｕｔの四周期ｔａを当該出力信号Ｆｏｕｔの一周期Ｔｏｕｔで正規化した値（ｔａ／Ｔｏｕｔ）の整数部を検出する。この値の整数部が上記整数データＲｖとなる。
　時間／デジタル変換器１３は、基準周波数信号Ｆｒｅｆの立ち上がりエッジから、デジタル制御発振器１０の出力信号Ｆｏｕｔのつぎの立ち上がりエッジまでの時間を検出することにより、上記遅延期間ｔｂを当該出力信号Ｆｏｕｔの一周期Ｔｏｕｔで正規化した値（ｔｂ／Ｔｏｕｔ）を検出する。この値が上記小数データεとなる。
　デジタル制御発振器１０の出力信号Ｆｏｕｔの四周期ｔａから上記遅延期間ｔｂを引いた期間が、基準周波数信号Ｆｒｅｆの一周期Ｔｒｅｆと一致することから、上記整数データＲｖと上記小数データεとの差分（Ｒｖ－ε）は、基準周波数信号Ｆｒｅｆの一周期Ｔｒｅｆを、デジタル制御発振器１０の出力信号Ｆｏｕｔの一周期Ｔｏｕｔで正規化した値（Ｔｒｅｆ／Ｔｏｕｔ）と一致することになる。この値は、実際に観測されたデジタル制御発振器１０の出力信号Ｆｏｕｔの一周期Ｔｏｕｔと、基準周波数信号Ｆｒｅｆの一周期Ｔｒｅｆとの比、すなわち、実際に観測されたデジタル制御発振器１０の出力信号Ｆｏｕｔの周波数と、基準周波数信号Ｆｒｅｆの周波数との比を示す。
　位相検出器１７は、目的周波数と基準周波数信号Ｆｒｅｆの周波数との比（上記参照位相データＲｒに対応する）から、実際に観測されたデジタル制御発振器１０の出力信号Ｆｏｕｔの周波数と、基準周波数信号Ｆｒｅｆの周波数との比（Ｔｒｅｆ／Ｔｏｕｔ＝Ｒｖ－ε）を減算することにより、上記デジタル位相誤差値φＥを算出する。すなわち、位相検出器１７は、上記参照位相データＲｒから、上記整数データＲｖと上記小数データεとの差分を減算することにより、上記デジタル位相誤差値φＥを算出する。
　図１に戻り、ループフィルタ１８は、位相検出器１７から出力されるデジタル位相誤差値φＥに、所定のループゲインαを乗算して、第１デジタルチューニング値（ＮＴＷ；Normalized Tuning Word）を生成する。なお、後述するスモールモードＳＭでは、デジタル位相誤差値φＥに、ループゲインαを乗算するとともに、所定の積分項を加算して、追従性を高めてもよい。ループフィルタ１８は、生成した第１デジタルチューニング値ＮＴＷをＤＣＯゲイン正規化部１９に出力する。
　ＤＣＯゲイン正規化部１９は、ループフィルタ１８から出力される第１デジタルチューニング値ＮＴＷに、基準周波数信号Ｆｒｅｆを乗算するとともに、ＤＣＯゲイン推定部２０により推定されたデジタル制御発振器１０のＤＣＯゲインＫＤＣＯを除算して、デジタル制御発振器１０に設定すべき第２デジタルチューニング値（ＯＴＷ；Oscillator Tuning Word）を生成する。すなわち、ＤＣＯゲイン正規化部１９は、第１デジタルチューニング値ＮＴＷに、基準周波数信号ＦｒｅｆをＤＣＯゲイン推定値ＫＤＣＯで除算した値（Ｆｒｅｆ／ＫＤＣＯ）を乗算する。デジタル制御発振器１０は、ＤＣＯゲイン正規化部１９から設定される第２デジタルチューニング値ＯＴＷに応じた周波数の出力信号Ｆｏｕｔを生成する。
　ＤＣＯゲイン推定部２０は、ＤＣＯゲイン正規化部１９から出力される第２デジタルチューニング値ＯＴＷをもとに、デジタル制御発振器１０のＤＣＯゲインＫＤＣＯを推定し、ＤＣＯゲイン正規化部１９に設定する。
　モード切替部２１は、ＡＤＰＬＬ回路１００がチューニングされる際、ＡＤＰＬＬ回路１００のモードを段階的に切り替える。その切替処理のコアとなる処理として、モード切替部２１は、ループフィルタ１８に設定されるループゲインαの値を段階的に切り替える。
　上述したように、ループゲインαは、その値が小さいほど高い収束精度が得られるが収束時間が長くなる。そこで、ループゲインαを大きな値から小さな値に段階的に切り替えていく手法が用いられる。
　図３は、ループゲインαを三段階に切り替える際の、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数推移の一例を示す図である。ここでは、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭの三つのモードを想定する。ラージモードＬＭは、三つのモードのなかでループゲインαの値が最も大きく、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数を最も大きく変化させるモードである。ミドルモードＭＭは、ラージモードＬＭよりループゲインαの値が小さく、ラージモードＬＭより当該出力信号Ｆｏｕｔの周波数を小さく変化させるモードである。スモールモードＳＭは、ミドルモードＭＭよりループゲインαの値がさらに小さく、ミドルモードＭＭより当該出力信号Ｆｏｕｔの周波数をさらに小さく変化させるモードである。
　モード切替部２１は、ＡＤＰＬＬ回路１００がチューニングされる際、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭの順でモードを切り替える。その際、ループフィルタ１８に設定すべきループゲインαを、ラージモード用のループゲインαＬ、ミドルモード用のループゲインαＭおよびスモールモード用のループゲインαＳの順に切り替える。たとえば、ラージモード用のループゲインαＬを１／８、ミドルモード用のループゲインαＭを１／３２、スモールモード用のループゲインαＳを１／１２８と設定してもよい。ループゲインαの値を１／２の倍数に設定すれば、右ビットシフト演算による乗算が可能となる。
　モード切替部２１は、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数変位を監視することにより、モードの切り替えタイミングを決定する。たとえば、あるモードにおいて所定の設定時間内における当該周波数変位が所定の基準変位より小さい場合（以下、収束条件を満たした場合という）、目的周波数に近づいたと判断し、より小さなモードへと切り替える。図３に示すように、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭの順にモードを切り替えることより、目的周波数に早く、高精度に到達することができる。
　つぎに、ＤＣＯゲイン推定部２０によるデジタル制御発振器１０のＤＣＯゲインＫＤＣＯの見積処理について説明する。ＤＣＯゲイン推定部２０は、あるモード値において、周波数制御デジタル値ＦＣＷを変化させることにより得られる、第２デジタルチューニング値ＯＴＷの変化分ΔＯＴＷと、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数ｆｖの変化分Δｆｖとの比から、デジタル制御発振器１０のＤＣＯゲインＫＤＣＯを推定する。
　以下、より具体的に説明する。デジタル制御発振器１０は、設定される第２デジタルチューニング値ＯＴＷが変化すると、自身の出力信号Ｆｏｕｔの周波数ｆｖも変化する。ＤＣＯゲインＫＤＣＯは、第２デジタルチューニング値ＯＴＷの変化分ΔＯＴＷに対する、当該出力信号Ｆｏｕｔの周波数ｆｖの変化分Δｆｖの比として定義される。すなわち、当該ＤＣＯゲインＫＤＣＯは、第２デジタルチューニング値ＯＴＷの１ＬＳＢの変化に対する、当該出力信号Ｆｏｕｔの周波数ｆｖの変化分Δｆｖと定義される。
　図４は、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを見積もる際の、第２デジタルチューニング値ＯＴＷの推移の一例を示す図である。図５は、ＤＣＯゲイン推定部２０による、ＤＣＯゲインＫＤＣＯの見積処理の手順を示すフローチャートである。
　時刻ｔ１において、外部からアキュームレータ１２に周波数制御デジタル値ＦＣＷ１が設定される（Ｓ１０）。モード切替部２１は、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭの順に切り替える。ＤＣＯゲイン推定部２０は、モード切替部２１によりスモールモードＳＭの収束条件を満たしたと判定されたとき（図４の時刻ｔ２）の第２デジタルチューニング値ＯＴＷ１を取得する（Ｓ１１）。なお、この段階では、ＤＣＯゲイン正規化部１９には、スモールモードＳＭにおける仮のＤＣＯゲインＫＤＣＯＳが設定されている。
　ＤＣＯゲイン推定部２０は、第２デジタルチューニング値ＯＴＷ１を取得すると、上記周波数制御デジタル値ＦＣＷ１と異なる周波数制御デジタル値ＦＣＷ２をアキュームレータ１２に設定する（Ｓ１２）。ＤＣＯゲイン推定部２０は、モード切替部２１によりスモールモードＳＭの収束条件を満たしたと判定されたとき（図４の時刻ｔ３）の第２デジタルチューニング値ＯＴＷ２を取得する（Ｓ１３）。なお、この段階でも、ＤＣＯゲイン正規化部１９には、スモールモードＳＭにおける仮のＤＣＯゲインＫＤＣＯＳが設定されている。
　ＤＣＯゲイン推定部２０は、第２デジタルチューニング値ＯＴＷ２を取得すると、基準周波数信号Ｆｒｅｆ、周波数制御デジタル値ＦＣＷ１、周波数制御デジタル値ＦＣＷ２、第２デジタルチューニング値ＯＴＷ１、および第２デジタルチューニング値ＯＴＷ２を用いて、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定する（Ｓ１４）。
　デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数ｆｖは、基準周波数信号Ｆｒｅｆと周波数制御デジタル値ＦＣＷとの積で表される。したがって、当該出力信号Ｆｏｕｔの周波数ｆｖの変化分Δｆｖは、基準周波数信号Ｆｒｅｆと、周波数制御デジタル値ＦＣＷの変化分ΔＦＣＷとの積で表される。したがって、推定すべきＤＣＯゲインＫＤＣＯは、下記式１により算出される。
ＫＤＣＯ＝Δｆｖ／ΔＯＴＷ＝（ＦＣＷ２－ＦＣＷ１）・Ｆｒｅｆ／（ＯＴＷ２－ＯＴＷ１）　・・・（式１）
　ＤＣＯゲイン推定部２０は、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを算出すると、算出したＤＣＯゲインＫＤＣＯＳをＤＣＯゲイン正規化部１９に設定する。その後、モード切替部２１によりスモールモードＳＭの収束条件を満たしたと判定されたとき（図４の時刻ｔ４）、全体のチューニングが完了する。なお、図４ではラージモードＬＭのＤＣＯゲインＫＤＣＯＬおよびミドルモードＭＭのＤＣＯゲインＫＤＣＯＭの見積処理については省略して描いている。
　つぎに、デジタル制御発振器１０の具体的構成について説明する。本実施の形態では、デジタル制御発振器１０をＬＣ発振器で構成する例を説明する。
　図６は、実施の形態に係るＬＣ発振器の構成例を示す図である。一対の第１ＰチャンネルトランジスタＭ１と第２Ｐチャンネルトランジスタの共通ソース端子には、カレントミラー回路ＣＭ１を通じて、定電流源Ｃ１を流れる電流がコピーされる。第１ＰチャンネルトランジスタＭ１のゲート端子は、第２ＰチャンネルトランジスタＭ２のドレイン端子と接続され、第２ＰチャンネルトランジスタＭ２のゲート端子は、第１ＰチャンネルトランジスタＭ１のドレイン端子と接続される。
　第１ＰチャンネルトランジスタＭ１のドレイン端子は、第２ＰチャンネルトランジスタＭ２のゲート端子と、第１インダクタＬ１の一端と、タンク容量Ｃ１の正側端子とに接続される。第２ＰチャンネルトランジスタＭ２のドレイン端子は、第１ＰチャンネルトランジスタＭ１のゲート端子と、第２インダクタＬ２の一端と、タンク容量Ｃ１の負側端子と接続される。第１インダクタＬ１および第２インダクタＬ２のそれぞれの他端は接地される。タンク容量Ｃ１には、第２デジタルチューニング値ＯＴＷが入力され、タンク容量Ｃ１のキャパシタンスが可変構成となっている。
　当該ＬＣ発振器の出力信号の周波数は、第１インダクタＬ１および第２インダクタＬ２のインダクタンスＬと、タンク容量Ｃ１のキャパシタンスＣとの積に依存する。ここでは、インダクタンスＬは固定であるため、キャパシタンスＣを変更することにより、当該周波数を変更することができる。
　図７は、タンク容量Ｃ１の構成例を示す図である。タンク容量Ｃ１は、モード数に対応した複数の容量アレイを含む。ここでは、三つの容量アレイ、すなわち、ラージモード用容量アレイＣＬ、ミドルモード用容量アレイＣＭおよびスモールモード用容量アレイＣＳを含む。ラージモード用容量アレイＣＬ、ミドルモード用容量アレイＣＭおよびスモールモード用容量アレイＣＳは、並列に接続される。また、ラージモード用容量アレイＣＬ、ミドルモード用容量アレイＣＭおよびスモールモード用容量アレイＣＳは、それぞれ複数のバラクタ容量を含む。
　ラージモード用容量アレイＣＬは、複数のバラクタ容量ＣＬ１～ＣＬｎを含み、複数のバラクタ容量ＣＬ１～ＣＬｎは並列接続される。これら複数のバラクタ容量ＣＬ１～ＣＬｎの合成キャパシタンスは、ラージモードＬＭにおいて入力される第２デジタルチューニング値ＯＴＷＬにより設定される。
　複数のバラクタ容量ＣＬ１～ＣＬｎの数は、ラージモードＬＭにおいて遷移可能な、上記出力信号Ｆｏｕｔのチューニングポイント数、および第２デジタルチューニング値ＯＴＷＬがバイナリコードで規定されるか温度計コードで規定されるか、によって決定される。
　たとえば、１２８個の動作ポイントを設定した場合において、第２デジタルチューニング値ＯＴＷＬがバイナリコードで規定される場合、７個のバラクタ容量ＣＬ１～ＣＬ７が必要となり、温度計コードで規定される場合、１２７個のバラクタ容量ＣＬ１～ＣＬ１２７が必要となる。前者の場合、バラクタ容量ＣＬ１～ＣＬ７の各キャパシタンスを重みづけする必要がある。最下位ビットのバラクタ容量から最上位ビットのバラクタ容量に向けて、キャパシタンスを１倍、２倍、４倍、・・・、６４倍と設定する必要がある。後者の場合、バラクタ容量ＣＬ１～ＣＬ１２７のキャパシタンスは、すべて同じにすることができる。
　複数のバラクタ容量ＣＬ１～ＣＬｎの各キャパシタンスは、ラージモードＬＭにおける上記チューニングポイントのステップ幅、および第２デジタルチューニング値ＯＴＷＬがバイナリコードで規定されるか温度計コードで規定されるか、によって決定される。
　第２デジタルチューニング値ＯＴＷＬがバイナリコードで規定される場合、最下位ビットのバラクタ容量のキャパシタンスが上記ステップ幅の周波数に変換されるように、そのキャパシタンスが決定される。第２デジタルチューニング値ＯＴＷＬが温度計コードで規定される場合、複数のバラクタ容量ＣＬ１～ＣＬｎのすべてのキャパシタンスが、上記ステップ幅の周波数に変換されるように、それらのキャパシタンスが決定される。
　第２デジタルチューニング値ＯＴＷＬが、複数のバラクタ容量ＣＬ１～ＣＬｎのそれぞれのオンオフ状態を設定することにより、ラージモード用容量アレイＣＬの合成キャパシタンスが決定される。
　ミドルモード用容量アレイＣＭも、複数のバラクタ容量ＣＭ１～ＣＭｎを含み、複数のバラクタ容量ＣＭ１～ＣＭｎは並列接続される。これら複数のバラクタ容量ＣＭ１～ＣＭｎの合成キャパシタンスは、ミドルモードＭＭにおいて入力される第２デジタルチューニング値ＯＴＷＭにより設定される。複数のバラクタ容量ＣＭ１～ＣＭｎの数およびキャパシタンスに関する条件は、ラージモード用容量アレイＣＬで説明した考察があてはまる。
　スモールモード用容量アレイＳＭも、複数のバラクタ容量ＣＳ１～ＣＳｎを含み、複数のバラクタ容量ＣＳ１～ＣＳｎは並列接続される。これら複数のバラクタ容量ＣＳ１～ＣＳｎの合成キャパシタンスは、スモールモードＳＭにおいて入力される第２デジタルチューニング値ＯＴＷＳにより設定される。複数のバラクタ容量ＣＳ１～ＣＳｎの数およびキャパシタンスに関する条件は、ラージモード用容量アレイＣＬで説明した考察があてはまる。
　最終的に、ラージモード用容量アレイＣＬの合成キャパシタンス、ミドルモード用容量アレイＣＭの合成キャパシタンスおよびスモールモード用容量アレイＣＳの合成キャパシタンスのトータルの合成キャパシタンスにより、上記目的周波数が設定される。
　つぎに、図４、図５に示したＤＣＯゲインＫＤＣＯの見積処理より、早くＤＣＯゲインＫＤＣＯを見積もることができる手法について説明する。ＤＣＯゲイン推定部２０は、あるモードにおいて推定したＤＣＯゲインＫＤＣＯ、およびデジタル制御発振器１０の素子パラメータをもとに、別のモードにおけるＤＣＯゲインＫＤＣＯを推定する。たとえば、ＤＣＯゲイン推定部２０は、ミドルモードＭＭにおいて推定したミドルモードＭＭのＤＣＯゲインＫＤＣＯＭ、およびデジタル制御発振器１０の素子パラメータをもとに、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定する。
　上記素子パラメータとして、上記ＬＣ発振器に含まれる複数の容量アレイの合成キャパシタンスを用いることができる。ＤＣＯゲイン推定部２０は、あるモードにおいて推定したＤＣＯゲインＫＤＣＯ、およびそのモード用の容量アレイの合成キャパシタンスの単位ステップ幅と別のモード用の容量アレイの合成キャパシタンスの単位ステップ幅との比をもとに、別のモードのＤＣＯゲインＫＤＣＯを推定する。
　たとえば、ＤＣＯゲイン推定部２０は、ミドルモードＭＭにおいて推定したミドルモードＭＭのＤＣＯゲインＫＤＣＯＭ、およびミドルモード用容量アレイＣＭの合成キャパシタンスの単位ステップ幅ΔＣｍとスモールモード用の容量アレイＣＳの合成キャパシタンスの単位ステップ幅ΔＣｓとの比をもとに、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定する。より具体的には、ミドルモードＭＭのＤＣＯゲインＫＤＣＯＭに、ミドルモード用容量アレイＣＭの合成キャパシタンスの単位ステップ幅ΔＣｍとスモールモード用の容量アレイＣＳの合成キャパシタンスの単位ステップ幅ΔＣｓとの比（ΔＣｓ／ΔＣｍ）を乗算することにより、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定する。
　図８は、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳをミドルモードＭＭのＤＣＯゲインＫＤＣＯＭから見積もる際の、第２デジタルチューニング値ＯＴＷの推移の一例を示す図である。
　時刻ｔ１１において、外部からアキュームレータ１２に周波数制御デジタル値ＦＣＷ１が設定される。モード切替部２１は、ラージモードＬＭ、ミドルモードＭＭと順に切り替える。ＤＣＯゲイン推定部２０は、ミドルモードＭＭにおいて、モード切替部２１によりミドルモードＭＭの収束条件を満たしたと判定されたとき（図８の時刻ｔ１２）の第２デジタルチューニング値ＯＴＷ１を取得する。
　ＤＣＯゲイン推定部２０は、第２デジタルチューニング値ＯＴＷ１を取得すると、上記周波数制御デジタル値ＦＣＷ１と異なる周波数制御デジタル値ＦＣＷ２をアキュームレータ１２に設定する。ＤＣＯゲイン推定部２０は、モード切替部２１によりミドルモードＭＭの収束条件を満たしたと判定されたとき（図８の時刻ｔ１３）の第２デジタルチューニング値ＯＴＷ２を取得する。モード切替部２１は、ミドルモードＭＭからスモールモードＳＭに切り替える。
　ＤＣＯゲイン推定部２０は、第２デジタルチューニング値ＯＴＷ２を取得すると、基準周波数信号Ｆｒｅｆ、周波数制御デジタル値ＦＣＷ１、周波数制御デジタル値ＦＣＷ２、第２デジタルチューニング値ＯＴＷ１、および第２デジタルチューニング値ＯＴＷ２を用いて、ミドルモードＭＭのＤＣＯゲインＫＤＣＯＭを推定する。このように、ＤＣＯゲイン推定部２０は、図５に示した手法で、ミドルモードＭＭのＤＣＯゲインＫＤＣＯＭを推定する。
　ＤＣＯゲイン推定部２０は、ミドルモードＭＭのＤＣＯゲインＫＤＣＯＭを推定すると、そのＤＣＯゲインＫＤＣＯＭに、ミドルモード用容量アレイＣＭの合成キャパシタンスの単位ステップ幅ΔＣｍとスモールモード用の容量アレイＣＳの合成キャパシタンスの単位ステップ幅ΔＣｓとの比（ΔＣｓ／ΔＣｍ）を乗算することにより、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定する。ＤＣＯゲイン推定部２０は、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定すると、そのＤＣＯゲインＫＤＣＯＳをＤＣＯゲイン正規化部１９に設定する。その後、モード切替部２１によりスモールモードＳＭの収束条件を満たしたと判定されたとき（図８の時刻ｔ１４）、全体のチューニングが完了する。
　当該手法は、図４、５で説明した手法と比較し、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳ推定処理において、見積用の周波数制御デジタル値ＦＣＷ２を設定して、見積用の第２デジタルチューニング値ＯＴＷ２を取得する必要がないため、高速に、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定することができる。したがって、全体のチューニング時間を大幅に短縮することができる。
　これまでの説明では、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定するのに、ミドルモードＭＭのＤＣＯゲインＫＤＣＯＭと、ミドルモード用容量アレイＣＭの合成キャパシタンスの単位ステップ幅ΔＣｍとスモールモード用の容量アレイＣＳの合成キャパシタンスの単位ステップ幅ΔＣｓとの比を用いる例を示した。この点、ラージモードＬＭのＤＣＯゲインＫＤＣＯＬと、ラージモード用容量アレイＣＬの合成キャパシタンスの単位ステップ幅ΔＣｌとスモールモード用の容量アレイＣＳの合成キャパシタンスの単位ステップ幅ΔＣｓとの比を用いて、スモールモードＳＭのＤＣＯゲインＫＤＣＯＳを推定してもよい。
　また、これまでの説明では、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭの三つのモードを設定する例を示したが、二つのモードを設定してもよいし、四つ以上のモードを設定してもよい。以下、それらのモードのなかにおいて相対的に、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数ｆｖを粗く変化させるモードを粗調モードといい、相対的に、当該出力信号Ｆｏｕｔの周波数ｆｖを細かく変化させるモードを微調モードという。
　ＤＣＯゲイン推定部２０は、粗調モードにおいて推定したＤＣＯゲイン、および粗調モード用容量アレイの合成キャパシタンスの単位ステップ幅と微調モード用容量アレイの合成キャパシタンスの単位ステップ幅との比をもとに、微調モードのＤＣＯゲインを推定する。
　以上説明したように本実施の形態によれば、あるモードのＤＣＯゲインを推定する際に、そのモードにおいて実際に観測されたデータをもとに推定するのではなく、他のモードのＤＣＯゲインをもとに推定することにより、ＤＣＯゲインの推定処理にかかる時間を短縮することができる。
　図９は、実施の形態に係るＡＤＰＬＬ回路１００を局部発振器として搭載した無線通信装置２００の構成を示す図である。当該無線通信装置２００は、アンテナ３０、ローノイズアンプ３１、復調部３２、局部発振器３３および信号処理部３４を備える。局部発振器３３には、実施の形態に係るＡＤＰＬＬ回路１００を採用する。
　アンテナ３０は、無線信号を受信する。ローノイズアンプ３１は、受信された無線信号を増幅する。復調部３２は、局部発振器３３から供給される信号をもとに、当該無線信号をベースバンド信号に変調する。信号処理部３４は、当該ベースバンド信号を処理する。
　実施の形態に係るＡＤＰＬＬ回路１００を無線通信装置２００に用いた場合、ラージモードＬＭ、ミドルモードＭＭおよびスモールモードＳＭは、それぞれ、キャリブレーションモード、チャンネル選択モードおよびトラッキングモードと考えることができる。
　キャリブレーションモードは、プロセス、電源電圧および温度を較正するためのモードであり、広い周波数範囲を粗いステップ幅でチューニングポイントが遷移する。チャンネル選択モードは、較正後にチャンネルを選択するモードであり、キャリブレーションモードにより制限された周波数範囲を、キャリブレーションモードより細かいステップ幅でチューニングポイントが遷移する。トラッキングモードは、チャンネルが選択された後、実際の受信動作の間、維持されるモードであり、チャンネル選択モードにより制限された周波数範囲を、最も細かいステップ幅でチューニングポイントが遷移する。
　以上説明したように本実施の形態に係るＡＤＰＬＬ回路１００を無線通信装置２００に適用すれば、チャージポンプなどのアナログ部材を削減することができ、回路面積を縮小することができる。また、従来困難であった、ローノイズアンプ３１、復調部３２、局部発振器３３および信号処理部３４をワンチップ化することも容易となる。なお、図９では受信装置の例を説明したが、送信装置にも同様に適用可能である。
　以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
　上述した実施の形態では、デジタル制御発振器１０の素子パラメータとして、デジタル制御発振器１０をＬＣ発振器で構成した場合の、容量アレイの単位ステップ幅を挙げた。この点、容量ではなくインダクタを可変構成にした場合、上記素子パラメータは、インダクタアレイの単位ステップ幅であってもよい。また、デジタル制御発振器１０をリングオシレータで構成し、複数のインバータをＤＡＣ（Digital to Analog Converter）構成にした場合、上記素子パラメータは、当該複数のインバータで構成されるインバータアレイの単位ステップ幅であってもよい。
　上述した実施の形態では、ＤＣＯゲイン推定部２０がフォアグランド自己校正（Foreground Self-Calibration)方式により、ＤＣＯゲインＫＤＣＯを推定する手法について説明した。すなわち、ＤＣＯゲイン推定部２０は、周波数制御デジタル値ＦＣＷを変化させることにより得られる、第２デジタルチューニング値ＯＴＷの変化分ΔＯＴＷと、デジタル制御発振器１０の出力信号Ｆｏｕｔの周波数ｆｖの変化分Δｆｖとの比から、ＤＣＯゲインＫＤＣＯを推定した。この点、変形例ではＤＣＯゲイン推定部２０がバッググランド自己校正（Background Self-Calibration)方式により、ＤＣＯゲインＫＤＣＯを推定する手法について説明する。
　図１０は、変形例に係るＡＤＰＬＬ回路１００の構成を示す図である。図１に示したＡＤＰＬＬ回路１００と比較し、ＤＣＯゲイン推定部２０による処理が異なる。変形例では、ＤＣＯゲイン推定部２０は、第１デジタルチューニング値ＮＴＷ、第２デジタルチューニング値ＯＴＷおよび出力信号Ｆｏｕｔの周波数ｆｖの各時間変化データ（すなわち、過渡状態の値）を取得しながら、適応アルゴリズムなどを用いてＤＣＯゲインＫＤＣＯを推定する。たとえば、第１デジタルチューニング値ＮＴＷ、第２デジタルチューニング値ＯＴＷおよび出力信号Ｆｏｕｔの周波数ｆｖの各時間変化データから、隣接２項間の漸化式の形式で、ＤＣＯゲインＫＤＣＯを算出する。ＤＣＯゲイン推定部２０は、推定したＤＣＯゲインＫＤＣＯをＤＣＯゲイン正規化部１９に設定する。
　ＤＣＯゲイン正規化部１９は、ＤＣＯゲイン推定部２０から設定されるＤＣＯゲインＫＤＣＯと、ループフィルタ１８から入力される第１デジタルチューニング値ＮＴＷとの関数により、第２デジタルチューニング値ＯＴＷを求め、デジタル制御発振器１０およびＤＣＯゲイン推定部２０に出力する。たとえば、当該関数は上述した、第１デジタルチューニング値ＮＴＷに、基準周波数信号ＦｒｅｆをＤＣＯゲインＫＤＣＯで除算した値（Ｆｒｅｆ／ＫＤＣＯ）を乗算するものであってもよい。
　以上説明したように変形例に係るバッググランド自己校正方式によれば、ＤＣＯゲインＫＤＣＯ推定のための特別な時間が必要なフォアグランド自己校正方式と異なり、ＡＤＰＬＬ回路１００の正常動作を停止させずにＤＣＯゲインＫＤＣＯを推定することができる。したがって、ＡＤＰＬＬ回路１００をより広範なアプリケーションに適用することができる。
　Ｃ１　タンク容量、　Ｍ１　第１Ｐチャンネルトランジスタ、　Ｃ１　定電流源、　ＣＭ１　カレントミラー、　Ｌ１　第１インダクタ、　Ｍ２　第２Ｐチャンネルトランジスタ、　Ｌ２　第２インダクタ、　ＣＬ　ラージモード用容量アレイ、　ＣＭ　ミドルモード用容量アレイ、　ＣＳ　スモールモード用容量アレイ、　１０　デジタル制御発振器、　１１　リタイミングクロック生成部、　１２　アキュームレータ、　１３　時間／デジタル変換器、　１４　第１フリップフロップ回路、　１５　カウンタ、　１６　第２フリップフロップ回路、　１７　位相検出器、　１８　ループフィルタ、　１９　ＤＣＯゲイン正規化部、　２０　ＤＣＯゲイン推定部、　２１　モード切替部、　３０　アンテナ、　３１　ローノイズアンプ、　３２　復調部、　３３　局部発振器、　３４　信号処理部、　１００　ＡＤＰＬＬ回路、　２００　無線通信装置。
　本発明は、無線通信装置などの分野に適用することができる。

Claims (6)

  1. 　設定されるデジタル値に応じた周波数で発振するデジタル制御発振器と、
    　前記デジタル制御発振器の出力位相と、設定される周波数制御デジタル値をもとにした参照位相との誤差を検出して、位相誤差値を生成する位相検出器と、
    　前記位相検出器から出力される位相誤差値に、所定のループゲインを乗算して、第１デジタルチューニング値を生成するループフィルタと、
    　前記ループフィルタから出力される第１デジタルチューニング値に、所定の基準周波数を乗算するとともに、設定される前記デジタル制御発振器のゲインを除算して、前記デジタル制御発振器に設定すべき第２デジタルチューニング値を生成する発振器ゲイン正規化部と、
    　前記発振器ゲイン正規化部から出力される第２デジタルチューニング値をもとに、前記デジタル制御発振器のゲインを推定する発振器ゲイン推定部と、
    　チューニングする際、前記ループフィルタに設定されるループゲインの値を段階的に切り替えるモード切替部と、を備え、
    　前記発振器ゲイン推定部は、あるモードにおいて、前記周波数制御デジタル値を変化させることにより得られる、前記第２デジタルチューニング値の変化分と、前記デジタル制御発振器の出力信号の周波数の変化分との比から、前記デジタル制御発振器のゲインを推定し、
    　前記発振器ゲイン推定部は、あるモードにおいて推定した前記デジタル制御発振器のゲイン、および前記デジタル制御発振器の素子パラメータをもとに、別のモードにおける前記デジタル制御発振器のゲインを推定することを特徴とするＰＬＬ回路。
  2. 　前記デジタル制御発振器は、ＬＣ発振器で構成され、
    　前記ＬＣ発振器は、前記モード数に対応した、複数の容量アレイを備え、
    　それぞれの容量アレイは、複数のバラクタ容量を含み、前記第２デジタルチューニング値により前記複数のバラクタ容量の合成キャパシタンスが設定され、
    　前記発振器ゲイン推定部は、あるモードにおいて推定した前記デジタル制御発振器のゲイン、およびそのモード用の容量アレイの合成キャパシタンスの単位ステップ幅と別のモード用の容量アレイの合成キャパシタンスの単位ステップ幅との比をもとに、前記別のモードにおける前記デジタル制御発振器のゲインを推定することを特徴とする請求項１に記載のＰＬＬ回路。
  3. 　前記モード切替部は、チューニングする際、前記デジタル制御発振器の出力信号の周波数を粗く変化させる粗調モードから、当該粗調モードより当該周波数を細かく変化させる微調モードに切り替え、
    　前記発振器ゲイン推定部は、前記粗調モードにおいて推定した前記デジタル制御発振器のゲイン、および前記粗調モード用の容量アレイの合成キャパシタンスの単位ステップ幅と前記微調モード用の容量アレイの合成キャパシタンスの単位ステップ幅との比をもとに、前記微調モードにおける前記デジタル制御発振器のゲインを推定することを特徴とする請求項２に記載のＰＬＬ回路。
  4. 　前記モード切替部は、チューニングする際、前記デジタル制御発振器の出力信号の周波数を最も大きく変化させるラージモード、当該ラージモードより前記周波数を小さく変化させるミドルモード、および当該ミドルモードより前記周波数を小さく変化させるスモールモードの順に切り替え、
    　前記発振器ゲイン推定部は、前記ミドルモードにおいて推定した前記デジタル制御発振器のゲイン、および前記ミドルモード用の容量アレイの合成キャパシタンスの単位ステップ幅と前記スモールモード用の容量アレイの合成キャパシタンスの単位ステップ幅との比をもとに、前記スモールモードにおける前記デジタル制御発振器のゲインを推定することを特徴とする請求項２に記載のＰＬＬ回路。
  5. 　設定されるデジタル値に応じた周波数で発振するデジタル制御発振器と、
    　前記デジタル制御発振器の出力位相と、設定される周波数制御デジタル値をもとにした参照位相との誤差を検出して、位相誤差値を生成する位相検出器と、
    　前記位相検出器から出力される位相誤差値に、所定のループゲインを乗算して、第１デジタルチューニング値を生成するループフィルタと、
    　前記ループフィルタから出力される第１デジタルチューニング値に、所定の基準周波数を乗算するとともに、設定される前記デジタル制御発振器のゲインを除算して、前記デジタル制御発振器に設定すべき第２デジタルチューニング値を生成する発振器ゲイン正規化部と、
    　前記発振器ゲイン正規化部から出力される第２デジタルチューニング値をもとに、前記デジタル制御発振器のゲインを推定する発振器ゲイン推定部と、
    　チューニングする際、前記ループフィルタに設定されるループゲインの値を段階的に切り替えるモード切替部と、を備え、
    　前記発振器ゲイン推定部は、前記第１デジタルチューニング値、前記第２デジタルチューニング値および当該ＰＬＬ回路の出力信号の周波数の各時間変化データから、前記デジタル制御発振器のゲインを推定し、
    　前記発振器ゲイン推定部は、あるモードにおいて推定した前記デジタル制御発振器のゲイン、および前記デジタル制御発振器の素子パラメータをもとに、別のモードにおける前記デジタル制御発振器のゲインを推定することを特徴とするＰＬＬ回路。
  6. 　無線信号を受信するアンテナと、
    　請求項１から５のいずれかに記載のＰＬＬ回路を用いた局部発振器と、
    　前記アンテナにより受信された無線信号を、前記局部発振器から供給される信号をもとに復調する復調部と、
    　を備えることを特徴とする無線通信装置。
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