JP2010206679A - 発振器および位相同期ループ - Google Patents
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Abstract
【課題】発振器の位相雑音を低減し、位相同期ループの消費電力および位相雑音を低減する。
【解決手段】発振器は、共振回路の容量値に応じて発振周波数が可変する構成であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータ11と、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチ12と、スイッチ12を介して共振回路に接続される固定容量値を有する容量素子C2とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチ12がオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチ12がオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる。
【選択図】図1
【解決手段】発振器は、共振回路の容量値に応じて発振周波数が可変する構成であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータ11と、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチ12と、スイッチ12を介して共振回路に接続される固定容量値を有する容量素子C2とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチ12がオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチ12がオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる。
【選択図】図1
Description
本発明は、デジタル制御で発振周波数を可変する発振器およびその発振器を含む位相同期ループに関する。
図6は、従来の位相同期ループの構成例を示す(非特許文献1)。
図6において、位相同期ループは、高精度の基準周波数信号を出力する基準発振器1、基準分周器2、位相比較器3、ループフィルタ4、電圧制御発振器(VCO)5、分周比が可変である可変分周器6により構成される。
図6において、位相同期ループは、高精度の基準周波数信号を出力する基準発振器1、基準分周器2、位相比較器3、ループフィルタ4、電圧制御発振器(VCO)5、分周比が可変である可変分周器6により構成される。
基準発振器1から出力される基準周波数信号は基準分周器2で分周され、位相比較器3の一方の入力信号として与えられる。電圧制御発振器5の出力信号は可変分周器6に入力され、分周して位相比較器3の他方の入力信号として与えられる。位相比較器3は、2つの入力信号の位相比較を行い、その出力信号(位相差)をループフィルタ4でDC電圧に変換して電圧制御発振器5にフィードバックし、基準周波数に対応する発振周波数になるように制御する。
図7は、電圧制御発振器(VCO)5の構成例を示す(非特許文献2)。
図7において、電圧制御発振器5は、2つのNMOSトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスLを介して電源電圧Vddを接続し、外部から入力する制御電圧(DC電圧)に対して発振周波数を可変とするために共振回路の容量として電圧可変容量Dおよび固定容量C1を各ドレインに接続し、各ドレインを出力端子とした構成である。
図7において、電圧制御発振器5は、2つのNMOSトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスLを介して電源電圧Vddを接続し、外部から入力する制御電圧(DC電圧)に対して発振周波数を可変とするために共振回路の容量として電圧可変容量Dおよび固定容量C1を各ドレインに接続し、各ドレインを出力端子とした構成である。
なお、ここでは電圧可変容量Dとしてダイオードを示すが、他にもMOSFETのゲートとチャネル間の容量を用いる構成などがある。
小沢利行、「PLL周波数シンセサイザ・回路設計法」、総合電子出版社、pp.10-11、1994
B.Razavi, "Design of Analog CMOS Integrated Circuits", McGraw-Hill, pp.521-525, 2001
ユビキタス情報社会の実現にむけて、センサを備えた多数の情報発信端末によるセンタネットワークの研究開発が進んでいる。これらの情報発信端末は、極めて低電力で動作することが求められており、その課題の1つに受信フロントエンド回路の低消費電力化がある。ただし、受信フロントエンド回路は微弱な無線信号を復調するため、低消費電力性とともに低ノイズ性能が求められている。
これらの性能は、位相同期ループ(PLL)の位相雑音に大きく左右される。図6に示す従来のPLLを構成するVCO5は、図7に示すように、制御電圧に対して発振周波数を可変とするために、共振回路の容量として電圧可変容量Dを用いている。このとき、電圧可変容量Dが制御電圧に対して利得を有することにより、外部から入る雑音や内部で発生するフリッカ雑音および熱雑音による周波数変調が位相雑音の大きな原因となる。そのため、従来のVCO5では消費電力を低く保ったまま位相雑音を低減することが困難であった。
本発明は、位相雑音を低減した発振器、さらにこの発振器を用いて消費電力および位相雑音を低減した位相同期ループを提供することを目的とする。
第1の発明は、共振回路の容量値に応じて発振周波数が可変する発振器であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータと、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチと、スイッチを介して共振回路に接続される固定容量値を有する容量素子とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチがオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチがオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる構成である。
第2の発明の位相同期ループは、第1の発明の発振器と、発振器の出力信号を入力し、所定の分周比で分周して出力する可変分周器と、基準周波数信号を出力する基準発振器と、基準周波数信号を所定の分周比で分周して出力する第1の基準分周器と、基準分周器の出力信号と可変分周器の出力信号の位相差をデジタル値に変換して出力する位相差・デジタル変換器と、位相差・デジタル変換器から出力されるデジタル値を設定データとして発振器のアキュムレータに出力するデコーダとを備え、第1の基準分周器の出力信号に対して発振器の出力信号の周波数および位相の同期引き込みを行う構成である。
また、第2の発明の位相同期ループは、基準発振器から出力される基準周波数信号を所定の分周比で分周する第2の基準分周器を備え、第2の基準分周器の出力信号を発振器に外部クロックとして入力する構成としてもよい。
また、第2の発明の位相同期ループは、第1の基準分周器の出力信号を分岐し、その一方の出力信号を発振器に外部クロックとして入力する構成としてもよい。
本発明の発振器は、発振周波数を制御する共振回路の容量として可変容量を用いることなく固定容量の接続を設定データに応じてオン・オフし、そのオン時間とオフ時間の時間割合を可変させるデジタル制御により平均発振周波数を可変させることができる。これにより、位相雑音を低減することができる。
本発明の位相同期ループは、基準発振器から出力される基準周波数信号の分周信号と、本発明の発振器の出力信号の分周器信号との位相差をデジタル値に変換し、設定データとして本発明の発振器にフィードバックする。これにより、位相同期ループの各部をデジタル回路のみで構成することができ、低消費電力かつ低位相雑音を実現することができる。
図1は、本発明の発振器の実施例構成を示す。
図1において、本実施例の発振器は、図7に示す従来の電圧制御発振器(VCO)の電圧可変容量(ダイオード)Dに代えて、アキュムレータ11のオーバーフロー信号により接続をオン・オフする固定容量C2(容量値:C2 )を用いる。すなわち、本実施例の発振器は、2つのNMOSトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスL(インダクタンス値:L)を介して電源電圧Vddを接続し、さらに各ドレインに固定容量C1(容量値:C1 )を接続するとともに、固定容量C2とスイッチ(スイッチングトランジスタ)12を直列に接続し、各ドレインを出力端子とする構成である。発振周波数を制御する設定データは、外部クロックで動作するアキュムレータ11に入力され、そのオーバーフロー信号でスイッチ12を制御して固定容量C2の接続をオン・オフする。
図1において、本実施例の発振器は、図7に示す従来の電圧制御発振器(VCO)の電圧可変容量(ダイオード)Dに代えて、アキュムレータ11のオーバーフロー信号により接続をオン・オフする固定容量C2(容量値:C2 )を用いる。すなわち、本実施例の発振器は、2つのNMOSトランジスタの各ソースを共通の電流源に接続し、一方のゲートと他方のドレインを相互に接続し、各ドレインに負荷インダクタンスL(インダクタンス値:L)を介して電源電圧Vddを接続し、さらに各ドレインに固定容量C1(容量値:C1 )を接続するとともに、固定容量C2とスイッチ(スイッチングトランジスタ)12を直列に接続し、各ドレインを出力端子とする構成である。発振周波数を制御する設定データは、外部クロックで動作するアキュムレータ11に入力され、そのオーバーフロー信号でスイッチ12を制御して固定容量C2の接続をオン・オフする。
アキュムレータ11に入力する設定データ値をn(nは0以上の整数)とすると、アキュムレータ11は外部クロックがmカウント(mは正の整数、m>n)する間にn回オーバーフローを起こす。したがって、スイッチ12は、mクロック中n回がオンとなり、残りの(m−n)回がオフとなり、固定容量C2の接続の有無に応じて発振周波数が変化する。このスイッチ12がオンのときの発振周波数とオフのときの発振周波数に対して、外部クロックの1クロック当たりの発振器の平均発振周波数fは、
f=1/〔2π{L(C1+(n/m)C2)}1/2〕
となる。なお、m>nよりn/m<1となる。
f=1/〔2π{L(C1+(n/m)C2)}1/2〕
となる。なお、m>nよりn/m<1となる。
例えば、m=8、n=3とすると、外部クロックの入力ごとにアキュムレータ11の内容は3,6と累算される。次の外部クロックの入力で9となるが、オーバーフローを起こし、8を引いた1を初期値として累算動作を継続する。この結果、アキュムレータ11の内容は、
3、6、1、4、7、2、5、0、3、…
と変化し、8回の外部クロック入力のうち、下線を付した3回のオーバーフローを起こす。固定容量C2に接続されたスイッチ12は、オーバーフロー信号の入力によってオフからオンに変化する。8クロック中3回がオン、5回がオフとなるので、発振器の平均発振周波数fは、
f=1/〔2π{L(C1+(3/8)C2)}1/2〕
となる。
3、6、1、4、7、2、5、0、3、…
と変化し、8回の外部クロック入力のうち、下線を付した3回のオーバーフローを起こす。固定容量C2に接続されたスイッチ12は、オーバーフロー信号の入力によってオフからオンに変化する。8クロック中3回がオン、5回がオフとなるので、発振器の平均発振周波数fは、
f=1/〔2π{L(C1+(3/8)C2)}1/2〕
となる。
このように、本実施例の発振器では、アキュムレータ11の設定データ値n(nは0からm未満の整数)に応じてn/mは
0≦(n/m)<1
の範囲で可変するので、平均発振周波数fを
1/〔2π{L(C1+C2)}1/2〕<f≦1/〔2π(LC1)1/2〕
の範囲で可変させることができる。しかも、固定容量C2の接続をオン・オフするだけなので、従来の電圧可変容量を用いた構成に比べて位相雑音を低減することができる。
0≦(n/m)<1
の範囲で可変するので、平均発振周波数fを
1/〔2π{L(C1+C2)}1/2〕<f≦1/〔2π(LC1)1/2〕
の範囲で可変させることができる。しかも、固定容量C2の接続をオン・オフするだけなので、従来の電圧可変容量を用いた構成に比べて位相雑音を低減することができる。
ここで、本発明の発振器について、従来の電圧制御発振器(VCO)と対比して「デジタル制御発振器」という。
ところで、このデジタル制御発振器を図6に示す従来構成の位相同期ループに適用しようとすると、位相比較器3で検出した位相差をループフィルタ4でDC電圧に変換し、さらにA/D変換器でデジタル値に変換し、それをデジタル制御発振器のアキュムレータ11に入力する必要がある。そのため、A/D変換器などの消費電力が大きなアナログ回路を用いることになり、位相同期ループ全体の消費電力が大きくなる。したがって、基準分周器2の出力信号と可変分周器6の出力信号の位相差をそのままデジタル制御発振器のアキュムレータ11に入力できる構成が望ましく、本発明の位相同期ループはそれを実現するものである。
図2は、本発明の位相同期ループの実施例1の構成例を示す。
図2において、実施例1の位相同期ループは、高精度の基準周波数信号を出力する基準発振器1、基準分周器2、位相差・デジタル変換器(TDC)21、デコーダ22、図1に示す構成のデジタル制御発振器23、分周比が可変である可変分周器6により構成される。デジタル制御発振器23には、基準発振器1または基準分周器2の出力とは独立に外部クロックが与えられる。
図2において、実施例1の位相同期ループは、高精度の基準周波数信号を出力する基準発振器1、基準分周器2、位相差・デジタル変換器(TDC)21、デコーダ22、図1に示す構成のデジタル制御発振器23、分周比が可変である可変分周器6により構成される。デジタル制御発振器23には、基準発振器1または基準分周器2の出力とは独立に外部クロックが与えられる。
基準発振器1から出力される基準周波数信号は基準分周器2で分周され、TDC21の一方の入力信号として与えられる。デジタル制御発振器23の出力信号(図1に示す2出力の一方)は可変分周器6に入力され、分周してTDC21のの他方の入力信号として与えられる。TDC21は、2つの入力信号の時間差をデジタル値として出力し、デコーダ22でデジタル値(時間差)を積分し、積分した結果を対応する設定データに変換してデジタル制御発振器23のアキュムレータ(11)にフィードバックし、基準周波数に対応する発振周波数になるように制御する。
図3は、位相差・デジタル変換器(TDC)21の構成例を示す。
図3において、位相差・デジタル変換器(TDC)21は公知のものであり、ここでは位相差信号を3ビットのデジタル値に変換する回路例を示す。図2に示す基準発振器1から出力される基準周波数信号の分周信号と、デジタル制御発振器23の出力信号の分周器信号は、位相比較器211で位相差が検出され、その位相差信号がゲートリングオシレータ212、カウンタ213およびレジスタ214に入力してデジタル値に変換される。
図3において、位相差・デジタル変換器(TDC)21は公知のものであり、ここでは位相差信号を3ビットのデジタル値に変換する回路例を示す。図2に示す基準発振器1から出力される基準周波数信号の分周信号と、デジタル制御発振器23の出力信号の分周器信号は、位相比較器211で位相差が検出され、その位相差信号がゲートリングオシレータ212、カウンタ213およびレジスタ214に入力してデジタル値に変換される。
図4は、本発明の位相同期ループの実施例2の構成例を示す。
実施例2の位相同期ループは、実施例1の位相同期ループにおいて、基準発振器1から出力される基準周波数信号を分岐し、基準分周器24で分周したクロック信号を、デジタル制御発振器23に与える外部クロックとする構成である。
実施例2の位相同期ループは、実施例1の位相同期ループにおいて、基準発振器1から出力される基準周波数信号を分岐し、基準分周器24で分周したクロック信号を、デジタル制御発振器23に与える外部クロックとする構成である。
図5は、本発明の位相同期ループの実施例3の構成例を示す。
実施例3の位相同期ループは、実施例1の位相同期ループにおいて、基準分周器2から出力される基準周波数分周信号を分岐し、デジタル制御発振器23に与える外部クロックとする構成である。
実施例3の位相同期ループは、実施例1の位相同期ループにおいて、基準分周器2から出力される基準周波数分周信号を分岐し、デジタル制御発振器23に与える外部クロックとする構成である。
1 基準発振器
2 基準分周器
3 位相比較器
4 ループフィルタ
5 電圧制御発振器(VCO)
6 可変分周器
11 アキュムレータ
12 スイッチ
21 位相差・デジタル変換器(TDC)
22 デコーダ
23 デジタル制御発振器
24 基準分周器
C1,C2 固定容量
D 電圧可変容量
2 基準分周器
3 位相比較器
4 ループフィルタ
5 電圧制御発振器(VCO)
6 可変分周器
11 アキュムレータ
12 スイッチ
21 位相差・デジタル変換器(TDC)
22 デコーダ
23 デジタル制御発振器
24 基準分周器
C1,C2 固定容量
D 電圧可変容量
Claims (4)
- 共振回路の容量値に応じて発振周波数が可変する発振器であって、
外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータと、
前記オーバーフロー信号の間欠入力に応じてオン・オフするスイッチと、
前記スイッチを介して前記共振回路に接続される固定容量値を有する容量素子とを備え、
前記設定データに応じて間欠的に出力される前記オーバーフロー信号の入力により前記スイッチがオンとなるオン時間における発振周波数と、前記オーバーフロー信号が入力されないときに前記スイッチがオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる構成である
ことを特徴とする発振器。 - 請求項1に記載の発振器と、
前記発振器の出力信号を入力し、所定の分周比で分周して出力する可変分周器と、
基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する第1の基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号の位相差をデジタル値に変換して出力する位相差・デジタル変換器と、
前記位相差・デジタル変換器から出力されるデジタル値を前記設定データとして前記発振器のアキュムレータに出力するデコーダと
を備え、前記第1の基準分周器の出力信号に対して前記発振器の出力信号の周波数および位相の同期引き込みを行う構成である
ことを特徴とする位相同期ループ。 - 請求項2に記載の位相同期ループにおいて、
前記基準発振器から出力される前記基準周波数信号を所定の分周比で分周する第2の基準分周器を備え、
前記第2の基準分周器の出力信号を前記発振器に前記外部クロックとして入力する構成である
ことを特徴とする位相同期ループ。 - 請求項2に記載の位相同期ループにおいて、
前記第1の基準分周器の出力信号を分岐し、その一方の出力信号を前記発振器に前記外部クロックとして入力する構成である
ことを特徴とする位相同期ループ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009051801A JP2010206679A (ja) | 2009-03-05 | 2009-03-05 | 発振器および位相同期ループ |
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JP2009051801A JP2010206679A (ja) | 2009-03-05 | 2009-03-05 | 発振器および位相同期ループ |
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Publication Number | Publication Date |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017108282A (ja) * | 2015-12-09 | 2017-06-15 | 株式会社メガチップス | 周波数校正回路および周波数校正方法 |
-
2009
- 2009-03-05 JP JP2009051801A patent/JP2010206679A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017108282A (ja) * | 2015-12-09 | 2017-06-15 | 株式会社メガチップス | 周波数校正回路および周波数校正方法 |
US10389370B2 (en) | 2015-12-09 | 2019-08-20 | Megachips Corporation | Frequency calibration circuit and frequency calibration method |
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