WO2010145078A1 - 一种lte中并行turbo译码的方法及装置 - Google Patents

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赵兴山
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    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations

Definitions

  • T bo type which is characterized by its bit nature, is very close in bit performance.
  • T Bo BCJR (or algorithm), which reduces the general og-algorithm in engineering, is the (ob north y, maximum probability) algorithm.
  • 1 shows the principle of T bo .
  • T bo consists of (S ) and 2, which are the same used in the device.
  • the og-algorithm can be represented by the following formula, respectively.
  • S is the engraved register.
  • the first is S, the bit, and the register is moved to S.
  • k is the first probability of 4k, the force bit, the bit, the force bit, the bit, the AWG.
  • the wood to be solved by the Institute is to provide a method and device for T Bo in T, to reduce and increase the rate.
  • this provides the T Bo device in T, including Yu storage, control and , among them
  • the storage the control of the root control performs the following operations, respectively storing the first information of the bit-receiving storage sheep stored in each of the working system bits in the secondary component,
  • a number of peer sub-components of Yu, in the sub-component, according to the algorithm will be divided into several, the branch metric Y, the forward vector vector, the likelihood ratio R, the first information, the first information, the first information Save to the storage line, complete the component several times, and send the likelihood ratio R to
  • Control, control and operation household component, control, household storage control, control, and anti-storage and
  • the storage includes a memory controller sheep, a first information memory sheep, a unified bit memory sheep element and a bit memory sheep, wherein
  • Memory controller sheep control and control of each memory of the household
  • the bit memory stores the bits, including the bite memory, the second bit memory, and the first bit, the first bit memory to the first bit to the second bit, the second bit memory the second bit to the other, the first
  • the control is connected to the control controlling the first control.
  • the second component and the second component respectively have a bit bit, and the second bit force includes a bit memory, a second bit, and a second bit.
  • the bit memory has a direct to the second
  • the second plurality of controls are connected to the control second multiplexer for the root control to control the second component to the unidirectional bit, and the second component to the contiguous bit
  • the information storage sheep stores the result of the secondary component separately, including the first information memory, the second information memory, the first device, and the third plurality, the first information from the first information memory to the second second information memory.
  • the second first information to the third more third control is connected to the control third
  • the root control controls the first information to the second information and the first information.
  • Step, the bit memory, the bit memory, and the second bit memory are respectively composed of small and small memories, each small memory address first information memory and second first information storage Each consists of a small amount of small memory, each small memory address.
  • Steps including the sheep, the first multiplier and the second, the sheep receives the stored components for several times, and the completion of the results to the first, the most control is connected to the control, the first
  • the control of the control is controlled by the first component first information to the first face information memory, the second component, the second first information to the second, the second second second information channel to the second prior information memory, and another path to.
  • the sheep includes a number of A sheep in the finished weight , and the A sheep consists of Y sheep , sheep , memory , second Y sheep , sheep , and sheep .
  • the branch metric of the sheep's force, the branch metric obtained by using the branch to measure the second Y sheep's force, and the resulting forward branch metric is used to store the obtained O sheep in the forward direction.
  • Vector R sheep is like likelihood ratio and first information.
  • R sheep includes group 16 3 instruments, and group 8 m sheep, second group 4 m sheep, third group 2 m sheep, and subtractor, phase 3 method group method, total 8 and value respectively
  • Steps including the judgment sheep, the cut sheep and the memory controller sheep, wherein the first information received by the judgment sheep is sent to the sheep and the memory controller sheep respectively, and the conclusion of the sheep judgment is satisfied, and the control is satisfied. Or the unsatisfied anti-satisfaction cutoff control to the memory controller sheep, by the memory controller Yang Yuanyu results.
  • this method provides T in the T "bO, including
  • Step, the second contains the sub-component, the second component of the second component, the second component of the previous component, and the second
  • the second component of the bit, the first face information obtained by the previous component, and the first component of the second bit of the second bit are first information 0.
  • Step as long as the result satisfies the following, satisfies the remaining CRC result of the cutoff. Step, length 512, 512 ⁇ 1024, 2 1024 ⁇ 2048, 4 2048 ⁇ 6144, 8.
  • Step in the algorithm according to a certain, the core is divided into several, of which
  • the vector is 0
  • the proposed segmentation og-AP algorithm T bo method and hardware device increase the rate, reduce the consumption of hardware resources with a small amount of hardware resources, and satisfy the T-combination requirements of the T system.
  • Hugh, Ben has the following
  • the algorithm is made up of .
  • Be ede o et al. proposed a fixed algorithm.
  • the og-AP algorithm will divide the sub-lengths of the sub-goals.
  • the algorithm is still og-AP algorithm, and the difference is used in the tail of the meson.
  • it shows that there is a huge gap between the T bo of the 1o9 hill algorithm and the 1 bbps rate specified by T.
  • This method proposes a magical segmentation 1og-AP algorithm T bo .
  • the device 3 including the storage, control, and
  • the branch metric Y, the forward vector vector, the likelihood ratio R, the first information of the bit, the bit and the first information, the first information is saved to the storage line, the number of times is completed, and the likelihood ratio R is sent to the instance.
  • the component can be divided into at least a sub-component. Wherein, the unit of the second component stored in the second, the second pre-information (ie, the result of the last sub-component in the last time) and the second-order component stored in the second bit, the first information (ie, the first component is also The result of the last component) and the second bit
  • Control control and various operations, household components Control, household storage control, control, and anti-storage and or stop, in the likelihood ratio decision, whether the judgment result meets the cutoff, the control is reversed, and the result meets the deadline and the result is forceful.
  • T bo device proposed by the segmentation og-AP algorithm.
  • the storage includes a memory controller sheep, a first information memory sheep, a bit memory sheep, and a bit memory sheep, wherein
  • the information memory stores the results of the sub-components separately, as shown in 3, the steps include the first information memory 1, the first information memory 2, 1 and more 3, and the first information of the first information memory 1 is more
  • the first information memory 1 is used to store the component result first information of the second component
  • the first information in the second component C2 is used to store the component result second second information of the second component C2
  • the second component first information ie, the result of the last component
  • the control of the root control is to the second information (in the second component) and the first information (in the second component C2).
  • the bit memory is stored in the partition of the storage, as shown in 3, the step includes the bit memory, 1 and 2, the bit memory has, directly up to 2, and the other 2 , 2 more controls are connected to the control.
  • the system bit memory is used to store the divided bits.
  • the first information is stored in the sheep, but in others, it can be another.
  • bit memory is stored in the bits, as shown in 3, and the steps include bit memory 1, bit memory 2, and more.
  • Bit memory 1 Yu Bits up to 1 Bit memory 2 Yu 2 bits up to 1 other, more
  • the control of 1 is connected to the control.
  • Bit memory 1 is used to store the memory controller.
  • the first bit memory 2 of Yang Yuanyu is used to store the second bit of the memory controller Yang Yuanyu.
  • the control of the multi-control 1 controls the second component C and the second component C2 to work on the first bit and the second bit, respectively.
  • the memory controller sheep, the control of the control, the control of each memory of the household, and the control points are stored ( ) to the bit memory sheep.
  • the 3 memories are composed of small memories of 8 s, respectively, 8 memory addresses, and in turn, 8 small memory addresses.
  • 8 Small memories are combined into one large memory, that is, system bit or bit memory 1, or bit memory 2.
  • the improved swallow the memory that can be operated by the memory, that is, the capacity of the small memory supports the size required for operation, the maximum length of T is 6144, the average is divided into 8 and the size is 768, and the small memory holds 1 size and 768, and the support operation will be Small memory 7682 is 1536 city size, storage
  • the width is determined by the bit or bit or the first information.
  • the length of the control determines the equal division, and the different lengths can be 1, 2, 4 or 8.
  • the memory controller sheep will separately store the small memory of the bit memory, and the memory will store the equal-sized number of the same size.
  • the information memory 1 is similar to the above-mentioned memory of the information memory 2.
  • the memory is composed of 8 small memories and supports operations.
  • the size of the small memory is 7682, that is, 1536, and the width of the memory is equal to the first information.
  • the first information memory 1 and the first information memory 2 support 8 small memories and addresses constituting the first information memory, and can also be trusted.
  • the 8 small memories that make up the bit memory share the address and number, and the small memories are sequentially activated, and the enable signals are sequentially generated, that is, equally divided, the first small memory, the small small small memory, The second small memory, the second small, in turn, until.
  • the address is generated by the base address (in memory and memory) and the offset address (in the location or memory), the address base address offset address is sequentially increased by the offset address of the small memory, and the address 0 1 is the small memory 0 address, to The lowest address of the small memory is cut off.
  • the base address generation operation operation can be controlled by the memory controller, and the memory controller can operate to generate the base address of the memory, the operation time base address 0, and the operation time base address 768. , the generation of the control requires the previous execution decision, in the second component (that is, usually said), the address direct address (ie not needed) in the second component C2
  • each small memory can be the same, address and number, direct address generation, base address operation control decision, operation time base address 0, operation time base address 768, offset address meson memory is the same, 0 - ( Length, aliquot), address base address offset address.
  • the address is sent directly, and the address of the household.
  • bit memory 1 and the bit memory 2 are the same as the bit memory, but the time is based on the direct address.
  • the second component C is the same as the bit memory, but the time is based on the direct address.
  • bit memory 1 To enable the bit memory 1 to teach, in the second component C2, the bit memory 2 is taught.
  • the memory controller sheep is responsible for generating the control of the information memory 1, 2 .
  • the result of the first component C of the a priori information memory 1 is, according to the direct address, the first information generated by the live operator, respectively, of the first memory of the information memory 1.
  • the time of the information memory 1 is the address of the address, that is, the second component of the information memory 1
  • the operation is the same as the bit memory.
  • the result of the second component C2 of the information memory 2 when the address is the address, that is, the time, the direct address, the second component C.
  • the operation is the same as the bit memory.
  • the controller in 3 the control of the household, the control is mainly used to control the execution (front, direction vector)
  • R can be trusted, etc.) to generate memory controller sheep control (operation control, etc.) and memory controller sheep control respectively to store and use to generate various controls near the root
  • the anti-generation energy of the cut-off sheep is the control of whether or not it is controlled, and it is the control to generate other control signals.
  • the result of receiving the cutoff of the sheep meets the deadline, the control result, the letter to the storage, stop, T bo, ie A
  • control will be stored in anti-storage. .
  • the phase of the sum of the controller does not control the sheep, and controls the multiple times.
  • the controller is close to generating segmentation control, length, and sub-goats.
  • the result (including the first information and the second prior information) is at most 4. More than 4 controls are connected to the control.
  • the control of the multi-four control controls the second component C and the second component C2, respectively, the first information and the second information, that is, in the second component C, the fourth information, the first information, the first information, the second information, the second component, C2, First information to the 2, 2 will be the second first information to the information memory 2, the other way to the judgment sheep.
  • the function of the first component C and the second component C2 shown in sheep 1 is the same as the "segmented og-A algorithm, where the C and C2 components are the same.
  • the sheep's force bit the second first message, the first bit, the result direct address storage information memory 1.
  • C2 the unit of the sheep's force, the first information, the second bit, the result address first information memory 2. 2 (ie C and C2), complete T bo .
  • the sheep contains a number of A sheep, A sheep in the finished weight, and more A sheep can support.
  • the example contains 8 sheep (shown in 5), which can support the maximum force of 8, in the case of less than 8, you can only teach the sheep.
  • a sheep consists of sheep 1, sheep, memory, sheep 2, sheep, and R sheep. And respectively forward vector and vector. among them
  • the branch metric obtained by the branching measure of the sheep 1 is used to measure the branch metric of the 2 sheep force with the branch, and the obtained forward metric is used to store the sheep in the vector memory.
  • the depth of the memory is equal to the length of the window. , the memory equals the result, the memory
  • the RA 4 is composed of 8 small memories to support 8 kinds of sheep in the forward vector R to the likelihood ratio and the first information (including the first information and the second information). Without the algorithm, the memory size of the saved result is the same as the size, and the size increases and increases.
  • the method can control the size of the memory within the desired amount, and the required memory only needs to be equal to the length of the medium, not the size.
  • T bo 3 shift register that is, only 8 , the front and each have 8, and the special and (capable 0, can be 1) phase, the different special, that is, the special one shown in 7, 2, the phase 8
  • special branches There are 16 special (special branches), but only 5 has 4 god branch metrics, so you can calculate 4 branch metrics, respectively, in the median period.
  • R sheep's hardware 8 is shown, including group 16 3 gauges, and the first group of 8 m sheep, the second group of 4 m sheep, the third group of 2 m sheep, and the subtractor, the phase of the 3 method group method, The value of 8 and the value of the m sheep group m5 in the 8 m sheep group m sheep of the first group m sheep, respectively, the results are respectively to the 4 m sheep in the second group m sheep, the second group m sheep, the phase m sheep The group m, 2 results to the subtractor, and the likelihood ratio is obtained. The likelihood ratio is subtracted from the unified information and the first information to obtain a new prior information.
  • Steps 1 to 5 flow the waters, and the steps are in the middle of the cycle. It can guarantee the sheep cycle of R.
  • the R result of the second component C2 of the judgment sheep is greater than the judgment 1, otherwise 0.
  • the CRC (y) result T
  • the CRC decision can be made as to whether or not the CRC result is closed.
  • the sheep can also be cut off, and the CRC is cut off.
  • the second component C2 requires a bit
  • the second component in the second component C2 requires the first information
  • the second first information is sent to the first information memory 2, and the judgment is judged.
  • the second and second can be, because the C2 system bit memory and the first information memory 1 are the same address.
  • Step the method can include the following steps
  • the preamplifier works, and the memory (including the bit memory, bit memory 1, 2) can receive new, new, new and full memory, and wait. Support operations, so you can save up to the same
  • step 8 If the result of the sheep is up to the end, it is the execution of step 8, otherwise, the second, 4, 5 steps
  • T Bo Before T Bo , A Yang Likong, whether there is new valid in the memory, there is new, otherwise wait. Hugh, because the length of T ( ) is 40 to 6144, the length difference is large, so the difference is also large, and the length is larger.
  • the examples are 512, 512 024, 2 1024 2048, 4 2048 6144, 8, which represent the length.
  • this k + is not at all , equal to the k+1 , probably in any godlike , so , put . . ten. 0 force. 0, , , because the confidence may not move high, can not be used as
  • the vector of the middle window is the same as the algorithm of the first window.
  • the % synchronization likelihood is the same as the R, , and execution.
  • the vector of the most 1 window is the most 1 (the first, 2nd, 4th, 8 8th), then the most mediated vector of the most, 0. Other
  • the most methodatic method of the force value cannot be 0, that is, it needs to be prior to
  • the confidence of the first media has reached a higher level, which can be used for the former, and the innermost window of the pre-teaching is obtained. Then, the vector is sequentially obtained and saved to the phase memory.
  • the forward vector of the most 1 window compares the sheep, and the forward vector of the middle window is the same, and the most forward vector of the window performs the same. Synchronization likelihood ratio R.
  • T bo internal memory (including system bit memory, bit memory 1, 2 force). Therefore, both the memory and the memory are empty, and the length of 20 512 is allowed, the length is 512, and only the bit memory, the memory of the memory 1, and the 1 small memory, that is, the memory of all the small memory is the same (that is, the same as the base address 0). ). Finished, the memory is valid, and the nuclear memory force does not allow Chang, wait. However, the sheep is empty, . This second
  • the second length of this waiting is 1024, because the memory has the same as the sheep, the length is 1024, the same update of the work (length, ), 2, so 1 and 2 sheep, A sheep memory, first information memory Get advice A. Until the arrival or satisfaction of the cut, before. of ,
  • the sheep is empty, and the memory of the same phase allows Chang.
  • the length of the phase, the phase of the sheep and the phase of the memory With the A sheep inside the full water and water, wood, speed. Make possible shrinking while improving the swallowing.
  • the proposed T bo method and the phase hardware device have high performance and are well suited to meet the low throughput requirements of the TE system.
  • the segmentation og-AP algorithm T bo the segmentation og-AP algorithm is a sum of 1o9 small P algorithm and algorithm, can support, and reduce, increase rate, pass and, segmentation og-AP algorithm can The rate of exchange for smaller scale and storage capacity is doubled, especially for FPGA/AC hardware high-speed T"bO coder to meet T system performance requirements.

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Description

T 中 T bo 的方法及裝置
木領域
本 涉及 、 理及集成 領域，特別涉及 T ( GPP長期 ) 統中 T bo 的 方法和硬件 裝置。
背景 木
T bo 型的 ，其 ，其 著特 是在 性高 道中， 的 比特性能十分接近 。
統的T bo BCJR算法 (或 算法) ， 了減少 ， 工程 上普遍 og- 算法， 它是 ( ob北 y， 最大 概率)算法的 。 1所示 T bo 的原理 。 T bo的 由 (S ) 和 2 組成， 器中 使用的 相同。 分量 R (R C 反 統 ， 因 1 中的 、 R ) 最佳 ， 戶生 于信息 序列 中每 比特的似然比信息， 將其中的"新信息" 2,
2將此信息作力先 信息， 分量 R 2 ( 1中的 、 R 2) 最佳 ，戶生 于 的信息序列中每 比特的似然比信息， 然 將其中的 "外信息" ， 行下 次 。
多次 ， 2的外信息 于穩定， 似然比漸近 逼近于 的最大似然 ， 然 此似然比 判決， 即可得到信息序列 的 每 比特的最佳 序列 ， 即最終的 比特。 og- 算法可以用以下 公式表示 用符 分別代表 的 然 ， 則有
Figure imgf000003_0001
Figure imgf000003_0002
下面 公式，
C化 十
e +cp) m "他
Figure imgf000004_0001
其中 力前向 向量， 向 向量， 力分支度量 。
于是， 度量 特
Figure imgf000004_0002
九 S ax k+\L k Xk k Sk )}
． S S )
Figure imgf000004_0003
將 上 ， 即可 相 的 似然比 下 ) ma "
X
) 0他 S )+p ． S+)+ ． S S+) ma "
X 他 S )
S S ) 1 +g ． S )+「 ． S S+ 其中 些 下
表示k 比特 k 2 。
S 是指 忖刻的寄存器 。 前 是S ， 比特 ， 寄存器 特移至S 。 k是指4k的先 概率， 力 統 比特， 比特， 力 統 比特， 比特， AWG 。
先 信息， m． ．) 前向 向量， ) 向 向量， )力分支度量 。 由于 / 、 向 度量 等 理的存在， 于 og- AP算法 的 T bo 需要收到完整的 分組 才可以 行 次 ， 和 深度和RSC 增 而增 ， 而 並各 和 可支持的最大並各教 速率。 就 T 而言， 要求支持 1 bb/s以上的 速率， 的 速度提出了更高的要求， 果 T 沿用 3GPPRe 6 中的T bo 及其 算法，是 到上 速率要求的。 了滿足 要求， T 中的 T bo 必須
算法， 而 T 中 T bo 的 的 方法是特別 以支持
的。 內容
本 所要解決的 木 是提供 T 中 T bo 的方法及 裝置， 縮 ， 提高 速率。
解決上 木 ， 本 提供了 T 中 T bo 的 裝置， 包括 瑜 存儲 、 、 控制 和 ， 其中
存儲 ， 于根 控制 的控制完成以下操作 的 ， 分別存儲各 作力 統 比特 存儲 的 比 特 接收 存儲 羊 出的先 信息 在 次分量 的 中，
羊 所需要的先驗信息、 統 比特和 比特
， 于 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將 分成若干 ， 統 比特、 比特和先 信息 以下 的 分支度量 Y 、 前向 向量 向 向量 、 似然比 R、 先 信息， 先 信息至 存儲 行保存， 若干次分量 完成 次 ， 將 似然比 R 送至
控制 ， 于控制及 各 的操作， 戶生 分量 、 的控制 ， 戶生 存儲 控制 、 控制 ， 以及 的反 存儲 和
或停止
， 于 似然比 R 判決， 判決結果是 否滿足 截止 ， 向控制 反 ， 在 結果滿足截止 將 結果作力 結果 。 步 ， 存儲 包括 存儲器控制器羊 、 先 信息存儲 器羊 、 統 比特存儲器羊元和 比特存儲器羊 ， 其中
存儲器控制器羊 于戶生各存儲器的 控制 ， 控制
比特存儲器羊 于存儲 的 比特， 包括第 比 特存儲器、 第二 比特存儲器和第 多 ， 第 比特存 儲器 第 比特至第 多 的 ， 第二 比特 存儲器 第二 比特至第 多 的另 ， 第 多
的控制 連接至控制 第 多 控制 的控制 控制 第 次分量 和第二次分量 分別 第 比特、 第二 比特作力 包括 統 比特存儲器、 第 器和第二多 ， 統 比特 存儲器有 ， 直接至第二多 的 ， 另 第 第二多 的另 ， 第二多 的控制 連接至控制 第二多 器用于 根 控制 的控制 在第 次分量 向 統 比特， 在第二次分量 向 的 統 比特
先 信息存儲器羊 于分別存儲 次分量 的結果， 包括第 先 信息存儲器、 第二先 信息存儲器、 第 器和第三多 ， 第 先 信息存儲器 出的第 先 信息 到第三多 的 第二先 信息存儲器 第二先 信息到第三多 的 另 第三多 的控制 連接至控制 第三多
于根 控制 的控制 向 第二先 信息和 的 第 先 信息。
步 ， 統 比特存儲器、 第 比特存儲器、 第二 比特存儲器分別由可 ， 的多 的小存儲器組成， 各 小存儲器 地址 第 先 信息存儲器和第二先 信息存儲 分別由可 的多 的小存儲器組成，各 小存儲器 地址 。 步 ， 統 比特存儲器、 第 比特存儲器、 第二 比特存儲器、 第 先 信息存儲器和第二先 信息存儲器 支持支持 操作， 存儲器由 8 小存儲器組成， 小存儲器大小 1536 。
步 ， 包括 羊 、 第 多 器和第 二 ， 羊 接收 存儲 出的 若干次分量 、 ， 完成 結果至第 多 的 ， 第 多 的控制 連接至控制 ， 第 多
控制 的控制 控制在第 次分量 第 先 信息至第 先臉信息存儲器， 在第二次分量 ， 第二先 信息至第二 ， 第二 將 的第二先 信息 路 至第二先 信息存儲器， 另 路 至 。
步 ， 羊 包括若干 的 于完成 分量 的 A 羊 ， A 羊 由 Y 羊 ， 羊 ， 存儲器， 第二Y 羊 ， 羊 ， 羊元組成， 其中
羊 行力 的分支度量 ， 將 得到的 向 用分支度量 羊 第二Y 羊 行力以 的分支度量 ， 將 得到的前向用分支度量 羊 羊 于 向 向量 存儲器用于存儲 得到的 O 羊 于 前向 向量 R 羊 于 似然比和先 信息。
步 ， R 羊 包括 組 16 3 法器， 以及第 組8 m 羊 ， 第二組4 m 羊 ， 第三組2 m 羊 ， 及 減法器 其中， 相 的 3 法器 組 法 ， 共 8 和值分別至第 組m 羊 中的 8 m 羊 第 組m 羊 中， 相 的 m 羊 小組 m ， 共 4 結果分別至第二組m 羊 中的 4 m 羊 第二組 m 羊 中， 相 m 羊 小組 m ， 2 結果至減法器， 得到 似然比 R， 似然比、 本 的 統信息和先 信息得到新的先 信息。 步 ， 包括 判決羊 、 截止 羊元和 存 儲器控制器羊 ， 其中 判決羊 接收 出的先 信息， 將 其分別送 截止 羊元和 存儲器控制器羊 ， 截止 羊 判決結果是否滿足截止 ， 向控制 滿足 的反 或不滿足 的反 滿足截止 控制 向 存儲器控 制器羊 ， 由 存儲器控制器羊元瑜 結果。
步 ， 截止 羊 結果滿足下列任 ， 則 滿足 截止 到 的 的
的 余 CRC 結果 。
解決上 ， 本 近提供了 T 中 T「bO 的 方 法， 包括
保存 的 比特和 ， 在保存 ， 將
， 分別保存 作力 統 比特 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將
分成若干 ， 統 比特、 比特和先 信息 以下 的 分支度量 Y 、 前向 向量 向 向量 、 似然比 R 先 信息， 保存先 信息 下 次分量 使用， 若干次分量 完成 次 ， 似然比 R 判決， 判決結果是否滿 足 截止 ， 果是， 則 結果， 否則 行下 次
。
步 ， 次 包含 次分量 ， 在 次 中第 次 分量 統 比特、 上 次分量 得到的第二先 信息和第
比特 第二次分量 統 比特、 上 次分量 得到的第 先臉信息和第二 比特 在 的第 次 中的第 次分量 先 信息 0。
步 ， 只要 結果滿足下列任 ， 則 滿足 截止 ， 截止 到 的 的 的 余 CRC 結果 。 步 ， 長度 512 ， 512< 1024 ， 2 1024< 2048 ， 4 2048< 6144 ， 8。
步 ， 在按照 算法 某 介 的 中， 將核分 分成若干 ， 其中
在汁 第 介 窗的 向 向量 以 0
的 ， 將 作力 ， 依次得到 ， 作力 第 介 窗的 在 最 介 窗的 向 向量 ， 果核 所在的分 最 介 ， 則以 0 得到 最 介滑窗的 果核 所在的分決不是最 介 ， 則先以 0 的 ， 再將 作力 得到 最 介 窗的 在 第 介 窗的前向 向量以 ， 果核 所在的分 第 介 ， 則以 0 得到 第 介 窗的以 果核 所在的分決不是第 介 ， 則先以 (+
的以 ， 再將 以 作力 得到 第 介 窗的以 在 最 介 窗的前向 向量以 ， 以 0
的以 ， 將 以 作力 ，依次得到 ， 作力第 介 窗的以 其中， gL
步 ， 32
步 ， 在 前向 向量以的同 似然比
本 提出的 分段 og- AP算法 T bo 方 法以及硬件裝置 著提高 速率， 降低 ， 以很少的硬件 資源消耗， 滿足 T 統 T bo 的吞 和 要求。 休 ， 本 有以下
1、 大大減小羊 的 同， 即大幅提高 能力， 降 低
2、 減小 的存儲器消耗， 使 不 長度增 而不 膨脹 3、 于硬件 (比 FPGA A C) 高速T bo
4、 高吞 的T bo ， 滿足 T 統性能要求
5、 綜合 硬件 、 理和流水域 等 木， 可分別 減少 硬件資源消耗， 縮 等有益效果。
T bo 原理
2 內 示意
3 T bo 硬件裝置示意
4 T bo 硬件裝置
5 羊元結
6 A 羊元結
7 T bo 特
8 R 羊 硬件
9 內 窗 示意
10 內 示意 。 本 的較佳 方式
算法是由 ．Be ede o等 提出的 具有固定 的 算法， og- AP算法將 分力若干長度 的子 ， 以子 羊 ， 算法仍 og- AP算法， 不同 在 介子 尾部多 用以 向 度量 。 然而 和 表明， 直 接 1o9小山 算法的 T bo ， 到 T 規定的 1 bbps 的 速率近有巨大的差距。
此本 提出 神通 分段 1og- AP 算法 T bo 的方法。
本 的 是 將 先 順序均分成 ( 可 1、 2、 4、 8)， 在 同以及 內部分別 算法， ， 且將 同的 內 ， 將 內部的 內 。 由于 介 內的 同 內 ， 而各 也在 內 ， 因此可以大大縮 ， 提高吞 。 其中 內 方法和普通 算法 似， 長度w + ， 同
內 ， 了 內 ， 在 內 ， 不 向 向量 內 ，近同 前向 向量 內 ， 2所示。 其中， 向 向量 最 介窗的 以及前向 向量 第 介窗的 值通 內 得到。
本 的 裝置 3所示， 包括 瑜 存儲 、 、 控制 和 ， 其中
存儲 ， 于根 控制 的控制完成以下操作 的
， 分別存儲各 作力 統 比特 存儲 的 比特 接收 存儲 羊元瑜出的先 信息， 下 次分量 羊 在 次分量 的 中， 羊 所需要的先 信息、 統 比 特和 比特
， 于 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將 分成若干 ，
比特、 比特和先 信息 以下 的 分支度量 Y 、 前 向 向量 向 向量 、 似然比 R、 先 信息， 先 信 息至 存儲 行保存， 若干次分量 完成 次 ， 將 似然比 R 送至 例 次 包含 以上分量 ， 則 可分 完成至少 次分量 。 其中， 次 中的第 次分量 存儲 的 統 比特、 第二先 信息 (即上 次 中最 次分量 的結果)和第 比特 第二次分量 存儲 的 統 比特、 第 先 信息 (即第 次分量 也就是上 次分量 的結果)和第二 比特
控制 ， 于控制及 各 同的操作， 戶生 分量 、 的控制 ， 戶生 存儲 控制 、 控制 ， 以及 的反 存儲 和 或停止 ， 于 似然比 判決， 判決結果是否滿 足 截止 ， 向控制 反 ， 在 結果滿足截止 將 結果作力 結果 。
下面具休 本 提出的 于 分段 og- AP算法 的T bo 裝置。
存儲
存儲 包括 存儲器控制器羊 、 先 信息存儲器羊 、 統 比特存儲器羊元和 比特存儲器羊 ， 其中
先 信息存儲器羊 于分別存儲 次分量 的結果， 3所示， 步包括先 信息存儲器1、先 信息存儲器2、 1和多 3， 先 信息存儲器 1瑜出的第 先 信息 到多
3的 先 信息存儲器2瑜 第二先 信息到多 3的另 多 3的控制 連接至控制 。 先 信息存儲器 1用 于存儲第 次分量 的分量 結果 第 先 信息， 以及在第 二次分量 C2 的第 先 信息 先 信息存儲器2用 于存儲第二次分量 C2的分量 結果 第二先 信息， 以及在第 次分量 第二先 信息 (即上 次分量 的結果) 多 3， 于根 控制 的控制 向 第二先 信息 (在第 次分量 )和 的第 先 信息 (在第二次分 量 C2 ) 。
統 比特存儲器羊 于存儲 的 分割 的各 ， 3所示， 步包括 統 比特存儲器、 1和多 2， 統 比特存儲器有 ， 直接至多 2的 ， 另 多 2的另 ， 多 2的控制 連接至控制 。 統 比特存儲器用于存 儲 分割 的各 ， 力 統 比特 多
2， 于根 控制 的控制 在第 次分量 向
統 比特， 在第二次分量 C2 向 的 統 比特。 統 比特存儲器羊 中的 了先 信息存儲羊 中的 ， 然， 在其他 中， 也可以另 3 。
比特存儲器羊 于存儲 的 比特， 3所示， 步包括 比特存儲器1、 比特存儲器2和多 1，
比特存儲器 1瑜 第 比特至多 1的 ， 比 特存儲器2瑜 第二 比特至多 1的另 ， 多
1 的控制 連接至控制 。 比特存儲器 1 用于存儲 存儲器 控制器羊元瑜 的第 比特 比特存儲器 2用于存儲 存儲器控制器羊元瑜 的第二 比特。 多 1 控制 的控 制 控制第 次分量 C 和第二次分量 C2 分別 第 比特、 第二 比特作力 。
存儲器控制器羊 ， 控制 的控制 ， 戶生各存儲器的 控制 ， 控制 的分 將 ( ) 存 儲至 統 比特存儲器羊 。
上 統 比特存儲器、 比特存儲器 1、 比特存儲器 2的 方法相同。 了配合本 分段 og- AP算法的 要求， 將 3 存儲器 成分別由 8 可以 ， 的 的小存儲器組成， 8 存儲器 地址 ， 依次 ， 8 小 存儲器地址 。 8 小存儲器組合成 1 大的存儲器， 即 統 比特 或者 比特存儲器1， 或者 比特存儲器2。 了提高 的 吞 ， 近可將存儲器 操作的存儲器， 即將 小存儲器的容量 支持 操作需要的大小， T 中最大 長度 6144， 平均分成8 ， 大小 768， 小存儲器保存 1 大小 768的 ， 了支持 操作， 將 小存儲器 7682即 1536 市大小， 存儲 的寬度由 的 統 比特或 比特 或先 信息 的 決 定。 統 比特存儲器時， 由控制 的長度決定將 的 等分， 不同的 長度可 1、 2、 4或 8。 由 存儲器控制器羊 將 分別 統 比特存儲器的 小存儲器 中， 存儲器中保存相同大小的等分 的數 。
先 信息存儲器 1和先 信息存儲器2的 上述 存儲器 似， 存儲器都由 8 小存儲器組成， 支持 操作， 小存儲器的大小 7682即 1536 ， 存儲器的寬度等于先 信息 。 但 在于 先 信息存儲器 1和先 信息存儲器2支持8 的 ， 組成先 信息存儲器的 8 小存儲器 和地址 ， 能信 也 。
統 比特存儲器的 控制規則 時， 組成 統 比特存儲器 的 8 小存儲器共享地址和數 ， 各 小存儲器依次 ， 使能信 依次生成， 即 等分 ， 先 第 介小存儲器， 將第 小 第 介小存儲器， 第二 小存儲器， 第二小 ， 依次 ， 直到 。 地址 的生成分基地址 ( 于 存 儲器和 存儲器)和偏移地址 ( 于定位 或 存儲器內部 ) ， 地址 基地址 偏移地址 依次 的小存儲器的 偏移地址 增 ， 地址0 1 小存儲器的0地址 ， 到 小存儲器的最 1 地址截止。 基地址生成 操作 操作 能信 由控 制 ， 存儲器控制器羊 操作 能信 生成 存儲器 的基地址， 操作時基地址 0， 操作時基地址 768。 ， 控制 的生成需要 前 的執行 決定， 在 第 次 分量 的 (即通常所說的 ) ， 地址 直接地址 (即不需要 ) 在 第二次分量 C2的
(即通常所說的 A 2 ) ， 地址力交 的地址。 活的小存儲 器 ， 各 小存儲器 能信 相同， 地址和數 ， 直接地 址生成 ， 基地址 操作控制 決定， 操作時基地址 0， 操 作時基地址 768，偏移地址各介子存儲器相同， 0 - ( 長度， 等分 ) ， 地址 基地址 偏移地址。 直接地 址送 ， 戶生交 的地址。
比特存儲器 1和 比特存儲器2昌 操作和 統 比特存儲 器相同， 但 取時都是按照直接地址 。 在 第 次分量 C
， 使 比特存儲器 1迸行教 的 ， 在 第二次分量 C2 ， 使 比特存儲器2迸行教 的 。
存儲器控制器羊 近 責生成先 信息存儲器 1、 2 的 控制 。 先驗信息存儲器 1的 第 次分量 C 出的結果， 按照直接地址 ， 活的 算子羊 生成的 先 信息 分別 相 的先 信息存儲器1的小存儲器。先 信息存儲器1的 取時， 地址力交 地址， 即 先 信息存儲器 1 的數 第二次分量
C2 A 2 。 操作和 統 比特存儲器相同。 先 信息存儲 器2的 第二次分量 C2 出的結果， 時， 地址力 交 地址，即 ， 取時， 直接地址 ， 第 次分量 C 。 操作和 統 比特存儲器相同。
控制
即 3 中的 控制器， 于戶生 的控制 ， 控制 主要用于控制 執行的 ( 前、 向 向量
、 R 能信 等) 于生成 存儲器控制器羊 的控制 ( 操作控制等)和 存儲器控制器羊 的控制 分別送 存 儲 和 以及用于生成各多 的控制 近 于根
中 截止 羊 的反 生成 能信 ， 是 算是否 的控制 ， 是控制 生成其它上 控制 的 能信 。 收到 截止 羊 反 的 結果滿足截止 的反 ， 控制 控制 結果， 向 存儲 、 停止 理的信 ， T bo ，即 A
收到 截止 羊 反 的 結果不滿足截止 的反 ， 控 制 控制 將赴理結果反 存儲 ， 。
器控制器的 和 的 相 ， 不 控制羊 ， 近控制多次 的 。
器控制器近 于生成 分段 控制 ， 長度 ， 生成 子羊 等。
e
包括 羊 、 多 4和 2， 其中 羊 接收 存儲 出的 (包括先 信息、 統 比特和 比特) ， 次分量 、 ， 完成
結果(包括第 先 信息和第二先 信息)至多 4的 。 多 4的控制 連接至控制 。 多 4 控制 的控制 控制第 次分量 C 和第二次分量 C2 分別 直 接 第 先 信息和 第二先 信息， 即在第 次分量 C 多 4 第 先 信息至先 信息存儲器 在第二次分量 C2 第二先 信息至交 2， 2將 的第二先 信息 路 至先 信息存儲器 2， 另 路 至 中的 判決羊 。
羊 1所示的第 分量 C 和第二分 C2的功能， 以 本 的 " 分段 og- A 算 法， 其中 C 和 C2 分量 同 套
羊 。 ， 羊 的 力 統 比特、 第二先 信息、 第 比特， 結果 直接地址存 先 信息存儲器 1。 C2 ， 羊 的 力交 的 統 比特、 的第 先 信息、 第二 比特， 結果 地址 先 信息存儲器2。 2 (即 C 和 C2 ) ， 完成 T bo 。
下面 羊 的 和 羊 包含若干 的 A 羊 ， A 羊 于完成分量 ， 多 A 羊 可支持 。 例 包含8 羊 ( 5所示)， 可以支持 最大力 8的情況下的 ， 不力 8 ， 則可以只 相座教目的 羊 。 活的若干 的 子 羊 相 的先 信息存儲器、 統 比特存儲器、 比特存儲 器上的若干 小存儲器。 取出的 送 子羊 。
6所示， A 羊 由 羊 1， 羊 ， 存儲器， 羊 2， 羊 ， R 羊元組成。 和 分別 前向 向量和 向 向量。 其中
羊 1 行力 的分支度量 得到的 向用分 支度量 羊 羊 2 行力 的分支度量 ， 將 得到的前向用分支度量 羊 羊 于 向 向量 存儲器用于存儲 得到的 ， 存儲器的深度等于 窗的長度 教 ，存儲器的 等于 結果的 ， 存儲器的
RA 4組成， 存儲器由 8 小存儲器組成， 以支持8 量的 羊 于 前向 向量 R 羊 于 似然比和先 信息 (其中包括第 先 信息和第二先 信息)。 不 算法 ， 保存 結果的存儲器大小和 的 大小相同， 大小增大而增大。 而 法的 可以控制 存儲器 的大小在 介期望的 量 內， 所需的存儲器只需要等于 中的 的長 度， 不 大小而 。
了 各，通 各共享。 于 介 A 羊 東 說， 需要 次分支度量 Y的 ， 次是 的， 另 次是 力以 的， 因此在 同上將 ， 6所示， 向 上可以看出， 的Y 羊 ， 而力以 的Y
的 同 ， 而 將 得到的 存儲 ， 此同
得到第 介以后， 將以和 起 R 羊 ， 似然比和先 信息的 。 在其他 中， 也可以先羊 似 ， 再同 行力 的Y 和以 。 T bo 3 移位寄存器， 即 只有8 ， 前和 各有8 ， 而 特 是和 (可能力 0， 可能力 1)相 的， 不同 特 也不同， 即 7所示的特 ， 2 ， 則相 8 同就有 16 特 (特 分支)， 但只 5 有4神分支度量 ， 因此可以在 介 周期內 算出 4 分支 度量 ， 分別 的 和 羊 。
7所示， 的 可 8 ， 1 ， 可 以在 介 周期內同 算出 的 8 。 同理， 的 也 此。
R 羊 的硬件 8所示， 包括 組16 3 法 器， 以及第 組 8 m 羊 ， 第二組4 m 羊 ， 第三組2 m 羊 ， 及 減法器 其中， 相 的 3 法器 組 法 ， 共 8 和值分別至第 組m 羊 中的 8 m 羊 第 組m 羊 中 的 m 羊 小組 m5 ， 共 4 結果分別至第二組m 羊 中的4 m 羊 第二組m 羊 中， 相 m 羊 小組 m ， 2 結果至減法器， 得到 似然比， 似然比減去本 的 統信息和先 信息得到新的先 信息。
og- A 算法的 公式， R 或者 近似0 。
e Cp) m "他
m "他 m )+ +c ) R 由下 得出 ) maX ) + S+)}
) 0
Figure imgf000018_0001
5 R 算在 前 窗的第 介 算出 即可 ， 即比
延退 介 周期 。 由上面的公式可 R 下 第 組 Sk + 凡
Figure imgf000019_0001
} 和第 二組 {X + 凡 ． }中的各8 、 和 的和，
， 即 8 16 3 法器 ， 同 得出 各8 和 。
2)分別 的8 和 相 m ，也
， 即 需要4 m 羊 ， 共 8 m 羊 。 步驟 得出 各4 結果。
3) 2 得出的 各4 結果再 組合 m ，則 各 得出 2介結果。 ， 步驟需要 2 m 羊 ， 共4 m 羊 。
4) 3 得出的 各2 結果 m ，得出 各1 。 ， 需要 m 羊 ， 共2套m 羊 。
5 上
) 4 得出的 組教 的值的 。 即得出最 的結果 。
其中步驟1到 5 流水域 ， 步驟在 介 周期內 ， 作力流水域 的 介 。 可保 R的羊 周期 。
e
包括 判決羊 、 截止 羊元和 存儲器控制器羊 ， 判決羊 接收 出的第二先 信息， 將其分別送 截止 羊元和 存儲器控制器羊 ， 截止 羊 判決結果是否滿 足截止 ，向控制 滿足 的反 或不滿足 的反
滿足截止 ， 控制 向 存儲器控制器羊 ， 由 羊元瑜 結果。
判決羊 第二次分量 C2 出的 R結果 ， 大于 則判決 1， 否則 0。
截止 羊 每次 的 結果 ， 只要滿 足下列 件 ， 則 滿足截止 ， 截止 到 的
的 的CRC( 余 ) 結果 。 T 特 ， 由于 分割 的 都包含CRC 比特， 因此可以 的 的 CRC 決定是否截止， 果CRC 結果 ， 則說明 結果已 ， 可以截止。
了配合井 A 羊 ， 截止 羊 也可 ， CRC 截止 。
在上 T bo 器中 共3 用到 ， 第 在第二次分量 C2 需要 統 比特， 第二 在第二次分量 C2 需要 第 先 信息， 第三 在第二次分量 C2
第二先 信息 到先 信息存儲器 2， 同 判決 判決 。 在硬件 ， 第 和第二 的 可以 ， 因 C2 統 比特存儲器和先 信息存儲器 1取教 地址完全 相同。
本 明中交 的 也配合井 羊 ， 方法， 硬件上支持最多 8 ， 控制器 得出的 ，
羊 ， 同 得出 羊 需要的 。
本 提出的 T bo 的硬件裝置 上文 ， 于本 提 出的 分段 og AP算法"和相 硬件裝置的T bo
下
保存 的 比特和 ， 在保存 ， 將
， 分別保存 作力 統 比特 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將
分成若干 ， 統 比特、 比特和先 信息 以下 的 分支度量 Y 、 前向 向量 向 向量 、 似然比 先 信息， 保存先 信息 下 次分量 使用， 若干次分量 完成 次 ， 似然比 R 判決， 判決結果是否滿 足 截止 ， 果是， 則 結果， 否則 行下 次 。
步 ， 上 方法可包含以下步驟
1、 前 器工作 ， 果 存儲器(包括 統 比特存儲器、 比特存儲器1、 2)可以接收新的 ， 則 新 ， 新 全 存儲器 相 有效 ， 等待 。 支持 操作， 所以最多可以同 保存 不同 的
2、 前 羊 工作 ， 果 且有待
有效， 則
3、 控制器 相 的 長度、 的 等 信息戶生 控制 ， 相 的 A 羊元和相 的 存儲器 4、 第 次 中的第 次分量 C ， 直接 先 信息 存儲器2、 統 比特存儲器， 比特存儲器1， 其中第 次 中 的第 次分量 第二先 信息 0，按照 A 羊 的工 作 A ， 將得出的結果存 先 信息存儲器
5、 第 次 中的第二次分量 C2 ， 統 比 特存儲器、 先 信息存儲器 1， 直接 比特存儲器2， 按照 A 羊 的工作 A ，將得出的結果 先 信息存儲器2， 將結果 判決
6、 判決 判決， 將結果 截止 羊
7、 截止 羊 結果 是否滿足截止 ， 果是執行 步驟8， 否則， 第二次 ， 4、 5步驟
只要滿足下列 件 ， 則 滿足截止 ， 截止 到 的 的 的CRC ( 余 ) 結果 。
8、 前 的 T bo ， A 羊 力空 ， 存儲器中是否有新 有效， 有則 新的 的 ， 否則等 待。 休 ， 因 T 中 ( )的長度 40 到 6144， 長度相差較大， 所以 的差別也很大， 于 長度較大的
的需求相比 長度較小的 更大。 所以在本 的 中充分考 慮了 不同 長度 不同的 策略， 即 長度
5 的大小。 例 長度 512 ， 512 024 ， 2 1024 2048 ， 4 2048 6144 ， 8， 其中 表示 長 度。
下面具休 本 方法中 分段 og- AP算法 T bo 的
表示窗的 ， k表示 內 ， k 是 + ， 其 中1 ， 表示 長度， 表示 理的分 ， 表示 基本 ， 所需的重疊 ( ve w do ) gL ， 32, + 代表 介完整的 長度。 1) 第 介 長的 向 向量 。
5
1，先 初 ， 果 等分 ， 的長度 小于 的 + ， 則 只包含 介 ， 則 0， 依次逆 向 的 ，否則， 窗口長度等于 +
， 此 k + 完全未 ， 等 于在k+1 ， 可能 于在任何 神狀 ， 所以， 把 ． 。十。 0作力 的 。0 然 ， ， 由于 的置信 可能不移高， 不能用作
k (先 信息) 。 ， 休 的置信 已 到較高水平， 可以用于 的 ， 所以， 到 同 的所有 ， 都可以 得。 + 園內 的 就是 向建立 ， 是 內 法的 。 中只保存 長度部分的5 ， 即 到 同 的所有 。 將 保存到 存儲器。
， 執行相同的 。
2) 第 介 長的前向 向量 和 似然比
第 介 ( 1) 的 ， 果是 1 的第 介 ， 則 0， k 到k 長度的%， 否則 ( 的第 介 ， > ) 其它 的 的第 介窗的%的 值不能 0， 即需要先 于 0 的 S ， 可以 前 末尾 長度教 得 到， 把 0作力 %的 。 然 ， %
， ， 前 最 介 的 ， 的置信 已 到較高水平，可以用于 下 0 的 5 ， 是 內 法的 。 ， 除了 不同， 執行相同的
。 在 前向 向量的同 似然比
3) 中同窗的 向 向量
中同窗的 向 向量 的 和第 介窗的算法相同， 先
， 即 + 園內 ， 得出 + 的休 ， 作力 長度 的 。然 到 同 的所有 的 ，保存 長度的 。 ，執行相同的 。 4) 中同窗的前向 向量 和 似然比
中同窗的前向 向量， 內 ， 前 介窗的最 介 的 作力 前 Xk 的 ， 即 - 窗的 ，作力
窗的 S 的 。依次 ，即k 到k 固內的%的 。 ， 執行相同的 。
%的同步 似然比 R的 ， ， 執行 相同的 。
5) 最 介窗的 向 向量
最 1 窗的 向 向量 ， 果是最 1 ( 第 決， 2 第二 ， 4 第 ， 8 8 ) ， 則在 最 1 的最 介窗的 向 向量 ， 0。 其它
的 的最 介窗的 方法力 值不能 0， 即需要先 于 的 ， 可以 (
次 ， 1 到 ) 長度數 得到， 把 S 0作力
到 )的 。 然 ， ， ， 第 介 的 的置信 已 到較高水平，可以 用于 前 的 ， 通 內 得到 前教 最 介窗的 的 ， 然 ，依次得到 向 向量， 保存到相 存儲器中。
5 ， 除了 ， 執行相同的 。
6) 最 介窗的前向 向量 和 似然比
最 1 窗的前向 向量 比較 羊， 和中同窗的前向 向量 相同， 的最 介窗的前向 向量 ， 執行相同的 。 同步 似然比 R的 。
10 上 步驟1)到6)的 ， 完成了 的 次分量 的最 佳 ， 得到下 次分量 所需的先 信息。 向 向量的 可
9 前向 向量的 1
了更清楚 本 提出的 T bo 的方法和硬件裝置的 15 原理， 下面結合 休的 說明。
下面以 T 中 長度分別 512和 1024的 的 程力 說明。
T bo 內部 存儲器 (包括 統 比特存儲器、 比特存儲器1、 2力空) 。 所以 存儲器和 存儲器都 力空， 則長度 20 512的 允許 ， 長度512， ， 則只 統 比特存儲器、 存儲器1、 2的 1 小存儲器， 即 全部 第 介小存儲器的 存儲器 同 (即基地址 0的 同 ) 。 完成 ， 存儲器 有效， 且 核兵存儲器力不允許昌 ， 等待 。 然 羊 力空 ， 。 果此 第二
25 長度 1024的 到 ， 此 存儲器的 ， 因 存儲器力空， 允許昌 ， 長度1024， 2， 統 比特存儲器、 比特存儲器1、 2的 1 和第2 小存儲器， 即 的前512
1 小存儲器的 存儲器 同 (即基地址 768的 同 ) ， 的 512 2 小存儲器的 存儲器 同。 存儲器 有效， 且 核兵存儲器力不允許昌 ， 等待 。
長度 512的 完成 存儲器有效 ， 羊 力 空 的 ， 羊 。 此 ， 所以只 第 介 A 羊 。 按照 A 羊 工作
， 直到 到 的 或滿足截止 ， 前 的 。
的 ， 羊 力空 ， 同 相 的 存儲器 允許昌 即 。
此 等待 中的第二 長度 1024的 ， 因 存儲器 有 和 羊 同 滿足， 則 長度 1024的 的 ， 功的同 更新 ( 長度， ) ， 因 2， 所以 1 和第2 羊 ， A 羊 存儲器、 先 信息存儲器 取教 A 。直到 到 的 或滿足截 止 ， 前 的 。 的 ，
羊 力空 ， 同 相 的 存儲器 允許昌 即 。
依此 ， 果有新的 則 上面的 。 本
的長度 的大小， 相 的 羊元和相 的存 儲器 。同 A 羊 內部 充分 理和 流水域 木， 速 。 使得 可能的縮 ， 而提高 的 吞 。
所以本 提出的 T bo 方法和相 的硬件裝置具有高 的 性能， 很好滿足 TE 統的低 高吞 的 理性能要求。
用性
本 分段 og- AP算法 T bo ， 分段 og- AP算法是 1o9小 P算法和 算法的 和提高， 可以支持 ， 而減少 ， 增 速率， 通 和 ， 分段 og- AP算法可以 以較小的 規模和存儲容量 換取 速率成倍提高， 特別 合于 FPGA/A C硬件 高速T「bO 碼器， 以滿足 T 統性能要求。

Claims

要 求 1、 T 中 T bo 的 裝置， 包括 瑜 存儲 、 、 控制 和 ， 其中
存儲 ， 于根 控制 的控制完成以下操作 的 ， 分別存儲各 作力 統 比特 存儲 的 比 特 接收 存儲 羊元瑜出的先 信息 在 次分量 的 中，
羊 所需要的先 信息、 統 比特和 比特
， 于 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將 分成若干 ， 統 比特、 比特和先 信息 以下 的 分支度量 Y 、 前向 向量 向 向量 、 似然比 、 先 信息， 先 信息至 存儲 行保存， 若干次分量 完成 次 ， 將 似然比 R 送至
控制 ， 于控制及 各 的操作， 戶生 分量 、 的控制 ， 戶生 存儲 控制 、 控制 ， 以及 的反 存儲 和
或停止
， 于 似然比 R 判決， 判決結果是 否滿足 截止 ， 向控制 反 ， 在 結果滿足截止 將 結果作力 結果 。
2、 要求1 的裝置，其中， 存儲 包括 存儲器控 制器羊 、 先 信息存儲器羊 、 統 比特存儲器羊元和 比特存儲 器羊 ， 其中
存儲器控制器羊 于戶生各存儲器的 控制 ， 控制 比特存儲器羊 于存儲 的 比特， 包括第 比 特存儲器、 第二 比特存儲器和第 多 ， 第 比特存 儲器 第 比特至第 多 的 ， 第二 比特 存儲器 第二 比特至第 多 的另 ， 第 多 的控制 連接至控制 第 多 控制 的控制 控制 第 次分量 和第二次分量 分別 第 比特、 第二 比特作力 包括 統 比特存儲器、 第 器和第二多 ， 統 比特 存儲器有 ， 直接至第二多 的 ， 另 第 第二多 的另 ， 第二多 的控制 連接至控制 第二多 器用于 根 控制 的控制 在第 次分量 向 統 比特， 在第二次分量 向 的 統 比特
先 信息存儲器羊 于分別存儲 次分量 的結果， 包括第 先 信息存儲器、 第二先 信息存儲器、 第 器和第三多 ， 第 先 信息存儲器 出的第 先 信息 到第三多
的 第二先 信息存儲器 第二先 信息到第三多 的 另 第三多 的控制 連接至控制 第三多 器 用于根 控制 的控制 向 第二先 信息和 的 第 先 信息。
3、 要求2 的裝置， 其中，
統 比特存儲器、 第 比特存儲器、 第二 比特存儲 器分別由可 ， 的多 的小存儲器組成， 各 小存儲器 地址 第 先 信息存儲器和第二先 信息存儲器分別由可 的多 的小存儲器組成， 各 小存儲器 地址 。
4、 要求3 的裝置， 其中，
統 比特存儲器、 第 比特存儲器、 第二 比特存儲 、 第 先 信息存儲器和第二先 信息存儲器 支持支持 操作， 存儲器由 8 小存儲器組成， 小存儲器大小 1536 。
5、 要求2 的裝置， 其中，
包括 羊 、 第 多 器和第二 ， 羊 接收 存儲 出的 若干次分量 、 ， 完成 結果至第 多 的 ， 第 多 的控制 連接至控制 ， 第 多 控制 的控制 控制在第 次分量 第 先 信息至第 先 信息 ， 在第二次分量 ， 第二先 信息至第二 ， 第二 將 的第二先 信息 路 至第二先 信息存儲器， 另 路 至 。
6、 要求5 的裝置， 其中，
羊 包括若干 的 于完成 分量 的 羊 ， 羊 由 Y 羊 ， 羊 ， 存 儲器， 第二Y 羊 ， 羊 ， 羊元組成， 其中
第 羊 行力 的分支度量 ， 將 得到的 向 用分支度量 羊 第二Y 羊 行力以 的分支度量 ， 將 得到的前向用分支度量 羊 羊 于 向 向量 存儲器用于存儲 得到的 O 羊 于 前向 向量 R 羊 于 似然比和先 信息。
7、 要求6 的裝置， 其中，
R 羊 包括 組16 3 法器，以及第 組8 m 羊 ， 第二組4 m 羊 ， 第三組2 m 羊 ， 及 法器 其中， 相 的 3 法器 組 法 ， 共 8 和 值分別至第 組m 羊 中的 8 m 羊 第 組m 羊 中， 相 的 m 羊 小組 m ， 共 4 結果 分別至第二組m 羊 中的4 m 羊 第二組m 羊 中， 相 m 羊 小組 m ， 2 結果至減法 ， 得到 似然比 R， 似然比、 本 的 統信息和先 信息得到新的先 信息
" 。
8、 要求1 的裝置， 其中，
包括 判決羊 、 截止 羊元和 存儲器控制器 羊 ， 其中 判決羊 接收 出的先 信息， 將其分別送 截止 羊元和 存儲器控制器羊 ， 截止 羊 判 決結果是否滿足截止 ， 向控制 滿足 的反 或不滿足 的反 滿足截止 ， 控制 向 存儲器控制器羊 ， 由 存儲器控制器羊元瑜 結果。
9、 要求8 的裝置， 其中，
截止 羊 結果滿足下列任 ， 則 滿足 截止 到 的 的 的 余 CRC 結果 。
10、 T 中 T bo 的 方法， 包括
保存 的 比特和 ， 在保存 ， 將
， 分別保存 作力 統 比特 介 的若干 同 行 次分量 ， 在 次分量 的 中， 按照 算法將 分成若干 ， 統 比特、 比特和先 信息 以下 的 分支度量 Y 、 前向 向量 向 向量 、 似然比 R 先 信息， 保存先 信息 下 次分量 使用， 若干次分量 完成 次 ， 似然比 R 判決， 判決結果是否滿 足 截止 ， 果是， 則 結果， 否則 行下 次
。
11、 要求10所述的方法， 其中，
次 包含 次分量 ， 在 次 中第 次分量 統 比特、上 次分量 得到的第二先 信息和第 比特 第二次分量 統 比特、 上 次分量 得到的第 先 信息和第 二 比特 在 的第 次 中的第 次分量 先 信 息 0。
12、 要求10所述的方法， 其中，
只要 結果滿足下列任 ， 則 滿足 截止 ， 截止 到 的 的 的 余 CRC 結果 。
13、 要求10 的方法， 其中，
長度 512 ， 512 1024 ， 2 1024< 2048 ， 4 2048< 6144 ， 8。
14、 要求10 的方法， 其中，
在按照 算法 某 介 的 中， 將核分 分成若干 ， 其中
在汁 第 介 窗的 向 向量 以 0
的 ， 將 作力 ， 依次得到 ， 作力 第 介 窗的
在 最 介 窗的 向 向量 ， 果核 所在的分 最 介 ， 則以 0 得到 最 介 窗的 果核 所在的分決不是最 介 ， 則先以 0
的 ， 再將 作力 得到 最 介 窗的 在 第 介 窗的前向 向量以 ， 果核 所在的分 第 介 ， 則以 0 得到 第 介 窗的以 果核 所在的分決不是第 介 ， 則先以 的。 ， 再將 以 作力 得到 第 介 窗的以
在 最 介 窗的前向 向量以 ， 以 0
的以 ， 將 以 作力 ， 依次得到 以 ， 作 力第 介 窗的以
其中, gL a。
15、 要求14 的方法， 其中，
32 16、 要求10 的方法， 其中，
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