WO2010143881A2 - 반도체 검증용 ｆｐｇａ 보드의 뱅크구조 - Google Patents

반도체 검증용 ｆｐｇａ 보드의 뱅크구조 Download PDF

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WO2010143881A2
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semiconductor
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국일호
박종진
한창석
강성태
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(주)브이알인사이트
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
    • G01R31/318519—Test of field programmable gate arrays [FPGA]

Definitions

  • the present invention relates to a bank structure of a semiconductor verification FPGA board, and more particularly, to a bank structure of a semiconductor verification FPGA board for more effectively arranging a connection between an input / output pin of an FPGA device and a board. will be.
  • FPGA component devices are used to validate large designs.
  • Field programmable arrays are semiconductor devices that include programmable logic elements and programmable internals. Programmable logic PPC elements can be programmed by duplicating basic logic gate functions such as AND, OR, XOR, NOT, and more complex decoder or computational functions. Most FPGAs also include a simple flip-flop or memory element in more complete memory blocks in programmable logic elements (also called logic blocks in FPGAs).
  • PLDs programmable logic devices
  • PCB boards configured for semiconductor design verification must be disassembled to recycle expensive FPGA devices after the verification work is completed for the purpose, but FPGAs with high-capacity logic circuits are highly integrated package parts with more than 1,000 pins. .
  • the PCB board of the system for semiconductor design verification is manufactured by placing and wiring in a 2D plane by using a large number of highly integrated FPGA devices with more than 1,000 input / output pins.
  • the wiring between the FPGA devices becomes very long.
  • An object of the present invention to solve the above problems is to provide an effective mounting structure for connecting the dense input / output pins of the FPGA device to the board.
  • the present invention provides a programmable logic device (PLD) board for verifying a semiconductor design, comprising: an FPGA device having a logic circuit for verifying a semiconductor and a plurality of input / output signals therefor At least one FPGA board equipped with a connector and a plurality of input / output pins configured in the FPGA device are divided into any number and assigned to a plurality of areas, respectively, and connectors provided in the FPGA board corresponding to each allocated area. In addition, it is assigned to a plurality of areas, characterized in that configured to integrate the input / output pin assignment area of the FPGA device and the area assigned to the connector correspondingly.
  • PLD programmable logic device
  • the connector may be allocated according to the input / output pins of the FPGA device, and the spare area may be allocated.
  • the allocation region to the FPGA device characterized in that the allocation to 40 pin, 20 pin, 10 pin, respectively.
  • Each connector may be allocated to six areas and one area to a spare area.
  • the FPGA device is characterized in that the allocation to 38 areas.
  • the apparatus may further include a switching board having a switching element for selectively blocking signals between the plurality of FPGA boards stacked through the connector, and having a same connector as the connector and connected between the FPGA boards. It features.
  • the present invention configured and operated as described above can be effectively configured by minimizing patterning wiring by dividing into arbitrary sections of an area of an input / output pin and minimizing a distance between connectors connected thereto and assigning the connector according to an arbitrary area. There is an advantage to that.
  • FIG. 1 is a schematic perspective view of an FPGA board for semiconductor verification according to the present invention
  • Figure 2 is a plan view showing the FPGA device input / output pin section of the FPGA board according to the present invention
  • FIG. 3 is a diagram illustrating an input / output pin assignment of an FPGA board allocated to connector 1 according to an embodiment of the present invention
  • FIG. 4 is a perspective view showing a switching board used in the FPGA board for semiconductor verification according to the present invention.
  • FIG. 5 is a schematic cross-sectional view showing a stacked form of an FPGA board and a switching board according to the present invention.
  • FIG. 1 is a schematic perspective view of an FPGA board for semiconductor verification according to the present invention
  • Figure 2 is a plan view showing the FPGA device input / output pin section of the FPGA board according to the present invention
  • Figure 3 is an embodiment according to the present invention 1
  • Figure 4 shows the input and output pins assigned to the FPGA board assigned to the connector No. 4
  • Figure 5 is a FPGA board and the switching board according to the present invention It is a schematic sectional drawing which shows the lamination form of the.
  • the present invention provides a programmable logic device (PLD) board for verifying a semiconductor design, the FPGA device 110 having a logic circuit for verifying a semiconductor and a plurality of connectors 200 for inputting / outputting signals thereto.
  • PLD programmable logic device
  • At least one FPGA board 100 and a plurality of input / output pins configured in the FPGA device is divided into a plurality of areas, each of which is assigned to a plurality of areas, each corresponding to the allocated area provided on the FPGA board
  • the connector may be allocated to a plurality of areas, and the input / output pin assignment area of the FPGA device and the area allocated to the connector may be mounted correspondingly.
  • the FPGA board 100 is a high-density FPGA device is mounted on the PCB, and after writing a program designed to verify the semiconductor design on the FPGA device 110 to check the operation of the semiconductor design. At this time, a plurality of FPGA boards are used as the capacity of the logical circuit required for operation verification is increased.
  • one FPGA device is mounted on each FPGA board, and a plurality of connectors 200 having a common standard are provided. Signal processing is performed between boards by connecting FPGA boards through connectors.
  • the connector 120 is to secure the connectivity of the FPGA board, the connection pin of the connector is electrically connected to the input / output pins of the FPGA device (110).
  • the connector 120 is connected to a plurality of connectors in a mutually corresponding form as a connector structure capable of being connected up / down.
  • a connector structure capable of being connected up / down.
  • signal input / output of 1440 pins can be secured.
  • the FPGA board includes a power supply unit (unsigned) for receiving power and a plurality of component elements for input / output signal processing, and a code setting unit for identifying a code (ID) according to each FPGA board ( Unsigned) is configured in a switch system.
  • the input / output pins of the FPGA device are allocated to a plurality of areas.
  • the key technical point is to be able to effectively mount the signal connection between the pin and the connector.
  • the input / output pins of the FPGA device are divided into arbitrary numbers and allocated to a plurality of areas.
  • an FPGA device having an input / output pin of 1200 pins will be described.
  • a plurality of areas are divided into a total of 38 areas by assigning numbers having # 01 to # 08 and # 11 to # 34, and the number of pins in each area is 10 pins or 20. Divide the pins into 40 pins. This is only a configuration according to an embodiment mentioned in the present invention, it is possible to change the pin count and the allocation area according to the FPGA device.
  • Each partitioned area is mounted on the FPGA board plane so as to be connected to the closest one between the FPGA device and the connector, and the connector 200 is also allocated to an arbitrary area.
  • FIG. 3 shows the allocation number between each pin and the number 1 connector of the FPGA element.
  • the FPGA board according to the present invention has eight connectors and is assigned to the connectors for each area allocated to the device.
  • the number of allocation pins for each region of the FPGA device is divided into 10, 20, and 40.
  • the number of pins of the device does not correspond to the number of pins of the connector. Assign it to an area.
  • 40 pins of the region corresponding to # 28 are allocated to both pins 10 and 30 on both sides of the region of # 28 assigned to connector 1.
  • the connector is formed by 30 pins on both sides, one side allocates all 30 pins and the other 10 pins are allocated, so the remaining 20 pins allocate area # 20 of the FPGA device. The remaining pins in area # 20 are then reassigned to the next connector.
  • the FPGA device can be distinguished by assigning each region and a connector installed close to each area, and the wiring length between the device and the connector can be minimized, which is effective in patterning.
  • the connector secures an arbitrary number of pins as a spare area without allocating the FPGA element 110 pin. This is secured for each connector.
  • the spare area may not be secured according to the type of the FPGA device, and may also vary according to the specification of the connector.
  • an FPGA device 110 having a high-density logic circuit for semiconductor design verification is mounted on a board, and two FPGA boards 100 are stacked to connect a signal to the connector 200 and the FPGA.
  • Device input / output pin connections are mounted on the PCB board by allocating multiple areas. By stacking two or more FPGA boards configured in this way, signals can be connected flexibly.
  • a separate switching board is applied to selectively connect signals between the boards.
  • the switching board 300 is a board for switching signals when a plurality of FPGA boards are combined, and a connector 200 having the same standard as the connector 120 configured in the FPGA board is provided.
  • the switching board 300 is provided with a plurality of switching elements 310 so that the switching board 300 can be automatically controlled through a manual switching or control by a user.
  • the present invention is implemented by applying a dip switch device for a passive implementation as an example, but is not limited thereto.
  • the switching device may be provided to correspond to the eight connectors 200 provided on the switching board, like the FPGA board, to block signals transmitted through the respective connectors.
  • the connector 200 is different from the connector 120 provided in the FPGA board, in the case of the switching board, the pins provided at the upper and lower ends of the connector are configured to be connected via a switching element.
  • the upper and lower pins have a directly connected structure.
  • the switching device can block partial signals of the FPGA device as needed, thereby flexibly controlling the inter-board signal flow.
  • the present invention configured as described above can manufacture a wiring length very effectively between an FPGA element having a dense input / output pin and a connector connected thereto, and has an advantage of ensuring identification due to matching between any designated allocation area.

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Abstract

본 발명은 반도체 검증용 FPGA 보드의 뱅크구조에 관한 것으로, 반도체 설계물 검증을 위한 프로그래머블 로직 디바이스(PLD) 보드에 있어서, 반도체 검증을 위한 논리회로가 내장된 FPGA 소자와 여기에 신호를 입/출력하기 위한 다수의 커넥터가 구비된 적어도 하나 이상의 FPGA 보드 및 상기 FPGA 소자에 구성되는 다수의 입/출력핀을 임의의 개수로 나누어 다수의 영역으로 각각 할당하고, 각 할당된 영역에 대응하게 상기 FPGA보드에 구비된 커넥터에도 다수의 영역으로 할당하며, 상기 FPGA 소자의 입/출력핀 할당영역과 커넥터에 할당된 영역을 대응하게 집적화시켜 구성되는 것을 특징으로 한다. 이와 같이 구성되는 본 발명은 FPGA 보드를 구성하는데 있어 FPGA 소자와 커넥터간의 연결을 최적화시킬 수 있는 이점이 있다.

Description

반도체 검증용 ＦＰＧＡ 보드의 뱅크구조
본 발명은 반도체 검증용 FPGA 보드의 뱅크(bank)구조에 관한 것으로, 좀 더 상세하게는 FPGA 소자의 입/출력 핀과 보드간에 연결을 보다 효과적으로 배열시키기 위한 반도체 검증용 FPGA 보드의 뱅크구조에 관한 것이다.
오늘날 시스템 반도체 설계의 규모가 방대해 짐에 따라 대규모 설계물에 대한 검증의 필요성으로 FPGA 부품 소자가 사용된다.
FPGA(field programmable array, 현장 프로그래머블 게이트 어레이)는 프로그래머블 논리 요소와 프로그래밍 가능 내부선이 포함된 반도체 소자이다. 프로그래머블 논리ＰＰＰ요소는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능이 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그램밍 할 수 있다. 대부분의 FPGA는 프로그래밍 가능 논리 요소(FPGA 식으로는 논리 블록이라도 함)에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소도 포함하고 있다.
이를 사용하여 반도체 설계물의 검증을 위한 PLD(Programmable Logic Device)는 PLD에 저장할 회로의 크기가 커짐에 따라 고집적 FPGA를 사용하여야 하며, 이것은 매우 고가의 반도체 부품으로 재활용의 필요성이 매우 높다. 반도체 설계물 검증을 위하여 구성한 PCB 보드는 해당 용도에 맞게 제작되어 검증 작업이 완료된 이후 고가의 FPGA 소자를 재활용하기 위하여 해체하여야 하지만 고용량 논리회로가 내장된 FPGA는 1천개 이상의 핀을 갖는 고집적 패키지 부품이다.
반도체 설계물 검증용 시스템의 PCB보드는 1천개 이상의 입출력 핀이 밀집된 고집적 FPGA 소자를 다수 사용하여 2차원 평면에 배치 한 후 배선하여 PCB 보드를 제작한다. 밀집된 입출력 핀을 갖는 다수의 고집적 FPGA를 2차원 평면에 배치된 경우 FPGA 소자 사이의 배선이 매우 길어진다.
하지만, 1천개 이상의 입/출력 핀을 가지는 고집적 FPGA 소자를 PCB 상에 실장하고 이에 각각 신호처리를 위한 PCB 상의 배선(패터닝)에 있어서도 매우 복잡하고 어려운 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 FPGA 소자의 밀집된 입/출력핀을 보드와 연결시키기 위하여 효과적인 실장구조를 제공하고자 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 설계물 검증을 위한 프로그래머블 로직 디바이스(PLD) 보드에 있어서, 반도체 검증을 위한 논리회로가 내장된 FPGA 소자와 여기에 신호를 입/출력하기 위한 다수의 커넥터가 구비된 적어도 하나 이상의 FPGA 보드 및 상기 FPGA 소자에 구성되는 다수의 입/출력핀을 임의의 개수로 나누어 다수의 영역으로 각각 할당하고, 각 할당된 영역에 대응하게 상기 FPGA보드에 구비된 커넥터에도 다수의 영역으로 할당하며, 상기 FPGA 소자의 입/출력핀 할당영역과 커넥터에 할당된 영역을 대응하게 집적화시켜 구성되는 것을 특징으로 한다.
또한, 상기 커넥터는, 상기 FPGA 소자의 입/출력핀에 따라 할당하고, 예비영역도 할당하는 것을 특징으로 한다.
또한, 상기 FPGA 소자에 할당 영역은, 40핀, 20핀, 10핀으로 각각 할당하는 것을 특징으로 한다.
또한, 상기 각 커넥터는, 6개의 영역으로 할당되고 1개의 영역은 예비영역으로 할당하는 것을 특징으로 한다.
또한, 상기 FPGA 소자는, 38개의 영역으로 할당하는 것을 특징으로 한다.
또한, 상기 커넥터를 통해 적층 연결되는 다수의 상기 FPGA 보드간에 신호를 선택적으로 차단하기 위하여 스위칭 소자를 구비하고 상기 커넥터와 동일한 커넥터를 가지고 FPGA 보드간 사이에 연결되는 스위칭 보드를 더 포함하여 구성되는 것을 특징으로 한다.
상기와 같이 구성되고 작용되는 본 발명은 입출력핀의 영역의 임의의 구획으로 분할하고 이와 연결되는 커넥터간에 거리를 최소화하여 임의의 영역에 따라 커넥터에 할당함으로써 패터닝 배선을 최소화함으로써 효과적으로 보드를 구성할 수 있는 이점이 있다.
도 1은 본 발명에 따른 반도체 검증용 FPGA 보드의 개략적인 사시도,
도 2는 본 발명에 따른 FPGA 보드의 FPGA 소자 입/출력핀 구획을 나타낸 평면도,
도 3은 본 발명에 따른 일실시예로 1번 커넥터에 할당된 FPGA 보드의 할당 입/출력핀을 나타낸 도면,
도 4는 본 발명에 따른 반도체 검증용 FPGA 보드에 사용되는 스위칭 보드를 나타낸 사시도,
도 5는 본 발명에 따른 FPGA 보드와 스위칭 보드의 적층 형태를 나타낸 개략적인 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : FPGA 보드
110 : FPGA 소자
200 : 커넥터
300 : 스위칭 보드
310 : 스위칭 소자
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 검증용 FPGA 보드의 뱅크구조의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 검증용 FPGA 보드의 개략적인 사시도, 도 2는 본 발명에 따른 FPGA 보드의 FPGA 소자 입/출력핀 구획을 나타낸 평면도, 도 3은 본 발명에 따른 일실시예로 1번 커넥터에 할당된 FPGA 보드의 할당 입/출력핀을 나타낸 도면, 도 4는 본 발명에 따른 반도체 검증용 FPGA 보드에 사용되는 스위칭 보드를 나타낸 사시도, 도 5는 본 발명에 따른 FPGA 보드와 스위칭 보드의 적층 형태를 나타낸 개략적인 단면도이다.
본 발명은, 반도체 설계물 검증을 위한 프로그래머블 로직 디바이스(PLD) 보드에 있어서, 반도체 검증을 위한 논리회로가 내장된 FPGA 소자(110)와 여기에 신호를 입/출력하기 위한 다수의 커넥터(200)가 구비된 적어도 하나 이상의 FPGA 보드(100) 및 상기 FPGA 소자에 구성되는 다수의 입/출력핀을 적정수로 나누어 다수의 영역으로 각각 할당하고, 각 할당된 영역에 대응하게 상기 FPGA보드에 구비된 커넥터에도 다수의 영역으로 할당하며, 상기 FPGA 소자의 입/출력핀 할당영역과 커넥터에 할당된 영역을 대응하게 실장시켜 구성되는 것을 특징으로 한다.
우선, 본 발명에 따른 반도체 검증용 FPGA 보드의 뱅크구조의 설명에 앞서 본 발명에서 적용되는 FPGA 보드에 관하여 설명한다.
FPGA 보드(100)는 고집적 FPGA 소자가 PCB에 실장된 것으로, 반도체 설계물 검증을 위한 설계된 프로그램을 상기 FPGA 소자(110)에 라이팅시킨 후 반도체 설계물의 동작 여부를 확인하게 된다. 이때 동작여부 검증을 위해 필요한 논리적 회로의 용량이 커짐에 따라 다수의 FPGA 보드가 사용되는데, 본 발명에서는 각 FPGA 보드에 하나의 FPGA 소자가 실장되고 공통규격인 다수의 커넥터(200)가 구비되어 다수의 FPGA 보드를 커넥터를 통해 연결시킴으로써 보드간에 신호처리를 수행한다.
상기 커넥터(120)는 FPGA 보드의 연결성을 확보하기 위한 것으로, 커넥터의 연결핀은 상기 FPGA 소자(110)의 입/출력핀과 전기적으로 연결된다.
여기서 상기 커넥터(120)는 상/하 연결 가능한 커넥터 구조로써 상호 대응한 형태로 다수의 커넥터와 적층 연결된다. 본 발명에 따른 일실시예로 180핀을 가지는 커넥터를 하나의 FPGA 보드에 8개 사용함으로써 1440핀의 신호 입/출력을 확보할 수 있다.
또한, 상기 FPGA 보드에는 전원을 입력받기 위한 전원부(미부호)와 입/출력되는 신호 처리를 위한 다수의 부품소자들이 구성되고, 각각의 FPGA 보드에 따른 코드(아이디) 식별을 위한 코드설정부(미부호)가 스위치 방식으로 구성된다.
이처럼 구성되는 상기 FPGA 보드에 실장된 FPGA 소자(110)와 상기 커넥터(200)간에 연결을 위하여 FPGA 소자의 입/출력핀을 다수의 영역으로 할당하고, 이 영역에 대응하게 상기 커넥터에도 다수의 영역으로 할당하여 핀과 커넥터간 신호 연결을 효과적으로 실장할 수 있는 것이 주요 기술적 요지에 해당한다.
우선, 상기 FPGA 소자의 입/출력 핀을 임의의 개수별로 나누어 다수의 영역으로 할당한다. 본 발명에서는 일실시예로 1200핀의 입/출력핀을 가지는 FPGA 소자에 대하여 설명하기로 한다.
도 2에 도시된 바와 같이 일실시예로 다수의 영역을 #01 내지 #08, #11 내지 #34를 가지는 할당 번호로 총 38개의 영역으로 구획하고 각 영역에서의 임의의 핀수는 10핀, 20, 40핀의 핀수를 갖도록 나눈다. 이것은 본 발명에서 언급하는 일실시예에 따른 구성에 불과하며, FPGA 소자에 따라 핀수와 할당 영역을 변경할 수 있다.
이렇게 구획된 각 영역은 FPGA 보드 평면상에서 FPGA 소자와 커넥터 간에 가장 근접한 것과 연결되도록 실장하는데, 이때 상기 커넥터(200)도 임의의 영역으로 할당한다.
이때, 도 3에 도시된 바와 같이 FPGA 소자의 각 핀과 1번 커넥터 간에 할당번호를 나타낸 것이다. 본 발명에 따른 FPGA 보드는 8개의 커넥터를 구비하고 있으며, 소자에 할당된 영역별로 커넥터에 할당한다.
여기서 FPGA 소자의 영역별 할당 핀수는 10, 20, 40으로 구획되어 있으나, 상기 커넥터의 구조는 제작시 30핀씩 할당되어 있기 때문에 소자의 할당 핀수와 커넥터의 핀수는 대응되지 않음으로, 여기서 다시 임의의 영역으로 할당한다. 도 2에서 #28에 해당하는 영역의 40핀은 커넥터 1번에 할당된 #28번의 영역에 양측으로 10핀과 30핀으로 할당된다.
상기 커넥터는 양측으로 30핀씩 형성되어 있기 때문에 한쪽은 30핀을 모두 할당하고 나머지는 10핀만 할당됨으로 여기서 남은 20핀은 FPGA소자의 #20번 영역을 할당하게 된다. 그리고 나머지 #20 영역의 핀은 바로 옆의 커넥터에 다시 할당하게 된다.
마찬가지로 FPGA 소자의 우측편 #27영역의 40핀은 4번 커넥터의 첫 번째부터 10핀과 30핀으로 할당하고 여기서 남은 20핀에 대해서는 #19 영역의 핀을 할당하게 된다.
이처럼 FPGA 소자에 각 영역과 이에 근접하게 설치된 커넥터와 할당시킴에 따라 식별성을 높일 수 있고, 소자와 커넥터 간의 배선 길이를 최소화시킬 수 있어 패터닝 시 효과적인 이점이 있다.
한편, 상기 커넥터는 상기 FPGA 소자(110) 핀을 할당하지 않고 임의의 핀수를 예비영역(SPARE)으로 확보하여 준다. 이것은 각 커넥터마다 모두 확보한다. 하지만 상기 예비영역은 FPGA 소자의 종류에 따라 확보하지 않을 수 있으며, 커넥터의 사양에 따라서도 달라질 수 있다.
따라서 상술한 바와 같이 반도체 설계물 검증을 위한 고집적 논리회로가 내장된 FPGA 소자(110)를 보드에 실장하고 2개의 FPGA 보드(100)를 적층하여 신호를 연결시키기 위해 구비되는 커넥터(200)와 FPGA 소자 입/출력핀 연결을 다수의 영역을 할당하여 PCB보드에 실장된다. 이렇게 구성되는 FPGA 보드를 2개 이상 적층하여 신호를 유연하게 연결시킬 수 있게 된다.
또한, 보드간의 신호를 선택적으로 연결하기 위해 별도의 스위칭 보드가 적용된다.
스위칭 보드(300)는 다수의 FPGA 보드 결합 시 신호 스위칭을 위한 보드로써, 상기 FPGA 보드에 구성된 커넥터(120)와 동일한 규격의 커넥터(200)가 구비된다.
상기 스위칭 보드(300)는 도 4에 도시된 바와 같이 다수의 스위칭 소자(310)가 구비되어 사용자에 의한 수동적 스위칭(switching)이나 프로그램 등의 컨트롤을 통해 자동적으로 제어할 수 있도록 구현할 수 있으며, 본 발명에서는 일예로 수동적 구현을 위한 딥(Dip)스위치 소자를 적용하여 구현하였으나, 이에 한정하는 것은 아니다.
이때 상기 스위칭 소자는 FPGA 보드와 마찬가지로 스위칭 보드에 구비된 8개의 커넥터(200)와 대응하게 구비되어 각각의 커넥터를 통해 전송되는 신호를 차단할 수 있다. 여기서 상기 커넥터(200)가 FPGA 보드에 구비된 커넥터(120)와 다른 점은 스위칭 보드의 경우 커넥터의 상/하에 구비된 핀이 스위칭 소자를 경유하여 연결되도록 구성되나, FPGA 보드에 구비된 커넥터의 상하 핀들은 직접 연결된 구조를 갖게 된다.
따라서 상기 스위칭 소자에 의해 필요에 따라 FPGA 소자의 부분적 신호를 차단할 수 있어, 보드간 신호 흐름을 유연하게 제어할 수 있다.
이와 같이 구성되는 본 발명은 밀집된 입/출력핀을 갖는 FPGA 소자와 이에 연결되는 커넥터간에 배선 길이를 매우 효과적으로 제작할 수 있으며, 임의의 지정된 할당영역 간 매칭으로 인하여 식별성을 확보할 수 있는 이점이 있다.
이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

Claims (6)

  1. 반도체 설계물 검증을 위한 프로그래머블 로직 디바이스(PLD) 보드에 있어서,
    반도체 검증을 위한 논리회로가 내장된 FPGA 소자와 여기에 신호를 입/출력하기 위한 다수의 커넥터가 구비된 적어도 하나 이상의 FPGA 보드; 및
    상기 FPGA 소자에 구성되는 다수의 입/출력핀을 임의의 개수로 나누어 다수의 영역으로 각각 할당하고,
    각 할당된 영역에 대응하게 상기 FPGA보드에 구비된 커넥터에도 다수의 영역으로 할당하며,
    상기 FPGA 소자의 입/출력핀 할당영역과 커넥터에 할당된 영역을 대응하게 실장시켜 구성되는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
  2. 제 1항에 있어서, 상기 커넥터는,
    상기 FPGA 소자의 입/출력핀에 따라 할당하고, 예비영역도 할당하는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
  3. 제 1항에 있어서, 상기 FPGA 소자에 할당 영역은,
    40핀, 20핀, 10핀으로 각각 할당하는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
  4. 제 1항 또는 2항에 있어서, 상기 각 커넥터는
    6개의 영역으로 할당되고 1개의 영역은 예비영역으로 할당하는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
  5. 제 1항 또는 3항에 있어서, 상기 FPGA 소자는,
    38개의 영역으로 할당하는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
  6. 제 1항에 있어서,
    상기 커넥터를 통해 적층 연결되는 다수의 상기 FPGA 보드간에 신호를 선택적으로 차단하기 위하여 스위칭 소자를 구비하고 상기 커넥터와 동일한 커넥터를 가지고 FPGA 보드간 사이에 연결되는 스위칭 보드를 더 포함하여 구성되는 것을 특징으로 하는 반도체 검증용 FPGA 보드의 뱅크구조.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013186U (ko) * 1998-12-23 2000-07-15 서평원 보드 계측용 테스트 보드
KR20020095620A (ko) * 2001-06-15 2002-12-28 주식회사 마이다스엔지니어링 라이터 일체형 씨피엘디 에프피지에이 보드
KR20040023699A (ko) * 2001-07-30 2004-03-18 액시스 시스템즈, 인크. 동작 프로세서 시스템 및 방법
KR100581237B1 (ko) * 1998-04-01 2006-05-22 몰렉스 인코포레이티드 테스트용 소켓의 격자 배열

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993012638A1 (en) 1991-12-18 1993-06-24 Crosspoint Solutions, Inc. Extended architecture for field programmable gate array
JP2001318124A (ja) 2000-05-09 2001-11-16 Hitachi Ltd 論理モジュール
JP2006079447A (ja) 2004-09-10 2006-03-23 Fujitsu Ltd 集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100581237B1 (ko) * 1998-04-01 2006-05-22 몰렉스 인코포레이티드 테스트용 소켓의 격자 배열
KR20000013186U (ko) * 1998-12-23 2000-07-15 서평원 보드 계측용 테스트 보드
KR20020095620A (ko) * 2001-06-15 2002-12-28 주식회사 마이다스엔지니어링 라이터 일체형 씨피엘디 에프피지에이 보드
KR20040023699A (ko) * 2001-07-30 2004-03-18 액시스 시스템즈, 인크. 동작 프로세서 시스템 및 방법

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