WO2010143686A1 - 自動車用制御システム及び電子制御ユニット - Google Patents

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WO2010143686A1
WO2010143686A1 PCT/JP2010/059841 JP2010059841W WO2010143686A1 WO 2010143686 A1 WO2010143686 A1 WO 2010143686A1 JP 2010059841 W JP2010059841 W JP 2010059841W WO 2010143686 A1 WO2010143686 A1 WO 2010143686A1
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WO
WIPO (PCT)
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data
signal
bit
pdu
update
Prior art date
Application number
PCT/JP2010/059841
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English (en)
French (fr)
Inventor
辻本　拓哉
俊之 上村
誠史 三島
木村　宏行
満成 境田
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level

Definitions

  • the present invention relates to a means for reducing processing load by using a software component for an automobile conforming to the AUTOSAR (registered trademark) specification relating to a transmission architecture for an automobile, particularly a hardware accelerator.
  • AUTOSAR registered trademark
  • AUTOSAR registered trademark
  • AUTOSAR registered trademark
  • AUT omotive O pen S ystem AR chitecture groups partnership and the partnership of car manufacturers and automotive suppliers to collaborate for the open de facto standard formulation and satisfied about the transmission architecture for a motor vehicle is formulated It is.
  • AUTOSAR registered trademark
  • AUTOSAR registered trademark
  • VFB Virtual Function Bus
  • CAN Control Area Network
  • FlexRay FlexRay
  • PDU is a logical data container for transmitting and receiving signals, which are the minimum unit of various data used in application software that is a higher layer, between ECUs.
  • FIG. 1 is a conceptual diagram showing the handling of PDUs between ECUs.
  • the transmission side ECU 1 and the reception side ECU 2 communicate via the CAN 3.
  • the transmission-side ECU 1 transmits the CAN frame 4 with the appropriate header and footer attached to the PDU to the reception-side ECU 2 via the CAN 3.
  • the CANIP 2-2 of the receiving side ECU 2 separates the header and the footer from the received CAN frame 4 and performs necessary processing.
  • the CPU 2-1 in the reception side ECU 2 performs signal separation and filter processing from the PDU from which the header and the footer are separated.
  • filtering means ignoring a message received by the message filter when the value of the message does not match a specific state.
  • An object of the present invention is to provide means for assisting a decrease in processing speed due to hardware abstraction by software for automobiles by using dedicated hardware, and increasing the processing speed and reducing power consumption. is there.
  • a vehicle control system connects first hardware that receives a data frame including a protocol data unit having one or more signals, and the first hardware.
  • a protocol function unit ID for identifying the protocol data unit and the data format of the protocol data unit from the data frame received via the virtual function bus.
  • the protocol stack is characterized in that it determines whether or not one or more signals have been updated by performing a single process on the protocol data unit.
  • An electronic control unit includes a CPU, a virtual function bus interface, and an accelerator, receives a data frame including a protocol data unit via the virtual function bus interface, The CPU executes a protocol stack for extracting a protocol data unit and a protocol data unit ID for identifying the data format of the protocol data unit from the received data frame, and the CPU transmits the protocol data unit and the protocol data unit ID to the accelerator,
  • the accelerator is characterized by determining whether or not a signal is updated and updating the signal.
  • the accelerator determines whether or not the protocol data has been processed in the past based on the determination of the update bit included in the protocol data unit and the determination result of the filtering process executed according to the algorithm set for each signal in the protocol data unit.
  • a data update mask for updating the unit value may be created.
  • the accelerator may use a data update mask to extract a signal that has been updated and output a signal that has been updated to the protocol stack.
  • the protocol stack may update the protocol data unit by using a signal in which the received data has been updated.
  • the operation unit of a certain process of AUTOSAR (registered trademark) COM defined by AUTOSAR (registered trademark) is set to PDU unit. can do.
  • AUTOSAR registered trademark
  • PDU unit the operation unit of a certain process of AUTOSAR (registered trademark) COM defined by AUTOSAR (registered trademark)
  • FIG. 29 illustrates the circuit operation of FIG. 28 in detail.
  • FIG. 30 is a block diagram illustrating a configuration of a right end detection circuit described in FIG. 29. It is a circuit diagram showing the internal structure of the process unit UBR.
  • FIG. 30 is a block diagram illustrating a configuration of an update bit comparison result shift circuit described in FIG. 29.
  • FIG. 2 is a block diagram showing a configuration of the receiving side ECU 2 for operating various types of conventional AUTOSAR (registered trademark) software.
  • FIG. 3 is a block diagram showing the configuration of the receiving ECU 2 according to the present invention.
  • the conventional receiving ECU 2 for AUTOSAR includes a CPU 2-1, a CANIP 2-2, a RAM 2-3, and a ROM 2-4.
  • FIG. 1 shows the configuration of the IP and bus for communication by FlexRay. Here, description will be made using the configuration by CAN.
  • the CPU 2-1 is a CPU for operating software in accordance with various specifications defined by AUTOSAR (registered trademark). Automobiles have a lot of hardware to be controlled. In order to control the hardware, it is necessary to prepare a CPU for each. However, the model change of an automobile is four years or more and often differs from the manufacturing period of electronic parts such as CPU. In addition, when it becomes necessary to use a different CPU for reasons such as adding a new function at the time of a minor change of an automobile, it is possible to quickly respond to the change of the CPU by AUTOSAR®. Is the purpose.
  • CANIP2-2 is communication hardware compatible with the CAN bus.
  • the CANIP 2-2 and the CPU 2-1 are connected via a bridge chip (not shown).
  • CANIP2-2 is connected to the outside of the MCU via a CAN bus, and is connected to the CPU using an internal dedicated connection line inside the MCU.
  • the RAM 2-3 is a storage medium used as a temporary storage area when the CPU 2-1 operates. This is a temporary storage area used by the CPU 2-1 during operation.
  • ROM 2-4 is a non-volatile recording medium for recording software to be operated by CPU 2-1. This is a non-volatile storage area used by the CPU 2-1 during operation.
  • CAN3 is a type of VFB (virtual function bus).
  • VFB virtual function bus
  • CAN3 is a CAN bus connected to the ECU, and one or more other ECUs are similarly connected on the same bus.
  • the hardware of the present invention is different from the conventional one in that COM-ACC2-5 is added.
  • a COM-ACC (COM accelerator) 2-5 is an accelerator chip dedicated to a predetermined process in the AUTOSAR COM software to be processed by the CPU 2-1. That is, it is a hardware module that exclusively processes a part that is repeatedly executed in the process of the AUTOSAR® software processed by the conventional CPU 2-1. Further, the COM-ACC 2-5 is connected to the RAM 2-3 and the ROM 2-4, and is used to temporarily acquire the setting data necessary for operation in the COM-ACC and the data that has been processed. This processing in COM-ACC 2-5 is a feature of the present invention.
  • FIG. 4 is a conceptual diagram showing the configuration of a communication protocol stack for a general AUTOSAR (registered trademark).
  • the CAN driver software 102, the CAN interface software 103, the PDU router software 104, the COM software 105, and the RTE (Run Time Environment) software 106 are configured excluding CANIP2-2, which is hardware.
  • the CAN driver software 102 directly controls CANIP2-2, acquires PDU data and a data packet identification ID (PDU-ID) defined by the CAN protocol from a data storage area managed by CANIP2-2, Is transmitted to the upper CAN interface software 103.
  • PDU-ID data packet identification ID
  • the CAN interface software 103 transmits an event detected and processed by the CAN driver software 102. In addition, it provides means for accessing the service of the CAN driver software 102 from an upper layer such as the PDU router software 104. Through the CAN interface software 103, a higher-level module (such as the COM software 105) can use a single interface for managing a plurality of different CAN hardware devices.
  • the PDU router software 104 is a module that provides (I) PDU unit (Interaction Layer Protocol Data Unit) routing service between modules. In communication between different communication protocols, a process of transferring PDU data to another protocol interface software is performed. In an automobile control system, there is a case where it is necessary to perform a process called a gateway operation for transmitting and receiving data across a communication network using different communication protocols. In AUTOSAR (registered trademark), the PDU router software 104 provides a gateway function.
  • I Interaction Layer Protocol Data Unit
  • the COM software 105 performs appropriate processing (for example, conversion between big endian and little endian) on the PDU transmitted from the PDU router software 104 with respect to the upper runtime environment (RTE software 106), and then comes from the PDU. It is a module that enables transmission to a runtime environment that uses data (for example, a signal included in a PDU). In technical fields such as personal computers, all sent data is often sent to higher layers.
  • the PDU transferred from the PDU router software 104 performs appropriate processing (for example, endian conversion processing), extracts a signal included therein, checks an update bit that is update information, and is an updated signal. For example, the corresponding signal is compared with the filtering condition set in advance, and the comparison process is performed. If the condition is satisfied, the signal is transmitted to the RTE software 106 which is the upper software layer. For signals that have not been updated, the COM software 105 does not perform subsequent processing, thereby reducing the load on the CPU 2-1.
  • appropriate processing for example, endian conversion processing
  • extracts a signal included therein checks an update bit that is update information, and is an updated signal. For example, the corresponding signal is compared with the filtering condition set in advance, and the comparison process is performed. If the condition is satisfied, the signal is transmitted to the RTE software 106 which is the upper software layer.
  • the COM software 105 does not perform subsequent processing, thereby reducing the load on the CPU 2-1.
  • the RTE software 106 is software that links components such as operating system, bus technology, communication layer, hardware abstraction layer, API, standard library functions, etc., and manages the standard software interface to the service and the underlying hardware. is there.
  • An application program (not shown) exists above the RTE software 106.
  • FIG. 15 shows a schematic configuration of COM-ACC2-5.
  • the COM-ACC 2-5 includes a filter circuit, a mask generation circuit, a reception flag data compression circuit, a signal insertion extraction circuit, and an update bit generation detection circuit.
  • a solid line indicates a signal extraction process from the received PDU, and a broken line indicates a data flow in a process for generating a new PDU for transmission.
  • the data processed by each circuit includes a transmission mode condition TMC (Transmission Mode Condition) that determines a mode for transmitting a PDU to the lower level, a reception flag indicating an updated signal, and a PDU newly generated for transmission.
  • TMC Transmission Mode Condition
  • the COM-ACC 2-5 receives a PDU and a PDU ID for discriminating the PDU from the COM software 105 in the extraction process of the signal included in the received PDU, and starts the filtering process by the activation signal from the COM software 105. To do.
  • the COM-ACC 2-5 stores a signal to be processed by the COM software 105 in the signal buffer by filtering processing, and then notifies the CPU 2-1 by an interrupt or a reception flag.
  • COM-ACC 2-5 generates a PDU for transmission to other ECUs.
  • a signal to be transmitted from the COM software 105 to another ECU and a PDU ID indicating the PDU to be generated are supplied, and the PDU generation process is started by an activation signal from the COM software 105.
  • the COM-ACC 2-5 stores the generated PDU in the PDU transmission buffer, and then notifies the CPU 2-1 by an interrupt or the like.
  • This embodiment is characterized in that a COM-ACC (COM accelerator) 2-5 is used for the filter processing in the COM software 105.
  • COM-ACC COM accelerator
  • the protocol stack closer to the physical layer than the PDU router software 104 can be applied regardless of VFB regardless of whether it is for CAN or FlexRay.
  • a signal buffer 2-6 for storing OLD data (OLD data 12 in FIG. 5) described later.
  • the 64-bit fixed-length PDU transmitted via the CAN bus reaches the COM software 105.
  • This PDU includes a “signal” which is variable length data of 1 to 64 bits.
  • a single PDU can contain multiple signals as capacity permits.
  • Each ECU holds the position of each signal in the PDU as setting data.
  • Each signal is distinguished by a signal ID.
  • the significant capacity of the signal is determined by the “type of signal”. This “signal type” and “signal order” when there are two or more signals are defined for each PDU. In this way, the process of detecting one or more signals and extracting each of them is defined as “Reception Filtering”.
  • the number of signals in the PDU increases, it takes time to process one PDU accordingly.
  • the signal length is a variable length of 1 to 64 bits and filter processing is performed for each signal, it takes time to set processing for each signal.
  • the present invention is intended to eliminate this filtering delay. Then, the COM-ACC 2-5 executes these processes collectively and in parallel with the previous signal in the PDU by hardware.
  • the signal boundary information 10 is newly defined. As a result, all filtering in the PDU can be executed at once.
  • FIG. 5 is a conceptual diagram showing the filter circuit in COM-ACC 2-5 in 8-bit width.
  • This filter circuit acquires filtering conditions and necessary information from the PDU ID of the PDU supplied from the CPU 2-1, and executes filtering processing of one or more signals included in 64 bits of the PDU in parallel.
  • the conceptual diagram of this filter circuit is signal boundary information 10, OLD data 12, X / MAX data 13, Mask / Min data 14, filter algorithm selection data 15, and filtering processing for setting filtering processing conditions and information acquired from the PDU ID.
  • An original data storage unit 11 that stores PDUs to be subjected to filtering, a comparator 16 that performs filtering processing, a filter algorithm selection circuit 17, and a filter calculation result output area 18 that stores filtering processing results.
  • the leftmost is the first bit and the rightmost is the eighth bit.
  • the signal boundary information 10 is 64-bit data in which identification data is set at the boundary point (MSB of each signal) of each signal included in the same PDU. Based on this signal boundary information, the comparison result connected to the next bit is controlled for each signal.
  • a PDU includes a plurality of signals.
  • the most significant bit of each signal is set to “1” to indicate the boundary.
  • the original data storage unit 11 is a storage area for storing PDU values related to the current process.
  • OLD data 12 is the value of the PDU that has been previously received and updated the signal data. Although the value of the OLD data 12 is recorded in the signal buffer on the RAM 2-3, the COM-ACC 2-5 reads out the OLD data corresponding to the RAM 2-3 every time the filtering process is performed, and the series of processing ends. When it is necessary to update the value of the OLD data 12, the updated value is written in the signal buffer on the RAM.
  • X / MAX data 13 is comparison data used during the filtering process.
  • eight filters are defined according to the AUTOSAR (registered trademark) specification.
  • X / MAX data 13 is a data group used in a specific filter of these eight filters.
  • X and MAX, Mask and Min are not used at the same time. Therefore, the X / MAX data 13 and the Mask / Min data 14 can share one data area.
  • the filter algorithm selection data 15 is data for determining which of the eight filters of the above-mentioned AUTOSAR (registered trademark) specification is used.
  • the filter algorithm selection circuit 17 is a circuit that selects a filter algorithm to be operated using the filter algorithm selection data 15.
  • This filter algorithm selection data 15 is set for each signal. Note that the meanings of the X / MAX data 13 and the Mask / Min data 14 differ depending on the corresponding signals.
  • the comparator 16 stores the OLD data 12, the X / MAX data 13, the Mask / Min data 14 and the signal boundary information 10 indicating whether or not the comparison result of each bit is transferred to the adjacent bits in the original data storage unit 11. It is a comparator for performing a filter operation on the stored value.
  • the filter calculation result output area 18 is a storage area in the COM hardware for recording the result of the filter process (OLD data for update) so that it can be used in the upper layer and the next filter process.
  • FIG. 6 is a flowchart for explaining filter processing in signal extraction processing.
  • CANIP2-2 receives a packet containing a PDU via the CAN bus.
  • the CANIP 2-2 deletes the header and the footer from this packet, and then transmits the PDU after deleting the header and the like to the CPU 2-1.
  • processing is performed with the AUTOSAR (registered trademark) basic software having the protocol stack shown in FIG. That is, processing is performed in the order of the CAN driver software 102, the CAN interface software 103, the PDU router software 104, and the COM software 105. During this series of processing, the PDU and PDU ID are extracted.
  • This PDUID is an identifier for determining the data format of the PDU.
  • the PDUID is also used when determining the signal boundary information 10, the update flag enable information 31, and the update flag bit position information 32 (all described later) in the present invention.
  • the COM software 105 operating on the CPU 2-1 transmits the extracted PDU and PDU ID to the COM-ACC 2-5 (step S1001).
  • COM-ACC 2-5 sets the received PDU in the original data storage unit 11. Also, the OLD data 12 is read from the RAM using the PDUID passed here as a search key (step S1002).
  • the PDUID can determine how many signals are included in the PDU and what filter processing each signal performs. Therefore, the filter algorithm selection circuit 17 of the COM-ACC 2-5 sets the filter algorithm selection data 15 and the signal boundary information 10 based on the PDUID (step S1003). Further, X / MAX data 13 and Mask / Min data 14 are set according to the filter algorithm (step S1004).
  • the comparator 16 When the processing is completed so far, the comparator 16 performs a filtering process based on the original data storage unit 11, the OLD data 12, and other settings (step S1005).
  • the result of this filter processing is stored in the filter calculation result output area 18.
  • the filter processing result stored in the filter calculation result output area 18 is used as OLD data in the next filter processing. Therefore, the OLD data existing in the signal buffer 2-6 on the RAM is updated (step S1006).
  • the filter processing result stored in the filter calculation result output area 18 is returned to the COM software 105 in signal units (step S1007).
  • FIG. 7 is a conceptual diagram regarding the sharing of processing between the COM software 105 and the COM-ACC 2-5.
  • the COM software 105 receives the PDU and PDU ID transmitted from the PDU router software 104 to the COM software 105 (# 1).
  • the COM software performs a predetermined process on the PDU.
  • the COM software 105 transmits the processed PDU data and PDU ID to the COM-ACC 2-5 (# 2 (S1001)).
  • the COM software 105 issues an operation trigger to the COM-ACC 2-5 (# 3), and starts the COM-ACC 2-5 process.
  • the COM-ACC 2-5 reads the OLD data from the signal buffer on the RAM 2-3 (# 4 (S1002)), and stores the X / MAX data 13, the Mask / Min data 14, and the filter algorithm selection data 15 necessary for the filter processing in the ROM 2 -4 to start filtering.
  • the COM-ACC 2-5 performs filter processing, update bit check, data update mask creation, data update, and signal extraction. At this time, the update flag bit enable information 31 and the update flag bit position information 32 used for the update bit check are read from the ROM 2-4 (# 5).
  • the COM-ACC 2-5 updates the OLD data of the signal buffer on the RAM 2-3 (# 6 (S1006)).
  • the COM-ACC 2-5 transmits the extracted signal data to the COM software 105 (# 7 (S1007)).
  • the COM software 105 notifies the received signal data to the host and transmits it to the host in response to an inquiry from the host (not shown). Note that it is a design matter whether the extracted signal data is delivered directly through the interface or by address address delivery.
  • FIG. 8 is a conceptual diagram showing the configuration of a data update mask generation circuit according to the present invention. Also in each data in this figure, the leftmost is the first bit and the rightmost is the eighth bit.
  • This data update mask generation circuit handles the comparison result register 21, the signal boundary information 10, the write mask 22, the write inversion mask 23, the original data storage unit 11, the OLD data 12, and the signal buffer input value 24 as data.
  • signal boundary information 10 the value 11 of the original data storage unit, and the OLD data 12 are used as input data common to FIG. .
  • the comparison result register 21 is a value (for example, an AND operation result) reflecting an update bit check result (described later) with respect to the data in the filter operation result output area 18.
  • a value in which the update bit check result is reflected in the data of the filter calculation result output area 18 is defined as “reception flag data”.
  • the value of the comparison result register 21 and the data of the signal boundary information 10 are compared by the write mask generator 19.
  • the signal boundary information 10 represents the boundary by setting the most significant bit of each signal to “1”.
  • the write mask generator 19 receives the reception flag data and the signal boundary information 10 data.
  • the write mask generator 19 identifies the “break” of the signal in the signal boundary information 10 and outputs “1” in the filter calculation result output area 18 in the corresponding bit of the signal. All the bits corresponding to the corresponding signal (that is, the signal that has passed the filter process) of a certain writing mask 22 are set to “1”.
  • the writing mask generator 19 outputs to the writing mask 22 all the bits of the signal that passed the filtering process as “1” and all the bits of the signal that did not pass the filtering process as “0”.
  • “1” is set in the third bit and the fifth bit of the comparison result register 21. Accordingly, the writing mask 22 is “3F” in hexadecimal notation.
  • the write reversal mask 23 is obtained by reversing the output of the write mask 22. Therefore, in the above-described example, the write inversion mask 23 is “E0” in hexadecimal notation.
  • the signal buffer input value generation circuit 20 derives the signal buffer input value 24 using the write mask 22 and the write inversion mask 23.
  • the signal buffer input value generation circuit 20 is a logic circuit for generating the signal buffer input value 24. That is, only the signal data that has passed the filter among the values of the original data storage unit 11 is left as the logical product of the values of the write mask 22 and the original data storage unit 11, and all other signal bits are set to “0”.
  • the signal buffer input value 24 is generated by taking the logical sum of the results of the above-described logical operations related to the write mask 22 and the write inversion mask 23.
  • This signal buffer input value 24 is a data update mask and is a value used for OLD data update (# 6) in FIG. That is, the signal buffer input value 24 is written into the signal buffer 2-6 on the RAM 2-3.
  • the reception flag data is a value obtained by ANDing the data in the filter operation result output area 18 and the update bit check result.
  • This reception flag data is data of a maximum of 64 bits. If the reception flag data is handled as it is in the COM-ACC 2-5, the handling of the reception flag data becomes complicated and consumes a lot of memory. Therefore, it is necessary to compress only the necessary reception flag data in the COM-ACC 2-5.
  • the signal boundary information 10 is used when compressing the reception flag data. That is, only the bit that is set to “1” in the signal boundary information 10 is a bit that may change in the reception flag data. In other words, only the bits for which “1” is set in the signal boundary information 10 are handled, and if other bits are deleted, only necessary reception flag data can be compressed.
  • FIG. 9 is a circuit diagram showing a part of the reception flag data compression circuit according to the present invention.
  • FIG. 10 is a conceptual diagram of 8 bits for explaining the operation of the compression circuit of FIG.
  • the binary data “10000010” shown in FIG. 10 is 8-bit reception flag data. Further, the value of the signal boundary information to be compared with the reception flag data is “10010010”.
  • the circuit shown in FIG. 9 is configured in 8 steps and 43 steps as shown by the shaded area in FIG. With this configuration, the left end is detected by taking the AND of the value of the signal boundary information and the value of the reception flag data in order from the right end. If “1” is not filled, a value is acquired from the left on the next step, and if “1” is filled, “1” is executed by overlapping the number of steps corresponding to the selected data. In this way, 1 is padded with right justification as many as the number 1 is set in the signal boundary information.
  • COM-ACC 2-5 obtains reception flag data. Extracting signal data from here is signal extraction processing in the signal insertion extraction circuit described here.
  • FIG. 11 is a conceptual diagram showing the procedure of this signal extraction process in COM-ACC 2-5.
  • the right end of the signal desired to be acquired in the reception flag data is shifted to the right end of the PDU (FIG. 11 (a)).
  • the COM software 105 may constitute PDU data containing a plurality of signals. In other words, this is a case of transmission to a module (for example, PDU router software 104) closer to the physical layer than the COM software 105. At this time, signal insertion processing by the COM software 105 will be described in PDU generation processing described later.
  • This update bit check is a circuit for obtaining an update check result for deriving the value of the comparison result register 21 of the mask creation circuit.
  • the update bit is signal update information that can be set at an arbitrary position in the PDU.
  • the update bit is set by another ECU that is the transmission source of the PDU.
  • the COM software 105 does not process such an unupdated signal.
  • the COM software 105 repeatedly extracts a signal from PDU data, determines the presence / absence of the change by an update bit, and performs a filtering process on the signal indicating that the update bit has been changed.
  • the collective filter processing is performed in units of PDUs, it cannot be determined that the filter processing of signals that have not been updated is not performed. Therefore, all received signals are filtered, and only signals for which the filter and update bit are set are transmitted for processing by the COM software 105.
  • a mask is created with information obtained by ANDing the filter result of each signal and the check result of the update bit. OLD data is updated.
  • This update bit can set whether or not to have an update bit for each signal. Therefore, the update bit is not set for all signals. In addition, since there is no relation between the position of the signal data in the PDU and the position of the update bit, the signal boundary information 10 cannot be checked. For this reason, update flag enable information 31 and update flag bit position information 32 are required.
  • the update flag enable information 31 is 64-bit information indicating the presence / absence of update bit setting information of each signal in the PDU.
  • the update flag enable information 31 of the signal is stored in the bit in which “1” is set in the signal boundary information 10 of the signal. For signals with the update flag enable information 31 of “1”, an update flag exists at any position in the PDU.
  • the update flag bit position information 32 is 64-bit information related to the update bit setting location that can be set at an arbitrary position in the PDU. If the update flag enable information 31 is “1”, the update bit itself is present in the corresponding PDU bit.
  • the signal for which “1” is set in both the update flag enable information 31 and the signal boundary information 10 is determined to be information related to the signal having the update flag (situation 1).
  • a PDU bit whose update flag bit position information 32 is “1” is recognized as an update flag bit of any signal.
  • the means for determining which update flag bit corresponds to which signal is a design matter and is not limited in this specification.
  • a solution is conceivable in which the arrangement order of signals having update flag bits and the arrangement order of update flag bits are always matched.
  • update flag enable information 31 and update flag bit position information 32 are read by the COM-ACC 2-5 from the RAM 2-3 or the ROM 2-4 with reference to the PDU ID.
  • FIG. 12 is a conceptual diagram for explaining the sharing of processing between the COM software 105 and the COM-ACC 2-5 in the PDU generation processing.
  • a signal (one or more) transmitted from the COM software 105 to another ECU is received from the upper application.
  • the COM software 105 transmits the received signal and the PDU ID indicating the PDU to be generated or the signal ID associated with the PDU ID to the COM-ACC 2-5 (# 8 (S2001)).
  • the COM software 105 issues an operation trigger to the COM-ACC 2-5 (# 9), and starts the COM-ACC 2-5 process.
  • COM-ACC 2-5 reads out the OLD data corresponding to the PDU ID from the signal buffer on the RAM 2-3 (# 10 (S2002)).
  • a signal insertion / extraction circuit is used to set a newly generated signal at a place where the signal is to be set.
  • the update bit of the newly generated signal is set in a new PDU for transmission using the update bit generation / extraction circuit.
  • the OLD data read from the RAM 2-3 may be set at a location where a signal that is not a newly generated signal is set.
  • the newly generated transmission PDU is subjected to filter processing such as determining the transmission timing to another ECU using the filter circuit of FIG. 5, and then the signal / PDU transmission buffer is subjected to filter processing.
  • a PDU for transmission is set and transmitted to the COM software 105 (# 11 (S2007)).
  • the COM software 105 outputs the generated transmission PDU to the CAN network via the PDU router software 104, the CAN interface software 103, the CAN driver software 102, and the CANIP2-2 in order to transmit it to another ECU (# 12). ).
  • FIG. 13 is a conceptual diagram showing the procedure of signal insertion processing in the signal insertion extraction circuit.
  • the signal received from the COM-ACC 2-5 is stored in the predetermined N-bit shift register in the lower order. At this time, “0” is set to bits other than the received signal. Thereafter, the N-bit shift register is shifted left by a predetermined number of bits into which the signal is inserted (FIG. 13A).
  • the signal extraction processing from the PDU and the generation processing of the transmission PDU can be performed using a common circuit.
  • FIG. 16 is a block diagram showing the configuration of COM-ACC according to the second embodiment of the present invention. This figure is used in the form of replacing FIG.
  • the COM-ACC 2-5 includes an operation control unit 2-5-1, an interface unit 2-5-2, a register unit 2-5-3, and a data processing unit 2-5-4.
  • the data processing unit 2-5 -4 includes a filter processing unit 2-5-5, a mask generation unit 2-5-6, an update bit check unit 2-5-7, and a general-purpose processing unit 2-5-8.
  • the interface unit 2-5-2 is connected to the CPU 2-1, RAM 2-3, and ROM 2-4, respectively, as shown in FIG.
  • the operation control unit 2-5-1 manages the operation of the entire COM-ACC 2-5 in accordance with the operation request from the COM software 105.
  • the interface unit 2-5-2 provides an interface for connection with the CPU 2-1, RAM 2-3, and ROM 2-4.
  • the register unit 2-5-3 temporarily stores the setting data necessary for the operation of the COM-ACC 2-5, the PDU data and the signal data stored in the RAM 2-3 for use during the operation, and the COM- Used to temporarily store data during processing during ACC2-5 operation.
  • the data processing unit 2-5-4 is a circuit for processing data, and internally includes processing blocks corresponding to the processing contents.
  • the filter processing unit 2-5-5 is a circuit for collectively filtering the PDU data, and collectively processes the filtering processing for all signals included in the 64-bit PDU set by the CAN. Is possible.
  • the mask generation unit 2-5-6 is a circuit that generates mask data for selecting a signal to be extracted based on the result processed by the filter processing unit 2-5-5.
  • the mask data is composed of 64 bits and generates mask data for all signals in the PDU.
  • the update bit check unit 2-5-7 checks all the update bits existing at an arbitrary position in the PDU, and delivers the result to the mask data processing unit 2-5-6 together with the filter processing result.
  • the general-purpose processing unit 2-5-8 is a circuit that performs data processing other than the above-described data processing units, and performs data shift processing, logical product, and logical sum processing.
  • FIG. 17 is a flowchart relating to the PDU data reception process according to the second embodiment of the present invention.
  • PDU-ID data and PDU data specific to the PDU included in the header portion are transferred by CAN driver software 104 to CANIP 2-2. Is transferred from.
  • the PDU data determined by the PDU router software 104 to be transferred to the COM software 105 via the CAN interface software 103 is transferred to the COM software 105 together with the ID data.
  • the COM-ACC 2-5 is activated when the COM software 105 transmits the PDU data and the PDU-ID (step S201). In the COM-ACC 2-5, processing is performed according to the flow shown in FIG.
  • the COM-ACC 2-5 acquires setting data and OLD data (step S202). Based on the ID value given from the COM software 105 together with the PDU, the setting data and the OLD data are obtained by the COM-ACC 2-5 from the ROM 2-4 as a storage area and from the RAM 2-3. .
  • OLD data is PDU data received last time.
  • the OLD data is used for the purpose of holding the filtering function described later and data at the time of the previous reception of the signal that has not been updated.
  • step S203 The update bit check process (step S203), the invalid check process (step S204), the filtering process (step S205), and the mask creation process (step S206) are all performed based on the signal boundary information 301. , It is possible to process PDUs collectively.
  • FIG. 18 is a conceptual diagram showing the data structure of the signal boundary information 301 and the PDU data 302.
  • the signal boundary information 301 is 8 bytes (64 bits) in which High data (1) is set at the position of the most significant bit (MSB) of each signal in the PDU data 302 and all other bits are set to Low (0). Defined as data.
  • the setting position of each signal in the PDU data 302 is statically set in the ECU for each signal in accordance with the specification of AUTOSAR (registered trademark) COM. Data newly generated exclusively for COM-ACC 2-5 based on this information is used as signal boundary information 301.
  • the update bit check process (step S203) executed first at the time of reception by the COM-ACC 2-5 is a data update on the transmission side of each signal set at a bit position that does not overlap with any signal in the PDU data 302. If it is information and 1 is set, it indicates that the data has been updated on the transmission side, and 0 indicates that it has not been updated. If the data has not been updated, the data is unnecessary in the software higher than the COM software 105, and therefore, the subsequent processing is not performed and the data is discarded.
  • Update bit permission information 401 is defined. This update bit permission information 401 is based on the signal boundary information 301.
  • FIG. 19 is a conceptual diagram showing a data structure of the signal boundary information 301, the update bit permission information 401, the update bit position information 402, and the update bit check result information 403.
  • the update bit permission information 401 sets the bit in which data High is set at the MSB position of each signal in the signal boundary information 301 corresponding to the signal for which the update bit is defined among the signals, and updates the bit. This is data in which the value of the MSB position of a signal whose bit is not defined is set to Low.
  • the setting position of the update bit is arbitrary, and update bit position information 402 is newly defined as information indicating the setting position.
  • the update bit position information 402 is data composed of 64 bits in which the bit at the update bit setting position is set to High (1) and all other bits are set to Low (0) data.
  • Update bit check processing uses update bit permission information 401 and update bit position information 402.
  • the COM-ACC 2-5 checks the bit state in the PDU data 302 indicated by the update bit position information 402. If the signal information corresponding to the update bit permission information 401 is set to High, the COM-ACC 2-5 generates the update bit check result information 403 reflecting the state of the update bit at the same position.
  • the number of High data set in the update bit permission information 401 needs to be the same as the High set in the update bit position information 402.
  • the position of the high data set in the update bit position information 402 and the position of the high data set in the update bit permission information 401 are not the same. Therefore, when performing batch processing, the bit position between the update bit check result information 403 obtained by checking the bit state of the PDU data 302 based on the update bit position information and the signal position set in the update bit permission information 401 It is necessary to perform alignment. If all the processes are originally executed by the COM software 105, the process only needs to be repeated for the number of signals set in the PDU for each signal, and the update bit check result 403 and the update bit permission information 401 No data matching is required.
  • step S207 if any signal in the PDU data 302 has been updated effectively, the corresponding signal is updated (step S207). Thereafter, the COM-ACC 2-5 process ends (step S208).
  • the update bit position information 402 is at an arbitrary position in the PDU, and has no relation to the enable information set in the MSB position of each signal in the update bit permission information 401. For this reason, it is unclear whether the update bit enable information corresponding to the update bit information is present at the upper bit position or the lower bit position than the update bit bit position. Become. For this reason, it is necessary to first extract only the update bit information.
  • FIG. 20 is a schematic diagram of the update bit check unit 2-5-7 related to (matching processing 1) according to the second embodiment of this invention.
  • this figure is comprised by 8 bit width for description, it is comprised by 64 bits actually.
  • # 1 is a shift circuit that shifts the PDU data 501 (the PDU data 302 of FIG. 18 corresponding to 8 bits) right-justified.
  • # 2 is a shift circuit that shifts the update bit position information portion (update bit position information 401 in FIG. 19 corresponding to 8 bits) right justified.
  • the PDU data portion 501 of # 1 also extracts only the update bit data in the PDU with right justification.
  • High data is set only for the update bit position. For this reason, if the High data has already been set for all the bits on the right side of the own bit, it is determined that the update bit has shifted to the right end, and each bit in the second row from the top is directly above the own bit. Import the data. Otherwise, it is determined that the shift is still possible, and the bit data at the upper left of its own bit is captured.
  • FIG. 27 is a circuit diagram showing a configuration for realizing the series of procedures in FIG. Since this circuit configuration is a repetition of the same configuration, the circuit configuration is shown for 4 bits surrounded by the alternate long and short dash lines of # 1 and # 2 in FIG.
  • the 63-stage process is repeated as described above.
  • a 64-bit processing unit is required.
  • FIG. 27 since it has a 4-bit width and 3-stage configuration, 12 processing units are included. In this figure, the same reference numerals are used for the “internal configuration” even in different processing units. In this figure, the processing unit Un6 is labeled with respect to the internal configuration, but the other processing units also have the same internal configuration.
  • One processing unit Un includes one AND gate AND and two switches SW1 and SW2.
  • the AND gate AND is: 1) the value output by the AND gate AND existing in the processing unit Un1 of the next lower bit of the same processing stage; and 2) in the processing unit Un2 of the same bit of the previous processing stage. Is a circuit that takes a logical product with the output of the switch SW1 present in the circuit.
  • the output of the AND gate AND is used as a switching signal for the switch SW1. Further, it is used as an input of the AND gate AND existing in the processing unit Un3 of the upper bit of the same processing stage.
  • the AND gate AND has the value “1” output from the AND gate AND existing in the processing unit Un1 of the bit one bit lower in the same processing stage, and the process immediately preceding it. “1” is output only when the output of the switch SW1 existing in the processing unit Un2 of the same bit in the stage is “1”.
  • the switch SW1 is a selection switch that outputs one of the two input terminals according to the output of the AND gate AND.
  • One of the inputs of the switch SW1 is 1) a fixed value “1”.
  • the other input is 2) the output of the switch SW1 in the processing unit Un4 of the bit one bit higher in the process of the immediately preceding stage.
  • This output is used as a switching signal for the switch SW2. Also, as one input of the AND gate AND of the processing unit Un5 of the same bit of the next processing stage, and one input of the switch SW1 of the processing unit Un6 of the lower one processing stage of the next processing stage. Used as one.
  • the switch SW2 selects either the output of the switch SW2 of the processing unit Un2 of the same bit of the previous processing stage or the output of the switch SW2 of the processing unit Un4 of the upper bit of the previous processing stage It is a switch that determines whether to do.
  • the output of the switch SW1 is used as a switching signal for the switch SW2.
  • the output of the switch SW1 When the output of the switch SW1 is “0”, the output of the switch SW2 of the processing unit Un4 of the one higher-order bit of the previous processing stage is set as the output of the switch SW2 of the processing unit Un.
  • the output of the switch SW1 is “1”
  • the output of the switch SW2 of the processing unit Un2 of the same bit in the previous processing stage is set as the output of the switch SW2 of the processing unit Un.
  • the output of the switch SW2 is input to both the switch SW2 of the processing unit Un5 of the same bit and the switch SW2 of the processing unit Un6 of the one lower bit in the previous processing stage.
  • Such a circuit configuration enables the above processing.
  • FIG. 28 is a conceptual diagram in a case where right-justified update bit information is applied to corresponding bit positions set in the data High in the update bit permission information 503. This figure is also expressed with 16 bits for convenience, but there is no problem even with a longer bit width.
  • the update bit permission information 503 is used, and the update bit information corresponding to the above right-justified update bit information is applied to the bit position set in the data High in the update bit permission information 503.
  • FIG. 28 a step-like circuit opposite to that in FIG. 20 is used. For each bit of each stage, if the bit of the update bit permission information 503 in the uppermost stage of the own bit is set to High and the position of the own bit is the rightmost valid bit in the data string of the upper stage of the own bit, the upper stage If not, set the data in the upper right row.
  • the update bit information in the PDU data which is 16-bit data
  • the update bit permission information 503 composed of 16 bits.
  • 64 bits it is the same as in FIG. FIG. 29 explains the circuit operation of FIG. 28 in detail.
  • # 1 in FIG. 29 is a diagram illustrating the operation of the right end detection circuit that identifies the right end of the search target.
  • # 2 is a diagram illustrating the operation of the update bit comparison result shift circuit.
  • the initial value of the right end detection circuit is “0001” in hexadecimal notation
  • the initial value of the update bit comparison result shift circuit is the right justification result 510.
  • the initial value is “0015” in hexadecimal notation.
  • the initial value of the permission information 504 is “8432” in hexadecimal notation.
  • the value of the right end detection circuit is incremented by one bit higher by 1 bit, and the one-stage process proceeds. Therefore, except for the locations of P1 and P3, which will be described later, every time one stage is processed, the data is shifted by 1 bit.
  • the update bit comparison result shift circuit operates in synchronization with the right edge detection circuit as described above.
  • the predetermined bit of the permission information 504 is “0” in the right end detection circuit, regardless of the value set in the update bit comparison result shift circuit, the currently set value is shifted up by 1 bit, “0” is set to the corresponding bit of the update bit comparison result shift circuit. On the other hand, if the predetermined bit of the permission information 504 is “1”, the value of the corresponding bit is left as it is and the determination target is the one bit higher.
  • the B stage in FIG. 29 # 2 corresponds to this.
  • P2 of the update bit comparison result shift circuit corresponds to the processing. Since the lower second bit of the update bit comparison result shift circuit is “1”, the value of the least significant bit of the initial value is left as it is as the value of the second bit. Then, “0” of the third bit is an object of subsequent determination.
  • the bit to be operated by the update bit comparison result shift circuit is shifted by 2 bits.
  • FIG. 30 is a block diagram showing the configuration of the right end detection circuit described in FIG.
  • This circuit also has a multi-stage processing configuration that supports each bit as described above. 63-stage processing is required for 64-bit processing, and 15-stage processing is required for 16-bit processing. One-stage processing of this circuit is performed using processing units UBR corresponding to the number of bits to be handled.
  • FIG. 31 is a circuit diagram showing the internal configuration of the processing unit UBR.
  • the processing unit UBR includes two AND gates AND1 and AND2 and a switch circuit SW3.
  • the right end detection circuit is configured by arranging these circuits on a matrix.
  • FIG. 32 is a block diagram showing the configuration of the update bit comparison result shift circuit described in FIG. This circuit is also configured by arranging the processing units UBS on a matrix like the right end detection circuit.
  • FIG. 33 is a circuit diagram showing the internal configuration of the processing unit UBS.
  • the processing unit UBS includes two AND gates AND3 and AND4 and two switch circuits SW4 and SW5.
  • step S206 is mask data creation processing after the processing in steps S204 and S205 in FIG. 17 is completed.
  • (Matching process 2) In (alignment processing 1), the right-justified circuit and the alignment circuit are configured using the 64-bit width PDU data, the update bit position information 502, and the update bit permission information 503 as a whole, so that the number of circuit stages is 63. Needed a large circuit scale.
  • the 8-bit right-justified circuit 901 shown in FIG. 36 divides into 8-bit units, and derives the right-justified result 510b for each. By performing the process 8 times, the data is similarly handled in a 64-bit width.
  • the number of update bit permission bits in each 8-bit data obtained by dividing the update bit permission information 503 into eight bits, that is, the execution length of the data after the operation of the 8-bit right-justified circuit 901 is represented by 6 bits shown in FIG. Counter 902 counts. Then, the necessary number of bits recorded in the 6-bit counter is cut out from the right-justified update bit data, and the update bit data is matched with the position of the update bit permission information 503 as in the first embodiment.
  • FIG. 34 is a conceptual diagram regarding the 64-bit width operation performed in (matching processing 2).
  • a “temporary buffer” 903 is a primary storage memory for storing data processed in units of 8 bits. If all bits are valid as data, it is necessary to record 64 bits. Therefore, the temporary buffer is configured to store 64 bits.
  • the data stored in the right-justified result 510b is written as it is, from the bit serving as a processing reference (buffer processing reference bit). After writing, the buffer processing reference bit is bit-shifted higher by the data length in the 6-bit counter to prepare for the next processing.
  • FIG. 35 is a conceptual diagram for aligning update bits using a 6-bit wide 8-stage adder.
  • the 6-bit width 8-stage adder 904 is an adder circuit having eight 6-bit adders. This 6-bit width 8-stage adder can take a negative value. The initial value of the 6-bit width 8-stage adder is “ ⁇ 1”.
  • the write circuit 905 divides the update bit permission information 503 in units of 8 bits. Then, the special adder of the 6-bit width 8-stage adder confirms the bit position of the permission information by adding the value of the corresponding bit of the update bit permission information to the output of the adder one stage lower.
  • the output of the corresponding adder of the 6-bit width 8-stage adder is different from the output of the previous-stage adder.
  • the write circuit 905 extracts data from the temporary buffer by the number of differences, sets the bit of the update bit check result corresponding to the corresponding change point bit to the value of the corresponding bit of the temporary buffer, and sets the others to “0”. To do.
  • FIG. 36 is a block configuration diagram summarizing the processing flow of FIGS. 34 and 35 described above.
  • the update bit check is performed on all signals in the PDU at once by superimposing shift circuits in multiple stages.
  • the matching process 3 it is possible to check the state of the update bit existing in the PDU by using two of the 64-to 6-bit encoders 602 and 605, the bit check circuit 603, and the bit set circuit 607.
  • FIG. 21 is a schematic diagram of the update bit check unit 2-5-7 related to (matching processing 3) of the present embodiment.
  • the 64-to 6-bit encoders 602 and 605 encode the update bit position information 601 and the update bit permission information 605, respectively.
  • both bit encoders use an encoder with a priority function. Therefore, the encoded result is that the bit position set to the least significant bit side among the bits set to High in each of the update bit position information 601 and the update bit permission information 605 is displayed (displays 0 to 64). ).
  • bit check circuit 603 checks the data at the bit position indicated by the encoding result of the PDU data 604, using the result of encoding the update bit position information 601.
  • the bit check circuit 603 transmits this check result to the bit set circuit 607.
  • the bit set circuit 607 sets a value at the bit position indicated by the result of encoding the update bit permission information 605. This result becomes the bit set result 608, and the state of the update bit for the signal for which the update bit is permitted is set at the MSB position of each signal in the PDU.
  • the encoded bits of the update bit position information 601 and the update bit permission information 605 are cleared to prepare for the encoding of the next set lower bit position.
  • step S204 which is an invalid check process is executed.
  • the invalid check 204 is one of the filtering functions defined by AUTOSAR (registered trademark), and is used when a signal with a valid value cannot be transmitted due to some abnormality on the transmission side (sensor abnormality, etc.). It is done.
  • step 204 the invalid value previously determined in the same way between the transmission and reception ECUs is used, the signal value that cannot be transmitted on the transmission side is replaced with this invalid value, and the signal value received on the reception side is transmitted. It is determined whether or not it is the same as the invalid value of its own. In the case of different invalid values, a process of replacing with an initial value is performed according to the setting.
  • the circuit of the filter processing unit 2-5-5 is also used for comparing values, and the processing of the invalid check 204 will be described after the description of the processing of the data filtering 205.
  • Data filtering 205 is a filtering algorithm defined by AUTOSAR (registered trademark), F_Always, F_Never, F_MaskedNewWqualsX, F_MaskedNewDiffersX, F_MaskedNewDefersMasqueOld, F_NeF, and N These filter algorithms are defined in OSEK / VDX Communication.
  • F_Always is an algorithm that does not perform any filtering process.
  • F_Never is an algorithm that eliminates all messages.
  • F_MaskedNewWqualsX is an algorithm that passes a message if it is masked but equal to a specific value.
  • F_MaskedNewDiffersX is an algorithm that passes a message if the masked value is different from a specific value.
  • F_MaskedNewDiffersMaskedOld is an algorithm that passes when there is no change in the masked value.
  • F_Newswithin is an algorithm that allows a message to pass when a masked value is included in the range of preset boundary values (MAX, MIN).
  • F_NewIsOutside is an algorithm that passes a message when a masked value is included outside the range of preset boundary values (MAX, MIN).
  • F_OneEveryN is an algorithm that passes a message every time a predetermined number of times N occurs.
  • FIG. 22 is a block diagram showing the configuration of the filter processing unit 2-5-5.
  • the filter processing unit 2-5-5 includes a mismatch detection circuit 2 702 in which 64 2-bit comparators are connected in the same manner as the mismatch detection circuit 1 701 in which 64 2-bit comparators are connected, and Subtractor circuit 1 703 to which 64 2-bit subtractors are connected, and subtracter circuit 2 704 to which 64 2-bit subtractors are connected in the same manner, filter algorithm selector 705 for selecting a filtering result from each comparison result It is configured.
  • each circuit is connected to the upper bits across the boundary cutting circuit 706.
  • Each calculation result is connected to a filter algorithm selector 705.
  • signal boundary information 301 As input data to these arithmetic circuits, signal boundary information 301, MAX / Mask data, MIN / X data, PDU data (New data), Old data, filter algorithm selection data (64 ⁇ 3), all composed of 64 bits. ) Is newly defined.
  • the filter algorithm setting is fixed, and the MAX value and Mask data are not used in the same algorithm. For this reason, the data to be used is set in the same 64-bit data, and the data area is shared. Similarly, the MIN value and the X data share the data area.
  • the PDU data (New data) and the data X subjected to the bit mask processing are input to the mismatch detection circuit 1 701, and the data comparison is performed for each bit.
  • the result is transmitted to the algorithm selection circuit 705.
  • the transfer of the result to the upper bits is controlled by the boundary cutting circuit 706 based on the signal boundary information [x] so that it is not transmitted to the bit in which another signal in the PDU exists.
  • the mismatch detection circuit 2 702 receives PDU data (New data) and Old data subjected to bit mask processing
  • the subtraction circuit 1 703 receives PDU data (New data) and MAX data.
  • the PDU data (New data) and the MIN data are input to the subtraction circuit 2 704 and are respectively calculated.
  • FIG. 23 is a block diagram showing the configuration of the filter algorithm selector 705.
  • each operation result is input, and the result of each operation circuit is selected by an algorithm selected like the algorithm selection circuit 705-1 shown in FIG. 23 by the algorithm selection signal of each bit. .
  • the filter result is reflected only in the MSB position of each signal in the PDU data.
  • all signals in the PDU can be collectively filtered, and batch processing can be performed regardless of the number of signals in the PDU.
  • an invalid check is performed using only the mismatch detection circuit 1701 in the filter processing unit 2-5-5.
  • New data and an invalid value are given to the circuit as input values.
  • FIG. 24 is a diagram showing a mask generation circuit and a generation method.
  • FIG. 25 is a diagram illustrating the flow of each setting data and input data.
  • the logical product data of the data filtering result and the update bit check result is selected. If the data update condition is met, High data is selected. Next, when Low is set in the signal boundary information, data on the upper bit side is selected. For this reason, the MSB state is inherited for bit positions other than the MSB of the signal. For this reason, if the corresponding signal matches the update condition, High is set in all the bit positions of the signal. Conversely, if the update condition is not met, all Low is set. The state takeover continues until the bit position where High is set in the next signal boundary information, and the next signal state is newly taken over from the next signal boundary position.
  • Only the data of the updated signal is updated by merging the New data with the PDU data (Old data) at the time of the previous reception only for the bit portion in which High of the generated mask data is set.
  • step S203 related to the update bit check processing step S204 related to the invalid check processing
  • step S205 related to the filtering processing, mask, and all the signals collectively without depending on the number of signals belonging to the PDU.
  • Means are provided for performing step 206 relating to data generation processing and step S207 relating to signal update processing.
  • FIG. 26 is a diagram showing a data flow and a data configuration when generating mask data.
  • the object of the present invention is to reduce the load of the AUTOSAR (registered trademark) COM software and the ECU having the COM software.
  • Inversion mask for writing 24 ... Signal buffer input value, 102: CAN driver software, 103: CAN interface software, 104 ... PDU router software, 105 ... COM software, 106 ... RTE software, 2-5-1 ... Operation control unit, 2-5-2 ... Interface unit, 2-5-3... Register section, 2-5-4... Data processing section, 2-5-5: Filter processing unit, 2-5-6: Mask generation unit, 2-5-7 Update bit check part, 2-5-8 General-purpose data processing unit, 301 ... Signal boundary information, 302 ... PDU data structure, 401 ... update bit permission information, 402: Update bit position information, 403 ... Update bit check result, 501: Update bit check PDU data processing unit, 502 ...
  • Update bit position information processing section at the time of update bit check 503: Update bit permission information at update bit check, 504 ... Update bit check result, 601: Update bit position information, 602... 64 to 6 bit encoder, 603: Bit check circuit, 604 ... PDU data when using a bit encoder, 605 ... Update bit permission information when using a bit encoder, 606 ... 64 to 6 bit encoder, 607 ... bit set circuit, 608 ... bit set result, 701 ... mismatch detection circuit 1, 702 ... mismatch detection circuit 2, 703: Subtraction circuit 1, 704 ... Subtraction circuit 2, 705 ... Filter algorithm selection circuit, 705-1: Filter algorithm selection circuit details, 706 ... boundary cutting circuit, 801 ...

Abstract

　自動車用ソフトウェアによる抽象化に伴う処理速度の低下を、専用のハードウェア及び自動車用ソフトウェアに特化したアルゴリズムを用いることで、処理速度の向上を図る手段を提供する。ＣＰＵ２－１に並存する形でＣＯＭ－ＡＣＣ（ＣＯＭアクセラレータ）２－５を設ける。該ＣＰＵ２－１で動作するプロトコルスタックはＰＤＵ及びＰＤＵＩＤを抽出する。抽出したＰＤＵ及びＰＤＵＩＤはＣＯＭ－ＡＣＣ２－５に送出された後、ＣＯＭ－ＡＣＣ２－５がＰＤＵの更新判断を行う。

Description

自動車用制御システム及び電子制御ユニット
　本発明は、自動車用伝送アーキテクチャに関するＡＵＴＯＳＡＲ（登録商標）仕様に準拠した自動車用のソフトウェアコンポーネント、特にハードウェアアクセラレータを併用することで処理負荷の軽減を図る手段に関する。
　ＡＵＴＯＳＡＲ（登録商標）（ＡＵＴｏｍｏｔｉｖｅ　Ｏｐｅｎ　Ｓｙｓｔｅｍ　ＡＲｃｈｉｔｅｃｔｕｒｅ）は自動車用伝送アーキテクチャに関するオープンなデファクトスタンダードの策定及び成立のために協業する自動車製造業者及び自動車サプライヤーのパートナーシップならびに該パートナーシップが策定する仕様群である。ＡＵＴＯＳＡＲ（登録商標）は、各種の自動車用のソフトウェアコンポーネントを各種定義し、またそれらのソフトウェアコンポーネント間で用いるインターフェースを定義することで、自動車用ソフトウェアの再利用性、汎用性を確保することを目的に活動を行っている。
　ＡＵＴＯＳＡＲ（登録商標）はＥＣＵ（電子制御ユニット）を単位としてソフトウェアを構成することを基本コンセプトとしている。ＥＣＵ間は抽象的なＶＦＢ（Ｖｉｒｔｕａｌ　Ｆｕｎｃｔｉｏｎａｌ　Ｂｕｓ：仮想機能バス）で接続され、実装上のハードウェアと切り離した形でシステムの初期検討が可能なようになっている。実装に際しては、ＶＦＢはＣＡＮ（Ｃｏｎｔｒｏｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）やＦｌｅｘＲａｙといったより具体的なハードウェアを想定して開発を行う。その際にも、ＣＡＮドライバやＦｌｅｘＲａｙドライバといった標準コンポーネントによってハードウェア（特にＣＰＵ）が相違しても上位層の再利用性を確保することが想定されている。従って、ＣＡＮやＦｌｅｘＲａｙと言ったハードウェアを想定した規格と分離した形でデータの送受信を行う必要に迫られる。ＡＵＴＯＳＡＲ（登録商標）においてはＰＤＵ（Ｐｒｏｔｏｃｏｌ　Ｄａｔａ　Ｕｎｉｔ）がこれに当たる。
　ＰＤＵは上位層であるアプリケーションソフトウェアで利用される各種データの最小単位であるシグナルをＥＣＵ間で送受信するための論理的なデータコンテナである。ＰＤＵは８バイト（＝６４ビット）幅のデータである。図１はＥＣＵ間でのＰＤＵの取り扱いを表す概念図である。
　この図においては、送信側ＥＣＵ１と受信側ＥＣＵ２がＣＡＮ３を介して通信を行うことを想定する。送信側ＥＣＵ１はＰＤＵに適切なヘッダ、フッダを添付したＣＡＮフレーム４をＣＡＮ３経由で受信側ＥＣＵ２に送信する。受信側ＥＣＵ２のＣＡＮＩＰ２－２は受信したＣＡＮフレーム４からヘッダ及びフッダを切り離し必要な処理を行う。受信側ＥＣＵ２内のＣＰＵ２－１はヘッダ、フッダを切り離したＰＤＵからシグナルの分離、フィルタ処理を行うこととなる。
　ここで、フィルタ処理とは、特定の状態にメッセージの値が合致しないときにメッセージフィルタによって受信したメッセージを無視することをいう。
　これらの一連の処理ついてはＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｉｎｔｅｒｆａｃｅ（非特許文献１）、ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｄｒｉｖｅｒ（非特許文献２）、Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ（非特許文献３）、ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　Ｆｌｅｘｒａｙ　Ｉｎｔｅｒｆａｃｅ（非特許文献４）、ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＦｌｅｘＲａｙ　Ｄｒｉｖｅｒ（非特許文献５）、ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ（非特許文献６）などで規定されている。
ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｉｎｔｅｒｆａｃｅ　ｖ３．０．３ ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｄｒｉｖｅｒ　ｖ２．２．３ ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＣＡＮ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｖ３．０．３ ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＦｌｅｘＲａｙ　Ｉｎｔｅｒｆａｃｅ　ｖ３．０．２ ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　ＦｌｅｘＲａｙ　Ｄｒｉｖｅｒ　ｖ２．２．１ ＡＵＴＯＳＡＲ（登録商標）　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　ｏｆ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｖ３．０．２
　これらＡＵＴＯＳＡＲ（登録商標）の仕様では、自動車用ソフトウェアの再利用性、汎用性を確保する、という目的から、ハードウェアへの依存は制限されている。
　しかし、パーソナルコンピュータの分野でもそうであったように、ソフトウェアによる抽象化は処理工程、処理時間の増大を招かざるを得ない。これに対して、パーソナルコンピュータの分野では、一般的な処理を行うＣＰＵ（中央処理装置）に対して、特定の処理に特化したアクセラレータチップを並存させ、上記のような抽象化された処理を高速に処理する手段が考えられている。
　一方、パーソナルコンピュータと異なり、自動車には特有な問題が多く存在する。すなわち、パーソナルコンピュータでは、送受信の対象となるのは、高位のアプリケーション層に位置するアプリケーションで取り扱われるデータがほとんどである。これに対し、自動車用ソフトウェアにおいては、自動車の状態を表す数ビット単位の短いデータ長を表すデータがやり取りされることが多く、自動車用ソフトウェアで扱うデータは数ビット単位のものが多く、３２ビットＣＰＵ等のビット幅の広いバスを採用したＣＰＵを用いても一般的なＣＰＵ命令による処理では効率が上がらない、といった具合である。
　また、ＡＵＴＯＳＡＲ（登録商標）の仕様では、受信時には下位のプロトコル処理部（ＣＡＮ―ＩＰ、ＦｌｅｘＲａｙ―ＩＰ等）にてＰＤＵ単位で扱われたデータ単位をシグナル単位へ分解する、送信時にはシグナル単位のデータをＰＤＵ単位のデータへ梱包する処理を行う、といったパーソナルコンピュータの分野ではあまり起こらない処理を行う。これらビット単位の梱包、分解処理はＣＰＵにとって大きな負荷である。
　昨今、地球環境への影響を最小限に抑えるべく、自動車においては少燃費である事が必須課題となっている。一方でＥＣＵによる電子制御は益々増大している。このためＥＣＵ自体の消費電力も厳しく制限されてきている。従ってＥＣＵの処理負荷が増大する事に対する解決策として、より高速なＣＰＵを用いるという方法が困難になりつつある。このため、何らかのハードウェアによる高速かつ短時間での処理が必要となっている。
　本発明の目的は、自動車用ソフトウェアによるハードウェアの抽象化に伴う処理速度の低下を専用のハードウェアを用いて補助し、処理速度の高速化および低消費電力化を図る手段を提供する事にある。
　本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
　本発明の代表的な実施の形態に関わる自動車用制御システムは、１又は２以上のシグナルを有するプロトコルデータユニットを含むデータフレームを受信する第１のハードウェアと、第１のハードウェアを接続しデータフレームの伝達に用いられる仮想機能バスと、を有し、第１のハードウェアは、仮想機能バス経由で受信したデータフレームからプロトコルデータユニット及びプロトコルデータユニットのデータフォーマットを識別するプロトコルデータユニットＩＤを抽出するプロトコルスタックを実行し、プロトコルスタックは、１又は２以上のシグナルの更新の有無の判定をプロトコルデータユニットへの一度の処理で実行することを特徴とする。
　本発明の代表的な実施の形態に関わる電子制御ユニットは、ＣＰＵと、仮想機能バスインターフェースと、アクセラレータと、を有し、仮想機能バスインターフェースを介してプロトコルデータユニットを含むデータフレームを受信し、ＣＰＵは受信したデータフレームからプロトコルデータユニット及びプロトコルデータユニットのデータフォーマットを識別するプロトコルデータユニットＩＤを抽出するプロトコルスタックを実行し、ＣＰＵは、プロトコルデータユニット及びプロトコルデータユニットＩＤをアクセラレータに送信し、アクセラレータがシグナルの更新の有無の判定及びシグナルの更新を実行することを特徴とする。
　この電子制御ユニットにおいて、アクセラレータは、プロトコルデータユニットに含まれるアップデートビットの判定と、プロトコルデータユニット内の各シグナルに設定されたアルゴリズムに従い実行されたフィルタリング処理の判定結果から、過去に処理したプロトコルデータユニットの値を更新するデータ更新用マスクを作成することを特徴としてもよい。
　また、この電子制御ユニットにおいて、アクセラレータは、データ更新用マスクを用い、データの更新があったシグナルを抽出し、プロトコルスタックに前記データの更新があったシグナルを出力することを特徴としてもよい。
　この電子制御ユニットにおいて、プロトコルスタックは、受信した前記データの更新があったシグナルを用いてプロトコルデータユニットを更新することを特徴としてもよい。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
　本発明の代表的な実施の形態に関わるＣＯＭアクセラレータ並びにそれに対応するＣＯＭソフトウェアを採用することで、ＡＵＴＯＳＡＲ（登録商標）で規定するＡＵＴＯＳＡＲ（登録商標）ＣＯＭの一定の処理の動作単位をＰＤＵ単位にすることができる。これにより、従来シグナル毎に反復処理を求められたシグナル更新の判定を一度に行うことができるという論理的な処理工数の低減、及びハードウェア処理による処理工数の低減を図ることが可能となる。
　また、この処理工数の低減により実動作時間が短縮されるため、処理負荷増大による消費電力増加を抑制する事が可能となる。
ＥＣＵ間でのＰＤＵの取り扱いを表す概念図である。 従来のＡＵＴＯＳＡＲ（登録商標）の各種ソフトウェアを動作させるためのハードウェアの構成を表すブロック図である。 本発明に関わるハードウェアの構成を表すブロック図である。 一般的なＡＵＴＯＳＡＲ（登録商標）用の通信用プロトコルスタックの構成を表す概念図である。 ＣＯＭ－ＡＣＣ内のフィルタ回路を８ビット幅で表した概念図である。 シグナル抽出処理におけるフィルタ処理を説明するためのフローチャートである。 ＰＤＵ受信時のＣＯＭソフトウェアとＣＯＭ－ＡＣＣとの処理の分担についての概念図である。 本発明に関わるデータ更新用マスク生成回路の構成を表す概念図である。 本発明に関わる受信フラグデータの圧縮回路の一部を表す回路図である。 図９の圧縮回路の動作を説明するための図である。 ＣＯＭ－ＡＣＣ内のシグナル挿入抽出回路におけるこのシグナル抽出処理の手順を表す概念図である。 シグナル送信時のＣＯＭソフトウェアとＣＯＭ－ＡＣＣとの処理の分担についての概念図である。 シグナル挿入抽出回路でのシグナル挿入処理の手順を表す概念図である。 アップデートビットの判定方法及び対応するシグナルへの結果の反映方法の概念図である。 ＣＯＭ－ＡＣＣの概略構成を示すブロック図である。 本発明の第２の実施の形態にかかわるＣＯＭ－ＡＣＣの構成を表すブロック図である。 本発明の第２の実施の形態にかかわるＰＤＵデータの受信処理に係るフローチャートである。 シグナル境界情報、及びＰＤＵデータのデータ構成を表す概念図である。 シグナル境界情報、アップデートビット許可情報、アップデートビット位置情報及びアップデートビットチェック結果情報のデータ構成を表す概念図である。 本発明の第２の実施の形態の（合わせこみ処理１）にかかわるアップデートビットチェック部の模式図である。 本発明の第２の実施の形態の（合わせこみ処理３）にかかわるアップデートビットチェック部の模式図である。 フィルタ処理部の構成を示すブロック図である。 フィルタアルゴリズム選択器の構成を示すブロック図である。 マスク生成回路および生成方法を示した図である。 各設定データ及び入力データの流れを表す図である。 マスクデータ生成時のデータフローおよびデータ構成図を示す図である。 図２０の一連の手順を実現する構成を表す回路図である。 右詰したアップデートビット情報をアップデートビット許可情報でデータＨｉｇｈに設定されているビット位置に、対応するアップデートビット情報を当てはめる場合の概念図である。 図２８の回路動作を詳細に説明したものである。 図２９で述べた右端検出回路の構成を表すブロック図である。 処理単位ＵＢＲの内部構成を表す回路図である。 図２９で述べたアップデートビット比較結果シフト回路の構成を表すブロック図である。 処理単位ＵＢＳの内部構成を表す回路図である。 （合わせこみ処理２）で行う６４ビット幅の動作に付いての概念図である。 ６ビット幅８段加算器を用いたアップデートビットの位置あわせを行う概念図である。 図３４および図３５の処理の流れをまとめたブロック構成図である。
　以下、本発明の実施の形態について図を用いて説明する。
　（第１の実施の形態）
　図２は従来のＡＵＴＯＳＡＲ（登録商標）の各種ソフトウェアを動作させるための受信側ＥＣＵ２の構成を表すブロック図である。図３は本発明に関わる受信側ＥＣＵ２の構成を表すブロック図である。
　なお、図２および図３は説明用の図面であるので、Ｉ／Ｏ等の回路等は省略している。
　従来のＡＵＴＯＳＡＲ（登録商標）用の受信側ＥＣＵ２はＣＰＵ２－１、ＣＡＮＩＰ２－２、ＲＡＭ２－３、ＲＯＭ２－４を含んで構成される。
　本発明の実施の形態はＣＡＮによる通信にて構成されているが、他の通信プロトコルであるＦｌｅｘＲａｙ、Ｅａｔｈｅｒ等での利用も想定されている。図１にＦｌｅｘＲａｙによる通信用のＩＰおよびバスの構成を表しているが、ここではＣＡＮによる構成を用いて説明を行う。
　ＣＰＵ２－１はＡＵＴＯＳＡＲ（登録商標）の規定する各種仕様に従ったソフトウェアを動作させるためのＣＰＵである。自動車には数多くの制御対象となるハードウェアが存在する。そしてそれらのハードウェアの制御には、それぞれにＣＰＵを用意する必要がある。しかし、自動車のモデルチェンジは４年以上であり、ＣＰＵ等の電子部品の製造期間と相違することが多々ある。また、自動車のマイナーチェンジ時に新たな機能を追加するなどの理由により異なるＣＰＵを利用しなければならなくなった時に、そのＣＰＵの変更に迅速に対応することができるようにするのがＡＵＴＯＳＡＲ（登録商標）の目的である。
　また、このアプリケーションソフトウェアはＣ言語等の高級言語で記述されている場合、コンパイラの設定を変更する事で多くの場合、ＣＰＵの違いを超えてソフトウェアを共有する事が可能となっている。たとえば、パーソナルコンピュータの分野では、基本となるオペレーションシステム（ＯＳ）上で、動作するアプリケーションソフトウェアは、同一のＯＳが搭載されたパーソナルコンピュータであれば、製造メーカおよびＣＰＵの違いを区別せず使用する事が可能である。一方自動車用ＥＣＵに搭載されるマイクロコントロールユニット（ＭＣＵ）の分野では、従来ではアプリケーションソフトウェアとＭＣＵの各機能を動作させるためのドライバソフトウェア等が直接データの受け渡し処理を行っていた。このため、処理の最適化の意味では効率よく動作していたのだが、他方、アプリケーションソフトウェアの共有性を損なっていた。このため、制御システムの開発毎にドライバソフトウェア、アプリケーションソフトウェアの双方を作り直す必要があった。これの是正もＡＵＴＯＳＡＲ（登録商標）の目的である。
　ＣＡＮＩＰ２－２は、ＣＡＮバス対応の通信ハードウェアである。ＣＡＮＩＰ２－２とＣＰＵ２－１は図示しないブリッジチップ等を介して接続されている。ＣＡＮＩＰ２－２はＭＣＵ外部とはＣＡＮバスで接続され、ＭＣＵ内部では、ＣＰＵと内部の専用接続線を用いて接続されている。
　ＲＡＭ２－３は、ＣＰＵ２－１が動作する際の一時記憶領域として用いられる記憶媒体である。ＣＰＵ２－１が動作中に使用する一時記憶領域である。
　ＲＯＭ２－４は、ＣＰＵ２－１で動作させるソフトウェアを記録するための不揮発性の記録媒体である。ＣＰＵ２－１が動作中に使用する不揮発性の記憶領域である。
　ＣＡＮ３はＶＦＢ（仮想機能バス）の一種である。ＣＡＮ３はＥＣＵに接続されているＣＡＮバスであり、同一バス上には１又は２以上の別のＥＣＵが同様に接続されている。
　これに対し、本発明のハードウェアはＣＯＭ－ＡＣＣ２－５が追加されている点が従来の物と相違する。
　ＣＯＭ－ＡＣＣ（ＣＯＭアクセラレータ）２－５は、ＣＰＵ２－１で処理すべきＡＵＴＯＳＡＲ　ＣＯＭソフトウェアのうち、所定の処理を専用に担当するためのアクセラレータチップである。すなわち、従来ＣＰＵ２－１で処理されるＡＵＴＯＳＡＲ（登録商標）ＣＯＭソフトウェアの処理のうち、反復的に実行される箇所を専用に処理するハードウェアモジュールである。また、ＣＯＭ－ＡＣＣ２－５はＲＡＭ２－３やＲＯＭ２－４に接続され、ＣＯＭ-ＡＣＣ内での動作に必要な設定データの取得および処理が完了したデータの一時保存に用いられる。このＣＯＭ－ＡＣＣ２－５での処理が本発明の特徴となる。
　図４は一般的なＡＵＴＯＳＡＲ（登録商標）用の通信用プロトコルスタックの構成を表す概念図である。
　ハードウェアであるＣＡＮＩＰ２－２を除くと、ＣＡＮドライバソフトウェア１０２、ＣＡＮインターフェースソフトウェア１０３、ＰＤＵルータソフトウェア１０４、ＣＯＭソフトウェア１０５及びＲＴＥ（Ｒｕｎ　Ｔｉｍｅ　Ｅｎｖｉｒｏｎｍｅｎｔ）ソフトウェア１０６を含んで構成される。
　ＣＡＮドライバソフトウェア１０２は、ＣＡＮＩＰ２－２を直接制御し、ＰＤＵデータ及びＣＡＮプロトコルで規定されているデータパケット識別用のＩＤ（ＰＤＵ－ＩＤ）をＣＡＮＩＰ２－２が管理するデータ保存領域から取得し、データの取得を上位のＣＡＮインターフェースソフトウェア１０３へ送信するためのソフトウェアである。
　ＣＡＮインターフェースソフトウェア１０３は、ＣＡＮドライバソフトウェア１０２によって検出され処理されたイベントが送信される。またＰＤＵルータソフトウェア１０４などの上位層からＣＡＮドライバソフトウェア１０２のサービスへのアクセス手段を提供する。ＣＡＮインターフェースソフトウェア１０３を介することで、上位のモジュール（ＣＯＭソフトウェア１０５など）は複数の異なるＣＡＮハードウェアデバイスの管理に単一のインターフェースを用いることが可能となる。
　ＰＤＵルータソフトウェア１０４は、モジュール間での（Ｉ）ＰＤＵユニット（Ｉｎｔｅｒａｃｔｉｏｎ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ　Ｄａｔａ　Ｕｎｉｔ：中間層プロトコルデータユニット）ルーティングサービスを提供するモジュールである。異なる通信プロトコル間の通信において、ＰＤＵデータを別のプロトコル用インターフェースソフトウェアに引き渡す処理を行う。自動車制御システムにおいては、異なる通信プロトコルを用いる通信ネットワークを越えたデータの送受信を行うゲートウェイ動作と呼ばれる処理を行う必要がある場合が存在する。ＡＵＴＯＳＡＲ（登録商標）では、ＰＤＵルータソフトウェア１０４がゲートウェイ機能を提供している。
　ＣＯＭソフトウェア１０５は、上位のランタイム環境（ＲＴＥソフトウェア１０６）に対して、ＰＤＵルータソフトウェア１０４から送信されるＰＤＵに対し適切な処置（例えばビッグエンディアンとリトルエンディアンの変換など）を行った後、ＰＤＵ由来のデータ（例えばＰＤＵに内包されるシグナル）を用いるランタイム環境に送信可能なようにするモジュールである。パソコンなどの技術分野では、送られたデータは全て上位層に送られることが多い。しかし自動車の場合は、このＣＯＭソフトウェア１０５で送られたデータに変化があったか否かを判定し、変化があったときもしくは、ＰＤＵに内包されるシグナルの値が特定の条件を満たしている場合のみ図示しない上位のランタイム環境（ＣＯＭソフトウェア１０５経由で信号の送受信を行うソフトウェア）に送信される処理を行う。これによりＣＰＵ２－１の負荷を減少させる。
　すなわち、ＰＤＵルータソフトウェア１０４から転送されたＰＤＵに対し、適切な処理を行い（たとえばエンディアン変換処理）、内包するシグナルを抽出し、更新情報であるアップデートビットを検査し、更新されているシグナルであれば、該当シグナルにあらかじめ設定されているフィルタリング条件に照らし合わせ、比較処理を行い、条件を満たしていれば、上位ソフトウェア層であるＲＴＥソフトウェア１０６へと送信する。更新されていないシグナルについては、ＣＯＭソフトウェア１０５は以降の処理を行わないことにより、ＣＰＵ２－１の負荷を軽減している。
　ＲＴＥソフトウェア１０６はオペレーティングシステム、バス技術、通信レイヤ、ハードウェア抽象化レイヤ、ＡＰＩ、標準ライブラリ関数などの構成要素を結び付け、サービスおよび基盤となるハードウェアへの標準ソフトウエア・インターフェースを管理するソフトウェアである。ＲＴＥソフトウェア１０６の更に上位に図示しないアプリケーションプログラムが存在する。
　図１５はＣＯＭ－ＡＣＣ２－５の概略構成を示す。ＣＯＭ－ＡＣＣ２－５は、フィルタ回路、マスク生成回路、受信フラグデータ圧縮回路、シグナル挿入抽出回路、アップデートビット生成検出回路からなる。実線は受信したＰＤＵからのシグナル抽出処理、破線は送信用の新たなＰＤＵの生成処理でのデータの流れを示す。
　それぞれの回路で処理されたデータは、ＰＤＵを下位へ送信する場合のモードを決定する送信モードコンディションＴＭＣ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｍｏｄｅ　Ｃｏｎｄｉｔｉｏｎ）、更新されたシグナルを示す受信フラグ、送信用に新たに生成されたＰＤＵに保存する送信ＰＤＵバッファ、更新されたシグナルを保存するシグナルバッファ２－６へ格納される。
　ＣＯＭ－ＡＣＣ２－５は、受信したＰＤＵに含まれるシグナルの抽出処理においては、ＣＯＭソフトウェア１０５からＰＤＵと当該ＰＤＵを弁別するためのＰＤＵＩＤが供給され、ＣＯＭソフトウェア１０５からの起動信号によりフィルタリング処理を開始する。ＣＯＭ－ＡＣＣ２－５は、フィルタリング処理によりＣＯＭソフトウェア１０５において処理すべきシグナルをシグナルバッファに格納した後、ＣＰＵ２－１に割り込み等もしくは受信フラグによる通知を行う。
　また、ＣＯＭ－ＡＣＣ２－５は他のＥＣＵに送信するためのＰＤＵを生成する。このＰＤＵ生成処理においては、ＣＯＭソフトウェア１０５から他のＥＣＵに送信するためのシグナルと生成するＰＤＵを示すＰＤＵＩＤを供給され、ＣＯＭソフトウェア１０５からの起動信号によりＰＤＵ生成処理を開始する。ＣＯＭ－ＡＣＣ２－５は、生成したＰＤＵをＰＤＵ送信バッファに格納した後、ＣＰＵ２－１に割り込み等による通知を行う。
　フィルタ回路、マスク生成回路、受信フラグ回路、シグナル挿入抽出回路、アップデートビット生成検出回路のそれぞれの回路動作については、以下に説明する。
　（シグナル抽出処理）
　以下、別のＥＣＵから受信したＰＤＵに含まれるシグナルを抽出する処理について説明する。
　本実施の形態では、このＣＯＭソフトウェア１０５におけるフィルタ処理にＣＯＭ－ＡＣＣ（ＣＯＭアクセラレータ）２－５を用いることが特徴である。逆を言えば、ＰＤＵルータソフトウェア１０４よりも物理層側のプロトコルスタックはＣＡＮ用のものであってもＦｌｅｘＲａｙ用のものであっても、ＶＦＢに関係なく適用することが可能となる。
　加えて、ＲＡＭ２－３の記憶領域の一部として、後述するＯＬＤデータ（図５のＯＬＤデータ１２）を保存するシグナルバッファ２－６を有する。
　このＣＯＭ－ＡＣＣ２－５における処理について説明する。
　図１でも述べたとおり、ＣＡＮバス上を経由して送信された６４ビット固定長のＰＤＵがＣＯＭソフトウェア１０５に到達する。このＰＤＵ内には１ないし６４ビットの可変長データである「シグナル」が含まれている。１つのＰＤＵ内には、容量の許す限り、複数のシグナルを含めることが可能である。それぞれのシグナルのＰＤＵ内での位置は設定データとして各ＥＣＵが保持している。各シグナルはシグナルＩＤにより区別されている。
　シグナルの有意の容量は「シグナルの種別」によって決定される。この「シグナルの種別」及び２以上のシグナルがある場合の「シグナルの順序」はＰＤＵ毎に定義されている。このように1又は２以上のシグナルを検出し、それぞれを抽出する処理をＲｅｃｅｐｔｉｏｎ　Ｆｉｌｔｅｒｉｎｇと仕様上定義されている。
　抽出したシグナルに対して、フィルタ処理等のチェックを行う。具体的には、該信号が更新されたかなどを判断の対象とする。このフィルタ処理後、条件をクリアしたシグナルはシグナルバッファへ保存される。
　これらの処理を全てのシグナルに対して行い、通知すべきものについては図示しない上位のランタイム環境に通知されることになる。
　しかし、この処理には問題がある。
　すなわち、ＰＤＵ内のシグナルの数が増えれば、その分１つのＰＤＵの処理に時間を要することである。特に、シグナル長が１ないし６４ビットの可変長であり、シグナル毎にフィルタ処理を行う場合、シグナル毎の処理設定に時間を要する。
　本発明は、このフィルタリングの遅延の解消を図るものである。そして、ＣＯＭ－ＡＣＣ２－５はハードウェア的にこれらの処理をＰＤＵ内の前シグナルに対して一括・並行して実行する。
　本発明の実施の形態では、新たにシグナル境界情報１０を定義する。これによりＰＤＵ内の全てのフィルタリングを一括して実行することが可能となる。
　図５はＣＯＭ－ＡＣＣ２－５内のフィルタ回路を８ビット幅で表した概念図である。このフィルタ回路は、ＣＰＵ２－１から供給されたＰＤＵのＰＤＵＩＤからフィルタリング処理を行う条件と必要な情報を取得し、ＰＤＵの６４ビットに含まれる１以上のシグナルのフィルタリング処理を並列に実行する。
　このフィルタ回路の概念図はＰＤＵＩＤから取得するフィルタリング処理の条件と情報を設定するシグナル境界情報１０、ＯＬＤデータ１２、Ｘ／ＭＡＸデータ１３、Ｍａｓｋ／Ｍｉｎデータ１４、フィルタアルゴリズム選択データ１５、フィルタリングの処理の対象となるＰＤＵを格納する元データ格納部１１、フィルタリング処理を行う比較器１６とフィルタアルゴリズム選択回路１７、及びフィルタリング処理結果を格納するフィルタ演算結果出力領域１８を含む。なお、本図の各データにおいては、一番左が第１ビットであり、一番右が第８ビットであるとする。
　シグナル境界情報１０は、同一のＰＤＵに含まれる各シグナルの境界点（各シグナルのＭＳＢ）に識別用のデータがセットされた６４ビットのデータである。このシグナル境界情報により、シグナル毎に次のビットに接続する比較結果の制御を行っている。
　ＰＤＵ中には複数のシグナルが含まれるのは既述の通りである。シグナル境界情報１０では各シグナルの最上位のビットを「１」にすることで、その境界を表す。
　元データ格納部１１は、今回の処理に関わるＰＤＵの値を格納する記憶領域である。
　ＯＬＤデータ１２は前回受信処理を行って、シグナルデータを更新したＰＤＵの値をいう。ＯＬＤデータ１２の値はＲＡＭ２－３上のシグナルバッファに記録されているが、ＣＯＭ－ＡＣＣ２－５はフィルタ処理を行う毎にＲＡＭ２－３に対応するＯＬＤデータを読み出しにいき、一連の処理が終わりＯＬＤデータ１２の値を更新する必要があるときには、ＲＡＭ上のシグナルバッファに更新値を書き込む。
　Ｘ／ＭＡＸデータ１３は、フィルタ処理時に用いる比較用データである。ＣＯＭソフトウェア１０５におけるフィルタ処理は、ＡＵＴＯＳＡＲ（登録商標）仕様上８つのフィルタが規定されている。Ｘ／ＭＡＸデータ１３はこの８つのフィルタの特定のフィルタで用いるデータ群である。Ｍａｓｋ／Ｍｉｎデータ１４も同様であり、この８つのフィルタの特定のフィルタで用いるデータ群である。なお、ＸとＭＡＸ、ＭａｓｋとＭｉｎは同時に用いることがない。このため、Ｘ／ＭＡＸデータ１３及びＭａｓｋ／Ｍｉｎデータ１４は１つのデータ領域を共用することができる。
　フィルタアルゴリズム選択データ１５は上述のＡＵＴＯＳＡＲ（登録商標）仕様の８つのフィルタのいずれを用いるかを決定するデータである。フィルタアルゴリズム選択回路１７は、このフィルタアルゴリズム選択データ１５を用いて動作させるフィルタアルゴリズムを選択する回路である。
　このフィルタアルゴリズム選択データ１５はシグナル毎に設定される。また、Ｘ／ＭＡＸデータ１３及びＭａｓｋ／Ｍｉｎデータ１４は対応するシグナルによってデータの意味が相違することに注意する。
　比較器１６は上述のＯＬＤデータ１２、Ｘ／ＭＡＸデータ１３、Ｍａｓｋ／Ｍｉｎデータ１４及び各ビットの比較結果を隣接ビットに転送するか否かを表すシグナル境界情報１０によって、元データ格納部１１に格納された値をフィルタ演算するための比較器である。
　フィルタ演算結果出力領域１８は、上位層及び次回のフィルタ処理で利用可能なようにフィルタ処理の結果（更新用のＯＬＤデータ）を記録するためのＣＯＭハードウェア内の記憶領域である。
　次にこのフィルタ回路の動作について図６を用いて説明する。
　図６はシグナル抽出処理におけるフィルタ処理を説明するためのフローチャートである。
　まず、ＣＡＮＩＰ２－２がＣＡＮバス経由でＰＤＵを含むパケットを受信する。ＣＡＮＩＰ２－２は、このパケットからヘッダ、フッダを削除した後、ＣＰＵ２－１にヘッダ等削除後のＰＤＵを送信する。
　該ＰＤＵを受け取ったＣＰＵ２－１上では図４に示したプロトコルスタックを持つＡＵＴＯＳＡＲ（登録商標）基本ソフトウェアで処理を行う。すなわち、ＣＡＮドライバソフトウェア１０２、ＣＡＮインターフェースソフトウェア１０３、ＰＤＵルータソフトウェア１０４、ＣＯＭソフトウェア１０５の順で処理がなされる。この一連の処理の間に、ＰＤＵ及びＰＤＵＩＤを抽出する。このＰＤＵＩＤはＰＤＵのデータフォーマットを決定する際の識別子となる。また本発明におけるシグナル境界情報１０やアップデートフラグイネイブル情報３１、アップデートフラグビット位置情報３２（全て後述）を決定する際にもＰＤＵＩＤが用いられる。
　この抽出したＰＤＵ及びＰＤＵＩＤをＣＰＵ２－１で動作中のＣＯＭソフトウェア１０５がＣＯＭ－ＡＣＣ２－５に対して送信する（ステップＳ１００１）。
　ＣＯＭ－ＡＣＣ２－５は受け取ったＰＤＵを元データ格納部１１にセットする。また、ここで渡されたＰＤＵＩＤを検索キーとして、ＯＬＤデータ１２をＲＡＭから読み出す（ステップＳ１００２）。
　ＰＤＵＩＤによって、ＰＤＵにいくつのシグナルが含まれているか、各シグナルがどのようなフィルタ処理を行うか判断できる。そこでＣＯＭ－ＡＣＣ２－５のフィルタアルゴリズム選択回路１７はＰＤＵＩＤを元にフィルタアルゴリズム選択データ１５、シグナル境界情報１０の設定を行う（ステップＳ１００３）。さらに、フィルタアルゴリズムに合わせて、Ｘ／ＭＡＸデータ１３、Ｍａｓｋ／Ｍｉｎデータ１４の設定を行う（ステップＳ１００４）。
　ここまで終了したところで比較器１６が元データ格納部１１、ＯＬＤデータ１２及び他の設定に基づきフィルタ処理を行う（ステップＳ１００５）。
　このフィルタ処理の結果はフィルタ演算結果出力領域１８に格納される。このフィルタ演算結果出力領域１８に格納されたフィルタ処理の結果は次回のフィルタ処理においてＯＬＤデータとして使用される。従って、ＲＡＭ上のシグナルバッファ２－６に存在するＯＬＤデータを更新する（ステップＳ１００６）。
　このステップＳ１００６でＲＡＭ上に存在するＯＬＤデータを更新する際、後述する書き込み用の「データ更新用マスク」を用いる。
　また、フィルタ演算結果出力領域１８に格納されたフィルタ処理の結果はシグナル単位でＣＯＭソフトウェア１０５に戻される（ステップＳ１００７）。
　この一連の処理において、ＣＯＭソフトウェア１０５とＣＯＭ－ＡＣＣ２－５との処理の分担について図７を用いて説明する。図７はＣＯＭソフトウェア１０５とＣＯＭ－ＡＣＣ２－５との処理の分担についての概念図である。
　まず、ＰＤＵルータソフトウェア１０４からＣＯＭソフトウェア１０５に対して送信されるＰＤＵ及びＰＤＵＩＤをＣＯＭソフトウェア１０５は受信する（＃１）。ＣＯＭソフトウェアは、ＰＤＵに対して所定の処理を行う。処理後のＰＤＵデータ及びＰＤＵＩＤをＣＯＭソフトウェア１０５はＣＯＭ－ＡＣＣ２－５に対して送信する（＃２（Ｓ１００１））。送信後、ＣＯＭソフトウェア１０５はＣＯＭ－ＡＣＣ２－５に対して動作トリガを発行し（＃３）、ＣＯＭ－ＡＣＣ２－５の処理を開始する。
　ＣＯＭ－ＡＣＣ２－５はＲＡＭ２－３上のシグナルバッファからＯＬＤデータを読み出し（＃４（Ｓ１００２））、フィルタ処理に必要なＸ／ＭＡＸデータ１３、Ｍａｓｋ／Ｍｉｎデータ１４、フィルタアルゴリズム選択データ１５をＲＯＭ２－４から読み出し、フィルタ処理を開始する。ＣＯＭ－ＡＣＣ２－５はフィルタ処理、アップデートビットチェック、データ更新用マスク作成、データ更新、シグナル抽出を行う。この際、アップデートビットチェックに用いるアップデートフラグビットイネイブル情報３１とアップデートフラグビット位置情報３２をＲＯＭ２－４などから読み出す（＃５）。
　データ更新用マスクを作成した場合、ＣＯＭ－ＡＣＣ２－５はＲＡＭ２－３上のシグナルバッファのＯＬＤデータを更新する（＃６（Ｓ１００６））。
　ＣＯＭ－ＡＣＣ２－５はその後、抽出したシグナルデータをＣＯＭソフトウェア１０５に送信する（＃７（Ｓ１００７））。ＣＯＭソフトウェア１０５は受け取ったシグナルデータを上位に通知し、図示していない上位からの問い合わせに応じ上位へ送信する。なお抽出したシグナルデータの受け渡しを、直接インターフェースを通して行うか、アドレスの番地の引渡しで行うかは設計事項である。
　次に、マスク生成回路でのデータ更新用マスクの作成方法について図８を用いて説明する。図８は本発明に関わるデータ更新用マスク生成回路の構成を表す概念図である。本図の各データにおいても、一番左が第１ビットであり、一番右が第８ビットであるとする。
　このデータ更新用マスク生成回路は、データとして比較結果レジスタ２１、シグナル境界情報１０、書き込み用マスク２２、書き込み用反転マスク２３、元データ格納部１１、ＯＬＤデータ１２、シグナルバッファ入力値２４を取り扱う。
　本図においては、図５と共通の入力データとして、書き込みの元になるフィルタ演算結果出力領域１８のデータだけでなく、シグナル境界情報１０、元データ格納部の値１１、ＯＬＤデータ１２も用いられる。
　比較結果レジスタ２１はフィルタ演算結果出力領域１８のデータに対してアップデートビットチェック結果（後述）を反映させた値（例えば論理積演算結果）である。このフィルタ演算結果出力領域１８のデータにアップデートビットチェック結果を反映させた値を「受信フラグデータ」と規定する。
　この比較結果レジスタ２１の値とシグナル境界情報１０のデータを書き込み用マスク生成器１９で対比する。
　既述の通り、シグナル境界情報１０では各シグナルの最上位のビットを「１」にすることで、その境界を表す。書き込み用マスク生成器１９には受信フラグデータとシグナル境界情報１０のデータが入力される。該書き込み用マスク生成器１９はシグナル境界情報１０のシグナルの「区切り」を識別すること、及び、シグナルの対応するビットにフィルタ演算結果出力領域１８に「１」がセットされているとき、出力である書き込み用マスク２２の該当するシグナル（すなわちフィルタ処理をパスしたシグナル）に対応するビット全てを「１」にセットすることを特徴とする。
　書き込み用マスク生成器１９は、フィルタ処理をパスしたシグナルのビット全てを「１」に、フィルタ処理をパスしなかったシグナルのビットを全て「０」として書き込み用マスク２２に出力する。図８では比較結果レジスタ２１の第３ビット及び第５ビットで「１」が立っている。従って、書き込み用マスク２２は１６進数表記で「３Ｆ」となる。
　書き込み用反転マスク２３は書き込み用マスク２２の出力を反転させたものである。従って、上述の例では書き込み用反転マスク２３は１６進数表記で「Ｅ０」となる。
　その後、書き込み用マスク２２と書き込み用反転マスク２３を用いて、シグナルバッファ入力値生成回路２０がシグナルバッファ入力値２４を導出する。
　シグナルバッファ入力値生成回路２０は、このシグナルバッファ入力値２４を生成するための論理回路である。すなわち、書き込み用マスク２２と元データ格納部１１の値の論理積で元データ格納部１１の値のうちフィルタをパスしたシグナルデータのみを残し、他のシグナルのビットを全て「０」にする。
　また、書き込み用反転マスク２３とＯＬＤデータ１２の論理積でＯＬＤデータ１２のうち上書きされる部分のみを「０」にクリアし、残りのシグナルのビットはそのままの状態に維持する。
　そして、書き込み用マスク２２及び書き込み用反転マスク２３に関する上記論理演算の結果の論理和をとることで、シグナルバッファ入力値２４を生成する。このシグナルバッファ入力値２４がデータ更新用マスクであり、図７のＯＬＤデータ更新（＃６）に用いる値である。すなわちＲＡＭ２－３上のシグナルバッファ２－６に、このシグナルバッファ入力値２４が書き込まれることとなる。
　次に、この受信フラグデータの格納について検討する。
　既述の通り、受信フラグデータはフィルタ演算結果出力領域１８のデータとアップデートビットチェック結果の論理積をとった値である。この受信フラグデータは最大６４ビットのデータであり、ＣＯＭ－ＡＣＣ２－５内で受信フラグデータをこのままの形で取り扱うと、受信フラグデータの取り扱いが複雑となり、メモリを多く消費する。そこで、ＣＯＭ－ＡＣＣ２－５内で必要な受信フラグデータのみを圧縮する必要がある。
　この受信フラグデータの圧縮に際して、シグナル境界情報１０を用いる。すなわち、シグナル境界情報１０中で「１」が立っているビットのみが受信フラグデータで変化する可能性のあるビットである。逆を言えば、シグナル境界情報１０中で「１」が立っているビットのみを取り扱いの対象として、他のビットを削除すれば必要な受信フラグデータのみを圧縮することが可能となる。
　図９は本発明に関わる受信フラグデータの圧縮回路の一部を表す回路図である。また図１０はこの図９の圧縮回路の動作を説明するための８ビット分の概念図である。図１０であげられている「１０００００１０」という２進数のデータは８ビットの受信フラグデータである。また、この受信フラグデータとの対比の対象となるシグナル境界情報の値は「１００１００１０」である。
　図９にあらわす回路を図１０の斜線の升目の様に８段４３個の階段状に構成する。このように構成することで、右端から順にシグナル境界情報の値と受信フラグデータの値のＡＮＤを取って左端を検出する。「１」が埋まっていなければ、一段上の左となりから値を取得し、「１」が埋まっていれば「１」を選択データ分の段数重ねて実行する。このようにすれば、シグナル境界情報のうち１がセットされている数だけ右詰で１が埋まる。
　このビットの動きにフィルタの結果を連動させると、フィルタの結果が右詰でセットされる。
　次にＣＯＭ－ＡＣＣ２－５におけるシグナル抽出処理について説明する。
　図７でも述べたとおり、フィルタ処理後ＣＯＭ－ＡＣＣ２－５は受信フラグデータを得る。ここからシグナルデータを抽出するのがここで述べるシグナル挿入抽出回路でのシグナル抽出処理である。
　図１１はＣＯＭ－ＡＣＣ２－５におけるこのシグナル抽出処理の手順を表す概念図である。
　まず、受信フラグデータ中の取得を欲するシグナルの右端をＰＤＵの右端までシフトさせる（図１１（ａ））。
　その後、ＰＤＵの右端から取得を欲するシグナルのデータ長だけ「１」を挿入し、他のビットを「０」としたマスクデータを作成する（図１１（ｂ））。
　この図１１（ａ）のビットシフト後のＰＤＵデータと、図１１（ｂ）のマスクデータの論理積を取る（図１１（ｃ））。これにより、取得を欲するシグナルのみを得ることが可能になる（図１１（ｄ））。
　これとは逆に、ＣＯＭソフトウェア１０５は、複数のシグナルを内包するＰＤＵデータを構成する場合がある。すなわち、ＣＯＭソフトウェア１０５より物理層に近いモジュール（例えばＰＤＵルータソフトウェア１０４）に送信する場合である。この際、ＣＯＭソフトウェア１０５によるシグナル挿入処理については後述するＰＤＵ生成処理で説明する。
　最後にアップデートビットのチェックについて説明する。
　このアップデートビットのチェックは、マスク作成回路の比較結果レジスタ２１の値を導出するためのアップデートチェック結果を求める回路である。
　アップデートビットはＰＤＵ内の任意の位置に設定可能なシグナルの更新情報である。アップデートビットはＰＤＵの送信元である別のＥＣＵがセットする。
　ＰＤＵ内には送信側で更新したシグナル、更新しなかったシグナルが混在する場合がある。この際、更新されなかったシグナルについては受信側での利用価値が無い。従って、ＣＯＭソフトウェア１０５ではこのような更新されていないシグナルの処理は行わない。
　従来は、ＣＯＭソフトウェア１０５が、反復してＰＤＵデータからシグナルを切り出し、アップデートビットによりその変更の有無を判定し、アップデートビットが変更されていることを示すシグナルに対してフィルタ処理を行っていた。しかし、本実施の形態では、ＰＤＵ単位での一括フィルタ処理を行うため、更新されていないシグナルのフィルタ処理を行わない、という判断はできない。そこで、受信したシグナルは全てフィルタ処理し、フィルタ及びアップデートビットがセットされているシグナルのみＣＯＭソフトウェア１０５で処理を行うために送信する。さらにＣＯＭソフトウェア１０５で処理を行ったシグナルのＯＬＤデータを次のフィルタ処理で用いるために更新するために、各シグナルのフィルタ結果とアップデートビットのチェック結果の論理積を取った情報でマスクを作成し、ＯＬＤデータの更新を行う。
　このアップデートビットは、シグナル毎にアップデートビットを持つか否かを設定できる。従って、全シグナル対応してアップデートビットが設定されているわけではない。また、ＰＤＵ内でのシグナルデータの位置とアップデートビットの位置に関連性が無いため、シグナル境界情報１０では、チェックできない。このため、アップデートフラグイネイブル情報３１とアップデートフラグビット位置情報３２が必要となる。
　アップデートフラグイネイブル情報３１は、ＰＤＵ内の各シグナルのアップデートビット設定情報の有無を表す６４ビットの情報である。該シグナルのシグナル境界情報１０で「１」がセットされているビットに該シグナルのアップデートフラグイネイブル情報３１が格納される。アップデートフラグイネイブル情報３１が「１」のシグナルについては、ＰＤＵ内のいずれかの位置にアップデートフラグが存在する。
　アップデートフラグビット位置情報３２は、ＰＤＵ内の任意の位置に設定できるアップデートビットの設定場所に関する６４ビット情報である。このアップデートフラグイネイブル情報３１で「１」が立っているビットであれば、対応するＰＤＵのビットにアップデートビット自体が存在することとなる。
　まとめると次のようになる。
　アップデートフラグイネイブル情報３１及びシグナル境界情報１０の双方共に「１」が立っているシグナルは、アップデートフラグを有するシグナルに関する情報であると判断する（状況１）。
　一方、シグナル境界情報１０が「１」で、アップデートフラグイネイブル情報３１が「０」のＰＤＵのビットであれば、アップデートフラグを持たないシグナルに関する情報であると判断する（状況２）。
　また、アップデートフラグビット位置情報３２が「１」であるＰＤＵのビットは、いずれかのシグナルのアップデートフラグビットであると認識される。
　なお、いずれのアップデートフラグビットがいずれのシグナルに対応するかを判定する手段については設計事項であり、本明細書では限定しない。例えば、アップデートフラグビットを有するシグナルの並び順と、アップデートフラグビットの並び順をかならず一致させるなどの解決方法が考えられる。
　これらのアップデートフラグイネイブル情報３１及びアップデートフラグビット位置情報３２はＰＤＵＩＤを参照してＣＯＭ－ＡＣＣ２－５がＲＡＭ２－３もしくはＲＯＭ２－４から読み出すこととなる。
　本回路においては、ＰＤＵ内のアップデートフラグビット位置情報３２が指し示す位置のデータが「１」であればアップデートされていると判断する。これらのアップデートビット情報を集め、フィルタの結果と論理積を取るため、アップデートフラグビット位置情報３２をシグナル境界情報１０の位置に反映させたアップデートフラグチェック結果３３を生成する（図１４）。
　その結果、１）フィルタ演算結果（フィルタ演算結果出力領域１８に格納されている値）が「１」かつアップデートビットが設定され（状況１）、該シグナルに対応するアップデートフラグビットが「１」のとき、もしくは２）シグナル境界情報１０が「１」で、アップデートフラグイネイブル情報３１が「０」のとき（状況２）は更新されたシグナルであると判断する。そしてこれらをＯＬＤデータ１２の上書きの対象とし、既述の通り、データ更新用マスク生成回路の前段階で用いられる（比較結果レジスタ２１の説明を参照）。
　以上のような構成を取ることで、ＰＤＵデータ中に含まれるシグナル単位で処理を繰り返すことなく、ＰＤＵデータで一括してフィルタ処理、更新用マスクの作成、及び一時記憶への上書きを行うことが可能となる。
　（ＰＤＵ生成処理）
　図１２はＰＤＵ生成処理におけるＣＯＭソフトウェア１０５とＣＯＭ－ＡＣＣ２－５との処理の分担について説明する概念図である。
　まず、ＣＯＭソフトウェア１０５が他のＥＣＵに送信するシグナル（１以上）を上位アプリケーションより受け取る。ＣＯＭソフトウェア１０５は受け取ったシグナルと生成すべきＰＤＵを示すＰＤＵＩＤもしくはＰＤＵＩＤが関連付けされたシグナルＩＤをＣＯＭ－ＡＣＣ２－５に対して送信する（＃８（Ｓ２００１））。送信後、ＣＯＭソフトウェア１０５はＣＯＭ－ＡＣＣ２－５に対して動作トリガを発行し（＃９）、ＣＯＭ－ＡＣＣ２－５の処理を開始する。
　ＣＯＭ－ＡＣＣ２－５はＲＡＭ２－３上のシグナルバッファからＰＤＵＩＤに対応するＯＬＤデータを読み出す（＃１０（Ｓ２００２））。送信用の新たなＰＤＵとして、シグナル挿入抽出回路を用いて、新たに生成されたシグナルが設定されるべき場所に設定する。また、新たに生成されたシグナルのアップデートビットを、アップデートビット生成抽出回路を用いて、送信用の新たなＰＤＵに設定する。送信用の新たなＰＤＵのうち、新たに生成されたシグナルではないシグナルが設定される場所にはＲＡＭ２－３から読み出したＯＬＤデータを設定すればよい。
　新たに生成された送信用のＰＤＵに対して、他のＥＣＵへの送信タイミングを決定する等のフィルタ処理を図５のフィルタ回路を用いて行った後、シグナル・ＰＤＵ送信バッファにフィルタ処理後の送信用のＰＤＵを設定してＣＯＭソフトウェア１０５に送信する（＃１１（Ｓ２００７））。ＣＯＭソフトウェア１０５は生成した送信用のＰＤＵを他のＥＣＵへ送信するために、ＰＤＵルータソフトウェア１０４、ＣＡＮインターフェースソフトウェア１０３、ＣＡＮドライバソフトウェア１０２、ＣＡＮＩＰ２－２を経由してＣＡＮネットワークに出力する（＃１２）。
　図１３はシグナル挿入抽出回路でのシグナル挿入処理の手順を表す概念図である。
　まず、ＣＯＭ－ＡＣＣ２－５から受信したシグナルを所定のＮビットシフトレジスタへ下位詰めで格納する。その際、該受信したシグナル以外のビットには「０」をセットする。その後、そのＮビットシフトレジスタを、該シグナルを挿入する所定のビット数だけ左シフトする（図１３（ａ））。
　次に、図１３（ａ）のシフト後のＮビットシフトレジスタに対応して、シグナルデータ部が「０」で他のビットが「１」のマスクデータを作成する（図１３（ｂ））。
　その後、該受信したシグナルを挿入するＰＤＵとＮビットシフトレジスタを、図１３（ｂ）のマスクデータを用いてマージする（図１３（ｃ））。
　これによりＮビットシフトレジスタに格納された受信したシグナルが挿入されたＰＤＵの作成が完了する（図１３（ｄ））。
　以上、ＰＤＵからのシグナル抽出処理と送信用のＰＤＵの生成処理とにおいて、共通する回路を用いて処理を行うことが可能となる。
　（第２の実施の形態）
　次に本発明の第２の実施の形態に付いて、図を用いて説明する。本実施の形態は第１の実施の形態の応用に当たる。
　図１６は、本発明の第２の実施の形態にかかわるＣＯＭ－ＡＣＣの構成を表すブロック図である。本図は図１５と置き換わる形で用いられる。
　ＣＯＭ－ＡＣＣ２－５は、動作制御部２－５－１、インターフェース部２－５－２、レジスタ部２－５－３、データ処理部２－５－４で構成され、データ処理部２－５－４は、フィルタ処理部２－５－５、マスク生成部２－５－６、アップデートビットチェック部２－５－７、汎用処理部２－５－８で構成されている。インターフェース部２－５－２は、図３で示した様に、ＣＰＵ２－１、ＲＡＭ２－３、ＲＯＭ２－４へとそれぞれ接続されている。
　動作制御部２－５－１はＣＯＭソフトウェア１０５からの動作要求に従い、ＣＯＭ－ＡＣＣ２－５全体の動作を管理する。
　インターフェース部２－５－２はＣＰＵ２－１、ＲＡＭ２－３、ＲＯＭ２－４との接続のインターフェースを提供する。
　レジスタ部２－５－３はＣＯＭ－ＡＣＣ２－５の動作に必要な設定データおよび、ＲＡＭ２－３に保存されているＰＤＵデータ、シグナルデータを動作中に使用するために一時保管し、さらにＣＯＭ－ＡＣＣ２－５動作中の加工途中のデータを一時保存するために用いられる。データ処理部２－５－４はデータの加工を行う回路であり、内部にはそれぞれの加工内容に応じた処理ブロックが内在している。
　フィルタ処理部２－５－５はＰＤＵデータを一括してフィルタリング処理するための回路であり、ＣＡＮで設定される６４ビットのＰＤＵ中に含まれる全てのシグナルに対するフィルタリング処理を一括して処理する事が可能である。
　マスク生成部２－５－６はフィルタ処理部２－５－５で処理された結果を元に抽出すべきシグナルを選択するためのマスクデータを生成する回路である。マスクデータは６４ビットで構成され、ＰＤＵ内の全てのシグナルに対するマスクデータを生成する。
　アップデートビットチェック部２－５－７は、ＰＤＵ内の任意の位置に存在するアップデートビットを全て一括でチェックし、結果をフィルタ処理結果と共にマスクデータ処理部２－５－６へと引き渡す。
　汎用処理部２－５－８では、上記各データ処理部以外のデータ加工処理を行う回路であり、データのシフト処理、論理積、論理和の処理を行う。
　各データ処理部でのデータ処理方法については、受信時の動作を用いて以下に説明する。
　（受信処理）
　図１７は、本発明の第２の実施の形態にかかわるＰＤＵデータの受信処理に係るフローチャートである。
　ＣＡＮ通信にて（他の通信プロトコルも同様）ＣＡＮＩＰ２－２で受信されたＣＡＮフレーム４のうち、ヘッダ部に含まれるＰＤＵ固有のＰＤＵ－ＩＤデータおよびＰＤＵデータはＣＡＮドライバソフトウェア１０４により、ＣＡＮＩＰ２－２から転送される。ＣＡＮインターフェースソフトウェア１０３を経由して、ＰＤＵルータソフトウェア１０４によりＣＯＭソフトウェア１０５へ転送すべきＰＤＵであると判断されたＰＤＵデータは、ＩＤデータと共にＣＯＭソフトウェア１０５へ転送される。
　本来ＡＵＴＯＳＡＲ（登録商標）で規定されているＣＯＭ層での処理はすべてＣＯＭソフトウェア１０５にて実行されるが、本発明であるＣＯＭ－ＡＣＣ２－５を搭載したシステムにおいては、ＣＯＭソフトウェア１０５およびＣＯＭ－ＡＣＣ２－５が連携してＣＯＭ層での処理を実行する。
　ＣＯＭソフトウェア１０５がＰＤＵデータおよびＰＤＵ－ＩＤを送信することでＣＯＭ－ＡＣＣ２－５は起動される（ステップＳ２０１）。ＣＯＭ－ＡＣＣ２－５では図１７に示すフローに従って処理を行う。
　まずＣＯＭ－ＡＣＣ２－５は設定データおよび、ＯＬＤデータを取得する（ステップＳ２０２）。設定データおよびＯＬＤデータはＰＤＵと共にＣＯＭソフトウェア１０５より与えられたＩＤの値を元に、ＣＯＭ－ＡＣＣ２－５は記憶領域であるＲＯＭ２－４から設定データを、またＲＡＭ２－３よりＯＬＤデータを取得する。
　ＯＬＤデータとは、前回受信したＰＤＵデータである。ＯＬＤデータは、後述のフィルタリング機能および更新されなかったシグナルの前回受信時のデータを保持する目的で用いられる。
　ＣＯＭ－ＡＣＣ２０５におけるＰＤＵの処理は、ＰＤＵ内に含まれるシグナルの数に寄らず一括で行われる。このため、ＣＯＭ－ＡＣＣ２０５はＰＤＵ内のシグナルを識別する情報を必要としている。本実施の形態では、新たにシグナル境界情報３０１を定義する。アップデートビットチェック処理（ステップＳ２０３）、インバリッドチェック処理（ステップＳ２０４）、フィルタリング処理（ステップＳ２０５）、マスク作成処理（ステップＳ２０６）のいずれの処理もこのシグナル境界情報３０１を元に処理を行うことで、ＰＤＵを一括して処理する事を可能としている。
　図１８は、シグナル境界情報３０１、及びＰＤＵデータ３０２のデータ構成を表す概念図である。
　シグナル境界情報３０１は、ＰＤＵデータ３０２内の各シグナルの最上位ビット（ＭＳＢ）の位置にＨｉｇｈデータ（１）を設定し、その他のビットを全てＬｏｗ（０）に設定した８バイト（６４ビット）のデータとして定義する。
　各々のシグナルのＰＤＵデータ３０２内での設定位置はＡＵＴＯＳＡＲ（登録商標）ＣＯＭの仕様に従って、シグナル毎にＥＣＵ内で静的に設定されている。この情報を元にＣＯＭ－ＡＣＣ２－５専用に新たに生成したデータをシグナル境界情報３０１として使用する。
　ＣＯＭ－ＡＣＣ２－５で受信時の最初に実行されるアップデートビットのチェック処理（ステップＳ２０３）は、ＰＤＵデータ３０２内のどのシグナルとも重複しないビット位置に設定される各シグナルの送信側でのデータ更新情報であり、１がセットされていれば、送信側でデータが更新された事を示し、０であれば、更新されていない事を示す。もし、データが更新されていなければ、ＣＯＭソフトウェア１０５より上位層のソフトウェアでは不必要なデータである事から、以降の処理を行わず、データを破棄する処理を行う。
　ＡＵＴＯＳＡＲ（登録商標）によれば、アップデートビットを各シグナルに定義するか否かは任意であり、ＰＤＵデータ３０２内の各シグナルにアップデートビットが定義されているか否かを識別する目的で、新たにアップデートビット許可情報４０１を定義する。このアップデートビット許可情報４０１はシグナル境界情報３０１を元にしている。
　図１９は、シグナル境界情報３０１、アップデートビット許可情報４０１、アップデートビット位置情報４０２及びアップデートビットチェック結果情報４０３のデータ構成を表す概念図である。
　アップデートビット許可情報４０１は、各シグナルのうちアップデートビットが定義されているシグナルに対応するシグナル境界情報３０１の中で各シグナルのＭＳＢ位置でデータＨｉｇｈが設定されているビットをＨｉｇｈと設定し、アップデートビットが定義されていないシグナルのＭＳＢ位置の値をＬｏｗに設定したデータである。また、アップデートビットの設定位置は任意であり、設定位置を示す情報として、アップデートビット位置情報４０２を新たに定義する。アップデートビット位置情報４０２は、アップデートビットの設定位置のビットをＨｉｇｈ（１）に設定し、他のビットを全てＬｏｗ（０）データに設定した６４ビットで構成されたデータである。
　アップデートビットのチェック処理（ステップＳ２０３）は、アップデートビット許可情報４０１およびアップデートビット位置情報４０２を用いる。ＣＯＭ－ＡＣＣ２－５はアップデートビット位置情報４０２が示すＰＤＵデータ３０２内のビット状態をチェックする。もしアップデートビット許可情報４０１の対応するシグナルの情報がＨｉｇｈに設定されていれば、ＣＯＭ－ＡＣＣ２－５は同一位置にアップデートビットの状態を反映させたアップデートビットチェック結果情報４０３を生成する。
　このため、アップデートビット許可情報４０１に設定されているＨｉｇｈデータの数は、アップデートビット位置情報４０２に設定されているＨｉｇｈと同一である必要がある。
　アップデートビット位置情報４０２に設定されるＨｉｇｈデータの位置と、アップデートビット許可情報４０１に設定されているＨｉｇｈデータの位置が同一ではない。このため、一括処理を行う上で、アップデートビット位置情報を元にＰＤＵデータ３０２のビット状態をチェックしたアップデートビットチェック結果情報４０３とアップデートビット許可情報４０１で設定されているシグナル位置とのビット位置の合わせこみを実行する必要がある。元来全ての処理をＣＯＭソフトウェア１０５で実行する場合であれば、処理はシグナル毎にＰＤＵ内に設定されるシグナルの数だけ繰り返し処理をすればよく、アップデートビットチェック結果４０３とアップデートビット許可情報４０１のデータ合わせこみを必要としない。
　最終的に、ＰＤＵデータ３０２内のいずれかのシグナルが有効にアップデートされていれば、該当するシグナルのアップデート処理を行う（ステップＳ２０７）。この後ＣＯＭ－ＡＣＣ２－５の処理は終了する（ステップＳ２０８）。
　データ位置の合わせこみ処理に関しては、以下の様に複数の実施形態が考えられる。
　（合わせこみ処理１）
　上述の様にアップデートビット位置情報４０２はＰＤＵ内の任意の位置にあり、アップデートビット許可情報４０１の各シグナルのＭＳＢポジションに設定されているイネイブル情報との関連性を持たない。このため、アップデートビット情報に対応するアップデートビットイネイブル情報がアップデートビットのビット位置より上位側のビット位置に存在するのか、下位側に存在するのかが不明なため、そのままでは位置あわせ処理が困難となる。このため、まずアップデートビット情報だけを抽出する処理が必要となる。
　図２０は本発明の第２の実施の形態の（合わせこみ処理１）にかかわるアップデートビットチェック部２－５－７の模式図である。なお、本図は説明のため８ビット幅で構成されているが、実際には６４ビットで構成されている。
　図２０の様な階段状に構成された２つのシフト回路を用いる。図上では＃１と＃２で表記されている。＃１はＰＤＵデータ５０１（図１８のＰＤＵデータ３０２を８ビット対応したもの）を右詰にシフトするシフト回路である。また＃２はアップデートビット位置情報部（図１９のアップデートビット位置情報４０１を８ビット対応したもの）を右詰にシフトするシフト回路である。
　まず、＃２のアップデートビット位置情報４０２のＨｉｇｈデータが設定されているビットの情報を用いて、ＰＤＵ内のアップデートビットデータのみを右詰にて抽出する。これに「同期」する形で、＃１のＰＤＵデータ部５０１もＰＤＵ内のアップデートビットデータのみを右詰にて抽出する。
　具体的には、＃２のアップデートビット位置情報部５０２はアップデートビット位置のみＨｉｇｈデータがセットされることとなる。このため、上から２段目以下の各ビットは、自ビットより右側の全ビットに既にＨｉｇｈデータがセットされている場合は、アップデートビットが右端までシフトしていると判断し、自ビットの直上のデータを取り込む。そうでない場合には、まだシフト可能であると判断し、自ビットの左上のビットデータを取り込む。
　この動作を６４ビット幅であれば、６３段繰り返すことにより、全てのアップデートビット位置情報で設定されているＨｉｇｈデータが右詰状態で抽出される。
　しかしながらこれでは、アップデートビット位置情報のみを抽出したに過ぎない。実際のＰＤＵ内のアップデートビット情報を抽出した事にはならない。
　このアップデートビット位置情報部５０２の動作をそのままＰＤＵデータ部５０１に対して実行する事で、アップデートビット位置情報５０２で設定されたポジションに対応するＰＤＵ内のビットデータのみが右詰にて抽出される。これにより全てのアップデートビット情報は、右詰状態にて抽出される。この右詰状態になったデータを右詰結果５１０と称する。以下の説明ではビット幅も相違するが、右詰処理後の結果は全て右詰結果５１０である。
　これにより既述の「同期」が達成できる。
　図２７は、この図２０の一連の手順を実現する構成を表す回路図である。なお、本回路構成は同一構成の繰り返しとなるので、図２０の＃１、＃２の一点鎖線で囲われた４ビットを対象に回路構成を表している。
　上述する６４ビット幅の場合、６３段処理を繰り返すことは説明した通りである。１段の処理を行う際には、６４ビット分の処理単位が必要となる。
　図２７では、４ビット幅３段構成となっているため、１２個の処理単位が含まれる。なお、この図では、異なる処理単位であっても「内部構成」については同じ符号を用いる。本図では、内部構成については処理単位Ｕｎ６に符号が付いているが、他の処理単位も同じ内部構成を採るものとする。
　一つの処理単位Ｕｎには、一つのアンドゲートＡＮＤと２つのスイッチＳＷ１、ＳＷ２が含まれる。
　アンドゲートＡＮＤは、１）同一の処理段の１つ下位のビットの処理単位Ｕｎ１内に存在するアンドゲートＡＮＤが出力する値と、２）１つ手前の処理段の同じビットの処理単位Ｕｎ２内に存在するスイッチＳＷ１の出力との論理積をとる回路である。
　このアンドゲートＡＮＤの出力はスイッチＳＷ１の切り替え信号として用いられる。また、同一処理段の１つ上位のビットの処理単位Ｕｎ３内に存在するアンドゲートＡＮＤの入力として用いられる。
　このように構成することで、アンドゲートＡＮＤは、同一の処理段の１つ下位のビットの処理単位Ｕｎ１内に存在するアンドゲートＡＮＤが出力する値が「１」で、かつ１つ手前の処理段の同じビットの処理単位Ｕｎ２内に存在するスイッチＳＷ１の出力が「１」の場合のみ「１」を出力する。
　なお、各処理段の最も下位のビットの１）は固定値として「１」が入力される。
　スイッチＳＷ１はアンドゲートＡＮＤの出力により２つの入力端子の内の一方を出力する選択スイッチである。このスイッチＳＷ１の入力の一方は１）固定値「１」である。他方の入力は、２）１つ前段の処理の１つ上位のビットの処理単位Ｕｎ４内のスイッチＳＷ１の出力、である。
　アンドゲートＡＮＤの出力が「１」の時は、スイッチＳＷ１は１）固定値「１」を出力する。また、アンドゲートＡＮＤの出力が「０」の時は、２）処理単位Ｕｎ４内のスイッチＳＷ１の出力をスイッチＳＷ１の出力とする。
　この出力はスイッチＳＷ２の切り替え信号として用いられる。また、一つ後段の処理段の同じビットの処理単位Ｕｎ５のアンドゲートＡＮＤの入力の１つとして、及び一つ後段の処理段の一つ下位のビットの処理単位Ｕｎ６のスイッチＳＷ１の入力の一つとして用いられる。
　スイッチＳＷ２は、一つ前段の処理段の同じビットの処理単位Ｕｎ２のスイッチＳＷ２の出力と、一つ前段の処理段の一つ上位のビットの処理単位Ｕｎ４のスイッチＳＷ２の出力とのいずれを選択するかを決定するスイッチである。スイッチＳＷ２の切り替え信号としてスイッチＳＷ１の出力を用いる。
　スイッチＳＷ１の出力が「０」のとき、一つ前段の処理段の一つ上位のビットの処理単位Ｕｎ４のスイッチＳＷ２の出力を、処理単位ＵｎのスイッチＳＷ２の出力とする。またスイッチＳＷ１の出力が「１」のとき、一つ前段の処理段の同じビットの処理単位Ｕｎ２のスイッチＳＷ２の出力を、処理単位ＵｎのスイッチＳＷ２の出力とする。このスイッチＳＷ２の出力は、一つ前段の処理段の同じビットの処理単位Ｕｎ５のスイッチＳＷ２及び一つ下位のビットの処理単位Ｕｎ６のスイッチＳＷ２の双方に入力される。
　このような回路構成とすることで、上記のような処理が可能となる。
　次に、右詰したアップデートビットデータをアップデートビット許可情報４０１が設定されているビット位置へセットする必要がある。図２８は、右詰したアップデートビット情報をアップデートビット許可情報５０３でデータＨｉｇｈに設定されているビット位置に、対応するアップデートビット情報を当てはめる場合の概念図である。なお、この図も便宜上１６ビットで表現しているが、もっと長いビット幅としても問題は無い。
　図２８の左最上段は、図２０及び図２７で説明した「右詰」を行った結果（右詰結果５１０）である。また左最下段は、アップデートビットチェック結果５０４である。右はアップデートビット結果許可情報５０３を表す。
　ここでは、アップデートビット許可情報５０３を使い、上述の右詰したアップデートビット情報をアップデートビット許可情報５０３でデータＨｉｇｈに設定されているビット位置に、対応するアップデートビット情報を当てはめる。
　図２８では、図２０とは逆向きの階段状の回路を用いる。各段の各ビットは自ビットの最上段にあるアップデートビット許可情報５０３のビットがＨｉｇｈに設定され、かつ自ビット上段のデータ列のうち自ビットの位置が最も右端の有効ビットであれば、上段のデータを取得し、そうでなければ右上の段のデータをセットする。
　右詰した結果を左にシフトさせていき、結果の右端のデータ位置が許可情報の右から一番目の位置に重なったときに位置を固定し、残りのデータをさらにシフトさせていく。以下同様にそれぞれの許可情報位置で固定し、左端までシフトさせる。
　この図２８のシフト回路も１５段重ねる事で、１６ビットデータであるＰＤＵデータ内のアップデートビット情報を同様に１６ビットで構成されるアップデートビット許可情報５０３の位置に合わせる事が可能となる。６４ビットの場合には、６３段の処理を重ねることも図２０と同様である。図２９は、図２８の回路動作を詳細に説明したものである。
　図２９の＃１は、検索対象の右端を特定する右端検知回路の動作を表す図である。また＃２は、アップデートビット比較結果シフト回路の動作を表す図である。
　これらの右端検知回路とアップデートビット比較結果シフト回路は同期して動作する。右端検知回路の初期値は１６進数表記の「０００１」であり、アップデートビット比較結果シフト回路の初期値は右詰結果５１０である。ここでは１６進数表記の「００１５」を初期値とする。また許可情報５０４の初期値は１６進数表記の「８４３２」である。
　まず右端検知回路について説明する。
　右端検知回路で「１」が立っているビットの内最も左のビットと対応する許可情報５０４の対応するビットの値が「１」であるか確認する。図２９Ａ段では、１６進数表記「０００１」について対応を確認する。
　対応する許可情報５０４が「０」であれば、右端検知回路の値を１ビット上位のビットを１加算し、１段処理を進める。従って、後述するＰ１、Ｐ３の箇所を除けば、１段処理する毎に１ビットだけシフトする。
　一方、「１」である場合には、さらに１段上位のビットも「１」であるかを確認する。図２９＃１では、Ｂ段Ｐ１及びＤ段Ｐ３がこの処理に当たる。Ｐ１では、許可情報５０４の対応するビットのみが「１」であったため２ビット分シフトしている。これに対し、Ｐ３では、アップデートビット許可情報５０３が２ビット連続で「１」となっているため、計３ビットシフトする。
　アップデートビット比較結果シフト回路は上述の通り、右端検知回路と同期して動作する。
　右端検知回路で、許可情報５０４の所定のビットが「０」であれば、アップデートビット比較結果シフト回路にセットされた値に関わらず、現在セットされている値を１ビット上位側にシフトし、アップデートビット比較結果シフト回路の対応するビットに「０」をセットする。一方、許可情報５０４の所定のビットが「１」であれば、対応するビットの値はそのままに、判定の対象を１ビット上位の物とする。
　具体的には、許可情報５０４の所定のビットが「１」のときの動作例としては、図２９＃２のＢ段がこれに当たる。右端検知回路でＰ１のあるＢ段では、アップデートビット比較結果シフト回路のＰ２が対応する処理となる。アップデートビット比較結果シフト回路の下位２ビット目が「１」であるため、この２ビット目の値に初期値の最下位ビットの値である「１」がそのまま残される。そして、３ビット目の「０」が以降の判定の対象となる。
　また、Ｐ３のあるＤ段では、アップデートビット比較結果シフト回路の操作の対象となるビットが２ビット分シフトすることとなる。
　次に、この処理を行うための回路構成について説明する。
　図３０は、図２９で述べた右端検出回路の構成を表すブロック図である。
　この回路も、上述の通り各ビットをサポートする多段処理の構成を採っている。６４ビットの処理の場合には６３段、１６ビット処理する場合には１５段の処理が必要となる。この回路の１段の処理には、取り扱うビット数分の処理単位ＵＢＲを用いて行う。
　図３１は処理単位ＵＢＲの内部構成を表す回路図である。この処理単位ＵＢＲ内には２つのアンドゲートＡＮＤ１、ＡＮＤ２とスイッチ回路ＳＷ３を含んで構成される。この回路をマトリクス上に並べることで、右端検出回路は構成される。
　図３２は、図２９で述べたアップデートビット比較結果シフト回路の構成を表すブロック図である。この回路も右端検出回路同様、処理単位ＵＢＳをマトリクス上に並べることで構成される。
　図３３は、処理単位ＵＢＳの内部構成を表す回路図である。この処理単位ＵＢＳ内には２つのアンドゲートＡＮＤ３、ＡＮＤ４と、２つのスイッチ回路ＳＷ４、ＳＷ５を含んで構成される。
　以上のような処理により、生成されたアップデートビットチェック結果５０４は図１７のステップＳ２０４とＳ２０５の処理完了後、マスクデータ作成処理であるステップＳ２０６において使用される。
　（合わせこみ処理２）
　（合わせこみ処理１）では、６４ビット幅のＰＤＵデータおよびアップデートビット位置情報５０２、アップデートビット許可情報５０３全体を用いて右詰回路および位置合わせ回路を構成していたため、回路の段数が６３段と、大きな回路規模を必要としていた。これに対し、合わせこみ処理２では、８ビット単位に分割し、図３６で表す８ビットの右詰め回路９０１が、それぞれに右詰結果５１０ｂを導出する。８回の処理を行うことで、同様に６４ビット幅のデータを扱う構成としている。
　８回に分けて右詰したアップデートビットデータを８ビット内に含まれるアップデートビットの数をカウントし、カウント数だけ左にずらしながら重ね合わせる事で、全アップデートビットを右詰にしたデータを作成する。
　今度はアップデートビット許可情報５０３を８分割したそれぞれの８ビットデータ内にあるアップデートビット許可ビットの数、すなわち８ビットの右詰め回路９０１動作後のデータの実行長を後述する図３６で表す６ビットカウンタ９０２がカウントする。そして、この６ビットカウンタに記録された必要ビット数だけ、前述の右詰したアップデートビットデータから切り出し、実施例１と同様にアップデートビットのデータをアップデートビット許可情報５０３の位置に合わせる。
　６４ビット幅のＰＤＵデータを８ビット単位で処理する場合、上記の処理を８回繰り返すこととなる。図３４は、（合わせこみ処理２）で行う６４ビット幅の動作に付いての概念図である。
　この図での「テンポラリバッファ」９０３は８ビット単位に分割して処理したデータを格納する一次記憶メモリである。全てのビットがデータとして有効な場合、６４ビット記録する必要がある。したがってテンポラリバッファは６４ビット記憶可能なように構成されている。
　８ビット単位での右詰め処理を１度行うと、８ビットの右詰結果５１０ｂが得られる。また、６ビットカウンタ内には、実データ長が格納されている。
　テンポラリバッファは、処理の基準となるビット（バッファ処理基準ビット）から８ビット分、右詰結果５１０ｂに格納されているデータをそのまま書き込む。書き込み後は、バッファ処理基準ビットを６ビットカウンタ内のデータ長分上位にビットシフトさせることで、次の処理に備える。
　これを８回繰り返すことで、合わせこみ処理１と同じ６４ビットの右詰結果５１０が得られる。
　逆に、アップデートビット許可情報５０３を使いアップデートビットの位置あわせを行うことも可能である。図３５は６ビット幅８段加算器を用いたアップデートビットの位置あわせを行う概念図である。
　６ビット幅８段加算器９０４は６ビットの加算器を８個有する加算回路である。この６ビット幅８段加算器は負の値を取ることができる。６ビット幅８段加算器の初期値は「－１」である。
　まず、書き込み回路９０５は、アップデートビット許可情報５０３を８ビット単位で分割する。そして、６ビット幅８段加算器の格段の加算器は１段下位の加算器の出力にアップデートビット許可情報の対応するビットの値を足すことで、許可情報のビット位置を確認する。
　すなわち、アップデートビット許可情報の所定のビットが「１」であれば、６ビット幅８段加算器の該当する加算器の出力が前段の加算器の出力と相違する。
　書き込み回路９０５は、この相違箇所の数だけテンポラリバッファからデータを抽出し、該当する変化点ビットに対応したアップデートビットチェック結果のビットをテンポラリバッファの対応するビットの値に、他を「０」にする。
　この後、テンポラリバッファバッファ処理基準ビットを検出した変化点の数だけ上位側にシフトさせることで、８ビット分の処理が終了する。
　図３６は、上記の図３４および図３５の処理の流れをまとめたブロック構成図である。
　以上のように構成することで、合わせこみ処理１同様の結果を小さな回路規模で実現することが可能となる。
　（合わせこみ処理３）
　実施例１、２では、多段にシフト回路を重ね合わせる事で一括してＰＤＵ内の全シグナルに対するアップデートビットチェックを実施していた。
　これに対し、合わせこみ処理３では、６４ｔｏ６ビットエンコーダ６０２および６０５の２つ、ビットチェック回路６０３、ビットセット回路６０７を使い、ＰＤＵ内に存在するアップデートビットの状態をチェックする事を可能としている。
　図２１は本実施の形態の（合わせこみ処理３）にかかわるアップデートビットチェック部２－５－７の模式図である。
　まず、６４ｔｏ６ビットエンコーダ６０２、６０５はアップデートビット位置情報６０１およびアップデートビット許可情報６０５それぞれをエンコードする。このとき両ビットエンコーダはプライオリティー機能付きのエンコーダを利用する。このため、エンコードされた結果はアップデートビット位置情報６０１およびアップデートビット許可情報６０５それぞれの、Ｈｉｇｈにセットされたビットのうち、最も下位ビット側にセットされたビット位置を６ビット（０から６４を表示）でエンコードする。
　次にビットチェック回路６０３は、アップデートビット位置情報６０１をエンコードした結果を用いて、ＰＤＵデータ６０４のエンコード結果が指し示すビット位置のデータをチェックする。
　ビットチェック回路６０３は、このチェック結果はビットセット回路６０７に伝える。ビットセット回路６０７は、アップデートビット許可情報６０５をエンコードした結果が示すビット位置に値をセットする。この結果がビットセット結果６０８となり、アップデートビットが許可されたシグナルに対するアップデートビットの状態がＰＤＵ内のそれぞれのシグナルのＭＳＢの位置にセットされる。
　同時にアップデートビット位置情報６０１およびアップデートビット許可情報６０５それぞれのエンコードされたビットはクリアされ、次に下位にあるセットされたビット位置のエンコードに備える。
　（以降の処理）
　アップデートビットチェック処理完了後、インバリッドチェック処理であるステップＳ２０４が実行される。
　インバリッドチェック２０４とはＡＵＴＯＳＡＲ（登録商標）で規定されているフィルタリング機能の一つであり、送信側で何らかの異常が発生し（センサ異常など）有効な値のシグナルを送信できなくなった場合に用いられる。
　ステップ２０４ではあらかじめ送受信ＥＣＵ間双方で同一に定められたインバリッド値を用い、送信側で有効な値を送信できないシグナルの値をこのインバリッド値に置き換えて送信し、受信側では受信したシグナルの値が自己の持つインバリッド値と同一か否かを判定する。異なるインバリッド値である場合、設定に応じて初期値に置き換える処理を行うものである。
　ＣＯＭ－ＡＣＣ２－５では、値の比較にフィルタ処理部２－５－５の回路を併用しており、インバリッドチェック２０４の処理については、データフィルタリング２０５の処理についての記述の後に述べる。
　データフィルタリング２０５はＡＵＴＯＳＡＲ（登録商標）に規定されているフィルタリングアルゴリズムである、Ｆ＿Ａｌｗａｙｓ、Ｆ＿Ｎｅｖｅｒ、Ｆ＿ＭａｓｋｅｄＮｅｗＷｑｕａｌｓＸ、Ｆ＿ＭａｓｋｅｄＮｅｗＤｉｆｆｅｒｓＸ、Ｆ＿ＭａｓｋｅｄＮｅｗＤｉｆｆｅｒｓＭａｓｋｅｄＯｌｄ、Ｆ＿ＮｅｗｉｓＷｉｔｈｉｎ、Ｆ＿ＮｅｗＩｓＯｕｔｓｉｄｅ、Ｆ＿ＯｎｅＥｖｅｒｙＮの８種のフィルタリング処理の事である。これらのフィルタアルゴリズムはＯＳＥＫ／ＶＤＸ　Ｃｏｍｍｕｎｉｃａｔｉｏｎで規定される。
　Ｆ＿Ａｌｗａｙｓは、一切のフィルタリング処理を行わないアルゴリズムである。
　Ｆ＿Ｎｅｖｅｒは、全てのメッセージを排除するアルゴリズムである。
　Ｆ＿ＭａｓｋｅｄＮｅｗＷｑｕａｌｓＸは、マスクされたが特定の値と等しければメッセージを通過させるアルゴリズムである。
　Ｆ＿ＭａｓｋｅｄＮｅｗＤｉｆｆｅｒｓＸは、マスクされた値が特定の値と異なればメッセージを通過させるアルゴリズムである。
　Ｆ＿ＭａｓｋｅｄＮｅｗＤｉｆｆｅｒｓＭａｓｋｅｄＯｌｄは、マスクされた値に変化が無い場合に通過させるアルゴリズムである。
　Ｆ＿ＮｅｗｉｓＷｉｔｈｉｎは、事前に設定された境界値（ＭＡＸ、ＭＩＮ）の範囲内にマスクされた値が含まれる場合にメッセージを通過させるアルゴリズムである。
　Ｆ＿ＮｅｗＩｓＯｕｔｓｉｄｅは、事前に設定された境界値（ＭＡＸ、ＭＩＮ）の範囲外にマスクされた値が含まれる場合にメッセージを通過させるアルゴリズムである。
　Ｆ＿ＯｎｅＥｖｅｒｙＮは、所定数Ｎ回発生する毎にメッセージを通過させるアルゴリズムである。
　各シグナルに設定されているアルゴリズムに応じてフィルタリングチェックを実施する。本実施案である、ＣＯＭ－ＡＣＣ２－５では、Ｆ＿ＯｎｅＥｖｅｒｙＮについては、ＣＯＭソフトウェア１０５にて処理を実行している。
　図２２はフィルタ処理部２－５－５の構成を示すブロック図である。
　本実施の形態では、フィルタ処理部２－５－５は２ビット比較器が６４回路接続された不一致検出回路１　７０１と同様に２ビット比較器が６４回路接続された不一致検出回路２　７０２および、２ビット減算器が６４回路接続された減算回路１　７０３、同様に２ビット減算器が６４回路接続された減算回路２　７０４、それぞれの比較結果からフィルタリング結果を選別するためのフィルタアルゴリズム選択器７０５で構成されている。
　それぞれの回路の結果は境界切断回路７０６を挟んで上位ビットへ接続される。演算結果はそれぞれフィルタアルゴリズム選択器７０５へ接続される。
　これら演算回路への入力データとして、全て６４ビットで構成された、シグナル境界情報３０１、ＭＡＸ／Ｍａｓｋデータ、ＭＩＮ／Ｘデータ、ＰＤＵデータ（Ｎｅｗデータ）、Ｏｌｄデータ、フィルタアルゴリズム選択データ(６４×３)を新たに定義する。
　フィルタアルゴリズムの設定は、固定であり、ＭＡＸ値とＭａｓｋデータは同一のアルゴリズムで使用しない。このため、同一の６４ビットのデータにどちらか使用する方のデータをセットし、データ領域を共有している。同様に、ＭＩＮ値とＸデータもデータ領域を共有している。
　図２２の様に、不一致検出回路１　７０１にはビットマスク処理をされたＰＤＵデータ（Ｎｅｗデータ）とデータＸが入力され、データ比較がビット毎に実施される。値が不一致の場合もしくは、下位ビットからの結果信号ｐｒｅ＿ｅｑ０［ｘ］が１の場合、上位ビットに１が伝えられる。また、その結果はアルゴリズム選択回路７０５へ伝えられる。上位ビットへの結果の転送はシグナル境界情報[x]により境界切断回路７０６で、ＰＤＵ内の別のシグナルが存在するビットへ伝わらないように制御している。以下同様に、不一致検出回路２　７０２には、ビットマスク処理をされたＰＤＵデータ（Ｎｅｗデータ）とＯｌｄデータが入力され、減算回路１　７０３には、ＰＤＵデータ（Ｎｅｗデータ）とＭＡＸデータが入力される。また、減算回路２　７０４には、ＰＤＵデータ（Ｎｅｗデータ）とＭＩＮデータが入力され、それぞれ演算される。
　図２３はフィルタアルゴリズム選択器７０５の構成を示すブロック図である。
　アルゴリズム選択器７０５では、各々の演算結果が入力され、各ビットのアルゴリズム選択信号により図２３で表すアルゴリズム選択回路７０５－１の様に選択されたアルゴリズムにより、各演算回路の結果を選択している。
　アルゴリズム選択器７０５が出力結果とシグナル境界情報３０１との間で論理積を取る事により、ＰＤＵデータ内の各シグナルのＭＳＢの位置にのみフィルタ結果が反映される。この回路により、ＰＤＵ内の全シグナルについて、一括してフィルタ処理を行うことができ、ＰＤＵ内のシグナルの数に依存せず、一括しての処理が可能となる。
　前述のステップＳ２０４に関しては、フィルタ処理部２－５－５のうち、不一致検出回路１　７０１のみを使用してインバリッドチェックを行っている。インバリッドチェック時にはＮｅｗデータおよび、インバリッド値が入力値として回路に与えられる。比較結果とシグナル境界情報３０１との論理積を演算する事により、各シグナルのＭＳＢ位置に結果が反映されたインバリッドチェック結果を求める事が可能となる。
　図２４は、マスク生成回路および生成方法を示した図である。また、図２５は、各設定データ及び入力データの流れを表す図である。
　アップデートビット演算結果およびデータフィルタリングの結果より、更新するシグナルのみを抽出するマスクデータを生成する。図２４の様に、シグナル境界情報８０１とデータフィルタリングの結果とアップデートビットチェック結果（共に６４ビット幅）の論理積を取ったデータ８０２を入力とし、フィルタリング条件に合致し、かつアップデートビットがセットされているシグナルのビット位置にのみＨｉｇｈデータがセットされるマスクデータを生成する。
　図２４より、シグナル境界情報にｈｉｇｈがセットされている場合、データフィルタリングの結果とアップデートビットチェック結果の論理積のデータが選択される。データの更新条件に合致している場合、Ｈｉｇｈデータが選択される。次に、シグナル境界情報にＬｏｗがセットされている場合、上位ビット側のデータが選択される。このため、シグナルのＭＳＢ以外のビット位置については、ＭＳＢの状態を引き継ぐ。このため、該当シグナルが更新条件に合致していれば、シグナルの全ビット位置にＨｉｇｈがセットされることになる。逆に、更新条件に合致していなければ、全てＬｏｗがセットされる。状態の引継ぎは次のシグナル境界情報にＨｉｇｈがセットされているビット位置まで継続され、次のシグナル境界位置からは、次のシグナルの状態を新たに引き継ぐ。
　これにより、シグナル境界情報を８０１、フィルタ演算結果＆アップデートビットチェック結果８０２を入力とした場合、マスクデータ８０３が生成される。
　生成されたマスクデータのＨｉｇｈがセットされているビット部分のみ、前回受信時のＰＤＵデータ（Ｏｌｄデータ）上にＮｅｗデータをマージする事で、更新されたシグナルのデータのみが更新される。
　この一連の処理により、ＰＤＵ内に属するシグナルの数に依存する事なく、全シグナルに対し一括して、アップデートビットチェック処理に関するステップＳ２０３、インバリッドチェック処理に関するステップＳ２０４、フィルタリング処理に関するステップＳ２０５、マスクデータ生成処理に関するステップ２０６、シグナルアップデート処理に関するステップＳ２０７を行う手段を提供する。
　図２６はマスクデータ生成時のデータフローおよびデータ構成を示す図である。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
　本発明は、ＡＵＴＯＳＡＲ（登録商標）のＣＯＭソフトウェア並びに該ＣＯＭソフトウェアを有するＥＣＵの負荷軽減を目的とする。
　１・・・送信側ＥＣＵ、２・・・受信側ＥＣＵ
　２－１・・・ＣＰＵ、２－２・・・ＣＡＮＩＰ、２－３・・・ＲＡＭ、
　２－４・・・ＲＯＭ、２－５・・・ＣＯＭ－ＡＣＣ、
　２－６・・・シグナルバッファ、
　３・・・ＣＡＮバス、４・・・ＣＡＮフレーム、
　６・・・ＰＤＵ、１０・・・シグナル境界情報、１１・・・元データ格納部、
　１２・・・ＯＬＤデータ、１３・・・Ｘ／ＭＡＸデータ、
　１４・・・Ｍａｓｋ／Ｍｉｎデータ、１５・・・フィルタアルゴリズム選択データ、
　１６・・・フィルタリング処理を行う比較器、
　１７・・・フィルタアルゴリズム選択回路、
　１８・・・フィルタリング処理結果を格納するフィルタ演算結果出力領域、
　１９・・・書き込みマスク生成器、
　２１・・・データとして比較結果レジスタ、２２・・・書き込み用マスク、
　２３・・・書き込み用反転マスク、２４・・・シグナルバッファ入力値、
　１０２・・・ＣＡＮドライバソフトウェア、
　１０３・・・ＣＡＮインターフェースソフトウェア、
　１０４・・・ＰＤＵルータソフトウェア、
　１０５・・・ＣＯＭソフトウェア、１０６・・・ＲＴＥソフトウェア、
　２－５－１・・・動作制御部、２-５-２・・・インターフェース部、
　２－５－３・・・レジスタ部、２－５－４・・・データ処理部、
　２－５－５・・・フィルタ処理部、２－５－６・・・マスク生成部、
　２－５－７・・・アップデートビットチェック部、
　２－５－８・・・汎用データ処理部、
　３０１・・・シグナル境界情報、３０２・・・ＰＤＵデータ構成、
　４０１・・・アップデートビット許可情報、
　４０２・・・アップデートビット位置情報、
　４０３・・・アップデートビットチェック結果、
　５０１・・・アップデートビットチェック時ＰＤＵデータ処理部、
　５０２・・・アップデートビットチェック時アップデートビット位置情報処理部、
　５０３・・・アップデートビットチェック時アップデートビット許可情報、
　５０４・・・アップデートビットチェック結果、
　６０１・・・アップデートビット位置情報、
　６０２・・・６４ｔｏ６ビットエンコーダ、
　６０３・・・ビットチェック回路、
　６０４・・・ビットエンコーダ使用時ＰＤＵデータ、
　６０５・・・ビットエンコーダ使用時アップデートビット許可情報、
　６０６・・・６４ｔｏ６ビットエンコーダ、
　６０７・・・ビットセット回路、６０８・・・ビットセット結果、
　７０１・・・不一致検出回路１、７０２・・・不一致検出回路２、
　７０３・・・減算回路１、
　７０４・・・減算回路２、７０５・・・フィルタアルゴリズム選択回路、
　７０５－１・・・フィルタアルゴリズム選択回路詳細、
　７０６・・・境界切断回路、
　８０１・・・マスク生成時シグナル境界情報、
　８０２・・・フィルタ演算結果＆アップデートビットチェック結果、
　８０３・・・マスクデータ、
　９０２・・・６ビットカウンタ、
　９０３・・・テンポラリバッファ、
　９０４・・・６ビット幅８段加算器、
　９０５・・・書き込み回路。

Claims (10)

  1. 　１又は２以上のシグナルを有するプロトコルデータユニットを含むデータフレームを受信する第１のハードウェアと、前記第１のハードウェアを接続し前記データフレームの伝達に用いられる仮想機能バスと、を有する自動車用制御システムであって、
    　前記第１のハードウェアは、前記仮想機能バス経由で受信した前記データフレームからプロトコルデータユニット及び前記プロトコルデータユニットのデータフォーマットを識別するプロトコルデータユニットＩＤを抽出するプロトコルスタックを実行し、
    　前記プロトコルスタックは、前記１又は２以上のシグナルの更新の有無をプロトコルデータユニットへの一度の処理で実行することを特徴とする自動車用制御システム。
  2. 　ＣＰＵと、仮想機能バスインターフェースと、アクセラレータと、を有し、前記仮想機能バスインターフェースを介してプロトコルデータユニットを含むデータフレームを受信する電子制御ユニットであって、
    　前記ＣＰＵは受信した前記データフレームから前記プロトコルデータユニット及び前記プロトコルデータユニットのデータフォーマットを識別するプロトコルデータユニットＩＤを抽出するプロトコルスタックを実行し、
    　前記プロトコルスタックによるシグナルの更新の有無の判定を行う前記ＣＰＵは、前記プロトコルデータユニット及び前記プロトコルデータユニットＩＤを前記アクセラレータに送信し、前記アクセラレータがシグナルの更新の有無の判定を実行することを特徴とする電子制御ユニット。
  3. 　請求項２に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、
    　前記プロトコルデータユニットに含まれるアップデートビットの判定と、
    　前記プロトコルデータユニットの値と前記プロトコルデータユニットに内在する上位モジュールで利用されるデータの最小単位であるシグナル毎に設定されたフィルタ条件に従い判定を実行し前記アップデートビットの判定の結果と、前記プロトコルデータユニットのフィルタ判定の結果から、過去に処理した前記プロトコルデータユニットの値を更新するデータ更新用マスクを作成することを特徴とする電子制御ユニット。
  4. 　請求項３に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、
    　前記データ更新用マスクからデータの更新があったシグナルを抽出し、
    　前記プロトコルスタックに前記データの更新があったシグナルを出力することを特徴とする電子制御ユニット。
  5. 　請求項３に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、
    　前記データ更新用マスクからデータの更新があったシグナルを抽出し、
    　前記プロトコルスタックに前記データの更新があったシグナルを出力することを特徴とする電子制御ユニット。
  6. 　請求項５に記載の電子制御ユニットにおいて、
    　前記プロトコルスタックは、受信した前記データの更新があったシグナルを用いて前記プロトコルデータユニットを更新することを特徴とする電子制御ユニット。
  7. 　請求項３に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、更に所定の回数を記録する回数記録レジスタを有し、
    　前記データ更新用マスクによりシグナルを抽出し、
    　前記プロトコルスタックに前記シグナルの値が前記回数記録レジスタに記録された回数繰り返されたときに前記シグナルの値を出力することを特徴とする電子制御ユニット。
  8. 　請求項３に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、更に上限値を記録する上限値レジスタ及び下限値を記録する下限値レジスタを有し、
    　前記データ更新用マスクによりシグナルを抽出し、
    　前記プロトコルスタックに前記データの更新があったシグナルの値が前記上限値レジスタに記録された値と前記下限値レジスタに記録された値の範囲内にある場合に前記シグナルの値を出力することを特徴とする電子制御ユニット。
  9. 　請求項３に記載の電子制御ユニットにおいて、
    　前記アクセラレータは、更に上限値を記録する上限値レジスタ及び下限値を記録する下限値レジスタを有し、
    　前記データ更新用マスクによりシグナルを抽出し、
    　前記プロトコルスタックに前記データの更新があったシグナルの値が前記上限値レジスタに記録された値と前記下限値レジスタに記録された値の範囲外にある場合に前記シグナルの値を出力することを特徴とする電子制御ユニット。
  10. 　請求項２に記載の電子制御ユニットにおいて、
    　前記アクセラレータは通信経路を介して外部に接続される他の電子制御ユニットへ送信するためのデータフレームの生成において使用されることを特徴とする電子制御ユニット。
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