WO2010137169A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

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智史 鳥井
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Fujitsu Semiconductor Ltd
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a writing method thereof.
  • nonvolatile semiconductor memory devices have been used. Since the nonvolatile semiconductor memory device does not need a refresh process for rewriting the written information at a constant cycle, unlike the volatile semiconductor memory device, even if power is not supplied to the nonvolatile semiconductor memory device, The written state is maintained.
  • FIG. 1 shows a memory cell array of a nonvolatile semiconductor memory device according to a conventional example.
  • FIG. 2 is a diagram for explaining writing to the nonvolatile semiconductor memory device of FIG.
  • a plurality of memory cells MC each having a memory cell transistor MT and a selection transistor ST are arranged in a matrix.
  • the memory cell transistor MT and the selection transistor ST are NMOS transistors.
  • the memory cell transistor MT is formed by sequentially stacking a tunnel insulating film TI, a floating gate FG, and a control gate CG on the substrate SUB.
  • the select transistor ST is formed by stacking a gate insulating film GI and a select gate SG on the substrate SUB.
  • FIG. 1 and FIG. 2 show the voltage of each signal line when writing is performed to the selected cell MC (SELECT) in the erased state in the memory cell array.
  • the write selection voltage 6V is applied to the control gate CG of the memory cell transistor MT of the selected cell MC (SELECT) by the first word line WL1.
  • the voltage Vcc is applied to the select gate SG of the select transistor ST of the selected cell MC (SELECT) by the second word line WL2.
  • a voltage of 5.5 V is applied to the source of the memory cell transistor MT of the selected cell MC (SELECT) through the source line SL.
  • the drain of the selection transistor ST of the selection cell MC (SELECT) is grounded by the bit line BL.
  • a source line SL connected to the source of the memory cell transistor MT of the selected cell MC (SELECT) and a non-selected cell MC (SL) whose sources are commonly connected are arranged.
  • the non-selected cell MC (SL) is in a write state
  • the floating gate FG of the memory cell transistor MT of the non-selected cell MC (SL) is in a state where electrons are injected.
  • control gate CG of the memory cell transistor MT of the unselected cell MC is commonly connected to the control gate CG of the memory cell transistor MT of the selected cell MC (SELECT). Absent.
  • the control gate CG of the non-selected cell MC (SL) is connected to the first word line WL1 different from the line connected to the selected cell MC (SELECT) .
  • the select gate SG of the selection transistor ST of the non-selected cell MC is connected to a second word line WL2 different from the line connected to the selected cell MC (SELECT) .
  • the control gate CG of the memory cell transistor MT of the non-selected cell MC (SL) is grounded by the first word line WL1.
  • the select gate SG of the select transistor ST of the non-selected cell MC (SL) is grounded by the second word line WL2. Further, the drain of the selection transistor ST of the non-selected cell MC (SL) is grounded by the bit line BL.
  • the voltage Vcc is applied to the bit line BL of the memory cell in the column adjacent to the selected cell MC (SELECT) .
  • the memory cell transistor MT of the unselected cell MC (SL) commonly connected to the source line SL has the control gate CG grounded, and the source is positively connected by the source line SL. A voltage of 5.5V is applied.
  • a high negative voltage is applied to the surface of the substrate SUB near the gate by the floating gate FG into which electrons e ⁇ are injected.
  • a high positive voltage is applied to the surface of the substrate SUB near the source by the source line SL.
  • the potential of the source diffusion layer is sufficiently higher than the gate potential.
  • the expansion of the depletion layer that tends to extend from the source diffusion layer is suppressed by the gate potential.
  • electron e ⁇ / hole h + pairs may be generated. Then, as shown in FIG. 3, some holes h + with sufficient energy may become hot holes and be trapped by the tunnel insulating film TI across the potential energy barrier.
  • a defect may occur in which the unselected cell MC (SL) changes from the erased state to the written state.
  • a technique for preventing a failure from occurring in the storage state of an unselected cell is disclosed.
  • a nonvolatile semiconductor memory device including a memory cell having a memory cell transistor and a selection transistor a method for preventing the storage state of a non-selected cell from changing at the time of writing to the selected cell is still disclosed.
  • a selection transistor that is an NMOS transistor and a memory cell transistor that is an NMOS transistor connected to the selection transistor are provided.
  • a memory cell array having a plurality of memory cells arranged in a matrix, and a first word line extending in the row direction commonly connecting the control gates of the plurality of memory cell transistors existing in the same row, A second word line extending in the row direction commonly connecting select gates of the plurality of selection transistors existing in a row, and sources of the plurality of memory cell transistors existing in two adjacent rows or two columns.
  • the source line connected to the source of the memory cell transistor of the selected memory cell is connected in common, and the source of the memory cell transistor of the selected memory cell is connected.
  • a positive voltage is applied to the control gates of the memory cell transistors of the memory cells that are not commonly connected to the first word line connected to the control gate.
  • a selection transistor that is an NMOS transistor and a memory cell that is an NMOS transistor connected to the selection transistor
  • a second word line extending in the row direction commonly connecting select gates of the plurality of selection transistors present in the same row, and a plurality of the memory cell transistors existing in two rows or two columns adjacent to each other
  • the source line and the source to be connected are connected in common, and the first word line connected to the control gate of the memory transistor of the selected memory cell is not commonly connected to the control gate.
  • a positive voltage is applied to the control
  • a change in the storage state of the non-selected cell is prevented when writing to the selected cell.
  • FIG. 2 is a diagram for explaining writing to the memory cell array of FIG. 1. It is a figure from which an electron escapes from the floating gate of a non-selected cell. It is a figure by which an electron is inject
  • 1 is a circuit diagram illustrating a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. It is a figure explaining a 1st row decoder. It is a figure explaining a positive voltage generation circuit.
  • 1 is a plan view showing a memory cell array of a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. 1 is a plan view showing a memory cell array of a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 9 is a sectional view taken along the line BB ′ of FIG.
  • FIG. 9 is a cross-sectional view taken along the line CC ′ of FIG.
  • 3 is a time chart illustrating a writing method of the nonvolatile semiconductor memory device according to the first embodiment. It is a circuit diagram which shows the non-volatile semiconductor memory device of 2nd Embodiment.
  • FIG. 6 is a process cross-sectional view (part 1) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment; FIG.
  • FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment
  • FIG. 9 is a process cross-sectional view (part 3) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment
  • FIG. 9 is a process cross-sectional view (part 4) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment
  • FIG. 9 is a process cross-sectional view (part 5) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment
  • FIG. 6 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the nonvolatile semiconductor memory device in the first embodiment.
  • FIG. 5 is a circuit diagram showing the nonvolatile semiconductor memory device of this embodiment.
  • a memory cell MC is formed by a select transistor ST and a memory cell transistor MT connected to the select transistor ST.
  • the source of the selection transistor ST is connected to the drain of the memory cell transistor MT. More specifically, the source of the selection transistor ST and the drain of the memory cell transistor MT are integrally formed by one impurity diffusion layer.
  • the memory cell transistor MT and the selection transistor ST are NMOS transistors.
  • the plurality of memory cells MC are arranged in a matrix.
  • a memory cell array 10 is formed by a plurality of memory cells MC arranged in a matrix.
  • the memory cell array 10 has a first word line WL1 extending in the row direction commonly connecting control gates of a plurality of memory cell transistors MT existing in the same row.
  • the first word line WL1 is connected to the first row decoder Dr1.
  • the first row decoder Dr1 is for controlling the potentials of the plurality of first word lines WL1 that commonly connect the control gates of the memory cell transistors MT.
  • the memory cell array 10 includes a second word line WL2 extending in the row direction for commonly connecting select gates of a plurality of select transistors ST existing in the same row.
  • the memory cell array 10 has a bit line BL extending in the column direction commonly connecting the drains of a plurality of select transistors ST present in the same column.
  • the first word line WL1 and the second word line WL2 are provided so as to intersect the bit line BL.
  • the first word line WL1 and the second word line WL2 are provided in parallel.
  • the nonvolatile semiconductor memory device of this embodiment includes a plurality of sets of the first word lines WL1 and the second word lines WL2 extending in the row direction and a plurality of bit lines BL extending in the column direction.
  • the memory cell MC is disposed at the intersection of each set of the first word line WL1 and the second word line WL2 and the bit line BL.
  • the memory cell array 10 has a source line SL for commonly connecting the sources of a plurality of memory cell transistors MT existing in two adjacent rows.
  • the source line SL extends in the row direction by commonly connecting the sources of a plurality of memory cell transistors MT existing in the same row.
  • a plurality of memory cells MCn are arranged in the nth row of the memory cell array 10.
  • a plurality of memory cells MCn + 1 are arranged in the n + 1th row of the memory cell array 10.
  • a plurality of memory cells MC n + 2 are arranged in the ( n + 2) th row of the memory cell array 10.
  • a plurality of memory cells MC n + 3 are arranged in the ( n + 3) th row of the memory cell array 10.
  • a plurality of memory cells MC n + m are arranged in the ( n + m) th row of the memory cell array 10.
  • the source of the memory cell transistor MT of the n- th row memory cell MC n and the source of the memory cell transistor MT of the n + 1-th row memory cell MC n + 1 are connected by a common source line SL.
  • the source of the memory cell transistor MT of the memory cell MC n + 2 in the n + 2 row and the source of the memory cell transistor MT of the memory cell MC n + 3 in the n + 3 row are connected by a common source line SL. Yes.
  • the source line SL and the bit line BL are provided so as to intersect.
  • the nonvolatile semiconductor memory device of this embodiment prevents a change in the storage state of a non-selected cell that is not selected for writing when writing to a memory cell selected for writing.
  • the memory cell MC (SELECT) is selected as the memory cell to be written.
  • the memory cell MC (SELECT) selected for writing is hereinafter also referred to as a selected cell MC (SELECT) .
  • the source line SL connected to the source of the memory cell transistors MT of the selected cell MC (SELECT)
  • the write voltage Vsl is applied.
  • non-selected cells MC SL
  • non-selected cells MC that are not selected for writing are connected as source cells SL connected to the source of the memory cell transistor MT of the selected cell MC (SELECT).
  • SELECT the source of the memory cell transistor MT of the selected cell MC
  • ADJACENT There is a selected cell MC (ADJACENT) .
  • the memory cell transistor MT of the non-selected cells MC (SL), the first word line WL1 and the control gate to be connected to the control gate of the memory cell transistors MT of the selected cell MC (SELECT) is not commonly connected.
  • the memory cell transistor MT of the non-selected cell MC is commonly connected to the first word line WL1 connected to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) .
  • a write selection voltage which is a positive voltage is applied to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) , and the memory cell transistor MT is turned on. .
  • the write selection voltage is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (ADJACENT) by the same first word line WL1.
  • the source line SL connected to the source of the memory cell transistor MT of the selected cell MC (SELECT) and the non-selected cell MC (SL) connected in common are connected. Similarly, changes in the memory state are prevented.
  • the nonvolatile semiconductor memory device of this embodiment has a positive voltage generation circuit ViG for applying a positive voltage Vi to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) .
  • the nonvolatile semiconductor memory device of this embodiment has a control circuit CC to which the positive voltage Vi generated by the positive voltage generation circuit ViG is supplied.
  • the positive voltage generation circuit ViG supplies the generated positive voltage Vi to the first row decoder Dr1 via the control circuit CC.
  • the timing at which the positive voltage Vi is supplied to the first row decoder Dr1 by the positive voltage generation circuit ViG is controlled by the control circuit CC.
  • the first row decoder Dr1 applies the positive voltage Vi supplied from the positive voltage generation circuit ViG to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) via the first word line WL1. .
  • the selection transistor ST of the non-selected cell MC (SL) is turned off.
  • the selection transistor ST even if the memory cell transistor MT of the non-selected cell MC (SL) to which the positive voltage Vi is applied is turned on, writing to the memory cell transistor MT is prevented. .
  • the positive voltage Vi applied to the control gate of the memory cell transistor MT which is an NMOS transistor is a voltage in a direction in which an inversion layer is generated on the silicon surface below the control gate with respect to the well (see reference numeral 26 in FIG. 9).
  • the value of the positive voltage Vi when not less than the threshold value for the memory cell transistors MT of the memory cells MC in the erased state to the ON state, the selected cell MC (SELECT) is written, the non-selected cells MC (SL) Is preferable for sufficiently preventing the generation of electron e--hole h + pairs due to band-to-band tunneling.
  • the value of the positive voltage Vi may be the value of the power supply voltage Vcc.
  • the power supply voltage Vcc is supplied to the control circuit CC without using the positive voltage generation circuit, and the power supply voltage Vcc is supplied from the control circuit CC to the first row decoder Dr1.
  • the value of the positive voltage Vi may be a value of a verification voltage used for verifying the write state of the memory cell transistor MT in which the write has been performed.
  • the potential of the first word line WL1 is set to the verification voltage (verification voltage) by the first row decoder Dr1 without using the positive voltage generation circuit and the control circuit CC.
  • the first row decoder Dr1 has a multi-stage inverter.
  • the final-stage inverter Inv-F is connected to the first word line WL1.
  • FIG. 6 shows only the final-stage inverter Inv-F connected to one first word line WL1, but actually, the final-stage inverter Inv-F connected to each first word line WL1 is shown.
  • An inverter Inv-F is arranged.
  • the write selection voltage Vpp is applied to one end of the final stage inverter Inv-F. Further, the positive voltage Vi or 0 V (ground) is applied to the other end of the inverter Inv-F at the final stage by the control circuit CC.
  • the control circuit CC supplies a positive voltage Vi or 0 V to the other end of each final stage inverter Inv-F.
  • the final-stage inverter Inv-F is connected to the final-stage inverter Inv-F via the node A.
  • the inverter Inv-preF outputs a low-level signal via the node A to the final-stage inverter Inv-F connected to the selected cell MC selected for writing.
  • the inverter Inv-preF outputs a high-level signal via the node A to the final-stage inverter Inv-F connected to the unselected cell MC that is not selected for writing.
  • the final-stage inverter Inv-F to which a low level signal is input from the node A, sets the potential of the first word line WL1 to be connected to the write selection voltage Vpp.
  • the final-stage inverter Inv-F that receives a high-level signal from the node A sets the potential of the first word line WL1 to be connected to the positive voltage Vi or 0 V (ground).
  • the inverter Inv-F in the final stage switches the potential of the first word line WL1 to the write selection voltage Vpp, the positive voltage Vi, or 0V.
  • the write selection voltage Vpp is applied to the control gate CG of the memory cell transistor MT of the selected cell MC selected for writing.
  • a positive voltage Vi or 0 V is applied to the control gate CG of the memory cell transistor MT of the unselected cell MC that is not selected for writing.
  • FIG. 7 is a diagram for explaining the positive voltage generation circuit ViG.
  • the positive voltage generation circuit ViG includes resistors R1 and R2 that divide the input write selection voltage Vpp, PMOS transistors MP1 and MP2, and NMOS transistors MN1 to MN3.
  • the positive voltage generation circuit ViG outputs a positive voltage Vi.
  • the input write selection voltage Vpp is divided by the dividing resistors R1 and R2, and the reference potential Vdiv is determined.
  • the reference potential Vdiv determines the gate voltage Vgs (MP1) of the PMOS transistor MP1.
  • the PMOS transistor MP1 supplies a drain current Ids (MP1) corresponding to the gate voltage Vgs (MP1) to the NMOS transistors MN1 and MN2.
  • the NMOS transistors MN1 and MN2 generate the gate voltage Vgs (MN3) of the NMOS transistor MN3 determined by the drain current Ids (MP1).
  • the NMOS transistor MN3 is supplied with the drain current Ids (MN3) determined by the gate voltage Vgs (MN3) from the PMOS transistor MP2.
  • the PMOS transistor MP2 outputs its gate voltage Vgs (MP2) determined by the drain current Ids (MN3) as a positive voltage Vi.
  • the positive voltage Vi generated by the positive voltage generation circuit ViG is supplied to the first row decoder Dr1 via the control circuit CC.
  • control circuit CC will be described in further detail below.
  • the value of the voltage supplied to the first row decoder Dr1 at the time of writing to the selected cell differs depending on the type of the memory cell MC connected to the inverter Inv-F at the final stage for supplying power.
  • the control circuit CC supplies the positive voltage Vi to the final-stage inverter Inv-F.
  • control circuit CC supplies the positive voltage Vi to the final stage inverter Inv-F.
  • control circuit CC supplies 0 V to the final stage inverter Inv-F.
  • the first row decoder Dr1 is formed by a high voltage circuit (high voltage circuit).
  • a high voltage circuit is a circuit having a relatively low operating speed and a relatively high breakdown voltage.
  • a gate insulating film (not shown) of a transistor (not shown) of the high voltage circuit is formed relatively thick in order to ensure a sufficient breakdown voltage. For this reason, the operation speed of the transistor of the high voltage circuit is lower than that of the transistor of the low voltage circuit.
  • the high voltage circuit is used for the first row decoder Dr1 because the first word decoder 1 is used when information is written in the memory cell transistor MT or when information written in the memory cell transistor MT is erased. This is because a high voltage needs to be applied to the line WL1.
  • the plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST are connected to the second row decoder Dr2.
  • the second row decoder Dr2 is for controlling the potentials of the plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST.
  • the second row decoder Dr2 is formed by a low voltage circuit (low withstand voltage circuit). The reason why the low voltage circuit is used for the second row decoder Dr2 in this embodiment is that it is not necessary to apply a high voltage to the select gate of the select transistor ST, but it is important to operate the select transistor ST at high speed. This is because of this. In the present embodiment, since a low voltage circuit is used for the second row decoder 18, the select transistor ST can be operated at a relatively high speed, and thus a non-volatile semiconductor memory device having a high read speed is provided. Is possible.
  • a plurality of bit lines BL commonly connecting the drains of the selection transistors ST are connected to the column decoder Dc.
  • the column decoder Dc is for controlling the potentials of a plurality of bit lines BL that commonly connect the drains of the selection transistors ST.
  • a sense amplifier SA for detecting a current flowing through the bit line BL is connected to the column decoder Dc.
  • the column decoder Dc is formed by a low voltage circuit that operates at a relatively low voltage.
  • the low voltage circuit is a circuit that can operate at high speed while having a relatively low withstand voltage.
  • a gate insulating film (not shown) of a transistor (not shown) of the low voltage circuit is formed relatively thin.
  • the transistors of the low voltage circuit used in the column decoder Dc can operate at a relatively high speed.
  • the reason why the low voltage circuit is used for the column decoder Dc in the present embodiment is that it is not necessary to apply a high voltage to the drain of the selection transistor ST, while the selection transistor is read when information written in the memory cell transistor MT is read. This is because it is necessary to operate the ST at high speed.
  • the select transistor ST since a low voltage circuit is used for the column decoder Dc, the select transistor ST can be operated at a relatively high speed, and as a result, it is possible to provide a nonvolatile semiconductor memory device with a high read speed. Become.
  • a plurality of source lines SL that commonly connect the sources of the memory cell transistors MT are connected to the third row decoder Dr3.
  • the third row decoder Dr3 is for controlling the potentials of the plurality of source lines SL that commonly connect the sources of the memory cell transistors MT.
  • the third row decoder Dr3 is formed by a high voltage circuit (high voltage circuit). The reason why the high voltage circuit is used for the third row decoder Dr3 in the present embodiment is that a high voltage needs to be applied to the source line SL when information is written to the memory cell transistor MT. As will be described later, when reading information written in the memory cell transistor MT, the source line SL is always grounded.
  • FIG. 8 is a plan view of the memory cell array of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG. 10 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 11 is a sectional view taken along the line CC ′ of FIG.
  • An element isolation region 22 that defines an element region 21 is formed in the semiconductor substrate 20.
  • the semiconductor substrate 20 for example, a P-type silicon substrate is used.
  • the element isolation region 22 is formed by, for example, an STI (Shallow Trench Isolation) method.
  • N-type buried diffusion layer 24 is formed in the semiconductor substrate 20 on which the element isolation region 22 is formed.
  • the upper portion of the N type buried diffusion layer 24 is a P type well 26.
  • a floating gate 30a is formed on the semiconductor substrate 20 via a tunnel insulating film 28a.
  • the floating gate 30 a is electrically isolated for each element region 21.
  • a control gate 34a is formed on the floating gate 30a via an insulating film 32a.
  • the control gates 34a of the memory cell transistors MT existing in the same row are commonly connected.
  • the first word line WL1 that commonly connects the control gates 34a via the insulating film 32 is formed on the floating gate 30.
  • a select gate 30b of the select transistor ST is formed on the semiconductor substrate 20 in parallel with the floating gate 30a.
  • the select gates 30b of the select transistors ST existing in the same row are connected in common.
  • the second word line WL2 that commonly connects the select gates 30b is formed on the semiconductor substrate 20 via the gate insulating film 28b.
  • the thickness of the gate insulating film 28b of the selection transistor ST is equal to the thickness of the tunnel insulating film 28a of the memory cell transistor MT.
  • a polysilicon layer 34b is formed on the select gate 30b via an insulating film 32b.
  • N-type impurity diffusion layers 36a, 36b, and 36c are formed in the semiconductor substrate 20 on both sides of the floating gate 30a and in the semiconductor substrate 20 on both sides of the select gate 30b.
  • the impurity diffusion layer 36b that forms the drain of the memory cell transistor MT and the impurity diffusion layer 36b that forms the source of the selection transistor ST are formed of the same impurity diffusion layer 36b.
  • a sidewall insulating film 37 is formed on the side wall portion of the stacked body having the floating gate 30a and the control gate 34a.
  • a sidewall insulating film 37 is formed on the side wall portion of the stacked body having the select gate 30b and the polysilicon layer 34b.
  • silicide layers 38a to 38d made of, for example, cobalt silicide are respectively provided. Is formed.
  • the silicide layer 38a on the source electrode 36a functions as a source electrode.
  • the silicide layer 38c on the drain electrode 36c functions as a drain electrode.
  • the memory cell transistor MT having the floating gate 30a, the control gate 34a, and the source / drain diffusion layers 36a and 36b is formed.
  • a select transistor ST having a select gate 30b and source / drain diffusion layers 36b and 36c is formed.
  • the selection transistor ST is an NMOS transistor.
  • an NMOS transistor having a higher operation speed than the PMOS transistor is used as the selection transistor, which can contribute to an improvement in the operation speed.
  • an interlayer insulating film 40 formed of a silicon nitride film (not shown) and a silicon oxide film (not shown) is formed on the semiconductor substrate 20 on which the memory cell transistor MT and the select transistor ST are formed.
  • contact holes 42 reaching the source electrode 38a and the drain electrode 38b are formed.
  • a conductor plug 44 made of, for example, tungsten is embedded in the contact hole 42.
  • a wiring (first metal wiring layer) 46 is formed on the interlayer insulating film 40 in which the conductor plugs 44 are embedded.
  • An interlayer insulating film 48 is formed on the interlayer insulating film 40 on which the wiring 46 is formed.
  • a contact hole 50 reaching the wiring 46 is formed in the interlayer insulating film 48.
  • a conductor plug 52 made of, for example, tungsten is embedded in the contact hole 50.
  • a wiring (second metal wiring layer) 54 is formed on the interlayer insulating film 48 in which the conductor plug 52 is embedded.
  • An interlayer insulating film 56 is formed on the interlayer insulating film 48 on which the wiring 54 is formed.
  • a conductor plug 60 made of, for example, tungsten is embedded in the contact hole 58.
  • a wiring (third metal wiring layer) 62 is formed on the interlayer insulating film 56 in which the conductor plug 60 is embedded.
  • the memory cell array 10 (see FIG. 5) of the nonvolatile semiconductor memory device according to the present embodiment is formed.
  • FIG. 12 is a diagram illustrating a writing method, a reading method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • F indicates floating.
  • the parentheses indicate the potential of the non-selected line.
  • the address of the memory cell (selected cell) MC (SELECT) to be selected is determined.
  • the potential of the second word line WL2 (SELECT) connected to the selected cell MC (SELECT ) is set to Vcc (first potential) by the second row decoder Dr2.
  • the potential of the second word line WL2 other than the selected second word line WL2 (SELECT) is set to 0 V (grounded) by the second row decoder Dr2. ).
  • the potential of the selected bit line BL (SELECT) connected to the drain of the selection transistor ST of the selected cell MC (SELECT) is set to 0 V (ground) by the column decoder Dc.
  • the potentials of the non-selected bit lines BL other than the selected bit line BL are set to Vcc (second potential) by the column decoder Dc.
  • the potential of the first word line WL1 (SELECT) connected to the selected cell MC (SELECT) is set to the positive voltage Vi by the first row decoder Dr1. Further, the potential of the first word line WL1 (ADJACENT) (adjacent WL1) connected to the non-selected cell MC (SL) is set to the positive voltage Vi by the first row decoder Dr1.
  • the final next stage inverter Inv-preF in the first row decoder Dr1 in the write selection standby state always outputs a high level signal to the final stage inverter Inv-F via the node A. Therefore, when the control circuit CC outputs the positive voltage Vi to the first row decoder Dr1 in the write selection standby state, the final-stage inverter Inv-F causes the first word lines WL1 (SELECT) and WL1 (ADJACENT ) Is a positive voltage Vi.
  • the positive voltage Vi is applied by the first row decoder Dr1 to the control gates of the memory cell transistors MT of the selected cell MC (SELECT) and the non-selected cell MC (SL) .
  • the potential of the first word line WL1 connected to the other non-selected cells MC is set to 0 V by the first row decoder Dr1.
  • the potential of the first word line WL1 (SELECT) connected to the selected cell MC (SELECT ) is set to the write selection voltage Vpp (third potential) by the first row decoder Dr1.
  • Vpp write selection voltage
  • the potential of the selected first word line WL1 (SELECT) is higher than the potential of a selected source line SL (SELECT) described later.
  • the potential of the first word line WL1 (ADJACENT) connected to the non-selected cell MC (SL) remains the positive voltage Vi.
  • the potential of the source line SL (SELECT) connected to the selected cell MC is set to the write voltage Vsl by the third row decoder Dr3.
  • the write voltage Vsl can be set to, for example, 5.5V.
  • the potentials of the source lines SL other than the selected source line SL (SELECT) that is, the potentials of the unselected source lines SL are set to 0 V (ground).
  • the write voltage Vsl is applied to the memory cell transistors MT of the selected cell MC (SELECT) Is written.
  • the positive voltage Vi is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) for at least a predetermined time by the first row decoder Dr1.
  • the positive voltage Vi is applied at least 10 nsec before the application of the write voltage Vsl.
  • the selected cell MC (SELECT) When the selected cell MC (SELECT) is written, the memory state of the non-selected cell MC (SL) changes. It is preferable to prevent this. In this way, even when the write voltage Vsl rises, hot holes are reliably prevented from being captured by the tunnel insulating film TI with respect to the non-selected cell MC (SL) .
  • the time T1 between the start time of application of the positive voltage Vi and the start time of application of the write voltage Vsl is preferably 10 nsec to 1 ⁇ sec.
  • the positive voltage Vi may be applied for at least 10 nsec after the end of application of the write voltage Vsl.
  • the positive voltage Vi is applied between the bands in the unselected cell MC (SL) . This is preferable for preventing generation of electron e ⁇ / hole h + pairs due to tunneling. In this way, even when the write voltage Vsl falls, hot holes are reliably prevented from being trapped by the tunnel insulating film TI with respect to the non-selected cells MC (SL) .
  • the time T2 between the end of application of the positive voltage Vi and the end of application of the write voltage Vsl is preferably 10 nsec to 1 ⁇ sec.
  • the memory state is prevented from changing for the selected source line SL (SELECT) and the non-selected cell MC (SL) whose sources are connected in common. .
  • a positive voltage Vi is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) .
  • the memory cell transistor MT may be turned on.
  • the second word line WL2 potential of the non-selected and 0V since the selection transistors ST of the non-selected cells MC (SL) is in the off state, the memory cell transistor MT of the non-selected cells MC (SL) Is prevented from being written to.
  • each memory cell MC existing in the same row as the non-selected cells MC n and MC n + 1 not selected for writing, the potential of the source line SL to be connected is set to 0 V and the first connected memory cell MC is connected.
  • the potential of one word line WL1 is also set to 0V. Therefore, in these non-selected cells, there is no possibility of generating electron e--hole h + pairs due to band-to-band tunneling when writing to the selected cell MC (SELECT) . There is no fear of being captured by
  • the potential of each part is set as follows. That is, the potential of the bit line BL connected to the memory cell MCn to be selected is set to Vcc. On the other hand, the potentials of the bit lines BL other than the selected bit line are set to 0V. The potentials of the source lines SL are all 0V. The potential of the first word line WL1 is always Vcc during read standby. The potential of the second word line WL2 connected to the memory cell MCn to be selected is set to Vcc. On the other hand, the potentials of the second word lines WL2 other than the selected second word line WL2 are set to 0V. The potentials of the well Well (see reference numeral 26 in FIG.
  • the potential of the bit line BL is Information written in the memory cell transistor MT can be read only by controlling the potential of the second word line WL2.
  • the column decoder Dc for controlling the potential of the bit line BL is formed by the low voltage circuit as described above, the bit line BL is controlled at high speed.
  • the second row decoder Dr2 for controlling the potential of the second word line WL2 is formed by the low voltage circuit as described above, the second word line WL2 is controlled at high speed. Therefore, according to the present embodiment, information written in the memory cell transistor MT can be read at high speed.
  • the potential of each part is set as follows. That is, the potentials of the bit lines BL are all floating. The potentials of the source lines SL are all floating.
  • the potential of the first word line WL1 is set to, for example, ⁇ 9 V by the first row decoder Dr1.
  • the potential of the second word line WL2 is all floated by the second row decoder Dr2.
  • the potential of the well Well (see reference numeral 26 in FIG. 9) is, for example, + 9V.
  • nonvolatile semiconductor memory device of this embodiment it is possible to reliably prevent the storage state of the non-selected cell MC (SL) from changing when the selected cell MC (SELECT) is written.
  • the column decoder Dc for controlling the potential of the bit line BL that commonly connects the drains 36c of the selection transistors ST is formed by a low voltage circuit capable of high-speed operation.
  • the second row decoder Dr2 for controlling the potential of the second word line WL2 that commonly connects the select gates 30b of the select transistors ST is formed by a low voltage circuit capable of high speed operation.
  • the source line SL commonly connecting the sources 36a of the memory cell transistors MT is controlled by the column decoder Dc.
  • the bit line BL, the second word line WL2, and the source line can be controlled at high speed. That is, the information written in the memory cell transistor MT can be read at high speed.
  • the selection transistor ST is formed of an NMOS transistor, it is possible to contribute to an increase in operation speed as compared with the case where the selection transistor is formed of a PMOS transistor.
  • the areas of the memory cell array 10 can be reduced, and the nonvolatile semiconductor This can contribute to downsizing of the storage device.
  • the structure of the third row decoder Dr3 is simplified.
  • FIG. 14 is a circuit diagram showing the nonvolatile semiconductor memory device of this embodiment.
  • a memory cell MC is formed by a select transistor ST and a memory cell transistor MT connected to the select transistor ST.
  • the source of the selection transistor ST is connected to the drain of the memory cell transistor MT. More specifically, the source of the selection transistor ST and the drain of the memory cell transistor MT are integrally formed by one impurity diffusion layer.
  • the memory cell transistor MT and the selection transistor ST are NMOS transistors.
  • the plurality of memory cells MC are arranged in a matrix.
  • a memory cell array 10 is formed by a plurality of memory cells MC arranged in a matrix.
  • the memory cell array 10 has a first word line WL1 extending in the row direction commonly connecting control gates of a plurality of memory cell transistors MT existing in the same row.
  • the first word line WL1 is connected to the first row decoder Dr1.
  • the first row decoder Dr1 is for controlling the potentials of the plurality of first word lines WL1 that commonly connect the control gates of the memory cell transistors MT.
  • the memory cell array 10 includes a second word line WL2 extending in the row direction for commonly connecting select gates of a plurality of select transistors ST existing in the same row.
  • the memory cell array 10 has a bit line BL extending in the column direction commonly connecting the drains of a plurality of select transistors ST present in two adjacent columns. Further, the bit line BL commonly connects the drains of a plurality of memory cell transistors MT existing in the same column.
  • the memory cell array 10 has a source line SL that commonly connects sources of a plurality of memory cell transistors MT existing in two adjacent rows.
  • the source line SL extends in the column direction by commonly connecting sources of a plurality of memory cell transistors MT existing in two adjacent columns.
  • the source line SL commonly connects the sources of a plurality of memory cell transistors MT existing in the same column.
  • the source line SL and the bit line BL are alternately provided.
  • the source line SL and the bit line BL are provided in parallel.
  • the first word line WL1 and the second word line WL2 are provided so as to intersect the source line SL and the bit line BL.
  • the first word line WL1 and the second word line WL2 are provided in parallel.
  • the nonvolatile semiconductor memory device of this embodiment includes a plurality of sets of first word lines WL1 and second word lines WL2 extending in the row direction, a plurality of bit lines BL extending in the column direction, and a plurality of bit lines BL.
  • the memory cell MC is disposed at the intersection of each set of the first word line WL1 and the second word line WL2 and the bit line BL.
  • the structure of the memory cell array 10 of the nonvolatile semiconductor memory device according to the present embodiment is the same as the structure shown in FIGS.
  • FIGS. 8 to 11 are appropriately referred to.
  • the nonvolatile semiconductor memory device of this embodiment prevents a change in the storage state of a non-selected cell that is not selected for writing when writing to a memory cell selected for writing.
  • the memory cell MC (SELECT) is selected as the memory cell to be written.
  • the memory cell MC (SELECT) selected for writing is hereinafter also referred to as a selected cell MC (SELECT) .
  • the source line SL connected to the source of the memory cell transistors MT of the selected cell MC (SELECT)
  • the write voltage Vsl is applied.
  • non-selected cells MC SL
  • non-selected cells MC SELECT
  • source cells SL connected to the source of the memory cell transistor MT of the selected cell MC (SELECT).
  • SELECT source of the memory cell transistor MT of the selected cell MC
  • the memory cell transistor MT of the unselected cell MC (SL) is not commonly connected to the first word line WL1 connected to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) .
  • the memory cell transistor MT of the non-selected cell MC is commonly connected to the first word line WL1 connected to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) .
  • a write selection voltage which is a positive voltage is applied to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) , and the memory cell transistor MT is turned on. Become.
  • the write selection voltage is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (ADJACENT) by the same first word line WL1.
  • the source line SL connected to the source of the memory cell transistor MT of the selected cell MC (SELECT) and the non-selected cell MC (SL) connected in common are connected. Similarly, changes in the memory state are prevented.
  • the nonvolatile semiconductor memory device of this embodiment has a positive voltage generation circuit ViG for applying a positive voltage Vi to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) .
  • the nonvolatile semiconductor memory device of this embodiment has a control circuit CC to which the positive voltage Vi generated by the positive voltage generation circuit ViG is supplied.
  • the positive voltage generation circuit ViG and the control circuit CC are the same as those in the first embodiment described above.
  • the positive voltage generation circuit ViG supplies the generated positive voltage Vi to the first row decoder Dr1 via the control circuit CC.
  • the timing at which the positive voltage Vi is supplied to the first row decoder Dr1 by the positive voltage generation circuit ViG is controlled by the control circuit CC.
  • the first row decoder Dr1 applies the positive voltage Vi supplied from the positive voltage generation circuit ViG to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) via the first word line WL1. .
  • the potential of the source diffusion layer becomes higher than the gate potential so that the electron e ⁇ / hole h + pair is generated by the band-to-band tunneling. It is prevented. Accordingly, generation of electron e ⁇ / hole h + pairs due to band-to-band tunneling is suppressed, and hot holes are prevented from being trapped in the tunnel insulating film TI. Therefore, compared to the case where 0 V is applied to the control gate of the memory cell transistor MT of the unselected cell MC (SL) as described in the description of the prior art, in this embodiment, the well (see reference numeral 26 in FIG. 9). As a result, the reverse bias voltage of the control gate of the non-selected cell MC (SL) increases.
  • the selection transistor ST of the non-selected cell MC (SL) is turned off.
  • the selection transistor ST even if the memory cell transistor MT of the non-selected cell MC (SL) to which the positive voltage Vi is applied is turned on, writing to the memory cell transistor MT is prevented. .
  • the positive voltage Vi applied to the control gate of the memory cell transistor MT which is an NMOS transistor is a voltage in a direction in which an inversion layer is generated on the silicon surface below the control gate with respect to the well (see reference numeral 26 in FIG. 9).
  • the value of the positive voltage Vi when not less than the threshold value for the memory cell transistors MT of the memory cells MC in the erased state to the ON state, the selected cell MC (SELECT) is written, the non-selected cells MC (SL) This is preferable for reliably preventing the memory state from changing.
  • the value of the positive voltage Vi is the value of the power supply voltage Vcc or the value of the verification voltage used for verifying the writing state of the memory cell transistor MT in which writing has been performed, as in the first embodiment described above. There may be.
  • the first row decoder Dr1 is formed by a high voltage circuit (high voltage circuit).
  • a high voltage circuit is a circuit having a relatively low operating speed and a relatively high breakdown voltage.
  • a gate insulating film (not shown) of a transistor (not shown) of the high voltage circuit is formed relatively thick in order to ensure a sufficient breakdown voltage. For this reason, the operation speed of the transistor of the high voltage circuit is lower than that of the transistor of the low voltage circuit.
  • the high voltage circuit is used for the first row decoder Dr1 because the first word decoder 1 is used when information is written in the memory cell transistor MT or when information written in the memory cell transistor MT is erased. This is because a high voltage needs to be applied to the line WL1.
  • the plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST are connected to the second row decoder Dr2.
  • the second row decoder Dr2 is for controlling the potentials of the plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST.
  • the second row decoder Dr2 is formed by a low voltage circuit (low withstand voltage circuit). The reason why the low voltage circuit is used for the second row decoder Dr2 in this embodiment is that it is not necessary to apply a high voltage to the select gate of the select transistor ST, but it is important to operate the select transistor ST at high speed. This is because of this. In the present embodiment, since a low voltage circuit is used for the second row decoder 18, the select transistor ST can be operated at a relatively high speed, and thus a non-volatile semiconductor memory device having a high read speed is provided. Is possible.
  • the plurality of bit lines BL commonly connecting the drains of the selection transistors ST are connected to the first column decoder Dc1.
  • the column decoder Dc1 is for controlling the potentials of a plurality of bit lines BL that commonly connect the drains of the selection transistors ST.
  • the column decoder Dc1 also controls the potentials of the plurality of source lines SL that commonly connect the sources of the memory cell transistors MT when reading the information written in the memory cell transistors MT.
  • a sense amplifier SA for detecting a current flowing through the bit line BL is connected to the column decoder Dc1.
  • the column decoder Dc1 is formed by a low voltage circuit (low withstand voltage circuit) that operates at a relatively low voltage.
  • the low voltage circuit is a circuit that can operate at high speed while having a relatively low withstand voltage.
  • a gate insulating film (not shown) of a transistor (not shown) of the low voltage circuit is formed relatively thin. For this reason, the transistors of the low voltage circuit used in the column decoder Dc1 can operate at a relatively high speed.
  • the reason why the low voltage circuit is used for the column decoder Dc1 in this embodiment is that it is not necessary to apply a high voltage to the drain of the selection transistor ST, while the selection transistor is read when information written in the memory cell transistor MT is read. This is because it is necessary to operate the ST at high speed.
  • the select transistor ST can be operated at a relatively high speed, and as a result, it is possible to provide a nonvolatile semiconductor memory device with a high read speed. Become.
  • the plurality of source lines SL that commonly connect the sources of the memory cell transistors MT are connected to both the first column decoder Dc1 and the second column decoder Dc2.
  • the second column decoder Dc2 is for controlling the potentials of the plurality of source lines SL that commonly connect the sources of the memory cell transistors MT when writing information to the memory cell transistors MT.
  • the source line SL is controlled by the first column decoder Dc1.
  • the second column decoder Dc2 is formed by a high voltage circuit (high voltage circuit).
  • the reason why the high voltage circuit is used for the second column decoder Dc2 in this embodiment is that it is necessary to apply a high voltage to the source line SL when writing information to the memory cell transistor MT. As described above, when reading information written in the memory cell transistor MT, the source line SL is controlled by the first column decoder Dc1.
  • FIG. 15 is a diagram illustrating a writing method, a reading method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parenthesis indicates the potential of the non-selected line.
  • F indicates floating.
  • FIG. 16 is a circuit diagram illustrating the writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 17 is a time chart illustrating the writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the address of the memory cell (selected cell) MC (SELECT) to be selected is determined.
  • the second word line WL2 connected to the selected cell MC (SELECT) (SELECT)
  • Vcc fourth potential
  • the potential of the second word line WL2 other than the selected second word line WL2 (SELECT)
  • the potential of the unselected second word line WL2 is set to 0 V (grounded) by the second row decoder Dr2. ).
  • the potential of the selected bit line BL (SELECT) connected to the drain of the selection transistor ST of the selected cell MC (SELECT) is set to 0 V by the first column decoder Dc1.
  • bit line (adjacent bit line) BL (ADJACENT) connected to the drain of the selection transistor ST of the adjacent cell MC (ADJACENT) adjacent to the selected cell MC (SELECT) is set to Vcc by the first column decoder Dc1. Set to (fifth potential).
  • adjacent bit line BL ADJACENT
  • to the selected bit line BL SELECT
  • the selected cell MC SELECT
  • memory cell transistors connected to the source source line of MT of (selected source line) SL (SELECT) It is located on the first side and is adjacent to the selected source line SL (SELECT) .
  • the selected source line SL (SELECT) is located on the first side of the selected bit line BL (SELECT), is adjacent to the selected bit line BL (SELECT). Further, the potentials of the bit lines BL other than the selected bit line BL (SELECT) and the adjacent bit line BL (ADJACENT) are set to 0 V (ground) by the first column decoder Dc1.
  • the potentials of all the first word lines WL1 are set to the positive voltage Vi by the first row decoder Dr1.
  • the final next stage inverter Inv-preF in the first row decoder Dr1 in the write selection standby state always outputs a high level signal to the final stage inverter Inv-F via the node A. Therefore, when the control circuit CC outputs the positive voltage Vi to the first row decoder Dr1 in the write selection standby state, all final stage inverters Inv-F set the potentials of all the first word lines WL1.
  • the positive voltage Vi is the positive voltage Vi.
  • the positive voltage Vi is applied by the first row decoder Dr1 to the control gates of the memory cell transistors MT of the non-selected cell MC (SL) and the non-selected cell MC (ADJACENT) .
  • the positive voltage Vi is also applied to the control gate of the memory cell transistor MT of the selected cell MC (SELECT) by the first row decoder Dr1.
  • the potential of the first word line WL1 (SELECT) connected to the selected cell MC (SELECT) is changed by the first row decoder Dr1 to the write selection voltage Vpp (sixth potential) which is a positive potential.
  • Vpp sixteenth potential
  • the write selection voltage Vpp can be set to 9V, for example.
  • the potential of the selected first word line WL1 (SELECT) is higher than the potential of a selected source line SL (SELECT) described later.
  • the potential of the first word line WL1 other than the selected first word line WL1 (SELECT) that is, the potential of the unselected first word line WL1 remains the positive voltage Vi.
  • the positive voltage Vi is applied to the control gates of the memory cell transistors MT of all unselected cells MC (SL) . Therefore, the first row recorder Dr1 sets the potentials of all the first word lines WL1 other than the selected first word line WL1 (SELECT) to the positive voltage Vi. That is, the positive voltage Vi is applied to the control gates of all the select transistors ST not connected to the selected first word line WL1 (SELECT) , including memory cells other than the non-selected cells MC (SL). .
  • the potential of the source line SL (SELECT) connected to the memory cell MC to be selected is set to the write voltage Vsl by the second column decoder Dc2.
  • the write voltage Vsl can be set to, for example, 5.5V.
  • the potential of the source line SL other than the selected source line SL (SELECT) is set as the floating F.
  • the write voltage Vsl is applied to the source of the memory cell transistor MT of the selected cell MC (SELECT) for a predetermined time, and the memory cell transistor MT of the selected cell MC (SELECT) is applied. Is written.
  • the positive voltage Vi is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) for at least a predetermined time by the first row decoder Dr1.
  • the positive voltage Vi is applied at least 10 nsec before the application of the write voltage Vsl.
  • the selected cell MC SELECT
  • the memory state of the non-selected cell MC SL
  • the time T1 between the start time of application of the positive voltage Vi and the start time of application of the write voltage Vsl is preferably 10 nsec to 1 ⁇ sec.
  • the positive voltage Vi can be applied for at least 10 nsec after the end of application of the write voltage Vsl.
  • the selected cell MC SELECT
  • the electrons e ⁇ / holes due to interband tunneling are applied. It is preferable for preventing the generation of h + pairs. In this way, even when the write voltage Vsl falls, generation of electron e ⁇ / hole h + pairs due to band-to-band tunneling is suppressed, and hot holes are surely captured by the tunnel insulating film TI. Is prevented.
  • the time T2 between the end of application of the positive voltage Vi and the end of application of the write voltage Vsl is preferably 10 nsec to 1 ⁇ sec.
  • the memory state is prevented from changing for the selected source line SL (SELECT) and the non-selected cell MC (SL) whose sources are connected in common. .
  • a positive voltage Vi is applied to the control gate of the memory cell transistor MT of the non-selected cell MC (SL) .
  • the memory cell transistor MT may be turned on.
  • the selection transistor ST of the non-selected cell MC (SL) is in the off state by setting the potential of the non-selected second word line WL2 to 0 V, the memory cell transistor MT of the non-selected cell MC (SL) Is prevented from being written to.
  • the potential of the adjacent bit line BL (ADJACENT) is set to Vcc for the following reason.
  • the potential of the connected source line SL is floating, and the potential of the connected first word line WL1 is a positive potential.
  • Vpp or positive voltage Vi is set.
  • FIG. 18 is a circuit diagram illustrating the read method of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 19 is a time chart illustrating the read method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the address of the memory cell (selected cell) MC (SELECT) to be selected is determined.
  • the potential of the bit line (selected bit line) BL (SELECT) connected to the selected cell MC (SELECT) is set to Vcc by the first column decoder Dc1.
  • the potentials of the bit lines BL other than the selected bit line BL (SELECT) are made floating.
  • the potential of the source line (selected source line) SL (SELECT) connected to the selected cell MC (SELECT) is set to 0 V (ground) by the first column decoder Dc1. Note that the selected source line SL (SELECT) is located on the first side with respect to the selected bit line BL (SELECT) .
  • the potential of the source line (adjacent source line) SL (ADJACENT) connected to the memory cell (adjacent cell) MC (ADJACENT) adjacent to the selected cell MC (SELECT) is set to Vcc by the first column decoder Dc1. .
  • the adjacent source line SL (ADJACENT) is located on the second side opposite to the first side with respect to the selected bit line BL (SELECT) .
  • the drain of the selection transistor ST of the selected cell MC (SELECT) and the drain of the selection transistor ST of the adjacent cell MC (ADJACENT) are commonly connected by a selected bit line BL (SELECT) .
  • the potentials of the other source lines SL that is, the potentials of the source lines SL excluding the selected source line SL (SELECT) and the adjacent source line SL (SELECT) are floating. Further, the potentials of all the first word lines WL1 are always set to Vcc by the first row decoder Dr1 during the read standby. The potentials of the well Well (see reference numeral 26 in FIG. 9) are all 0V.
  • the selected bit line BL (SELECT) is connected to the sense amplifier SA.
  • the potential of the second word line WL2 (SELECT) connected to the selected cell MC (SELECT) is set to Vcc by the second row decoder Dr2.
  • the potentials of the plurality of second word lines WL2 excluding the selected second word line WL2 (SELECT) are set to 0 V by the second row decoder Dr2.
  • the memory cell transistors information MT of the selected cell MC (SELECT) is written, that is, in the case of the selected cell MC (SELECT) information of the memory cell transistor MT is "0"
  • the floating of the memory cell transistor MT Charges are accumulated in the gate 30a.
  • no current flows between the source diffusion layer 36a of the memory cell transistor MT and the drain diffusion layer 36c of the selection transistor ST, and the selected bit line (selected bit line) BL (SELECT) Current does not flow.
  • the potential of the selected bit line BL (SELECT) remains at Vcc.
  • the potential of the selected bit line BL (SELECT) is detected by the sense amplifier SA.
  • the potential of the selected bit line BL (SELECT) remains at Vcc, it is determined that the information of the memory cell transistor MT of the selected cell MC (SELECT) is “0” (see FIG. 19).
  • the potential of the first word line WL1 is always set to Vcc during read standby, the potential of the source line SL, the potential of the bit line BL, and the potential of the second word line WL2 are controlled. As a result, information written in the memory cell transistor MT can be read.
  • the first column decoder Dc1 for controlling the potential of the bit line BL is formed by the low voltage circuit as described above, the bit line BL is controlled at high speed. Further, when reading information written in the memory cell transistor MT, the potential of the source line SL is controlled by the first column decoder Dc1, and therefore the source line SL is also controlled at high speed.
  • the second row decoder Dr2 for controlling the potential of the second word line WL2 is formed by the low voltage circuit as described above, the second word line WL2 is also controlled at high speed. Therefore, according to the present embodiment, information written in the memory cell transistor MT of the selected cell MC (SELECT) can be read at high speed.
  • the source diffusion of the memory cell transistor MT is performed in the adjacent cell MC (ADJACENT) even though the adjacent cell MC (ADJACENT) is not selected.
  • An unintended current may flow between the layer 36a and the drain diffusion layer 36c of the selection transistor ST.
  • the selected cell MC regardless of whether or not current flows between the source diffusion layer 36a of the memory cell transistor MT and the drain diffusion layer 36c of the selection transistor ST, the selected bit line BL ( Current will flow through ( SELECT) .
  • the memory cell In the selected cell MC (SELECT) , even though no current flows between the source diffusion layer 36a of the memory cell transistor MT and the drain diffusion layer 36c of the selection transistor ST, in the adjacent cell MC (ADJACENT) , the memory cell When a current flows between the source diffusion layer 36a of the transistor MT and the drain diffusion layer 36c of the selection transistor ST, information on the memory cell transistor MT of the selection cell MC (SELECT) is erroneously determined.
  • the potential of the adjacent source line SL (ADJACENT) is set to Vcc.
  • an unintended current does not flow between the source diffusion layer 36a of the memory cell transistor MT and the drain diffusion layer 36c of the selection transistor ST.
  • the potential of each part is set as follows. That is, the potentials of the bit lines BL are all floating. The potentials of the source lines SL are all floating.
  • the potential of the first word line WL1 is set to, for example, ⁇ 9 V by the first row decoder Dr1.
  • the potential of the second word line WL2 is all floated by the second row decoder Dr2.
  • the potential of the well Well (see reference numeral 26 in FIG. 9) is, for example, + 9V.
  • nonvolatile semiconductor memory device of this embodiment it is possible to reliably prevent the storage state of the non-selected cell MC (SL) from changing when the selected cell MC (SELECT) is written.
  • the first column decoder Dc1 that controls the potential of the bit line BL that commonly connects the drains 36c of the selection transistors ST is formed by a low-voltage circuit capable of high-speed operation.
  • the second row decoder Dr2 for controlling the potential of the second word line WL2 that commonly connects the select gates 30b of the select transistors ST is formed by a low voltage circuit capable of high speed operation.
  • the source line SL commonly connecting the sources 36a of the memory cell transistors MT is controlled by the first column decoder Dc1.
  • the bit line BL, the second word line WL2, and the source line can be controlled at high speed. That is, the information written in the memory cell transistor MT can be read at high speed.
  • the selection transistor ST is formed of an NMOS transistor, it is possible to contribute to an increase in operating speed as compared with the case where the selection transistor is formed of a PMOS transistor.
  • the nonvolatile semiconductor memory device of each embodiment described above can be changed as appropriate without departing from the spirit of the present invention.
  • the above-described writing method of the nonvolatile semiconductor memory device is an example. If a positive voltage is applied to the control gate of the memory cell transistor MT of the non-selected memory cell (SL) along with the application of the write voltage Vsl, the order of operation of the potentials of other signal lines such as the first word line WL1. The writing may be performed by changing.
  • the nonvolatile semiconductor memory device of the second embodiment can be manufactured in the same manner.
  • FIGS. 29A, 29A, 30, 32, and 34 show the memory cell array region (core region) 2.
  • FIGS. 29A, 29A, 30, 32, and 34 correspond to the CC ′ cross section of FIG. 20 (a), 21 (a), 22 (a), 23 (a), 24 (a), 25 (a), 26 (a), 27 (a), and 28.
  • FIG. 29A, FIG. 29A, FIG. 30, FIG. 32 and FIG. 34 corresponds to the AA 'cross section of FIG. 20 (b), 21 (b), 22 (b), 23 (b), 24 (b), 25 (b), 26 (b), 27 (b), 28 FIG. 29B, FIG. 31, FIG. 33, and FIG. 35 show the peripheral circuit region 4.
  • 20 (b), 21 (b), 22 (b), 23 (b), 24 (b), 25 (b), 26 (b), 27 (b), 28 (B), FIG. 29 (b), FIG. 31, FIG. 33 and FIG. 35 the left side of the drawing shows the region 6 where the high voltage transistor is formed.
  • the left side of the region 6 where the high breakdown voltage transistor is formed shows the region 6N where the high breakdown voltage N channel transistor is formed, and the right side of the region 6 where the high breakdown voltage transistor is formed is the high breakdown voltage P channel.
  • a region 6P where a transistor is formed is shown. 20 (b), 21 (b), 22 (b), 23 (b), 24 (b), 25 (b), 26 (b), 27 (b), 28 (B), FIG. 29 (b), FIG. 31, FIG. 33, and FIG.
  • the left side of the paper 8 in the region 8 where the low voltage transistor is formed shows the region 8N where the low voltage N channel transistor is formed, and the right side of the paper 8 in the region 8 where the low voltage transistor is formed is the low voltage P channel.
  • a region 8P where a transistor is formed is shown.
  • the semiconductor substrate 20 is prepared.
  • a P-type silicon substrate is prepared as the semiconductor substrate 20.
  • thermal oxide film 64 having a film thickness of 15 nm is formed on the entire surface by, eg, thermal oxidation.
  • a silicon nitride film 66 having a thickness of 150 nm is formed on the entire surface by, eg, CVD.
  • a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.
  • an opening (not shown) is formed in the photoresist film by using a photolithography technique.
  • the opening is for patterning the silicon nitride film 66.
  • the silicon nitride film 66 is patterned using the photoresist film as a mask. Thereby, a hard mask 66 made of a silicon nitride film is formed.
  • the semiconductor substrate 20 is etched by dry etching using the hard mask 66 as a mask. As a result, a groove 68 is formed in the semiconductor substrate 20 (see FIG. 20).
  • the depth of the groove 68 formed in the semiconductor substrate 20 is, for example, 400 nm from the surface of the semiconductor substrate 20.
  • the exposed portion of the semiconductor substrate 20 is oxidized by a thermal oxidation method. As a result, a silicon oxide film (not shown) is formed on the exposed portion of the semiconductor substrate 20.
  • a 700 nm-thickness silicon oxide film 22 is formed on the entire surface by high-density plasma CVD.
  • the silicon oxide film 22 is polished by CMP (Chemical Mechanical Polishing) until the surface of the silicon nitride film 66 is exposed.
  • CMP Chemical Mechanical Polishing
  • the heat treatment conditions are, for example, 900 ° C. and 30 minutes in a nitrogen atmosphere.
  • the silicon nitride film 66 is removed by wet etching.
  • a sacrificial oxide film 69 is grown on the surface of the semiconductor substrate 20 by a thermal oxidation method.
  • an N type buried diffusion layer 24 is formed by deeply implanting an N type dopant impurity into the memory cell array region 2.
  • the upper part of the buried diffusion layer 24 becomes a P-type well 26.
  • an N-type buried diffusion layer 24 is formed also by deeply implanting an N-type dopant impurity in the region 6N where the high breakdown voltage N-channel transistor is formed.
  • an N-type buried diffusion layer 70 is formed in a frame shape in the region 6N where the high breakdown voltage N-channel transistor is formed.
  • the frame-shaped buried diffusion layer 70 is formed so as to extend from the surface of the semiconductor substrate 20 to the peripheral portion of the buried diffusion layer 24.
  • a region surrounded by the buried diffusion layer 24 and the buried diffusion layer 70 is a P-type well 72P.
  • an N-type well 72N is formed by introducing an N-type dopant impurity into the region 6P where the high breakdown voltage P-channel transistor is formed.
  • channel doping is performed on the region 6N where the high breakdown voltage N-channel transistor is formed and the region 6P where the high breakdown voltage P-channel transistor is formed (not shown).
  • the sacrificial oxide film 69 present on the surface of the semiconductor substrate 20 is removed by etching.
  • a 10 nm thick tunnel insulating film 28 is formed on the entire surface by thermal oxidation.
  • a 90 nm-thickness polysilicon film 30 is formed on the entire surface by, eg, CVD.
  • a polysilicon film doped with impurities is formed.
  • the polysilicon film 30 existing in the peripheral circuit region 4 is removed by etching.
  • an insulating film (ONO film) 32 formed by sequentially laminating a silicon oxide film, a silicon nitride film, and a silicon oxide film is formed on the entire surface.
  • the insulating film 32 is for insulating the floating gate 30a and the control gate 34a.
  • a P-type well 74P is formed by introducing a P-type dopant impurity into a region 8N where a low-voltage N-channel transistor is to be formed.
  • an N-type well 74N is formed by introducing an N-type dopant impurity into the region 8P where the low-voltage P-channel transistor is formed.
  • channel doping is performed on the region 8N where the low voltage N-channel transistor is formed and the region 8P where the low voltage P-channel transistor is formed (not shown).
  • the insulating film (ONO film) 32 existing in the peripheral circuit region 4 is removed by etching.
  • a gate insulating film 76 of, eg, a 15 nm-thickness is formed on the entire surface by thermal oxidation.
  • the gate insulating film 76 present in the region 8 where the low voltage transistor is formed is removed by wet etching.
  • a gate insulating film 78 of, eg, a 3 nm-thickness is formed on the entire surface by thermal oxidation.
  • a gate insulating film having a film thickness of 3 nm is formed in the region 8 where the low voltage transistor is formed.
  • the thickness of the gate insulating film 76 is, for example, about 16 nm.
  • a polysilicon film 34 of, eg, a 180 nm-thickness is formed on the entire surface by, eg, CVD.
  • an antireflection film 80 is formed on the entire surface.
  • the antireflection film 80, the polysilicon film 34, the insulating film 32, and the polysilicon film 30 are dry-etched using a photolithography technique.
  • a stacked body including the floating gate 30a formed of polysilicon and the control gate 34a formed of polysilicon is formed in the memory cell array region 2.
  • a stacked body having a select gate 30b made of polysilicon and a polysilicon film 34b is formed in the memory cell array region 2.
  • the polysilicon film 34b is removed by etching (not shown).
  • a silicon oxide film (FIG. 27) is formed on the sidewall portion of the floating gate 30a, the sidewall portion of the control gate 34a, the sidewall portion of the select gate 30b, and the sidewall portion of the polysilicon film 34b by thermal oxidation. (Not shown).
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the memory cell array region 2 is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • impurity diffusion layers 36a to 36c are formed in the semiconductor substrate 20 on both sides of the floating gate 30a and in the semiconductor substrate 20 on both sides of the select gate 30b. Thereafter, the photoresist film is peeled off.
  • the memory cell transistor MT having the floating gate 30a, the control gate 34a, and the source / drain diffusion layers 36a and 36b is formed. Further, the selection transistor ST having the control gate 30b and the source / drain diffusion layers 36b and 36c is formed.
  • a silicon oxide film 82 is formed on the sidewall portion of the floating gate 30a, the sidewall portion of the control gate 34b, the sidewall portion of the select gate 30b, and the sidewall portion of the polysilicon film 34b by thermal oxidation.
  • a 50 nm-thickness silicon nitride film 84 is formed by, eg, CVD.
  • the sidewall insulating film 84 formed from the silicon nitride film is formed by anisotropically etching the silicon nitride film 84 by dry etching. At this time, the antireflection film 80 is removed by etching.
  • the polysilicon film 34 in the region 6 where the high voltage transistor is formed and the region 8 where the low voltage transistor is formed are patterned.
  • the gate electrode 34c of the high breakdown voltage transistor formed of the polysilicon film 34 is formed.
  • the gate electrode 34d of the low voltage transistor formed of the polysilicon 34 is formed.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6N where the high voltage N channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type low-concentration diffusion layer 86 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high breakdown voltage N-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6P where the high voltage P channel transistor is to be formed is formed in the photoresist film.
  • a P-type dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type low-concentration diffusion layer 88 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high breakdown voltage P-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8N where the low-voltage N-channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type low-concentration diffusion layer 90 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage N-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8P where the low voltage P-channel transistor is to be formed is formed in the photoresist film.
  • a P-type dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type low-concentration diffusion layer 92 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage P-channel transistor. Thereafter, the photoresist film is peeled off.
  • a 100 nm-thickness silicon oxide film 93 is formed by, eg, CVD.
  • the silicon oxide film 93 is anisotropically etched by dry etching.
  • a sidewall insulating film 93 formed of a silicon oxide film is formed on the sidewall portion of the stacked body having the floating gate 30a and the control gate 34a (see FIG. 28).
  • a sidewall insulating film 93 made of a silicon oxide film is formed on the side wall portion of the stacked body having the select gate 30b and the polysilicon film 34b.
  • a sidewall insulating film 93 formed of a silicon oxide film is formed on the side wall portion of the gate electrode 34c.
  • a sidewall insulating film 93 formed of a silicon oxide film is formed on the side wall portion of the gate electrode 34d.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6N where the high voltage N channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type high concentration diffusion layer 94 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high breakdown voltage N-channel transistor.
  • the N-type low-concentration diffusion layer 86 and the N-type high-concentration diffusion layer 94 form an N-type source / drain diffusion layer 96 having an LDD structure.
  • a high breakdown voltage N-channel transistor 110N having the gate electrode 34c and the source / drain diffusion layer 96 is formed.
  • the high breakdown voltage N-channel transistor 110N is used in a high voltage circuit (high breakdown voltage circuit). Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6P where the high voltage P channel transistor is to be formed is formed in the photoresist film.
  • a P-type dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type high concentration diffusion layer 98 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high breakdown voltage P-channel transistor.
  • the P-type low-concentration diffusion layer 88 and the P-type high-concentration diffusion layer 98 form a P-type source / drain diffusion layer 100 having an LDD structure.
  • a high breakdown voltage P-channel transistor 110P having the gate electrode 34c and the source / drain diffusion layer 100 is formed.
  • the high breakdown voltage P-channel transistor 110P is used in a high voltage circuit (high breakdown voltage circuit). Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8N where the low-voltage N-channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type high concentration diffusion layer 102 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage N-channel transistor.
  • An N-type source / drain diffusion layer 104 having an LDD structure is formed by the N-type low-concentration diffusion layer 90 and the N-type high-concentration diffusion layer 102.
  • the low voltage N-channel transistor 112N having the gate electrode 34d and the source / drain diffusion layer 104 is formed.
  • the low voltage N-channel transistor 112N is used in a low voltage circuit. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8P where the low voltage P-channel transistor is to be formed is formed in the photoresist film.
  • a P-type dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type high concentration diffusion layer 106 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low voltage P-channel transistor.
  • the P-type low-concentration diffusion layer 92 and the P-type high-concentration diffusion layer 106 form a P-type source / drain diffusion layer 108 having an LDD structure.
  • the low voltage P-channel transistor 112P having the gate electrode 34d and the source / drain diffusion layer 108 is formed.
  • the low voltage P-channel transistor 112P is used in a low voltage circuit. Thereafter, the photoresist film is peeled off.
  • a cobalt film having a thickness of 10 nm is formed on the entire surface by, eg, sputtering.
  • heat treatment is performed to react silicon atoms on the surface of the semiconductor substrate 20 with cobalt atoms in the cobalt film. Further, the silicon atoms on the surface of the control gate 34a are reacted with the cobalt atoms in the cobalt film. Further, the silicon atoms on the surface of the polysilicon film 34b are reacted with the cobalt atoms in the cobalt film. Further, silicon atoms on the surfaces of the gate electrodes 34c and 34d are reacted with cobalt atoms in the cobalt film.
  • cobalt silicide films 38a and 38b are formed on the source / drain diffusion layers 36a and 36c (see FIG. 29).
  • a cobalt silicide film 38c is formed on the control gate 34a.
  • a cobalt silicide film 38d is formed on the polysilicon film 34b.
  • a cobalt silicide film 38e is formed on the source / drain diffusion layers 96, 100, 104, and 108.
  • a cobalt silicide film 38f is formed on the gate electrodes 34c and 34d.
  • the unreacted cobalt film is removed by etching.
  • the cobalt silicide film 38b formed on the drain diffusion layer 36c of the select transistor ST functions as a drain electrode.
  • the cobalt silicide film 38a formed on the source diffusion layer 36a of the memory cell transistor MT functions as a source electrode.
  • the cobalt silicide film 38e formed on the source / drain diffusion layers 96, 100 of the high voltage transistors 110N, 110P functions as a source / drain electrode.
  • the cobalt silicide film 38e formed on the source / drain diffusion layers 104 and 108 of the low voltage transistors 112N and 112P functions as a source / drain electrode.
  • a 100 nm-thickness silicon nitride film 114 is formed on the entire surface by, eg, CVD.
  • the silicon nitride film 114 functions as an etching stopper.
  • a 1.6 ⁇ m thick silicon oxide film 116 is formed on the entire surface by CVD.
  • the interlayer insulating film 40 formed of the silicon nitride film 114 and the silicon oxide film 116 is formed.
  • the surface of the interlayer insulating film 40 is planarized by CMP.
  • a contact hole 42 reaching the source / drain electrodes 38a and 38b, a contact hole 42 reaching the source / drain diffusion layer 38e, and a contact hole 42 reaching the cobalt silicide film 38f are formed by using a photolithography technique (FIG. 32, see FIG. 33).
  • a barrier layer (not shown) formed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 44 is formed on the entire surface by, eg, CVD.
  • the tungsten film 44 and the barrier film are polished by CMP until the surface of the interlayer insulating film 40 is exposed.
  • the conductor plug 44 made of, for example, tungsten is buried in the contact hole 42.
  • a laminated film 46 formed by sequentially laminating a Ti film, a TiN film, an Al film, a Ti film, and a TiN film is formed on the interlayer insulating film 40 in which the conductor plugs 44 are embedded, for example, by sputtering. .
  • the laminated film 46 is patterned using a photolithography technique. As a result, a wiring (first metal wiring layer) 46 formed from the laminated film is formed.
  • a 700 nm-thickness silicon oxide film 118 is formed by, for example, a high-density plasma CVD method.
  • a silicon oxide film 120 is formed by TEOSCVD.
  • the silicon oxide film 118 and the silicon oxide film 120 form an interlayer insulating film 48.
  • a contact hole 50 reaching the wiring 46 is formed in the interlayer insulating film 48 by using a photolithography technique.
  • a barrier layer (not shown) formed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 52 is formed on the entire surface by, eg, CVD.
  • the tungsten film 52 and the barrier film are polished by CMP until the surface of the interlayer insulating film 48 is exposed.
  • the conductor plug 52 made of, for example, tungsten is embedded in the contact hole 50.
  • a laminated film 54 formed by sequentially laminating a Ti film, a TiN film, an Al film, a Ti film, and a TiN film is formed on the interlayer insulating film 48 in which the conductor plugs 52 are embedded, for example, by sputtering. .
  • the laminated film 54 is patterned by using a photolithography technique. As a result, a wiring (second metal wiring layer) 54 formed from the laminated film is formed.
  • a silicon oxide film 122 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 124 is formed by TEOSCVD.
  • An interlayer insulating film 56 is formed by the silicon oxide film 122 and the silicon oxide film 124.
  • a contact hole 58 reaching the wiring 54 is formed in the interlayer insulating film 56 by using a photolithography technique.
  • a barrier layer (not shown) formed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 60 is formed on the entire surface by, eg, CVD.
  • the tungsten film 60 and the barrier film are polished by CMP until the surface of the interlayer insulating film 56 is exposed.
  • a conductor plug 60 made of tungsten, for example, is buried in the contact hole 58.
  • a laminated film 62 is formed on the interlayer insulating film 56 in which the conductor plugs 60 are embedded, for example, by sputtering.
  • the laminated film 62 is patterned by using a photolithography technique. Thereby, a wiring (third metal wiring layer) 62 formed of the laminated film is formed.
  • a silicon oxide film 126 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 128 is formed by TEOSCVD.
  • An interlayer insulating film 130 is formed by the silicon oxide film 126 and the silicon oxide film 128.
  • a contact hole 132 reaching the wiring 62 is formed in the interlayer insulating film 130 using a photolithography technique.
  • a barrier layer (not shown) formed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 134 is formed on the entire surface by, eg, CVD.
  • the tungsten film 134 and the barrier film are polished by CMP until the surface of the interlayer insulating film 130 is exposed.
  • a conductor plug (not shown) 134 made of, for example, tungsten is embedded in the contact hole 132.
  • a laminated film 136 is formed on the interlayer insulating film 130 in which the conductor plugs 134 are embedded, for example, by sputtering.
  • the laminated film 136 is patterned using a photolithography technique. Thereby, a wiring (fourth metal wiring layer) 136 formed from the laminated film is formed.
  • a silicon oxide film 138 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 140 is formed by TEOSCVD.
  • the silicon oxide film 138 and the silicon oxide film 140 form an interlayer insulating film 142.
  • a contact hole 143 reaching the wiring 136 is formed in the interlayer insulating film 142 using a photolithography technique.
  • a barrier layer (not shown) formed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 146 is formed on the entire surface by, eg, CVD.
  • the tungsten film 146 and the barrier film are polished by CMP until the surface of the interlayer insulating film 142 is exposed.
  • the conductor plug 144 made of, for example, tungsten is embedded in the contact hole 143.
  • a laminated film 145 is formed on the interlayer insulating film 142 in which the conductor plugs 144 are embedded, for example, by sputtering.
  • the laminated film 145 is patterned using a photolithography technique. Thereby, a wiring (fifth metal wiring layer) 145 formed from the laminated film is formed.
  • a silicon oxide film 146 is formed by, for example, a high density plasma CVD method.
  • a silicon nitride film 148 having a thickness of 1 ⁇ m is formed by plasma CVD.
  • the nonvolatile semiconductor memory device according to the present embodiment is manufactured.
  • Memory cell array region 4 Peripheral circuit region 6 Region where high breakdown voltage transistor is formed 6N Region where high breakdown voltage N-channel transistor is formed 6P Region where high breakdown voltage P-channel transistor is formed 8 Region where low voltage transistor is formed 8N Low 8P region where voltage N channel transistor is formed 8P region where low voltage P channel transistor is formed 10 memory cell array 20 semiconductor substrate 21 element region 22 element isolation region 24 buried diffusion layer 26 well 28 tunnel insulating film 28a tunnel insulating film 28b gate insulating Film 30a floating gate 30b select gate 32a, 32b insulating film 34a control gate 34b polysilicon film 34c, 34d gate electrode 35 impurity diffusion layer 36a impurity diffusion layer, Source diffusion layer 36b impurity diffusion layer 36c impurity diffusion layer, drain diffusion layer 37 sidewall insulating film 38a silicide layer, source electrode 38b silicide layer, drain electrode 38c-38f silicide layer 40 interlayer insulating film 42 contact hole 44 conductor plug 46 wiring 48 Interlayer insulating film 50 Contact hole 52 Conductor plug 54 Wir

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)

Abstract

　NMOSトランジスタである選択トランジスタSTと、このトランジスタに接続されたNMOSトランジスタであるメモリセルトランジスタMTとを有するメモリセルMCが、マトリクス状に複数配列されて形成されるメモリセルアレイ10と、同一の行に存在する複数のトランジスタMTのゲートを共通接続する第１ワード線WL1と、同一の行に存在する複数の選択トランジスタSTのゲートを共通接続する第２ワード線WL2と、互いに隣接する２つの行又は２つの列に存在する複数のトランジスタMTのソースを共通接続するソース線SLと、を有し、選択セルMCのトランジスタMTへの書き込みが行なわれる際に、選択セルMCのトランジスタMTのソースと接続するソース線SLと共通接続され且つ選択セルMCのトランジスタMTのゲートと接続する第１ワード線WL1と共通接続されていないメモリセルMCのトランジスタMTのゲートに正電圧が印加される。

Description

不揮発性半導体記憶装置及びその書き込み方法
　本発明は、不揮発性半導体記憶装置及びその書き込み方法に関する。
　従来、不揮発性半導体記憶装置が用いられている。不揮発性半導体記憶装置は、揮発性半導体記憶装置のように、書き込まれた情報を一定の周期で再書き込みするリフレッシュ処理が不要であるため、不揮発性半導体記憶装置に電力を供給しなくても、書き込まれた状態が維持される。
　しかし、不揮発性半導体記憶装置は、選択されたメモリセルへの書き込みの際に、選択されていないメモリセルの記憶状態が変化する不良が発生する場合がある。
　図１は、従来の例による不揮発性半導体記憶装置のメモリセルアレイを示す。また、図２は、図１の不揮発性半導体記憶装置への書き込みを説明する図を示す。
　図１に示すように、メモリセルアレイには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴを有するメモリセルＭＣが、マトリクス状に複数配列される。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、ＮＭＯＳトランジスタである。
　図２に示すように、メモリセルトランジスタＭＴは、基板ＳＵＢ上に、トンネル絶縁膜ＴＩと、フローティングゲートＦＧと、コントロールゲートＣＧとが順次積層して形成される。また、選択トランジスタＳＴは、基板ＳＵＢ上に、ゲート絶縁膜ＧＩと、セレクトゲートＳＧとが積層されて形成される。
　図１及び図２には、メモリセルアレイにおいて、消去状態にある選択セルＭＣ(SELECT)に書き込みが行われる際の各信号線の電圧が示されている。
　図１及び図２に示すように、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートＣＧには、第１のワード線ＷＬ１によって書き込み選択電圧６Ｖが印加される。また、選択セルＭＣ(SELECT)の選択トランジスタＳＴのセレクトゲートＳＧには、第２のワード線ＷＬ２によって電圧Ｖｃｃが印加される。また、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースには、ソース線ＳＬによって電圧５．５Ｖが印加される。また、選択セルＭＣ(SELECT)の選択トランジスタＳＴのドレインは、ビット線ＢＬによって接地される。
　また、図１及び図２には、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースと接続するソース線ＳＬと、ソースが共通接続された非選択セルＭＣ(SL)が配置される。ここで、非選択セルＭＣ(SL)は書き込み状態にあり、この非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのフローティングゲートＦＧは、電子がｅ-が注入された状態にある。
　図１及び図２に示すように、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートＣＧは、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートＣＧとは、共通接続されていない。非選択セルＭＣ(SL)のコントロールゲートＣＧは、選択セルＭＣ(SELECT)に接続される線とは異なる第１のワード線ＷＬ１に接続される。
　同様に、非選択セルＭＣ(SL)の選択トランジスタＳＴのセレクトゲートＳＧは、選択セルＭＣ(SELECT)に接続される線とは異なる第２のワード線ＷＬ２に接続される。
　非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートＣＧは、第１のワード線ＷＬ１によって接地される。非選択セルＭＣ(SL)の選択トランジスタＳＴのセレクトゲートＳＧは、第２のワード線ＷＬ２によって接地される。また、非選択セルＭＣ(SL)の選択トランジスタＳＴのドレインは、ビット線ＢＬによって接地される。
　また、図１に示すように、選択セルＭＣ(SELECT)に隣接する列のメモリセルのビット線ＢＬには、電圧Ｖｃｃが印加される。
　そして、図２に示すように、書き込みの際の選択セルＭＣ(SELECT)では、電子ｅ-が、メモリセルトランジスタＭＴのフローティングゲートＦＧに注入されて、メモリセルトランジスタＭＴは書き込み状態に変化する。
特開２００６－１５７０５０号公報
　選択セルＭＣ(SELECT)への書き込みの際、ソース線ＳＬに共通接続される非選択セルＭＣ(SL)のメモリセルトランジスタＭＴは、コントロールゲートＣＧが接地され、且つソースにはソース線ＳＬによって正の電圧５．５Ｖが印加される。
　そして、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴでは、ゲート付近の基板ＳＵＢの表面において、電子ｅ-が注入されたフローティングゲートＦＧによって高い負電圧が印加されている。一方、ソース付近の基板ＳＵＢの表面においては、ソース線ＳＬによって高い正電圧が印加されている。
　このように、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴでは、ゲート電位に対してソース拡散層の電位が十分に高い状態となる。一方、ゲート電位によって、ソース拡散層から延びようとする空乏層の膨張は抑えられた状態となる。このような状態の基板ＳＵＢ側では、価電子帯から伝導帯に電子ｅ-がバンド間トンネリングする結果、電子ｅ-・正孔ｈ＋対が発生する場合がある。そして、図３に示すように、十分なエネルギーを得た一部の正孔ｈ＋がホットホールとなって、ポテンシャルエネルギー障壁を越えてトンネル絶縁膜ＴＩに捕獲される場合がある。
　更に、ホットホールとなった正孔ｈ＋がトンネル絶縁膜ＴＩに捕獲された結果、トンネル絶縁膜ＴＩのポテンシャルエネルギーが低下して、電子ｅ-が、低下した障壁を越えてフローティングゲートＦＧから基板ＳＵＢへ抜け出す場合がある。
　このようにして、選択セルＭＣ(SELECT)への書き込みの際に、非選択セルＭＣ(SL)が書き込み状態から消去状態へと変化する不良が発生する。
　一方、非選択セルＭＣ(SL)が消去状態にあった場合には、図４に示すように、電子ｅ-が、基板ＳＵＢからフローティングゲートＦＧへ、トンネル絶縁膜ＴＩを通って、注入される場合もある。
　このように、選択セルＭＣ(SELECT)への書き込みの際に、非選択セルＭＣ(SL)が消去状態から書き込み状態へと変化する不良が発生することもある。
　メモリセルが選択トランジスタを有さない不揮発性半導体記憶装置に関しては、非選択セルの記憶状態に不良が発生することを防止する手法が開示されている。しかし、メモリセルトランジスタ及び選択トランジスタを有するメモリセルを備えた不揮発性半導体記憶装置に関しては、選択セルへの書き込みの際に非選択セルの記憶状態が変化することを防止する手法は、未だ開示されていない。
　本明細書は、選択セルへの書き込みの際に非選択セルの記憶状態の変化が防止される不揮発性半導体記憶装置及びその書き込み方法を提供することを目的とする。
　上記課題を解決するために、本明細書で開示する不揮発性半導体記憶装置の一形態によれば、ＮＭＯＳトランジスタである選択トランジスタと、上記選択トランジスタに接続されたＮＭＯＳトランジスタであるメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて形成されるメモリセルアレイと、同一の行に存在する複数の上記メモリセルトランジスタのコントロールゲートを共通接続する行方向に延びる第１のワード線と、同一の行に存在する複数の上記選択トランジスタのセレクトゲートを共通接続する行方向に延びる第２のワード線と、互いに隣接する２つの行又は２つの列に存在する複数の上記メモリセルトランジスタのソースを共通接続するソース線と、を有し、選択された上記メモリセルの上記メモリセルトランジスタへの書き込みが行なわれる際に、選択された上記メモリセルの上記メモリセルトランジスタのソースと接続する上記ソース線とソースが共通接続され、且つ選択された上記メモリセルの上記メモリセルトランジスタのコントロールゲートと接続する上記第１のワード線とはコントロールゲートが共通接続されていない上記メモリセルの上記メモリセルトランジスタのコントロールゲートに正電圧が印加される。
　上記課題を解決するために、本明細書で開示する不揮発性半導体記憶装置の書き込み方法の一形態によれば、ＮＭＯＳトランジスタである選択トランジスタと、上記選択トランジスタに接続されたＮＭＯＳトランジスタであるメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて形成されるメモリセルアレイと、同一の行に存在する複数の上記メモリセルトランジスタのコントロールゲートを共通接続する行方向に延びる第１のワード線と、同一の行に存在する複数の上記選択トランジスタのセレクトゲートを共通接続する行方向に延びる第２のワード線と、互いに隣接する２つの行又は２つの列に存在する複数の上記メモリセルトランジスタのソースを共通接続するソース線と、を有する不揮発性半導体記憶装置の書き込み方法であって、書き込まれる上記メモリセルを選択し、選択された上記メモリセルの上記メモリセルトランジスタへの書き込みを行なう際に、選択された上記メモリセルの上記メモリセルトランジスタのソースと接続する上記ソース線とソースが共通接続され、且つ選択された上記メモリセルの上記メモリトランジスタのコントロールゲートと接続する上記第１のワード線とはコントロールゲートが共通接続されていない上記メモリセルの上記メモリセルトランジスタのコントロールゲートに正電圧を印加する。
　上述した不揮発性半導体記憶装置及びその書き込み方法の一形態によれば、選択セルへの書き込みの際に非選択セルの記憶状態の変化が防止される。
　本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
　前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、クレームされている本発明を制限するものではない。
従来の例による不揮発性半導体記憶装置のメモリセルアレイを示す図である。 図１のメモリセルアレイへの書き込みを説明する図である。 非選択セルのフローティングゲートから電子が抜け出る図である。 非選択セルのフローティングゲートへ電子が注入される図である。 第１実施形態の不揮発性半導体記憶装置を示す回路図である。 第１の行デコーダを説明する図である。 正電圧発生回路を説明する図である。 第１実施形態の不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。 図８のＡ－Ａ′断面図である。 図８のＢ－Ｂ′断面図である。 図８のＣ－Ｃ′断面図である。 第１実施形態の不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法を示す図である。 第１実施形態の不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。 第２実施形態の不揮発性半導体記憶装置を示す回路図である。 第２実施形態の不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法を示す図である。 第２実施形態の不揮発性半導体記憶装置の書き込み方法を示す回路図である。 第２実施形態の不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。 第２実施形態の不揮発性半導体記憶装置の読み出し方法を示す回路図である。 第２実施形態の不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。 第１実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
　以下、本明細書で開示する不揮発性半導体記憶装置の好ましい実施形態を、図５～１３を用いて説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
　図５は、本実施形態の不揮発性半導体記憶装置を示す回路図である。
　図５に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが形成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、ＮＭＯＳトランジスタである。
　複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数のメモリセルＭＣにより、メモリセルアレイ１０が形成されている。
　メモリセルアレイ１０は、同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続する行方向に延びる第１のワード線ＷＬ１を有している。第１のワード線ＷＬ１は、第１の行デコーダＤｒ１に接続されている。第１の行デコーダＤｒ１は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１の電位を制御するためのものである。
　メモリセルアレイ１０は、同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートを共通接続する行方向に延びる第２のワード線ＷＬ２を有している。
　メモリセルアレイ１０は、同一の列に存在する複数の選択トランジスタＳＴのドレインを共通接続する列方向に延びるビット線ＢＬを有している。
　第１のワード線ＷＬ１及び第２のワード線ＷＬ２は、ビット線ＢＬに交差するように設けられている。また、第１のワード線ＷＬ１と第２のワード線ＷＬ２とは並行するように設けられている。
　このように、本実施形態の不揮発性半導体記憶装置は、行方向に延びる第１のワード線ＷＬ１及び第２のワード線ＷＬ２の複数の組と、列方向に延びる複数のビット線ＢＬと、を有する。メモリセルＭＣは、第１のワード線ＷＬ１及び第２のワード線ＷＬ２の各組とビット線ＢＬの交差部に配置されている。
　また、メモリセルアレイ１０は、互いに隣接する２つの行に存在する複数のメモリセルトランジスタＭＴのソースを共通接続するソース線ＳＬを有している。また、このソース線ＳＬは、同一の行に存在する複数のメモリセルトランジスタＭＴのソースを共通接続して行方向に延びている。
　図５に示すように、メモリセルアレイ１０のｎ行目には、複数のメモリセルＭＣｎが配列されている。また、メモリセルアレイ１０のｎ＋１行目には、複数のメモリセルＭＣn+1が配列されている。また、メモリセルアレイ１０のｎ＋２行目には、複数のメモリセルＭＣn+2が配列されている。また、メモリセルアレイ１０のｎ＋３行目には、複数のメモリセルＭＣn+3が配列されている。なお、同様にして、メモリセルアレイ１０のｎ＋ｍ行目には、複数のメモリセルＭＣn+mが配列されている。
　ｎ行目のメモリセルＭＣnのメモリセルトランジスタＭＴのソースと、ｎ＋１行目のメモリセルＭＣn+1のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
　また、ｎ＋２行目のメモリセルＭＣn+2のメモリセルトランジスタＭＴのソースと、ｎ＋３行目のメモリセルＭＣn+3のメモリセルトランジスタＭＴのソースとは、共通のソース線ＳＬにより接続されている。
　ソース線ＳＬとビット線ＢＬとは交差するように設けられている。
　本実施形態の不揮発性半導体記憶装置は、書き込みが選択されたメモリセルへの書き込みの際に、書き込みが選択されない非選択セルの記憶状態が変化することを防止する。
　図５において、書き込まれるメモリセルとして、メモリセルＭＣ(SELECT)が選択されている。この書き込みが選択されたメモリセルＭＣ(SELECT)を、以下選択セルＭＣ(SELECT)ともいう。
　選択セルＭＣ(SELECT)への書き込みの際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースに接続するソース線ＳＬには、書き込み電圧Ｖｓｌが印加される。
　図５に示すように、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースと接続するソース線ＳＬとソースが共通接続されるメモリセルとして、書き込みが選択されない非選択セルＭＣ(SL)及び非選択セルＭＣ(ADJACENT)がある。
　この内、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴは、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートと接続する第１のワード線ＷＬ１とコントロールゲートが共通接続されていない。
　一方、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴは、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートと接続する第１のワード線ＷＬ１とコントロールゲートが共通接続されている。
　選択セルＭＣ(SELECT)が書き込まれる際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートには、正電圧である書き込み選択電圧が印加されて、メモリセルトランジスタＭＴはオン状態になる。同様に、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴのコントロールゲートにも、同じ第１のワード線ＷＬ１によって書き込み選択電圧が印加される。その結果、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴでは、ゲート電位に対してソース拡散層の電位が高い状態となることが抑制される。従って、非選択セルＭＣ(ADJACENT)では、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールがトンネル絶縁膜ＴＩに捕獲されることが防止される。
　従って、従来技術の説明で述べたように非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに０Ｖを印加した場合と比べて、本実施形態では、ウェル（図９の符号２６参照）に対して、非選択セルＭＣ(SL)のコントロールゲートの逆バイアス電圧が増加する。
　なお、詳しくは後述するが、選択セルＭＣ(SELECT)が書き込まれる際には、非選択セルＭＣ(ADJACENT)の選択トランジスタＳＴに接続するビット線ＢＬに電圧を印加して、選択トランジスタＳＴをオフ状態にする。選択トランジスタＳＴをオフ状態にすることより、書き込み選択電圧が印加された非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴがオン状態となっても、メモリセルトランジスタＭＴへの書き込みが防止される。
　このように、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(ADJACENT)の記憶状態が変化することが防止される。
　本実施形態では、選択セルＭＣ(SELECT)が書き込まれる際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースと接続するソース線ＳＬとソースが共通接続される非選択セルＭＣ(SL)も、同様に記憶状態の変化が防止される。
　次に、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)に対してバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることを防止する本実施形態の構成を以下に説明する。
　本実施形態では、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートにも、正電圧Ｖｉを印加して、非選択セルＭＣ(SL)に対してバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生を抑制する。
　本実施形態の不揮発性半導体記憶装置は、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに正電圧Ｖｉを印加するための正電圧発生回路ＶｉＧを有している。また、本実施形態の不揮発性半導体記憶装置は、正電圧発生回路ＶｉＧが発生した正電圧Ｖｉが供給される制御回路ＣＣを有している。
　正電圧発生回路ＶｉＧは、制御回路ＣＣを介して、発生した正電圧Ｖｉを第１の行デコーダＤｒ１へ供給する。正電圧Ｖｉが、正電圧発生回路ＶｉＧによって第１の行デコーダＤｒ１へ供給されるタイミングは、制御回路ＣＣによって制御される。
　第１の行デコーダＤｒ１は、正電圧発生回路ＶｉＧから供給された正電圧Ｖｉを、第１のワード線ＷＬ１を介して、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに印加する。
　その結果、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴでは、バンド間トンネリングにより電子ｅ-・正孔ｈ＋対が発生する程に、ソース拡散層の電位がゲート電位に対して高い状態となることが抑制される。従って、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが防止される。
　詳しくは後述するが、選択セルＭＣ(SELECT)が書き込まれる際には、非選択セルＭＣ(SL)の選択トランジスタＳＴをオフ状態にする。選択トランジスタＳＴをオフ状態にすることより、正電圧Ｖｉが印加された非選択セルＭＣ(SL)のメモリセルトランジスタＭＴがオン状態となっても、メモリセルトランジスタＭＴに書き込まれることが防止される。
　このようにして、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)に対してバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが防止される。
　従って、選択セルＭＣ(SELECT)への書き込みの際に、書き込み状態にある非選択セルＭＣ(SL)が、書き込み状態から消去状態へと変化する不良の発生が防止される。同様に、選択セルＭＣ(SELECT)への書き込みの際に、消去状態にある非選択セルＭＣ(SL)が、消去状態から書き込み状態へと変化する不良の発生が防止される。また、選択セルＭＣ(SELECT)への書き込みの際に、書き込み状態にあった非選択セルＭＣ(SL)が、その後のデータ書き換えによって消去状態となった場合に、消去状態から書き込み状態へと変化する不良の発生が防止される。
　次に、正電圧Ｖｉについて、以下に詳述する。
　ＮＭＯＳトランジスタであるメモリセルトランジスタＭＴのコントロールゲートに印加される正電圧Ｖｉは、ウェル（図９の符号２６参照）に対してコントロールゲートの下のシリコン表面に反転層を生じる方向の電圧となる。
　正電圧Ｖｉの値は、消去状態にあるメモリセルＭＣのメモリセルトランジスタＭＴをオン状態にさせる閾値以上であることが、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)においてバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生を十分防止する上で好ましい。
　また、正電圧Ｖｉの値は、電源電圧Ｖｃｃの値であっても良い。この場合には、正電圧発生回路は用いずに、制御回路ＣＣに対して電源電圧Ｖｃｃが供給されて、制御回路ＣＣから電源電圧Ｖｃｃが第１の行デコーダＤｒ１に対して供給される。
　また、正電圧Ｖｉの値は、書き込みが行われたメモリセルトランジスタＭＴの書き込み状態を検証するために用いる検証電圧の値であっても良い。この場合には、正電圧発生回路及び制御回路ＣＣを用いずに、第１のワード線ＷＬ１の電位が、第１の行デコーダＤｒ１によって、検証電圧（ベリファイ電圧）にされる。
　次に、第１の行デコーダＤｒ１について、以下に更に詳述する。
　図６に示すように、第１の行デコーダＤｒ１は、多段のインバータを有する。最終段のインバータＩｎｖ－Ｆは、第１のワード線ＷＬ１と接続される。図６には、一つの第１のワード線ＷＬ１と接続される最終段のインバータＩｎｖ－Ｆのみが示されているが、実際には、各第１のワード線ＷＬ１に接続される最終段のインバータＩｎｖ－Ｆが配置される。
　最終段のインバータＩｎｖ－Ｆの一端には、書き込み選択電圧Ｖｐｐが印加される。また、最終段のインバータＩｎｖ－Ｆの他端は、制御回路ＣＣによって正電圧Ｖｉ又は０Ｖ（接地）が印加される。制御回路ＣＣは、各最終段のインバータＩｎｖ－Ｆの他端に正電圧Ｖｉ又は０Ｖを供給する。
　最終段のインバータＩｎｖ－Ｆには、ノードＡを介して、最終次段のインバータＩｎｖ－ｐｒｅＦが接続される。インバータＩｎｖ－ｐｒｅＦは、書き込みが選択された選択セルＭＣに接続される最終段のインバータＩｎｖ－Ｆに対して、ノードＡを介してロウレベルの信号を出力する。また、インバータＩｎｖ－ｐｒｅＦは、書き込みが選択されない非選択セルＭＣに接続される最終段のインバータＩｎｖ－Ｆに対して、ノードＡを介してハイレベルの信号を出力する。
　ノードＡからロウレベルの信号を入力した最終段のインバータＩｎｖ－Ｆは、接続する第１のワード線ＷＬ１の電位を、書き込み選択電圧Ｖｐｐとする。また、ノードＡからハイレベルの信号を入力した最終段のインバータＩｎｖ－Ｆは、接続する第１のワード線ＷＬ１の電位を、正電圧Ｖｉ又は０Ｖ（接地）とする。このように、最終段のインバータＩｎｖ－Ｆは、第１のワード線ＷＬ１の電位を、書き込み選択電圧Ｖｐｐ、又は正電圧Ｖｉ又は、０Ｖに切り替える。
　そして、書き込みが選択された選択セルＭＣのメモリセルトランジスタＭＴのコントロールゲートＣＧに対しては、書き込み選択電圧Ｖｐｐが印加される。一方、書き込みが選択されない非選択セルＭＣのメモリセルトランジスタＭＴのコントロールゲートＣＧに対しては、正電圧Ｖｉ又は０Ｖが印加される。
　次に、正電圧発生回路ＶｉＧについて、以下に更に詳述する。図７は、正電圧発生回路ＶｉＧを説明する図である。
　図７に示すように、正電圧発生回路ＶｉＧは、入力した書き込み選択電圧Ｖｐｐを分割する抵抗Ｒ１，Ｒ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳトランジスタＭＮ１～ＭＮ３と、を有する。正電圧発生回路ＶｉＧは、正電圧Ｖｉを出力する。
　次に、正電圧発生回路ＶｉＧの動作を以下に説明する。入力した書き込み選択電圧Ｖｐｐは、分割抵抗Ｒ１，Ｒ２によって分割されて基準電位Ｖｄｉｖが決定される。基準電位Ｖｄｉｖは、ＰＭＯＳトランジスタＭＰ１のゲート電圧Ｖｇｓ（ＭＰ１）を決定する。ＰＭＯＳトランジスタＭＰ１は、ゲート電圧Ｖｇｓ（ＭＰ１）に対応したドレイン電流Ｉｄｓ（ＭＰ１）をＮＭＯＳトランジスタＭＮ１，ＭＮ２に供給する。ＮＭＯＳトランジスタＭＮ１，ＭＮ２は、ドレイン電流Ｉｄｓ（ＭＰ１）によって決定されるＮＭＯＳトランジスタＭＮ３のゲート電圧Ｖｇｓ（ＭＮ３）を発生する。ＮＭＯＳトランジスタＭＮ３はゲート電圧Ｖｇｓ（ＭＮ３）によって決定されるドレイン電流Ｉｄｓ（ＭＮ３）をＰＭＯＳトランジスタＭＰ２より供給される。ＰＭＯＳトランジスタＭＰ２は、ドレイン電流Ｉｄｓ（ＭＮ３）によって決定されるそのゲート電圧Ｖｇｓ（ＭＰ２）を正電圧Ｖｉとして出力する。正電圧発生回路ＶｉＧが発生した正電圧Ｖｉは、制御回路ＣＣを介して、第１の行デコーダＤｒ１に供給される。
　次に、制御回路ＣＣについて、以下に更に詳述する。
　制御回路ＣＣは、電力を供給する最終段のインバータＩｎｖ－Ｆに接続するメモリセルＭＣの種類によって、選択セルへの書き込みの際に第１の行デコーダＤｒ１に供給する電圧の値が異なる。
　最終段のインバータＩｎｖ－Ｆに書き込みが選択された選択セルＭＣ(SELECT)が接続される場合には、制御回路ＣＣは、正電圧Ｖｉを最終段のインバータＩｎｖ－Ｆに供給する。
　また、最終段のインバータＩｎｖ－Ｆに非選択セルＭＣ(SL)が接続される場合にも、制御回路ＣＣは、正電圧Ｖｉを最終段のインバータＩｎｖ－Ｆに供給する。
　最終段のインバータＩｎｖ－Ｆに選択セルＭＣ(SELECT)又は非選択セルＭＣ(SL)が接続されない場合には、制御回路ＣＣは、０Ｖを最終段のインバータＩｎｖ－Ｆに供給する。
　また、第１の行デコーダＤｒ１は、高電圧回路（高耐圧回路）により形成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダＤｒ１に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１に電源電圧Ｖｃｃを常に印加しておく。このため、第１の行デコーダＤｒ１に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
　選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダＤｒ２に接続されている。第２の行デコーダＤｒ２は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダＤｒ２は、低電圧回路（低耐圧回路）により形成されている。本実施形態において第２の行デコーダＤｒ２に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１８に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
　選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダＤｃに接続されている。列デコーダＤｃは、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。列デコーダＤｃには、ビット線ＢＬに流れる電流を検出するためのセンスアンプＳＡが接続されている。列デコーダＤｃは、比較的低い電圧で動作する低電圧回路により形成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダＤｃに用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダＤｃに低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダＤｃに低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
　メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダＤｒ３に接続されている。第３の行デコーダＤｒ３は、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。第３の行デコーダＤｒ３は、高電圧回路（高耐圧回路）により形成されている。本実施形態において第３の行デコーダＤｒ３に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは常に接地されている。
　次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図８～図１１を用いて説明する。図８は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図９は、図８のＡ－Ａ′断面図である。図１０は、図８のＢ－Ｂ′断面図である。図１１は、図８のＣ－Ｃ′断面図である。
　半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成されている。
　素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。
　半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。
　フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２を介して、コントロールゲート３４ａを共通接続する第１のワード線ＷＬ１が形成されている。
　半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。
　セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。
　フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。
　メモリセルトランジスタＭＴのドレインを形成する不純物拡散層３６ｂと選択トランジスタＳＴのソースを形成する不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより形成されている。
　フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
　また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
　メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、コントロールゲート３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより形成されるシリサイド層３８ａ～３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
　こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成されている。
　また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成されている。選択トランジスタＳＴは、ＮＭＯＳトランジスタである。本実施形態では、選択トランジスタとして、ＰＭＯＳトランジスタより動作速度が速いＮＭＯＳトランジスタが用いられているため、動作速度の向上に寄与することができる。
　メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから形成される層間絶縁膜４０が形成されている。
　層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
　コンタクトホール４２内には、例えばタングステンより形成される導体プラグ４４が埋め込まれている。
　導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
　配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
　層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
　コンタクトホール５０内には、例えばタングステンより形成される導体プラグ５２が埋め込まれている。
　導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
　配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
　層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。
　コンタクトホール５８内には、例えばタングステンより形成される導体プラグ６０が埋め込まれている。
　導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
　こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０（図５参照）が形成されている。
　次に、本実施形態による不揮発性半導体記憶装置の動作方法を図１２及び図１３を用いて以下に説明する。図１２は、本実施形態による不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法を示す図である。図１２においてＦはフローティングを示している。図１３において括弧内は非選択線の電位を示している。
　次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図５，図１２及び図１３を用いて説明する。
　メモリセルトランジスタＭＴに情報を書き込む際には、図１３に示すタイムチャートに従い、各部の電位を図１２に示すように設定する。
　まず、選択すべきメモリセル（選択セル）ＭＣ(SELECT)のアドレスを確定する。
　次に、選択セルＭＣ(SELECT)に接続された第２のワード線ＷＬ２(SELECT)の電位を、第２の行デコーダＤｒ２によってＶｃｃ（第１の電位）に設定する。一方、選択された第２のワード線ＷＬ２(SELECT)以外の第２のワード線ＷＬ２の電位、即ち、非選択の第２のワード線ＷＬ２の電位を、第２の行デコーダＤｒ２によって０Ｖ（接地）とする。
　次に、選択セルＭＣ(SELECT)の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ(SELECT)の電位を、列デコーダＤｃによって０Ｖ（接地）とする。以上の操作によって、選択トランジスタＳＴをオン状態にする準備が整うので、書き込まれる選択セルＭＣ(SELECT)の選択が確定する。一方、選択されたビット線ＢＬ以外の非選択のビット線ＢＬの電位を、列デコーダＤｃによってＶｃｃ（第２の電位）に設定する。
　次に、選択セルＭＣ(SELECT)に接続する第１のワード線ＷＬ１(SELECT)の電位を、第１の行デコーダＤｒ１によって、正電圧Ｖｉに設定する。また、非選択セルＭＣ(SL)に接続する第１のワード線ＷＬ１(ADJACENT)（隣接ＷＬ１）の電位を、第１の行デコーダＤｒ１によって、正電圧Ｖｉに設定する。
　書き込み選択待機状態にある第１の行デコーダＤｒ１における最終次段のインバータＩｎｖ－ｐｒｅＦは、常にハイレベルの信号を、ノードＡを介して最終段のインバータＩｎｖ－Ｆに対して出力している。従って、制御回路ＣＣが、正電圧Ｖｉを、書き込み選択待機状態にある第１の行デコーダＤｒ１に出力すると、最終段のインバータＩｎｖ－Ｆは、第１のワード線ＷＬ１(SELECT)、ＷＬ１(ADJACENT)の電位を、正電圧Ｖｉとする。
　従って、選択セルＭＣ(SELECT)及び非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに、第１の行デコーダＤｒ１により正電圧Ｖｉが印加される。
　一方、その他の非選択セルＭＣに接続する第１のワード線ＷＬ１の電位を、第１の行デコーダＤｒ１によって０Ｖとする。
　次に、選択セルＭＣ(SELECT)に接続されている第１のワード線ＷＬ１(SELECT)の電位を、第１の行デコーダＤｒ１によって書き込み選択電圧Ｖｐｐ（第３の電位）に設定する。これは、第１の行デコーダＤｒ１において、最終次段のインバータＩｎｖ－ｐｒｅＦが、選択セルＭＣ(SELECT)に接続される最終段のインバータＩｎｖ－Ｆに対して、ノードＡを介してロウレベルの信号を出力することにより行われる。書き込み選択電圧Ｖｐｐは、例えば９Ｖとすることができる。選択された第１のワード線ＷＬ１(SELECT)の電位は、後述する選択されたソース線ＳＬ(SELECT)の電位より高い電位とする。一方、非選択セルＭＣ(SL)に接続する第１のワード線ＷＬ１(ADJACENT)の電位は、正電圧Ｖｉのままである。
　次に、選択セルＭＣに接続されているソース線ＳＬ(SELECT)の電位を、第３の行デコーダＤｒ３によって、書き込み電圧Ｖｓｌに設定する。書き込み電圧Ｖｓｌは、例えば５．５Ｖとすることができる。一方、選択されたソース線ＳＬ(SELECT)以外のソース線ＳＬの電位、即ち、非選択のソース線ＳＬの電位を０Ｖ（接地）とする。
　図１３に示すように、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースに対して、所定の時間の間、書き込み電圧Ｖｓｌが印加されて、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴへの書き込みが行われる。書き込み電圧Ｖｓｌの印加と共に、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートにも、正電圧Ｖｉが、第１の行デコーダＤｒ１によって、少なくとも所定の時間の間、印加される。
　正電圧Ｖｉは、書き込み電圧Ｖｓｌの印加の開始時点よりも、少なくとも１０ｎｓｅｃ前に印加されることが、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することを防止する上で好ましい。このようにして、書き込み電圧Ｖｓｌの立ち上がり時においても、非選択セルＭＣ(SL)に対して、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが確実に防止される。
　具体的には、正電圧Ｖｉの印加の開始時点と書き込み電圧Ｖｓｌの印加の開始時点との間の時間Ｔ１は、１０ｎｓｅｃ～１μｓｅｃとすることが好ましい。
　また、正電圧Ｖｉは、書き込み電圧Ｖｓｌの印加の終了時点の後も、少なくとも１０ｎｓｅｃの間印加することが、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)においてバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生を防止する上で好ましい。このようにして、書き込み電圧Ｖｓｌの立ち下がり時においても、非選択セルＭＣ(SL)に対して、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが確実に防止される。
　具体的には、正電圧Ｖｉの印加の終了時点と書き込み電圧Ｖｓｌの印加の終了時点との間の時間Ｔ２は、１０ｎｓｅｃ～１μｓｅｃとすることが好ましい。
　なお、ウェルＷｅｌｌ（図９の符号２６参照）の電位は常に０Ｖ（接地）とする。
　各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
　また、選択セルＭＣ(SELECT)への書き込みの際に、選択されたソース線ＳＬ(SELECT)とソースが共通接続される非選択セルＭＣ(SL)に対して、記憶状態の変化が防止される。
　選択セルＭＣ(SELECT)への書き込みの際には、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートには、正電圧Ｖｉが印加される。この正電圧Ｖｉの大きさによっては、メモリセルトランジスタＭＴがオン状態になる場合もある。しかし、非選択の第２のワード線ＷＬ２の電位を０Ｖとすることにより、非選択セルＭＣ(SL)の選択トランジスタＳＴはオフ状態にあるので、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴに書き込まれることが防止される。
　また、書き込みが選択されていない非選択セルＭＣn及びＭＣn+1と同一の行に存在する各メモリセルＭＣは、接続されるソース線ＳＬの電位が０Ｖに設定され、且つ接続される第１のワード線ＷＬ１の電位も０Ｖに設定される。従って、これらの非選択セルでは、選択セルＭＣ(SELECT)への書き込みの際に、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対が発生するおそれがないので、ホットホールが、トンネル絶縁膜ＴＩに捕獲されるおそれもない。
　次に、本実施形態による不揮発性半導体記憶装置の読み出し方法を図５及び図１２を用いて以下に説明する。
　メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。即ち、選択すべきメモリセルＭＣｎに接続されているビット線ＢＬの電位をＶｃｃとする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時Ｖｃｃとする。選択すべきメモリセルＭＣｎに接続されている第２のワード線ＷＬ２の電位をＶｃｃとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェルＷｅｌｌ（図９の符号２６参照）の電位はいずれも０Ｖとする。本実施形態では、ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時Ｖｃｃに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する列デコーダＤｃが上述したように低電圧回路により形成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダＤｒ２が上述したように低電圧回路により形成されているため、第２のワード線ＷＬ２が高速で制御される。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
　メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が“０”の場合には、メモリセルトランジスタＭＴに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
　一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
　次に、本実施形態による不揮発性半導体記憶装置の消去方法を図５及び図１２を用いて以下に説明する。
　メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬ１の電位は、第１の行デコーダＤｒ１によって、いずれも例えば－９Ｖとする。第２のワード線ＷＬ２の電位は、第２の行デコーダＤｒ２によって、いずれもフローティングとする。ウェルＷｅｌｌ（図９の符号２６参照）の電位は、いずれも例えば＋９Ｖとする。
　各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
　上述した本実施形態の不揮発性半導体記憶装置によれば、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することが確実に防止される。
　また、本実施形態によれば、選択トランジスタＳＴのドレイン３６ｃを共通接続するビット線ＢＬの電位を制御する列デコーダＤｃが、高速動作が可能な低電圧回路により形成されている。また、選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２の電位を制御する第２の行デコーダＤｒ２が、高速動作が可能な低電圧回路により形成されている。また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、メモリセルトランジスタＭＴのソース３６ａを共通接続するソース線ＳＬが列デコーダＤｃにより制御される。従って、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、ビット線ＢＬと第２のワード線ＷＬ２とソース線とが高速で制御され得る。即ち、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出し得る。
　また、本実施形態によれば、選択トランジスタＳＴがＮＭＯＳトランジスタにより形成されているため、ＰＭＯＳトランジスタにより選択トランジスタを形成する場合と比較して、動作速度の高速化に寄与することができる。
　また、本実施形態によれば、互いに隣接する行に存在するメモリセルトランジスタＭＴのソースが共通のソース線ＳＬにより接続されているため、メモリセルアレイ１０の面積を小さくすることができ、不揮発性半導体記憶装置の小型化に寄与することができる。
　更に、本実施形態によれば、第３の行デコーダＤｒ３により制御すべきソース線ＳＬの本数を少なくすることができるため、第３の行デコーダＤｒ３の構造が簡素化される。
　次に、本明細書に開示する第２実施形態の不揮発性半導体記憶装置を、図１４～図１９を用いて、以下に説明する。
　図１４は、本実施形態の不揮発性半導体記憶装置を示す回路図である。
　図１４に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが形成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、ＮＭＯＳトランジスタである。
　複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数のメモリセルＭＣにより、メモリセルアレイ１０が形成されている。
　メモリセルアレイ１０は、同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートを共通接続する行方向に延びる第１のワード線ＷＬ１を有している。第１のワード線ＷＬ１は、第１の行デコーダＤｒ１に接続されている。第１の行デコーダＤｒ１は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１の電位を制御するためのものである。
　メモリセルアレイ１０は、同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートを共通接続する行方向に延びる第２のワード線ＷＬ２を有している。
　メモリセルアレイ１０は、互いに隣接する２つの列に存在する複数の選択トランジスタＳＴのドレインを共通接続する列方向に延びるビット線ＢＬを有している。また、ビット線ＢＬは、同一の列に存在する複数のメモリセルトランジスタＭＴのドレインを共通接続している。
　メモリセルアレイ１０は、互いに隣接する２つの行に存在する複数のメモリセルトランジスタＭＴのソースを共通接続するソース線ＳＬを有している。
　また、このソース線ＳＬは、互いに隣接する２つの列に存在する複数のメモリセルトランジスタＭＴのソースを共通接続して列方向に延びている。ソース線ＳＬは、同一の列に存在する複数のメモリセルトランジスタＭＴのソースを共通接続している。
　ソース線ＳＬとビット線ＢＬとは交互に設けられている。ソース線ＳＬとビット線ＢＬとは並行するように設けられている。
　第１のワード線ＷＬ１と第２のワード線ＷＬ２とは、ソース線ＳＬ及びビット線ＢＬに交差するように設けられている。また、第１のワード線ＷＬ１と第２のワード線ＷＬ２とは並行するように設けられている。
　このように、本実施形態の不揮発性半導体記憶装置は、行方向に延びる第１のワード線ＷＬ１及び第２のワード線ＷＬ２の複数の組と、列方向に延びる複数のビット線ＢＬ及び複数のソース線ＳＬと、を有する。メモリセルＭＣは、第１のワード線ＷＬ１及び第２のワード線ＷＬ２の各組とビット線ＢＬの交差部に配置されている。
　本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０の構造は、図８～図１１に示す構造と同様である。本実施形態に関する以下の説明において、メモリセルアレイ１０の構造に関しては、図８～図１１を適宜参照する。
　本実施形態の不揮発性半導体記憶装置は、書き込みが選択されたメモリセルへの書き込みの際に、書き込みが選択されない非選択セルの記憶状態が変化することを防止する。
　図１４において、書き込まれるメモリセルとして、メモリセルＭＣ(SELECT)が選択されている。この書き込みが選択されたメモリセルＭＣ(SELECT)を、以下選択セルＭＣ(SELECT)ともいう。
　選択セルＭＣ(SELECT)への書き込みの際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースに接続するソース線ＳＬには、書き込み電圧Ｖｓｌが印加される。
　図１４に示すように、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースと接続するソース線ＳＬとソースが共通接続されるメモリセルとして、書き込みが選択されない非選択セルＭＣ(SL)及び非選択セルＭＣ(ADJACENT)がある。
　この内、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴは、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートと接続する第１のワード線ＷＬ１とコントロールゲートが共通接続されていない。
　一方、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴは、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートと接続する第１のワード線ＷＬ１とコントロールゲートが共通接続されている。
　選択セルＭＣ(SELECT)が書き込まれる際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートには、正の電圧である書き込み選択電圧が印加されて、メモリセルトランジスタＭＴはオン状態になる。同様に、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴのコントロールゲートにも、同じ第１のワード線ＷＬ１によって書き込み選択電圧が印加される。その結果、非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴでは、ゲート電位に対してソース拡散層の電位が高い状態となることが抑制される。従って、非選択セルＭＣ(ADJACENT)では、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールがトンネル絶縁膜ＴＩに捕獲されることが防止される。
　なお、詳しくは後述するが、選択セルＭＣ(SELECT)が書き込まれる際には、非選択セルＭＣ(ADJACENT)の選択トランジスタＳＴに接続するビット線ＢＬに電圧を印加して、選択トランジスタＳＴをオフ状態にする。選択トランジスタＳＴをオフ状態にすることより、書き込み選択電圧が印加された非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴがオン状態となっても、メモリセルトランジスタＭＴへの書き込みが防止される。
　このように、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(ADJACENT)の記憶状態が変化することが防止される。
　本実施形態では、選択セルＭＣ(SELECT)が書き込まれる際に、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースと接続するソース線ＳＬとソースが共通接続される非選択セルＭＣ(SL)も、同様に記憶状態の変化が防止される。
　次に、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)に対してバンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが防止される本実施形態の構成を以下に説明する。
　本実施形態では、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートにも、正電圧Ｖｉを印加して、非選択セルＭＣ(SL)の記憶状態が変化することを防止する。
　本実施形態の不揮発性半導体記憶装置は、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに正電圧Ｖｉを印加するための正電圧発生回路ＶｉＧを有している。また、本実施形態の不揮発性半導体記憶装置は、正電圧発生回路ＶｉＧが発生した正電圧Ｖｉが供給される制御回路ＣＣを有している。正電圧発生回路ＶｉＧ及び制御回路ＣＣは、上述した第１実施形態のものと同様である。
　正電圧発生回路ＶｉＧは、制御回路ＣＣを介して、発生した正電圧Ｖｉを第１の行デコーダＤｒ１へ供給する。正電圧Ｖｉが、正電圧発生回路ＶｉＧによって第１の行デコーダＤｒ１へ供給されるタイミングは、制御回路ＣＣによって制御される。
　第１の行デコーダＤｒ１は、正電圧発生回路ＶｉＧから供給された正電圧Ｖｉを、第１のワード線ＷＬ１を介して、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに印加する。
　その結果、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴでは、バンド間トンネリングにより電子ｅ-・正孔ｈ＋対が発生する程に、ソース拡散層の電位がゲート電位に対して高い状態となることが防止される。従って、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが防止される。従って、従来技術の説明で述べたように非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに０Ｖを印加した場合と比べて、本実施形態では、ウェル（図９の符号２６参照）に対する非選択セルＭＣ(SL)のコントロールゲートの逆バイアス電圧が増加する。
　詳しくは後述するが、選択セルＭＣ(SELECT)が書き込まれる際には、非選択セルＭＣ(SL)の選択トランジスタＳＴをオフ状態にする。選択トランジスタＳＴをオフ状態にすることより、正電圧Ｖｉが印加された非選択セルＭＣ(SL)のメモリセルトランジスタＭＴがオン状態となっても、メモリセルトランジスタＭＴに書き込まれることが防止される。
　このようにして、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することが防止される。
　従って、選択セルＭＣ(SELECT)への書き込みの際に、書き込み状態にある非選択セルＭＣ(SL)が、書き込み状態から消去状態へと変化する不良の発生が防止される。同様に、選択セルＭＣ(SELECT)への書き込みの際に、消去状態にある非選択セルＭＣ(SL)が、消去状態から書き込み状態へと変化する不良の発生が防止される。
　次に、正電圧Ｖｉについて、以下に詳述する。
　ＮＭＯＳトランジスタであるメモリセルトランジスタＭＴのコントロールゲートに印加される正電圧Ｖｉは、ウェル（図９の符号２６参照）に対してコントロールゲートの下のシリコン表面に反転層を生じる方向の電圧となる。
　正電圧Ｖｉの値は、消去状態にあるメモリセルＭＣのメモリセルトランジスタＭＴをオン状態にさせる閾値以上であることが、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することを確実に防止する上で好ましい。
　また、正電圧Ｖｉの値は、上述した第１実施形態と同様に、電源電圧Ｖｃｃの値、又は、書き込みが行われたメモリセルトランジスタＭＴの書き込み状態を検証するために用いる検証電圧の値であっても良い。
　第１の行デコーダＤｒ１は、高電圧回路（高耐圧回路）により形成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が比較的高い回路である。高電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、十分な耐圧を確保すべく、比較的厚く形成されている。このため、高電圧回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実施形態において第１の行デコーダＤｒ１に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際やメモリセルトランジスタＭＴに書き込まれた情報を消去する際に、第１のワード線ＷＬ１に高電圧を印加する必要があるためである。なお、後述するように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、第１のワード線ＷＬ１に電源電圧Ｖｃｃを常に印加しておく。このため、第１の行デコーダＤｒ１に用いられている高電圧回路の動作速度が比較的遅くても、特段の問題はない。
　選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダＤｒ２に接続されている。第２の行デコーダＤｒ２は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダＤｒ２は、低電圧回路（低耐圧回路）により形成されている。本実施形態において第２の行デコーダＤｒ２に低電圧回路を用いているのは、選択トランジスタＳＴのセレクトゲートには高電圧を印加する必要がない一方、選択トランジスタＳＴを高速で動作させることが重要なためである。本実施形態では、第２の行デコーダ１８に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
　選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、第１の列デコーダＤｃ１に接続されている。列デコーダＤｃ１は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。また、列デコーダＤｃ１は、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位をも制御する。列デコーダＤｃ１には、ビット線ＢＬに流れる電流を検出するためのセンスアンプＳＡが接続されている。列デコーダＤｃ１は、比較的低い電圧で動作する低電圧回路（低耐圧回路）により形成されている。低電圧回路は、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ（図示せず）のゲート絶縁膜（図示せず）は、比較的薄く形成されている。このため、列デコーダＤｃ１に用いられている低電圧回路のトランジスタは比較的高速で動作し得る。本実施形態において列デコーダＤｃ１に低電圧回路を用いているのは、選択トランジスタＳＴのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に選択トランジスタＳＴを高速で動作させることが必要なためである。本実施形態では、列デコーダＤｃ１に低電圧回路が用いられているため、選択トランジスタＳＴを比較的高速で動作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供することが可能となる。
　メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第１の列デコーダＤｃ１と第２の列デコーダＤｃ２の両方に接続されている。第２の列デコーダＤｃ２は、メモリセルトランジスタＭＴに情報を書き込む際に、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。
　なお、上述したように、メモリセルＭＣに書き込まれた情報を読み出す際には、ソース線ＳＬは第１の列デコーダＤｃ１により制御される。
　第２の列デコーダＤｃ２は、高電圧回路（高耐圧回路）により形成されている。本実施形態において第２の列デコーダＤｃ２に高電圧回路を用いているのは、メモリセルトランジスタＭＴに情報を書き込む際に、ソース線ＳＬに高電圧を印加する必要があるためである。なお、上述したように、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬは第１の列デコーダＤｃ１により制御される。
　次に、本実施形態による不揮発性半導体記憶装置の動作方法を図１５～図１９を用いて説明する。図１５は、本実施形態による不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法を示す図である。図１５において括弧内は非選択線の電位を示している。また、図１５においてＦはフローティングを示している。
　次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図１５～１７を用いて説明する。図１６は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。図１７は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
　メモリセルトランジスタＭＴに情報を書き込む際には、図１7に示すタイムチャートに従い、各部の電位を図１５及び図１６に示すように設定する。
　まず、選択すべきメモリセル（選択セル）ＭＣ(SELECT)のアドレスを確定する。
　次に、選択セルＭＣ(SELECT)に接続された第２のワード線ＷＬ２(SELECT)の電位を、第２の行デコーダＤｒ２によってＶｃｃ（第４の電位）に設定する。一方、選択された第２のワード線ＷＬ２(SELECT)以外の第２のワード線ＷＬ２の電位、即ち、非選択の第２のワード線ＷＬ２の電位を、第２の行デコーダＤｒ２によって０Ｖ（接地）とする。
　次に、選択セルＭＣ(SELECT)の選択トランジスタＳＴのドレインに接続された選択ビット線ＢＬ(SELECT)の電位を、第１の列デコーダＤｃ１によって０Ｖとする。以上の操作によって、選択トランジスタＳＴをオン状態にする準備が整うので、書き込まれる選択セルＭＣ(SELECT)の選択が確定する。
　また、選択セルＭＣ(SELECT)に隣接する隣接セルＭＣ(ADJACENT)の選択トランジスタＳＴのドレインに接続されたビット線（隣接ビット線）ＢＬ(ADJACENT)の電位を、第１の列デコーダＤｃ１によってＶｃｃ（第５の電位）に設定する。なお、隣接ビット線ＢＬ(ADJACENT)は、選択ビット線ＢＬ(SELECT)及び選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースに接続されたソース線（選択ソース線）ＳＬ(SELECT)に対して第１の側に位置しており、選択ソース線ＳＬ(SELECT)に隣接している。また、選択ソース線ＳＬ(SELECT)は、選択ビット線ＢＬ(SELECT)に対して第１の側に位置しており、選択ビット線ＢＬ(SELECT)に隣接している。また、選択ビット線ＢＬ(SELECT)及び隣接ビット線ＢＬ(ADJACENT)を除く他のビット線ＢＬの電位を、第１の列デコーダＤｃ１によって０Ｖ（接地）とする。
　次に、全ての第１のワード線ＷＬ１の電位を、第１の行デコーダＤｒ１によって、正電圧Ｖｉとする。書き込み選択待機状態にある第１の行デコーダＤｒ１における最終次段のインバータＩｎｖ－ｐｒｅＦは、常にハイレベルの信号を、ノードＡを介して最終段のインバータＩｎｖ－Ｆに対して出力している。従って、制御回路ＣＣが、正電圧Ｖｉを、書き込み選択待機状態にある第１の行デコーダＤｒ１に出力すると、全ての最終段のインバータＩｎｖ－Ｆは、全ての第１のワード線ＷＬ１の電位を、正電圧Ｖｉとする。
　従って、非選択セルＭＣ(SL)及び非選択セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴのコントロールゲートに、第１の行デコーダＤｒ１により正電圧Ｖｉが印加される。また、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのコントロールゲートにも、第１の行デコーダＤｒ１により正電圧Ｖｉが印加される。
　次に、選択セルＭＣ(SELECT)に接続されている第１のワード線ＷＬ１(SELECT)の電位を、第１の行デコーダＤｒ１によって、正の電位である書き込み選択電圧Ｖｐｐ（第６の電位）に設定する。これは、第１の行デコーダＤｒ１において、最終次段のインバータＩｎｖ－ｐｒｅＦが、選択セルＭＣ(SELECT)に接続される最終段のインバータＩｎｖ－Ｆに対して、ノードＡを介してロウレベルの信号を出力することにより行われる。書き込み選択電圧Ｖｐｐは、例えば９Ｖとすることができる。選択された第１のワード線ＷＬ１(SELECT)の電位は、後述する選択されたソース線ＳＬ(SELECT)の電位より高い電位とする。一方、選択された第１のワード線ＷＬ１(SELECT)以外の第１のワード線ＷＬ１の電位、即ち、非選択の第１のワード線ＷＬ１の電位は、正電圧Ｖｉのままである。
　本実施形態では、全ての非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートに対して、正電圧Ｖｉが印加される。従って、第１の行レコーダＤｒ１は、選択された第１のワード線ＷＬ１(SELECT)以外の全ての第１のワード線ＷＬ１の電位を、正電圧Ｖｉにする。即ち、選択された第１のワード線ＷＬ１(SELECT)に接続されない全ての選択トランジスタＳＴのコントロールゲートには、非選択セルＭＣ(SL)以外のメモリセルを含めて、正電圧Ｖｉが印加される。
　次に、選択すべきメモリセルＭＣに接続されているソース線ＳＬ(SELECT)の電位を、第２の列デコーダＤｃ２によって、書き込み電圧Ｖｓｌに設定する。書き込み電圧Ｖｓｌは、例えば５．５Ｖとすることができる。一方、選択されたソース線ＳＬ(SELECT)以外のソース線ＳＬの電位、即ち、非選択のソース線ＳＬの電位をフローティングＦとする。
　図１７に示すように、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴのソースに対して、所定の時間の間、書き込み電圧Ｖｓｌが印加されて、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴへの書き込みが行われる。書き込み電圧Ｖｓｌの印加と共に、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートにも、正電圧Ｖｉが、第１の行デコーダＤｒ１によって、少なくとも所定の時間の間、印加される。
　正電圧Ｖｉは、書き込み電圧Ｖｓｌの印加の開始時点よりも、少なくとも１０ｎｓｅｃ前に印加されることが、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することを防止する上で好ましい。このようにして、書き込み電圧Ｖｓｌの立ち上がり時においても、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが確実に防止される。
　具体的には、正電圧Ｖｉの印加の開始時点と書き込み電圧Ｖｓｌの印加の開始時点との間の時間Ｔ１は、１０ｎｓｅｃ～１μｓｅｃとすることが好ましい。
　また、正電圧Ｖｉは、書き込み電圧Ｖｓｌの印加の終了時点の後も、少なくとも１０ｎｓｅｃの間印加することが、選択セルＭＣ(SELECT)が書き込まれる際に、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生を防止する上で好ましい。このようにして、書き込み電圧Ｖｓｌの立ち下がり時においても、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対の発生が抑制されて、ホットホールが、トンネル絶縁膜ＴＩに捕獲されることが確実に防止される。
　具体的には、正電圧Ｖｉの印加の終了時点と書き込み電圧Ｖｓｌの印加の終了時点との間の時間Ｔ２は、１０ｎｓｅｃ～１μｓｅｃとすることが好ましい。
　なお、ウェルＷｅｌｌ（図９の符号２６参照）の電位は常に０Ｖ（接地）とする。
　各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電子が流れ、メモリセルトランジスタＭＴのフローティングゲート３０ａ内に電子が導入される。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積され、メモリセルトランジスタＭＴに情報が書き込まれることとなる。
　また、選択セルＭＣ(SELECT)への書き込みの際に、選択されたソース線ＳＬ(SELECT)とソースが共通接続される非選択セルＭＣ(SL)に対して、記憶状態の変化が防止される。
　選択セルＭＣ(SELECT)への書き込みの際には、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴのコントロールゲートには、正電圧Ｖｉが印加される。この正電圧Ｖｉの大きさによっては、メモリセルトランジスタＭＴがオン状態になる場合もある。しかし、非選択の第２のワード線ＷＬ２の電位を０Ｖとすることにより、非選択セルＭＣ(SL)の選択トランジスタＳＴはオフ状態にあるので、非選択セルＭＣ(SL)のメモリセルトランジスタＭＴに書き込まれることが防止される。
　なお、本実施形態において、隣接ビット線ＢＬ(ADJACENT)の電位をＶｃｃとするのは、以下のような理由によるものである。
　即ち、隣接ビット線ＢＬ(ADJACENT)の電位を０Ｖ（接地）とした場合には、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに情報を書き込む際に、選択セルＭＣ(SELECT)の選択トランジスタＳＴがオン状態になるのみならず、隣接セルＭＣ(ADJACENT)の選択トランジスタＳＴまでもがオン状態となってしまう。そうすると、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに情報が書き込まれるのみならず、隣接セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴにも情報が誤って書き込まれてしまう。
　これに対し、本実施形態では、隣接ビット線ＢＬ(ADJACENT)の電位をＶｃｃとするため、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに情報を書き込む際に、隣接セルＭＣ(ADJACENT)の選択トランジスタＳＴがオフ状態となる。このため、本実施形態によれば、隣接セルＭＣ(ADJACENT)のメモリセルトランジスタＭＴに情報が誤って書き込まれてしまうのを防止することができる。
　また、書き込みが選択されていないその他の非選択セルＭＣでは、接続されるソース線ＳＬの電位がフローティングとされ、且つ接続される第１のワード線ＷＬ１の電位が正の電位である書き込み選択電圧Ｖｐｐ又は正電圧Ｖｉに設定される。従って、これらの非選択セルでは、選択セルＭＣ(SELECT)への書き込みの際に、バンド間トンネリングによる電子ｅ-・正孔ｈ＋対が発生するおそれがないので、記憶状態が変化するおそれもない。
　次に、本実施形態による不揮発性半導体記憶装置の読み出し方法を図１５、図１８及び１９を用いて説明する。図１８は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図１９は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
　メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、図１９に示すタイムチャートに従い、各部の電位を図１５及び図１８に示すように設定する。
　まず、選択すべきメモリセル（選択セル）ＭＣ(SELECT)のアドレスを確定する。
　次に、選択セルＭＣ(SELECT)に接続されているビット線（選択ビット線）ＢＬ(SELECT)の電位を、第１の列デコーダＤｃ１によってＶｃｃとする。一方、選択ビット線ＢＬ(SELECT)以外のビット線ＢＬの電位をフローティングとする。また、選択セルＭＣ(SELECT)に接続されているソース線（選択ソース線）ＳＬ(SELECT)の電位を、第１の列デコーダＤｃ１によって０Ｖ（接地）とする。なお、選択ソース線ＳＬ(SELECT)は、選択ビット線ＢＬ(SELECT)に対して第１の側に位置している。また、選択セルＭＣ(SELECT)に隣接するメモリセル（隣接セル）ＭＣ(ADJACENT)に接続されたソース線（隣接ソース線）ＳＬ(ADJACENT)の電位を、第１の列デコーダＤｃ１によってＶｃｃとする。なお、隣接ソース線ＳＬ(ADJACENT)は、選択ビット線ＢＬ(SELECT)に対して、第１の側と反対側の第２の側に位置している。また、選択セルＭＣ(SELECT)の選択トランジスタＳＴのドレインと隣接セルＭＣ(ADJACENT)の選択トランジスタＳＴのドレインとは、選択ビット線ＢＬ(SELECT)により共通接続されている。また、その他のソース線ＳＬの電位、即ち、選択ソース線ＳＬ(SELECT)及び隣接ソース線ＳＬ(SELECT)を除くソース線ＳＬの電位は、フローティングとする。また、すべての第１のワード線ＷＬ１の電位は、読み出し待機時において、第１の行デコーダＤｒ１によって常にＶｃｃとする。ウェルＷｅｌｌ（図９の符号２６参照）の電位はいずれも０Ｖとする。
　次に、選択ビット線ＢＬ(SELECT)をセンスアンプＳＡに接続する。
　次に、選択セルＭＣ(SELECT)に接続されている第２のワード線ＷＬ２(SELECT)の電位を、第２の行デコーダＤｒ２によってＶｃｃとする。一方、選択された第２のワード線ＷＬ２(SELECT)を除く複数の第２のワード線ＷＬ２の電位を、第２の行デコーダＤｒ２によって０Ｖとする。
　選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴの情報が“０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線（選択ビット線）ＢＬ(SELECT)には電流が流れない。このため、選択ビット線ＢＬ(SELECT)の電位はＶｃｃのままとなる。選択ビット線ＢＬ(SELECT)の電位はセンスアンプＳＡにより検出される。選択ビット線ＢＬ(SELECT)の電位がＶｃｃのままの場合には、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴの情報は“０”であると判断される（図１９参照）。
　一方、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、選択セルＭＣ(SELECT)のメモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。このため、選択ビット線ＢＬ(SELECT)の電位は徐々に低下し、やがて０Ｖとなる。選択ビット線ＢＬ(SELECT)の電位がＶｃｃより低くなった場合には、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴの情報が“１”であると判断される（図１９参照）。
　こうして、メモリセルトランジスタＭＴに書き込まれた情報が読み出される。
　本実施形態では、第１のワード線ＷＬ１の電位が読み出し待機時において常にＶｃｃに設定されているため、ソース線ＳＬの電位とビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御することにより、メモリセルトランジスタＭＴに書き込まれた情報を読み出すことが可能である。本実施形態では、ビット線ＢＬの電位を制御する第１の列デコーダＤｃ１が上述したように低電圧回路により形成されているため、ビット線ＢＬが高速で制御される。また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、ソース線ＳＬの電位は第１の列デコーダＤｃ１により制御されるため、ソース線ＳＬも高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダＤｒ２が上述したように低電圧回路により形成されているため、第２のワード線ＷＬ２も高速で制御される。このため、本実施形態によれば、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
　なお、本実施形態において、隣接ソース線ＳＬ(ADJACENT)の電位をＶｃｃとするのは、以下のような理由によるものである。
　即ち、隣接ソース線ＳＬ(ADJACENT)の電位をフローティングとした場合には、隣接セルＭＣ(ADJACENT)を選択していないにもかかわらず、隣接セルＭＣ(ADJACENT)において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまうおそれがある。この場合には、選択セルＭＣ(SELECT)において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れるか否かにかかわらず、選択ビット線ＢＬ(SELECT)に電流が流れることとなる。選択セルＭＣ(SELECT)において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れていないにもかかわらず、隣接セルＭＣ(ADJACENT)において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れた場合には、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴの情報が誤って判断されてしまう。
　これに対し、本実施形態では、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、隣接ソース線ＳＬ(ADJACENT)の電位をＶｃｃとする。このため、本実施形態では、隣接セルＭＣ(ADJACENT)において、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に意図しない電流が流れてしまうことがない。このため、本実施形態によれば、選択セルＭＣ(SELECT)のメモリセルトランジスタＭＴの情報が誤って判断されるのを防止することが可能となる。
　次に、本実施形態による不揮発性半導体記憶装置の消去方法を図１５を用いて説明する。
　メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬ１の電位は、第１の行デコーダＤｒ１によって、いずれも例えば－９Ｖとする。第２のワード線ＷＬ２の電位は、第２の行デコーダＤｒ２によって、いずれもフローティングとする。ウェルＷｅｌｌ（図９の符号２６参照）の電位は、いずれも例えば＋９Ｖとする。
　各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
　上述した本実施形態の不揮発性半導体記憶装置によれば、選択セルＭＣ(SELECT)が書き込まれる際に、非選択セルＭＣ(SL)の記憶状態が変化することが確実に防止される。
　また、本実施形態によれば、選択トランジスタＳＴのドレイン３６ｃを共通接続するビット線ＢＬの電位を制御する第１の列デコーダＤｃ１が、高速動作が可能な低電圧回路により形成されている。また、選択トランジスタＳＴのセレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２の電位を制御する第２の行デコーダＤｒ２が、高速動作が可能な低電圧回路により形成されている。また、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際には、メモリセルトランジスタＭＴのソース３６ａを共通接続するソース線ＳＬが第１の列デコーダＤｃ１により制御される。従って、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を読み出す際に、ビット線ＢＬと第２のワード線ＷＬ２とソース線とが高速で制御され得る。即ち、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出し得る。
　また、本実施形態では、選択トランジスタＳＴがＮＭＯＳトランジスタにより形成されているため、ＰＭＯＳトランジスタにより選択トランジスタを形成する場合と比較して、動作速度の高速化に寄与することができる。
　本発明では、上述した各実施形態の不揮発性半導体記憶装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
　例えば、上述した不揮発性半導体記憶装置の書き込み方法は一例である。書き込み電圧Ｖｓｌの印加と共に、非選択メモリセル(SL)のメモリセルトランジスタＭＴのコントロールゲートに正電圧を印加していれば、第１のワード線ＷＬ１等の他の信号線の電位の操作の順番を変えて書き込みを行っても良い。
　次に、上述した第１実施形態の不揮発性半導体記憶装置の製造方法を、図２０～図３５を用いて以下に説明する。第２実施形態の不揮発性半導体記憶装置も同様にして製造できる。
　図２０～図３５は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）及び図２９（ａ）、図３０、図３２及び図３４は、メモリセルアレイ領域（コア領域）２を示している。図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）、図２９（ａ）、図３０、図３２及び図３４の紙面左側の図は、図８のＣ－Ｃ′断面に対応している。図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）、図２９（ａ）、図３０、図３２及び図３４の紙面右側は、図８のＡ－Ａ′断面に対応している。図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３１、図３３及び図３５は、周辺回路領域４を示している。図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３１、図３３及び図３５の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示しており、高耐圧トランジスタが形成される領域６のうちの紙面右側は高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３１、図３３及び図３５の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
　まず、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。
　次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成す。
　次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
　次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より形成されるハードマスク６６が形成される。
　次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図２０参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。
　次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
　次に、図２１に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。
　次に、図２２に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より形成される素子分離領域２２が形成される。
　次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
　次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。
　次に、図２３に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
　次に、図２４に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。埋め込み拡散層２４の上部は、Ｐ型のウェル２６となる。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。
　次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の埋め込み拡散層７０を枠状に形成する。かかる枠状の埋め込み拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。埋め込み拡散層２４と埋め込み拡散層７０とにより囲まれた領域は、Ｐ型のウェル７２Ｐとなる。
　次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
　次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
　次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
　次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
　次に、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
　次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して形成される絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
　次に、図２５に示すように、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
　次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
　次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
　次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
　次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する。
　次に、ウエットエッチングにより、低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。
　次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる。
　次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
　次に、全面に、反射防止膜８０を形成する。
　次に、図２６に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより形成されるフローティングゲート３０ａと、ポリシリコンより形成されるコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより形成されるセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。
　次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
　次に、図２７に示すように、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ～３６ｃが形成される。この後、フォトレジスト膜を剥離する。
　こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、コントロールゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。
　次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
　次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
　次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より形成されるサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
　次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より形成される高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より形成される低電圧トランジスタのゲート電極３４ｄが形成される。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
　次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
　次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より形成されるサイドウォール絶縁膜９３が形成される（図２８参照）。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より形成されるサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜より形成されるサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜より形成されるサイドウォール絶縁膜９３が形成される。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
　次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
　次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
　次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
　次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
　次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ａの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｂの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される（図２９参照）。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ポリシリコン膜３４ｂ上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
　次に、未反応のコバルト膜をエッチング除去する。
　選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
　メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
　高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
　低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
　次に、図３０及び図３１に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
　次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから形成される層間絶縁膜４０が形成される。
　次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
　次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、ソース／ドレイン拡散層３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図３２、図３３参照）。
　次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから形成されるバリア層（図示せず）を全面に形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
　次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより形成される導体プラグ４４が埋め込まれる。
　次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して形成される積層膜４６を形成する。
　次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より形成される配線（第１金属配線層）４６が形成される。
　次に、図３４及び図３５に示すように、例えば高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１１８を形成する。
　次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
　次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
　次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから形成されるバリア層（図示せず）を全面に形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。
　次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより形成される導体プラグ５２が埋め込まれる。
　次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して形成される積層膜５４を形成する。
　次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より形成される配線（第２金属配線層）５４が形成される。
　次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
　次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
　次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
　次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから形成されるバリア層（図示せず）を全面に形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。
　次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより形成される導体プラグ６０（図３５参照）が埋め込まれる。
　次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
　次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より形成される配線（第３金属配線層）６２が形成される。
　次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
　次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
　次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
　次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから形成されるバリア層（図示せず）を全面に形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。
　次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより形成される導体プラグ（図示せず）１３４が埋め込まれる。
　次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
　次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より形成される配線（第４金属配線層）１３６が形成される。
　次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
　次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
　次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
　次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから形成されるバリア層（図示せず）を全面に形成する。
　次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。
　次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより形成される導体プラグ１４４が埋め込まれる。
　次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
　次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より形成される配線（第５金属配線層）１４５が形成される。
　次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
　次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。
　こうして本実施形態による不揮発性半導体記憶装置が製造される。
　ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
　２　　メモリセルアレイ領域
　４　　周辺回路領域
　６　　高耐圧トランジスタが形成される領域
　６Ｎ　　高耐圧Ｎチャネルトランジスタが形成される領域
　６Ｐ　　高耐圧Ｐチャネルトランジスタが形成される領域
　８　　低電圧トランジスタが形成される領域
　８Ｎ　　低電圧Ｎチャネルトランジスタが形成される領域
　８Ｐ　　低電圧Ｐチャネルトランジスタが形成される領域
　１０　　メモリセルアレイ
　２０　　半導体基板
　２１　　素子領域
　２２　　素子分離領域
　２４　　埋め込み拡散層
　２６　　ウェル
　２８　　トンネル絶縁膜
　２８ａ　　トンネル絶縁膜
　２８ｂ　　ゲート絶縁膜
　３０ａ　　フローティングゲート
　３０ｂ　　セレクトゲート
　３２ａ、３２ｂ　　絶縁膜
　３４ａ　　コントロールゲート
　３４ｂ　　ポリシリコン膜
　３４ｃ、３４ｄ　　ゲート電極
　３５　　不純物拡散層
　３６ａ　　不純物拡散層、ソース拡散層
　３６ｂ　　不純物拡散層
　３６ｃ　　不純物拡散層、ドレイン拡散層
　３７　　サイドウォール絶縁膜
　３８ａ　　シリサイド層、ソース電極
　３８ｂ　　シリサイド層、ドレイン電極
　３８ｃ～３８ｆ　　シリサイド層
　４０　　層間絶縁膜
　４２　　コンタクトホール
　４４　　導体プラグ
　４６　　配線
　４８　　層間絶縁膜
　５０　　コンタクトホール
　５２　　導体プラグ
　５４　　配線
　５６　　層間絶縁膜
　５８　　コンタクトホール
　６０　　導体プラグ
　６２　　配線（第３金属配線層）
　６４　　熱酸化膜
　６６　　シリコン窒化膜
　６８　　溝
　６９　　犠牲酸化膜
　７０　　埋め込み拡散層
　７２Ｐ　　Ｐ型ウェル
　７２Ｎ　　Ｎ型ウェル
　７４Ｐ　　Ｐ型ウェル
　７４Ｎ　　Ｎ型ウェル
　７６　　ゲート絶縁膜
　７８　　ゲート絶縁膜
　８０　　反射防止膜
　８２　　シリコン酸化膜
　８４　　シリコン窒化膜、サイドウォール絶縁膜
　８６　　低濃度拡散層
　８８　　低濃度拡散層
　９０　　低濃度拡散層
　９２　　低濃度拡散層
　９３　　シリコン酸化膜、サイドウォール絶縁膜
　９４　　高濃度拡散層
　９６　　ソース／ドレイン拡散層
　９８　　高濃度拡散層
　１００　　ソース／ドレイン拡散層
　１０２　　高濃度拡散層
　１０４　　ソース／ドレイン拡散層
　１０６　　高濃度拡散層
　１０８　　ソース／ドレイン拡散層
　１１０Ｎ　　高耐圧Ｎチャネルトランジスタ
　１１０Ｐ　　高耐圧Ｐチャネルトランジスタ
　１１２Ｎ　　低電圧Ｎチャネルトランジスタ
　１１２Ｐ　　低電圧Ｐチャネルトランジスタ
　１１４　　シリコン窒化膜
　１１６　　シリコン酸化膜
　１１８　　シリコン酸化膜
　１２０　　シリコン酸化膜
　１２２　　シリコン酸化膜
　１２４　　シリコン酸化膜
　１２６　　シリコン酸化膜
　１２８　　シリコン酸化膜
　１３０　　層間絶縁膜
　１３２　　コンタクトホール
　１３４　　導体プラグ
　１３６　　配線
　１３８　　シリコン酸化膜
　１４０　　シリコン酸化膜
　１４２　　層間絶縁膜
　１４３　　コンタクトホール
　１４４　　導体プラグ
　１４５　　配線
　１４６　　シリコン酸化膜
　１４８　　シリコン窒化膜
　１５０　　第１の保護トランジスタ
　１５１　　第２の保護トランジスタ
　１５２　　第３の保護トランジスタ
　１５４　　制御回路
　ＳＴ　　選択トランジスタ
　ＭＴ　　メモリセルトランジスタ
　ＭＣ　　メモリセル
　ＢＬ　　ビット線
　ＷＬ１　　第１のワード線
　ＷＬ２　　第２のワード線
　Ｄｃ１　　第１の列デコーダ
　ＳＡ　　センスアンプ
　Ｄｃ２　　第２の列デコーダ
　Ｄｒ１　　第１の行デコーダ
　Ｄｒ２　　第２の行デコーダ
　ＶｉＧ　　正電圧発生回路
　ＣＣ　　制御回路
　Ｖｐｐ　　書き込み選択電圧
　Ｖｓｌ　　書き込み電圧
　Ｖｉ　　正電圧

Claims (19)

  1. 　ＮＭＯＳトランジスタである選択トランジスタと、前記選択トランジスタに接続されたＮＭＯＳトランジスタであるメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて形成されるメモリセルアレイと、
    　同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する行方向に延びる第１のワード線と、
    　同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する行方向に延びる第２のワード線と、
    　互いに隣接する２つの行又は２つの列に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、
    を有し、
    　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みが行なわれる際に、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線とソースが共通接続され、且つ選択された前記メモリセルの前記メモリセルトランジスタのコントロールゲートと接続する前記第１のワード線とはコントロールゲートが共通接続されていない前記メモリセルの前記メモリセルトランジスタのコントロールゲートに正電圧が印加される不揮発性半導体記憶装置。
  2. 　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みが行なわれる際に、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線とソースが共通接続され、且つ選択された前記メモリセルの前記メモリセルトランジスタのコントロールゲートと接続する前記第１のワード線とコントロールゲートが共通接続されていない前記メモリセルの前記メモリセルトランジスタに接続された前記選択トランジスタをオフ状態にする、請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記正電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタをオン状態にさせる閾値以上である請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 　選択された前記メモリセルの前記メモリセルトランジスタのソースに対して、所定の時間の間、書き込み電圧が印加されて、選択された前記メモリセルの前記メモリセルトランジスタへの書き込みが行われ、
    　前記正電圧は、前記書き込み電圧の印加と共に、少なくとも前記所定の時間の間、印加される請求項１から３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 　前記ソース線は、互いに隣接する２つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続して行方向に延びており、
    　更に、
    　同一の列に存在する複数の前記選択トランジスタのドレインを共通接続する列方向に延びるビット線と、
    　複数の前記ビット線に接続され、複数の前記ビット線の電位を制御する列デコーダと、
    　複数の前記第１のワード線に接続され、複数の前記第１のワード線の電位を制御する第１の行デコーダと、
    　複数の前記第２のワード線に接続され、複数の前記第２のワード線の電位を制御する第２の行デコーダと、
    　複数の前記ソース線に接続され、複数の前記ソース線の電位を制御する第３の行デコーダと、
    を有する請求項４に記載の不揮発性半導体記憶装置。
  6. 　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みが行なわれる際に、
    　選択された前記メモリセルに接続された前記第２のワード線の電位が、前記第２の行デコーダによって第１の電位に設定され、
    　選択された前記メモリセルに接続された前記第２のワード線以外の前記第２のワード線の電位が、前記第２の行デコーダによって接地され、
    　選択された前記メモリセルに接続された前記ビット線の電位が、前記列デコーダによって接地され、
    　選択された前記メモリセルに接続された前記ビット線以外の前記ビット線の電位が、前記列デコーダによって第２の電位に設定され、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線と共通接続され、且つ選択された前記メモリセルの前記メモリセルトランジスタのコントロールゲートと接続する前記第１のワード線とは共通接続されていない前記メモリセルに接続された前記第１のワード線の電位が、前記第１の行デコーダによって、前記正電圧に設定され、
    　選択された前記メモリセルに接続された前記第１のワード線の電位が、前記第１の行デコーダによって第３の電位に設定され、
    　それ以外の前記メモリセルに接続された前記第１のワード線の電位が、前記第１の行デコーダによって接地され、
    　選択された前記メモリセルに接続された前記ソース線の電位が、前記第３の行デコーダによって、前記書き込み電圧に設定され、
    　選択された前記メモリセルに接続された前記ソース線以外の前記ソース線の電位が、前記第３の行デコーダによって接地される請求項５に記載の不揮発性半導体記憶装置。
  7. 　前記ソース線は、互いに隣接する２つの列に存在する複数の前記メモリセルトランジスタのソースを共通接続して列方向に延びており、
    　更に、
    　互いに隣接する２つの列に存在する複数の前記選択トランジスタのドレインを共通接続する列方向に延びるビット線と、
    　複数の前記ビット線及び複数の前記ソース線に接続され、複数の前記ビット線及び複数の前記ソース線の電位を制御する第１の列デコーダと、
    　複数の前記第１のワード線に接続され、複数の前記第１のワード線の電位を制御する第１の行デコーダと、
    　複数の前記第２のワード線に接続され、複数の前記第２のワード線の電位を制御する第２の行デコーダと、
    　複数の前記ソース線に接続され、複数の前記ソース線の電位を制御する第２の列デコーダと、
    を有する請求項４に記載の不揮発性半導体記憶装置。
  8. 　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みが行なわれる際に、
    　選択された前記メモリセルに接続された前記第２のワード線の電位が、前記第２の行デコーダによって第４の電位に設定され、
    　選択された前記メモリセルに接続された前記第２のワード線以外の前記第２のワード線の電位が、前記第２の行デコーダによって接地され、
    　選択された前記メモリセルに接続された一の前記ビット線の電位が、前記第１の列デコーダによって接地され、
    　前記一のビット線に対して第１の側に位置し、且つ選択された前記メモリセルに接続された一の前記ソース線に対しても前記第１の側に位置し、且つ前記一のソース線に隣接する、前記ビット線の電位が、前記第１の列デコーダによって第５の電圧に設定され、
    　それ以外の前記ビット線の電位が、前記第１の列デコーダによって接地され、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線と共通接続され、且つ選択された前記メモリセルの前記メモリセルトランジスタのコントロールゲートと接続する前記第１のワード線とは共通接続されていない前記メモリセルに接続された前記第１のワード線の電位が、前記第１の行デコーダによって、前記正電圧に設定され、
    　選択された前記メモリセルに接続された前記第１のワード線の電位が、前記第１の行デコーダによって第６の電位に設定され、
    　選択された前記メモリセルに接続された前記一のソース線の電位が、前記第２の列デコーダによって、前記書き込み電圧に設定され、
    　選択された前記メモリセルに接続された前記一のソース線以外の前記ソース線の電位が、前記第２の列デコーダによってフローティングとされる請求項７に記載の不揮発性半導体記憶装置。
  9. 　前記正電圧を発生する正電圧発生回路を有し、
    　前記正電圧発生回路によって発生された前記正電圧は、前記第１の行デコーダに供給され、
    　前記第１の行デコーダによって、前記正電圧が印加される請求項５から８の何れか一項に記載の不揮発性半導体記憶装置。
  10. 　電源電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタをオン状態にさせる閾値以上であり、
    　前記正電圧の値は、前記電源電圧の値である請求項１から９の何れか一項に記載の不揮発性半導体記憶装置。
  11. 　書き込みが行われた前記メモリセルトランジスタの書き込み状態を検証するために用いる検証電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタをオン状態にさせる閾値以上であり、
    　前記正電圧の値は、前記検証電圧の値である請求項１から９の何れか一項に記載の不揮発性半導体記憶装置。
  12. 　ＮＭＯＳトランジスタである選択トランジスタと、前記選択トランジスタに接続されたＮＭＯＳトランジスタであるメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて形成されるメモリセルアレイと、同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する行方向に延びる第１のワード線と、同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する行方向に延びる第２のワード線と、互いに隣接する２つの行又は２つの列に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、を有する不揮発性半導体記憶装置の書き込み方法であって、
    　書き込まれる前記メモリセルを選択し、
    　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みを行なう際に、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線とソースが共通接続され、且つ選択された前記メモリセルの前記メモリトランジスタのコントロールゲートと接続する前記第１のワード線とはコントロールゲートが共通接続されていない前記メモリセルの前記メモリセルトランジスタのコントロールゲートに正電圧を印加する、不揮発性半導体記憶装置の書き込み方法。
  13. 　選択された前記メモリセルの前記メモリセルトランジスタへの書き込みを行う際に、
    　選択された前記メモリセルの前記メモリセルトランジスタのソースと接続する前記ソース線とソースが共通接続され、且つ選択された前記メモリセルの前記メモリセルトランジスタのコントロールゲートと接続する前記第１のワード線とコントロールゲートが共通接続されていない前記メモリセルの前記メモリセルトランジスタに接続された前記選択トランジスタをオフ状態にする、請求項１２に記載の不揮発性半導体記憶装置の書き込み方法。
  14. 　選択された前記メモリセルの前記メモリセルトランジスタのソースに対して、所定の時間の間、書き込み電圧を印加して、選択された前記メモリセルの前記メモリセルトランジスタへの書き込みを行い、
    　前記正電圧を、前記書き込み電圧の印加と共に、少なくとも前記所定の時間の間、印加する、請求項１２又は１３に記載の不揮発性半導体記憶装置の書き込み方法。
  15. 　前記正電圧を、前記書き込み電圧の印加の開始時点よりも、１０ｎｓｅｃ前に印加する請求項１２から１４の何れか一項に記載の不揮発性半導体記憶装置。
  16. 　前記正電圧は、前記書き込み電圧の印加の終了時点の後も、１０ｎｓｅｃの間印加する請求項１２から１５の何れか一項に記載の不揮発性半導体記憶装置。
  17. 　前記正電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタを導通状態にさせる閾値以上である請求項１２から１６の何れか一項に記載の不揮発性半導体記憶装置の書き込み方法。
  18. 　電源電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタをオン状態にさせる閾値以上であり、
    　前記正電圧の値は、前記電源電圧の値である請求項１２から１７の何れか一項に記載の不揮発性半導体記憶装置の書き込み方法。
  19. 　書き込みが行われた前記メモリセルトランジスタの書き込み状態を検証するために用いる検証電圧の値は、消去状態にある前記メモリセルの前記メモリセルトランジスタをオン状態にさせる閾値以上であり、
    　前記正電圧の値は、前記検証電圧の値である請求項１２から１７の何れか一項に記載の不揮発性半導体記憶装置の書き込み方法。
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