WO2010123292A2 - 태양전지 및 그 제조방법 - Google Patents

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WO2010123292A2
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solar cell
lower electrode
forming
metal
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이병일
이유진
김동제
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주식회사 티지솔라
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    • H01L31/042—PV modules or arrays of single PV cells
    • H01L31/0445—PV modules or arrays of single PV cells including thin film solar cells, e.g. single thin film a-Si, CIS or CdTe solar cells
    • H01L31/046—PV modules composed of a plurality of thin film solar cells deposited on the same substrate
    • H—ELECTRICITY
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    • H01L31/0465—PV modules composed of a plurality of thin film solar cells deposited on the same substrate comprising particular structures for the electrical interconnection of adjacent PV cells in the module
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    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a solar cell and a method of manufacturing the same. More specifically, the present invention relates to a solar cell and a manufacturing method in which a connection layer (at least one of a metal silicide layer and a metal layer) is formed between a lower electrode and an optoelectronic device (semiconductor layer).
  • a connection layer at least one of a metal silicide layer and a metal layer
  • an optoelectronic device semiconductor layer
  • a polycrystalline semiconductor layer is mainly used to improve photoelectric conversion efficiency.
  • the semiconductor layer is a silicon layer
  • the polycrystalline silicon layer is used rather than the amorphous silicon layer, the photoelectric conversion efficiency of the solar cell is improved.
  • such a polycrystalline silicon solar cell may be prepared by first forming an amorphous silicon layer and then crystallizing the polycrystalline silicon layer by heat treating the amorphous silicon layer at a high temperature.
  • the high temperature heat treatment may cause unnecessary chemical reactions, thereby lowering the interface characteristics between the lower electrode and the silicon layer, thereby causing the silicon layer to be peeled off from the lower electrode or lowering the electrical conductivity between the unit cells of the solar cell.
  • the present invention has been made to solve the above problems of the prior art, a solar cell and a connection layer (at least one of the metal silicide layer and the metal layer) formed between the lower electrode and the semiconductor layer (silicon layer) and the It is an object to provide a manufacturing method.
  • connection layer (at least one of a metal silicide layer or a metal layer) is provided between the lower electrode and the semiconductor layer (silicon layer) to prevent diffusion of impurities in the lower electrode into the semiconductor layer.
  • connection layer metal silicide layer
  • semiconductor layer silicon layer
  • any unit cell of the solar cell and the other unit cell adjacent thereto are electrically connected through a connection layer (at least one of the metal silicide layer or the metal layer), thereby preventing damage to the lower electrode and The electrical conductivity between cells can be improved.
  • FIG. 1 to 5 are views illustrating a manufacturing process of a solar cell having a connection layer according to a first embodiment of the present invention.
  • FIG. 6 is a view showing a manufacturing process of a solar cell having a connection layer according to a second embodiment of the present invention.
  • FIG. 7 is a view showing a manufacturing process of a solar cell provided with a connection layer according to a third embodiment of the present invention.
  • FIG. 8 is a view showing a solar cell having a connection layer according to the second and third embodiments of the present invention.
  • FIGS. 9 and 10 are views illustrating a manufacturing process of a silicon layer of a solar cell provided with a connection layer according to a first embodiment of the present invention.
  • a solar cell comprising a plurality of unit cell region; A lower electrode formed on the unit cell area of the substrate; A connection layer formed on the lower electrode and including a predetermined metal; An optoelectronic device formed on the connection layer; And an upper electrode formed on the optoelectronic device, wherein the upper electrode is electrically connected to a connection layer on the lower electrode formed on another unit cell region adjacent to the unit cell region.
  • connection layer may include at least one of a metal layer and a metal silicide layer.
  • connection layer may include at least one of Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, and Pt.
  • the optoelectronic device may include a polycrystalline silicon layer.
  • connection layer may have a multilayer structure further comprising a barrier layer.
  • the barrier layer may be a TiN layer
  • the connection layer may be a multilayer film having any one of TiN / TiSi x and Ti / TiN / TiSi x structures.
  • the manufacturing method of the solar cell according to the present invention (a) providing a substrate comprising a plurality of unit cell region; (b) forming a lower electrode on the unit cell area of the substrate; (c) forming a metal layer on the lower electrode; (d) forming an optoelectronic device in which a plurality of amorphous silicon layers are stacked on the metal layer; And (e) forming an upper electrode on the optoelectronic device.
  • the method may further include heat treating the metal layer and the amorphous silicon layer after the step (d).
  • step (d) may further comprise the step of crystallizing the amorphous silicon layer.
  • the step (c) may include sequentially forming a metal layer and a buffer layer on the lower electrode, or sequentially forming a buffer layer and a metal layer on the lower electrode, or forming a first layer on the lower electrode. Forming a buffer layer; Forming a metal layer on the first buffer layer; The method may include forming a second buffer layer on the metal layer.
  • the method may further include heat treating the metal layer and the buffer layer after the step (c) or the step (d).
  • step (d) may further comprise the step of crystallizing the amorphous silicon layer.
  • the buffer layer may be a silicon layer.
  • the metal layer may include at least one of Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, and Pt.
  • the unit cell region a refers to a region in which a photoelectric device (silicon layer) is positioned between electrodes (between the lower electrode and the upper electrode) in the solar cell to substantially perform photoelectric conversion.
  • a photoelectric device silicon layer
  • the unit cell region a refers to a region in which a photoelectric device (silicon layer) is positioned between electrodes (between the lower electrode and the upper electrode) in the solar cell to substantially perform photoelectric conversion.
  • FIG. 1 to 5 are views illustrating a manufacturing process of a solar cell having a connection layer according to a first embodiment of the present invention.
  • a substrate 100 including a plurality of unit cell regions a having a unit cell formed thereon may be provided.
  • the material of the substrate 100 may be both a transparent material and an opaque material depending on the direction of receiving light.
  • the material of the substrate 100 may be glass, plastic, silicon, and metal (for example, SUS), but is not limited thereto.
  • Texturing may be performed on the surface of the substrate 100.
  • Texturing in the present invention is intended to prevent the phenomenon that the characteristics of the light is reduced by reflecting the light incident on the substrate surface of the solar cell is optically lost.
  • the surface of the substrate is roughened to form an uneven pattern (not shown) on the surface of the substrate.
  • the light reflected once from the surface may be reflected back toward the solar cell, thereby reducing the loss of light.
  • the amount of light trapped in the optoelectronic device semiconductor layer
  • the photoelectric conversion efficiency of the solar cell is increased to improve the photoelectric conversion efficiency of the solar cell.
  • a lower electrode 110 of a conductive material may be formed on the substrate 100.
  • the material of the lower electrode 110 may use a transparent conductive oxide (TCO), which is a transparent electrode having a low contact resistance and having a transparent property.
  • TCO transparent conductive oxide
  • AZO ZnO: Al
  • ITO Indium-Tin-Oxide
  • GZO ZnO: Ga
  • BZO ZnO: B
  • FTO SnO 2 : F
  • conventional conductive materials can be used without limitation.
  • the lower electrode 110 may be formed by using physical vapor deposition (PVD) and low pressure plasma chemical vapor deposition (such as thermal evaporation, e-beam evaporation, and sputtering).
  • PVD physical vapor deposition
  • CVD chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • MOCVD Metal Organic Chemical Vapor Deposition
  • connection layer 131 (shown in FIG. 3) may be formed on the lower electrode 110.
  • the metal layer 130 may be formed on the lower electrode 110.
  • the metal layer 130 may include at least one of Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, and Pt, preferably nickel (Ni) can be used.
  • the method of forming the metal layer 130 may include a PVD method.
  • the metal layer 130 may be converted into a metal silicide layer, which is the connection layer 131, by reacting with silicon by a subsequent process. A more detailed description thereof will be provided below.
  • a portion of the lower electrode 110 and the metal layer 130 between the unit cell regions a may be patterned.
  • Such a patterning method may include laser scribing, which is an etching method using a laser light source.
  • the semiconductor layer 200 may be formed on the substrate 100.
  • description will be made assuming a semiconductor layer 200 in which p-type, i-type, and n-type silicon layers are stacked.
  • the method of forming the silicon layer 200 may include a CVD method such as PECVD or LPCVD.
  • the silicon layer 200 may perform a function of an optoelectronic device capable of producing power by receiving light by a subsequent process.
  • the metal layer 130 may be heat-treated at low temperature to react with the silicon layer 200 to change the metal silicide layer 131.
  • the low temperature heat treatment in this case, low temperature heat treatment means a heat treatment performed at a temperature lower than the crystallization heat treatment temperature of the amorphous silicon
  • the nickel layer 130 and the silicon layer 200 may be heat-treated at a temperature of about 350 ° C. to react nickel and silicon to form a nickel silicide layer (eg, NiSi x ).
  • a portion of the silicon layer 200 between the unit cell regions a may be patterned.
  • a patterning method may include a laser scribing method which is an etching method using a laser light source.
  • the connection layer 131 functions as an etch stop layer so that only the silicon layer 200 may be easily etched without damaging the lower electrode 110 in the process of patterning the silicon layer 200.
  • the upper electrode 300 is formed on the substrate 100, and then a portion of the silicon layer 200 and the upper electrode 300 between the unit cell regions a are patterned.
  • the upper electrode 300 may be any one of ITO, ZnO, IZO, AZO (ZnO: Al), and FTO (SnO 2 : F), which are transparent conductive materials, but are not limited thereto, and conventional conductive materials may be used without limitation. have.
  • the method of forming the upper electrode 300 may include a PVD method such as sputtering or a CVD method such as LPCVD, PECVD, or MOCVD.
  • Such a patterning method may include a laser scribing method which is an etching method using a laser light source.
  • the solar cell of the present invention includes a metal silicide layer as the connection layer 131 between the lower electrode 110 and the silicon layer 200, thereby preventing impurities from the lower electrode 110 from diffusing into the silicon layer 200. It can prevent, can improve the interface characteristics (adhesive force) between the lower electrode 110 and the silicon layer 200, it is possible to prevent damage to the lower electrode 110 during the unit cell patterning.
  • the metal silicide layer which is the connection layer 131, has a low resistance value, thereby improving electrical conductivity between unit cells connected in series.
  • the solar cell according to the second embodiment of the present invention has the same configuration except for the solar cell and the connection layer 131 of the first embodiment with reference to FIGS. 1 to 5. Therefore, in the following exemplary embodiment, other detailed descriptions except the process of forming the connection layer 131 are omitted in order to avoid duplication of description.
  • FIG. 6 is a view showing a manufacturing process of a solar cell having a connection layer according to a second embodiment of the present invention.
  • connection layer 131 (shown in FIG. 8) may be formed on the lower electrode 110 on the substrate 100.
  • the metal layer 130 may be formed on the lower electrode 110 in the present embodiment.
  • the material and the formation method of the metal layer 130 are the same as in the first embodiment.
  • a buffer layer 140 may be formed on the metal layer 130.
  • the buffer layer 140 may be an amorphous silicon layer having any one of p-type, i-type, and n-type conductivity.
  • a method of forming the buffer layer 140 may include a CVD method such as PECVD or LPCVD.
  • the metal layer 130 may be subjected to low temperature heat treatment to react with the amorphous silicon layer 140 to be changed to the metal silicide layer 131.
  • the process of forming the metal silicide layer with the connection layer 131 through low temperature heat treatment is the same as in the first embodiment.
  • the present embodiment forms a separate amorphous silicon layer (buffer layer 140) on the metal layer 130 and heat-treats it at low temperature to form the connection layer 131, thereby forming the metal layer 130 and the optoelectronic device.
  • the connecting layer 131 is formed by heat-treating the silicon layer 200 to be formed at low temperature.
  • the buffer layer 140 is formed on the metal layer 130 has been described.
  • the buffer layer 140 and the metal layer 130 are sequentially stacked on the lower electrode 110. It will be apparent to be included in the present invention.
  • the solar cell according to the third embodiment of the present invention has the same configuration except for the solar cell and the connection layer 131 of the first embodiment with reference to FIGS. 1 to 5. Therefore, in the following exemplary embodiment, other detailed descriptions except the process of forming the connection layer 131 are omitted in order to avoid duplication of description.
  • FIG. 7 is a view showing a manufacturing process of a solar cell provided with a connection layer according to a third embodiment of the present invention.
  • a connection layer 131 (shown in FIG. 8) may be formed on the lower electrode 110 on the substrate 100.
  • the first buffer layer 120, the metal layer 130, and the second buffer layer 140 are sequentially formed on the lower electrode 110, and then the metal layer 130 is formed.
  • the low temperature heat treatment may be performed to react with the buffer layers 120 and 140 to change the metal silicide layer 131.
  • the material and formation method of the metal layer 130 and the buffer layers 120 and 140 and the process of forming the metal silicide layer with the connection layer 131 through low temperature heat treatment are the same as in the previous embodiment.
  • the present embodiment forms a separate amorphous silicon layer (buffer layers 120 and 140) before and after the metal layer 130 and heat-treats it at low temperature to form the connection layer 131.
  • the connection layer 131 is formed by low temperature heat treatment of the silicon layer 200 constituting the device.
  • connection layer 131 is described as a metal silicide layer, but the present invention is not limited thereto.
  • the connection layer (not shown) according to the fourth embodiment of the present invention may be formed of a multilayer film including a barrier layer (not shown) and a metal silicide layer (not shown).
  • the barrier layer may serve to prevent diffusion of impurities from the lower electrode 110 to the silicon layer 200.
  • a barrier layer may be first formed on the lower electrode 110.
  • the barrier layer may be either a TiN layer or an AlN layer known to serve as a diffusion barrier in the semiconductor field, but is not limited thereto.
  • the method of forming such a barrier layer may include a PVD method such as sputtering or a CVD method such as LPCVD, PECVD, or MOCVD.
  • the barrier layer may be heat-treated at low temperature to react with the silicon layer 200.
  • the barrier layer is a TiN layer
  • Ti of the TiN layer and Si of the silicon layer 200 react to form a TiSi x layer, which is a metal silicide layer, at the interface between the TiN layer and the silicon layer, in which case the connection layer is TiN.
  • It may be a multilayer film having a / TiSi x structure.
  • a metal layer may be further formed on the lower side, the upper side, and the upper side of the barrier layer to improve the adhesion of the barrier layer disposed between the lower electrode 110 and the silicon layer 200.
  • the barrier layer when the barrier layer is a TiN layer, the barrier layer may be formed as a multilayer film having any one of Ti / TiN, TiN / Ti, and Ti / TiN / Ti structures between the lower electrode 110 and the silicon layer 200.
  • the connection layer may be a multilayer having a structure of any one of Ti / TiN / TiSi x or TiN / TiSi x through low temperature heat treatment of the barrier layer and the silicon layer 200.
  • the material of the metal layer is not necessarily limited to Ti, and Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, and Tr may react with silicon to form a metal silicide. , Ru, Rh, Cd, and Pt.
  • connection layer 131 may be formed through a separate low temperature heat treatment process, but in some cases, the low temperature heat treatment process may be omitted and FIGS. 9 and 10 will be described below. It may be formed through a crystallization heat treatment process of the silicon layer 200 referred to.
  • the crystallization of the silicon layer 200 will be described as an example of the first embodiment of the present invention.
  • the crystallization process of the silicon layer 200 may be applied to other embodiments of the present invention.
  • FIG 9 and 10 are views illustrating a manufacturing process of the silicon layer 200 of the solar cell having the connection layer 131 according to the first embodiment of the present invention.
  • amorphous silicon layers 210, 220, and 230 may be formed. have.
  • the first amorphous silicon layer 210 is formed on the metal layer 130, and then the second amorphous silicon layer 220 is formed on the first amorphous silicon layer 210, and then the second amorphous silicon layer (
  • the third amorphous silicon layer 230 may be formed on the 220 to form one photoelectric device (silicon layer) 200.
  • the first, second, and third amorphous silicon layers 210, 220, and 230 may be formed using a CVD method such as PECVD or LPCVD.
  • the first, second, and third amorphous silicon layers 210, 220, and 230 are subjected to high temperature heat treatment (at this time, the high temperature heat treatment is higher than the low temperature heat treatment forming the connection layer 131.
  • the high temperature heat treatment is higher than the low temperature heat treatment forming the connection layer 131.
  • Each of the three polycrystalline silicon layers 231 may be crystallized.
  • the metal layer 130 may react with the first amorphous silicon layer 210 to finally form a metal silicide layer, which is a connection layer 131.
  • the photoelectric device 200 including the first, second, and third polycrystalline silicon layers 211, 221, and 231 is formed on the connection layer 131.
  • Such an optoelectronic device may have a structure of a pin diode in which p-type, i-type, and n-type polycrystalline silicon layers, in which a polycrystalline silicon layer is stacked, may generate power with photovoltaic power generated by receiving light, are sequentially stacked.
  • the i-type means intrinsic without impurities.
  • the dopant is preferably doped in situ at the time of forming the amorphous silicon layer.
  • Boron (B) is used as an impurity in p-type doping, and phosphorus (P) or arsenic (As) is used as an impurity in n-type doping, but the present invention is not limited thereto, and known techniques may be used without limitation.
  • the crystallization methods of the first, second, and third amorphous silicon layers 210, 220, and 230 may include Solid Phase Crystallization (SPC), Excimer Laser Annealing (ELA), Sequential Lateral Solidification (SLS), and Metal Induced Crystallization (MIC). ) And MILC (Metal Induced Lateral Crystallization) can be used. Since the crystallization method of the amorphous silicon is a known technique, a detailed description thereof will be omitted herein.
  • first, second, and third amorphous silicon layers 210, 220, and 230 are all formed, the layers are simultaneously crystallized, but the present invention is not limited thereto.
  • the crystallization process may be performed separately for each amorphous silicon layer, and the two amorphous silicon layers may simultaneously undergo a crystallization process and the other amorphous silicon layer may be separately crystallized.
  • first, second, and third polycrystalline silicon layers 211, 221, and 231 may further perform a defect removal process to improve overall electrical characteristics.
  • the polycrystalline silicon layer may be subjected to high temperature heat treatment or hydrogen plasma treatment to remove defects (eg, impurities and dangling bonds) present in the polycrystalline silicon layer.
  • another optoelectronic device may be further formed on the optoelectronic device composed of a polycrystalline silicon layer to implement a tandem structure of a solar cell, and the other optoelectronic device may have a structure in which an amorphous silicon layer is stacked.
  • the above-described optoelectronic devices may be stacked in double or more, and the optoelectronic devices may use a p-n type instead of a p-i-n type.

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Abstract

태양전지 및 그 제조방법이 개시된다. 본 발명에 따른 태양전지는 다수개의 단위셀 영역(a)을 포함하는 기판(100); 기판(100)의 단위셀 영역(a) 상에 형성되는 하부전극(110); 하부전극(110) 상에 형성되는 연결층(131); 연결층(131) 상에 형성되는 광전소자(200); 및 광전소자(200) 상에 형성되는 상부전극(300)을 포함하되, 상부전극(300)은 단위셀 영역(a)과 이웃하는 다른 단위셀 영역(a) 상에 형성된 하부전극(110) 상의 연결층(131)과 전기적으로 연결되는 것을 특징으로 한다.

Description

태양전지 및 그 제조방법
본 발명은 태양전지 및 그 제조방법에 관한 것이다. 보다 상세하게는, 하부전극과 광전소자(반도체층) 사이에 연결층(금속 실리사이드층 및 금속층 중 적어도 어느 하나)이 형성된 태양전지 및 제조방법에 관한 것이다.
기판 상에 광흡수층(반도체층)을 형성하는 박막 타입의 태양전지에서는, 광전 변환 효율을 향상시키기 위해 다결정 반도체층을 주로 사용하고 있다. 예를 들어, 반도체층이 실리콘층인 경우, 비정질 실리콘층보다 다결정 실리콘층을 사용할 경우 태양전지의 광전 변환 효율이 향상된다.
통상적으로, 이러한 다결정 실리콘 태양전지는 비정질 실리콘층을 먼저 형성한 후, 비정질 실리콘층을 고온에서 열처리함으로써 다결정 실리콘층으로 결정화시켜 제조할 수 있다.
하지만, 이와 같은 다결정 실리콘 태양전지를 제조하기 위해서는 다음과 같은 문제점이 있다.
먼저, 비정질 실리콘층을 결정화시키는 경우, 하부전극 상에 비정질 실리콘층을 형성한 후 결정화를 위해 고온의 열처리 과정이 장시간 수행하기 때문에 하부전극에 포함되어 있던 소정의 불순물이 광전소자, 즉 실리콘층까지 확산되는 문제점이 있었다.
또한, 고온의 열처리 과정은 불필요한 화학적 반응을 초래하여 하부전극과 실리콘층 사이의 계면 특성을 저하시켜서 하부전극으로부터 실리콘층이 박리되거나 태양전지의 단위셀간의 전기 전도도를 저하시키는 문제점이 있었다.
또한, 태양전지의 단위셀 형성을 위하여 실리콘층을 패터닝하는 경우에 실리콘층의 하부에 위치하는 하부전극이 손상되는 문제점이 있었다.
이와 같은 다결정 실리콘 태양전지 제조시 발생할 수 있는 문제점들은 결과적으로 태양전지의 광전 변환 효율을 저하시키는 중요한 요인들로 작용될 수 있다.
이에 본 발명은 상기와 같은 종래기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 하부전극과 반도체층(실리콘층) 사이에 연결층(금속 실리사이드층 및 금속층 중 적어도 어느 하나)이 형성된 태양전지 및 그 제조방법을 제공하는데 목적이 있다.
본 발명에 의하면, 하부전극과 반도체층(실리콘층) 사이에 연결층(금속 실리사이드층 또는 금속층 중 적어도 어느 하나)을 구비하여 하부전극의 불순물이 반도체층으로 확산되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 하부전극과 반도체층(실리콘층) 사이에 연결층(금속 실리사이드층)을 구비하여 하부전극과 실리콘층간의 계면 특성(부착력)을 향상시킬 수 있다.
또한, 본 발명에 의하면, 태양전지의 임의의 단위셀과 이와 이웃하는 다른 단위셀이 연결층(금속 실리사이드층 또는 금속층 중 적어도 어느 하나)을 통해 전기적으로 연결되어, 하부전극의 손상을 방지하고 단위셀간의 전기 전도도를 향상시킬 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
도 7은 본 발명의 제3 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
도 8은 본 발명의 제2 실시예 및 제3 실시예에 따른 연결층을 구비하는 태양전지를 나타내는 도면이다.
도 9 및 도 10은 본 발명의 제1 실시예에 따른 연결층을 구비하는 태양전지의 실리콘층의 제조 과정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판
110: 하부전극
120: 제1 버퍼층
130: 금속층
131: 연결층
140: 제2 버퍼층
200: 반도체층(광전소자)
300: 상부전극
상술한 목적을 달성하기 위하여, 본 발명에 따른 태양전지는, 다수개의 단위셀 영역을 포함하는 기판; 상기 기판의 단위셀 영역 상에 형성되는 하부전극; 상기 하부전극 상에 형성되며 소정의 금속을 포함하는 연결층; 상기 연결층 상에 형성되는 광전소자; 및 상기 광전소자 상에 형성되는 상부전극을 포함하되, 상기 상부전극은 상기 단위셀 영역과 이웃하는 다른 단위셀 영역 상에 형성된 하부전극 상의 연결층과 전기적으로 연결되는 것을 특징으로 한다.
상기 연결층은 금속층 및 금속 실리사이드층 중 적어도 어느 하나를 포함할 수 있다.
상기 연결층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 적어도 어느 하나를 포함할 수 있다.
상기 광전소자는 다결정 실리콘층을 포함할 수 있다.
상기 연결층은 배리어층을 더 포함하는 다층막 구조일 수 있다.
상기 배리어층은 TiN층이고, 상기 연결층은 TiN/TiSix 또는 Ti/TiN/TiSix 중 어느 하나의 구조를 갖는 다층막일 수 있다.
그리고, 상술한 목적을 달성하기 위하여, 본 발명에 따른 태양전지의 제조방법은, (a) 다수개의 단위셀 영역을 포함하는 기판을 제공하는 단계; (b) 상기 기판의 단위셀 영역 상에 하부전극을 형성하는 단계; (c) 상기 하부전극 상에 금속층을 형성하는 단계; (d) 상기 금속층 상에 다수의 비정질 실리콘층이 적층된 광전소자를 형성하는 단계; 및 (e) 상기 광전소자 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 (d) 단계 후에 상기 금속층과 상기 비정질 실리콘층을 열처리하는 단계를 더 포함할 수 있다.
상기 (d) 단계 후에 상기 비정질 실리콘층을 결정화 하는 단계를 더 포함할 수 있다.
상기 (c) 단계는, 상기 하부전극 상에 금속층과 버퍼층을 순차적으로 형성하는 단계를 포함하거나, 상기 하부전극 상에 버퍼층과 금속층을 순차적으로 형성하는 단계를 포함하거나, 상기 하부전극 상에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 상에 금속층을 형성하는 단계; 상기 금속층 상에 제2 버퍼층을 형성하는 단계를 포함할 수 있다.
상기 (c) 단계 또는 상기 (d) 단계 후에 상기 금속층과 상기 버퍼층을 열처리하는 단계를 더 포함할 수 있다.
상기 (d) 단계 후에 상기 비정질 실리콘층을 결정화 하는 단계를 더 포함할 수 있다.
상기 버퍼층은 실리콘층일 수 있다.
상기 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해보다 명확하게 이해될 것이다.
본 명세서에 있어서, 단위셀 영역(a)은 태양전지에서 전극 사이(하부전극과 상부전극 사이)에 광전소자(실리콘층)가 위치하여 실질적으로 광전 변환이 이루어지는 영역을 의미하는 것이다. 이하에서는 설명의 편의를 위해 태양전지 중 일부 영역의 단면을 제조 단계에 따라 도시하여 설명하도록 한다.
제1 실시예
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
먼저, 도 1을 참조하면, 상부에 단위셀이 형성되는 다수개의 단위셀 영역(a)을 포함하는 기판(100)을 제공할 수 있다. 기판(100)의 재질은 빛을 수광하는 방향에 따라 투명 재질 또는 불투명 재질 모두 가능하다. 일 예로, 기판(100)의 소재로는 유리, 플라스틱, 실리콘 및 금속[예를 들면, SUS(Stainless Steel)]일 수 있으나, 본 발명에 이에 한정되는 것은 아니다.
이어서, 기판(100)의 표면에는 텍스쳐링(texturing)이 수행될 수 있다. 본 발명에서 텍스쳐링이란, 태양전지의 기판 표면에 입사되는 빛이 반사되어 광학적으로 손실됨으로써 그 특성이 저하되는 현상을 방지하지 위한 것이다. 즉, 기판의 표면을 거칠게 만드는 것으로, 기판 표면에 요철 패턴(미도시 함)을 형성하는 것을 말한다. 예를 들면, 텍스쳐링으로 기판의 표면이 거칠어지면 표면에서 한번 반사된 빛이 태양전지 방향으로 재반사될 수 있으므로 빛이 손실되는 것을 감소시킬 수 있다. 결국, 광전소자(반도체층)에서의 광 포획량이 증가되어 태양전지의 광전 변환 효율을 향상시킬 수 있다.
이어서, 기판(100) 상에는 전도성 재질의 하부전극(110)을 형성할 수 있다. 하부전극(110)의 소재는 접촉 저항이 낮으면서 투명한 성질을 갖는 투명전극인 TCO(Transparent Conductive Oxide)을 사용할 수 있다. 일 예로, AZO(ZnO:Al), ITO(Indium-Tin-Oxide), GZO(ZnO:Ga), BZO(ZnO:B) 및 FTO(SnO2:F) 중 어느 하나일 수 있으나, 반드시 이에 한정되지 않으며 통상적인 전도성 소재를 제한 없이 사용할 수 있다. 이러한 하부전극(110)의 형성 방법으로는 열 증착법(Thermal Evaporation), 전자빔 증착법(E-beam Evaporation), 스퍼터링(sputtering)과 같은 물리기상 증착법(Physical Vapor Deposition: PVD) 및 저압 플라즈마 화학기상 증착법(Low Pressure Chemical Vapor deposition: LPCVD), 플라즈마 화학기상 증착법(Plasma Enhanced Chemical Vapor deposition: PECVD), 금속유기 화학기상 증착법(Metal Organic Chemical Vapor Deposition: MOCVD)과 같은 화학기상 증착법(Chemical Vapor Deposition: CVD)을 포함할 수 있다.
이어서, 하부전극(110) 상에는 연결층(131: 도 3에서 도시됨)을 형성할 수 있다. 본 실시예에서, 이러한 연결층(131)을 형성하기 위하여, 하부전극(110) 상에 금속층(130)을 형성할 수 있다. 금속층(130)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt중 적어도 어느 하나를 포함할 수 있으나, 바람직하게는 니켈(Ni)을 사용할 수 있다. 이러한 금속층(130)을 형성하는 방법으로는 PVD 방법을 포함할 수 있다. 금속층(130)은 이후 공정에 의해 실리콘과 반응하여 연결층(131)인 금속 실리사이드층으로 변환될 수 있다. 이에 관한 보다 상세한 설명은 이하에서 하도록 한다.
다음으로, 도 2를 참조하면, 단위셀 영역(a) 사이의 하부전극(110)과 금속층(130)의 일 부분을 패터닝할 수 있다. 이러한 패터닝 방법으로는 레이저 광원을 이용한 식각법인 레이저 스크라이빙법(laser scribing)을 포함할 수 있다.
다음으로, 도 3을 참조하면, 기판(100) 상에 반도체층(200)을 형성할 수 있다. 본 실시예에서는 p 형, i 형, n 형의 실리콘층이 적층된 반도체층(200)을 상정하여 설명하기로 한다. 이러한 실리콘층(200)의 형성 방법으로는 PECVD 또는 LPCVD와 같은 CVD 방법을 포함할 수 있다. 실리콘층(200)은 이후 공정에 의해 광을 수광하여 전력을 생산할 수 있는 광전소자의 기능을 수행할 수 있다.
다음으로, 도 3을 더 참조하면, 금속층(130)을 저온 열처리하여 실리콘층(200)과 반응시켜 금속 실리사이드층(131)으로 변화시킬 수 있다. 더 구체적으로 설명하면, 저온 열처리(이때, 저온 열처리는 비정질 실리콘의 결정화 열처리 온도보다 낮은 온도에서 수행되는 열처리를 의미함)를 수행하여 금속층(130)에 포함된 금속 성분과 실리콘층(200)의 실리콘이 반응하여 금속 실리사이드로 이루어진 연결층(131)을 형성할 수 있다. 일 예로, 니켈층(130)과 실리콘층(200)을 350℃ 정도의 온도로 열처리하여 니켈과 실리콘이 반응하여 니켈 실리사이드층(예를 들어, NiSix)이 형성될 수 있다.
다음으로, 도 4를 참조하면, 단위셀 영역(a) 사이의 실리콘층(200)의 일 부분을 패터닝할 수 있다. 이러한 패터닝 방법으로는 레이저 광원을 이용한 식각 방법인 레이저 스크라이빙법을 포함할 수 있다. 이 때, 연결층(131)은 식각 저지막의 기능을 함으로써 실리콘층(200)의 패터닝 과정에서 하부전극(110)에 손상 없이 실리콘층(200)만을 용이하게 식각할 수 있다.
다음으로, 도 5를 참조하면, 기판(100) 상에 상부전극(300)을 형성하고, 이어서 단위셀 영역(a) 사이의 실리콘층(200)과 상부전극(300)의 일 부분을 패터닝할 수 있다. 상부전극(300)은 투명 전도성 소재인 ITO, ZnO, IZO, AZO(ZnO:Al), FTO(SnO2:F) 중 어느 하나일 수 있으나 반드시 이에 한정되지 않으며 통상적인 전도성 소재도 제한 없이 사용할 수 있다. 이러한 상부전극(300)의 형성 방법으로는 스퍼터링과 같은 PVD 방법이나 LPCVD, PECVD, MOCVD와 같은 CVD 방법을 포함할 수 있다. 이러한 패터닝 방법으로는 레이저 광원을 이용한 식각 방법인 레이저 스크라이빙법을 포함할 수 있다.
도 5를 더 참조하면, 다수개의 단위셀 영역(a) 중 임의의 단위셀 영역(a)에 형성된 상부전극(300)을 이웃하는 다른 단위셀 영역(a)에 형성된 하부전극(110) 상의 연결층(131)과 전기적으로 연결시켜 직렬 방식의 태양전지를 구현할 수 있다. 따라서, 본 발명의 태양전지는 하부전극(110)과 실리콘층(200) 사이에 연결층(131)으로 금속 실리사이드층을 구비함으로써 하부전극(110)의 불순물이 실리콘층(200)으로 확산되는 것을 방지할 수 있고, 하부전극(110)과 실리콘층(200)간의 계면 특성(부착력)을 향상시킬 수 있으며, 단위셀 패터닝시 하부전극(110)의 손상을 방지할 수 있다. 또한, 본 발명에서 연결층(131)인 금속 실리사이드층은 저항값이 낮아서 직렬 연결되는 단위셀간의 전기 전도도를 향상시킬 수 있다.
제2 실시예
본 발명의 제2 실시예에 의한 태양전지는 도 1 내지 도 5를 참조한 제1 실시예의 태양전지와 연결층(131)을 제외한 구성은 동일하다. 따라서, 이하의 본 실시예에서는 설명의 중복을 피하기 위하여 연결층(131)을 형성하는 공정을 제외한 다른 상세한 설명은 생략한다.
도 6은 본 발명의 제2 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
도 6을 참조하면, 기판(100) 상의 하부전극(110) 상에는 연결층(131: 도 8에서 도시됨)을 형성할 수 있다. 이러한 연결층(131)을 형성하기 위하여, 본 실시예에서는 하부전극(110) 상에 금속층(130)을 형성할 수 있다. 금속층(130)의 재질과 형성 방법은 제1 실시예와 동일하다.
이어서, 금속층(130) 상에는 버퍼층(140)이 형성될 수 있다. 이러한 버퍼층(140)은 p형, i형, n형 중 어느 하나의 도전형을 갖는 비정질 실리콘층일 수 있다. 버퍼층(140)의 형성 방법으로는 PECVD 또는 LPCVD와 같은 CVD 방법을 포함할 수 있다.
이어서, 금속층(130)을 저온 열처리하여 비정질 실리콘층(140)과 반응시켜 금속 실리사이드층(131)으로 변화시킬 수 있다. 저온 열처리를 통하여 연결층(131)으로 금속 실리사이드층을 형성하는 과정은 제1 실시예와 동일하다. 이와 같이, 본 실시예는 금속층(130) 상에 별도의 비정질 실리콘층[버퍼층(140)]을 형성하고 이를 저온 열처리하여 연결층(131)을 형성하는 점에서, 금속층(130)과 광전소자를 구성하는 실리콘층(200)을 저온 열처리하여 연결층(131)을 형성하는 제1 실시예와 차이점이 있다. 한편, 본 실시예에서는 금속층(130) 상에 버퍼층(140)이 형성된 경우를 설명하였지만, 그 역의 경우로서 하부 전극(110) 상에 버퍼층(140)과 금속층(130)을 순차적으로 적층하는 경우도 본 발명에 포함되는 것은 자명할 것이다.
제3 실시예
본 발명의 제3 실시예에 의한 태양전지는 도 1 내지 도 5를 참조한 제1 실시예의 태양전지와 연결층(131)을 제외한 구성은 동일하다. 따라서, 이하의 본 실시예에서는 설명의 중복을 피하기 위하여 연결층(131)을 형성하는 공정을 제외한 다른 상세한 설명은 생략한다.
도 7은 본 발명의 제3 실시예에 따른 연결층을 구비하는 태양전지의 제조 공정을 나타내는 도면이다.
도 7을 참조하면, 기판(100) 상의 하부전극(110) 상에는 연결층(131: 도 8에서 도시됨)을 형성할 수 있다. 이러한 연결층(131)을 형성하기 위하여, 본 실시예에서는 하부전극(110) 상에 제1 버퍼층(120), 금속층(130), 제2 버퍼층(140)을 순차적으로 형성한 후 금속층(130)을 저온 열처리하여 버퍼층(120, 140)과 반응시켜 금속 실리사이드층(131)으로 변화시킬 수 있다. 금속층(130)과 버퍼층(120, 140)의 재질 및 형성 방법, 및 저온 열처리를 통하여 연결층(131)으로 금속 실리사이드층을 형성하는 과정은 이전 실시예와 동일하다.
이와 같이, 본 실시예는 금속층(130)의 전후로 별도의 비정질 실리콘층[버퍼층(120, 140)]을 형성하고 이를 저온 열처리하여 연결층(131)을 형성하는 점에서, 금속층(130)과 광전소자를 구성하는 실리콘층(200)을 저온 열처리하여 연결층(131)을 형성하는 제1 실시예와 차이점이 있다.
제4 실시예
상술한 본 발명의 실시예들에서는 연결층(131)이 금속 실리사이드층으로 설명되어 있으나 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 제4 실시예에 의한 연결층(미도시)은 배리어층(미도시)과 금속 실리사이드층(미도시)을 포함하는 다층막으로 구성될 수 있다. 이때, 배리어층은 하부전극(110)으로부터 실리콘층(200)으로 불순물의 확산을 방지하는 역할을 수행할 수 있다.
이러한 연결층을 형성하기 위하여, 본 실시예에서는 먼저 하부전극(110) 상에 배리어층을 형성할 수 있다. 이러한 배리어층은 반도체 분야 등에서 확산 방지막의 역할을 하는 것으로 알려진 TiN층 또는 AlN층 중 어느 하나일 수 있으나 확산 방지막의 역할만 할 수 있다면 반드시 이에 한정되는 것은 아니다. 이러한 배리어층을 형성하는 방법으로는 스퍼터링과 같은 PVD 방법이나 LPCVD, PECVD, MOCVD와 같은 CVD 방법을 포함할 수 있다.
이어서 배리어층을 저온 열처리하여 실리콘층(200)과 반응시킬 수 있다. 이때, 배리어층이 TiN층인 경우 TiN층의 Ti와 실리콘층(200)의 Si가 반응하여 TiN층과 실리콘층의 계면에 금속 실리사이드층인 TiSix층이 형성될 수 있으며, 이 경우 연결층은 TiN/TiSix 구조를 갖는 다층막일 수 있다.
한편, 본 실시예에서 하부전극(110)과 실리콘층(200) 사이에서 배치되는 배리어층의 접착력을 향상시키기 위하여 배리어층의 하측, 상측, 상하측 모두에 금속층(미도시)을 더 형성할 수 있다. 즉, 배리어층이 TiN층인 경우 배리어층은 하부전극(110)과 실리콘층(200) 사이에 Ti/TiN, TiN/Ti, Ti/TiN/Ti 중 어느 하나의 구조를 갖는 다층막으로 형성될 수 있다. 이 경우 배리어층과 실리콘층(200)의 저온 열처리를 통하여 연결층은 Ti/TiN/TiSix 또는 TiN/TiSix 중 어느 하나의 구조를 갖는 다층막이 될 수 있다. 한편, 배리어층이 TiN층인 경우 금속층의 소재는 반드시 Ti로 한정되지 않으며 실리콘과 반응하여 금속 실리사이드가 형성될 수 있는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 적어도 어느 하나를 포함할 수 있다.
한편, 상술한 바와 같이, 본 발명의 실시예들에서 연결층(131)은 별도의 저온 열처리 공정을 통하여 형성될 수도 있으나, 경우에 따라서는 상기 저온 열처리 공정을 생략하고 이하의 도 9 및 도 10을 참조한 실리콘층(200)의 결정화 열처리 공정을 통하여 형성될 수도 있다.
이하에서는 편의를 위하여 본 발명의 제1 실시예를 일 예로 하여 실리콘층(200)의 결정화를 설명하고 있지만 본 발명의 다른 실시예들에도 동일하게 실리콘층(200)의 결정화 과정이 적용될 수 있다.
도 9 및 도 10은 본 발명의 제1 실시예에 따른 연결층(131)을 구비하는 태양전지의 실리콘층(200)의 제조 과정을 나타내는 도면이다.
먼저, 도 9를 참조하면, 기판(100) 상에 하부전극(110)과 금속층(130)을 순차적으로 형성한 후, 일 예로 3층의 비정질 실리콘층(210, 220, 230)이 형성될 수 있다.
더 구체적으로, 금속층(130) 상에는 제1 비정질 실리콘층(210)을 형성하고, 이어서 제1 비정질 실리콘층(210) 상에는 제2 비정질 실리콘층(220)을 형성하고, 이어서 제2 비정질 실리콘층(220) 상에는 제3 비정질 실리콘층(230)을 형성하여 하나의 광전소자(실리콘층: 200)를 구성할 수 있다. 이때, 제1, 제2, 제3 비정질 실리콘층(210, 220, 230)의 형성 방법으로는 PECVD 또는 LPCVD와 같은 CVD 방법을 이용하여 형성할 수 있다.
다음으로, 도 10을 참조하면, 제1, 제2, 제3 비정질 실리콘층(210, 220, 230)을 고온 열처리(이때, 고온 열처리는 상술한 연결층(131)을 형성하는 저온 열처리 대비 높은 온도에서 이루어지는 열처리를 의미함)하여 결정화하는 과정을 수행할 수 있다. 즉, 제1 비정질 실리콘층(210)은 제1 다결정 실리콘층(211)으로, 제2 비정질 실리콘층(220)은 제2 다결정 실리콘층(221)으로, 제3 비정질 실리콘층(230)은 제3 다결정 실리콘층(231)으로 각각 결정화할 수 있다. 이 고온 열처리 과정에서, 금속층(130)은 제1 비정질 실리콘층(210)과 반응하여 연결층(131)인 금속 실리사이드층이 최종적으로 형성될 수 있다.
결국, 본 실시예에서, 연결층(131) 상에는 제1, 제2, 제3 다결정 실리콘층(211, 221, 231)으로 구성되는 광전소자(200)가 형성된다. 이러한 광전소자는 다결정 실리콘층이 적층된 구조로 광이 수광되어 발생되는 광기전력으로 전력을 생산할 수 있는 p형, i형, n형의 다결정 실리콘층이 순서대로 적층된 p-i-n 다이오드의 구조일 수 있다. 여기서, i형은 불순물이 도핑되지 않은 진성(intrinsic)을 의미한다. n 형 또는 p 형 도핑은 비정질 실리콘층 형성시에 불순물을 인시츄(in situ) 방식으로 도핑하는 것이 바람직하다. p형 도핑시 불순물로서는 보론(B)을 n 형 도핑시 불순물로서는 인(P) 또는 비소(As)를 사용하는 것이 일반적이나, 이에 한정되는 것은 아니며 공지된 기술을 제한 없이 사용할 수 있다.
한편, 제1, 제2, 제3 비정질 실리콘층(210, 220, 230)의 결정화 방법은 SPC(Solid Phase Crystallization), ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization), 및 MILC(Metal Induced Lateral Crystallization) 중 어느 하나의 방법을 사용할 수 있다. 상기의 비정질 실리콘의 결정화 방법은 공지의 기술이므로 이에 대한 상세한 설명은 본 명세서에서는 생략하기로 한다.
또한, 상기에서는 제1, 제2, 제3 비정질 실리콘층(210, 220, 230)을 모두 형성한 후에 이들 층을 동시에 결정화시키는 것으로 설명하고 있으나 반드시 이에 한정되는 것은 아니다. 예를 들어, 하나의 비정질 실리콘층 마다 결정화 공정을 별도로 진행할 수 있으며, 또한 두 개의 비정질 실리콘층은 동시에 결정화 공정을 진행하고 나머지 하나의 비정질 실리콘층은 별도로 결정화 공정을 진행할 수도 있다.
또한, 제1, 제2, 제3 다결정 실리콘층(211, 221, 231)은 제반 전기적 특성을 향상시키기 위하여 결함 제거 공정을 추가로 진행할 수 있다. 본 발명에서는 다결정 실리콘층을 고온 열처리하거나 수소 플라즈마 처리하여 다결정 실리콘층 내에 존재하는 결함(예를 들어, 불순물 및 댕글링 본드 등)을 제거할 수 있다.
또한, 다결정 실리콘층으로 구성된 광전소자 상에는 다른 광전소자가 더 형성되어 탄뎀(tandem) 구조의 태양전지를 구현할 수도 있는데, 이러한 다른 광전소자는 비정질 실리콘층이 적층된 구조일 수 있다. 또한, 이상에서 설명된 광전소자를 이중 이상으로 적층시킬 수도 있으며, 광전소자는 p-i-n 형이 아닌 p-n 형을 사용할 수도 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.

Claims (14)

  1. 다수개의 단위셀 영역을 포함하는 기판;
    상기 기판의 단위셀 영역 상에 형성되는 하부전극;
    상기 하부전극 상에 형성되며 소정의 금속을 포함하는 연결층;
    상기 연결층 상에 형성되는 광전소자; 및
    상기 광전소자 상에 형성되는 상부전극
    을 포함하되,
    상기 상부전극은 상기 단위셀 영역과 이웃하는 다른 단위셀 영역 상에 형성된 하부전극 상의 연결층과 전기적으로 연결되는 것을 특징으로 하는 태양전지.
  2. 제1항에 있어서,
    상기 연결층은 금속층 및 금속 실리사이드층 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 태양전지.
  3. 제2항에 있어서,
    상기 연결층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 태양전지.
  4. 제1항에 있어서,
    상기 광전소자는 다결정 실리콘층을 포함하는 것을 특징으로 하는 태양전지.
  5. 제2항에 있어서,
    상기 연결층은 배리어층을 더 포함하는 다층막 구조인 것을 특징으로 하는 태양전지.
  6. 제5항에 있어서,
    상기 배리어층은 TiN층이고, 상기 연결층은 TiN/TiSix 또는 Ti/TiN/TiSix 중 어느 하나의 구조를 갖는 다층막인 것을 특징으로 하는 태양전지.
  7. (a) 다수개의 단위셀 영역을 포함하는 기판을 제공하는 단계;
    (b) 상기 기판의 단위셀 영역 상에 하부전극을 형성하는 단계;
    (c) 상기 하부전극 상에 금속층을 형성하는 단계;
    (d) 상기 금속층 상에 다수의 비정질 실리콘층이 적층된 광전소자를 형성하는 단계; 및
    (e) 상기 광전소자 상에 상부전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  8. 제7항에 있어서,
    상기 (d) 단계 후에 상기 금속층과 상기 비정질 실리콘층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  9. 제7항에 있어서,
    상기 (d) 단계 후에 상기 비정질 실리콘층을 결정화 하는 단계를 더 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  10. 제7항에 있어서,
    상기 (c) 단계는, 상기 하부전극 상에 금속층과 버퍼층을 순차적으로 형성하는 단계를 포함하거나, 상기 하부전극 상에 버퍼층과 금속층을 순차적으로 형성하는 단계를 포함하거나, 상기 하부전극 상에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층 상에 금속층을 형성하는 단계; 상기 금속층 상에 제2 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  11. 제10항에 있어서,
    상기 (c) 단계 또는 상기 (d) 단계 후에 상기 금속층과 상기 버퍼층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  12. 제10항에 있어서,
    상기 (d) 단계 후에 상기 비정질 실리콘층을 결정화 하는 단계를 더 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  13. 제10항에 있어서,
    상기 버퍼층은 실리콘층인 것을 특징으로 하는 태양전지의 제조방법.
  14. 제7항에 있어서,
    상기 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
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