WO2010118591A1 - 子包处理方法、编码调制方法、处理器、调制编码系统 - Google Patents

子包处理方法、编码调制方法、处理器、调制编码系统 Download PDF

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WO2010118591A1
WO2010118591A1 PCT/CN2009/072840 CN2009072840W WO2010118591A1 WO 2010118591 A1 WO2010118591 A1 WO 2010118591A1 CN 2009072840 W CN2009072840 W CN 2009072840W WO 2010118591 A1 WO2010118591 A1 WO 2010118591A1
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interleaving
sub
bits
block
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PCT/CN2009/072840
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袁志锋
徐俊
许进
徐前子
龚贤卫
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中兴通讯股份有限公司
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    • H04L1/005—Iterative decoding, including iteration between signal detection and decoding operation

Definitions

  • the present invention relates to the field of communications, and in particular to a sub-packet processing method, a coded modulation method, a processor, and a modulation and coding system related to a channel coding link.
  • Background technique a sub-packet processing method, a coded modulation method, a processor, and a modulation and coding system related to a channel coding link.
  • a digital communication system is composed of a transmitting end, a channel, and a receiving end.
  • FIG. 1 shows the structure of a digital communication system.
  • the transmitting end usually includes a source, a source encoder, a channel encoder, and a modulation.
  • the receiving end usually includes a demodulator, a channel decoder, a source decoder and a sink, and a channel (storage medium) and a noise source are usually provided between the transmitting end and the receiving end.
  • channel coding links including channel coding/decoding, modulation and demodulation, etc.
  • Channel Coding Channel coding is a kind of artificially increasing redundant information in order to combat various noises and interferences in the transmission process, so that the system has the ability to automatically correct errors, thereby ensuring the reliability of digital transmission.
  • Turbo code also known as parallel concatenated convolutional code, is one of the currently recognized optimal forward error correction coding methods.
  • the combination of ⁇ 1 convolutional code and random interleaver realizes random coding.
  • it uses soft input soft output iterative decoding to approximate maximum likelihood decoding.
  • the simulation results show that the performance of the Turbo code is very close to the Shannon limit.
  • Turbo codes are widely adopted as channel coding solutions for data service transmission in many standard protocols.
  • a coded modulation processing link centered on a Turbo code includes the following processes: Turbo coding, rate matching, channel interleaving, and modulation. Since Turbo coding obtains a mother code with a lower code rate (usually, the code rate is 1/3), it is necessary to adjust the code rate by rate matching to ensure the data length after the rate matching and the allocated physical channel resources. Match. Furthermore, in order to avoid successive bits in the codeword being affected by channel burst errors, the codeword bits output by the encoder typically need to pass through a channel interleaver. Finally, the data bits after rate matching and channel interleaving are modulated and transmitted.
  • the following is an example of the Turbo code coding chain in the IEEE 802.16e standard ten-decision, which details the coding and modulation process.
  • the Turbo code in the IEEE 802.16e standard ten is a convolutional Turbo code (CTC), and the two component codes use the same binary binary system convolutional code, and one by one.
  • CTC interleavers eg, ARP (Almost Regular Permutation) interleaver or other type of interleaver
  • ARP Almost Regular Permutation interleaver or other type of interleaver
  • the input bit sequence of the encoder is naturally ordered. Let the index order of the two bits of B and B be 6» ... N-. The two data of A and B are first encoded by the first component code, and the two bit N bits of the parity bit stream YhWi are encoded and output; then, the two data of A and B are interleaved by the CTC interleaver, and then the second component code C 2 is used. Encoding, encoding and outputting two N-bit check bit streams Y 2 , W 2 . Let the input A and B information bit sequences be:
  • A, B Ao, A l 5 ⁇ - ⁇ , ⁇ ⁇ 5 ⁇ - ⁇ ⁇
  • the 1/3 mother code bit sequence of the coded output is:
  • the 1st segment, the (N-1th) branch path on the encoding grid (Trllis) path of the first component code Ci respectively.
  • the system bits are interleaved into AiBi and become ⁇ ( ⁇ ) ⁇ ⁇ ( ⁇ ) (or ⁇ ⁇ ), and then with the corresponding index ⁇ 2, ⁇ ( ⁇ , ⁇ 2 , ⁇ ( ⁇ ) constitutes ⁇ ⁇ ( ⁇ ) ⁇ ⁇ (0 ⁇ 2 , ⁇ (0 , ⁇ 2 , ⁇ ( ⁇ ) (or ⁇ ⁇ (0 ⁇ ⁇ (0 ⁇ 2 , ⁇ ( ⁇ ) (or ⁇ ⁇ (0 ⁇ ⁇ (0 ⁇ 2 , ⁇ (0 , ⁇ 2 , ⁇ ( ⁇ ) ), corresponding to the second component code
  • the ⁇ (i) segment branch path on the Trellis path is shown in Figure 3.
  • the sub-packet generation process (rate matching process) After the CTC coding, the code yields 1/3 of the mother. In order to generate data packets of different code rates, and to support Hybrid Automatic Repeat Request (HARQ), after CTC coding, a sub-packet generation process is also needed to generate data of different code rates. Packet, or, generates a packet for a different HARQ redundancy version. Specifically, as shown in FIG. 4, the sub-packet generation process includes four steps of Bit Separation, Sub-block interleaving, Bit Grouping, and Bit Selection.
  • HARQ Hybrid Automatic Repeat Request
  • the sub-packet generation process is to punch or repeat different ways of the CTC mother code to generate sub-packets of various code rates, or sub-packets of various redundancy versions, including the rate matching, channel described above. Interleaving, HARQ redundancy versions and other concepts.
  • the subpacket generation process is described below.
  • the CTC codeword bits are separated into six sub-blocks: And W 2 .
  • the first N bits are separated into A sub-blocks
  • the second N bits are separated into B sub-blocks
  • the third N bits are separated into sub-blocks.
  • the fourth N bit is separated into Y 2 sub-blocks
  • the fifth ⁇ bit is separated into sub-blocks
  • the sixth N-bit is separated into W 2 sub-blocks.
  • Sub-block interleaving interleaves the six sub-blocks obtained by bit separation.
  • six identical sub-block interleavers are used, for example, some sort of row-column interleaver: row write, column permutation, column readout.
  • the column permutation is a bit inversion BRO based on the column index, and therefore, the sub-block interleaver can be called a BRO interleaver.
  • Each sub-block interleaver is interleaved in units of bits.
  • the BRO interleaver has two characteristics: (1) bits with an even index before interleaving will be interleaved into the first half of the output, and bits with an odd index before interleaving will be interleaved to the second half of the output; (2) Before interleaving A continuous bit of bits, the interleaved position index has a common point, that is, the remainder after modulo 4 or 6 is the same.
  • a B subinterleaver of X sub-blocks (X can represent ⁇ , ⁇ , ⁇ ⁇ and W 2, etc.) will have n consecutive bits of Xi, X i+1 , ...X i+1>1 Interleaved to the position where the index is "multiple of 4 plus 1".
  • bits in the output buffer in the polymerization the system is placed before the interleaved bits A, then place the system B after the bit interleaver; after correction in units of bits and then placed alternately interleaved two - and Y 2 bitstream insurance First, put Y l 5 and then put 2 ; Finally, similarly, two interleaved school-risk bit streams 1 ⁇ 1 and 1 ⁇ 2 , Jt Wi , and W 2 are interleaved in units of bits. . The process of placing Yi, Y 2 , Wi, W 2 Interleaved between blocks.
  • the bit selection determines the length of the sub-packet according to the currently available physical channel resources, and sets it to L, and then according to the current transmission is the first transmission, such as the k-th transmission, from the output buffer.
  • the L k coded bits are read out at the specified start position. If the read operation reaches the end of the buffer, the data can be read around the beginning of the buffer. Therefore, the output buffer generated by the above method is also called a circular buffer; the above-mentioned sub-packet generation process is also called A rate matching process based on a circular buffer.
  • the above-mentioned sub-packet generation method can delete or repeat the CTC codeword by the operation of the cartridge, and the obtained CTC codeword has excellent performance.
  • the method has the advantage of flexibility and granularity.
  • Modulation The sub-packets obtained by bit selection need to be modulated before they can be sent to the channel.
  • high-order modulation is widely used to obtain higher frequency utilization, and the most commonly used is Quadrature Amplitude Modulation (QAM).
  • QAM Quadrature Amplitude Modulation
  • the modulation scheme of the IEEE 802.16e standard protocol includes Quadrature Phase-Shift Keying (QPSK) and X-QAM modulation (X equals 16, 64 indicates 16QAM, 64QAM, respectively).
  • QPSK Quadrature Phase-Shift Keying
  • X-QAM modulation X equals 16, 64 indicates 16QAM, 64QAM, respectively.
  • each M-bit group is divided into a plurality of bit groups, and then each bit group is mapped to one modulation symbol. Specifically, for QPSK modulation, every two bits in a sub-packet are mapped to one QPSK symbol, and the reliability obtained by these two bits is equal.
  • Figure 5b shows In the 64QAM constellation diagram, bits 65, 62 have the highest reliability, bit b4, bl The reliability is second, and the reliability of bits 63, 60 is the worst. Therefore, bits 65, 62 are called “highly reliable bits”, bits b4, bl are “medium reliable bits”, and bits are "reliable bits”.
  • 5a and the right diagram of Fig. 5b show the correspondence between the bits of a QAM symbol and its own reliability, which can be seen more intuitively from this diagram: The bits in a QAM symbol have different reliability.
  • the CTC coded 1/3 code rate mother code is bit-separated, sub-block interleaved, bit-aggregated, placed in the output buffer, and then output.
  • a certain position of the buffer is the starting point, and a sub-packet of a certain length is read, and then modulated.
  • the above-mentioned Turbo coding, sub-packet generation, high-order modulation coding modulation combination scheme has the following problems: According to the second feature of the BRO sub-block interleaver described above That is, a continuous bit before interleaving, the interleaved position index has the same remainder after modulo 4 or 6.
  • the BRO sub-block interleaver interleaves a continuous bit in the systematic bit sequence A and B to the corresponding QAM symbol.
  • the present invention aims to provide an improved Sub-package processing scheme to solve at least one of the above problems.
  • a seed packet processing method is provided.
  • a sub-packet processing method includes: performing channel coding and rate matching on an input bit to obtain a sub-packet, wherein the sub-packet includes one or more bit groups, each bit group includes M bits, and M is greater than or equal to An integer of 1; for sub-packets, bit interleaving within a bit group.
  • a code modulation method is also provided.
  • the code modulation method according to the present invention comprises: channel coding and rate matching of input bits to obtain a sub-packet; for sub-packets, performing bit interleaving in units of a predetermined number of bits; and modulating the bit-interleaved sub-packets.
  • a processor configured to receive an output bit from the encoder, and generate a sub-package according to the number of output bits, wherein the sub-packet includes one or more bit groups, each bit group Including M bits, M is the number of bits in one modulation symbol, JL M is an integer greater than or equal to 1; a sub-packet interleaving unit is configured to perform bit interleaving in the bit group for the sub-packets generated by the sub-packet generating unit, and The output interleaved sub-packets are used for modulation.
  • a code modulation system includes: an encoder, a modulator, and a processor as described above, wherein the encoder is configured to encode an input input bit, and output the encoded output bit to a processor, the modulator being used in a processor The output is modulated by sub-packets of bit interleaving within the bit group.
  • the code sub-bits on the CTC component code may not be continuously low after being modulated, demodulated, and deinterleaved by the receiving end.
  • FIG. 1 is a block diagram showing the structure of a digital communication system according to the related art
  • FIG. 2 is a schematic diagram of a CTC Turbo encoder according to the IEEE802.16e standard
  • FIG. 3 is a coding of a CTC Turbo encoder according to the related art.
  • FIG. 4 is a flowchart of a loop buffer rate matching process according to the related art
  • FIG. 5a is a 16 octave modulation bit map constellation diagram of the IEEE 802.16e standard according to the related art
  • FIG. 5b is a related art according to the related art.
  • FIG. 6a is a flowchart of a sub-packet processing procedure according to an embodiment of the present invention
  • FIG. 6b is a schematic diagram of a sub-packet processing procedure according to Embodiment 1 of the present invention
  • FIG. 7 is a schematic diagram of bit interleaving in a cyclic shift based bit group according to Embodiment 3 of the present invention
  • FIG. 7b is a non-cyclic shift based method according to Embodiment 4 of the present invention.
  • Schematic diagram of bit interleaving in a bit group FIG. 8a and FIG. 8b respectively show cyclic shift when two sub-blocks of a first area block and a second area block adopt different offset constants when 16QAM modulation is used Cases;
  • the cyclic shifting condition is adopted when the two sub-blocks of the third area block and the fourth area block adopt different offset constants according to the H-interlace mode; 11a and 1b respectively show cyclic shift situations when the two sub-blocks of the first area block and the second area block adopt different offset constants when using 64QAM modulation; FIG. 12a and FIG. 12b respectively show When 64QAM modulation is used, the two sub-blocks of the third region ⁇ block and the fourth region block adopt cyclic shift conditions when different offset constants are used; FIG. 13a and FIG. 13b respectively show corresponding H-interleaving modes when using 64QAM modulation.
  • FIG. 14 is a structural block diagram of a processor according to an embodiment of the present invention.
  • Fig. 16 is a block diagram showing the structure of a code modulation system according to an embodiment of the present invention.
  • FIG. 6a shows a processing flow of a sub-packet processing method according to an embodiment of the present invention. As shown in FIG.
  • step S602 channel coding and rate matching are performed on an input bit to obtain a sub-package (step S602), after that, the sub-packets are bit-interleaved in units of a predetermined number of bits (step S604). After the above processing, it is preferable to modulate the bit-interleaved sub-packets.
  • the channel coding and sub-packet generation process of step S602 are first described by taking CTC coding as an example.
  • the mother code of 1/3 code rate obtained by CTC coding is bit-separated, sub-block interleaved, and bit-aggregated, and then placed in the output buffer, as shown in Figure 4. Calculated according to channel resource allocation.
  • the size of this transmission sub-packet starts from a certain position in the output buffer and reads the sub-packet of the corresponding size.
  • the two data of A and B are first encoded by the first component code, and the two bit N bits of the parity bit stream Y Wi are encoded and output; then, the two data of A and B are interleaved by the ARP interleaver, and then the second component code C 2 is used. Encoding, encoding and outputting two N-bit bitstreams to verify Y 2 , W 2 . Let the input A and B information bit sequences be:
  • CTC codeword bits are separated into six And W 2 .
  • the first N bits are divided into A sub-blocks
  • the second N bits are divided into B sub-blocks
  • the third N bits are divided into sub-blocks
  • the fourth The N bits are divided into Y 2 sub-blocks
  • the fifth ⁇ bits are divided into sub-blocks
  • the sixth N-bit is divided into W 2 sub-blocks.
  • the six sub-blocks obtained by bit separation are interleaved, and the six sub-block interleavers use the same interleaver, and each sub-block interleaver is interleaved in units of bits.
  • the interleaved system bit A is placed first; then the interleaved system bit B is placed; then the two interleaved parity bit streams Y1 are interleaved in units of bits. And Y2, first put Y1, then put Y2; finally, equally place two interleaved check bit streams W1 and W2 in bits, first put W1, then put W2.
  • the latter two processes of placing Yl, ⁇ 2, Wl, and W2 are called inter-block interleaving.
  • determining the length of the sub-packet, set to L, and according to the current transmission is the first transmission, such as the k-th transmission, from a specified starting position in the output buffer The L k coded bits are read to obtain a sub-packet. It should be noted that if the read operation reaches the end of the buffer, the data can be read around the beginning of the buffer. Or, a number of bit groups are taken out from the output buffer to form a transmission sub-packet.
  • Embodiment 1 a seed packet processing method is provided, in which channel coding and rate matching are performed on an input bit to obtain a sub-package, the process being as described above, wherein the sub-package includes one or a plurality of bit groups, each of which includes M bits, preferably, M is a number of bits in one modulation symbol, and M is an integer greater than or equal to 1; then, for the sub-packet, bits in the bit group are performed Interwoven.
  • the bit group is preferably set to include M bits, and M is the number of bits in one modulation symbol, which can make the processing process relatively simple, and the interleaving pattern is controllable. Can guarantee interlacing performance.
  • M may be set to other values different from the number of bits in the modulation symbol, for example, an integer multiple of the number of bits included in the modulation symbol, etc., which is not limited by the present invention.
  • the bit-interleaved sub-packets may be modulated, and subsequent processing at the receiving end, etc., during the modulation process, preferably, each bit group is mapped to one modulation symbol respectively. . Since each M bit in a sub-packet is mapped to one modulation symbol, the bit interleaving in such a bit group can also be a bit interleaving within M bits, or bit interleaving within a modulation symbol.
  • the implementation process of this embodiment can be better understood by the schematic diagram given in FIG. 6b.
  • the modulation and coding scheme of this embodiment is based on the processing shown in FIG. After the selection, the sub-packets obtained by the bit selection are subjected to another bit interleaving.
  • Embodiment 2 As described above, in the currently used coding modulation scheme, as in the 16QAM modulation shown in Fig. 5a, the reliability of the bits 63, 61 is higher than the bits 62, 60, that is, the 16QAM modulation causes the bit sequence to be reliable.
  • the sexual distribution is "high and low" interleaved, and the interleaving of the check bits used, that is, the way of placing the Yi and Y 2 , W ⁇ W 2 in bits, will result in CTC when using 16QAM modulation.
  • the bits in the parity bit sequence Yi of the first component code Ci are all highly reliable bits; conversely, the bits in the parity bit sequence Y 2 , W 2 of the second component code C 2 are all low reliable bits.
  • the reliability of the second component code C 2 of the CTC is much lower than that of the first component code d, and does not conform to the principle of optimizing the CTC decoding performance, which may result in a decrease in CTC decoding performance.
  • the bit aggregation process in the sub-packet generation process is further performed.
  • the sum is modified.
  • the interleaving mode of W 2 the interleaving mode of Wi and W 2 is performed by first placing Wi and then releasing W 2 , and then changing to W 2 and then placing Wi.
  • the rate matching process for the mother code obtained by channel coding, bit separation, sub-block interleaving, and bit aggregation are sequentially performed. Referring to FIG.
  • the mother code obtained by the above channel coding includes: input bits A and B, and - Risk bits Yi and Y 2 , school-risk bits and W 2 , where The input bit is outputted by the first component code in the channel coding process, and Y 2 and W 2 are outputs of the input bit after being interleaved and then encoded by the second component code in the channel coding process.
  • the first input bit is placed after sub-block interleaving, i.e., placed first A, then B is placed, then again in bit units staggered placed parity bits after sub-block interleaving and Y 2, first place Y L5 is then placed ⁇ 2 ;
  • the sub-block interleaved parity-bits 1 ⁇ 1 and 1 ⁇ 2 are interleaved in bits, first placed W 2 , and then placed in the bit interleaving mode selection rule optimization
  • the bit interleaving method used for bit interleaving in the bit group may be determined or selected according to the area block of the output buffer to which the modulation symbol corresponding to the bit group belongs.
  • the output buffer can be mapped into R modulation symbols in total, and the index range of the modulation symbols is 0 to R-1, where R N is the sub-block length, where 6 is the number of sub-blocks, 6N is the output buffer length for placing the rate-matched bits (parent code), L.” means the round-down operation, " ⁇ indicates upward Rounding operation.
  • N s Indicates the number of modulation symbols at which the N bits of one sub-block are modulated.
  • the bit group with i being 0 ⁇ N s -1 belong to the first area block, denoted as A, block, and i is the bit group of N S ⁇ 2N S -1, belonging to the second area block, denoted as B, block, i is a bit group of 2N S ⁇ 4N S -1, belonging to the third area i or block, denoted as ⁇ 'block, i is a 4N S bit group, belonging to the fourth area block, and is recorded as a WiW block.
  • bit interleaving method can be According to one or more of the following rules: 1, A, and B, the bit groups having the same number in the block adopt different bit interleaving methods;
  • bit groups with the same number in the first half block and the second half block use different bit interleaving methods
  • the first half of the WW and the bit group with the same number in the second half of the WW use different bit interleaving methods.
  • the above rule may further include the following rule 4:
  • the first half of YiY and the first half of W W, the Y Y second half and the W W second half have the same number of bit groups using different bit interleaving methods.
  • the inter-block interleaving method provided in Embodiment 2 that is, the first placement is adopted.
  • the above rules may also include the following rule 5:
  • the first half of the YY block and the first half of the WW, and the bit group with the same group number in the second half of the YY and the second half of the WW can use the same bit interleaving method.
  • the bit groups in A, and B are numbered in the same manner; the first half of Y 2 , the second half of YY, the first half of WW, and the bit group in the second half of WW are used. numbered in the same manner, or, a ,, B ,, YY front halves, YY of the halves, W 2, the front halves, W 2, after the halves are numbered the same way.
  • A, B, and YiY 2 ⁇ WiW 2 'subblocks and A, B, YiY 2 and subblocks The above A, B, and YiY 2 ⁇ WiW four inter-block and sub-block interleaving and inter-block
  • the sub-blocks ⁇ , ⁇ , ⁇ 2 and WiW 2 in the interleaving process have a certain correspondence. According to the relationship between N and M, the correspondence is also different. Case 1, N can divide M:
  • the A, B, and YiY 2 ⁇ WiW blocks correspond to the sub-block interleaving in the CTC code word, the A sub-block, the B sub-block, and the Y Yz sub-block in the inter-block interleaving, respectively.
  • bit interleaving method in the bit group may be a cyclic shift based interleaving method or an acyclic shift based interleaving method.
  • the so-called different interleaving methods refer to different offsets used by the interleaving method.
  • Embodiment 3 Cyclic Shift-Based Interleaving Method
  • a cyclic shifting method is used within one block, and bit interleaving of all bit groups in the block is based on cyclic shifting.
  • the cyclic shift offset of the 0th bit group (or symbol) is 0.
  • the cyclic shift offset of the 1st bit group is 1, the cyclic shift offset of the 2nd bit group is 2, and the cyclic shift offset of the 3rd bit group is 3rada in order to solve the above-mentioned continuous
  • ⁇ the cyclic shift formula
  • ⁇ C + mod , 7' e [0, -l] o where ⁇ is determined by several factors.
  • the amount can be determined according to the HARQ transmission.
  • the variable related to the transmission sequence number indicating HARQ can be the redundancy version number or the sequence number determined by the sub-packet identifier (SPID). Based on this, it is assumed that the sub-packet is a sub-package with a redundancy version, and the group number of a bit group in the sub-packet in the output buffer is i, and the M bits in the bit group are interleaved once. The 7th bit outputted after interleaving is the Cth..
  • ⁇ C (j + k + E[0, R-1], G[0, -1] (2b)
  • Figure 8a and Figure 8b show The cyclic shift case when the two sub-blocks A' and B' adopt different offset constants is specifically for the case of the 0th transmission, that is, equal to 0. Because it is a cyclic shift Bit, so regardless of the total offset, the equivalent offset is the value of the total offset versus M modulo operation. This example can be better understood with reference to Rule 1 above.
  • the cyclic shift of the block is only equal to the symbol index i, the 0th symbol offset is 0, and the offset of the subsequent symbols is incremented by one from the previous symbol.
  • the 4 bits of each bit group in A, block are b0blb2b3.
  • the bits in the block are interleaved as follows: A, 4 of the 0th bit group in the block The bit is shifted by a cyclic shift of 0.
  • the bit sequence after the interleaving is b0blb2b3, A, the 4 bits of the first bit group in the block are cyclically shifted by 1, and the bit order after interleaving is blb2b3.
  • the 4 bits of the 2nd bit group in the b0, ⁇ ' block are cyclically shifted by 2, and the interleaved bit order is b2b3 b0 bl , A, 4 bits of the 3rd bit group in the block Perform a cyclic shift with an offset of 3, and the bit order after interleaving is b3 b0 bl b2, A, 4 bits of the 4th bit group in the block are cyclically shifted by 4, and the bit order after interleaving For b0blb2b3.
  • the fourth bit group is the same as the interleaving of the 0th bit group. It can be seen that the cyclic shift interlace of every 4 bit groups is a loop. The bit interleaving of the following bit groups is analogous.
  • B 4 bits of each bit group in the block are b0blb2b3, and for B, the bits of the bit group in the block are interleaved as follows, B, the 0th bit group in the block The four bits are cyclically shifted by one, the interleaved bit order is blb2b3b0, B, the four bits of the first bit group in the block are shifted by 2, and the interleaved bits
  • the order is b2b3b0b1, B, the 4 bits of the 2nd bit group in the block are cyclically shifted by 3, the interleaved bit order is b3b0blb2, B, 4 bits of the 3rd bit group in the block Offset to
  • the cyclic shift of 0, the interleaved bit order is b0blb2b3, B, the 4 bits of the 4th bit group in the block are cyclically shifted by 1, and the interleaved bit order is blb2b3b
  • the fourth bit group is the same as the interleaving of the 0th bit group. It can be seen that the cyclic shift interleaving is a loop every 4 bit groups. The bit interleaving of the following bit groups is analogous.
  • Example 6 Figures 9a and 9b, Figure 10a and Figure 10b, respectively, show the cyclic shift case when the two sub-blocks YY and WW adopt different offset constants, wherein Figure 10a and Figure 10b show the implementation The inter-block interleaving method provided in Example 2, that is, the case where the W 2 repositioned interleaving method is placed first.
  • Figures 9a and 9b show the cyclic shift case when the two sub-blocks of YY and WW adopt different offset constants, specifically, for the case of the 0th transmission, that is, equal to 0. Because it is a cyclic shift, the equivalent offset is the total offset pair, regardless of the total offset.
  • FIG. 9a shows that a bit group having the same number in the first half and the latter half of the bit group belonging to the third area block block adopts a different bit interleaving method.
  • Fig. 9b shows that a bit group having the same number in the first half and the latter half of the bit group belonging to the w4 block of the fourth region block adopts a different bit interleaving method.
  • the above description can be understood by referring to Rule 2 and Rule 3 above.
  • 9a is compared with FIG. 9b.
  • the first half of the YY block and the first half of the WiW block have different bit interleaving methods for the bit groups having the same number.
  • FIG. 10a shows the case where the inter-block interleaving method provided in Embodiment 2 is adopted, that is, when the W 2 is placed and then the interleaving mode is placed, the first half of the bit group of the YY block has the same as the second half.
  • the numbered bit groups use different bit interleaving methods.
  • Fig. 10b shows that a bit group having the same number in the first half and the second half of the bit group of the WW block adopts a different bit interleaving method.
  • 10a is compared with FIG. 10b.
  • the first half of the YY block and the first half of the WiW block have the same number of bit interleaving methods.
  • the same numbered bit group can use the same bit interleaving method.
  • a corresponding comparison of Figure 10a with Figure 1 Ob can be understood with reference to Rule 5 above.
  • the first half of the YY block and the first half of the WiW block may have different bit interleaving methods for the same numbered bit group.
  • bit groups having the same number can also adopt the same bit interleaving method.
  • M 6, ie using 64QAM modulation
  • Embodiment 4 Non-cyclic shift based interleaving method
  • the acyclic shift based interleaving method herein is a cyclic shift plus bit flip interleaving method.
  • ⁇ ( ⁇ ) may be equal to an offset ⁇ , and then obtained by using a modulo, where g j Determined by ⁇ : and ', that is, a ⁇ :
  • g j Determined by ⁇ : and ' that is, a ⁇ :
  • ⁇ is determined by a number of factors.
  • the offset in order to solve the above problem of continuous low-reliability bit distribution, the offset can be determined by two quantities: one of the quantities is a constant, and all of the blocks are The bit groups are the same, but different for different blocks. This constant determines the similarities and differences of the bit interleaving methods of different sub-blocks; the other quantity is the index value of the bit group, indicating that the bit group is the output buffer.
  • the first bit group in the bit group can make the bit interleaving mode offset of the bit group have a sign-by-symbol increment, thereby playing the role of breaking the continuous reliable bit distribution.
  • the expression of the interleaving method the following examples are given.
  • the value of 7 ⁇ + in the formula in Embodiment 3 is all g ( , ') replace, you can A description of an interleaving method based on acyclic shift is implemented.
  • k is the redundancy version number of the sub-packet ⁇
  • the output bit after the bit interleaving in the bit group is determined by one of the following formulas:
  • Example 2 For the output bits obtained by channel coding, bit separation, sub-block interleaving, and bit aggregation are sequentially performed, where the output bits include: input bits, parity bits (Y and ( ⁇ 2 ), parity bits (WJ and ( W 2 ), where Yi is the output of the input component encoded by the first component code in the channel coding process, and Y 2 and W 2 are the input bits after being interleaved in the channel coding process and then encoded by the second component code.
  • the output bits include: input bits, parity bits (Y and ( ⁇ 2 ), parity bits (WJ and ( W 2 ), where Yi is the output of the input component encoded by the first component code in the channel coding process, and Y 2 and W 2 are the input bits after being interleaved in the channel coding process and then encoded by the second component code.
  • Example 3 A two-dimensional interleaving table g is defined, and then an interleaving index is generated by 7 ⁇ as an index of the two-dimensional interleaving table g.
  • a method of defining a two-dimensional array is shown, in which the number of HARQ transmissions defined by the system is expressed, for example, when the number of HARQ transmissions is equal to 4:
  • ⁇ ] is the row ⁇ column in the two-dimensional array g Value.
  • Fig. 7b shows some examples of the non-cyclic shift based interleaving mode, only to show the difference from the cyclic shift interleaving mode, which is not limited to these non-cyclic shift interleaving modes in the embodiment of the present invention.
  • processor is adapted to process the channel-coded output bits, generate a sub-packet, and perform bit-interleaving processing on the sub-packets.
  • Figure 14 shows the processor As an example of the structure, as shown in FIG.
  • the processor 1 includes the following components: a sub-packet generating unit 2, configured to receive an output bit from the encoder, And generating a sub-packet according to the number of output bits, where the sub-packet includes one or more bit groups, each bit group includes M bits, preferably, M is the number of bits in one modulation symbol, and M is An integer greater than or equal to 1; a sub-packet interleaving unit 4 configured to perform bit interleaving in a bit group on a sub-packet generated by the sub-packet generating unit 2, and output the interleaved sub-packet for modulation, in the bit group
  • a sub-packet generating unit 2 configured to receive an output bit from the encoder, And generating a sub-packet according to the number of output bits, where the sub-packet includes one or more bit groups, each bit group includes M bits, preferably, M is the number of bits in one modulation symbol, and M is An integer greater than or equal to 1
  • FIG. 15 shows a preferred structure of the processor according to the embodiment of the present invention.
  • the sub-packet generating section 2 preferably has the following structure: a bit separating unit 22 for separating output bits into sub-blocks, wherein the output bits include: input bits, for example, the above The input bits A, B, Yi ⁇ Y 2 , school-risk bits 1 ⁇ 1 and 1 ⁇ 2 , where ⁇ 1
  • Wi is an output of the input bit encoded by the first component code in the channel coding process
  • Y 2 and W 2 are outputs of the input bit after being interleaved and then encoded by the second component code in the channel coding process
  • the bit separation unit may Referring to FIG. 4, the sub-block interleaving unit 24 is configured to perform interleaving on the sub-blocks separated by the bit separating unit 22; the processing of the sub-block interleaving unit can be understood by referring to FIG.
  • the unit 26 is configured to perform a bit aggregation operation on the sub-blocks that are interleaved by the sub-block interleaving unit 24, where the bit aggregation operation includes placing the input bits of the sub-block interleaving first, and then interleaving the sub-block interleaving in units of bits. After the check bits ⁇ and Y 2 , first place Y l 5 and then ⁇ 2 , and finally, interleave the parity bits W ⁇ W 2 of the sub-block interleaved in bits, first place W 2 , and then place W l 5 wherein the operation of the bit aggregating unit can be understood with reference to FIG. 6c.
  • a code modulation system as shown in FIG. 16, the system comprising an encoder 3, a modulator 5, and the processor 1 described above in connection with FIG. 14 or FIG. 15, wherein the coding
  • the device 3 is configured to encode the input bit, and output the encoded output bit to the processor 1.
  • the encoder 3 can be implemented by using the encoder or other encoder given in FIG. 2, which is not limited herein.
  • the modulator is configured to modulate the sub-packets of the bit interleaving within the bit group output by the processor 1.
  • one bit group processed by the sub-packet interleaving section is mapped to one modulation symbol.
  • the embodiment of the present invention by sub-packet generation, that is, bit-interleaving the sub-packets after rate matching, the distribution of consecutive low-reliability bits existing in the existing processing can be broken, thereby optimizing the CTC. Decoding performance.
  • the implementation of the present invention does not modify the system architecture and the current processing flow, is easy to implement, facilitates promotion in the technical field, and has strong industrial applicability.
  • the above modules or steps of the present invention can be implemented by a general-purpose computing device, which can be concentrated on a single computing device or distributed over a network composed of multiple computing devices.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the scope of the present invention are intended to be included within the scope of the present invention.

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Description

子包处理方法、 编码调制方法、 处理器、 调制编码系统 技术领域 本发明涉及通信领域， 具体地， 涉及与信道编码链路相关的子包处理方 法、 编码调制方法、 处理器、 调制编码系统。 背景技术
一般地， 数字通信系统由发射端、 信道和接收端组成， 图 1示出了数字 通信系统的结构， 如图 1所示， 发射端通常包括信源、 信源编码器、 信道编 码器和调制器， 接收端通常包括解调器、 信道译码器、 信源译码器和信宿， 而发射端和接收端之间通常具有信道（存储介质） 和噪声源。 在数字通信系统中， 信道编码链路 (包括信道编 /译码、 调制解调等） 是整个数字通信物理层的关键技术， 其决定了数字通信系统底层传输的有效 性和可靠性。 以下对信道编码及调制过程进行介绍。 一、 信道编码 ( Channel Coding ) 信道编码是一种为了抗击传输过程中各种噪声和干扰，人为地增加冗余 信息， 使得系统具有自动纠正差错的能力， 从而保证数字传输的可靠性的一 种技术。 涡轮码（Turbo码）， 又称并行级联卷积码， 是目前公认的最优的前 向纠错编码方式之一， 其^1卷积码和随机交织器结合在一起， 实现了随机编 码的思想， 同时， 其采用软输入软输出迭代译码来逼近最大似然译码。 模拟 结果表明， Turbo码的性能很接近 Shannon限。 目前， Turbo码在许多标准协 议中被广泛采用为数据业务传输的信道编码解决方案。 一般地， 以 Turbo码为核心的编码调制处理链路包括如下过程： Turbo 编码、 速率匹配、 信道交织、 调制。 由于 Turbo编码所得到的是码率较低的 母码 （通常， 码率是 1/3 ), 所以需要通过速率匹配来调整码率， 以保证速率 匹配后的数据长度与所分配的物理信道资源相匹配。 此外 , 为了避免码字中 连续的比特受到信道突发差错影响， 编码器输出的码字比特一般需要经过一 个信道交织器。 最后， 将速率匹配及信道交织后的数据比特经过调制后进行 发送。 下面以 IEEE 802.16e标准十办议中的 Turbo码编码链为例 ,详细说明编码 调制处理过程。
IEEE 802.16e 标准十办议中的 Turbo 码是双二进制系统卷积 Turbo 码 ( Convolutional Turbo code , 以下筒称为 CTC )， 其两个分量码使用相同的双 二进制回归系统卷积码 , 并由一个 CTC交织器（例如， ARP ( Almost Regular Permutation, 近似规则置换） 交织器或其他类型的交织器） 联接起来。 如图 2所示， 待编码的信息比特被交替送到编码器的 A路输入口和 B 路输入口。设信息比特长度为 Nep比特，如果是 N个比特对，则 N^等于 2 。
编码器的输入比特序列是自然顺序的， 设八、 B两路比特的索引 顺序 为 6» ...N- 。 A、 B两路数据先被第一分量码 编码， 编码输出两路 N比特 的校验比特流 YhWi ; 然后， A、 B两路数据通过 CTC交织器交织后， 再被 第二分量码 C2编码 , 编码输出两路 N比特的校验比特流 Y2,W2。 设输入的 A、 B信息比特序列为：
A,B = Ao,Al 5 ΑΝ-Ι,ΒΟ Ι5 ΒΝ-Ι · 则编码输出的 1/3母码比特序列为：
A,B,Yi,Y2,Wi,W2 = Αο,Αι,…… ΑΝ ΒΟ,Β …… BN Y^YU,…… Ym Υι,ο, Υι,ι,…… Y2,N-I, Wi,o, WU,…… Wl,N-l, W2;0, W2;i, ··· ··· W2;N-I . 其中，
Figure imgf000004_0001
分别对应 第一分量码 Ci的编码格栅 ( Trellis )路径上的第 0段、 第 1段……第 N-1段 分支路径。 系统比特对 AiBi交织后变成 Απ(ί)Βπ(ί) (或 Β Α ) , 然后， 再与相 应索引的 Υ2,π(ο, ν2,π(ί)构成 Απ(ί)Βπ(0Υ2,π(0, ν2,π(ί) (或 Βπ(0Απ(0Υ2,π(0, ν2,π(ί)), 对应 第二分量码的编码格栅（Trellis )路径上的第 π (i)段分支路径。 如图 3所示。 二、 子包生成过程 (速率匹配过程 ) 信息经过 CTC编码之后， 产生码率为 1/3的母码。 为了产生不同码率 的数据包， 以及为了支持混合自动重传 （Hybrid Automatic Repeat Request, 筒称为 HARQ ), 在 CTC编码之后， 还需要一子包生成过程， 以生成不同码 率的数据包， 或者， 生成针对不同的 HARQ冗余版本的数据包。 具体地， 如图 4所示， 子包生成过程包括比特分离 （Bit Separation )、 子块交织（ Sub-block interleaving )、 比特聚合 ( Bit Grouping )、 比特选择 ( Bit Selection ) 四个步骤。
程。 该子包生成过程是对 CTC母码进行不同方式的打孔或重复， 以产生各种 码率的子包， 或各种冗余版本的子包， 其包括了上面所述的速率匹配、 信道 交织、 HARQ冗余版本等概念。 下面描述子包生成过程。
1、 比特分离
CTC码字比特被分离成六个子块：
Figure imgf000005_0001
和 W2。 具体地， 前面 所述的编码器的输出码字中， 第一个 N比特被分离为 A子块， 第二个 N比 特被分离为 B子块， 第三个 N比特被分离为 子块， 第四个 N比特被分离 为 Y2子块， 第五个 Ν比特被分离为 子块， 第六个 N比特被分离为 W2 子块。
2、 子块交织 子块交织过程对比特分离所得到的六个子块进行交织。 通常， 使用六个 相同的子块交织器， 例如， 某种行列交织器： 行写入， 列置换， 列读出。 其 中， 列置换是基于列索引的比特反转 BRO , 因此， 子块交织器又可以筒称为 BRO交织器。 每个子块交织器都是以比特为单位进行交织。
BRO 交织器有两个特点： （ 1 ) 交织前为偶数索引的比特将被交织到输 出的前半部分， 交织前为奇数索引的比特将被交织到输出的后半部分； （2 ) 对于交织前的一段连续比特， 交织后的位置索引有一共同点， 即， 对 4或 6 取模后的余数相同。 例如， X子块 （ X可以代表 Α,Β,Υ^Υ^ Υ 和 W2等） 的 BRO交织器会将 Xi,Xi+1, ...Xi+1>1这 n个连续比特交织到索引为 "4的倍数加 1" 的位置。 3、 比特聚合 在输出緩存器中 , 先放置交织后的系统比特 A , 再放置交织后的系统比 特 B; 然后再以比特为单位交错地放置两个交织后的校-险比特流 和 Y2, 先放 Yl 5 再放 Υ2; 最后， 类似地， 以比特为单位交错地放置两个交织后的 校-险比特流 1\¥1和1\¥2 , Jt Wi , 再放 W2。 放置 Yi、 Y2, Wi , W2的过程称 为块间交错。
4、 比特选择 才艮据当前可用的物理信道资源， 确定子包的长度， 设为 L, 并才艮据当前 的传输是第几次传输 , 如第 k次传输 , 从输出緩存器中某个指定开始位置读 出 Lk个编码比特。 如果读取操作达到緩存器的末尾， 可以绕到緩存器的开始 位置继续读取数据， 因此， 由上述方法产生的输出緩冲区又叫循环緩冲器； 上述的子包生成过程， 又叫基于循环緩冲器的速率匹配过程。 上述子包生成方法通过筒单的操作即可对 CTC码字进行删除或重复， 所得的 CTC码字性能优良。 而且对于 HARQ操作， 该方法又具有灵活性和 颗粒度的优势。 三、 调制 ( Modulation ) 比特选择所得到的子包需要经过调制后才能发送到信道。 目前， 高阶调 制被广泛采用以获得更高的频语利用率， 其中， 最常用的是正交幅度调制 ( Quadrature Amplitude Modulation , 筒称为 QAM )。 例¾口 , IEEE 802.16e标 准协议的调制方式包括正交相移键控 （Quadrature Phase-Shift Keying, 筒称 为 QPSK ), X-QAM调制 （X等于 16、 64分别表示 16QAM ,64QAM )。 采用高阶 QAM调制时 , 设一个调制符号中的比特数目为 M。 则上述子 包生成方法生成的子包中， 以每 M个比特为一组，分成若干个比特组， 然后， 每个比特组映射到一个调制符号。 具体地， 对于 QPSK调制， 子包中每两个比特映射到一个 QPSK符号， 这两个比特获得的可靠性相等。 对于 X-QAM调制， 子包中的每 M个比特 ( M=/og2(¾l ) 映射到一个 QAM调制符号， 但是， 这 M个比特的可靠性不 同： 有一部分比特的可靠性比较高， 称为 "高可靠比特"； 另一部分比特的可 靠性比较低， 称为 "低可靠比特"。 图 5a和图 5b所示分别是 IEEE802.16e标准中 16QAM和 64QAM调制 比特映射星座图。 在图 5a所示的 16QAM的星座图中， 比特 63,61的可靠性 高于比特 62, 60 , 因此， 称 63,61为 "高可靠比特" , b2, 为 "低可靠比特"。 在图 5b所示的 64QAM的星座图中 ,比特 65,62具有最高的可靠性，比特 b4,bl 的可靠性次之， 而比特 63,60的可靠性最差， 因此， 称比特 65,62为 "高可靠 比特"， 比特 b4,bl为 "中可靠比特"， 比特 为 氐可靠比特"。 图 5a和 图 5b的右边图示，示出了一个 QAM符号中各比特与其自身可靠性的对应关 系 , 从该图示可以更加直观的看出： 一个 QAM符号中的比特具有不同的可 靠性。 从上面介绍可知， CTC编码链处理流程可以这样描述： CTC编码所得 的 1/3码率的母码， 经过比特分离、 子块交织， 比特聚合处理后， 放到输出 緩冲区中， 然后从输出緩冲区的某个位置为起点， 读取一定长度的子包， 然 后进行调制。 当然也可以将 "对码字比特分离、 子块交织， 比特聚合处理后， 放到输 出緩冲区中 , 然后从输出緩冲区的某个位置为起点 , 读取一定长度的子包" 这一过程看作是速率匹配， 所以 CTC 编码链处理流程可以这样筒述： CTC 编码， 对码字速率匹配产生子包， 然后对子包调制。 上面所述的 Turbo编码、 子包生成、 高阶调制的编码调制组合方案， 存 在以下问题： 才艮据前面所述的 BRO子块交织器的第二个特点， 即， 交织前的一段连 续比特， 交织后的位置索引对 4或 6取模后的余数相同。 BRO子块交织器会 将系统比特序列 A和 B中的一段连续比特 , 交织到对应 QAM符号的相同可 靠性的位置中。 例如， X子块 （ 可以代表八、 B ) 的交织器会将 Xi,Xi+1，... Xi+1>1这 n个连续比特交织到索引为 "4的倍数加 1 " 的位置， 那么 X块中这 n个连续比特 卩映射到 16QAM符号的氏可靠比特。 外， 由于子块交织器 都是相同的， 因此会导致各个子块中相同位置的比特的可靠性也相同。 这两 个因素结合在一起， 会导致系统比特出现较长的连续低可靠比特。 这同样不 符合 CTC译码性能最优化的原则， 会导致 CTC译码性能下降。 因此， 上述的 Turbo编码、 子包生成、 高阶调制的编码调制组合方案， 会导致 Turbo两个分量码存在连续的低可靠比特， 使得 Turbo译码器的性能 下降。 发明内容 考虑到相关技术中存在的现有编码调制方案会导致存在连续的低可靠 比特， 进而使得编码链路的性能下降的问题而提出本发明， 为此， 本发明旨 在提供一种改进的子包处理方案， 以解决上述问题至少之一。 才艮据本发明的一个方面， 提供了一种子包处理方法。 根据本发明的子包处理方法包括： 对输入比特进行信道编码和速率匹 配， 得到子包， 其中， 子包包括一个或多个比特组， 每个比特组包括 M个比 特， M为大于或等于 1的整数； 对子包， 进行比特组内的比特交织。 才艮据本发明的一个方面， 还提供了一种编码调制方法。 根据本发明的编码调制方法包括： 对输入比特进行信道编码和速率匹 配， 得到子包； 对子包， 以预定数量的比特为单位进行比特交织； 对经过比 特交织的子包进行调制。 才艮据本发明的另一方面 , 提供了一种处理器。 才艮据本发明的处理器包括： 子包生成部， 用于接收来自编码器的输出比 特， 并根据输出比特数量生成子包， 其中， 子包包括一个或多个比特组， 每 个比特组包括 M个比特， M为一个调制符号中的比特数目， JL M为大于或 等于 1的整数； 子包交织部， 用于对子包生成部生成的子包进行比特组内的 比特交织 , 并输出交织后的子包用于进行调制。 才艮据本发明的再一方面， 提供了一种编码调制系统。 根据本发明的编码调制系统包括： 编码器、 调制器、 上述的处理器， 其 中， 编码器用于对输入的输入比特进行编码， 并将编码得到的输出比特输出 至处理器， 调制器用于处理器输出的经过比特组内的比特交织的子包进行调 制。 通过本发明提供的至少一个技术方案 ,通过对速率匹配得到的子包进一 步进行比特交织， 可以使得经过调制、 接收端解调、 解交织之后， CTC分量 码上面的码子比特不会存在连续的低可靠性， 从而优化 CTC译码性能。 附图说明 此处所说明的附图用来提供对本发明的进一步理解 ,构成本申请的一部 分， 本发明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的 不当限定。 在附图中： 图 1是根据相关技术的数字通信系统的结构框图； 图 2是才艮据 IEEE802.16e标准的 CTC Turbo 编码器的示意图； 图 3是根据相关技术的 CTC Turbo 编码器的编码格栅图； 图 4是根据相关技术的循环緩存速率匹配处理流程才匡图； 图 5a是才艮据相关技术的 IEEE802.16e标准 16QAM调制比特映射星座 图； 图 5b是才艮据相关技术的 IEEE802.16e标准 64QAM调制比特映射星座 图； 图 6a是 居本发明实施例的子包处理过程的流程图； 图 6b是根据本发明实施例 1的子包处理过程的示意图； 图 6c是 居本发明实施例 2的子包处理过程的示意图； 图 7a是 居本发明实施例 3的基于循环移位的比特组内比特交织示意 图； 图 7b是 居本发明实施例 4的基于非循环移位的比特组内比特交织示 意图； 图 8a和图 8b分别示出了采用 16QAM调制时， 第一区域块、 第二区域 块这两个子块采用不同偏移量常数时的循环移位情况； 图 9a和图 9b分别示出了采用 16QAM调制时， 第三区域块、 第四区域 块这两个子块采用不同偏移量常数时的循环移位情况； 图 10a和图 1 Ob分别示出了采用 16QAM调制时 ,对应 H交错方式 , 第三区域块、第四区域块这两个子块采用不同偏移量常数时的循环移位情况； 图 11a和图 l ib分别示出了采用 64QAM调制时， 第一区域块、 第二区 域块这两个子块采用不同偏移量常数时的循环移位情况； 图 12a和图 12b分别示出了采用 64QAM调制时， 第三区域 <块、 第四区 域块这两个子块采用不同偏移量常数时的循环移位情况； 图 13a和图 13b分别示出了采用 64QAM调制时 ,对应 H交错方式 , 第三区域块、第四区域块这两个子块采用不同偏移量常数时的循环移位情况； 图 14是根据本发明实施例的处理器的结构框图； 图 15是才艮据本发明实施例的处理器的优选结构框图； 图 16是根据本发明实施例的编码调制系统的结构框图。 具体实施方式 如上所述， 目前所采用的编码、 子包生成 （即， 速率匹配）、 高阶调制 的编码调制组合方案中， 存在连续低可靠比特的分布的问题。 为了打破上述 的连续低可靠比特的分布， 本发明实施例提供了一种改进的子包处理方案以 及编码调制方案， 在该方案中， 在速率匹配过程后， 不是直接进行调制， 而 是首先对子包进行一次比特交织 , 然后再进行调制 ,使得 CTC码字比特的可 靠性尽量地均勾分布。 下面将参考附图并结合实施例， 来详细说明本发明。 如果不冲突， 本发 明实施例及实施例中的各技术特征可以相互组合。 首先参照图 6a , 图 6a示出了本发明实施例提供的子包处理方法的一^: 处理流程， 如图 6a所示， 首先， 对输入比特进行信道编码和速率匹配， 得到 子包 （步骤 S602 ), 之后， 对该子包， 以预定数量的比特为单位进行比特交 织 （步骤 S604 )。 在上述处理之后， 优选地， 对经过比特交织的子包进行调 制。 为了便于理解本发明实施例， 首先以 CTC编码为例， 对步骤 S602的信 道编码和子包生成过程进行描述。
CTC编码所得的 1/3码率的母码， 经过比特分离、 子块交织， 比特聚合 处理后， 放到输出緩冲区中， 如图 4所示； 根据信道资源分配情况， 计算出 本次传输子包的大小，从输出緩冲区的某个位置开始，读取相应大小的子包。 设编码器的输入比特序列是自然顺序的， 设八、 B两路比特的索引 顺 序为 6» ...N_ 。 A、 B两路数据先被第一分量码 编码， 编码输出两路 N比 特的校验比特流 Y Wi ; 然后 A、 B两路数据通过 ARP交织器交织后， 再被 第二分量码 C2编码 , 编码输出两路 N比特的比特流校验 Y2,W2。 设输入的 A、 B信息比特序列为：
A,B = Ao,Al 5 Α -Ι,ΒΟ Ι ΒΝ-Ι . 则输出的 1/3母码比特序列为：
A,B,Yi,Y2,Wi,W2 = Αο,Αι,…… ΑΝ ΒΟ,Β …… BN Y^YU,…… Ym Υ2;0, Υ2;ι,…… Y2,N-I, W1 ;0, WU,…… … W2,N- 1.
CTC码字比特被分离成六个
Figure imgf000011_0001
和 W2。 具体地， 前面 所述的编码器的输出码字中， 第一个 N比特分为 A子块， 第二个 N比特分 为 B子块， 第三个 N比特分为 子块， 第四个 N比特分为 Y2子块， 第五 个 Ν比特分为 子块， 第六个 N比特分为 W2子块。 接下来， 对比特分离所得的六个子块进行交织， 六个子块交织器采用相 同的交织器， 每个子块交织器都是以比特为单位进行交织的。 然后， 在输出 緩存器或输出緩冲区中 , 先放置交织后的系统比特 A; 再放置交织后的系统 比特 B;然后再以比特为单位交错地放置两个交织后的校验比特流 Y1和 Y2 , 先放 Y1 ,再放 Y2;最后，同样地以比特为单位交错地放置两个交织后的校验比 特流 W1和 W2,先放 W1 ,再放 W2。 后面两个放置 Yl、 Υ2 , Wl、 W2的过程 被称为块间交错。 比特聚合后的输出緩冲区中， 以每 M个比特为一组， 一共 可分成 ? = 6N/ 组。 最后， 根据当前信道可用物理信道资源， 确定子包的长度， 设为 L , 并 才艮据当前的传输是第几次传输， 如第 k次传输， 从输出緩存器中某个指定的 开始位置读出 Lk个编码比特， 得到子包。 需要说明的是， 如果读操作达到緩 存器的末尾， 可以绕到緩存器的开始位置继续读取数据。 或者说， 从输出緩 冲区取出若干个比特组构成一个传输子包。 实施例 1 在该实施例中， 提供了一种子包处理方法， 在该方法中， 对输入比特进 行信道编码和速率匹配， 得到子包， 该过程如上所述， 其中， 该子包包括一 个或多个比特组， 每个比特组包括 M个比特， 优选地， M为一个调制符号 中的比特数目， 且 M为大于或等于 1的整数； 然后， 对该子包， 进行比特组 内的比特交织。 这里需要说明的是， 在本发明实施例中， 优选地将比特组设 置为包含 M个比特， 且 M为一个调制符号中的比特数目 , 可以使得处理过 程相对筒单， 而且交织图样可控， 能够保证交织性能。 当然， 才艮据实施的需 要， 也可以将 M设置为不同于调制符号中的比特数目的其他值， 例如， 调制 符号中包含的比特数的整数倍等， 本发明对此没有限制。 在对子包进行交织后 ,优选地，可以再对经过比特交织的子包进行调制 , 以及进行接收端的后续处理等， 在调制处理过程中， 优选地， 每个比特组分 别映射到一个调制符号。 由于子包中的每 M比特会映射到一个调制符号， 因 此这种比特组内的比特交织， 也可以成为 M比特内的比特交织， 或者称为调 制符号内的比特交织。 通过图 6b给出的示意图可以更好地理解该实施例的实现过程 , 参照图 6b并结合图 4可以看出，本实施例的调制编码方案在图 4所示的处理的基础 上， 在比特选择之后， 对经过比特选择得到的子包进行了又一次比特交织。 实施例 2 如上所述， 在目前所采用的编码调制方式中， 如在图 5a所示的 16QAM 调制， 比特 63,61的可靠性高于比特 62,60 , 即， 16QAM调制引起比特序列的 可靠性分布是 "高低" 交错的， 而所采用的校验比特的交错方式， 即， 以比 特为单位交错地放置 Yi和 Y2, W^ W2的方式， 这会导致采用 16QAM调 制时， CTC第一分量码 Ci的校验比特序列 Yi、 中的比特都是高可靠比特； 相反， 第二分量码 C2的校验比特序列 Y2、 W2中的比特都是低可靠比特。 这 样， CTC第二个分量码 C2的可靠性远低于第一个分量码 d , 不符合 CTC译 码性能最优化的原则， 会导致 CTC译码性能下降。 鉴于此， 为了更方便地达到打破连续低可靠比特分布的目的， 在该实施 例 2提供的编码调制方法中， 在实施例 1的基础上， 进一步对子包生成过程 中的比特聚合过程进行了改进。 如图 6c所示， 在该实施例中 , 修改了 和 W2的交错方式， 将 Wi和 W2的交错方式由先放 Wi后放 W2, 4爹改为先放 W2后放 Wi。 具体地， 在速率匹配过程中， 对于信道编码得到的母码， 依次进行比特 分离、 子块交织、 比特聚合， 参照图 2, 上述信道编码得到的母码包括： 输 入比特 A和 B、 校-险比特 Yi和 Y2、 校-险比特 和 W2, 其中，
Figure imgf000013_0001
输入比特在信道编码过程中被第一分量码编码后的输出， Y2、 W2是输入比 特在信道编码过程中在交织后再被第二分量码编码后的输出。 在比特聚合过程中， 先放置子块交织后的输入比特， 即， 先放置 A, 再 放置 B, 然后 , 再以比特为单位交错地放置子块交织后的校验比特 和 Y2, 先放置 YL5 再放置 Υ2; 最后， 再以比特为单位交错地放置子块交织后的校 -险比特 1\¥1和1\¥2, 先放置 W2, 再放置 比特交织方式的选择规则 优选地， 对于比特组内的比特交织所采用的比特交织方法， 可以根据比 特组对应的调制符号所属的输出緩冲区的区域块来确定或选择。 具体地， 设输出緩冲区总共可以映射为 R 个调制符号， 调制符号的索 引范围为 0到 R-1, 其中， R
Figure imgf000013_0002
N是 子块长度，此处的 6为子块数目 , 6N为用于放置经过速率匹配的比特（母码） 的输出緩冲区长度， L.」表示向下取整操作， 「·表示向上取整操作。 则
Ns
Figure imgf000013_0003
表示一个子块的 N比特至少调制成的调制符号数。设 i为 0 ~ Ns -1的比特组， 属于第一区域块， 记为 A，块， i为 NS ~2NS-1的比特组， 属于第二区域块， 记为 B，块， i 为 2NS ~4NS-1的比特组， 属于第三区 i或块， 记为 ΥΪΥΖ'块， i 为 4NS 的比特组， 属于第四区域块， 记为 WiW 块。 这里的 "i，，， 可以 理解为比特组的组号 , 也可以理解为比特组将要映射到的调制符号对应的索 引号， e[0,i?-l]。 比特交织方法的选择可以才艮据如下规则中的一项或多项来进行： 1、 A，和 B，块中具有相同编号的比特组采用不同的比特交织方法；
2、 前半块与 后半块中具有相同编号的比特组采用不同的比 特交织方法；
3、 W W 前半块与 W W 后半块中具有相同编号的比特组采用不同的 比特交织方法。 在采用实施例 1提供的方案时， 即， 沿用目前的块间交错方式， 即， 采 用先放置 再放置 W2的交错方式时， 上述规则还可以包括如下的规则 4:
4、 YiY 前半块与 W W 前半块， Y Y 后半块与 W W 后半块中具有 相同编号的比特组采用不同的比特交织方法。 另一方面， 在采用实施例 2所提供的块间交错方式时， 即， 采用先放置
W2再放置 的交错方式时， 上述规则还可以包括如下的规则 5：
5、 Y Y 前半块与 W W 前半块， Y Y 后半块与 W W 后半块中具有 相同组号的比特组可以采用相同的比特交织方法。 关于比特组的编号， A，和 B，中的比特组采用相同的方式进行编号； Y2， 的前半块、 Y Y 的后半块、 W W 的前半块、 W W 的后半块中的比特组采 用相同的方式进行编号， 或者， A，、 B，、 Y Y 的前半块、 Y Y 的后半块、 W2，的前半块、 W2，的后半块均采用相同的方式进行编号。
A，、 B，、 YiY2\ WiW2'子块与 A、 B、 YiY2及 子块的对应关系 上述的 A，、 B，、 YiY2\ WiW 四个区域块与子块交织和块间交错过程 中的子块 Α、 Β、 ΥιΥ2及 WiW2有一定的对应关系。 才艮据 N和 M的关系的 不同， 该对应关系也有所差异。 情况一， N 能整除 M: 这里的 A，、 B，、 YiY2\ WiW 块， 分别对应 CTC码字中的子块交织、 块间交错后的 A子块、 B子块、 Y Yz子块及 WiW2 子块。 情况二， N不能整除 M: 这里的 A，、 B，、 YiY2\ W W 块中的比特组， 绝大部分的分别来自 CTC码字中的子块交织、 块间交错后的 A子块、 B子 块、 子块及 WiW2子块。 比特交织方法 在根据本发明实施例的编码调制方法中， 对于比特组内的比特交织方 法，可以是基于循环移位的交织方法，也可以是基于非循环移位的交织方法。 而在本发明实施例中 , 所谓的不同的交织方法， 是指交织方法所采用的偏移 量不同。 实施例 3 : 基于循环移位的交织方法 在采用基于循环移位的交织方法时，一个块内采用基于循环移位方式是 指， 该块内所有比特组的比特交织都是基于循环移位的。 例如， 图 7a示出了 一个比特组中有 4个比特 （M=4 ) 的循环移位方式， 如图 7所示， 第 0个比 特组 （或符号） 的循环移位偏移量是 0, 第 1个比特组的循环移位偏移量是 1 , 第 2个比特组的循环移位偏移量是 2, 第 3个比特组的循环移位偏移量是 3„ 为了解决上述连续低可靠比特分布的问题，子包内的比特交织需要按一 定的准则来设计。一^：情况下，循环移位公式可表示为： ς C = + mod , 7' e [0, -l] o 其中， α由若干因素决定。 为了解决上述连续低可靠比特分布 的问题， 偏移量 α可以通过三个量决定： 其中一个量是常数，对一个子块（块）内所有比特组或符号都是相同的， 但对不同的块是不同的， 所以， 两个块中具有相同组号的比特组采用偏移量 不同的循环移位， 会体现在两个块内循环移位的偏移量中的常数不同； 另一 个量是比特组或符号的索引值 i, i可以使得比特组的循环移位偏移量有一个 逐渐递增的变化， 能起到打破连续低可靠比特分布的作用； 还有一个量由传 输的冗余版本号 k决定，使符号的循环移位偏移量可以才艮据 HARQ传输情况 而定。 对于需要支持 HARQ的方案，用 表示 HARQ的传输序号相关的变量， 可以是冗余版本号， 也可以由子包标识 ( SPID ) 决定的序号。 从 0开始 计数。 基于此， 设该子包是冗余版本为 的子包， 子包中的某个比特组在输 出緩冲区中的组号为 i, 对该比特组内的 M个比特进行一次交织 , 交织后输 出的第 7·个比特是交织前的第 C,.( ')个比特， 其中， 可以理解为比特组对应 的符号索引， 7· 可以理解为映射到的调制符号内的比特的索引， 并且 e[0,M-l]。 C,C 是关于变量 , , , M的函数， Ci(J) = J\k,i,j,M) 。 函数 /( , j, k, M)具体的形式会体现本发明实施例中的交织准则。 实例 1 比特组内的比特交织方法可以通过以下公式来描述:
(7 + ^: + mod , ie[0,Ns-\] e[0,M-\]
(j + k + i-Ns + ie[Ns,2Ns-\] e[0,M-\]
(j + k + i- 2NS) mod M, ie[2Ns,3Ns-\] e[0,M-\]
(la) (j + k + i-3Ns + l)modM. ie[3Ns,4Ns-\] e[0,M-\]
(7 + c + -4Ns +l)mod : ie[4Ns,5Ns -\] e[0,M-\]
(j + k + i- 5Ns)mod , i [5Ns,R-\],j [0,M-\] 筒化为：
(j + k + i- [i INS\.NS+ mod([i INS\, 2)) mod , ≡[0,4Vs-l],ye[0, -l]
C,C) = (lb)
+ : + i L〃 Ws」 . Ws + mod(L〃 Ws」， 2) + 1) mod M， G[4Ns,R-l],jG[0,M-l] 实例 2 在采用实施例 2提供的块间交错方式， 即， 先放置 W2再放置 的交 错方式时， 比特组内的比特交织方 描述：
(7 + ^: + mod , ie[0,Ns -\] e[0,M-\]
(j + k + i-Ns + ie[Ns,2Ns -\] e[0,M-\]
(j + k + i- 2NS) mod M, ie[2Ns,3Ns-\] e[0,M-\]
C,(7') (2a)
(j + k + i-3Ns + l)modM, ie[3Ns,4Ns-\] e[0,M-\]
(j + k + i- 4NS) mod M, ie[4Ns,5Ns-\] e[0,M-\]
(j + k + i- 5NS + 1) mod ie[5Ns,R-\] e[0,M-\] 筒化为：
ς C = (j + k +
Figure imgf000016_0001
E[0,R-1], G[0, -1] (2b) 实例 3 优选地， 在采用基于循环移位的比特交织时， 可以才艮据调制阶数， 在 B' 块内的偏移量中添加一个变量 , 对于 64QAM, δ = \ , 对于其它调制方式， = 0。 可以通过以下公式来描述:
(j + k + i)modM, ie[0,Ns-\] e[0,M-\]
(j + k + i-Ns + S + \)modM, ie[Ns,2Ns-\] e[0,M-\]
. (j + k + i- 2NS) mod , ie[2Ns,3Ns-\] e[0,M-\]
C 、― ' (j + k + i-3Ns+\) odM, ie[3Ns,4Ns-\] e[0,M-\]
(j + k + i— 4NS + 1) mod , ie[4Ns,5Ns-\] e[0,M-\]
(7 + ^: + -5Ns)mod , ie[5Ns,R-\] e[0,M-\] 筒化为:
(j + k + i) mod M, i e [0, Ns-Y],je [0, -l]
(j + k + i-Ns+5+\) mod M, i e [Ws , 2NS -l],je[0, -
(j+k + i- [i INS\.NS+ mod(|_'7 Ws」 , 2)) mod M, i e [2WS , 4NS -l],je[0, -
C/ + fc + ''— L'7Ws」.Ws+mod(|_'7Ws」,2) + l)mod e[4^s,i?-l],je[0, -l 实例 4 优选地， 在采用基于循环移位的比特交织， 且采用实施例 2提供的块间 交错方式， 即， 先放置 W2再放置 W 々交错方式时， 如果对 B'块内的符号偏 移量中添力。一个变量 , 则对于 QPSK、 16QAM, = 0 ,对于 64QAM, = 1。 可以通过以下公式来描述：
(j + k + i)modM, e[0,Ns-\] e[0,M-\]
(j + k + i-Ns + l + S) odM, [Ns,2Ns-\] e[0,M-\]
(j + k + i- 2Ns)mod , [2Ns,3Ns-\] e[0,M-\]
ς( ·) (4a)
(7 + ^: + -3Ns +l)mod , [3Ns,4Ns-\] e[0,M-\]
(j + k + i- 4Ns)mod , [4Ns,5Ns-\] e[0,M-\]
(7 + ^: + -5Ns +l)mod , ≡[5Ns,R-\] e[0,M-\] 筒化为:
Figure imgf000017_0001
{j + k + i-Ns+5 + \) mod M, i [Ns,2Ns-l],j [0,M- 1]
/ + L〃 Ws」 . Ws
Figure imgf000017_0002
i [2NS, 4NS -l],je[0,M- 1]
(j. + + [〃 Ws ] . Ws + mod( / /Ns , 2)) mod M, i e [4WS ,^-!], e[0, M-l] 实例 图 8a和图 8b示出了 A'、 B'两个子块采用不同偏移量常数时的循环移 位情况， 具体地， 是针对第 0次传输时的情况， 即， 等于 0。 因为是循环移 位， 所以不管总的偏移量是多少 , 等效的偏移量是总偏移量对 M取模运算后 的值。 该实例可以参照上述的规则 1来更好地理解。 其中， 图 8a示出了 A，块采用偏移量常数为 0时的循环移位的情况， 对 应的循环移位公式是： C,.C = (j' + + ）mod 。 如图 8a所示， A，块的循环移 位的偏移量只等于符号索引 i 第 0个符号偏移量为 0 , 后续符号的偏移量逐 个比前一个符号的偏移量递增 1。 如图 8a 所示， 比特交织前， A，块中的每个比特组的 4 个比特都为 b0blb2b3, 对 A，块中的比特交织如下： A，块中的第 0个比特组的 4个比特进 行偏移为 0的循环移位， 交织后的比特顺序为 b0blb2b3, A，块中的第 1个比 特组的 4个比特进行偏移为 1的循环移位 ,交织后的比特顺序为 blb2b3 b0, Α' 块中的第 2个比特组的 4个比特进行偏移为 2的循环移位 , 交织后的比特顺 序为 b2b3 b0 bl , A，块中的第 3个比特组的 4个比特进行偏移为 3的循环移位， 交织后的比特顺序为 b3 b0 bl b2, A，块中的第 4个比特组的 4个比特进行偏移 为 4的循环移位， 交织后的比特顺序为 b0blb2b3。 通过以上描述可以看出， 第 4个比特组跟第 0个比特组的交织情况相同 , 可见， 每 4个比特组的循环 移位交织是一个循环。 后面的比特组的比特交织情况如此类推。 图 8b示出了 B，块采用偏移量常数为 1时的循环移位的情况， 对应的循 环移位公式是： C,.C = (j' + - Ns + + l)modM。 如图 8b所示， B，块的循环移 位的偏移量只等于符号索引 i+l : 第 0个符号偏移量为 1 , 后面逐个符号的偏 移量比前一个符号的偏移量递增 1。其中的 - Ns是因为 B，块中的比特组的组 号 （即， 比特组对应的调制符号的索引号） 是从 Ns开始计数的， 而本来希 望符号索引引起的影响都是从 0开始考虑的， 因此， 需要用 减去该块的第 0个符号的索引。 如图 8b 所示， 比特交织前， B，块中的每个比特组的 4 个比特都为 b0blb2b3, 对 B，块中的比特组的比特交织如下， B，块中的第 0个比特组的 4 个比特进行偏移为 1的循环移位， 交织后的比特顺序为 blb2b3b0, B，块中的 第 1 个比特组的 4个比特进行偏移为 2 的循环移位， 交织后的比特顺序为 b2b3b0bl, B，块中的第 2个比特组的 4个比特进行偏移为 3的循环移位， 交 织后的比特顺序为 b3b0blb2, B，块中的第 3个比特组的 4个比特进行偏移为 0的循环移位， 交织后的比特顺序为 b0blb2b3, B，块中的第 4个比特组的 4 个比特进行偏移为 1的循环移位， 交织后的比特顺序为 blb2b3b0 , 通过以上 描述可以看出， 第 4个比特组跟第 0个比特组的交织情况相同， 可见， 每 4 个比特组循环移位交织是一个循环。后面的比特组的比特交织情况如此类推。 实例 6 图 9a和图 9b, 图 10a和图 10b, 分别示出了 Y Y , W W 这两个子块 采用不同偏移量常数时的循环移位情况， 其中图 10a和图 10b示出的是采用 实施例 2提供的块间交错方式， 即， 先放置 W2再放置 的交错方式时的情 况。 分别地， 图 9a和图 9b示出了 Y Y , W W 两个子块采用不同偏移量 常数时的循环移位情况， 具体地， 是针对第 0次传输时的情况， 即， 等于 0。 因为是循环移位， 所以不管总的偏移量是多少， 等效的偏移量是总偏移量对
M取模运算后的值。 其中， 图 9a示出了属于第三区域块 块的比特组中前一半与后一 半中具有相同编号的比特组采用不同的比特交织方法。 图 9b 示出了属于第 四区域块 w w 块的比特组中前一半与后一半中具有相同编号的比特组采 用不同的比特交织方法。上述描述可以参照上文中的规则 2和规则 3来理解。 图 9a与图 9b对应地比较， Y Y 块的前半块与 WiW 块的前半块中,具有相 同编号的比特组采用不同的比特交织方法。 Y Y 块的后半块与 W W 块的 后半块中,具有相同编号的比特组采用不同的比特交织方法。 图 9a与图 9b的 对应比较可以参照上文中的规则 4来理解。 其中， 图 10a示出了采用实施例 2提供的块间交错方式， 即， 先放置 W2再放置 ^\¥ 的交错方式时的情况， Y Y 块的比特组中前一半与后一半中 具有相同编号的比特组采用不同的比特交织方法。 图 10b示出了 W W 块的 比特组中前一半与后一半中具有相同编号的比特组采用不同的比特交织方 法。 上述描述可以参照上文中的规则 2和规则 3来理解。 图 10a与图 10b对 应地比较， Y Y 块的前半块与 WiW 块的前半块中，具有相同编号的比特组 可以采用相同的比特交织方法。 Y Y 块的后半块与 W W 块的后半块中，具 有相同编号的比特组可以采用相同的比特交织方法。 图 10a与图 1 Ob的对应 比较可以参照上文中的规则 5来理解。 当然， 在其他应用实例中， Y Y 块的前半块与 WiW 块的前半块中， 具有相同编号的比特组也可以采用不同的比特交织方法。 块的后半块与
WiW2'*的后半块中，具有相同编号的比特组也可以采用相同的比特交织方 法。 实例 7 图 11a和图 lib, 图 12a和图 12b, 图 13a和图 13b分别对应上述图 8a 和图 8b, 图 9a和图 9b, 图 10a和图 10b, 只是 M=6, 即， 采用 64QAM调 制的情形。 具体细节可以参照上文的描述来理解和实施， 在 不再赘述。 实施例 4: 基于非循环移位的交织方法 优选地，这里的基于非循环移位的交织方法为循环移位加上比特翻转的 交织方法。 其中， 偶数次传输是基于循环移位的， 即， k=0,2, ......偶数， 这 时， （_l)k=l, j 相当于循环移位； 奇数次传输是基于比特翻转的， 即， k=l,3,……奇数， （_l)k=-l, -j 表示翻转的循环移位。 当需要用公式表示子包的比特组的基于非循环移位的比特交织方式时， 上述的 ς( ·)可以等于 加上一个偏移量 α , 然后对 Μ取模求得， 其中， g j 由 ^:和 '决定， 即， 一^：情况下， 基于非循环移位的比特交织方式可表示为： C,(7') = ( +«)m。dM, 'e[0,M-l]。 其中， α由若干因素决定， 在本发明的一个实施例中， 为了解决上述连 续低可靠比特分布的问题， 可以通过两个量决定偏移量《: 其中一个量是常 数， 对一个块内所有比特组都是相同的， 但对不同的块是不同的， 这个常数 决定了不同子块的比特交织方式的异同； 另一个量是比特组的索引值 , 表 示的是比特组是输出緩冲区中的第 个比特组， 可以使得比特组的比特交织 方式偏移量有一个逐符号递增的变化， 从而起到打破连续氏可靠比特分布的 作用。 在该实施例中， 关于交织方法的表述， 给出了以下的实例。 实例 1： 通过由 j， 作为变量的函数 g(k,j)产生交织索引 ， ( , =((—1) - )。将实施例 3中的公式中的 7·+ 的值都由 g( , ')替换， 即可 实现基于非循环移位的交织方法的描述。 这里， k 为子包的冗余版本号 < 通 过如下公式之一确定进行比特组内的比特交织后的输出比特：
((-ίγ j-k + i) mod Μ, ie[0,Ns-\] e[0,M-\]
((-1)* j-k + i-Ns + \) mod M, ie[Ns,2Ns-\] e[0,M-\]
((- \†j-k + i-2Ns)modM, ie[2Ns,3Ns-\] e[0,M-\]
或者 ((-1)* j-k + i-3Ns+\) mod M. ie[3Ns,4Ns-\] e[0,M-\]
((-If j-k + i-4Ns+l)modM, ie[4Ns,5Ns-\] e[0,M-\]
((- \†j-k + i-5Ns) mod M, ie[5Ns,R-\] e[0,M-\] z e [0, 4iVs e [0, -l]
Figure imgf000021_0001
i [4Ns,R-l]J [0,M-1]
((-1) 7'-^ + mod , i [0,Ns-\],j [0,M- ((-1)* j-k + i-Ns + S + \) mod M. ie[Ns,2Ns-\] e[0,M- ((- \†j-k + i-2Ns) mod M, ie[2Ns,3Ns-\] e[0,M ς( ·)
((-If j-k + i-3Ns+ 1) mod M, ie[3Ns,4Ns-\] e[0,M
((-If j-k + i-4Ns+ 1) mod M, ie[4Ns,5Ns-\] e[0,M
((-\)k j-k + i -5Ns)modM, i [5Ns,R-\],j [0,M- 或 e[0,Ns-l],je[0,M-l] ■[Ns,2Ns-l] e[0,M-i] [2Ns,4Ns-l],je[0,M-i]
Figure imgf000021_0002
≡[4Ns,R-l],je[0,M-l] 其中， k为子包的冗余版本号 , i为比特组的组号 , j为比特交织后输出 的比特的序号， C,.C 为比特交织前的比特的序号， 例如， 当调制是 64QAM 方式时， = 1 , 当调制为其它调制方式时， = 0。 实例 2: 对于信道编码得到的输出比特， 依次进行比特分离、 子块交织、 比特聚合， 其中， 输出比特包括： 输入比特、 校验比特 （Y 和 （Υ2)、 校 验比特 （WJ 和 （W2), 其中， Yi、 是输入比特在信道编码过程中被第 一分量码编码后的输出， Y2、 W2是输入比特在信道编码过程中在交织后再 被第二分量码编码后的输出； 其中， 在比特聚合过程中， 先放置子块交织后的输入比特， 然后， 再以 比特为单位交错地放置子块交织后的校验比特（ )和（ Y2 ), 先放置（ ), 再放置（ Y2 )；最后 ,再以比特为单位交错地放置子块交织后的校验比特（ ) 和 （w2), 先放置 w2, 再放置 通过如下公式之一确定进行比特组内的 比特交织后的输出比特：
((-i† j-k + i) mod M, ie[0,Ns-\] e[0,M-\]
-k + i-Ns+\) mod , ie[Ns,2Ns-\] e[0,M-\] ((-1)* j-k + i-2Ns) mod M, ie[2Ns,3Ns-\] e[0,M-\]
c,( ) 或者,
((-1)* j-k + i-3Ns+\) mod M ie[3Ns,4Ns-\] e[0,M-\]
((-1)* j-k + i-4Ns) mod M, ie[4Ns,5Ns-\] e[0,M-\]
(j + k + i- 5NS + 1) modM, ie[5Ns,R-\] e[0,M-\] (j) = ((- l†j-k + i-li/Ns]-Ns
Figure imgf000022_0001
E[0,ii-l],j e[0, -l]; 或者, ,· e[0, Ns - 1],_/ e[0, -l] i e [Ns ,2NS-\] e[0,M-\] i e [2NS , 4NS -l],je[0,M- 1] i e[4Ns,R-l] e[0, M-l]
Figure imgf000022_0002
其中， k为子包的冗余版本号 , i为比特组的组号 , j为比特交织后输出 的比特的序号， ς( ·)为比特交织前的比特的序号， 当所述调制是 QPSK、 16QAM时， = 0 , 当所述调制为 64QAM时， = 1。 实例 3: 定义二维交织表格 g, 然后由 7· 作为二维交织表格 g的索引而 产生交织索引。 下面， 给出了一种定义二维数组 的方法， 其中， 表示系统定义的 HARQ传输次数， 例如， 当 HARQ传输次数等于 4时：
对于 16QAM, M=4, g
对于 64QAM, M=6, g =
Figure imgf000022_0003
通过夺实施例 3中的所有公式中的 j+k的值啫卩由 替换， 即可实现 基于非循环移位的交织方法的描述， 其中， , ·]是二维数组 g 中第 行 · 列的值。 图 7b示出了基于非循环移位的交织方式的一些实例， 仅用以示出与循 环移位交织方式的区别 ,本发明实施例中不限于这些非循环移位的交织方式。 具体地， 本发明实施例中所述的基于非循环移位的交织方式， 例如， 可以是 倒序的交织方式； 还可以是更复杂的交织方式， 并且结合 HARQ重传次数一 起考虑， 如 q( ) = ( ,. +«;^0dM, 本发明对此没有限制。 才艮据本发明实施例， 还提供了一种计算机可读介质， 该计算机可读介质 上存储有计算机可执行的指令， 当该指令被计算机或处理器执行时， 使得计 算机或处理器执行如图 6所示的步骤 S602和步骤 S604的处理， 优选地， 可 以执行上述的各实施例及实例中的一个或多个。 根据本发明实施例， 还提供了一种处理器， 该处理器适于处理经过信道 编码后的输出比特， 生成子包， 并对子包进行比特交织处理。 图 14 给出了 该处理器的一种结构实例， 如图 14所示， 才艮据本发明实施例的处理器 1 包 括如下部件： 子包生成部 2, 用于接收来自编码器的输出比特， 并根据输出 比特数量生成子包， 其中， 这里所说的子包包括一个或多个比特组， 每个比 特组包括 M个比特 , 优选地 , M为一个调制符号中的比特数目， 且 M为大 于或等于 1的整数； 子包交织部 4, 用于对子包生成部 2生成的子包进行比 特组内的比特交织， 并输出交织后的子包用于进行调制， 该比特组内的比特 交织过程的细节可以参照上述方法实施例来理解和实施， 为了不必要的模糊 本发明， 不再赘述。 图 15给出了才艮据本发明实施例的处理器的一种优选结构。如图 15所示， 在该处理器 1中， 子包生成部 2优选地具有如下结构： 比特分离单元 22 , 用 于将输出比特分离成子块， 其中， 输出比特包括： 输入比特， 例如， 上文所 述的输入比特 A、 B、 Yi ^ Y2, 校-险比特 1\¥1和1\¥2, 其中， Υ1
Wi是输入比特在信道编码过程中被第一分量码编码后的输出， Y2、 W2是输 入比特在信道编码过程中在交织后再被第二分量码编码后的输出 , 比特分离 单元可以参照图 4来理解； 子块交织单元 24, 用于对比特分离单元 22分离 得到的子块进行交织； 子块交织单元的处理可以参照图 4来理解； 比特聚合 单元 26, 用于对经过子块交织单元 24交织的子块进行比特聚合操作， 其中， 比特聚合操作包括先放置子块交织后的输入比特， 然后， 再以比特为单位交 错地放置子块交织后的校验比特丫 和 Y2, 先放置 Yl 5 再放置 Υ2, 最后， 再 以比特为单位交错地放置子块交织后的校验比特 W^ W2, 先放置 W2, 再 放置 Wl 5 其中， 比特聚合单元的操作可以参照图 6c来理解。 根据本发明实施例， 还提供了一种编码调制系统， 如图 16所示， 该系 统包括编码器 3、 调制器 5、 以及以上结合图 14或图 15所描述的处理器 1 , 其中， 编码器 3用于对输入比特进行编码， 并将编码得到的输出比特输出至 处理器 1 , 例如， 该编码器 3可以用图 2给出的编码器或其他编码器来实现， 在此不做限定。 调制器用于对处理器 1输出的经过比特组内的比特交织的子 包进行调制。 优选地， 在进行调制的过程中， 经过子包交织部交织处理的一 个比特组， 映射到一个调制符号。 借助于本发明实施例提供的上述至少一个技术方案， 通过在子包生成， 即， 速率匹配后对子包进行比特交织， 可以打破现有处理中存在的连续低可 靠比特的分布， 从而优化 CTC译码性能。 另外 ,本发明的实现没有对系统架构和目前的处理流程修改，易于实现， 便于在技术领域中进行推广， 具有较强的工业适用性。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可 以用通用的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布 在多个计算装置所组成的网络上， 可选地， 它们可以用计算装置可执行的程 序代码来实现， 从而， 可以将它们存储在存储装置中由计算装置来执行， 或 者将它们分别制作成各个集成电路模块， 或者将它们中的多个模块或步骤制 作成单个集成电路模块来实现。 这样， 本发明不限制于任何特定的硬件和软 件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本 领域的技术人员来说， 本发明可以有各种更改和变化。 凡在本发明的^^申和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。

Claims

权 利 要 求 书 一种子包处理方法， 其特征在于， 包括：
对输入比特进行信道编码和速率匹配， 得到子包， 其中， 所述子包 包括一个或多个比特组， 每个比特组包括 M个比特， M为大于或等于 1 的整数；
对所述子包 , 进行比特组内的比特交织。 根据权利要求 1所述的方法 , 其特征在于， M为一个调制符号中的比特 数目。 根据权利要求 1所述的方法 , 其特征在于 , 进行比特组内的比特交织包 括：
根据比特组所属的输出緩冲区的区域块 ,确定比特组采用的比特交 织方法。 才艮据权利要求 3所述的方法 , 其特征在于 , 通过如下处理确定比特组所 属的输出緩冲区的区域块：
i属于 0~NS-1的比特组， 属于第一区域块； i属于 Ns ~2NS-1的比特组， 属于第二区域块； i属于 2NS ~4NS-1的比特组， 属于第三区域块； i属于 4NS — 1的比特组， 属于第四区 i或块； 其中，
Figure imgf000025_0001
「N/M], L.」表示向下取整操作，
「-]表示向上取整操作， i为比特组的组号， 且 e[0,i?-l], R=6*N/M, 其 中， 6 为对所述输入比特进行信道编码后的输出比特被分离成的子块的 数量， N为各子块的长度， 6*N为用于放置经过速率匹配的所述输出比 特的输出緩冲区长度。 根据权利要求 4所述的方法， 其特征在于， 确定比特组采用的比特交织 方法所采用的规则包括以下至少之一：
规则一：所述第一区域块和所述第二区域块中具有相同编号的比特 组采用不同的比特交织方法；
规则二：所述第三区域块的前半块和后半块中具有相同编号的比特 组采用不同的比特交织方法；
规则三：所述第四区域块的前半块和后半块中具有相同编号的比特 组采用不同的比特交织方法；
规则四：所述第三区域块的前半块与所述第四区域块的前半块中具 有相同编号的比特组采用不同的比特交织方法； 所述第三区域块的后半 块与所述第四区域块的后半块中具有相同编号的比特组采用不同的比特 交织方法；
规则五：所述第三区域块的前半块与所述第四区域块的前半块中具 有相同编号的比特组采用不同的比特交织方法； 所述第三区域块的后半 块与所述第四区域块的后半块中具有相同编号的比特组采用相同的比特 交织方法；
其中 ,所述第一区域块和所述第二区域块中的比特组采用相同的方 式进行编号； 所述第三区域块的前半块、 所述第三区域块的后半块、 所 述第四区域块的前半块、 所述第四区域块的后半块中的比特组采用相同 的方式进行编号。
6. 根据权利要求 5所述的方法， 其特征在于， 通过如下公式之一确定进行 比特组内的比特交织后的输出比特：
(j + k + i)modM, ie[0,Ns-\] e[0,M-\]
(j + k + i-Ns+\)modM, ie[Ns,2Ns-\] e[0,M-\]
(j + k + i- 2NS) mod M, ie[2Ns,3Ns-\] e[0,M-\]
C,(j) 或者
(j + k + i-3Ns + l)modM. ie[3Ns,4Ns-\] e[0,M-\]
(7 + c + -4Ns +l)mod : ie[4Ns,5Ns-\] e[0,M-\]
(j + k + i- 5Ns)mod , ie[5Ns,R-\] e[0,M-\]
Figure imgf000026_0001
其中， k为所述子包的冗余版本号， i为比特组的组号， j为比特交 织后输出的比特的序号， ς( ·)为比特交织前的比特的序号。
7. 根据权利要求 6所述的方法， 其特征在于， 所述比特交织方法是基于非 循环移位的交织方法， 所述不同的比特交织方法是指具有不同偏移量的 基于非循环移位的交织方法 其中 ， j+k 用 g(k,f)替代 , g(k,j)=((-i†j-k):
((-1) 7'-^ + mod , ie[0,Ns-l],je[0,M-l]
((-1)* j-k + i-Ns+\) mod M, ie[Ns,2Ns-\] e[0,M-\]
((- \†j-k + i-2Ns)modM, ie[2Ns,3Ns-\] e[0,M-\] ((- \†j-k + i-3Ns + 1) mod M, ie[3Ns,4Ns-\] e[0,M-\] ((-1)* j-k + i-4Ns+ 1) mod M. ie[4Ns,5Ns-\] e[0,M-\]
((-\†j-k + i-5Ns)modM, ie[5Ns,R-\] e[0,M-\] +mod(L/7 VsJ,2))mod , i[0,4Ns-l],j [0,M-l]
Figure imgf000027_0001
mod([/ /Ns],2) + 1) mod M, G[4NS,R-1] G[0,M-1]
8. 根据权利要求 5所述的方法， 其特征在于， 通过如下公式之一确定进行 比特组内的比特交织后的输出比特：
(j + k + i)modM, ie[0,Ns-\] e[0,M-\]
(j + k + i - Ns + S + \)modM, ie[Ns,2Ns-\] e[0,M-\]
(j + k + i- 2Ns)mod , e[2Ns,3Ns-\] e[0,M-\]
或者 (7 + ^: + -3Ns + l)mod , [3Ns,4Ns-\],j [0,M-\]
(7 + c + -4Ns +l)mod , e[4Ns,5Ns-\] e[0,M-\]
(j + k + i- 5Ns)mod , ie[5Ns,R-\] e[0,M-\]
Figure imgf000027_0002
其中， k为所述子包的冗余版本号， i为比特组的组号， j为比特交 织后输出的比特的序号， ς( ·)为比特交织前的比特的序号， 当所述调制 是 64QAM方式时， = 1 , 当所述调制为其它调制方式时， = 0。
9. 根据权利要求 8所述的方法， 其特征在于， 所述比特交织方法是基于非 循环移位的交织方法， 所述不同的比特交织方法是指具有不同偏移量的 基于非循环移位的交织方法，其中, 7·+ 用 替代， g^J) = ((-1) ·- ）；
((-if j-k + i) mod Μ, ie[0,Ns-\] e[0,M-\]
-k + i-Ns+S + l)mod ie[Ns,2Ns-\] e[0,M-\] ((-1)* j-k + i- 2NS) mod M, ie[2Ns,3Ns-\] e[0,M-\] ς( ·)
((- \†j-k + i-3Ns+ 1) mod M, ie[3Ns,4Ns-\] e[0,M-\] ((- 1)* j-k + i-4Ns+ 1) mod M, ie[4Ns,5Ns-\] e[0,M-\]
((-\†j-k + i-5Ns)modM, ie[5Ns,R-\] e[0,M-\]
ie[0,Ns-l],je[0,M-i] ie[Ns,2Ns-l],je[0,M-l] i[2Ns,4Ns-l],je[0,M-l]
Figure imgf000028_0001
e[4Ns,R-l],je[0,M-i]
10. 根据权利要求 5所述的方法， 其特征在于， 所述速率匹配包括：
对于所述信道编码得到的输出比特，依次进行比特分离、子块交织、 比特聚合， 其中， 所述输出比特包括： 所述输入比特、 校验比特 （YJ 和 （Y2)、 校验比特 （W 和 （W2), 其中， 是所述输入比特在 所述信道编码过程中被第一分量码编码后的输出， Y2、 W2是所述输入比 特在所述信道编码过程中在交织后再被第二分量码编码后的输出；
其中，在所述比特聚合过程中，先放置子块交织后的所述输入比特， 然后 ,再以比特为单位交错地放置子块交织后的校验比特（ )和（ Y2 ), 先放置 再放置 （Y2); 最后， 再以比特为单位交错地放置子块交 织后的校验比特 ( Wi ) 和 （ W2 ), 先放置 W2, 再放置
11. 根据权利要求 10所述的方法， 其特征在于， 通过如下公式之一确定进行 比特组内的比特交织后的输出比特：
(j + k + i)modM, ie[0,Ns-\] e[0,M-\]
(j + k + i-Ns+l) odM, ie[Ns,2Ns-\] e[0,M-\]
(j + k + i- 2NS) mod M, ie[2Ns,3Ns-\] e[0,M-\]
或者, (j + k + i-3Ns + l)modM, ie[3Ns,4Ns-\] e[0,M-\]
(j + k + i- 4NS) mod M, ie[4Ns,5Ns-\] e[0,M-\]
(j + k + i-5Ns+l)modM, ie[5Ns,R-\] e[0,M-\] ς ( ) = (j + k + i-li/Ns]-Ns+
Figure imgf000028_0002
E[0,R-1], G[0, -1] 其中， k为所述子包的冗余版本号， i为比特组的组号， j为比特交 织后输出的比特的序号， ς( ·)为比特交织前的比特的序号。
12. 根据权利要求 11所述的方法， 其特征在于， 所述比特交织方法是基于非 循环移位的交织方法， 所述不同的比特交织方法是指具有不同偏移量的 基于非循环移位的交织方法，其中, 7·+ 用 替代， g^J) = ((-1) ·- ）；
((-\)k j-k + i) mod M, ie[0,Ns-\] e[0,M-\]
((- 1)* j-k + i-Ns + \) mod M, ie[Ns,2Ns-\] e[0,M-\]
((- \†j-k + i-2Ns)modM, ie[2Ns,3Ns-\] e[0,M-\]
((- \†j-k + i-3Ns+ 1) mod M, ie[3Ns,4Ns-\] e[0,M-\]
((- \†j-k + i-4Ns)modM, ie[4Ns,5Ns-\] e[0,M-\]
(j + k + i-5Ns+Y)modM, ie[5Ns,R-\] e[0,M-\] q (J) = ((- l†j-k +
Figure imgf000029_0001
[0,R-1 [0, -1]
13. 根据权利要求 10所述的方法， 其特征在于， 通过如下公式确定进行比特 组内的比特交织后的输出比特：
(j + k + i)modM, G[0,N,-1],;G[0, -1] (j + k + i-Ns +^ + l)mod , G[N„2N,-1],;G[0, -1] (j + k + i- i I G[2N„4N,-1],;G[0, -1] {j + k + i-[_il
Figure imgf000029_0002
G[4N„R-1],;G[0, -1] 其中， k为所述子包的冗余版本号， i为比特组的组号， j为比特交 织后输出的比特的序号， ς( ·)为比特交织前的比特的序号， 当所述调制 是 QPSK、 16QAM时， = 0 , 当所述调制为 64QAM时， = 1。 根据权利要求 13所述的方法， 其特征在于， 所述比特交织方法是基于非 循环移位的交织方法， 所述不同的比特交织方法是指具有不同偏移量的 基于非循环移位的交织方法， 其中 ， j+k 用 g(k,j 替代， g(k,j) = ((-i†j-k); i [0,Ns-l],j [0,M-l] ie[Ns,2Ns-l],je[0,M-l] ie[2Ns,4Ns-l],je[0,M-l]
Figure imgf000029_0003
i [4Ns,R-l],j [0,M-l]
15. 才艮据权利要求 5、 6、 8、 10、 11、 13中任一项所述的方法， 其特征在于， 所述比特交织方法是基于循环移位的交织方法， 所述不同的比特交织方 法是指具有不同偏移量的基于循环移位的交织方法。
16. 根据权利要求 6、 8、 10、 11、 13中任一项所述的方法， 其特征在于， 所 述比特交织方法是基于非循环移位的交织方法， 所述不同的比特交织方 法是指具有不同偏移量的基于非循环移位的交织方法， 其中， j+k 用 g[ , ']替代' , ·]为二维数组 g[W 中第 k行、 第 列的值' RVN 为 HARQ传输次数。
17. 才艮据权利要求 1至 4中任一项所述的方法， 其特征在于， 所述速率匹配 包括：
对于所述信道编码得到的输出比特，依次进行比特分离、子块交织、 比特聚合， 其中， 所述信道编码过程的输出比特包括： 所述输入比特、 校验比特 （YJ 和 （Y2 )、 校验比特 （WJ 和 （W2 ) , 其中， Yi、 H 所述输入比特在所述信道编码过程中被第一分量码编码后的输出 , Y2、 w2是所述输入比特在所述信道编码过程中在交织后再被第二分量码编 码后的输出；
其中，在所述比特聚合过程中，先放置子块交织后的所述输入比特， 然后 ,再以比特为单位交错地放置子块交织后的校验比特（ )和（ Y2 ), 先放置 再放置 （Y2 ); 最后， 再以比特为单位交错地放置子块交 织后的校验比特 ( Wi ) 和 （ W2 ), 先放置 W2 , 再放置
18. 根据权利要求 1-14中任一项所述的方法，其特征在于，所述方法还包括： 对经过比特交织的所述子包进行调制， 其中， 每个比特组分别映射 到一个调制符号。
19. 一种编码调制方法， 其特征在于， 包括：
对输入比特进行信道编码和速率匹配， 得到子包；
对所述子包， 以预定数量的比特为单位进行比特交织； 对经过比特交织的所述子包进行调制。
20. 根据权利要求 19所述的方法， 其特征在于， 所述预定数量的比特为 M 个比特， 其中， M为一个调制符号中的比特数目， 且 M为大于或等于 1 的整数。
21. 一种处理器， 其特征在于， 包括：
子包生成部 , 用于接收来自编码器的输出比特， 并根据输出比特数 量生成子包， 其中， 所述子包包括一个或多个比特组， 每个比特组包括 M个比特， M为一个调制符号中的比特数目 , 且 M为大于或等于 1 的 整数；
子包交织部，用于对所述子包生成部生成的子包进行比特组内的比 特交织 , 并输出交织后的子包用于进行调制。
22. 根据权利要求 21所述的处理器， 其特征在于， 所述子包生成部包括： 比特分离单元， 用于将所述输出比特分离成子块， 其中， 所述输出 比特包括： 所述输入比特、 校验比特 ( Yi ) 和 （Y2 )、 校验比特 ( Wi ) 和（W2 ), 其中， Yi、 是所述输入比特在所述信道编码过程中被第一 分量码编码后的输出， γ2、 W2是所述输入比特在所述信道编码过程中在 交织后再被第二分量码编码后的输出； 子块交织单元， 用于对所述比特分离单元分离得到的子块进行交 织；
比特聚合单元，用于对经过所述子块交织单元交织的子块进行比特 聚合操作， 其中， 所述比特聚合操作包括： 先放置子块交织后的输入比 特， 然后， 再以比特为单位交错地放置子块交织后的校验比特 ) 和 ( Y2 ), 先放置 再放置 Y2; 最后， 再以比特为单位交错地放置子块 交织后的校-险比特 ( Wi ) 和 （W2 ), 先放置 W2, 再放置
23. 一种编码调制系统， 包括编码器、 调制器、 根据权利要求 21或 22所述 的处理器， 其中， 所述编码器用于对输入的输入比特进行编码， 并将编 码得到的输出比特输出至所述处理器， 所述调制器用于所述处理器输出 的经过比特组内的比特交织的子包进行调制。
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