WO2010100871A1 - 遅延ライブラリ生成システム - Google Patents

Abstract

　遅延ライブラリ生成装置（１）は、論理エレメントアレイの構造情報（３１）、プログラマブルロジックデバイス全体のレイアウトデータ（３５）、およびプログラマブルロジックデバイス全体のネットリスト（３９）を記憶する記憶装置（３０）と、記憶装置（３０）を参照し、構造情報（３１）に基づき、配線経路区間に関する配線経路情報（３３）を抽出する配線経路抽出部（２１）と、プログラマブルロジックデバイス全体のレイアウトデータ（３５）を解析し、グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析部（２３）と、抽出されたパラメタに基づいて詳細遅延データ（３７）を算出する遅延算出部（２５）と、配線経路情報（３３）および詳細遅延データ（３７）に基づいて、プログラマブルロジックデバイスの遅延ライブラリ（４１）を生成する遅延ライブラリ生成部（２７）と、を備える。

Description

遅延ライブラリ生成システム

　本発明は、遅延ライブラリ生成システムに関し、特に、プログラマブルロジックデバイスの遅延ライブラリ生成システム、遅延ライブラリ生成方法、遅延ライブラリ生成装置、その制御方法、およびコンピュータプログラム、記録媒体に関する。

　ＦＰＧＡ（Field Programmable Gate Array）の遅延モデルの一例が、非特許文献１に記載されている。同文献に記載された遅延モデルにおいて、論理エレメントの各要素の遅延は、アレイ上の場所によらず一定値が参照テーブル化されている。配線経路の遅延は、Ｅｌｍｏｒｅ　Ｄｅｌａｙモデルとよばれる遅延計算モデルで計算されたものであり、アレイ上の場所によらず一定である。

　また、特許文献１（特開２００４－１０２７３９号公報）および特許文献２（特開２００８－１２３４５８号公報）には、寄生素子抽出に基づく遅延解析が記載されている。

特開２００４－１０２７３９号公報 特開２００８－１２３４５８号公報

Ａ．　Ｍａｒｑｕａｒｄｔ、Ｖ．　Ｂｅｔｚ、Ｊ．　Ｒｏｓｅ、　"Ｓｐｅｅｄ　ａｎｄ　Ａｒｅａ　Ｔｒａｄｅｏｆｆｓ　ｉｎ　Ｃｌｕｓｔｅｒ－Ｂａｓｅｄ　ＦＰＧＡ　Ａｒｃｈｉｔｅｃｔｕｒｅｓ"　ｉｎ　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　ＶＥＲＹ　ＬＡＲＧＥ　ＳＣＡＬＥ　ＩＮＴＥＧＲＡＴＩＯＮ　（ＶＬＳＩ)　ＳＹＳＴＥＭＳ、２０００年２月、Ｖｏｌ．　８、Ｎｏ．　１、ｐ．８４－９３

　上述した遅延モデルにおいては、配線経路遅延の算出精度が低いという問題点があった。その理由は、ＬＳＩ（Large Scale Integration）上に形成された配線経路の物理的特性が十分に考慮されていなかったためである。近年、ＬＳＩの微細化とともに、回路遅延全体に占める配線経路遅延の割合は増加する傾向にあり、配線経路遅延の算出精度の低さは致命的な問題である。

　本発明の目的は、上述した課題である配線経路遅延の算出精度の低さを解決する遅延ライブラリ生成システムを提供することにある。

　本発明の遅延ライブラリ生成システムは、アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える。

　本発明の第一の遅延ライブラリ生成装置は、アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える。

　本発明の第二の遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置と、
　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手段と、
　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手段と、
　前記解析手段によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手段と、
　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手段と、を備える。

　本発明の遅延ライブラリ生成方法は、アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する。

　本発明の遅延ライブラリ生成装置の制御方法は、前記遅延ライブラリ生成装置が、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
　前記遅延ライブラリ生成装置が、
　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶し、
　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し、
　抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶し、
　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する。

　本発明のコンピュータプログラムは、遅延ライブラリ生成装置を実現するためのコンピュータプログラムであって、
　前記遅延ライブラリ生成装置が、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手順と、
　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、
　前記解析手順によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手順と、
　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手順と、をコンピュータに実行させるためのものである。

　本発明のコンピュータで読み取り可能な記録媒体は、上記コンピュータプログラムを記録したものである。

　なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

　また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。

　また、本発明の方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明の方法およびコンピュータプログラムを実施するときには、その複数の手順の順番は内容的に支障しない範囲で変更することができる。

　さらに、本発明の方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。

　本発明によれば、精度の高い配線経路遅延算出ができるプログラマブルロジックデバイスの遅延ライブラリ生成システムが提供される。

　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。 本発明の実施の形態に係る遅延ライブラリ生成装置の動作の一例を示すフローチャートである。 本発明で扱う論理エレメントの具体例を示す図である。 本発明で扱うプログラマブルスイッチの機能を示す図である。 本発明で扱う論理エレメントアレイの一例を示す平面配置図である。 機能ブロックの出力端子から別の機能ブロックの入力端子に至る配線経路の一例を示す図である。 論理エレメントの配線毎の配線経路遅延表の一例を示す図である。 論理エレメントアレイの異なる座標における配線の位置を説明するための図である。 論理エレメントアレイの周囲に別の回路が隣接している例を示す平面配置図である。 論理エレメントアレイの上部をグローバル配線が走っている例を示す平面配置図である。 本発明の実施の形態に係る遅延ライブラリ生成装置の遅延ライブラリ生成部により生成される論理エレメントの（Ｘ，Ｙ）座標に基づく配線経路遅延表の一例を示す図である。 本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。 本発明の実施の形態に係る遅延ライブラリ生成装置の動作の一例を示すフローチャートである。 クロック経路を考慮した配線経路上の区間の一例を示す図である。 本発明の実施の形態に係る遅延ライブラリ生成装置の遅延ライブラリ生成部により生成される論理エレメントの（Ｘ，Ｙ）座標に基づく配線経路遅延表の一例を示す図である。

　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
　本発明の実施の形態に係る遅延ライブラリ生成装置は、ＬＳＩ、特に、プログラマブルロジックデバイス上に形成された配線経路の遅延を算出し、遅延ライブラリを生成する。

　本発明の遅延ライブラリ生成システムは、遅延ライブラリを参照する遅延解析システムや、同じく遅延ライブラリを参照する、動作合成、論理合成、テクノロジマッパ、自動配置、または自動配線などの自動設計システムといった用途に適用できる。

　はじめに、説明に先立ち、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）に代表されるプログラマブルロジックデバイス（Programmable Logic Device：ＰＬＤ）の構造と基本的性質について例を示して説明する。

　図３は、本発明で扱う論理エレメントの具体例を示す図である。同図において、プログラマブルロジックデバイスを構成する基本要素である論理エレメント５０は、プログラマブル機能ブロック５１を有している。この例では、プログラマブル機能ブロック５１は、２つの入力端子ＩＮ１、ＩＮ２と１つの出力端子ＯＵＴを備えている。プログラマブル機能ブロック５１は、複数のプログラマブルスイッチ５３を介して配線５２で他の論理エレメント５０（図３には不図示）と接続される。

　図４は、プログラマブルスイッチの機能を詳細に示す図である。図４（ａ）において、６１で表されるプログラマブルスイッチは、６２に示すように構成情報でオンオフの制御が可能な配線スイッチである。また、図４（ｂ）の６３で表されるプログラマブルスイッチは、６４に示すように構成情報でオンオフの制御が可能な配線スイッチである。プログラマブルスイッチは、一般的には構成情報メモリとパストランジスタで構成されるが、本発明はプログラマブルスイッチの構成方法とは独立のため、本発明の本質に関わらないので、プログラマブルスイッチの構成について詳細には説明しない。

　図５は、図３の論理エレメント５０をアレイ状に並べた、論理エレメントアレイの一例を示す図である。この例では、４×４の論理エレメントアレイが示されている。このように、ＦＰＧＡに代表されるプログラマブルロジックデバイスは基本要素である論理エレメントを必要数アレイ状に並べたアレイ構造をとるのが一般的である。このとき各論理エレメントの位置をアレイ上の座標で表す。アレイ座標の一例を図５に示した。

　図６は、プログラマブルスイッチによる機能ブロック間の経路の形成の一例を示す図である。すなわち、機能ブロック間の経路がプログラマブルスイッチによってどのように形成されるかを例示している。

　図６に示すように、始点側の機能ブロック７１から終点側の機能ブロック７９への経路は、始点側の機能ブロック７１から順に配線７２、プログラマブルスイッチ７３、配線７４、プログラマブルスイッチ７５、配線７６、プログラマブルスイッチ７７、配線７８を経て終点側の機能ブロック７９へ到達している。このとき、始点側の機能ブロック７１から終点側の機能ブロック７９への信号伝播遅延は、始点および終点の機能ブロック７１および７９、プログラマブルスイッチ７３、７５、７７、ならびに、配線７２、７４、７６、７８を含む経路上の各構成要素の遅延の和をとったものとなる。すなわち、プログラマブルロジックデバイスの遅延ライブラリ生成に必要な遅延要素は、各機能ブロックの内部遅延、各プログラマブルスイッチ遅延、各配線経路遅延の３種類である。

　図７は、本発明の実施の形態に係る遅延ライブラリ生成装置の遅延表の一例を示す図である。本実施形態の遅延表は、機能ブロック（Ｂｌｏｃｋ）、プログラマブルスイッチ（Ｓｗ）、配線経路（Ｗｉｒｅ）の３種類に分類し、構成要素毎に遅延を格納する。この例において、結論遅延は、Ｄ７１からＤ７９の合計（Ｄ７１＋Ｄ７２＋Ｄ７３＋Ｄ７４＋Ｄ７５＋Ｄ７６＋Ｄ７７＋Ｄ７８＋Ｄ７９）となる。

　本実施形態において、プログラマブルロジックデバイスは、図５に示したように、論理エレメント５０をアレイ状に並べた繰り返し構造である。したがって、たとえば、図６の７４に相当する配線経路は、アレイの至るところに存在する。図８で示すと、たとえば、配線経路８１や配線経路８２等が、それにあたる。

　このようなアレイ状構造が規則構造であるとして、各配線の周囲状況も完全に同一とみなした場合、アレイ上の遅延分布が均一であるとみなされる。したがって、これらを区別せず、例えば、図８の配線経路８１と配線経路８２を区別せずに、同じ遅延を持つ要素として扱った場合に、遅延情報としては、一論理エレメント５０分の遅延表を生成すれば十分であった。

　しかし、現実のプログラマブルロジックデバイスでは、アレイ上の遅延分布は均一でない。理由としては、アレイの周囲、アレイ上の物理的条件が均一でないことによる。第１の具体的な理由として、アレイの周囲には入出力回路など論理エレメントとは別の回路、たとえば、図９の回路９０が配置されており、布線状況が違うことから、寄生素子容量や、クロストークを考慮した詳細な遅延算出を行うと、周辺部の論理エレメント、例えば、図９の論理エレメント９１とアレイ内部の論理エレメント、例えば、図９の論理エレメント９２では遅延が異なる。近年の微細化に伴い、特に配線遅延のばらつきが大きく出ることが知られている。第２の具体的理由として、アレイの上を走るグローバル配線、たとえば、図１０のグローバル配線１００の影響がある。

　ここでグローバル配線１００は、クロックや電源、制御線などチップ全体にわたるもので、論理エレメントには含まれない配線構造である。グローバル配線１００は論理エレメントアレイの規則性とは無関係なので、グローバル配線１００の周囲で布線状況が違うことから、寄生素子容量や、クロストークを考慮した詳細な遅延算出を行うと、たとえば、論理エレメント１０１（図１０）と論理エレメント１０２（図１０）では、遅延が異なる。

　以上の議論から、現実のプログラマブルロジックデバイスでは、アレイ周囲、アレイ上の布線状況のばらつきを考慮した配線経路の遅延情報を扱う必要がある。図１１は、論理エレメント（Ｘ、Ｙ）座標に基づく遅延表の例であり、たとえば、図８に示した配線経路８１と配線経路８２の遅延値を別々に格納することが可能である。なお、図１１の例では、配線経路の始点が属する座標を、配線経路が属する座標としている。

　以下、本発明の第１の実施の形態について図面を参照して詳細に説明する。
　図１は、本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。

　本実施形態の遅延ライブラリ生成装置１は、プログラマブルロジックデバイスの遅延ライブラリ生成システムに関するものである。

　本発明の実施の形態に係る遅延ライブラリ生成システムは、アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成装置１を備える。

　本実施形態の遅延ライブラリ生成装置１は、論理エレメントのアレイ上における構造に関する構造情報３１、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ３５、およびプログラマブルロジックデバイス全体のネットリスト３９を記憶する記憶装置３０と、記憶装置３０を参照し、構造情報３１に基づき、配線経路区間に関する配線経路情報３３を抽出して記憶装置３０に記憶する配線経路抽出部２１と、プログラマブルロジックデバイス全体のレイアウトデータ３５を解析し、グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析部２３と、解析部２３によって抽出されたパラメタに基づいて、詳細遅延を算出し、詳細遅延データ３７として記憶装置３０に記憶する遅延算出部２５と、記憶装置３０を参照し、配線経路情報３３および詳細遅延データ３７に基づいて、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する遅延ライブラリ生成部２７と、を備える。

　具体的には、本実施形態の遅延ライブラリ生成装置１は、入力装置１０と、処理装置２０と、記憶装置３０と、出力装置４０と、を備える。

　遅延ライブラリ生成装置１は、図示しないＣＰＵ（Central Processing Unit）やメモリ、ハードディスク、および通信装置を備えたパーソナルコンピュータやワークステーション、またはそれらに相当する装置により実現することができる。なお、各図において、本発明の本質に関わらない部分の構成については省略してあり、図示されていない。

　また、遅延ライブラリ生成装置１の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウェアとソフトウェアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウェア単位の構成ではなく、機能単位のブロックを示している。

　入力装置１０は、たとえば、キーボード、マウス、タブレット、タッチパネルなどの操作入力装置、ネットワーク（不図示）を介して他の装置からデータを受信する受信装置、または、各種記録媒体からデータを読み込み、得られたデータを入力する記録媒体読取装置、スキャナなどの画像読取装置を含む。

　出力装置４０は、ＣＲＴモニタや液晶ディスプレイ等の表示装置、印字出力または画像印刷できるプリンタ、各種記録媒体へデータを書き込む記録媒体書込装置を含む。

　処理装置２０は、たとえば、遅延ライブラリ生成装置１の本体にあたり、たとえば、遅延ライブラリ生成装置１の制御を行うコンピュータプログラムを実行し、遅延ライブラリ生成装置１を実現する。

　記憶装置３０は、処理装置２０に接続され、たとえば、処理装置２０のＣＰＵ（不図示）が実行するコンピュータプログラムおよび後述する各種情報が格納されるハードディスクなどの補助記憶装置と、処理装置２０がコンピュータプログラムを実行する際の作業領域となる主記憶装置とを有する。記憶装置３０は、たとえば、論理エレメントアレイの構造情報３１と、配線経路情報３３と、プログラマブルロジックデバイス全体のレイアウトデータ３５と、詳細遅延データ３７と、プログラマブルロジックデバイス全体のネットリスト３９と、遅延ライブラリ４１とを記憶する。

　論理エレメントアレイの構造情報３１は、アレイ上の各論理エレメント間の配線を含む複数の論理エレメントのアレイ上における構造に関する情報が含まれる。たとえば、構造情報３１に基づいて、アレイ上の各論理エレメントの配線およびアレイのグローバル配線等の情報を含む。

　配線経路情報３３は、プログラマブルロジックデバイスの遅延解析に必要な配線経路区間に関する情報が含まれる。レイアウトデータ３５は、プログラマブルロジックデバイス全体のレイアウトデータであり、グローバル配線の情報を含む。詳細遅延データ３７については、後述する。

　ネットリスト３９は、プログラマブルロジックデバイス全体のネットリストを含む。遅延ライブラリ４１は、本実施形態の遅延ライブラリ生成装置１で生成された遅延ライブラリを含む。遅延ライブラリ４１は、プログラマブルロジックデバイス１品種に対し１回だけ生成され、プログラマブルロジックデバイスの遅延解析や自動設計ツールで使用される。

　プログラマブルロジックデバイス設計は、２段階の設計工程を有する。第１段階の設計では、プログラマブルロジックデバイス自体のハードの設計を行う。すなわち、プログラマブル機能を有するＬＳＩの設計段階であり、論理エレメントの構造をどうするか、配線を何本通すか、スイッチをどう配置するか、といった要因を最適化する。

　第２段階の設計では、プログラマブルロジックデバイスの動作を定義する構成情報（ソフト）の設計を行う。第１段階で得られたハード上で所望の機能を動作させるための構成情報の設計を行う。ここで、構成情報とは、論理エレメントの演算機能や配線接続（スイッチのＯＮ／ＯＦＦ）を定義するビット情報である。本実施形態の遅延ライブラリ生成装置１は、第１段階の設計の完了したデバイスが与えられたとき、第２段階の設計で参照する遅延ライブラリを生成するものである。

　たとえば、プログラマブルロジックデバイスのＣＡＤシステムでは、アプリケーション論理を実現する構成情報が生成される。ＣＡＤシステムは、本実施形態の遅延ライブラリ生成装置１によって生成された各品種に対応する遅延ライブラリを含む。設計者が品種を選択し、設計した構成情報（論理回路を実装）の遅延解析を行うとき遅延ライブラリを参照する。あるいは、構成情報を生成する自動ＣＡＤ自体が生成の過程で遅延ライブラリを参照する。

　処理装置２０は、配線経路抽出部２１と、解析部２３と、遅延算出部２５と、遅延ライブラリ生成部２７とを備える。

　配線経路抽出部２１は、論理エレメントアレイの構造情報３１を参照し、プログラマブルロジックデバイスの遅延解析に必要な配線経路区間をすべて抽出し、記憶装置３０に出力し、配線経路情報３３として記憶する。

　解析部２３は、ＲＣ抽出およびクロストーク解析を実行するものであり、プログラマブルロジックデバイス全体のレイアウトデータ３５を解析し、論理エレメントには現れないグローバル配線からの寄生素子や隣接配線とのクロストークのパラメタを抽出する。遅延算出部２５は、解析部２３の結果をもとに詳細遅延を算出し、詳細遅延データ３７として出力する。

　遅延ライブラリ生成部２７は、配線経路情報３３と詳細遅延データ３７を読み込み、プログラマブルロジックデバイスの遅延解析に必要な遅延ライブラリ４１を生成する。生成される遅延ライブラリ４１は、遅延要素として、機能ブロックの内部遅延情報、プログラマブルスイッチの遅延情報、配線経路情報３３で指定された全ての経路区間の詳細な遅延情報を含む。

　また、本実施形態において、遅延ライブラリ４１は、図１１に示したように、アレイ上の論理エレメントの配列座標（Ｘ，Ｙ）毎の遅延情報が対応付けられた遅延テーブル（配線経路遅延表）を有する。

　遅延ライブラリ生成装置１は、上述したように、ＣＰＵが、ハードディスクに記憶されるプログラムをメモリに読み出して実行することにより、上記各ユニットの各機能を実現することができる。

　本実施形態のコンピュータプログラムは、遅延ライブラリ生成装置１を実現するためのコンピュータプログラムであって、記憶装置３０を参照し、構造情報３１に基づき、配線経路区間に関する配線経路情報３３を抽出して記憶装置３０に記憶する配線経路抽出手順と、プログラマブルロジックデバイス全体のレイアウトデータ３５を解析し、グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、解析手順によって抽出されたパラメタに基づいて、詳細遅延を算出し、詳細遅延データ３７として記憶装置３０に記憶する遅延算出手順と、記憶装置３０を参照し、配線経路情報３３および詳細遅延データ３７に基づいて、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する遅延ライブラリ生成手順と、をコンピュータに実行させるように記述されている。

　このように構成された本実施形態の遅延ライブラリ生成装置１の動作について以下に説明する。図２は、本発明の実施の形態に係る遅延ライブラリ生成装置の動作の一例を示すフローチャートである。以下、図１および図２を用いて説明する。

　本実施形態の遅延ライブラリ生成装置１の制御方法は、遅延ライブラリ生成装置１が、記憶装置３０を参照し、構造情報３１に基づき、配線経路区間に関する配線経路情報３３を抽出して記憶装置３０に記憶し（ステップＳ１０２）、プログラマブルロジックデバイス全体のレイアウトデータ３５を解析し、グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し（ステップＳ１０４）、抽出されたパラメタに基づいて、詳細遅延を算出し、詳細遅延データ３７として記憶装置３０に記憶し（ステップＳ１０６）、記憶装置３０を参照し、配線経路情報３３および詳細遅延データ３７に基づいて、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する（ステップＳ１０８）。

　詳細には、まず、配線経路抽出部２１が、論理エレメントアレイの構造情報３１を参照し、プログラマブルロジックデバイスの遅延解析に必要な配線経路区間をすべて抽出し、配線経路情報３３に出力する（ステップＳ１０２）。

　一方、解析部２３により、プログラマブルロジックデバイス全体のレイアウトデータ３５が解析され、寄生素子や隣接配線とのクロストークのパラメタが抽出される（ステップＳ１０４）。そして、遅延算出部２５により、解析部２３の結果をもとに詳細遅延が算出され、詳細遅延データ３７として出力される（ステップＳ１０６）。

　そして、遅延ライブラリ生成部２７が、ステップＳ１０２で得られた配線経路情報３３とステップＳ１０６で得られた詳細遅延データ３７を読み込み、プログラマブルロジックデバイスの遅延解析に必要な遅延ライブラリ４１を生成する（ステップＳ１０８）。

　以上、説明したように、本実施形態の遅延ライブラリ生成装置１によれば、ＬＳＩ上に形成された配線経路の物理的特性を詳細に考慮することで、精度の高い配線経路遅延に基づいた遅延ライブラリを生成できる。

　本実施の形態では、プログラマブルロジックデバイスの遅延解析に必要な配線遅延ライブラリは、配線経路情報３３で指定された全ての経路の詳細な遅延情報を含む。また、プログラマブルロジックデバイス全体のレイアウトデータ３５を解析することで、論理エレメントには現れないグローバル配線からの寄生容量やクロストークを考慮できる。この遅延ライブラリ４１を参照することで、プログラマブルロジックデバイスの遅延解析や自動設計ツールは、精度の高い遅延情報に基づいて実行でき、結果としてより最適性の高い回路の構成情報が得られることとなる。

（第２の実施の形態）
　図１２は、本発明の実施の形態に係る遅延ライブラリ生成装置の構成を示すブロック図である。本実施形態の遅延ライブラリ生成装置１１０は、図１に示した上記実施形態の遅延ライブラリ生成装置１とは、論理エレメント上の機能ブロックへのクロック遅延の差分（「クロックスキュー」とも呼ぶ）を考慮している点で相違する。

　これは、近年の高速化、微細化に伴うばらつきの影響が増加し、クロックスキューの影響を無視できないが、最悪のクロックスキューのみを反映した場合には、過剰な遅延見積もりとなってしまうことから、経路毎にクロックスキューを遅延ライブラリに反映させることで、クロックスキューの影響を考慮しつつ、上記実施形態と同様な効果を奏することができる。

　本実施形態の遅延ライブラリ生成装置１１０において、論理エレメントは機能ブロックを含み、記憶装置１３０は、さらに、論理エレメント上の機能ブロックへの経路毎にクロック遅延を示すクロック経路情報１４３を記憶し、遅延ライブラリ生成部１２７は、記憶装置１３０を参照し、配線経路情報３３および詳細遅延データ３７に加え、クロック経路情報１４３に基づいて、論理エレメント上の機能ブロックへのクロック遅延の差分を考慮して、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する。

　詳細には、本実施形態の遅延ライブラリ生成装置１１０は、図１に示した遅延ライブラリ生成装置１の処理装置２０の遅延ライブラリ生成部２７に替えて、処理装置１２０にクロックスキューを考慮した遅延ライブラリ生成部１２７を設けるとともに、図１に示した遅延ライブラリ生成装置１の記憶装置３０に替えて、記憶装置３０に記憶される各情報に加え、クロック経路情報１４３をさらに記憶する記憶装置１３０を備える。

　クロック経路情報１４３は、例えば、機能ブロックへのクロック経路が格納される。

　遅延ライブラリ生成装置１１０は、上述したように、ＣＰＵが、ハードディスクに記憶されるプログラムをメモリに読み出して実行することにより、上記各ユニットの各機能を実現することができる。

　本実施形態のコンピュータプログラムは、遅延ライブラリ生成装置１１０を実現するためのコンピュータプログラムであって、記憶装置１３０を参照し、配線経路情報３３および詳細遅延データ３７に加え、クロック経路情報１４３に基づいて、論理エレメント上の機能ブロックへのクロック遅延の差分を考慮して、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する手順をコンピュータに実行させるように記述されている。また、本実施形態の記録媒体は、本実施形態のコンピュータプログラムを記録したコンピュータで読み取り可能な記録媒体である。

　このように構成された本実施形態の遅延ライブラリ生成装置１１０の動作について、以下に説明する。図１３は、本発明の実施の形態に係る遅延ライブラリ生成装置の動作の一例を示すフローチャートである。

　本実施形態の遅延ライブラリ生成装置１１０の制御方法において、遅延ライブラリ生成装置１１０が、遅延ライブラリ４１を生成するとき、記憶装置１３０を参照し、配線経路情報３３および詳細遅延データ３７に加え、クロック経路情報１４３に基づいて、論理エレメント上の機能ブロックへのクロック遅延の差分を考慮して、プログラマブルロジックデバイスの遅延ライブラリ４１を生成する（ステップＳ２０８）。

　詳細には、図１３のフローチャートは、図２のフローチャートのステップＳ１０８に替えて、クロックスキューを考慮して遅延ライブラリを生成するステップＳ２０８を有する。ステップＳ２０８では、遅延ライブラリ生成部１２７が、ステップＳ１０２で得られた配線経路情報３３とステップＳ１０６で得られた詳細遅延データ３７を読み込み、論理エレメント上の経路の遅延を抽出するだけでなく、記憶装置１３０のクロック経路情報１４３を読み込み、クロック経路の遅延を抽出する。

　図１４は、図６に示した機能ブロック間の経路に、クロック経路を考慮した例を示している。このクロックの経路は、クロックのルートバッファ１５１からバッファ１５２とバッファ１５３を経由して機能ブロック７１のクロックポートＣＬＫまでの経路、及びクロックのルートバッファ１５１からバッファ１５４を経由して機能ブロック７９のクロックポートＣＬＫまでの経路である。図１５は、クロックの経路を考慮した遅延ライブラリの例であり、図１４に示す論理エレメント上の機能ブロック間経路の各構成要素の遅延と、クロック経路の遅延がそれぞれ格納されている。図１４に示す機能ブロック間経路のクロックスキューを考慮した遅延を算出するには、各構成要素の遅延の和として求めた機能ブロック間の経路遅延（Ｄ７１＋Ｄ７２＋Ｄ７３＋Ｄ７４＋Ｄ７５＋Ｄ７６＋Ｄ７７＋Ｄ７８＋Ｄ７９）に、クロックのルートバッファ１５１から機能ブロック７１のクロックポートＣＬＫまでの経路遅延（ＣＤ７１）を加算し、クロックのルートバッファ１５１から機能ブロック７９のクロックポートＣＬＫまでの経路遅延（ＣＤ７９）を減算すればよい（Ｄ７１＋Ｄ７２＋Ｄ７３＋Ｄ７４＋Ｄ７５＋Ｄ７６＋Ｄ７７＋Ｄ７８＋Ｄ７９＋ＣＤ７１－ＣＤ７９）。ここで、ＣＤ７１－ＣＤ７９は、クロックスキューに相当する。

　以上、説明したように、本実施形態の遅延ライブラリ生成装置１１０によれば、上記実施形態の効果に加え、クロックスキューの影響を考慮した遅延ライブラリを生成できる。

　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

　以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

　この出願は、２００９年３月３日に出願された日本出願特願２００９－０４９１１５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (17)

1. 　アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える遅延ライブラリ生成システム。
2. 　アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する生成手段を備える遅延ライブラリ生成装置。
3. 　論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置と、
   　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手段と、
   　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手段と、
   　前記解析手段によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手段と、
   　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手段と、を備える遅延ライブラリ生成装置。
4. 　請求項３に記載の遅延ライブラリ生成装置において、
   　前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置。
5. 　請求項４に記載の遅延ライブラリ生成装置において、
   　前記論理エレメントは機能ブロックを含み、
   　前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
   　前記遅延ライブラリ生成手段は、
   　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置。
6. 　請求項５に記載の遅延ライブラリ生成装置において、
   　前記論理エレメントは、プログラマブルスイッチをさらに含み、
   　前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置。
7. 　請求項３乃至６いずれかに記載の遅延ライブラリ生成装置において、
   　前記遅延ライブラリは、ＣＡＤ（Computer Aided Design）システムで参照される遅延ライブラリ生成装置。
8. 　アレイ上の論理エレメントの配置、各エレメント間の配線、およびグローバル配線に基づく布線状況を考慮して遅延情報を算出して遅延ライブラリを生成する遅延ライブラリ生成方法。
9. 　遅延ライブラリ生成装置の制御方法であって、
   　前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
   　前記遅延ライブラリ生成装置が、
   　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶し、
   　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出し、
   　抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶し、
   　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。
10. 　請求項９に記載の遅延ライブラリ生成装置の制御方法において、
    　前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有する遅延ライブラリ生成装置の制御方法。
11. 　請求項１０に記載の遅延ライブラリ生成装置の制御方法において、
    　前記論理エレメントは機能ブロックを含み、
    　前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
    　前記遅延ライブラリ生成装置が、前記遅延ライブラリを生成するとき、
    　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成装置の制御方法。
12. 　請求項１１に記載の遅延ライブラリ生成装置の制御方法において、
    　前記論理エレメントは、プログラマブルスイッチをさらに含み、
    　前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含む遅延ライブラリ生成装置の制御方法。
13. 　遅延ライブラリ生成装置を実現するためのコンピュータプログラムであって、
    　前記遅延ライブラリ生成装置は、論理エレメントのアレイ上における構造に関する構造情報、グローバル配線の情報を含むプログラマブルロジックデバイス全体のレイアウトデータ、およびプログラマブルロジックデバイス全体のネットリストを記憶する記憶装置を備え、
    　前記記憶装置を参照し、前記構造情報に基づき、配線経路区間に関する配線経路情報を抽出して前記記憶装置に記憶する配線経路抽出手順と、
    　前記プログラマブルロジックデバイス全体の前記レイアウトデータを解析し、前記グローバル配線からの寄生素子および隣接配線とのクロストークのパラメタを抽出する解析手順と、
    　前記解析手順によって抽出された前記パラメタに基づいて、詳細遅延を算出し、詳細遅延データとして前記記憶装置に記憶する遅延算出手順と、
    　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに基づいて、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する遅延ライブラリ生成手順と、をコンピュータに実行させるためのコンピュータプログラム。
14. 　請求項１３に記載のコンピュータプログラムにおいて、
    　前記遅延ライブラリは、前記アレイ上の前記論理エレメントの配列座標毎の遅延情報が対応付けられた遅延テーブルを有するコンピュータプログラム。
15. 　請求項１４に記載のコンピュータプログラムにおいて、
    　前記論理エレメントは機能ブロックを含み、
    　前記遅延ライブラリ生成装置の前記記憶装置は、さらに、前記論理エレメント上の前記機能ブロックへの経路毎にクロック遅延を示すクロック経路情報を記憶し、
    　前記記憶装置を参照し、前記配線経路情報および前記詳細遅延データに加え、前記クロック経路情報に基づいて、前記論理エレメント上の前記機能ブロックへのクロック遅延の差分を考慮して、前記プログラマブルロジックデバイスの前記遅延ライブラリを生成する手順をコンピュータに実行させるためのコンピュータプログラム。
16. 　請求項１５に記載のコンピュータプログラムにおいて、
    　前記論理エレメントは、プログラマブルスイッチをさらに含み、
    　前記遅延ライブラリは、前記機能ブロックの内部遅延情報、前記プログラマブルスイッチの遅延情報、および前記配線経路情報で指定された全ての経路区間の遅延情報を含むコンピュータプログラム。
17. 　請求項１３乃至１６いずれかに記載のコンピュータプログラムを記録したコンピュータで読み取り可能な記録媒体。

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