WO2010067484A1 - 半導体基板の露光方法及び半導体装置製造システム - Google Patents

半導体基板の露光方法及び半導体装置製造システム Download PDF

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川端祐次
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    • G03F7/70525—Controlling normal operating mode, e.g. matching different apparatus, remote control or prediction of failure

Definitions

  • the present invention relates to a semiconductor substrate exposure method and semiconductor device manufacturing system that exposes and develops a desired resist pattern formed on a semiconductor substrate, and more particularly, to a semiconductor substrate exposure method and semiconductor device manufacture that prevent resist pattern formation defects. It is about the system.
  • the appropriate exposure amount is obtained by correcting the reference exposure amount based on the corrected exposure amount, and is a value obtained by subtracting the corrected exposure amount from the reference exposure amount.
  • the reference exposure amount is an average value of actual exposure amounts of the same item in the past, and is an average value of exposure amounts when exposure is performed by adjusting the exposure amount so that the resist dimension becomes the design dimension.
  • the corrected exposure amount is a correction time for adjusting an exposure time as a reference exposure amount, and is a correction time specified by a dimension average value, a center standard value, an exposure coefficient, an adjustment coefficient, and a neglected dimension fluctuation amount.
  • the dimension average value is an actual average dimension of resist dimensions in a recently manufactured semiconductor substrate.
  • the center standard value is a target resist size in the semiconductor substrate.
  • the exposure coefficient is an exposure amount when the resist dimension varies by 1 ⁇ m.
  • the adjustment coefficient is a value set on the basis of a variation tendency of the resist dimension obtained empirically due to a difference in resist type, exposure apparatus type, characteristics, and the like.
  • the neglected dimension fluctuation amount is an amount that varies according to the reserve time, and is a function having the reserve time as a variable.
  • the holding time is the time from the pre-baking of the semiconductor substrate coated with the resist to the start of exposure.
  • the resist dimension of the resist pattern formed by exposure / development is measured on the exposed / developed semiconductor substrate by a dimension measuring apparatus.
  • the time required for measuring the resist dimension is long. For this reason, TAT (Turn Around Time) becomes long. This can be improved by using a plurality of dimension measuring devices.
  • TAT Torn Around Time
  • the focus during the exposure varies.
  • the resist film thickness varies among the units.
  • variations in focus occur between the substrate stages. For this reason, even if correction is performed in units of product lots, it is not possible to adjust variations among units or variations in substrate stages.
  • the appropriate exposure amount does not take into account variations in resist film thickness or variations in parameters during exposure processing. For this reason, the variation in focus at the time of exposure cannot be controlled only by an appropriate exposure amount. That is, when the focus variation at the time of exposure occurs, the resist size varies. As a result, the characteristics of the semiconductor product are significantly deteriorated.
  • the present invention has been made in view of the above problems, and an exposure apparatus for a semiconductor substrate capable of realizing a desired resist size by controlling variation in focus during exposure without increasing TAT, and An object is to provide a method for exposing a semiconductor substrate.
  • the semiconductor substrate exposure method according to the present invention has the following features.
  • a semiconductor substrate exposure method is (a) a semiconductor substrate exposure method in which a desired resist pattern is exposed and developed on a semiconductor substrate, and (b) a resist coating process and a pre-bake process.
  • (CL2) The method for exposing a semiconductor substrate according to (CL1) described above is characterized in that, in the first step, the resist film is calculated by using a multiple regression equation including each equipment parameter in resist coating processing and pre-baking processing. The thickness may be calculated.
  • the resist dimension is calculated by using a multiple regression equation including the resist film thickness and each exposure parameter in the exposure process. May be predicted.
  • (CL4) In the method for exposing a semiconductor substrate according to (CL1), in the third step, a difference between the resist size predicted in the second step and a desired resist size is calculated, A correction value of the predetermined parameter is calculated by dividing the calculated difference by a correction coefficient specified in advance from a correlation between the predetermined parameter in the exposure parameter and the resist size, and the calculated correction value is calculated as the predetermined correction value. It may be reflected in the parameters.
  • the present invention may be realized not only as a semiconductor substrate exposure method but also as a semiconductor device manufacturing system described below.
  • a semiconductor device manufacturing system includes (a) a system for exposing and developing a desired resist pattern on a semiconductor substrate, and (b) applying a resist to the semiconductor substrate based on each equipment parameter.
  • a resist coating means for pre-baking and (c) an exposure means for exposing and developing a semiconductor substrate coated with a resist and pre-baked based on each exposure parameter; and (d) a semiconductor before exposure.
  • the resist size of the resist pattern after exposure / development is calculated from each equipment parameter in the resist coating unit and each exposure parameter in the exposure unit for the substrate, and each exposure in the exposure unit according to the calculated resist size Computation means for correcting the parameters is provided.
  • the resist dimensions after exposure and development can be predicted for each semiconductor substrate. For this reason, generation
  • FIG. 1 is a diagram illustrating a configuration of a semiconductor device manufacturing system according to an embodiment.
  • FIG. 2 is a flowchart showing a method for exposing a semiconductor substrate in the embodiment.
  • FIG. 3 is a graph showing measured values and calculated values of the resist film thickness in the embodiment.
  • FIG. 4 is a graph showing measured values and calculated values of resist dimensions in the embodiment.
  • FIG. 5 is a graph showing the correlation between reticle inclination and resist size in the embodiment.
  • FIG. 6 is a graph showing the correlation between the tilt of the substrate stage and the resist dimensions in the embodiment.
  • the semiconductor device manufacturing system 100 includes a resist coating device 110, an exposure device 120, and an arithmetic device 130.
  • the resist coating apparatus 110 includes coating units 111, 112, 113, bake units 114, 115, 116, and a monitor unit 117.
  • a plurality of semiconductor substrates 101 are set in the resist coating apparatus 110 for each product lot.
  • a plurality of semiconductor substrates 101 set in the resist coating apparatus 110 are set one by one in any of the coating units 111, 112, and 113.
  • a resist is applied to the semiconductor substrate 101 set in any of the application units 111, 112, and 113.
  • the semiconductor substrate 101 to which the resist is applied is set in one of the bake units 114, 115, and 116.
  • the semiconductor substrate 101 set in one of the bake units 114, 115, 116 is pre-baked.
  • the pre-baked semiconductor substrate 101 is transferred to the exposure apparatus 120 in units of product lots.
  • a plurality of semiconductor substrates 101 conveyed to the exposure apparatus 120 are exposed one by one.
  • the arithmetic unit 130 receives, from the resist coating device 110 via the monitor unit 117, equipment parameters of each coating unit at the time of resist coating processing, and each baking unit at the time of pre-baking processing. Get equipment parameters.
  • the resist film thickness is calculated from the acquired equipment parameters of each coating unit and the equipment parameters of each baking unit (S101).
  • the arithmetic unit 130 acquires the exposure parameters of the exposure apparatus 120 before the exposure process from the exposure apparatus 120.
  • a resist dimension is predicted from the calculated resist film thickness and the acquired exposure parameter (S102). It is determined whether or not the difference between the predicted resist dimension (hereinafter referred to as a predicted dimension) and a desired resist dimension (hereinafter referred to as a target dimension) is equal to or smaller than a threshold value (S103). As a result of the determination, if it is equal to or less than the threshold value (S103: Yes), the exposure process is executed without correcting the exposure parameter (S104). On the other hand, if it is not less than the threshold value (S103: No), the exposure parameter is corrected (S105), and the exposure process is executed with the corrected exposure parameter (S106).
  • the arithmetic unit 130 calculates the resist film thickness for each semiconductor substrate with respect to all the semiconductor substrates subjected to the resist coating process and the pre-bake process.
  • the resist film thickness Tr is calculated by a multiple regression equation obtained by multiplying each parameter Pc by each coefficient A.
  • Tr ⁇ A [i] ⁇ Pc [i]
  • the subscript i is an identification number assigned to each parameter Pc.
  • Each coefficient A is a coefficient set individually for each parameter Pc.
  • Each parameter Pc is each equipment parameter of the coating unit which performed the resist coating process and the baking unit which performed the pre-baking process.
  • each coefficient A is a coefficient known from experience, a coefficient obtained by calculation, a coefficient obtained by measurement, or the like.
  • the following are mentioned as each parameter Pc.
  • For each coating unit (a) temperature in the unit, (b) humidity in the unit, (c) air volume in the unit, (d) exhaust pressure or exhaust air volume, (e) resist temperature, (f) resist The temperature of the temperature-controlled water used for the temperature control of (1), (g) the time from when receiving the discharge instruction until the resist is actually discharged (hereinafter referred to as a delay time), (h) ending from the start of discharge. Time (hereinafter referred to as discharge time), (i) resist pump pressure, and the like.
  • the delay time and the ejection time are obtained from the voltage waveform of the light shielding sensor provided for monitoring the resist ejection state from the tip of the resist nozzle.
  • the semiconductor substrate 101 is subjected to a resist coating process by the coating unit 111 and then a pre-bake process by the bake unit 115.
  • the resist film thickness of the semiconductor substrate 101 is calculated using the equipment parameters of the coating unit 111 and the bake unit 115.
  • the exposure apparatus 120 When the calculated resist film thickness is equal to or smaller than the threshold value, that is, within the standard, the exposure apparatus 120 performs an exposure process. On the other hand, when the calculated resist film thickness is not less than the threshold value, that is, when it is out of the standard, it is highly likely that the resist coating unit or the bake unit is abnormal, so the resist coating device 110 and the exposure device 120 are stopped. It is good.
  • the arithmetic unit 130 predicts the resist dimensions after exposure and development for each semiconductor substrate with respect to the semiconductor substrate before exposure.
  • the expected dimension Lp is calculated by a multiple regression equation obtained by multiplying each parameter Pe by each coefficient B.
  • Each coefficient B is a coefficient set individually for each parameter Pe.
  • Each parameter Pe is the calculated resist film thickness and the obtained exposure parameters of the exposure apparatus 120 before the exposure processing.
  • each coefficient B is a coefficient that is empirically known, a coefficient obtained by calculation, a coefficient obtained by measurement, or the like.
  • the parameters Pe include (a) calculated resist film thickness, (b) reticle tilt, (c) reticle height, (d) substrate stage tilt, (e) substrate stage height, (f) For example, the exposure amount.
  • the relative position between the reticle and the semiconductor substrate in the exposure apparatus 120 is specified by the tilt / height of the reticle and the tilt / height of the substrate stage.
  • the arithmetic unit 130 determines whether or not the difference between the predicted dimension and the target dimension is equal to or less than a threshold value. As a result of the determination, if it is equal to or less than the threshold value, the exposure apparatus 120 performs exposure processing without correcting the exposure parameter. On the other hand, if it is not less than or equal to the threshold value, the exposure parameter correction value is calculated using a formula set in the arithmetic device 130 in advance. At this time, as shown in the following formula (3), each correction coefficient Ce is calculated from each exposure parameter Pe and the expected dimension Lp of the tilt / height of the reticle and the tilt / height of the substrate stage.
  • Ce [k] (Lp ⁇ C [k]) / Pe [k]
  • the subscript k is an identification number assigned to each exposure parameter Pe of the tilt / height of the reticle and the tilt / height of the substrate stage.
  • Each coefficient C is a constant set individually for each exposure parameter Pe.
  • the correction coefficient Ce is the correction coefficient Ce.
  • each correction value Cp is calculated by dividing the difference between the target dimension Lt and the expected dimension Lp by the calculated correction coefficient Ce.
  • Each calculated correction value Cp is added to each exposure parameter Pe.
  • the exposure apparatus 120 performs exposure processing based on the result obtained by the addition. As a result, the relative position between the reticle and the substrate stage is adjusted.
  • each calculated correction value Cp (Lt ⁇ Lp) / Ce [k]
  • the arithmetic device 130 determines whether or not each calculated correction value Cp is equal to or less than a threshold value. As a result of the determination, if each calculated correction value Cp is equal to or less than the threshold value, each exposure parameter Pe is not corrected. As a result, the exposure apparatus 120 performs an exposure process with the original exposure parameter Pe. On the other hand, when the calculated correction value Cp is not less than or equal to the threshold value, the arithmetic device 130 corrects each exposure parameter Pe. Using the corrected exposure parameters Pe, the optimum value of each exposure parameter Pe is calculated by repeatedly performing the process of recalculating the predicted dimension Lp shown in the above formula (2). As a result, the exposure apparatus 120 performs an exposure process with each corrected exposure parameter.
  • the arithmetic unit 130 calculates a correction coefficient Ce [1] from the phase difference between the reticle inclination Pe [1] and the resist dimensions.
  • the correction value Cp [1] is calculated by dividing the difference between the target dimension Lt and the expected dimension Lp by the calculated correction coefficient Ce [1]. It is determined whether or not the calculated correction value Cp [1] is less than or equal to a threshold value. As a result of the determination, if the calculated correction value Cp [1] is equal to or smaller than the threshold value, the reticle inclination Pe [1] is not corrected. As a result, the exposure apparatus 120 performs an exposure process with the original reticle tilt Pe [1].
  • the arithmetic unit 130 corrects the reticle inclination Pe [1].
  • the corrected reticle inclination Pe [1] Pe [1] + Cp [1]
  • the optimum value of the reticle inclination Pe [1] is calculated by repeatedly performing the process of calculating the predicted dimension Lp. .
  • the corrected reticle tilt Pe [1] is set in the exposure apparatus 120. As a result, the exposure apparatus 120 performs an exposure process with the corrected reticle tilt Pe [1].
  • the arithmetic unit 130 calculates a correction coefficient Ce [2] from the phase difference between the reticle height Pe [2] and the resist dimensions.
  • the correction value Cp [2] is calculated by dividing the difference between the target dimension Lt and the expected dimension Lp by the calculated correction coefficient Ce [2]. It is determined whether or not the calculated correction value Cp [2] is equal to or less than a threshold value. As a result of the determination, if the calculated correction value Cp [2] is equal to or smaller than the threshold value, the reticle height Pe [2] is not corrected. As a result, the exposure apparatus 120 performs an exposure process with the original reticle height Pe [2].
  • the arithmetic unit 130 corrects the reticle height Pe [2].
  • the arithmetic unit 130 calculates the correction coefficient Ce [3] from the phase difference between the substrate stage inclination Pe [3] and the resist dimension.
  • a correction value Cp [3] is calculated by dividing the difference between the target dimension Lt and the expected dimension Lp by the calculated correction coefficient Ce [3]. It is determined whether or not the calculated correction value Cp [3] is equal to or less than a threshold value. As a result of the determination, if the calculated correction value Cp [3] is equal to or smaller than the threshold value, the substrate stage inclination Pe [3] is not corrected. As a result, the exposure apparatus 120 performs an exposure process with the original substrate stage tilt Pe [3].
  • the arithmetic unit 130 corrects the substrate stage inclination Pe [3].
  • the corrected substrate stage inclination Pe [3] Pe [3] + Cp [3]
  • the optimum value of the substrate stage inclination Pe [3] is obtained by repeatedly performing the process of calculating the predicted dimension Lp. calculate.
  • the corrected inclination Pe [3] of the substrate stage is set in the exposure apparatus 120.
  • the exposure apparatus 120 performs the exposure process with the corrected substrate stage tilt Pe [3].
  • the arithmetic unit 130 calculates the correction coefficient Ce [4] from the phase between the substrate stage height Pe [4] and the resist dimensions.
  • the correction value Cp [4] is calculated by dividing the difference between the target dimension Lt and the expected dimension Lp by the calculated correction coefficient Ce [4]. It is determined whether or not the calculated correction value Cp [4] is less than or equal to a threshold value. As a result of the determination, if the calculated correction value Cp [4] is less than or equal to the threshold value, the substrate stage height Pe [4] is not corrected. As a result, the exposure apparatus 120 performs an exposure process at the original height Pe [4] of the substrate stage.
  • the tilt / height of the reticle and the tilt / height of the substrate stage are corrected at the same time and the difference between the target dimension Lt and the expected dimension Lp does not fall below the threshold value, either one is corrected, or Correct the tilt of the reticle and the tilt of the substrate stage, or correct the height of the reticle and the height of the substrate stage.
  • each exposure parameter Recalculate the predicted dimension Lp using Pe. Further, when the correction value Cp calculated for another exposure parameter is not less than or equal to the threshold value set in advance in the arithmetic device 130, the correction value Cp is recalculated for the exposure parameter, and the predicted dimension Lp is recalculated. By repeating this, the optimum value of each exposure parameter may be calculated and the exposure process may be finally performed.
  • the exposure apparatus 120 is abnormal when the corrected exposure parameters calculated by the above method are out of the correctable range of the exposure apparatus 120, or when the recalculated predicted dimension Lp is not less than or equal to the threshold value. Therefore, the exposure apparatus 120 may be stopped.
  • the resist size after exposure / development is predicted in advance from the equipment parameters of the resist coating device 110 and the exposure parameters of the exposure device 120 for each semiconductor substrate by the arithmetic device 130.
  • the exposure parameters of the exposure apparatus 120 are corrected according to the predicted resist dimensions.
  • the abnormality of the resist film thickness applied to the semiconductor substrate and the abnormality of the resist dimension after the exposure processing are detected in real time.
  • the computing device 130 may include a CPU (Central Processing Unit), a RAM (Random Access Memory), a ROM (Read Only Memory), an HDD (Hard Disk Drive), a network adapter, and the like. Further, a program for controlling the arithmetic device 130 (hereinafter referred to as a correction program) is installed in the HDD or the like, and each function of the arithmetic device 130 is realized by executing the correction program. Good.
  • a correction program for controlling the arithmetic device 130
  • the present invention relates to a semiconductor substrate exposure method and semiconductor device manufacturing system that exposes and develops a desired resist pattern formed on a semiconductor substrate, and more particularly, a semiconductor substrate exposure method and semiconductor device that prevent resist pattern formation defects. It can be used as a manufacturing system.

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Abstract

　半導体基板の露光方法は、（ａ）半導体基板に所望のレジストパターンを露光・現像する半導体基板の露光方法であって、（ｂ）レジスト塗布処理とプレ・ベーク処理とにおける各設備パラメータから、半導体基板に塗布されたレジスト膜厚を半導体基板毎に算出する第１の工程（Ｓ１０１）と、（ｃ）レジスト膜厚と、露光処理における各露光パラメータとから、露光・現像後のレジストパターンのレジスト寸法を半導体基板毎に予測する第２の工程（Ｓ１０２）と、（ｄ）露光前の半導体基板に対して、レジスト寸法に応じて、露光処理における各露光パラメータを補正する第３の工程（Ｓ１０３，Ｓ１０５）とを含む。

Description

半導体基板の露光方法及び半導体装置製造システム
　本発明は、半導体基板に形成された所望のレジストパターンを露光・現像する半導体基板の露光方法及び半導体装置製造システムに関し、特に、レジストパターンの形成不良を防止する半導体基板の露光方法及び半導体装置製造システムに関するものである。
　近年、半導体装置の微細化が進展している。これに伴い、リソグラフィー工程において、線幅の細い、または孔径の小さいレジストパターンを現像することが行われている。このとき、レジストパターンが所望のレジスト寸法で形成されないと、エッチング後のパターン形状がばらつく。さらに、パターン形状がばらつくと、断線やショート欠陥等が発生し易くなり、半導体製品の特性が著しく低下する原因になる。このため、パターン形状のばらつきを抑えてレジスト寸法の精度を上げることが必要とされている。これに対して、露光対象の半導体基板に対する適正露光量をリアルタイムで算出し、露光対象の半導体基板に対して、算出した適性露光量で露光を行う技術が提案されている（例えば、特許文献１参照。）。
　ここで、適正露光量は、補正露光量に基づいて基準露光量を補正したものであり、基準露光量から補正露光量を差し引いた値である。基準露光量は、過去における同一品目の実露光量の平均値であり、レジスト寸法が設計寸法となるように露光量を調整して露光を行った際の露光量の平均値である。補正露光量は、基準露光量としての露光時間を調整するための補正時間であり、寸法平均値、センタ規格値、露光係数、調整係数、および放置寸法変動量によって特定される補正時間である。
　さらに、寸法平均値は、最近の製造された半導体基板におけるレジスト寸法の実測の平均寸法である。センタ規格値は、半導体基板での目標となるレジスト寸法である。露光係数は、レジスト寸法が１μｍ変動するときの露光量である。調整係数は、レジストの種類、露光装置の種類、特性等の違いにより経験的に得られるレジスト寸法の変動傾向に基づいて設定される値である。放置寸法変動量は、引き置き時間に応じて変動する量であり、引き置き時間を変数とする関数である。引き置き時間は、レジストを塗布した半導体基板をプレ・ベークしてから露光を開始するまでの時間である。
　これによって、引き置き時間のばらつきや変化に対してリアルタイムで対処することができ、引き置き時間のばらつきや変化に起因するレジスト寸法の変動を抑制することができる。結果、レジスト寸法の精度が高い半導体基板を製造することができる。特に、レジストを塗布した直後に露光を行った場合でも、適正露光量によってレジスト寸法の変動が防止されるので、長時間の引き置き時間を確保する必要がなく、短時間での処理が可能になり、処理効率を高めることができる。
特開２００１－３３８８６５号公報
　しかしながら、上記寸法平均値を算出するために、露光・現像された半導体基板に対して、露光・現像によって形成されたレジストパターンのレジスト寸法が寸法測定装置で測定される。また、レジスト寸法の測定に要する時間が長い。このため、ＴＡＴ（Turn Around Time）が長くなる。このことについては、複数の寸法測定装置を使用すれば改善されるが、代わりに、複数の寸法測定装置を必要とするので、設備コストが大きくなる。
　さらに、細線のレジストバターンについては、各半導体基板で、レジスト膜厚や露光処理時のパラメータが異なるので、露光時のフォーカスにばらつきが生じる。特に、複数の塗布ユニットやベークユニットを有するレジスト塗布装置では、各ユニットの間でレジスト膜厚のばらつきが生じる。また、複数の基板ステージを有する露光装置では、各基板ステージでフォーカスのばらつきが生じる。このため、製品ロット単位で補正を行っても、各ユニットの間のばらつきや各基板ステージのばらつきを調整することができない。
　さらに、上記適正露光量には、レジスト膜厚のばらつきや露光処理時のパラメータのばらつきが考慮されていない。このため、露光時のフォーカスのばらつきを適正露光量だけで制御することができない。すなわち、露光時のフォーカスのばらつきが生じると、レジスト寸法のばらつきが生じる。結果、半導体製品の特性が著しく低下する。
　そこで、本発明は、上記問題に鑑みてなされたものであり、ＴＡＴが長くならずに、露光時のフォーカスのばらつきを制御して所望のレジスト寸法を実現することができる半導体基板の露光装置及び半導体基板の露光方法を提供することを目的とする。
　上記目的を達成するために、本発明に係わる半導体基板の露光方法は、下記に示す特徴を備える。
　（ＣＬ１）本発明に係わる半導体基板の露光方法は、（ａ）半導体基板に所望のレジストパターンを露光・現像する半導体基板の露光方法であって、（ｂ）レジスト塗布処理とプレ・ベーク処理とにおける各設備パラメータから、前記半導体基板に塗布されたレジスト膜厚を半導体基板毎に算出する第１の工程と、（ｃ）前記レジスト膜厚と、露光処理における各露光パラメータとから、露光・現像後のレジストパターンのレジスト寸法を半導体基板毎に予測する第２の工程と、（ｄ）露光前の半導体基板に対して、前記レジスト寸法に応じて、露光処理における各露光パラメータを補正する第３の工程とを含む。
　（ＣＬ２）上記（ＣＬ１）に記載の半導体基板の露光方法は、前記第１の工程において、レジスト塗布処理とプレ・ベーク処理とにおける各設備パラメータからなる重回帰式を用いた演算によって前記レジスト膜厚を算出するとしてもよい。
　（ＣＬ３）上記（ＣＬ１）に記載の半導体基板の露光方法は、前記第２の工程において、前記レジスト膜厚と、露光処理における各露光パラメータとからなる重回帰式を用いた演算によって前記レジスト寸法を予測するとしてもよい。
　（ＣＬ４）上記（ＣＬ１）に記載の半導体基板の露光方法は、前記第３の工程において、前記第２の工程で予測したレジスト寸法と所望のレジスト寸法との差を算出し、露光処理における各露光パラメータの中における所定のパラメータとレジスト寸法との相関から予め特定された補正係数で、算出した差を除算することによって、前記所定のパラメータの補正値を算出し、算出した補正値を前記所定のパラメータに反映するとしてもよい。
　なお、本発明は、半導体基板の露光方法として実現されるだけではなく、下記に示す半導体装置製造システムとして実現されるとしてもよい。
　（ＣＬ５）本発明に係わる半導体装置製造システムは、（ａ）半導体基板に所望のレジストパターンを露光・現像するシステムであって、（ｂ）各設備パラメータに基づいて、半導体基板にレジストを塗布してプレ・ベークするレジスト塗布手段と、（ｃ）各露光パラメータに基づいて、レジストが塗布されてプレ・ベークされた半導体基板に対して露光・現像する露光手段と、（ｄ）露光前の半導体基板に対して、前記レジスト塗布手段における各設備パラメータと前記露光手段における各露光パラメータとから露光・現像後のレジストパターンのレジスト寸法を計算し、計算したレジスト寸法に応じて前記露光手段における各露光パラメータを補正する演算手段を備える。
　本発明によれば、半導体基板毎に、露光・現像後のレジスト寸法を予測することできる。このため、抜取り検査では検出できなかったパターン不良基板の発生を防止することができる。さらに、露光・現像後のレジスト寸法の精度が向上し、露光・現像後のレジスト寸法のばらつきを抑制することができる。このため、露光・現像後のレジスト寸法を所望の値に制御することができる。結果、半導体装置の歩留を向上させることができる。
　しかも、寸法測定装置を必要としないため、検査工数を削減することができる。さらに、ＴＡＴを短縮することができ、検査設備投資を削減することができる。結果、半導体装置の製造コストを削減することができる。
図１は、実施形態における半導体装置製造システムの構成を示す図である。 図２は、実施形態における半導体基板の露光方法を示すフローチャートである。 図３は、実施形態におけるレジスト膜厚の実測値と計算値とを示すグラフである。 図４は、実施形態におけるレジスト寸法の実測値と計算値とを示すグラフである。 図５は、実施形態におけるレチクルの傾きとレジスト寸法との相関を示すグラフである。 図６は、実施形態における基板ステージの傾きとレジスト寸法との相関を示すグラフである。
　（実施の形態）
　以下、本発明に係わる実施の形態について説明する。
　図１に示すように、半導体装置製造システム１００は、レジスト塗布装置１１０、露光装置１２０、演算装置１３０を備える。レジスト塗布装置１１０は、塗布ユニット１１１，１１２，１１３、ベークユニット１１４，１１５，１１６、モニタユニット１１７を備える。
　複数の半導体基板１０１が製品ロット単位でレジスト塗布装置１１０にセットされる。レジスト塗布装置１１０にセットされた複数の半導体基板１０１が１枚ずつ塗布ユニット１１１，１１２，１１３のいずれかにセットされる。塗布ユニット１１１，１１２，１１３のいずれかにセットされた半導体基板１０１にレジストが塗布される。レジストが塗布された半導体基板１０１がベークユニット１１４，１１５，１１６のいずれかにセットされる。ベークユニット１１４，１１５，１１６のいずれかにセットされた半導体基板１０１がプレ・ベークされる。プレ・ベークされた半導体基板１０１が製品ロット単位で露光装置１２０に搬送される。露光装置１２０に搬送された複数の半導体基板１０１が１枚ずつ露光される。
　このとき、図２に示すように、演算装置１３０は、モニタユニット１１７を介して、レジスト塗布装置１１０から、レジスト塗布処理時における各塗布ユニットの設備パラメータと、プレ・ベーク処理時における各ベークユニットの設備パラメータとを取得する。取得した各塗布ユニットの設備パラメータと、各ベークユニットの設備パラメータとからレジスト膜厚を算出する（Ｓ１０１）。
　さらに、演算装置１３０は、露光装置１２０から、露光処理前における露光装置１２０の露光パラメータを取得する。算出したレジスト膜厚と、取得した露光パラメータとから、レジスト寸法を予測する（Ｓ１０２）。予測したレジスト寸法（以下、予測寸法と呼称する。）と所望のレジスト寸法（以下、目標寸法と呼称する。）との差が閾値以下であるか否かを判定する（Ｓ１０３）。判定した結果、閾値以下である場合は（Ｓ１０３：Ｙｅｓ）、露光パラメータを補正せずに、露光処理を実行させる（Ｓ１０４）。一方、閾値以下でない場合は（Ｓ１０３：Ｎｏ）、露光パラメータを補正し（Ｓ１０５）、補正した露光パラメータで露光処理を実行させる（Ｓ１０６）。
　実際に、図３に示すように、レジスト膜厚の測定値と計算値とが非常に近いことから、各設備パラメータからレジスト膜厚を算出する処理が有効である。図４に示すように、レジスト寸法の測定値と計算値とが非常に近いことから、算出したレジスト膜厚と、各露光パラメータとからレジスト寸法を予測する処理が有効である。
　具体的には、図３に示すように、演算装置１３０は、レジスト塗布処理とプレ・ベーク処理が施された全半導体基板に対して、半導体基板毎に、レジスト膜厚を算出する。このとき、下記の数式（１）に示すように、各パラメータＰｃに各係数Ａを乗じた重回帰式で、レジスト膜厚Ｔｒを算出する。
　（１）Ｔｒ＝ΣＡ［ｉ］×Ｐｃ［ｉ］
　ここで、添え字ｉは、各パラメータＰｃに割り当てられた識別番号である。各係数Ａは、各パラメータＰｃに対して個別に設定された係数である。各パラメータＰｃは、レジスト塗布処理を行った塗布ユニットと、プレ・ベーク処理を行ったベークユニットとの各設備パラメータである。
　さらに、各係数Ａとしては、経験的に知られている係数、計算して得られた係数、測定して得られた係数などである。各パラメータＰｃとしては、次のものが挙げられる。各塗布ユニットについては、（ａ）ユニット内の温度、（ｂ）ユニット内の湿度、（ｃ）ユニット内の風量、（ｄ）排気圧力または排気風量、（ｅ）レジストの温度、（ｆ）レジストの温調に使用する温調水の温度、（ｇ）吐出指示を受けてから実際にレジストが吐出されるまでの時間（以下、遅延時間と呼称する。）、（ｈ）吐出開始から終了するまでの時間（以下、吐出時間と呼称する。）、（ｉ）レジストポンプ圧力などである。各ベークユニットについては、（ｊ）ベークプレート温度、（ｋ）排気圧、（ｌ）チャンバー制御温度などである。ここで、遅延時間と吐出時間とは、レジストノズル先端からレジストの吐出状態を監視するために備えた遮光センサーの電圧波形から求められる。
　例えば、半導体基板１０１に対して、塗布ユニット１１１でレジスト塗布処理が施された後、ベークユニット１１５でプレ・ベーク処理が施されたとする。この場合においては、塗布ユニット１１１とベークユニット１１５との各設備パラメータを使用して、半導体基板１０１のレジスト膜厚を算出する。
　なお、算出したレジスト膜厚が閾値以下である場合、すなわち、規格内である場合には、露光装置１２０に露光処理を行わせる。一方、算出したレジスト膜厚が閾値以下でない場合、すなわち、規格外である場合には、レジスト塗布ユニットまたはベークユニットが異常である可能性が高いので、レジスト塗布装置１１０及び露光装置１２０を停止するとしてもよい。
　次に、図４に示すように、演算装置１３０は、露光前の半導体基板に対して、半導体基板毎に、露光・現像後のレジスト寸法を予測する。このとき、下記の数式（２）に示すように、各パラメータＰｅに各係数Ｂを乗じた重回帰式で、予想寸法Ｌｐを算出する。
　（２）Ｌｐ＝ΣＢ［ｊ］×Ｐｅ［ｊ］
　ここで、添え字ｊは、各パラメータＰｅに割り当てられた識別番号である。各係数Ｂは、各パラメータＰｅに対して個別に設定された係数である。各パラメータＰｅは、算出したレジスト膜厚と、取得した露光処理前における露光装置１２０の各露光パラメータとである。
　さらに、各係数Ｂとしては、経験的に知られている係数、計算して得られた係数、測定して得られた係数などである。各パラメータＰｅとしては、（ａ）算出したレジスト膜厚、（ｂ）レチクルの傾き、（ｃ）レチクルの高さ、（ｄ）基板ステージの傾き、（ｅ）基板ステージの高さ、（ｆ）露光量などである。ここで、露光装置１２０におけるレチクルと半導体基板との相対的な位置が、レチクルの傾き・高さと、基板ステージの傾き・高さとで特定される。
　次に、演算装置１３０は、予測寸法と目標寸法との差が閾値以下であるか否かを判定する。判定した結果、閾値以下である場合には、露光パラメータを補正せずに、露光装置１２０に露光処理を行わせる。一方、閾値以下でない場合には、予め演算装置１３０に設定された計算式で露光パラメータの補正値を算出する。このとき、下記の数式（３）に示すように、レチクルの傾き・高さと基板ステージの傾き・高さとの各露光パラメータＰｅと予想寸法Ｌｐとから各補正係数Ｃｅを算出する。
　（３）Ｃｅ［ｋ］＝（Ｌｐ－Ｃ［ｋ］）／Ｐｅ［ｋ］
　ここで、添え字ｋは、レチクルの傾き・高さと基板ステージの傾き・高さとの各露光パラメータＰｅに割り当てられた識別番号である。各係数Ｃは、各露光パラメータＰｅに対して個別に設定された定数である。
　また、図５に示すように、レチクルの傾きとレジスト寸法（予想寸法）との相間を示すグラフにおいて、実線の傾き（レチクルＡ：Ｒ＝０．４９、レチクルＢ：Ｒ＝０．４２）が補正係数Ｃｅである。同様に、図６に示すように、基板ステージの傾きとレジスト寸法との相間を示すグラフにおいて、実線の傾き（Ｒ＝０．５８）が補正係数Ｃｅである。
　次に、下記の数式（４）に示すように、目標寸法Ｌｔと予想寸法Ｌｐとの差を、算出した各補正係数Ｃｅで除算することで、各補正値Ｃｐを算出する。算出した各補正値Ｃｐを各露光パラメータＰｅに加算する。加算して得られた結果で露光装置１２０に露光処理を行わせる。これによって、レチクルと基板ステージとの相対的な位置が調整される。
　（４）Ｃｐ［ｋ］＝（Ｌｔ－Ｌｐ）／Ｃｅ［ｋ］
　このとき、演算装置１３０は、算出した各補正値Ｃｐが閾値以下であるか否かを判定する。判定した結果、算出した各補正値Ｃｐが閾値以下である場合は、各露光パラメータＰｅを補正しない。結果、露光装置１２０は、元の露光パラメータＰｅで露光処理を行う。一方、演算装置１３０は、算出した補正値Ｃｐが閾値以下でない場合は、各露光パラメータＰｅを補正する。補正後の各露光パラメータＰｅを使用して、上記の数式（２）に示す予測寸法Ｌｐを再算出する処理から繰り返し行うことによって、各露光パラメータＰｅの最適値を算出する。結果、露光装置１２０は、補正後の各露光パラメータで露光処理を行う。
　具体的には、演算装置１３０は、レチクルの傾きＰｅ［１］とレジスト寸法との相間から、補正係数Ｃｅ［１］を算出する。目標寸法Ｌｔと予想寸法Ｌｐとの差を、算出した補正係数Ｃｅ［１］で除算することで、補正値Ｃｐ［１］を算出する。算出した補正値Ｃｐ［１］が閾値以下であるか否かを判定する。判定した結果、算出した補正値Ｃｐ［１］が閾値以下である場合は、レチクルの傾きＰｅ［１］を補正しない。結果、露光装置１２０は、元のレチクルの傾きＰｅ［１］で露光処理を行う。一方、演算装置１３０は、算出した補正値Ｃｐ［１］が閾値以下でない場合は、レチクルの傾きＰｅ［１］を補正する。補正後のレチクルの傾きＰｅ［１］＝Ｐｅ［１］＋Ｃｐ［１］を使用して、予測寸法Ｌｐを算出する処理から繰り返し行うことによって、レチクルの傾きＰｅ［１］の最適値を算出する。そして、補正後のレチクルの傾きＰｅ［１］を露光装置１２０に設定する。結果、露光装置１２０は、補正後のレチクルの傾きＰｅ［１］で露光処理を行う。
　また、演算装置１３０は、レチクルの高さＰｅ［２］とレジスト寸法との相間から、補正係数Ｃｅ［２］を算出する。目標寸法Ｌｔと予想寸法Ｌｐとの差を、算出した補正係数Ｃｅ［２］で除算することで、補正値Ｃｐ［２］を算出する。算出した補正値Ｃｐ［２］が閾値以下であるか否かを判定する。判定した結果、算出した補正値Ｃｐ［２］が閾値以下である場合は、レチクルの高さＰｅ［２］を補正しない。結果、露光装置１２０は、元のレチクルの高さＰｅ［２］で露光処理を行う。一方、演算装置１３０は、算出した補正値Ｃｐ［２］が閾値以下でない場合は、レチクルの高さＰｅ［２］を補正する。補正後のレチクルの高さＰｅ［２］＝Ｐｅ［２］＋Ｃｐ［２］を使用して、予測寸法Ｌｐを算出する処理から繰り返し行うことによって、レチクルの高さＰｅ［２］の最適値を算出する。そして、補正後のレチクルの高さＰｅ［２］を露光装置１２０に設定する。結果、露光装置１２０は、補正後のレチクルの高さＰｅ［２］で露光処理を行う。
　また、演算装置１３０は、基板ステージの傾きＰｅ［３］とレジスト寸法との相間から、補正係数Ｃｅ［３］を算出する。目標寸法Ｌｔと予想寸法Ｌｐとの差を、算出した補正係数Ｃｅ［３］で除算することで、補正値Ｃｐ［３］を算出する。算出した補正値Ｃｐ［３］が閾値以下であるか否かを判定する。判定した結果、算出した補正値Ｃｐ［３］が閾値以下である場合は、基板ステージの傾きＰｅ［３］を補正しない。結果、露光装置１２０は、元の基板ステージの傾きＰｅ［３］で露光処理を行う。一方、演算装置１３０は、算出した補正値Ｃｐ［３］が閾値以下でない場合は、基板ステージの傾きＰｅ［３］を補正する。補正後の基板ステージの傾きＰｅ［３］＝Ｐｅ［３］＋Ｃｐ［３］を使用して、予測寸法Ｌｐを算出する処理から繰り返し行うことによって、基板ステージの傾きＰｅ［３］の最適値を算出する。そして、補正後の基板ステージの傾きＰｅ［３］を露光装置１２０に設定する。結果、露光装置１２０は、補正後の基板ステージの傾きＰｅ［３］で露光処理を行う。
　また、演算装置１３０は、基板ステージの高さＰｅ［４］とレジスト寸法との相間から、補正係数Ｃｅ［４］を算出する。目標寸法Ｌｔと予想寸法Ｌｐとの差を、算出した補正係数Ｃｅ［４］で除算することで、補正値Ｃｐ［４］を算出する。算出した補正値Ｃｐ［４］が閾値以下であるか否かを判定する。判定した結果、算出した補正値Ｃｐ［４］が閾値以下である場合は、基板ステージの高さＰｅ［４］を補正しない。結果、露光装置１２０は、元の基板ステージの高さＰｅ［４］で露光処理を行う。一方、演算装置１３０は、算出した補正値Ｃｐ［４］が閾値以下でない場合は、基板ステージの高さＰｅ［４］を補正する。補正後の基板ステージの高さＰｅ［４］＝Ｐｅ［４］＋Ｃｐ［４］を使用して、予測寸法Ｌｐを算出する処理から繰り返し行うことによって、基板ステージの高さＰｅ［４］の最適値を算出する。そして、補正後の基板ステージの高さＰｅ［４］を露光装置１２０に設定する。結果、露光装置１２０は、補正後の基板ステージの高さＰｅ［４］で露光処理を行う。
　なお、レチクルの傾き・高さと基板ステージの傾き・高さとを同時に補正して、目標寸法Ｌｔと予想寸法Ｌｐとの差が閾値以下にならない場合は、いずれか１つを補正するか、または、レチクルの傾きと基板ステージの傾きとを補正するか、または、レチクルの高さと基板ステージの高さとを補正する。
　なお、レチクルの傾き・高さと基板ステージの傾き・高さとの各露光パラメータのいずれかに対して補正値Ｃｐを算出した後に、算出した補正値Ｃｐ、既に算出したレジスト膜厚Ｔｒ、各露光パラメータＰｅを使用して、予測寸法Ｌｐを再算出する。さらに、他の露光パラメータについて算出した補正値Ｃｐが、予め演算装置１３０に設定された閾値以下でない場合には、その露光パラメータについて補正値Ｃｐを再算出し、予測寸法Ｌｐを再算出する。これを繰り返すことにより、各露光パラメータの最適値を算出して、最終的に露光処理が行われるとしてもよい。
　なお、上記の方法で算出した補正後の各露光パラメータが露光装置１２０の補正可能範囲から外れた場合、または再算出した予想寸法Ｌｐが、閾値以下でない場合においては、露光装置１２０が異常であることが考えられるので、露光装置１２０を停止するとしてもよい。
　以上、本実施の形態によれば、演算装置１３０で、半導体基板毎に、レジスト塗布装置１１０の各設備パラメータと露光装置１２０の各露光パラメータとから露光・現像後のレジスト寸法が事前に予測され、予測されたレジスト寸法に応じて露光装置１２０の各露光パラメータが補正される。このとき、半導体基板に塗布されたレジスト膜厚の異常と、露光処理後のレジスト寸法の異常とがリアルタイムで検出される。
　これによって、レジスト寸法の不良が後の拡散工程へ流出することを防止することができるだけでなく、製造設備のばらつきに起因して発生するレジスト膜厚や露光パラメータのばらつきを低減することができる。結果、露光・現像後のレジスト寸法のばらつきを抑制することができる。
　すなわち、露光・現像後のレジスト寸法のばらつきを抑制することができることから、ドライエッチング後のレジスト寸法のばらつきも抑制され、所望のレジスト寸法を実現することができる。結果、半導体装置の歩留や信頼性を向上することができる。
　なお、演算装置１３０は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）、ネットワークアダプタなどを備えるとしてもよい。さらに、ＨＤＤなどに、演算装置１３０を制御するプログラム（以下、補正プログラムと呼称する。）がインストールされており、補正プログラムが実行されることによって、演算装置１３０の各機能が実現されるとしてもよい。
　本発明は、半導体基板に形成された所望のレジストパターンを露光・現像する半導体基板の露光方法及び半導体装置製造システムなどとして、特に、レジストパターンの形成不良を防止する半導体基板の露光方法及び半導体装置製造システムなどとして利用することができる。

Claims (5)

  1. 　半導体基板に所望のレジストパターンを露光・現像する半導体基板の露光方法であって、
    　レジスト塗布処理とプレ・ベーク処理とにおける各設備パラメータから、前記半導体基板に塗布されたレジスト膜厚を半導体基板毎に算出する第１の工程と、
    　前記レジスト膜厚と、露光処理における各露光パラメータとから、露光・現像後のレジストパターンのレジスト寸法を半導体基板毎に予測する第２の工程と、
    　露光前の半導体基板に対して、前記レジスト寸法に応じて、露光処理における各露光パラメータを補正する第３の工程とを含む
    　ことを特徴とする半導体基板の露光方法。
  2. 　前記第１の工程において、レジスト塗布処理とプレ・ベーク処理とにおける各設備パラメータからなる重回帰式を用いた演算によって前記レジスト膜厚を算出する
    　ことを特徴とする請求項１に記載の半導体基板の露光方法。
  3. 　前記第２の工程において、前記レジスト膜厚と、露光処理における各露光パラメータとからなる重回帰式を用いた演算によって前記レジスト寸法を予測する
    　ことを特徴とする請求項１に記載の半導体基板の露光方法。
  4. 　前記第３の工程において、前記第２の工程で予測したレジスト寸法と所望のレジスト寸法との差を算出し、露光処理における各露光パラメータの中における所定のパラメータとレジスト寸法との相関から予め特定された補正係数で、算出した差を除算することによって、前記所定のパラメータの補正値を算出し、算出した補正値を前記所定のパラメータに反映する
    　ことを特徴とする請求項１に記載の半導体基板の露光方法。
  5. 　半導体基板に所望のレジストパターンを露光・現像するシステムであって、
    　各設備パラメータに基づいて、半導体基板にレジストを塗布してプレ・ベークするレジスト塗布手段と、
    　各露光パラメータに基づいて、レジストが塗布されてプレ・ベークされた半導体基板に対して露光・現像する露光手段と、
    　露光前の半導体基板に対して、前記レジスト塗布手段における各設備パラメータと前記露光手段における各露光パラメータとから露光・現像後のレジストパターンのレジスト寸法を計算し、計算したレジスト寸法に応じて前記露光手段における各露光パラメータを補正する演算手段を備える
    　ことを特徴とする半導体装置製造システム。
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