WO2010053134A1 - 加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機 - Google Patents

加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機 Download PDF

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泰彦 福岡
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    • H03F2203/21142—Output signals of a plurality of power amplifiers are parallel combined to a common output

Definitions

  • the present invention relates to an adder and a power combiner, a quadrature modulator, a quadrature demodulator, a power amplifier, a transmitter, and a wireless communication device using the adder.
  • the adder 800 as described above When the adder 800 as described above is used to obtain an addition signal of a plurality of high frequency signals, the gain of the adder 800 needs to be set high, and thus the feedback resistor Rf needs to be set large.
  • the maximum operating frequency is determined by the product of the feedback resistor Rf and the parasitic capacitance of the transistor used in the operational amplifier 802. Therefore, if the feedback resistor Rf is set large, the maximum operating frequency is lowered. turn into. For this reason, the adder 800 as described above cannot obtain an addition signal of a plurality of high-frequency signals of, for example, 1 GHz or more.
  • a third impedance circuit connected to a circuit whose other end is set so that a substantially constant current flows, and a common output point of the plurality of first impedance circuits is the transistor circuit
  • the output terminal is connected directly or indirectly to the first connection point on the line between the source terminal and the one end of the third impedance circuit.
  • the impedance viewed from the input terminal side is set so that the high-frequency current flowing from the common output point of the plurality of first impedance circuits to the input terminal side becomes substantially zero, from the first connection point.
  • the impedance viewed from the input terminal side is set so that the high-frequency current flowing from the first connection point to the input terminal side becomes substantially zero, and is set so that the substantially constant current flows from the first connection point.
  • the impedance viewed from the circuit side is such that the high-frequency current flowing from the first connection point to the circuit side set so that the substantially constant current flows is substantially zero. It is set to so that the impedance viewed the power supply side from the second connection point is characterized in that high-frequency current flowing from the second connection point to the power source side is set to be substantially zero.
  • the power combiner includes two power amplifiers that amplify and output an input signal, and the adder that adds and outputs the input output signals of the two power amplifiers. It is characterized by.
  • the quadrature modulator receives cos (( ⁇ c + ⁇ s) when the I signal is input when the angular frequency of the carrier wave is ⁇ c and the angular frequency of the modulation signal that changes based on the magnitude of the I signal is ⁇ s. ) * T), a first voltage controlled oscillator that outputs a first output signal represented by * t), and a second output signal represented by cos (( ⁇ c ⁇ s) * t) when the I signal is input.
  • the wireless communication device is characterized in that an antenna is connected to the transmission circuit via the power amplifier described above, and a reception circuit is connected to the antenna.
  • the adder According to the adder according to the present invention, it is possible to obtain an addition signal of a plurality of high frequency signals.
  • FIG. 1 is a block diagram schematically showing an example of an adder according to the first embodiment of the present invention
  • FIG. 2 is a circuit diagram schematically showing an example of the adder according to the first embodiment.
  • the adder 100 according to the first embodiment includes a plurality of first impedance circuits 110a and 110b, a second impedance circuit 120, a transistor circuit 130, a third impedance circuit 140, a current mirror.
  • a circuit 150 and a load circuit 160 are included.
  • One ends of the first impedance circuits 110a and 110b are directly or indirectly connected to the input terminals 102a and 102b, respectively. That is, one end of the first impedance circuit 110a is connected to the input terminal 102a, and the input signal Sa (voltage Va) that is a high-frequency signal is input to the first impedance circuit 110a. Similarly, one end of the first impedance circuit 110b is connected to the input terminal 102b, and an input signal Sb (voltage Vb) that is a high-frequency signal is input to the first impedance circuit 110b.
  • the other ends of the first impedance circuits 110a and 110b are directly or indirectly connected to each other as a common output, and the first impedance circuits 110a and 110b are connected in parallel.
  • a current Ia (high frequency current) corresponding to the input signal Sa (voltage Va) flows through the first impedance circuit 110a
  • a current Ib (high frequency current) corresponding to the input signal Sb (voltage Vb) flows through the first impedance circuit 110b.
  • a current Iab high-frequency current obtained by combining the current Ia and the current Ib is output.
  • the first impedance circuits 110a and 110b include, for example, a buffer amplifier 112 (see FIG. 2).
  • the buffer amplifier 112 has a large output impedance so that the input signals Sa and Sb are not reflected on the input side of the buffer amplifier 112.
  • the input side of the buffer amplifier 112 is connected to the input terminal 102a or 102b via a resistor R1 and a capacitor C1.
  • the output side of the buffer amplifier 112 is connected to the matching circuit 114a or 114b via the capacitors C2 and C3.
  • Capacitors C1, C2, and C3 are provided to remove a DC component.
  • the output sides of the matching circuits 114a and 114b are connected to each other. That is, the other ends of the buffer amplifier 112 are connected to each other via the matching circuits 114a and 114b.
  • the common output point P3 of the first impedance circuits 110a and 110b is directly or indirectly connected to the first connection point P1 on the line between the transistor circuit 130 and the third impedance circuit 140. That is, the common output point P3 of the first impedance circuits 110a and 110b is directly or indirectly connected to both the transistor circuit 130 and the third impedance circuit 140.
  • the common output point P3 of the first impedance circuits 110a and 110b is connected to the first connection point P1 via the capacitor C4. That is, the common output point P3 of the first impedance circuits 110a and 110b is connected to both the transistor circuit 130 and the third impedance circuit 140 via the capacitor C4.
  • the capacitor C4 is provided to remove a direct current component.
  • the common output point P3 of the first impedance circuits 110a and 110b and the first connection point P1 may be directly connected.
  • the common output point P3 of the first impedance circuits 110a and 110b and the first connection point P1 may be the same point.
  • the impedance Zs when the input terminals 102a and 102b are viewed from the first connection point P1 is set very high compared to the impedance when the input terminals 102a and 102b are viewed from the first connection point P1. More specifically, the impedance Zs is set so that the high-frequency current Is flowing from the first connection point P1 to the input terminals 102a and 102b is much smaller than the current Iab. In other words, the impedance Zs is set so that the high-frequency current Is is substantially zero. For example, the impedance Zs is adjusted by adjusting the line length from the buffer amplifier 112 to the first connection point P1 and the matching circuits 114a and 114b.
  • the power supply voltage Vdd is applied to one end of the second impedance circuit 120, and the other end is directly or indirectly connected to both the output terminal 104 and the transistor circuit 130.
  • the second impedance circuit 120 includes, for example, an inductor L1 (see FIG. 2).
  • the output terminal 104 is directly or indirectly connected to the second connection point P2 on the line between the second impedance circuit 120 and the transistor circuit 130. In the example shown in FIG. 2, the output terminal 104 is connected to the second connection point P2 via the capacitor C5.
  • the impedance Zm viewed from the power supply side from the second connection point P2 is set very high. More specifically, the impedance Zm is set so that the high-frequency current Im flowing from the second connection point P2 to the power supply side is much smaller than the current Iab. In other words, the impedance Zm is set so that the high-frequency current Im becomes substantially zero.
  • the load circuit 160 includes, for example, a resistor R2 (see FIG. 2).
  • the transistor circuit 130 includes a transistor 132.
  • the drain terminal of the transistor 132 is directly or indirectly connected to both the second impedance circuit 120 and the output terminal 104 (load circuit 160), and the source terminal is the common output point P3 and the third impedance of the first impedance circuits 110a and 110b. Connected directly or indirectly to both circuits 140.
  • the gate voltage Vgg is applied to the gate terminal of the transistor 132 via the inductor L3.
  • the gate width of the transistor 132 is set large so that the impedance Zd viewed from the first connection point P1 on the load circuit 160 side becomes very small. That is, the impedance Zd is set to be substantially zero, and the high frequency current Id easily flows from the first connection point P1 to the load circuit 160 side.
  • the third impedance circuit 140 includes, for example, an inductor L2 (see FIG. 2).
  • the current mirror circuit 150 is a general current mirror circuit including transistors 152 and 154 and a constant current source 156 (see FIG. 2).
  • the current mirror circuit 150 is set so that a substantially constant DC current flows.
  • the impedance Zc when the current mirror circuit 150 is viewed from the first connection point P1 is set to be very high compared to the impedance when the current mirror circuit 150 is viewed from the first connection point P1. More specifically, the impedance Zc is set so that the high-frequency current Ic flowing from the first connection point P1 to the current mirror circuit 150 side is much smaller than the current Iab. In other words, the impedance Zc is set so that the high-frequency current Ic is substantially zero. If the high-frequency current Ic is substantially zero, the above-described high-frequency current Id is substantially equal to the current Iab. In addition, when a substantially constant DC current flows through the current mirror circuit 150, the potential at the first connection point P1 is kept substantially constant.
  • the high-frequency currents Ig, Ih, Is, Ic, Im are so small as to be smaller than the current Iab (in other words, the high-frequency currents Ig, Ih, Is, Ic, Im are suppressed. Since the impedances Zg, Zh, Zs, Zc, and Zm are set so as to be substantially zero), the error of the output signal Sab is suppressed to an allowable error or less. That is, in the adder 100, the impedances Zg, Zh, Zs, Zc, and Zm are set so that the error of the output signal Sab is less than the allowable error.
  • the high-frequency currents Ig, Ih, Is, Ic, and Im become substantially zero” includes a state in which the high-frequency currents Ig, Ih, Is, Ic, and Im do not flow at all and becomes completely zero. Such a state is also included. That is, the high-frequency currents Ig, Ih, Is, Ic, Im are in a small amount compared to the current Iab to such an extent that errors in the output signal Sab caused by the flow of the high-frequency currents Ig, Ih, Is, Ic, Im can be ignored. Including. In other words, it includes a state in which the high-frequency currents Ig, Ih, Is, Ic, and Im are very small compared to the current Iab so that the error of the output signal Sab does not become larger than the allowable error.
  • the impedance Zc when the current mirror circuit 150 side is viewed from the first connection point P1 is set very high, and the high-frequency current Ic flowing from the first connection point P1 to the current mirror circuit 150 side is the current Iab.
  • the inductor L2 may be replaced with another element as long as it can be set so as to be a minute amount compared to (in other words, the high-frequency current Ic is substantially zero).
  • the inductor L2 may be replaced with a transistor.
  • the transistor circuit 130 is connected to the drain terminal of the transistor, and the current mirror circuit 150 is connected to the source terminal. The transistor is set so that a substantially constant current flows.
  • a voltage Vab corresponding to the current Iab may be output from the output terminal 104 as an output signal Sab by connecting an inductor instead of connecting the resistor R2 to the output terminal 104.
  • a current signal (output signal Sabi) corresponding to a signal obtained by vector addition of a plurality of high-frequency signals and (2) a plurality of Both a voltage signal corresponding to a signal obtained by vector addition of a high-frequency signal and a voltage signal (output signal Sabv) having a phase difference of about ⁇ / 2 from the current signal (output signal Sabi).
  • the input terminal 402b is commonly connected to the voltage controlled oscillators 406c and 406d, and the Q signal is input to the voltage controlled oscillators 406c and 406d.
  • a signal represented by cos (( ⁇ c + ⁇ s) * t) is output from the voltage controlled oscillator 406c
  • a signal represented by, for example, cos (( ⁇ c ⁇ s) * t) is output from the voltage controlled oscillator 406d.
  • ⁇ c is the angular frequency of the carrier wave.
  • ⁇ s is the angular frequency of the modulation signal, and the value of ⁇ s changes based on the magnitude of the Q signal.
  • the output signals of the voltage controlled oscillators 406c and 406d are input to the adder 100b, and a signal obtained by vector addition of these signals is output from the adder 100b.
  • the signal output from the adder 100b is input to the phase shifter 408, and the phase is advanced by ⁇ / 2.
  • the signal Qrf output from the phase shifter 408 is input to the adder 100c.
  • the signal Irf and the signal Qrf are vector-added, and a signal obtained by vector-adding the signal Irf and the signal Qrf is output from the output terminal 404 as the output signal So.
  • the adder 100 according to the first embodiment can be used for a power amplifier.
  • a power amplifier that performs power amplification by vector addition of a plurality of high-frequency signals can be realized.
  • FIG. 8 is a block diagram schematically illustrating an example in which a power amplifier is configured using the adder 100 according to the first embodiment.
  • FIG. 9 is a circuit diagram schematically illustrating an example in which a power amplifier is configured using the adder 100 according to the first embodiment.
  • the adders 100d, 100e, and 100f are the adders 100 according to the first embodiment.
  • a power amplifier 500 includes a constant envelope signal generation circuit 510, amplifiers 506a and 506b, and an adder 100d.
  • An input signal Si having an envelope variation is input from the input terminal 502 to the power amplifier 500.
  • the constant envelope signal generation circuit 510 converts the input signal Si into constant envelope signals Sf1 and Sf2 having the same amplitude and different phases.
  • the amplifier 506a amplifies the constant envelope signal Sf1
  • the amplifier 506b amplifies the constant envelope signal Sf2.
  • the adder 100d performs vector addition on the amplified signal Sk1 output from the amplifier 506a and the amplified signal Sk2 output from the amplifier 506b, thereby outputting an output signal So having an amplified envelope variation.
  • the output signal So is output from the output terminal 504.
  • the constant envelope signal generation circuit 510 includes a power distributor 512, a conversion signal generation circuit 520, and adders 100e and 100f.
  • the power distributor 512 causes the basic signals Sc1 and Sc2 having the same amplitude and the predetermined phase relationship with the input signal Si to have a constant phase relationship with the basic signals Sc1 and Sc2.
  • the conversion basic signal Sd is generated from the input signal Si.
  • the input signal Si is distributed to basic signals Sc1 and Sc2 having the same amplitude and phase. Then, as shown in FIG. 10, the constant envelope signal Sf1 is generated by vector addition of the basic signal Sc1 and the converted signal Se1 whose phase is advanced by ⁇ / 2 from the basic signal Sc1. Further, the constant envelope signal Sf2 is generated by vector addition of the basic signal Sc2 and the conversion signal Se2 whose phase is delayed by ⁇ / 2 from the basic signal Sc2.
  • the amplitude detection signal generation circuit 550 generates an amplitude detection signal Sg having a DC voltage ⁇ that is proportional to the amplitude of the constant envelope signals Sf1 and Sf2.
  • the constant envelope signal Sf1 output from the adder 100e is input to the amplifier 506a.
  • a part of the constant envelope signal Sf1 is branched and further divided into two before being input to the mixer 552a.
  • a signal having a DC voltage component proportional to the amplitude of the constant envelope signal Sf 1 is output from the mixer 552 a and input to the adder 554.
  • a switch circuit 708 for switching between transmission and reception is inserted between the antenna 702 and the transmission circuit 704 and the reception circuit 706.
  • the power amplifier 500 with low power consumption and high power addition efficiency amplifies a transmission signal having envelope fluctuations.
  • a communication device can be obtained.
  • various circuits can be configured using the adder 100 according to the first embodiment and the adder 200 according to the second embodiment.

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Abstract

　複数の高周波信号の加算信号を得ることができるようになる加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機を提供する。複数の第１インピーダンス回路（１１０ａ，１１０ｂ）の共通出力点（Ｐ３）からそれぞれの入力端子（１０２ａ，１０２ｂ）側をみたインピーダンス（Ｚｇ，Ｚｈ）は高周波電流（Ｉｇ，Ｉｈ）が略零となるように設定される。第１接続点（Ｐ１）から入力端子（１０２ａ，１０２ｂ）側をみたインピーダンス（Ｚｓ）は高周波電流（Ｉｓ）が略零となるように設定される。第１接続点（Ｐ１）から回路（１５０）側をみたインピーダンス（Ｚｃ）は高周波電流（Ｉｃ）が略零となるように設定される。第２接続点（Ｐ２）から電源側をみたインピーダンス（Ｚｍ）は高周波電流（Ｉｍ）が略零となるように設定される。

Description

加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機
　本発明は加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機に関する。
　複数の信号の加算信号を得るために加算器が用いられる。図１４は従来の加算器の一例を模式的に示す回路図である。図１４に示す加算器８００ではオペアンプ８０２が仮想接地されており、点Ａの電位は０Ｖであるため、入力電圧Ｖ１，Ｖ２が入力されると、下記の式（１）に示すような電流Ｉ１が抵抗Ｒａに流れ、下記の式（２）に示すような電流Ｉ２が抵抗Ｒｂに流れる。また、オペアンプ８０２の入力インピーダンスは非常に高く、オペアンプ８０２には電流が流れないため、下記の式（３）に示すような、電流Ｉ１と電流Ｉ２とが足し合わされた電流Ｉｆが帰還抵抗Ｒｆに流れる。この場合、帰還抵抗Ｒｆと電流Ｉｆと加算器８００の出力電圧Ｖｏとの関係は下記の式（４）のようになる。そして、下記の式（１）～（３）により、出力電圧Ｖｏは下記の式（５）のようになる。例えば、抵抗Ｒａ，Ｒｂと帰還抵抗Ｒｆとが同じ値の抵抗である場合の出力電圧Ｖｏは下記の式（６）のようになる。
　Ｉ１＝Ｖ１／Ｒａ　・・・　（１）
　Ｉ２＝Ｖ２／Ｒｂ　・・・　（２）
　Ｉｆ＝Ｉ１＋Ｉ２　・・・　（３）
　Ｖｏ＝－Ｒｆ＊Ｉｆ　・・・　（４）
　Ｖｏ＝－Ｒｆ＊（（Ｖ１／Ｒａ）＋（Ｖ２／Ｒｂ））　・・・　（５）
　Ｖｏ＝－（Ｖ１＋Ｖ２）　・・・　（６）
　複数の高周波信号の加算信号を得るために上記のような加算器８００を用いるような場合、加算器８００の利得を高く設定する必要があるため、帰還抵抗Ｒｆを大きく設定する必要がある。しかしながら、上記のような加算器８００では、帰還抵抗Ｒｆと、オペアンプ８０２に使用されるトランジスタの寄生容量と、の積によって最大動作周波数が決まるため、帰還抵抗Ｒｆを大きく設定すると最大動作周波数が低くなってしまう。このため、上記のような加算器８００では、例えば１ＧＨｚ以上の複数の高周波信号の加算信号を得ることができなかった。
　本発明は上記課題に鑑みてなされたものであって、その目的は、複数の高周波信号の加算信号を得ることができるようになる加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機を提供することになる。
　上記課題を解決するために、本発明に係る加算器は、複数の入力端子と、出力端子と、一方端がそれぞれ前記入力端子に接続され、他方端が共通出力とされた複数の並列接続された第１インピーダンス回路と、一方端が電源に接続された第２インピーダンス回路と、ドレイン端子が前記第２インピーダンス回路の他方端に接続されたトランジスタ回路と、一方端が前記トランジスタ回路のソース端子に接続され、他方端が、略一定の電流が流れるように設定された回路に接続された第３インピーダンス回路と、を含み、前記複数の第１インピーダンス回路の共通出力点は、前記トランジスタ回路の前記ソース端子と、前記第３インピーダンス回路の前記一方端と、の間の線路上の第１接続点と直接又は間接に接続され、前記出力端子は、前記第２インピーダンス回路の前記他方端と、前記トランジスタ回路の前記ドレイン端子と、の間の線路上の第２接続点と直接又は間接に接続され、前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側をみたインピーダンスは、前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側に流れる高周波電流が略零となるように設定され、前記第１接続点から前記入力端子側をみたインピーダンスは、前記第１接続点から前記入力端子側に流れる高周波電流が略零となるように設定され、前記第１接続点から前記略一定の電流が流れるように設定された回路側をみたインピーダンスは、前記第１接続点から前記略一定の電流が流れるように設定された回路側に流れる高周波電流が略零となるように設定され、前記第２接続点から前記電源側をみたインピーダンスは、前記第２接続点から前記電源側に流れる高周波電流が略零となるように設定されていることを特徴とする。
　また、本発明に係る加算器は、複数の入力端子と、出力端子と、一方端がそれぞれ前記入力端子に接続され、他方端が共通出力とされた複数の並列接続された第１インピーダンス回路と、一方端が電源に接続された第２インピーダンス回路と、ドレイン端子が前記第２インピーダンス回路の他方端に接続されたトランジスタ回路と、一方端が前記トランジスタ回路のソース端子に接続され、他方端が、略一定の電流が流れるように設定された回路に接続された第３インピーダンス回路と、を含み、前記複数の第１インピーダンス回路の共通出力点は、前記トランジスタ回路の前記ソース端子と、前記第３インピーダンス回路の前記一方端と、の間の線路上の第１接続点と直接又は間接に接続され、前記出力端子は、前記第２インピーダンス回路の前記他方端と、前記トランジスタ回路の前記ドレイン端子と、の間の線路上の第２接続点と直接又は間接に接続され、前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側をみたインピーダンス、前記第１接続点から前記入力端子側をみたインピーダンス、前記第１接続点から前記略一定の電流が流れるように設定された回路側をみたインピーダンス、及び、前記第２接続点から前記電源側をみたインピーダンスは、前記出力端子から出力される出力信号の誤差が許容誤差以下となるように設定されていることを特徴とする。
　また本発明の一態様では、第１出力端子と第２出力端子とを含み、前記第１出力端子は前記第２接続点と直接又は間接に接続され、前記第２出力端子は前記第１接続点と直接又は間接に接続され、前記第１出力端子からの第１出力信号と前記第２出力端子からの第２出力信号との位相差が略π／２となるように、前記トランジスタ回路のゲート幅と、前記第２接続点から前記電源側をみたインピーダンスと、が設定されていてもよい。
　この態様では、前記第２接続点と前記トランジスタ回路の前記ドレイン端子とはフィルタ回路を介して接続され、前記第１出力信号と前記第２出力信号との位相差が略π／２となるように、前記トランジスタ回路のゲート幅と、前記第２接続点から前記電源側をみたインピーダンスと、前記フィルタ回路と、が設定されていてもよい。
　また、本発明に係る電力合成器は、入力信号を増幅して出力する２つの電力増幅器と、入力された該２つの電力増幅器の出力信号を加算して出力する上記の加算器とを含むことを特徴とする。
　また、本発明に係る直交変調器は、搬送波の角周波数をωｃ，Ｉ信号の大きさに基づいて変化する変調信号の角周波数をωｓとしたときに、Ｉ信号が入力されてｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される第１の出力信号を出力する第１の電圧制御発振器と、Ｉ信号が入力されてｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される第２の出力信号を出力する第２の電圧制御発振器と、搬送波の角周波数をωｃ，Ｑ信号の大きさに基づいて変化する変調信号の角周波数をωｓとしたときに、Ｑ信号が入力されてｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される第３の出力信号を出力する第３の電圧制御発振器と、Ｑ信号が入力されてｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される第４の出力信号を出力する第４の電圧制御発振器と、入力された前記第１および第２の出力信号を加算して第５の出力信号を出力する請求項１又は２に記載の第１の加算器と、入力された前記第３および第４の出力信号を加算して第６の出力信号を出力する請求項１又は２に記載の第２の加算器と、入力された前記第５および第６の出力信号を加算して第７の出力信号を出力する上記の加算器とを含むことを特徴とする。
　また、本発明に係る直交復調器は、上記の加算器を含み、前記加算器によって複数の信号を加算することによって直交復調を行うことを特徴とする。
　また、本発明に係る電力増幅器は、包絡線変動を有する入力信号を第１および第２の定包絡線信号に変換して出力する定包絡線信号生成回路と、入力された前記第１の定包絡線信号を増幅して、第１の増幅信号を出力する第１の増幅器と、入力された前記第２の定包絡線信号を増幅して、第２の増幅信号を出力する第２の増幅器と、入力された前記第１および第２の増幅信号を加算して、増幅された包絡線変動を有する出力信号を出力する上記の加算器とを含むことを特徴とする。
　また、本発明に係る送信機は、送信回路に上記に記載の電力増幅器を介してアンテナが接続されていることを特徴とする。
　また、本発明に係る無線通信機は、送信回路に上記に記載の電力増幅器を介してアンテナが接続されており、該アンテナに受信回路が接続されていることを特徴とする。
　本発明に係る加算器によれば、複数の高周波信号の加算信号を得ることができるようになる。
第１実施形態に係る加算器の一例を模式的に示すブロック図である。 第１実施形態に係る加算器の一例を模式的に示す回路図である。 シミュレーション結果を示すベクトル図である。 第２実施形態に係る加算器の一例を模式的に示すブロック図である。 第２実施形態に係る加算器の一例を模式的に示す回路図である。 第３実施形態に係る電力合成器の一例を模式的に示すブロック図である。 第４実施形態に係る直交変調器の一例を模式的に示すブロック図である。 第５実施形態に係る電力増幅器の一例を模式的に示すブロック図である。 第５実施形態に係る電力増幅器の一例を模式的に示す回路図である。 包絡線変動を有する入力信号から定包絡線信号を生成する基本原理について説明するための図である。 包絡線変動を有する入力信号から定包絡線信号を生成する基本原理について説明するための図である。 第６実施形態に係る送信機の一例を模式的に示すブロック図である。 第７実施形態に係る無線通信機の一例を模式的に示すブロック図である。 従来の加算器の一例を模式的に示す回路図である。
　以下、本発明の実施形態の例について図面に基づき詳細に説明する。
［第１実施形態］
　図１は本発明の第１実施形態に係る加算器の一例を模式的に示すブロック図であり、図２は第１実施形態に係る加算器の一例を模式的に示す回路図である。図１に示すように、第１実施形態に係る加算器１００は、複数の第１インピーダンス回路１１０ａ，１１０ｂと、第２インピーダンス回路１２０と、トランジスタ回路１３０と、第３インピーダンス回路１４０と、カレントミラー回路１５０と、負荷回路１６０と、を含む。
　第１インピーダンス回路１１０ａ，１１０ｂの一端はそれぞれ入力端子１０２ａ，１０２ｂに直接又は間接に接続される。つまり、第１インピーダンス回路１１０ａの一端は入力端子１０２ａに接続され、高周波信号である入力信号Ｓａ（電圧Ｖａ）が第１インピーダンス回路１１０ａに入力される。同様に、第１インピーダンス回路１１０ｂの一端は入力端子１０２ｂに接続され、高周波信号である入力信号Ｓｂ（電圧Ｖｂ）が第１インピーダンス回路１１０ｂに入力される。第１インピーダンス回路１１０ａ，１１０ｂの他端は互いに直接又は間接に接続されて共通出力とされ、第１インピーダンス回路１１０ａ，１１０ｂは並列接続されている。入力信号Ｓａ（電圧Ｖａ）に対応する電流Ｉａ（高周波電流）が第１インピーダンス回路１１０ａに流れ、入力信号Ｓｂ（電圧Ｖｂ）に対応する電流Ｉｂ（高周波電流）が第１インピーダンス回路１１０ｂに流れる。第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３からは、電流Ｉａと電流Ｉｂとが合成された電流Ｉａｂ（高周波電流）が出力される。
　第１インピーダンス回路１１０ａ，１１０ｂは例えばバッファ増幅器１１２を含む（図２参照）。バッファ増幅器１１２は出力インピーダンスが大きくなっており、バッファ増幅器１１２の入力側に入力信号Ｓａ，Ｓｂが反射されないようになっている。図２に示す例では、バッファ増幅器１１２の入力側は抵抗Ｒ１及びキャパシタＣ１を介して入力端子１０２ａ又は１０２ｂと接続されている。また、バッファ増幅器１１２の出力側はキャパシタＣ２，Ｃ３を介して整合回路１１４ａ又は１１４ｂと接続されている。キャパシタＣ１，Ｃ２，Ｃ３は直流成分を取り除くために設けられる。整合回路１１４ａ，１１４ｂの出力側は互いに接続されている。つまり、バッファ増幅器１１２の他端は整合回路１１４ａ，１１４ｂを介して互いに接続されている。
　第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３は、トランジスタ回路１３０と第３インピーダンス回路１４０との間の線路上の第１接続点Ｐ１と直接又は間接に接続されている。つまり、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３は、トランジスタ回路１３０及び第３インピーダンス回路１４０の両方に直接又は間接に接続されている。図２に示す例では、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３は第１接続点Ｐ１とキャパシタＣ４を介して接続されている。つまり、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３は、トランジスタ回路１３０及び第３インピーダンス回路１４０の両方とキャパシタＣ４を介して接続されている。キャパシタＣ４は直流成分を取り除くために設けられる。なお、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３と、第１接続点Ｐ１とは直接接続されるようにしてもよい。また、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３と、第１接続点Ｐ１とは同一の点であってもよい。
　複数の第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３からそれぞれの入力端子１０２ａ，１０２ｂ側に流れる高周波電流Ｉｇ，Ｉｈが電流Ｉａｂに比べて非常に小さくなるように、共通出力点Ｐ３からそれぞれの入力端子１０２ａ，１０２ｂ側をみたインピーダンスＺｇ，Ｚｈは設定される。言い換えれば、上記の高周波電流Ｉｇ，Ｉｈが略零となるように、インピーダンスＺｇ，Ｚｈは設定される。なお、整合回路１１４ａ，１１４ｂはインピーダンスＺｇ，Ｚｈを高めるように作用している。ただし、整合回路１１４ａ，１１４ｂは必須の構成ではない。バッファ増幅器１１２によって上記の高周波電流Ｉｇ，Ｉｈが略零となるようにインピーダンスＺｇ，Ｚｈが設定される場合には、整合回路１１４ａ，１１４ｂは省略してもよい。
　第１接続点Ｐ１から入力端子１０２ａ，１０２ｂ側をみたインピーダンスＺｓは、入力端子１０２ａ，１０２ｂから第１接続点Ｐ１側をみたインピーダンスに比べて非常に高く設定される。より具体的には、第１接続点Ｐ１から入力端子１０２ａ，１０２ｂ側に流れる高周波電流Ｉｓが電流Ｉａｂに比べて非常に小さくなるように、インピーダンスＺｓは設定される。言い換えれば、上記の高周波電流Ｉｓが略零となるように、インピーダンスＺｓは設定される。なお例えば、バッファ増幅器１１２から第１接続点Ｐ１までの線路長や、整合回路１１４ａ，１１４ｂが調整されることによって、インピーダンスＺｓが調整される。
　第２インピーダンス回路１２０の一端には電源電圧Ｖｄｄが印加され、他端は、出力端子１０４及びトランジスタ回路１３０の両方と直接又は間接に接続される。第２インピーダンス回路１２０は例えばインダクタＬ１を含む（図２参照）。
　出力端子１０４は、第２インピーダンス回路１２０とトランジスタ回路１３０との間の線路上の第２接続点Ｐ２と直接又は間接に接続される。図２に示す例では、出力端子１０４は第２接続点Ｐ２とキャパシタＣ５を介して接続されている。
　第２接続点Ｐ２から電源側をみたインピーダンスＺｍは非常に高く設定される。より具体的には、第２接続点Ｐ２から電源側に流れる高周波電流Ｉｍが電流Ｉａｂに比べて非常に小さくなるように、インピーダンスＺｍは設定される。言い換えれば、上記の高周波電流Ｉｍが略零となるように、インピーダンスＺｍは設定される。
　負荷回路１６０の一端は接地されており、他端は出力端子１０４に接続されている。負荷回路１６０は例えば抵抗Ｒ２を含む（図２参照）。
　図２に示すように、トランジスタ回路１３０はトランジスタ１３２を含む。トランジスタ１３２のドレイン端子は第２インピーダンス回路１２０と出力端子１０４（負荷回路１６０）との両方に直接又は間接に接続され、ソース端子は第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３及び第３インピーダンス回路１４０の両方と直接又は間接に接続される。また、トランジスタ１３２のゲート端子にはゲート電圧ＶｇｇがインダクタＬ３を介して印加される。第１接続点Ｐ１から負荷回路１６０側をみたインピーダンスＺｄが非常に小さくなるように、トランジスタ１３２のゲート幅は大きく設定される。つまり、インピーダンスＺｄが略零となるように設定され、第１接続点Ｐ１から負荷回路１６０側に高周波電流Ｉｄが流れ易くなっている。
　第３インピーダンス回路１４０の一端は、第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３及びトランジスタ回路１３０の両方と直接又は間接に接続され、他端はカレントミラー回路１５０に接続される。第３インピーダンス回路１４０は例えばインダクタＬ２を含む（図２参照）。
　カレントミラー回路１５０の一端は第３インピーダンス回路１４０に接続され、他端は接地される。カレントミラー回路１５０は、トランジスタ１５２，１５４と定電流源１５６を含んで構成される一般的なカレントミラー回路である（図２参照）。カレントミラー回路１５０は略一定の直流電流が流れるように設定される。
　第１接続点Ｐ１からカレントミラー回路１５０側をみたインピーダンスＺｃは、カレントミラー回路１５０から第１接続点Ｐ１側をみたインピーダンスに比べて非常に高く設定される。より具体的には、第１接続点Ｐ１からカレントミラー回路１５０側に流れる高周波電流Ｉｃが電流Ｉａｂに比べて非常に小さくなるように、インピーダンスＺｃは設定される。言い換えれば、上記の高周波電流Ｉｃが略零となるように、インピーダンスＺｃは設定される。上記の高周波電流Ｉｃが略零となれば、先述の高周波電流Ｉｄは電流Ｉａｂと略等しくなる。なお、カレントミラー回路１５０に略一定の直流電流が流れることによって、第１接続点Ｐ１の電位が略一定に保たれる。
　加算器１００では、上記のようにインピーダンスＺｇ，Ｚｈが設定されていることによって、電流Ｉａと電流Ｉｂとが合成された電流Ｉａｂ（高周波電流）が共通出力点Ｐ３から出力され、第１接続点Ｐ１に入力される。また、上記のようにインピーダンスＺｓ，Ｚｃ，Ｚｄ，Ｚｍが設定されていることによって、図１に示すように、電流Ｉａｂは負荷回路１６０に入力される。その結果、電流Ｉａｂに対応する電圧Ｖａｂが出力信号Ｓａｂとして出力端子１０４から出力される。すなわち、入力信号Ｓａ，Ｓｂをベクトル加算してなる出力信号Ｓａｂが出力端子１０４から出力される。
　加算器１００の動作を確認するために下記の条件でシミュレーションを行った。
（１）入力信号Ｓａ，Ｓｂの周波数：２．５ＧＨｚ
（２）電源電圧Ｖｄｄ：２０．０Ｖ
（３）ゲート電圧Ｖｇｇ：２０．０Ｖ
（４）抵抗Ｒ１：１０．０ｍΩ
（５）抵抗Ｒ２：５０Ω
（６）キャパシタＣ１，Ｃ２，Ｃ４，Ｃ５：１０．０μＦ
（７）キャパシタＣ３：１．０ｐＦ
（８）インダクタＬ１，Ｌ２：１．０ｎＨ
（９）定電流源１５６：０．５ｍＡ
　図３はシュミレーション結果を示すベクトル図であり、入力信号Ｓａ，Ｓｂと出力信号Ｓａｂとの関係をベクトル表示した図である。図３に示すように、高周波信号である入力信号Ｓａ，Ｓｂをベクトル加算してなる出力信号Ｓａｂが得られた。
　以上説明したように、第１実施形態に係る加算器１００によれば、複数の高周波信号をベクトル加算してなる信号を得ることができるようになる。加算器１００では、図１４に示す加算器８００に含まれるような帰還抵抗Ｒｆが存在しないため、最大動作周波数が限定されず、複数の高周波信号をベクトル加算してなる信号を得ることができるようになる。
　（１）第１インピーダンス回路１１０ａ，１１０ｂの共通出力点Ｐ３からそれぞれの入力端子１０２ａ，１０２ｂ側に流れる高周波電流Ｉｇ，Ｉｈ、（２）第１接続点Ｐ１から入力端子１０２ａ，１０２ｂ側に流れる高周波電流Ｉｓ、（３）第１接続点Ｐ１からカレントミラー回路１５０側に流れる高周波電流Ｉｃ、又は、（４）第２接続点Ｐ２から電源側に流れる高周波電流Ｉｍが大きくなってしまうと、出力端子１０４（負荷回路１６０）に実際に入力される高周波電流が、電流Ｉａと電流Ｉｂとが合成された電流Ｉａｂと大きく異なってしまう。その結果、出力信号Ｓａｂの誤差が大きくなってしまう。この点、加算器１００では、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが電流Ｉａｂに比べて非常に小さくなるように（言い換えれば、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが抑制されて略零になるように）、インピーダンスＺｇ，Ｚｈ，Ｚｓ，Ｚｃ，Ｚｍが設定されているため、出力信号Ｓａｂの誤差が許容誤差以下に抑えられる。つまり、加算器１００では、出力信号Ｓａｂの誤差が許容誤差以下になるように、インピーダンスＺｇ，Ｚｈ，Ｚｓ，Ｚｃ，Ｚｍが設定されている。
　ところで、「高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが略零になる」とは、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが全く流れず、完全に零になる状態を含むとともに、下記のような状態も含む。すなわち、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが流れることによって生じる出力信号Ｓａｂの誤差を無視できる程度に、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが電流Ｉａｂに比べて微量である状態も含む。言い換えれば、出力信号Ｓａｂの誤差が許容誤差より大きくならない程度に、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが電流Ｉａｂに比べて非常に小さいような状態も含む。
　なお、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが電流Ｉａｂに比べて非常に小さい場合とは、例えば、高周波電流Ｉｇ，Ｉｈ，Ｉｓ，Ｉｃ，Ｉｍが電流Ｉａｂの１／１０００以下であるような場合である。例えば、高周波電流Ｉｓ，Ｉｃ，Ｉｍと、電流Ｉａｂ（又は高周波電流Ｉｄ）と、の関係は下記の式（７）～（９）によって表される。なお、下記の式（７）において、係数Ｋｃはカレントミラー回路１５０の入力側での不要波の発生係数であり、係数Ｋｄは負荷回路１６０の入力側での不要波の発生係数である。また、下記の式（９）において、Ｚｏは、図１に示すように、第２接続点Ｐ２から出力端子１０４側をみた場合のインピーダンスである。
　Ｉｓ＝（（Ｋｄ＊Ｚｃ＋Ｋｃ＊Ｚｄ）／（Ｚｄ＋Ｚｃ））＊Ｉａｂ　・・・　（７）
　Ｉｃ＝（Ｚｄ／（Ｚｄ＋Ｚｃ））＊Ｉａｂ　・・・　（８）
　Ｉｍ＝（Ｚｏ／（Ｚｏ＋Ｚｍ））＊Ｉｄ　・・・　（９）
　例えば、高周波電流Ｉｓが電流Ｉａｂの１／１０００以下となるようにするためには、上記の式（７）における（（Ｋｄ＊Ｚｃ＋Ｋｃ＊Ｚｄ）／（Ｚｃ＋Ｚｄ））が１／１０００以下となるように、インピーダンスＺｃ及びＺｄを設定すればよい。また例えば、高周波電流Ｉｃが電流Ｉａｂの１／１０００以下となるようにするためには、上記の式（８）における（Ｚｄ／（Ｚｄ＋Ｚｃ））が１／１０００以下となるように、インピーダンスＺｃ及びＺｄを設定すればよい。また例えば、高周波電流Ｉｍが高周波電流Ｉｄ（電流Ｉａｂ）の１／１０００以下となるようにするためには、上記の式（９）における（Ｚｏ／（Ｚｏ＋Ｚｍ））が１／１０００以下となるように、インピーダンスＺｏ及びＺｍを設定すればよい。
　なお、第１インピーダンス回路１１０ａ，１１０ｂでは、入力信号Ｓａ，Ｓｂが入力側に反射されないようになるのであれば、バッファ増幅器１１２を例えばアイソレータ又は抵抗等に置き換えるようにしてもよい。
　また、第２インピーダンス回路１２０では、第２接続点Ｐ２から電源側をみたインピーダンスＺｍが非常に高く設定され、第２接続点Ｐ２から電源側に流れる高周波電流Ｉｍが電流Ｉａｂに比べて微量となるように（言い換えれば、高周波電流Ｉｍが略零となるように）設定できるのであれば、インダクタＬ１を他の素子に置き換えてもよい。
　また、第３インピーダンス回路１４０では、第１接続点Ｐ１からカレントミラー回路１５０側をみたインピーダンスＺｃが非常に高く設定され、第１接続点Ｐ１からカレントミラー回路１５０側に流れる高周波電流Ｉｃが電流Ｉａｂに比べて微量となるように（言い換えれば、高周波電流Ｉｃが略零となるように）設定できるのであれば、インダクタＬ２を他の素子に置き換えてもよい。例えばインダクタＬ２をトランジスタに置き換えるようにしてもよい。この場合、トランジスタのドレイン端子にトランジスタ回路１３０が接続され、ソース端子にカレントミラー回路１５０が接続される。また、トランジスタは略一定の電流が流れるように設定される。
　さらに、出力端子１０４に抵抗Ｒ２を接続する代わりにインダクタを接続することによって、電流Ｉａｂに対応する電圧Ｖａｂが出力信号Ｓａｂとして出力端子１０４から出力されるようにしてもよい。
［第２実施形態］
　図４は本発明の第２実施形態に係る加算器の一例を模式的に示すブロック図であり、図５は第２実施形態に係る加算器の一例を模式的に示す回路図である。なお、図４及び図５では第１実施形態と同様の構成要素には同一の参照符号を付しており、これらの構成要素については説明を省略する。
　図４に示すように、第２実施形態に係る加算器２００は、複数の第１インピーダンス回路１１０ａ，１１０ｂと、第２インピーダンス回路１２０と、トランジスタ回路１３０と、第３インピーダンス回路１４０と、カレントミラー回路１５０と、負荷回路１６０と、フィルタ回路２１０と、を含む。
　フィルタ回路２１０の一端は第２インピーダンス回路１２０及び出力端子１０４（負荷回路１６０）の両方と直接又は間接に接続され、他端はトランジスタ回路１３０に接続される。フィルタ回路２１０は一般的なＬＣフィルタであり、移相フィルタとして機能する。フィルタ回路２１０はインピーダンスマッチングの役割も果たす。
　また加算器２００では、出力端子１０４（第１出力端子）の他に、第１接続点Ｐ１に接続された出力端子２０４（第２出力端子）が設けられる。電流Ｉａｂ（高周波電流）に対応する電流が出力信号Ｓａｂｉとして出力端子２０４から出力される。特に加算器２００では、出力端子１０４から出力される電圧信号である出力信号Ｓａｂｖ（第１出力信号）と、出力端子２０４から出力される電流信号である出力信号Ｓａｂｉ（第２出力信号）との位相差が略π／２となるように設定される。
　出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差は、インダクタＬ１の値（インピーダンスＺｍ）、キャパシタＣ５の値、トランジスタ回路１３０のゲート幅、及びフィルタ回路２１０の定数によって影響を受ける。このため、インダクタＬ１の値（インピーダンスＺｍ）、キャパシタＣ５の値、トランジスタ回路１３０のゲート幅、又はフィルタ回路２１０の定数を調整することによって、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差が略π／２となるように設定される。
　例えば、インダクタＬ１の値を大きくすると、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差は大きくなり、π／２に近づいていく。また例えば、トランジスタ回路１３０のゲート幅を大きくすると、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差は大きくなり、π／２に近づいていく。
　加算器２００では、トランジスタ回路１３０のゲート幅を大きくするために、複数の並列接続されたトランジスタ１３２がトランジスタ回路１３０に含まれている（図５参照）。また加算器２００では、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差が略π／２となるように調整するためにフィルタ回路２１０が設けられている。
　なお、フィルタ回路２１０がなくても、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差が略π／２となるように調整することは可能である。しかしながら、フィルタ回路２１０を設けない場合には、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差を略π／２とするために、インダクタＬ１の値やトランジスタ回路１３０のゲート幅を大きくしなければならなくなる。この点、フィルタ回路２１０を設ければ、インダクタＬ１の値やトランジスタ回路１３０のゲート幅をそれ程大きくしなくても、出力信号Ｓａｂｖと出力信号Ｓａｂｉとの位相差が略π／２となるように設定することが可能になる。
　以上説明したように、第２実施形態に係る加算器２００によれば、（１）複数の高周波信号をベクトル加算してなる信号に対応する電流信号（出力信号Ｓａｂｉ）と、（２）複数の高周波信号をベクトル加算してなる信号に対応する電圧信号であって、かつ、上記電流信号（出力信号Ｓａｂｉ）との位相差が略π／２である電圧信号（出力信号Ｓａｂｖ）と、の両方を得ることができるようになる。
［第３実施形態］
　第１実施形態に係る加算器１００は電力合成器に用いることができる。第１実施形態に係る加算器１００を用いることによって、複数の高周波信号をベクトル加算することによって電力合成を行うような電力合成器を実現できるようになる。図６は、第１実施形態に係る加算器１００を用いて電力合成器を構成した例を模式的に示すブロック図である。
　図６に示す電力合成器３００は、２つの電力増幅器３０６ａ，３０６ｂと、加算器１００と、を含む。電力合成器３００では、入力端子３０２ａ，３０２ｂがそれぞれ電力増幅器３０６ａ，３０６ｂに接続され、高周波信号である入力信号Ｓｉ１，Ｓｉ２がそれぞれ電力増幅器３０６ａ，３０６ｂに入力される。電力増幅器３０６ａ，３０６ｂによって増幅された入力信号Ｓｉ１，Ｓｉ２は加算器１００に入力される。そして、増幅後の入力信号Ｓｉ１，Ｓｉ２をベクトル加算してなる信号が加算器１００から出力され、出力信号Ｓｏとして出力端子３０４から出力される。
　第３実施形態に係る電力合成器３００によれば、複数の高周波信号をベクトル加算することによって電力合成を行うような電力合成器が実現される。
［第４実施形態］
　第１実施形態に係る加算器１００は直交変調器に用いることができる。第１実施形態に係る加算器１００を用いることによって、複数の高周波信号をベクトル加算することによって直交変調を行うような直交変調器を実現できるようになる。図７は、第１実施形態に係る加算器１００を用いて直交変調器を構成した例を模式的に示すブロック図である。
　第４実施形態に係る直交変調器４００は、電圧制御発振器４０６ａ，４０６ｂ，４０６ｃ，４０６ｄと、加算器１００ａ，１００ｂ，１００ｃと、移相器４０８と、を含む。加算器１００ａ，１００ｂ，１００ｃは第１実施形態に係る加算器１００である。
　入力端子４０２ａは電圧制御発振器４０６ａ，４０６ｂに共通に接続され、Ｉ信号が電圧制御発振器４０６ａ，４０６ｂに入力される。そして、例えばｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される信号が電圧制御発振器４０６ａから出力され、例えばｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される信号が電圧制御発振器４０６ｂから出力される。なお、ωｃは搬送波の角周波数である。一方、ωｓは変調信号の角周波数であり、ωｓの値はＩ信号の大きさに基づいて変化する。
　電圧制御発振器４０６ａ，４０６ｂの出力信号は加算器１００ａに入力され、これらの信号をベクトル加算してなる信号Ｉｒｆが加算器１００ａから出力され、加算器１００ｃに入力される。
　また、入力端子４０２ｂは電圧制御発振器４０６ｃ，４０６ｄに共通に接続され、Ｑ信号が電圧制御発振器４０６ｃ，４０６ｄに入力される。そして、例えばｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される信号が電圧制御発振器４０６ｃから出力され、例えばｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される信号が電圧制御発振器４０６ｄから出力される。なお、ωｃは搬送波の角周波数である。一方、ωｓは変調信号の角周波数であり、ωｓの値はＱ信号の大きさに基づいて変化する。
　電圧制御発振器４０６ｃ，４０６ｄの出力信号は加算器１００ｂに入力され、これらの信号をベクトル加算してなる信号が加算器１００ｂから出力される。加算器１００ｂから出力される信号は移相器４０８に入力され、位相がπ／２だけ進められる。そして、移相器４０８から出力される信号Ｑｒｆは加算器１００ｃに入力される。
　加算器１００ｃでは信号Ｉｒｆと信号Ｑｒｆとがベクトル加算され、信号Ｉｒｆと信号Ｑｒｆとがベクトル加算されてなる信号が出力信号Ｓｏとして出力端子４０４から出力される。
　第４実施形態に係る直交変調器４００によれば、複数の高周波信号をベクトル加算することによって直交変調を行うような直交変調器が実現される。
　なお、直交変調器と同様、第１実施形態に係る加算器１００は直交復調器にも用いることができる。第１実施形態に係る加算器１００を用いることによって、複数の高周波信号をベクトル加算することによって直交復調を行うような直交復調器を実現できるようになる。
［第５実施形態］
　第１実施形態に係る加算器１００は電力増幅器に用いることができる。第１実施形態に係る加算器１００を用いることによって、複数の高周波信号をベクトル加算することによって電力増幅を行うような電力増幅器を実現できるようになる。図８は、第１実施形態に係る加算器１００を用いて電力増幅器を構成した例を模式的に示すブロック図である。図９は、第１実施形態に係る加算器１００を用いて電力増幅器を構成した例を模式的に示す回路図である。なお、加算器１００ｄ，１００ｅ，１００ｆは第１実施形態に係る加算器１００である。
　図８に示すように、第５実施形態に係る電力増幅器５００は、定包絡線信号生成回路５１０と、増幅器５０６ａ，５０６ｂと、加算器１００ｄと、を含む。電力増幅器５００には、包絡線変動を有する入力信号Ｓｉが入力端子５０２から入力される。定包絡線信号生成回路５１０は、入力信号Ｓｉを、互いに振幅が等しく位相が異なる定包絡線信号Ｓｆ１，Ｓｆ２に変換する。増幅器５０６ａは定包絡線信号Ｓｆ１を増幅し、増幅器５０６ｂは定包絡線信号Ｓｆ２を増幅する。加算器１００ｄは、増幅器５０６ａから出力された増幅信号Ｓｋ１と、増幅器５０６ｂから出力された増幅信号Ｓｋ２と、をベクトル加算することによって、増幅された包絡線変動を有する出力信号Ｓｏを出力する。出力信号Ｓｏは出力端子５０４から出力される。
　図９に示すように、定包絡線信号生成回路５１０は、電力分配器５１２と、変換信号生成回路５２０と、加算器１００ｅ，１００ｆと、を含む。定包絡線信号生成回路５１０では、電力分配器５１２によって、互いに振幅が等しく、かつ、入力信号Ｓｉと所定の位相関係を有する基本信号Ｓｃ１，Ｓｃ２と、基本信号Ｓｃ１，Ｓｃ２と一定の位相関係を有する変換用基本信号Ｓｄと、が入力信号Ｓｉから生成される。
　変換信号生成回路５２０は、Ｙ２＝Ａ２－Ｘ２（Ｘ：基本信号Ｓｃ１，Ｓｃ２の振幅、Ａ：Ｘよりも大きい任意の一定な振幅）を満足する振幅Ｙを有し、基本信号Ｓｃ１よりもπ／２だけ位相が進んでいる変換信号Ｓｅ１と、振幅Ｙを有し、基本信号Ｓｃ２よりもπ／２だけ位相が遅れている変換信号Ｓｅ２と、を変換用基本信号Ｓｄに基づいて生成する。
　加算器１００ｅは基本信号Ｓｃ１及び変換信号Ｓｅ１をベクトル加算する。加算器１００ｆは基本信号Ｓｃ２及び変換信号Ｓｅ２をベクトル加算する。加算器１００ｅからの出力信号が定包絡線信号Ｓｆ１として出力され、加算器１００ｆからの出力信号が定包絡線信号Ｓｆ２として出力される。
　ここで、包絡線変動を有する入力信号Ｓｉから定包絡線信号Ｓｆ１，Ｓｆ２を生成する基本原理について図１０及び図１１を用いて説明する。図１０及び図１１は、入力信号Ｓｉ、基本信号Ｓｃ１，Ｓｃ２、変換信号Ｓｅ１，Ｓｅ２、及び定包絡線信号Ｓｆ１，Ｓｆ２の関係をベクトル表示した図である。なお、ここでは説明を容易にするために、基本信号Ｓｃ１，Ｓｃ２の振幅を入力信号Ｓｉの振幅の１／２とし、基本信号Ｓｃ１，Ｓｃ２の位相を入力信号Ｓｉの位相と等しく設定している。
　入力信号Ｓｉは、互いに振幅及び位相が等しい基本信号Ｓｃ１，Ｓｃ２に分配される。そして、図１０に示すように、基本信号Ｓｃ１と、基本信号Ｓｃ１よりもπ／２だけ位相が進んでいる変換信号Ｓｅ１と、をベクトル加算することによって定包絡線信号Ｓｆ１が生成される。また、基本信号Ｓｃ２と、基本信号Ｓｃ２よりもπ／２だけ位相が遅れている変換信号Ｓｅ２と、をベクトル加算することによって定包絡線信号Ｓｆ２が生成される。ここで、基本信号Ｓｃ１，Ｓｃ２の振幅をＸとし、変換信号Ｓｅ１，Ｓｅ２の振幅をＹとし、定包絡線信号Ｓｆ１，Ｓｆ２の振幅をＢとすると、これらの間にはＸ２＋Ｙ２＝Ｂ２の関係が成立する。
　入力信号Ｓｉの振幅の変化によって基本信号Ｓｃ１，Ｓｃ２の振幅Ｘが変化した場合、Ｘ２＋Ｙ２＝Ａ２（Ａ：Ｘより大きい任意の一定の振幅）の関係が成立するように、変換信号Ｓｅ１，Ｓｅ２の振幅Ｙが変化される。例えば、図１１に示すように、入力信号Ｓｉの振幅が小さくなることによって基本信号Ｓｃ１，Ｓｃ２の振幅Ｘが小さくなった場合には、Ｙ２＝Ａ２－Ｘ２を満たすように、変換信号Ｓｅ１，Ｓｅ２の振幅Ｙが大きくなる。その結果、定包絡線信号Ｓｆ１，Ｓｆ２の振幅Ｂは一定の振幅Ａに保たれ、定包絡線信号Ｓｆ１，Ｓｆ２はその名の通り振幅が一定の定包絡線信号になる。
　定包絡線信号生成回路５１０では、上記のようにして、包絡線変動を有する入力信号Ｓｉが２つの定包絡線信号Ｓｆ１，Ｓｆ２に変換される。なお、定包絡線信号Ｓｆ１，Ｓｆ２とをベクトル加算すると、元の包絡線変動を有する入力信号Ｓｉになることは図１０及び図１１から明らかである。
　変換信号生成回路５２０は、図９に示すように、移相回路５３０と、変換用基本信号増幅回路５４０と、を含む。
　移相回路５３０は、基本信号Ｓｃ１よりもπ／２だけ位相が進んでいる変換信号Ｓｅ１と、基本信号Ｓｃ２よりもπ／２だけ位相が遅れている変換信号Ｓｅ２と、を生成するように変換用基本信号Ｓｄの位相を変化させる。変換用基本信号Ｓｄは、移相回路５３０の一部を構成する移相器５３２によって位相をπ／２進められた後に可変利得増幅器５４４によって増幅される。その後、変換用基本信号Ｓｄは２分割されて、その一方が変換信号Ｓｅ１として加算器１００ｅに入力され、他方が移相回路５３０の一部を構成する移相器５３４によって位相をπ進められた後に変換信号Ｓｅ２として加算器１００ｆに入力される。
　変換用基本信号増幅回路５４０は、変換信号Ｓｅ１，Ｓｅ２の振幅ＹがＹ２＝Ａ２－Ｘ２を満たすように、変換用基本信号Ｓｄを基本信号Ｓｃ１，Ｓｃ２の振幅Ｘに基づいて増幅する。図９に示すように、変換用基本信号増幅回路５４０は、振幅検出信号生成回路５５０と、減算器５４２と、可変利得増幅器５４４と、を含む。
　振幅検出信号生成回路５５０は、定包絡線信号Ｓｆ１，Ｓｆ２の振幅に比例する直流電圧αを有する振幅検出信号Ｓｇを生成する。加算器１００ｅから出力された定包絡線信号Ｓｆ１は増幅器５０６ａに入力されるが、その前に一部が分岐されてさらに２分割されてミキサ５５２ａに入力される。ミキサ５５２ａからは定包絡線信号Ｓｆ１の振幅に比例した直流電圧成分を有する信号が出力され、加算器５５４に入力される。同様に、加算器１００ｆから出力された定包絡線信号Ｓｆ２は増幅器５０６ｂに入力されるが、その前に一部が分岐されてさらに２分割されてミキサ５５２ｂに入力される。ミキサ５５２ｂからは定包絡線信号Ｓｆ２の振幅に比例した直流電圧成分を有する信号が出力され、加算器５５４に入力される。加算器５５４では、定包絡線信号Ｓｆ１の振幅に比例した直流電圧成分を有する信号と、定包絡線信号Ｓｆ２の振幅に比例した直流電圧成分を有する信号と、が加算され、振幅検出信号Ｓｇとして減算器５４２に出力される。
　減算器５４２は、直流電圧αよりも大きい任意の直流電圧βを有する参照用信号Ｓｈと、振幅検出信号Ｓｇと、が入力されて、γ＝β－αを満たす直流電圧γを有する信号をローパスフィルタ５４６に出力する。ローパスフィルタ５４６では定包絡線信号Ｓｆ１，Ｓｆ２の周波数の２倍の周波数を含む高周波成分が減衰されて、直流電圧成分が殆どを占める出力信号がバッファ増幅器５４８に入力される。バッファ増幅器５４８では、入力された信号を増幅した信号を利得制御信号Ｓｊとして可変利得増幅器５４４に出力する。
　可変利得増幅器５４４は、変換信号Ｓｅ１，Ｓｅ２の振幅ＹがＹ２＝Ａ２－Ｘ２を満たすように、変換用基本信号Ｓｄを利得制御信号Ｓｊに基づいて増幅する。
　このようにして、定包絡線信号Ｓｆ１，Ｓｆ２の振幅の増減と逆に増減する利得制御信号Ｓｊの直流電圧成分がバイアス電圧として可変利得増幅器５４４に印加される。このため、可変利得増幅器５４４の増幅量は定包絡線信号Ｓｆ１，Ｓｆ２の振幅の増減と逆に増減される。その結果、変換用基本信号Ｓｄが可変利得増幅器５４４で増幅されて生成される変換信号Ｓｅ１，Ｓｅ２の振幅も定包絡線信号Ｓｆ１，Ｓｆ２の振幅の増減と逆に増減することになる。このような帰還回路が形成されていることにより、定包絡線信号Ｓｆ１，Ｓｆ２の振幅は一定に保たれ、それぞれ文字通りの定包絡線信号となる。
　第５実施形態に係る電力増幅器５００によれば、第１実施形態に係る加算器１００が用いられることによって、複数の高周波信号をベクトル加算することによって高周波信号の電力増幅を行うような電力増幅器が実現される。
　なお、電力増幅器５００では、増幅器５０６ａ，５０６ｂによって増幅されるのは定包絡線信号になるため、増幅器５０６ａ，５０６ｂとして電力付加効率の高い非線形増幅器を用いることができる。
　また、電力増幅器５００では、複雑な計算を行なうことなく、単に基本信号Ｓｃ１と変換信号Ｓｅ１とをベクトル加算することと、基本信号Ｓｃ２と変換信号Ｓｅ２とをベクトル加算することとによって、定包絡線信号Ｓｆ１，Ｓｆ２が生成される。このため、定包絡線信号生成回路５１０を消費電力の小さい単純なアナログ回路で構成することができ、その結果として、電力増幅器５００全体の消費電力が小さくなり、電力増幅器５００全体として電力付加効率を高くすることができる。
［第６実施形態］
　第１実施形態に係る加算器１００を用いて送信機を構成することによって、複数の高周波信号をベクトル加算することによって送信を行うような送信機を実現できるようになる。ここでは、第１実施形態に係る加算器１００を用いて送信機を構成する一例として、第５実施形態に係る電力増幅器５００を用いて送信機を構成する例について説明する。図１２は、第５実施形態に係る電力増幅器５００を用いて送信機を構成した例を模式的に示すブロック図である。第６実施形態に係る送信機６００は、アンテナ６０２が電力増幅器５００を介して送信回路６０４に接続されている。なお、第６実施形態に係る送信機６００では、消費電力が小さく電力付加効率が高い電力増幅器５００によって、包絡線変動を有する送信信号が増幅されるため、消費電力が小さく送信時間が長い送信機を得ることができる。
［第７実施形態］
　第１実施形態に係る加算器１００を用いて無線通信機を構成することによって、複数の高周波信号をベクトル加算することによって無線通信を行うような無線通信機を実現できるようになる。第１実施形態に係る加算器１００を用いて無線通信機を構成する一例として、第５実施形態に係る電力増幅器５００を用いて無線通信機を構成した例について説明する。図１３は、第５実施形態に係る電力増幅器５００を用いて無線通信機を構成した例を模式的に示すブロック図である。第７実施形態に係る無線通信機７００は、アンテナ７０２が電力増幅器５００を介して送信回路７０４に接続されており、アンテナ７０２に受信回路７０６が接続されている。また、送受信を切り替えるスイッチ回路７０８が、アンテナ７０２と、送信回路７０４及び受信回路７０６と、の間に挿入されている。なお、第７実施形態に係る無線通信機７００では、消費電力が小さく電力付加効率が高い電力増幅器５００によって、包絡線変動を有する送信信号が増幅されるため、消費電力が小さく通信時間が長い無線通信機を得ることができる。
［変形例］
　本発明は上記の第１実施形態～第７実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更，改良が可能である。
　例えば、第１実施形態に係る加算器１００や第２実施形態に係る加算器２００を用いて種々の回路を構成することが可能である。

Claims (10)

  1. 　複数の入力端子と、
    　出力端子と、
    　一方端がそれぞれ前記入力端子に接続され、他方端が共通出力とされた複数の並列接続された第１インピーダンス回路と、
    　一方端が電源に接続された第２インピーダンス回路と、
    　ドレイン端子が前記第２インピーダンス回路の他方端に接続されたトランジスタ回路と、
    　一方端が前記トランジスタ回路のソース端子に接続され、他方端が、略一定の電流が流れるように設定された回路に接続された第３インピーダンス回路と、
    　を含み、
    　前記複数の第１インピーダンス回路の共通出力点は、前記トランジスタ回路の前記ソース端子と、前記第３インピーダンス回路の前記一方端と、の間の線路上の第１接続点と直接又は間接に接続され、
    　前記出力端子は、前記第２インピーダンス回路の前記他方端と、前記トランジスタ回路の前記ドレイン端子と、の間の線路上の第２接続点と直接又は間接に接続され、
    　前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側をみたインピーダンスは、前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側に流れる高周波電流が略零となるように設定され、
    　前記第１接続点から前記入力端子側をみたインピーダンスは、前記第１接続点から前記入力端子側に流れる高周波電流が略零となるように設定され、
    　前記第１接続点から前記略一定の電流が流れるように設定された回路側をみたインピーダンスは、前記第１接続点から前記略一定の電流が流れるように設定された回路側に流れる高周波電流が略零となるように設定され、
    　前記第２接続点から前記電源側をみたインピーダンスは、前記第２接続点から前記電源側に流れる高周波電流が略零となるように設定されている、
    　ことを特徴とする加算器。
  2. 　複数の入力端子と、
    　出力端子と、
    　一方端がそれぞれ前記入力端子に接続され、他方端が共通出力とされた複数の並列接続された第１インピーダンス回路と、
    　一方端が電源に接続された第２インピーダンス回路と、
    　ドレイン端子が前記第２インピーダンス回路の他方端に接続されたトランジスタ回路と、
    　一方端が前記トランジスタ回路のソース端子に接続され、他方端が、略一定の電流が流れるように設定された回路に接続された第３インピーダンス回路と、
    　を含み、
    　前記複数の第１インピーダンス回路の共通出力点は、前記トランジスタ回路の前記ソース端子と、前記第３インピーダンス回路の前記一方端と、の間の線路上の第１接続点と直接又は間接に接続され、
    　前記出力端子は、前記第２インピーダンス回路の前記他方端と、前記トランジスタ回路の前記ドレイン端子と、の間の線路上の第２接続点と直接又は間接に接続され、
    　前記複数の第１インピーダンス回路の前記共通出力点からそれぞれの前記入力端子側をみたインピーダンス、前記第１接続点から前記入力端子側をみたインピーダンス、前記第１接続点から前記略一定の電流が流れるように設定された回路側をみたインピーダンス、及び、前記第２接続点から前記電源側をみたインピーダンスは、前記出力端子から出力される出力信号の誤差が許容誤差以下となるように設定されている、
    　ことを特徴とする加算器。
  3. 　請求項１又は２に記載の加算器において、
    　第１出力端子と第２出力端子とを含み、
    　前記第１出力端子は前記第２接続点と直接又は間接に接続され、
    　前記第２出力端子は前記第１接続点と直接又は間接に接続され、
    　前記第１出力端子からの第１出力信号と前記第２出力端子からの第２出力信号との位相差が略π／２となるように、前記トランジスタ回路のゲート幅と、前記第２接続点から前記電源側をみたインピーダンスと、が設定されている、
    　ことを特徴とする加算器。
  4. 　請求項３に記載の加算器において、
    　前記第２接続点と前記トランジスタ回路の前記ドレイン端子とはフィルタ回路を介して接続され、
    　前記第１出力信号と前記第２出力信号との位相差が略π／２となるように、前記トランジスタ回路のゲート幅と、前記第２接続点から前記電源側をみたインピーダンスと、前記フィルタ回路と、が設定されている、
    　ことを特徴とする加算器。
  5. 　入力信号を増幅して出力する２つの電力増幅器と、
    入力された該２つの電力増幅器の出力信号を加算して出力する請求項１又は２に記載の加算器とを含むことを特徴とする電力合成器。
  6. 　搬送波の角周波数をωｃ，Ｉ信号の大きさに基づいて変化する変調信号の角周波数をωｓとしたときに、
    Ｉ信号が入力されてｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される第１の出力信号を出力する第１の電圧制御発振器と、
    Ｉ信号が入力されてｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される第２の出力信号を出力する第２の電圧制御発振器と、
    　搬送波の角周波数をωｃ，Ｑ信号の大きさに基づいて変化する変調信号の角周波数をωｓとしたときに、
    Ｑ信号が入力されてｃｏｓ（（ωｃ＋ωｓ）＊ｔ）で表される第３の出力信号を出力する第３の電圧制御発振器と、
    Ｑ信号が入力されてｃｏｓ（（ωｃ－ωｓ）＊ｔ）で表される第４の出力信号を出力する第４の電圧制御発振器と、
    　入力された前記第１および第２の出力信号を加算して第５の出力信号を出力する請求項１又は２に記載の第１の加算器と、
    　入力された前記第３および第４の出力信号を加算して第６の出力信号を出力する請求項１又は２に記載の第２の加算器と、
    　入力された前記第５および第６の出力信号を加算して第７の出力信号を出力する請求項１又は２に記載の第３の加算器と、
    を含むことを特徴とする直交変調器。
  7. 　請求項１又は２に記載の加算器を含み、前記加算器によって複数の信号を加算することによって直交復調を行うことを特徴とする直交復調器。
  8. 　包絡線変動を有する入力信号を第１および第２の定包絡線信号に変換して出力する定包絡線信号生成回路と、
    　入力された前記第１の定包絡線信号を増幅して、第１の増幅信号を出力する第１の増幅器と、
    　入力された前記第２の定包絡線信号を増幅して、第２の増幅信号を出力する第２の増幅器と、
    　入力された前記第１および第２の増幅信号を加算して、増幅された包絡線変動を有する出力信号を出力する請求項１又は２に記載の加算器とを含むことを特徴とする電力増幅器。
  9. 　送信回路に請求項８に記載の電力増幅器を介してアンテナが接続されていることを特徴とする送信機。
  10. 　送信回路に請求項８に記載の電力増幅装置を介してアンテナが接続されており、該アンテナに受信回路が接続されていることを特徴とする無線通信機。
PCT/JP2009/068922 2008-11-05 2009-11-05 加算器並びにそれを用いた電力合成器、直交変調器、直交復調器、電力増幅器、送信機、及び無線通信機 WO2010053134A1 (ja)

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