WO2010044444A1 - 巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 - Google Patents

巡回型ａ／ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法 Download PDF

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Definitions

  • the present invention relates to a cyclic A / D converter, an image sensor device, and a method for generating a digital signal from an analog signal.
  • Patent Document 1 describes an A / D conversion array.
  • the A / D conversion circuit of the A / D conversion array includes two capacitors and an inverting amplifier.
  • the DA converter of the A / D converter circuit provides one of the three values (V RM , V RP , GND) to one capacitor.
  • Patent Document 2 describes a cyclic A / D converter.
  • the cyclic A / D converter includes two pairs of capacitors and an amplifier having a differential input and a differential output.
  • the DA conversion unit of the A / D converter provides one of three values (V RM , V RP , COMMON) to the pair of capacitors.
  • Patent Document 3 describes a high-accuracy cyclic A / D converter.
  • the A / D converter includes three capacitors and a differential input operational amplifier.
  • the DA converter of the A / D converter provides any one of three values (+ V R , ⁇ V R , GND) to a predetermined capacitor among the three.
  • Patent Document 4 describes a cyclic A / D converter.
  • the A / D converter includes two pairs of capacitors and an amplifier having a differential input and a differential output.
  • the DA converter of the A / D converter provides one of three values (+ V ref1 , ⁇ V ref2 , COMMON) to the pair of capacitors.
  • Patent Document 5 describes an N-bit A / D converter. This A / D converter includes two pairs of capacitors and an operational amplifier circuit.
  • the DA conversion circuit of the A / D converter provides one of three values (+ V R , ⁇ V R , GND) to the pair of capacitors.
  • Patent Document 6 describes an analog-digital converter. This analog-digital converter includes four capacitors and an operational amplifier circuit. The DA conversion circuit of the A / D converter provides one of three values (V REFP , V REFN , COMMON) to the pair of capacitors.
  • Patent Document 7 describes an A / D converter. This A / D converter includes two capacitors and an operational amplifier circuit. The DA conversion circuit of the A / D converter provides any one of three values (V RM , V RP , COMMON) to the pair of capacitors.
  • Each of the A / D converters of Patent Documents 1 to 7 uses a gain stage including a single operational amplifier circuit and a plurality of capacitors.
  • the gain stage circuit has either a single-ended configuration or a differential amplification configuration.
  • the differential amplification type gain stage requires twice as many capacitors as the single-ended type gain stage.
  • the cyclic operation of the single-ended gain stage requires the above three values (V RM , V RP , zero) reference voltage. This reference voltage is provided by the DA conversion circuit of the A / D converter.
  • the circuit area of the single-end type gain stage is smaller than the circuit area of the differential amplification type gain stage.
  • one of three reference voltages is provided to one end of a capacitor in the gain stage for D / A conversion.
  • these reference voltages are not generated accurately, an error occurs in the A / D conversion, and the linearity of the A / D conversion characteristic is impaired.
  • it is not easy to generate the reference voltage accurately.
  • a circuit using resistance voltage division is used to generate a reference voltage, the accuracy of the resistance ratio in the semiconductor integrated circuit is not high.
  • it is used for trimming of a resistance value. The use of trimming not only increases the area of the A / D converter but also requires adjustment of the trimming value of the A / D converter.
  • An object of the present invention is made in view of such circumstances, and an object of the present invention is to provide a cyclic A / D converter that can reduce the number of reference voltages for D / A conversion.
  • An object of the present invention is to provide an image sensor device including this cyclic A / D converter, and further to provide a method for generating a digital signal from an analog signal, which can reduce the number of reference voltages for D / A conversion. The purpose is to do.
  • the cyclic A / D converter includes (a) an input that receives an analog signal to be converted into a digital value, an output, and a single-ended operational amplifier circuit having a first input, a second input, and an output.
  • a gain stage (b) an A / D conversion circuit that generates a digital signal including a plurality of bits according to a signal from the output of the gain stage or the analog signal; and (c) first to second signals according to the digital signal.
  • a logic circuit that generates a control signal having a value of 3, and (d) a D / A conversion circuit that provides at least one of the first and second voltage signals to the gain stage in response to the control signal. .
  • the gain stage includes first to third capacitors.
  • a second input of the operational amplifier circuit receives a reference potential, and the gain stage generates an arithmetic value by the operational amplifier circuit and the first to third capacitors, and the arithmetic value is output to the first and second capacitors.
  • a storing operation is performed for storing in the capacitor, and the D / A conversion circuit has first and second outputs connected to the first and second capacitors, respectively.
  • the third capacitor is connected between the output of the operational amplifier circuit and the first input, and the first and second capacitors are connected between the D / A conversion circuit and the first input. Then, the calculated value is generated at the output of the gain stage.
  • the D / A conversion circuit provides either the first or second voltage signal to the first output and one of the first or second voltage signal to the second output. Including a switch circuit.
  • the first and second capacitors are connected to the first and second outputs of the D / A conversion circuit, respectively, and the switch of the D / A conversion circuit
  • the circuit can provide at least one of the first and second voltage signals to the first output and provide at least one of the first and second voltage signals to the second output. it can. Therefore, in the calculation operation, by switching the first and second voltage signals to one end of the first and second capacitors by using the switch circuit, the gain stage causes the three voltage signals from the D / A conversion circuit. Behaves as received.
  • the switch circuit supplies the first voltage signal to both the first and second capacitors in response to the first value of the control signal. And supplying first and second voltage signals to the first and second capacitors, respectively, in response to the second value of the control signal, and in response to the third value of the control signal.
  • the second voltage signal is supplied to both the first and second capacitors.
  • the first and second voltage signals of the D / A conversion circuit are provided to the first and second capacitors, respectively, the first and second voltage signals are the first and second voltage signals. Synthesized via the first and second capacitors.
  • the switch circuit includes a first switch connected between the first voltage signal source and the first output, and the second voltage signal.
  • a second switch connected between the source and the second output, and a third switch connected between the first output and the second output.
  • the D / A converter circuit turns on the first switch and the third switch in response to the first value of the control signal, thereby causing the first output and the second output, respectively.
  • the first voltage signal is supplied to the first capacitor and the second capacitor via the first and second capacitors.
  • the D / A conversion circuit turns on the first switch in response to the second value of the control signal, thereby causing the first capacitor to pass through the first output.
  • the second voltage signal is supplied to the second capacitor via the second output by turning on the second switch.
  • the D / A conversion circuit turns on the second switch and the third switch in response to the third value of the control signal, thereby causing the first output and the second output, respectively.
  • the second voltage signal is supplied to the first capacitor and the second capacitor through the first and second capacitors.
  • the first and second capacitors are used.
  • the third voltage value is synthesized from the voltage signal.
  • the third capacitor in the storing operation, is connected between the output of the operational amplifier circuit and the first input, and the first and second capacitors are operated and amplified. It can be connected between the output of the circuit and a reference potential. According to this cyclic A / D converter, signals for the next cyclic A / D conversion are stored in the first and second capacitors.
  • the gain stage can further perform an initial reset operation.
  • the first to third capacitors are connected between the first input of the operational amplifier circuit and the output of the operational amplifier circuit, and the first input of the operational amplifier circuit is connected to the operational amplifier circuit. Can be connected to the output.
  • the initial reset operation of the first to third capacitors can be performed using the operational amplifier circuit.
  • the gain stage in the initial storage operation, connects the first input of the operational amplifier circuit and the output of the operational amplifier circuit to each other and transmits the analog signal to the first to second analog signals. 3 capacitor.
  • an analog signal can be stored in the first to third capacitors as an initial storing operation.
  • This image sensor device includes (a) a cell array including an array of image sensor cells, and (b) a converter array connected to the cell array and including a plurality of cyclic A / D converters.
  • Each of the cyclic A / D converters is connected to the image sensor cell via a column line of the cell array, and each of the cyclic A / D converters is as described above.
  • each of the cyclic A / D converters uses a D / A conversion circuit that provides at least one of the first and second voltage signals to the gain stage. Therefore, the area of the image sensor device can be reduced.
  • the image sensor cell can generate the first signal indicating the reset level and the second signal indicating the signal level superimposed on the reset level.
  • the gain stage is connected to the output of the operational amplifier circuit and the first input, and the first and second capacitors are connected between the input of the gain stage and the first input of the operational amplifier circuit to reset the gain stage.
  • a level signal is received by the first and second capacitors.
  • the gain stage connects the third capacitor between the output of the operational amplifier circuit and the first input, and between the first input of the gain stage and the first input of the operational amplifier circuit.
  • the first and second capacitors receive a signal level signal connected to the capacitor.
  • the reset level by the reset operation can be canceled from the second signal using the gain stage.
  • the image sensor device can further include a noise cancellation circuit.
  • the image sensor cell includes a first signal including a first redundant bit example indicating a reset level and a second signal including a second redundant bit example indicating a signal level superimposed on the reset level.
  • the noise cancellation circuit can generate a first storage circuit that stores a first A / D conversion value of the signal at the reset level, and a second A / D conversion value of the signal at the signal level.
  • a second storage circuit to store, a difference between the first A / D conversion value and the second A / D conversion value is generated, and the reset level is subtracted from the second signal to generate reset noise.
  • an arithmetic circuit to be canceled According to this image sensor device, the reset level by the reset operation can be canceled from the second signal by using the digital signals of the first and second signals from the image sensor cell.
  • the arithmetic circuit converts the first redundant bit string (first signal) and the second redundant bit string (second signal) into non-redundant bit strings, respectively.
  • a second redundant-nonredundant counter circuit, a complement, and an adder, and a difference between an output value of the first redundant-nonredundant conversion circuit and an output value of the second redundant-nonredundant conversion circuit is a noise cancellation value Can be output as According to this image sensor device, the difference between the output value of the first redundant-nonredundant conversion circuit and the output value of the second redundant-nonredundant conversion circuit can be generated using a complementer and an adder.
  • An image sensor device is connected to a first reference voltage circuit that generates a first voltage signal, a second reference voltage circuit that generates a second voltage signal, and the first reference voltage circuit.
  • the first conductive line and a second conductive line connected to the second reference voltage circuit can be further provided.
  • the D / A conversion circuit in each cyclic A / D converter is connected to the first and second conductive lines. According to this image sensor device, two conductive lines are used instead of three to provide the first and second voltage signals to each cyclic A / D converter.
  • Yet another aspect of the present invention is a method for generating a digital signal from an analog signal using cyclic A / D conversion.
  • the method includes (a) storing an A signal having an analog value in first to third capacitors, and (b) representing a digital value of the A signal, and any one of the first to third values.
  • a D 0 signal having, after generating (c) D 0 signal, the first and with connecting third capacitor between the first input and output operational amplifier circuit of the operational amplifier circuit
  • the output of the operational amplifier circuit (D) storing the calculated values in the first and second capacitors and generating a Di signal having the first to third values and representing the digital value of the calculated value
  • the D / A signal is either the first or second voltage signal having an analog value corresponding to the D 0 signal or the D i signal.
  • the D 0 signal When the D 0 signal has the first value, the first voltage signal Is added to the other end of the first capacitor and the other end of the second capacitor, and when the D 0 signal is a second value, the second voltage signal is applied to the other end of the first capacitor and the second capacitor. It was added to the other end, when D 0 signal is the third value, the first and second voltage signals, respectively, are applied to the other ends of the first and second capacitors.
  • the D i signal When the D i signal has the first value, the first voltage signal is applied to the other end of the first capacitor and the other end of the second capacitor, and the D i signal has the second value.
  • the first and second voltage signals are respectively Added to the other ends of the first and second capacitors.
  • the second input of the operational amplifier circuit receives a reference potential.
  • an analog signal when performing cyclic A / D conversion, can be received using two voltage signals without using three voltage signals, and a digital signal representing the analog signal can be generated. .
  • a cyclic A / D converter that can reduce the number of reference voltages for D / A conversion is provided.
  • an image sensor device including the cyclic A / D converter is provided.
  • a method for generating a digital signal from an analog signal that can reduce the number of reference voltages for D / A conversion.
  • FIG. 1 is a diagram showing a circuit block of a cyclic A / D converter according to the present embodiment.
  • FIG. 2 is a diagram showing the relationship between the calculated value V OP and the digital value for each round.
  • FIG. 3 is a diagram showing clock timings in the cyclic A / D converter shown in FIG.
  • FIG. 4 is a diagram showing an operation of the cyclic A / D converter shown in FIG.
  • FIG. 5 is a diagram showing circuit connections for the initial reset operation.
  • FIG. 6 is a diagram illustrating a circuit block of the image sensor device.
  • FIG. 7 is a diagram illustrating pixels of the image sensor.
  • FIG. 8 is a block diagram showing an arithmetic circuit in the digital noise cancellation circuit.
  • FIG. 9 is a diagram showing a circuit block of a cyclic A / D converter according to the present embodiment.
  • FIG. 10 shows the main steps for analog CDS.
  • FIG. 1 is a diagram showing a circuit block of a cyclic A / D converter according to the present embodiment.
  • the cyclic A / D converter 11 includes a gain stage 15, an A / D conversion circuit 17, a logic circuit 19, and a D / A conversion circuit 21.
  • the gain stage 15 includes an input 15a for receiving the analog signal V IN to be converted to a digital value, and an output 15b to provide a calculation value V OP of each one cyclic.
  • the gain stage 15 includes a single-ended operational amplifier circuit 23 and first to third capacitors 25, 27, and 29.
  • the operational amplifier circuit 23 has a first input 23a, an output 23b, and a second input 23c.
  • the phase of the signal of the output 23b is inverted from the phase of the signal applied to the first input 23a.
  • the first and second inputs 23a and 23c are an inverting input terminal and a non-inverting input terminal, respectively, and the output 23b is a non-inverting output terminal.
  • a second input 23c of the operational amplifier circuit 23 is connected to a reference potential line L COM, also receives a reference voltage V COM.
  • the A / D conversion circuit 17 generates a digital signal D according to the signal V OP or the analog signal VIN from the output 23b of the gain stage 23.
  • the A / D conversion circuit 17 can include, for example, two comparators 17a and 17b.
  • the comparators 17a and 17b respectively compare the input analog signal with respective predetermined reference signals V RCH and V RCL and provide comparison result signals B0 and B1 as shown in FIG.
  • the reference signals V RCH and V RCL in the A / D conversion circuit 17 are provided by voltage sources 37a and 37b, respectively.
  • the digital signal D indicates an A / D conversion value for each round.
  • the digital signal D has, for example, 2 bits (B 0 , B 1 ), and each bit (B 0 , B 1 ) can take “1” or “0”.
  • the logic circuit 19 generates a control signal V CONT (for example, ⁇ DH , ⁇ DL , ⁇ DS ) corresponding to the digital signal D.
  • V CONT for example, ⁇ DH , ⁇ DL , ⁇ DS
  • the A / D conversion circuit 17 uses, for example, one comparator in a time division manner to compare the operation value VOP with the reference signal and to provide signals B0 and B1 indicating the comparison result. it can.
  • the gain stage 15 can include arithmetic operations and storage operations.
  • the calculation value V OP is generated by the calculation amplifier circuit 23 and the first to third capacitors 25, 27, and 29.
  • the calculated value V OP is stored in the first and second capacitors 25 and 27.
  • the first and second capacitors 25 and 27 are connected to the first and second outputs 21a and 21b of the D / A conversion circuit, respectively.
  • the switch circuit 31 of the D / A conversion circuit 21 can provide at least one of the voltage signals V DA1 and V DA2 to the first output 21a in response to the control signal V CONT , and the voltage signal V DA1 , At least one of V DA2 can be provided to the second output 21b. Therefore, in the calculation operation, the gain stage 15 is switched from the D / A conversion circuit 21 to three types by applying the voltage signals V DA1 and V DA2 to one end of the capacitors 25 and 27 by using the switch circuit 31. Operates like receiving a voltage signal.
  • FIG. 2 is a diagram showing conversion characteristics between the calculated value V OP and the digital value for each round.
  • V OP range D 0, V RCL > V OP ,
  • D 1, V RCH ⁇ V OP ⁇ V RCL ,
  • D 2, V OP > V RCH , (1) It becomes.
  • the A / D conversion circuit 17 compares the calculated value VOP from the gain stage 15 with two predetermined reference signals to generate a ternary redundant digital signal.
  • the D / A conversion circuit 21 provides at least one of the first and second voltage signals V RH and V RL to the gain stage 15 in response to the control signal V CONT .
  • the D / A conversion circuit 21 includes first and second outputs 21 a and 21 b and a switch circuit 31.
  • the switch circuit 31 provides either the first or second voltage signal V RH or V RL to the first output 21 a and the first and second voltages to the second output 21 b.
  • One of the two voltage signals V RH and V RL is provided.
  • the voltage signals V RH and V RL are provided by the first and second voltage sources 33 and 35.
  • the first voltage source 33 provides a voltage VRH .
  • the second voltage source 35 provides the voltage VRL .
  • the output 33 a of the first voltage source 33 is connected to the output 21 a through the switch 31 a in the switch circuit 31 and is connected to the output 21 b through the switches 31 a and 31 c in the switch circuit 31.
  • the output 35 a of the second voltage source 35 is connected to the output 21 a via the switches 31 b and 31 c in the switch circuit 31 and is connected to the output 21 b via the switch 31 b in the switch circuit 31.
  • the first and second outputs 21a and 21b of the D / A conversion circuit 21 are connected to one ends 25a and 27a of the first and second capacitors 25 and 27, respectively. Since the opening and closing of the switches 31a to 31c are controlled by control signals ⁇ DH , ⁇ DS , ⁇ DL from the logic circuit 17, the values of the digital signals B 1, B 0 are the control signals ⁇ DH , ⁇ DS , ⁇ DL, respectively. Determine which of these will be active.
  • the D / A conversion circuit 21 provides a value as shown in FIG.
  • condition D 0 is satisfied,
  • the gain stage 15 includes a plurality of switches for connecting the capacitors 25, 27 and 29 and the operational amplifier circuit 23. Although these switches are shown in FIG. 1, the arrangement of the switches 43, 47, 49, 51, 53, 55 is an example. These switches 43, 47, 49, 51, 53, 55 are controlled by the clock generator 41.
  • FIG. 3 is a diagram showing clock timings in the cyclic A / D converter shown in FIG.
  • FIG. 4 explains the operation of the cyclic A / D converter shown in FIG.
  • Capacitors 25, 27 and 29 have capacitances C 1a , C 1b and C 2 , respectively.
  • step S101 (and S201) in FIG. 4A an initial storage operation is performed.
  • the analog signal VIN is stored in the capacitors 25, 27, and 29. Capacitors 25, 27 and 29 are connected in parallel to each other for storage. Further, the initial analog signal VIN is provided to the A / D conversion circuit 17.
  • the cyclic A / D converter 11 includes first switch means for storing the analog signal VIN in the capacitors 25, 27, and 29. The first analog signal VIN is supplied to the A / D conversion circuit 17 by the first switch means.
  • the A / D conversion circuit 17 generates a digital signal D1 (1) (D2 (1)).
  • the signal D1 (1) is provided to the logic circuit 19, and the logic circuit 19 generates a control signal V CONT that controls the D / A conversion circuit 21.
  • the terminal 25a of the capacitor 25 is connected to the input 15a via the switch 43, and the terminal 27a of the capacitor 27 is connected to the input 15a via the switches 31c, 43.
  • the terminal 29a of the capacitor 29 is connected to the input 15a via the switches 43 and 51, and the reference potential is supplied to the terminals 25b and 27b of the capacitors 25 and 27 via the switches 49 and 53.
  • a reference potential is supplied to 29b via a switch 53.
  • the terminal 29a and the output 23b of the capacitor 29 are separated by the switch 55, and the output 23b is separated from the input 15a by the switch 55.
  • the A / D conversion circuit 17 receives the original analog signal VIN and generates a digital signal D (1) in response to the clock ⁇ c.
  • the terminal 25a of the capacitor 25 and the terminal 27a of the capacitor 27 are connected via the switch 31c, a separate switch can be provided for this connection.
  • signals ( ⁇ DH , ⁇ DL , ⁇ DS ) indicate waveforms for controlling the D / A conversion circuit 21 for the sake of simplicity.
  • the signal ( ⁇ DS ) includes a signal waveform for connection between the terminal 25a of the capacitor 25 and the terminal 27a of the capacitor 27, in addition to the signal waveform of the control.
  • step S102 (and S202) of FIG. 4B and FIG. 4C a calculation operation is performed.
  • the gain stage 15 generates the arithmetic value V OP by the operational amplifier circuit 23 and the capacitors 25, 27, and 29.
  • the capacitor 29 is connected between the output 15b and the input 15a of the operational amplifier circuit 15, and the capacitors 25 and 27 are connected between the D / A conversion circuit 21 and the input 23a.
  • the cyclic A / D converter 11 includes a second switch means for an arithmetic operation.
  • the D / A conversion circuit 21 provides the voltage signal V DA1 and / or V DA2 to the gain stage 15.
  • V OP (1 + C 1 / C 2 ) ⁇ V IN ⁇ V R (3)
  • C 1 C 1a + C 1b (4) It is.
  • the deviation of the absolute values of the reference voltages V RH and V RL does not affect the linearity of the A / D conversion characteristics, and only the accuracy of generating the midpoint voltage affects the linearity.
  • the capacitance ratio accuracy of the capacitor defines this midpoint voltage.
  • the specific accuracy of the capacitance is much higher than the specific accuracy of the resistor, and a highly accurate A / D converter 11 can be provided.
  • step S103 (and S203) of FIG. 4D a storing operation is performed.
  • the calculated value V OP on the output 23 b of the operational amplifier circuit 23 is stored in the first and second capacitors 25 and 27.
  • Capacitors 25 and 27 are connected in parallel to each other for storage.
  • Cyclic A / D converter 11 includes third switch means for storing operation value VOP . Further, the operation value V OP is provided to the A / D conversion circuit 17 as an analog signal by the third switch means.
  • the terminal 25a of the capacitor 25 is connected to the output 23b via the switches 51 and 55, and the terminal 27a of the capacitor 27 is output via the switches 31c, 51 and 55.
  • the reference potential is supplied to the terminals 25 b and 27 b of the capacitors 25 and 27 through the switch 47.
  • the terminals 25a and 27a of the capacitors 25 and 27 are separated from the input 15a by the switch 43, and the terminals 25b and 27b of the capacitors 25 and 27 are separated from the input 23a by the switch 49.
  • the input 23a of the operational amplifier circuit 23 becomes the reference potential VCOM .
  • the operation value V OP is provided to the A / D conversion circuit 17 by the third switch means (in this embodiment, the switch 55).
  • step S104 (S204) of FIG. 4E steps S102 (S202) and S103 (S203) are repeated to generate digital signals D1 (2) to D1 (N) and D2 (2) to D2 (N). To do. This repetition is performed until an A / D conversion result having a predetermined number of bits is obtained. For example, if N cycles are performed, a resolution corresponding to approximately N + 1 bits can be obtained.
  • step S105 an initial reset operation is performed in step S105 (and S205) in FIG.
  • both ends of the capacitors 25, 27, and 29 are connected.
  • a reference potential V COM is applied to both ends of the capacitors 25, 27, and 29 for later operation.
  • the gain stage 15 connects the capacitors 25, 27, and 29 between the input 23a and the output 23b of the operational amplifier circuit 23, and connects the input 23a of the operational amplifier circuit 23 to the output 23b.
  • a reference potential VCOM is generated at the output 23c of the operational amplifier circuit 23.
  • V RCH and V RCL are given by, for example, equations (8) and (9).
  • V RCH (3 ⁇ V RH + 5 ⁇ V RL ) / 8
  • V RCL (5 ⁇ V RH + 3 ⁇ V RL ) / 8 (9)
  • the conversion characteristics per cycle represented by the equations (1), (2), (8), and (9) are shown in FIG.
  • FIG. 6 is a diagram illustrating a circuit block of the image sensor device.
  • a vertical shift register 3 is connected to a row of a cell array 2 including an array of image sensor cells 2a, and an A / D converter array 4 is connected to a column of the cell array 2.
  • the A / D converter array 4 includes a plurality of A / D converters arranged in an array.
  • An A / D converter 11 can be used as each A / D converter.
  • Each of the A / D converters 11 is connected to the image sensor cell 2 a via the column line 8.
  • a bias circuit 9 is connected to the column line 8, and the bias circuit 9 includes a current source transistor 9 a and a current source I bias provided in each column line 8.
  • the A / D conversion values (D1 (1) to D1 (N)) of the signal S1 at the reset level and the A / D conversion values (D2) of the signal S2 at the signal level. (1) to D2 (N)) are generated.
  • each cyclic A / D converter 11 uses a D / A conversion circuit 21 for the gain stage 15. Therefore, the area of the image sensor device 1 can be reduced.
  • the output of the A / D converter array 4 is converted into an M-bit digital code corresponding to the signal from the pixel 2a by the redundant expression-non-redundant expression conversion circuit 7.
  • the image sensor device 1 includes a reference voltage circuit 33 for generating a RH voltage signal V, a reference voltage circuit 35 for generating a voltage signal V RL, a first conductive line 10a connected to the reference voltage circuit 33, the reference voltage And a conductive line 10b connected to the circuit 35.
  • the conductive lines 10a and 10b extend in a direction crossing the direction in which the column line 8 extends.
  • the D / A conversion circuit 21 in each cyclic A / D converter 11 is connected to the conductive lines 10a and 10b. According to this image sensor device, in order to provide the reference voltage signals V RH and V RL to the cyclic A / D converter 11, two conductive lines 10 a and 10 b are used instead of three.
  • FIG. 7 is a diagram illustrating pixels of the image sensor.
  • the pixel 2a has, for example, a CMOS image sensor cell structure.
  • the photodiode DF receives light L for one pixel related to the image.
  • the gate of the selection transistor M S is connected to the row select line S extending in the row direction.
  • the gate of the reset transistor M R is connected to the reset line R.
  • the gate of the transfer transistor M T is connected to the transfer selection line extending in the row direction.
  • One end of the photodiode DF is connected to the floating diffusion layer FD via the transfer transistor M T.
  • Floating diffusion layer FD is connected to a reset potential line Reset via the reset transistor M R, is connected to the gate of the transistor M A.
  • One current terminal (for example, drain) of the transistor M A is connected to the column line 8 via the selection transistor M S.
  • Transistor M A is provided in the column line through the selection transistor M S a potential corresponding to the charge amount of the floating
  • the noise canceling operation is performed as follows. First, to provide a reset control signal R to the reset transistor M R, it resets the floating diffusion layer FD. Through the amplification transistor M A, read out the reset level. Then, a charge transfer control signal TX is supplied to the transfer transistor M T, is transferred from the photodiode DF photoinduced signal charges to the floating diffusion layer. Thereafter, through the transistor M A, reading the signal level. As described above, the pixel 2a can generate the signal S1 indicating the reset level and the signal S2 indicating the signal level superimposed on the reset level.
  • the difference between the reset level and the signal level is obtained by the digital noise cancellation circuit 5.
  • noises such as fixed pattern noise due to variations in the transistor characteristics of the pixel 2a and reset noise generated when the floating diffusion layer is reset are canceled.
  • a noise cancellation circuit 5 is connected to the A / D converter array 4, and an output of the A / D converter array 4 is provided to the noise cancellation circuit 5.
  • An A / D conversion value corresponding to the signal from the pixel 2 a is stored in the noise cancellation circuit 5.
  • the noise cancellation circuit 5 provides the digital signal D OUT to the output of the image sensor 1.
  • Digital noise cancellation is performed by obtaining a difference between a bit string indicating the signal S1 indicating the reset level and a bit string indicating the signal S2 indicating the signal level superimposed on the reset level.
  • the noise cancellation circuit 5 includes a first storage circuit 61, a second storage circuit 63, and an arithmetic circuit 65.
  • the first storage circuit 61 stores A / D conversion values (D1 (1) to D1 (N)) generated according to the timing chart of FIG.
  • the second storage circuit 63 stores A / D conversion values (D2 (1) to D2 (N)) generated according to the timing chart of FIG.
  • the arithmetic circuit 65 calculates the difference between the bit strings stored in the two storage circuits 61 and 63, thereby generating the output V OUT from which digital noise has been canceled.
  • D (1) is It is the most significant bit
  • D (N) is the least significant bit
  • each output value D (i ⁇ 1) (B0 (i ⁇ 1), B1 (i ⁇ 1)) is expressed.
  • a bit string for each digit is generated from the sequence of A / D conversion output values.
  • the B0 bit string is expressed as (B0 (1), B0 (2),..., B0 (N)), and the B1 bit string is (B1 (0), B1 (2),..., B1 (N)). It is expressed.
  • Conversion from a redundant code to a non-redundant code is performed as follows.
  • D, B1, B0 for ternary redundant code D 0, 0, 0 1, 0, 1 2, 1, 1
  • the non-redundant code is an N + 1 digit binary number obtained by adding an N digit B0 bit string to an N digit B1 bit string.
  • Represented by The above addition is performed by an adder.
  • one of these non-redundant codes is converted into a complement expression, and subtraction is performed by an adder. Thereby, noise cancellation is performed.
  • FIG. 8 is a block diagram showing an arithmetic circuit in the digital noise cancellation circuit.
  • the redundant bit string at the reset level from the A / D converter array 4 is stored in the storage circuit 73.
  • the storage circuit 73 includes a B0 bit string storage circuit 73a and a B1 bit string storage circuit 73b.
  • the storage circuit 73 is connected to the redundant-nonredundant conversion circuit 77.
  • the adder 77a of the redundant-nonredundant conversion circuit 77 converts the digital value of the N-bit redundant expression into the digital value D N + 1 (R) of the N + 1-bit nonredundant expression.
  • the redundant bit string of the signal level from the A / D converter array 4 is stored in the storage circuit 75.
  • the storage circuit 75 includes a B0 bit string storage circuit 75a and a B1 bit string storage circuit 75b.
  • the storage circuit 75 is connected to the redundant-nonredundant conversion circuit 79.
  • the adder 79a of the redundant-nonredundant conversion circuit 79 converts the digital value of the N-bit redundant expression into the digital value D N + 1 (S) of the N + 1-bit nonredundant expression.
  • the redundant-nonredundant conversion circuit 79 is connected to a complementer 81, and the complementer 81 generates a nonredundant complement representation digital value (N + 1 bit nonredundant complement representation digital value) D N + 1 (S).
  • the adder 83 adds the digital value D N + 1 (R) and the digital value D N + 1 (S) to generate a digital value V OUT whose noise has been canceled.
  • the reset level noise due to the reset operation is generated from the charge indicating the reset noise and the charge indicating the received light amount. Cancel from the signal.
  • redundant-non-redundant conversion circuits 77 and 79 can be included in the storage circuits 61 and 63 shown in FIG. 6, respectively.
  • Redundant-nonredundant conversion circuits 77 and 79 may include storage circuits 77b and 79b for storing digital values of N + 1 bit nonredundant expressions, respectively.
  • the storage circuit 63 can include a complement 81.
  • the arithmetic circuit 65 can include an adder 83. According to this configuration, a digital value of non-redundant expression is generated in a circuit provided for each column, and the arithmetic circuit 65 is shared by all columns.
  • the redundant-nonredundant conversion circuits 77 and 79 and the complementer 81 can be included in the arithmetic circuit 65 shown in FIG.
  • the arithmetic circuit 65 receives the digital values of two N-bit redundant representations respectively shown in the signals S1 and S2, performs a redundant-nonredundant conversion on these, and generates a difference value. According to this configuration, the redundant-nonredundant conversion circuit and the differentiator are shared for all the columns.
  • the difference between the reset level and the signal level can be canceled during A / D conversion.
  • This cancels noise such as fixed pattern noise due to variations in the transistor characteristics of the pixel 2a and reset noise generated when the floating diffusion layer is reset.
  • FIG. 9 is a diagram showing a circuit block of the cyclic A / D converter according to the present embodiment.
  • the cyclic A / D converter 11 a includes a gain stage 15, an A / D conversion circuit 17, a logic circuit 19, and a D / A conversion circuit 21.
  • the gain stage 15 includes an input 15a for receiving the analog signal V IN to be converted to a digital value, and an output 15b to provide a calculation value V OP of each one cyclic.
  • the gain stage 15 includes a single-ended operational amplifier circuit 23 and first to third capacitors 25, 27, and 29.
  • FIG. 10 is a diagram illustrating the main steps for analog correlated double sampling (CDS).
  • CDS analog correlated double sampling
  • the terminals 25a and 27a of the capacitors 25 and 27 are connected to the input 15a, and a reference potential is supplied to the terminals 25b and 27b of the capacitors 25 and 27.
  • the reference potential V COM is generated at the output 23 c of the operational amplifier circuit 23.
  • the capacitors 25 and 27 receive the signal S1 indicating the reset level.
  • Capacitors 25 and 27 are connected in parallel to each other for storage.
  • the capacitors 25 and 27 receive the signal S2 indicating the signal level.
  • the cyclic A / D converter 11a stores the signal S2 in the capacitors 25 and 27 and generates a difference between the signal S1 and the signal S2.
  • the difference value is stored in the capacitors 25, 27, and 29 for subsequent cyclic operations.
  • the cyclic A / D converter 11a includes sixth switch means for generating a difference between the signal S1 and the signal S2.
  • capacitors 25 and 27 connected in parallel are connected between the input 15a and the input 23a of the operational amplifier circuit 23, and the capacitor 29 is connected to the input 23a and the output of the operational amplifier circuit 23. 23b.
  • the gain stage 15 connects the input 23 a and the output 23 c of the operational amplifier circuit 23 to each other, the operational value V OP is generated at the output 23 c of the operational amplifier circuit 23.
  • the gain stage 15 is used to A / D convert a signal that cancels the reset level due to the reset operation. This A / D conversion is performed by the steps shown in FIGS. 4B to 4D.

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Abstract

Ｄ／Ａ変換のための参照電圧の数を低減できる巡回型Ａ／Ｄ変換器を提供する。巡回型Ａ／Ｄ変換器１１は、ゲインステージ１５、Ａ／Ｄ変換回路１７、論理回路１９、及びＤ／Ａ変換回路２１を備える。ゲインステージ１５の演算動作では、演算増幅回路２３及びキャパシタ２５、２７、２９を用い演算値ＶＯＰを生成する。ゲインステージ１５は、２種の電圧信号ＶＤＡ１、ＶＤＡ２をスイッチ回路３１でキャパシタ２５、２７に切り換えにより、Ｄ／Ａ変換回路２１から３種の電圧信号を受けたように動作する。つまり、Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ０、Ｂ１）の値（Ｄ＝２）に応答してキャパシタ２５、２７に電圧信号ＶＲＨを提供し、信号（Ｂ０、Ｂ１）の値（Ｄ＝１）に応答してキャパシタ２５、２７にそれぞれ電圧信号ＶＲＨ及びＶＲＬを提供し、信号（Ｂ０、Ｂ１）の値（Ｄ＝０）に応答してキャパシタ２５、２７に電圧信号ＶＲＬを提供する。

Description

巡回型Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法
　本発明は、巡回型Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法に関する。
　特許文献１には、Ａ／Ｄ変換アレイが記載されている。Ａ／Ｄ変換アレイのＡ／Ｄ変換回路は、２つのキャパシタと反転増幅器とを含む。Ａ／Ｄ変換回路のＤＡ変換部は、３値（ＶＲＭ、ＶＲＰ、ＧＮＤ）のいずれかを一方のキャパシタに提供する。
　特許文献２には、巡回型Ａ／Ｄ変換器が記載されている。この巡回型Ａ／Ｄ変換器は、２対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（ＶＲＭ、ＶＲＰ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
　特許文献３には、高精度巡回型Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、３つのキャパシタと、差動入力オペアンプとを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（＋ＶＲ、－ＶＲ、ＧＮＤ）のいずれかを３つのうちの所定のキャパシタに提供する。
　特許文献４には、巡回型Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。Ａ／Ｄ変換器のＤＡ変換部は、３値（＋Ｖｒｅｆ１、－Ｖｒｅｆ２、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
　特許文献５には、ＮビットＡ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２対のキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（＋ＶＲ、－ＶＲ、ＧＮＤ）のいずれかを一対のキャパシタに提供する。
　特許文献６には、アナログディジタル変換器が記載されている。このアナログディジタル変換器は、４つのキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（ＶＲＥＦＰ、ＶＲＥＦＮ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
　特許文献７には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、２つのキャパシタと、演算増幅回路とを含む。Ａ／Ｄ変換器のＤＡ変換回路は、３値（ＶＲＭ、ＶＲＰ、ＣＯＭＭＯＮ）のいずれかを一対のキャパシタに提供する。
特開２００５－１３６５４０号公報 特開２００７－１０４５３１号公報 特開２００７－２０８８１５号公報 特開２００８－１４１３９７号公報 特開２００８－１４１３９９号公報 特開２００８－１４１３９６号公報 特開２００７－１０４６５５号公報
　特許文献１～７のＡ／Ｄ変換器のいずれも、単一の演算増幅回路と複数のキャパシタとを含むゲインステージを用いる。ゲインステージの回路は、シングルエンド及び差動増幅のいずれかの構成を有する。差動増幅型のゲインステージは、シングルエンド型のゲインステージの２倍の数のキャパシタを必要とする。一方、シングルエンド型のゲインステージの巡回動作は上記３値（ＶＲＭ、ＶＲＰ、ゼロ）の参照電圧を必要とする。この参照電圧は、Ａ／Ｄ変換器のＤＡ変換回路によって提供される。
　シングルエンド型のゲインステージと差動増幅型のゲインステージとにおけるキャパシタ数に上記の違いがあるので、シングルエンド型のゲインステージの回路面積は差動増幅型のゲインステージの回路面積よりも小さい。ところが、シングルエンド型のゲインステージでは、Ｄ／Ａ変換のために、３値の参照電圧のいずれかをゲインステージ内のキャパシタの一端に提供する。これらの参照電圧が正確に生成されないとき、Ａ／Ｄ変換に誤差が生じて、Ａ／Ｄ変換特性の線形性を損なう。しかしながら、参照電圧を正確に生成することは容易ではない。半導体集積回路では、抵抗分圧を用いた回路を参照電圧の生成に用いるけれども、半導体集積回路における抵抗比の精度は高くない。正確な分圧により高精度の参照電圧を生成するためには、抵抗値のトリミングに用いる。このトリミングの使用は、Ａ／Ｄ変換器の面積を増加させるだけでなく、Ａ／Ｄ変換器のトリミング値を調整することも必要となる。
　本発明の目的は、このような事情を鑑みて為されたものであり、Ｄ／Ａ変換のための参照電圧の数を低減できる巡回型Ａ／Ｄ変換器を提供することを目的とし、また、この巡回型Ａ／Ｄ変換器を含むイメージセンサデバイスを提供することを目的とし、さらに、Ｄ／Ａ変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する方法を提供することを目的とする。
　本発明の一側面は、巡回型Ａ／Ｄ変換器である。この巡回型Ａ／Ｄ変換器は、（ａ）ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、（ｂ）ゲインステージの出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、（ｃ）ディジタル信号に応じて第１～第３の値を有する制御信号を生成する論理回路と、（ｄ）制御信号に応答してゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路とを備える。ゲインステージは、第１～第３のキャパシタを含む。演算増幅回路の第２の入力は、基準電位を受け、ゲインステージは、演算増幅回路及び第１～第３のキャパシタにより演算値を生成する演算動作と、該演算値を第１及び第２のキャパシタに格納する格納動作を行い、Ｄ／Ａ変換回路は、第１及び第２のキャパシタにそれぞれ接続された第１及び第２の出力を有する。演算動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタがＤ／Ａ変換回路と第１の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される。Ｄ／Ａ変換回路は、制御信号に応答して、第１の出力に第１及び第２の電圧信号のいずれかを提供すると共に第２の出力に第１及び第２の電圧信号のいずれかを提供するためのスイッチ回路を含む。
　この巡回型Ａ／Ｄ変換器によれば、第１及び第２のキャパシタは、それぞれ、Ｄ／Ａ変換回路の第１及び第２の出力に接続されており、またＤ／Ａ変換回路のスイッチ回路は、制御信号に応答して、第１及び第２の電圧信号の少なくともいずれかを第１の出力に提供できると共に第１及び第２の電圧信号の少なくともいずれかを第２の出力に提供できる。これ故に、演算動作において、スイッチ回路を用いて第１及び第２の電圧信号を第１及び第２のキャパシタの一端に切り換えることによって、ゲインステージは、Ｄ／Ａ変換回路から３種の電圧信号を受けたように動作する。
　本発明に係る巡回型Ａ／Ｄ変換器では、前記スイッチ回路は、前記制御信号の前記第１の値に応答して前記第１及び第２のキャパシタの両方に前記第１の電圧信号を供給し、前記制御信号の前記第２の値に応答して前記第１及び第２のキャパシタにそれぞれ第１及び第２の電圧信号を供給し、前記制御信号の前記第３の値に応答して前記第１及び第２のキャパシタの両方に前記第２の電圧信号を供給する。
　この巡回型Ａ／Ｄ変換器によれば、第１及び第２のキャパシタにそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、第１及び第２の電圧信号が第１及び第２のキャパシタを介して合成される。
　本発明に係る巡回型Ａ／Ｄ変換器では、前記スイッチ回路は、前記第１の電圧信号源と前記第１の出力との間に接続された第1のスイッチと、前記第２の電圧信号源と前記第２の出力との間に接続された第２のスイッチと、並びに前記第１の出力と前記第２の出力との間に接続された第３のスイッチとから構成される。前記Ｄ／Ａ変換回路は、前記制御信号の前記第１の値に応答して、前記第１のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第１の電圧信号を供給する。前記Ｄ／Ａ変換回路は、前記制御信号の前記第２の値に応答して、前記第１のスイッチをオンすることにより、前記第１の出力を介して前記第１のキャパシタに前記第１の電圧信号を供給すると共に、前記第２のスイッチをオンすることにより、前記第２の出力を介して前記第２のキャパシタに前記第２の電圧信号を供給する。前記Ｄ／Ａ変換回路は、前記制御信号の前記第３の値に応答して、前記第２のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第２の電圧信号を供給する。
　この巡回型Ａ／Ｄ変換器によれば、第１～第３のスイッチを用いて第１及び第２の電圧信号を切り替えて第１及び第２のキャパシタに提供するとき、第１及び第２の電圧信号から第３の電圧値が合成される。
　本発明に係る巡回型Ａ／Ｄ変換器では、格納動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタが演算増幅回路の出力と基準電位との間に接続されることができる。この巡回型Ａ／Ｄ変換器によれば、次の巡回Ａ／Ｄ変換のための信号が第１及び第２のキャパシタに格納される。
　本発明に係る巡回型Ａ／Ｄ変換器では、ゲインステージは、さらに、初期リセット動作を行うことができる。初期リセット動作では、第１～第３のキャパシタは、演算増幅回路の第１の入力と演算増幅回路の出力との間に接続されると共に、演算増幅回路の第１の入力が演算増幅回路の出力に接続されることができる。この巡回型Ａ／Ｄ変換器によれば、第１～第３のキャパシタの初期リセット動作を、演算増幅回路を用いて行うことができる。
　本発明に係る巡回型Ａ／Ｄ変換器では、ゲインステージは、初期格納動作において、演算増幅回路の第１の入力と演算増幅回路の出力とを互いに接続すると共に、アナログ信号を第１～第３のキャパシタに受ける。この巡回型Ａ／Ｄ変換器によれば、初期の格納動作として、アナログ信号を第１～第３のキャパシタに格納することができる。
　本発明の別の側面は、イメージセンサデバイスである。このイメージセンサデバイスは、（ａ）イメージセンサセルのアレイを含むセルアレイと、（ｂ）セルアレイに接続されており複数の巡回型Ａ／Ｄ変換器を含む変換器アレイとを備える。巡回型Ａ／Ｄ変換器の各々はセルアレイのカラム線を介してイメージセンサセルに接続されており、巡回型Ａ／Ｄ変換器の各々は上記に記載されたものである。このイメージセンサデバイスによれば、巡回型Ａ／Ｄ変換器の各々は、ゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路を用いる。これ故に、イメージセンサデバイスの面積を小さくできる。
　本発明に係るイメージセンサデバイスでは、イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。ゲインステージは、演算増幅回路の出力と第１の入力と互いに接続すると共に、ゲインステージの入力と演算増幅回路の第１の入力との間に第１及び第２のキャパシタを接続して、リセットレベルの信号を第１及び第２のキャパシタに受ける。ゲインステージは、第３のキャパシタを演算増幅回路の出力と第１の入力との間に接続すると共に、ゲインステージの入力と演算増幅回路の第１の入力との間に第１及び第２のキャパシタに接続して、信号レベルの信号を第１及び第２のキャパシタに受ける。
　このイメージセンサデバイスによれば、ゲインステージを用いて、リセット動作によるリセットレベルを第２の信号からキャンセルできる。
　本発明に係るイメージセンサデバイスでは、ノイズキャンセル回路を更に備えることができる。前記イメージセンサセルは、リセットレベルを示す、第１の冗長ビット例からなる第１の信号と該リセットレベルに重畳された信号レベルを示す、第２の冗長ビット例からなる第２の信号とを生成可能であり、前記ノイズキャンセル回路は、前記リセットレベルの信号の第１のＡ／Ｄ変換値を格納する第１の記憶回路と、前記信号レベルの信号の第２のＡ／Ｄ変換値を格納する第２の記憶回路と、前記第１のＡ／Ｄ変換値と前記第２のＡ／Ｄ変換値との差を生成して前記第２の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む。このイメージセンサデバイスによれば、イメージセンサセルからの第１及び第２の信号のディジタル信号を利用して、リセット動作によるリセットレベルを第２の信号からキャンセルできる。
　本発明に係るイメージセンサデバイスでは、前記演算回路は、前記第１の冗長ビット列（第１の信号）及び前記第２の冗長ビット列（第２の信号）を非冗長ビット列にそれぞれ変換する第１及び第２冗長－非冗長反感回路、補数器、並びに加算器を含み、前記第１冗長－非冗長変換回路の出力値と前記第２冗長－非冗長変換回路の出力値との差分をノイズキャンセル値として出力することができる。このイメージセンサデバイスによれば、補数器及び加算器を用いて、第１冗長－非冗長変換回路の出力値と第２冗長－非冗長変換回路の出力値との差分を生成できる。
　本発明に係るイメージセンサデバイスは、第１の電圧信号を発生する第１の基準電圧回路と、第２の電圧信号を発生する第２の基準電圧回路と、第１の基準電圧回路に接続された第１の導電線と、第２の基準電圧回路に接続された第２の導電線とを更に備えることができる。各巡回型Ａ／Ｄ変換器内のＤ／Ａ変換回路は、第１及び第２の導電線に接続されている。このイメージセンサデバイスによれば、第１及び第２の電圧信号を各巡回型Ａ／Ｄ変換器に提供するために、３本ではなく２本の導電線を用いる。
　本発明の更なる別の側面は、巡回型Ａ／Ｄ変換を用いてアナログ信号からディジタル信号を生成する方法である。該方法は、（ａ）第１～第３のキャパシタにアナログ値を有するＡ信号を格納するステップと、（ｂ）Ａ信号のディジタル値を表しており第１～第３の値のいずれかを有するＤ０信号を生成するステップと、（ｃ）Ｄ０信号を生成した後に、第３のキャパシタを演算増幅回路の出力と演算増幅回路の第１の入力との間に接続すると共に第１及び第２のキャパシタの一端を演算増幅回路の第１の入力に接続して、第１のキャパシタの他端及び第２のキャパシタの他端にＤ／Ａ信号を加えることにより、演算増幅回路の出力に演算値を生成するステップと、（ｄ）第１及び第２のキャパシタに演算値を格納すると共に、演算値のディジタル値を表しており第１～第３の値を有するＤｉ信号を生成するステップと、（ｅ）ステップ（ｃ）及び（ｄ）を繰り返して、ディジタル信号を生成するステップとを備える。Ｄ／Ａ信号は、Ｄ０信号又はＤｉ信号に応じたアナログ値の第１及び第２の電圧信号のいずれかであり、Ｄ０信号が第１の値であるとき、第１の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ０信号が第２の値であるとき、第２の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄ０信号が第３の値であるとき、第１及び第２の電圧信号が、それぞれ、第１及び第２のキャパシタの他端に加えられる。また、Ｄｉ信号が第１の値であるとき、第１の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄｉ信号が第２の値であるとき、第２の電圧信号が第１のキャパシタの他端及び第２のキャパシタの他端に加えられ、Ｄｉ信号が第３の値であるとき、第１及び第２の電圧信号が、それぞれ、第１及び第２のキャパシタの他端に加えられる。演算増幅回路の第２の入力は基準電位を受ける。
　この方法によれば、巡回型Ａ／Ｄ変換を行うに際して、３種の電圧信号を用いることなく２種の電圧信号を用いて、アナログ信号を受けると共に、このアナログ信号を表すディジタル信号を生成できる。
　本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
　本発明の一側面によれば、Ｄ／Ａ変換のための参照電圧の数を低減できる巡回型Ａ／Ｄ変換器が提供される。また、本発明の別の側面によれば、この巡回型Ａ／Ｄ変換器を含むイメージセンサデバイスが提供される。さらに、本発明の更なる別の側面によれば、Ｄ／Ａ変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する
方法が提供される。
図１は本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。 図２は、演算値ＶＯＰと一巡回毎のディジタル値との関係を示す図面である。 図３は、図１に示された巡回型Ａ／Ｄ変換器におけるクロックタイミングを示す図面である。 図４は、図１に示された巡回型Ａ／Ｄ変換器の動作を示す図面である。 図５は、初期リセット動作のための回路接続を示す図面である。 図６は、イメージセンサデバイスの回路ブロックを示す図面である。 図７は、イメージセンサの画素を示す図面である。 図８は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。 図９は本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。 図１０は、アナログＣＤＳのための主要なステップを示す図面である。
　本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明に係る巡回型Ａ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。可能な場合には同一の部分には同一の符号を付する。
　図１は、本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。この巡回型Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１５は、ディジタル値に変換されるアナログ信号ＶＩＮを受ける入力１５ａ、及び一巡回毎の演算値ＶＯＰを提供する出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３、及び第１～第３のキャパシタ２５、２７、２９を含む。演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有しており、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線ＬＣＯＭに接続されており、また基準電位ＶＣＯＭを受ける。Ａ／Ｄ変換回路１７は、ゲインステージ２３の出力２３ｂからの信号ＶＯＰ又はアナログ信号ＶＩＮに応じてディジタル信号Ｄを生成する。
　Ａ／Ｄ変換回路１７は、例えば２つのコンパレータ１７ａ、１７ｂを含むことができる。コンパレータ１７ａ、１７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号ＶＲＣＨ、ＶＲＣＬと比較すると共に、図１に示されるように、比較結果信号Ｂ０、Ｂ１を提供する。Ａ／Ｄ変換回路１７における基準信号ＶＲＣＨ、ＶＲＣＬは、それぞれ、電圧源３７ａ、３７ｂによって提供される。ディジタル信号Ｄは、一巡回毎のＡ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ０、Ｂ１）を有しており、各ビット（Ｂ０、Ｂ１）は、「１」または「０」を取りうる。巡回型Ａ／Ｄ変換器１１は、ビット（Ｂ０、Ｂ１）の組み合わせにより一巡回毎のディジタル値は第１～第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。論理回路１９は、ディジタル信号Ｄに応じた制御信号ＶＣＯＮＴ（例えばφＤＨ、φＤＬ、φＤＳ）を生成する。必要な場合には、Ａ／Ｄ変換回路１７では、例えば１つのコンパレータを時分割で用いて、演算値ＶＯＰを基準信号と比較すると共に、比較結果を示す信号Ｂ０、Ｂ１を提供することができる。
　ゲインステージ１５は、演算動作及び格納操作を含むことができる。演算動作では、演算増幅回路２３及び第１～第３のキャパシタ２５、２７、２９により演算値ＶＯＰを生成する。格納動作では、演算値ＶＯＰを第１及び第２のキャパシタ２５、２７に格納する。
　この巡回型Ａ／Ｄ変換器１１によれば、第１及び第２のキャパシタ２５、２７は、それぞれ、Ｄ／Ａ変換回路の第１及び第２の出力２１ａ、２１ｂに接続されている。また、Ｄ／Ａ変換回路２１のスイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、電圧信号ＶＤＡ１、ＶＤＡ２の少なくともいずれかを第１の出力２１ａに提供できると共に、電圧信号ＶＤＡ１、ＶＤＡ２の少なくともいずれかを第２の出力２１ｂに提供できる。これ故に、演算動作において、スイッチ回路３１を用いて電圧信号ＶＤＡ１、ＶＤＡ２をキャパシタ２５、２７の一端に切り換えて印加することによって、ゲインステージ１５は、Ｄ／Ａ変換回路２１から３種の電圧信号を受けたように動作する。具体的には、巡回型Ａ／Ｄ変換器１１では、Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ０、Ｂ１）の第１の値（Ｄ＝２）に応答して、キャパシタ２５、２７に電圧信号ＶＲＨを提供する。Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ０、Ｂ１）の第２の値（Ｄ＝１）に応答して、キャパシタ２５、２７にそれぞれ電圧信号ＶＲＨ及びＶＲＬを提供する。Ｄ／Ａ変換回路２１は、ディジタル信号（Ｂ０、Ｂ１）の第３の値（Ｄ＝０）に応答して、キャパシタ２５、２７に電圧信号ＶＲＬを提供する。
　この巡回型Ａ／Ｄ変換器によれば、キャパシタ２５、２７にそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、第１及び第２の電圧信号がキャパシタ２５、２７を介して合成される。
　図２は、演算値ＶＯＰと一巡回毎のディジタル値との変換特性を示す図面である。
ディジタル信号　演算値ＶＯＰの範囲
Ｄ＝０のとき、ＶＲＣＬ＞ＶＯＰ、
Ｄ＝１のとき、ＶＲＣＨ≧ＶＯＰ≧ＶＲＣＬ、
Ｄ＝２のとき、ＶＯＰ＞ＶＲＣＨ、　　　　　　　　　　　　　　（１）
となる。Ａ／Ｄ変換回路１７がゲインステージ１５からの演算値ＶＯＰを所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成している。
　Ｄ／Ａ変換回路２１は、制御信号ＶＣＯＮＴに応答してゲインステージ１５に第１及び第２の電圧信号ＶＲＨ、ＶＲＬの少なくともいずれか一方を提供する。このために、Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ、２１ｂ、並びにスイッチ回路３１を含む。スイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、第１の出力２１ａに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供する。
　Ｄ／Ａ変換回路２１では、電圧信号ＶＲＨ、ＶＲＬは第１及び第２の電圧源３３、３５によって提供される。第１の電圧源３３は電圧ＶＲＨを提供する。第２の電圧源３５は電圧ＶＲＬを提供する。第１の電圧源３３の出力３３ａは、スイッチ回路３１内のスイッチ３１ａを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ａ、３１ｃを介して出力２１ｂに接続される。第２の電圧源３５の出力３５ａは、スイッチ回路３１内のスイッチ３１ｂ、３１ｃを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ｂを介して出力２１ｂに接続される。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２５、２７の一端２５ａ、２７ａに接続されている。スイッチ３１ａ～３１ｃの開閉は、それぞれ、論理回路１７からの制御信号φＤＨ、φＤＳ、φＤＬによって制御されるので、ディジタル信号Ｂ１、Ｂ０の値は、制御信号φＤＨ、φＤＳ、φＤＬのうちのいずれがアクティブになるかを決定する。
　Ｄ／Ａ変換回路２１は、論理回路１７からの制御信号に応答して、例えば図２に示されるような値を提供する。
条件Ｄ＝２が満たされるとき、ＶＤＡ１＝ＶＤＡ２＝ＶＲＨを提供する。
条件Ｄ＝１が満たされるとき、ＶＤＡ１＝ＶＲＨ、ＶＤＡ２＝ＶＲＬを提供する。
条件Ｄ＝０が満たされるとき、
ＶＤＡ１＝ＶＤＡ２＝ＶＲＬを提供する。　　　　　（２）
　ゲインステージ１５は、キャパシタ２５、２７、２９及び演算増幅回路２３の接続を行うための複数のスイッチを含む。これらのスイッチが図１に示されているけれども、スイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３、５５の制御は、クロック発生器４１によって行われる。
　図３は、図１に示された巡回型Ａ／Ｄ変換器におけるクロックタイミングを示す図面である。図４は、図１に示された巡回型Ａ／Ｄ変換器の動作を説明する。キャパシタ２５、２７、２９は、それぞれ、キャパシタンスＣ１ａ、Ｃ１ｂ、Ｃ２を有する。
　図４（ａ）のステップＳ１０１（及びＳ２０１）では初期格納動作を行う。初期格納動作モードでは、アナログ信号ＶＩＮをキャパシタ２５、２７、２９に格納する。格納のために、キャパシタ２５、２７、２９が互いに並列に接続される。また、当初のアナログ信号ＶＩＮをＡ／Ｄ変換回路１７に提供する。巡回型Ａ／Ｄ変換器１１は、アナログ信号ＶＩＮをキャパシタ２５、２７、２９に格納するための第１のスイッチ手段を含む。第１のスイッチ手段によって、当初のアナログ信号ＶＩＮがＡ／Ｄ変換回路１７に提供される。Ａ／Ｄ変換回路１７は、ディジタル信号Ｄ１（１）（Ｄ２（１））を生成する。信号Ｄ１（１）は論理回路１９に提供され、論理回路１９は、Ｄ／Ａ変換回路２１を制御する制御信号ＶＣＯＮＴを生成する。
　アナログ信号ＶＩＮをキャパシタ２５、２７、２９に格納するために、スイッチ４３を介してキャパシタ２５の端子２５ａを入力１５ａに接続し、スイッチ３１ｃ、４３を介してキャパシタ２７の端子２７ａを入力１５ａに接続し、キャパシタ２９の端子２９ａをスイッチ４３、５１を介して入力１５ａに接続すると共に、キャパシタ２５、２７の端子２５ｂ、２７ｂにスイッチ４９、５３を介して基準電位を供給し、キャパシタ２９の端子２９ｂにスイッチ５３を介して基準電位を供給する。第１のスイッチ手段において、クロック信号（φＤＳ＝１、φＳ＝１、φ２＝１、φＲ＝１）によってスイッチ３１ｃ、４３、４９、５３を導通にすると共に、クロック信号（φ１＝０、φ４＝０）によってスイッチ４７、５５を非導通にする。キャパシタ２９の端子２９ａと出力２３ｂとはスイッチ５５によって分離され、出力２３ｂは入力１５ａからスイッチ５５によって分離される。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには基準電位ＶＣＯＭが発生される。この接続において、Ａ／Ｄ変換回路１７は当初のアナログ信号ＶＩＮを受けて、クロックφｃに応答してディジタル信号Ｄ（１）を生成する。なお、キャパシタ２５の端子２５ａとキャパシタ２７の端子２７ａとをスイッチ３１ｃを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。図３のタイミングチャートにおいて、信号（φＤＨ、φＤＬ、φＤＳ）は、簡単のために、Ｄ／Ａ変換回路２１を制御するための波形を示している。これらの信号のうち、信号（φＤＳ）は、該制御の信号波形とは別に、キャパシタ２５の端子２５ａとキャパシタ２７の端子２７ａとの接続のための信号波形を含む。
　図４（ｂ）及び図４（ｃ）のステップＳ１０２（及びＳ２０２）では、演算動作が行われる。演算動作モードでは、ゲインステージ１５は、演算増幅回路２３及びキャパシタ２５、２７、２９により演算値ＶＯＰを生成する。演算動作では、キャパシタ２９が演算増幅回路１５の出力１５ｂと入力１５ａとの間に接続されると共にキャパシタ２５、２７がＤ／Ａ変換回路２１と入力２３ａとの間に接続される。巡回型Ａ／Ｄ変換器１１は、演算動作のための第２のスイッチ手段を含む。制御信号ＶＣＯＮＴの値に応じて、Ｄ／Ａ変換回路２１はゲインステージ１５に電圧信号ＶＤＡ１及び／又はＶＤＡ２を提供する。電圧信号ＶＤＡ１、ＶＤＡ２の印加に応答して、演算値ＶＯＰがゲインステージ１５の出力１５ｂに生成される。
演算値ＶＯＰは以下の式で表される。
ＶＯＰ＝（１＋Ｃ１／Ｃ２）×ＶＩＮ－ＶＲ　　（３）
Ｃ１＝Ｃ１ａ＋Ｃ１ｂ　　　　　　　　　　　（４）
である。また、値ＶＲはＤ／Ａ変換回路２１からの電圧信号ＶＤＡ１、ＶＤＡ２によって規定されており、以下のように表される。
条件Ｄ＝２が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＨ／Ｃ２である。
条件Ｄ＝１が満たされるとき、ＶＲ＝（Ｃ１ａ×ＶＲＨ＋Ｃ１ｂ×ＶＲＬ）／Ｃ２である。
条件Ｄ＝０が満たされるとき、
ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＬ／Ｃ２である。　　　（５）
　関係Ｃ１ａ＝Ｃ１ｂ＝Ｃ２／２が満たされるとき、式（３）及び関係（５）は以下のように書き換えられる。
ＶＯＰ＝２×ＶＩＮ－ＶＲ　　　　　　　　　　　（６）
また、関係（３）も以下のように書き換えられる。
条件Ｄ＝２が満たされるとき、ＶＲ＝ＶＲＨである。
条件Ｄ＝１が満たされるとき、ＶＲ＝（ＶＲＨ＋ＶＲＬ）／２である。
条件Ｄ＝０が満たされるとき、
ＶＲ＝ＶＲＬである。　　　　　　　　　　　　　　（７）
すなわち、Ｄ／Ａ変換回路２１は、３値のＡ／Ｄ変換値に対してＶＲＨ、ＶＲＬ又はその中点の電圧（ＶＲＨ＋ＶＲＬ）／２の３値を生成する。３値の生成が２つの参照電源のみを用いて可能にされるので、参照電圧源の数及び参照電圧の提供する配線の領域を節約できる。
　この動作において、参照電圧ＶＲＨ、ＶＲＬの絶対値のずれは、Ａ／Ｄ変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。容量の比精度は、抵抗の比精度に比べてはるかに高く、高精度なＡ／Ｄ変換器１１を提供できる。
　演算値ＶＯＰの生成のために、スイッチ４９を介してキャパシタ２５、２７の端子２５ｂ、２７ｂを入力２３ａに接続し、キャパシタ２９の端子２９ａをスイッチ５５を介して出力２３ｂに接続する。第２のスイッチ手段において、クロック信号（φ２＝１、φ４＝１）によってスイッチ４９、５５を導通にすると共に、クロック信号（φＳ＝０、φ１＝０、φ３＝０、φＲ＝０）によってスイッチ４３、４７、５１、５３を非導通にする。キャパシタ２５、２７の端子２５ｂ、２７ｂは、スイッチ４７によって基準電位線ＬＣＯＭから分離され、キャパシタ２５、２７の端子２５ａ、２７ａは、スイッチ５１によって出力２３ｂから分離される。入力２３ａと出力２３ｂはスイッチ５３によって分離される。
　図４（ｄ）のステップＳ１０３（及びＳ２０３）では、格納動作が行われる。格納動作モードでは、演算増幅回路２３の出力２３ｂ上の演算値ＶＯＰを第１及び第２のキャパシタ２５、２７に格納する。格納のために、キャパシタ２５、２７が互いに並列に接続される。巡回型Ａ／Ｄ変換器１１は、演算値ＶＯＰの格納のための第３のスイッチ手段を含む。また、第３のスイッチ手段によって、演算値ＶＯＰがアナログ信号としてＡ／Ｄ変換回路１７に提供される。
　演算値ＶＯＰをキャパシタ２５、２７に格納するために、スイッチ５１、５５を介してキャパシタ２５の端子２５ａを出力２３ｂに接続し、スイッチ３１ｃ、５１、５５を介してキャパシタ２７の端子２７ａを出力２３ｂに接続すると共に、スイッチ４７を介してキャパシタ２５、２７の端子２５ｂ、２７ｂに基準電位を供給する。第３のスイッチ手段において、クロック信号（φＤＳ＝１、φ１＝１、φ３＝１、φ４＝１）によってスイッチ３１ｃ、４７、５１、５５を導通にすると共に、クロック信号（φＳ＝０、φ２＝０、φＲ＝０）によってスイッチ４３、４９、５３を非導通にする。キャパシタ２５、２７の端子２５ａ、２７ａはスイッチ４３によって入力１５ａから分離され、キャパシタ２５、２７の端子２５ｂ、２７ｂはスイッチ４９によって入力２３ａから分離される。ゲインステージ１５の演算動作モードにおいて、演算増幅回路２３の入力２３ａは基準電位ＶＣＯＭになる。また、第３のスイッチ手段（本実施例では、スイッチ５５）によって、演算値ＶＯＰがＡ／Ｄ変換回路１７に提供される。
　図４（ｅ）のステップＳ１０４（Ｓ２０４）では、ステップＳ１０２（Ｓ２０２）及びＳ１０３（Ｓ２０３）を繰り返して、ディジタル信号Ｄ１（２）～Ｄ１（Ｎ）、Ｄ２（２）～Ｄ２（Ｎ）を生成する。この繰り返しは、所定のビット数のＡ／Ｄ変換結果が得られるまで行われる。例えば、Ｎ回巡回すれば、ほぼＮ＋１ビットに相当する分解能が得られ
る。
　必要な場合には、図５のステップＳ１０５（及びＳ２０５）では、初期リセット動作を行う。初期リセット動作のために、キャパシタ２５、２７、２９の両端を接続する。また、後の動作のために、キャパシタ２５、２７、２９の両端には、基準電位ＶＣＯＭが与えられる。ゲインステージ１５は、キャパシタ２５、２７、２９を演算増幅回路２３の入力２３ａと出力２３ｂとの間に接続すると共に、演算増幅回路２３の入力２３ａを出力２３ｂに接続する。初期リセット動作のための第４のスイッチ手段を含む、第４のスイッチ手段において、クロック信号（φＤＳ＝１、φ２＝１、φ３＝１、φＲ＝１、φ４＝１）によってスイッチ３１ｃ、４９、５１、５３、５５を導通にすると共に、クロック信号（φＳ＝０、φ１＝０）によってスイッチ４３、４７を非導通にする。演算増幅回路２３の出力２３ｃには基準電位ＶＣＯＭが発生される。
　３値のＡ／Ｄ変換では、参照電圧ＶＲＣＨ、ＶＲＣＬは例えば式（８）、（９）で与えられる。
ＶＲＣＨ＝（３×ＶＲＨ＋５×ＶＲＬ）／８　　　　　　　（８）
ＶＲＣＬ＝（５×ＶＲＨ＋３×ＶＲＬ）／８　　　　　　　（９）
式（１）、（２）、（８）、（９）で表される１巡回あたりの変換特性は、図２に示される。
　図６は、イメージセンサデバイスの回路ブロックを示す図面である。図６を参照すると、イメージセンサ１では、イメージセンサセル２ａのアレイを含むセルアレイ２の行に垂直シフトレジスタ３が接続されており、セルアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、アレイ状に配列された複数のＡ／Ｄ変換器を含む。各Ａ／Ｄ変換器としてＡ／Ｄ変換器１１を使用できる。Ａ／Ｄ変換器１１の各々はカラム線８を介してイメージセンサセル２ａに接続されている。カラム線８にはバイアス回路９が接続されており、バイアス回路９は、各カラム線８に設けられた電流源トランジスタ９ａと、電流源Ｉｂｉａｓとを含む。このイメージセンサデバイス１において、図３のタイミングチャートに従って、リセットレベルの信号Ｓ１のＡ／Ｄ変換値（Ｄ１（１）～Ｄ１（Ｎ））及び信号レベルの信号Ｓ２のＡ／Ｄ変換値（Ｄ２（１）～Ｄ２（Ｎ））を生成する。
　このイメージセンサデバイス１では、巡回型Ａ／Ｄ変換器１１の各々は、ゲインステージ１５にＤ／Ａ変換回路２１を用いる。これ故に、イメージセンサデバイス１の面積を小さくできる。必要な場合には、Ａ／Ｄ変換器アレイ４の出力は、冗長表現－非冗長表現変換回路７により画素２ａからの信号に対応したＭビットのディジタルコードを変換される。
　イメージセンサデバイス１は、電圧信号ＶＲＨを発生する基準電圧回路３３と、電圧信号ＶＲＬを発生する基準電圧回路３５と、基準電圧回路３３に接続された第１の導電線１０ａと、基準電圧回路３５に接続された導電線１０ｂとを更に含む。導電線１０ａ、１０ｂは、カラム線８の延びる方向に交差する方向に延在する。各巡回型Ａ／Ｄ変換器１１内のＤ／Ａ変換回路２１は、導電線１０ａ、１０ｂに接続されている。このイメージセンサデバイスによれば、参照電圧信号ＶＲＨ、ＶＲＬを巡回型Ａ／Ｄ変換器１１に提供するために、３本ではなく２本の導電線１０ａ、１０ｂを用いる。
　図７は、イメージセンサの画素を示す図面である。画素２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＤＦが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭＳのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭＲのゲートはリセット線Ｒに接続される。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続される。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介してカラム線８に接続される。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介してカラム線に提供する。
　この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。このように、画素２ａは、リセットレベルを示す信号Ｓ１と該リセットレベルに重畳された信号レベルを示す信号Ｓ２とを生成可能である。
　このリセットレベルと信号レベルの差は、ディジタルノイズキャンセル回路５によって求められる。これによって、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。Ａ／Ｄ変換器アレイ４にはノイズキャンセル回路５が接続されており、Ａ／Ｄ変換器アレイ４の出力はノイズキャンセル回路５に提供される。画素２ａからの信号に対応するＡ／Ｄ変換値がノイズキャンセル回路５に格納される。ノイズキャンセル回路５は、水平シフトレジスタ６からの信号に応答して、イメージセンサ１の出力にディジタル信号ＤＯＵＴへ提供する。ディジタルノイズキャンセルは、リセットレベルを示す信号Ｓ１を示すビット列と該リセットレベルに重畳された信号レベルを示す信号Ｓ２を示すビット列と差分を求めることによって行われる。
　ノイズキャンセル回路５は、第１の記憶回路６１と、第２の記憶回路６３と、演算回路６５とを含む。第１の記憶回路６１は、図３のタイミングチャートに従って生成されたＡ／Ｄ変換値（Ｄ１（１）～Ｄ１（Ｎ））を格納する。第２の記憶回路６３は、図３のタイミングチャートに従って生成されたＡ／Ｄ変換値（Ｄ２（１）～Ｄ２（Ｎ））を格納する。演算回路６５は、２つの記憶回路６１、６３に記憶されたビット列間の差分を求めることによって、ディジタルノイズキャンセルされた出力ＶＯＵＴを生成する。
　差分の生成に先立って、冗長コード（１桁あたりＤ＝０、１、２の３値を取る)のビット例を非冗長コードのビット列に変換する。Ｎ桁の冗長コードのＡ／Ｄ変換出力値の列（Ｄ（１）、Ｄ（２）、・・・、Ｄ（Ｎ－１）、Ｄ（Ｎ））と表すとき、Ｄ（１）が最上位ビットであり、Ｄ（Ｎ）が最下位ビットであり、各出力値Ｄ（ｉ－１）＝（Ｂ０（ｉ－１）、Ｂ１（ｉ－１））と表される。Ａ／Ｄ変換出力値の列から各桁毎のビット列を生成する。Ｂ０ビット列は（Ｂ０（１）、Ｂ０（２）、・・・、Ｂ０（Ｎ））と表され、Ｂ１ビット列は（Ｂ１（０）、Ｂ１（２）、・・・、Ｂ１（Ｎ））と表される。
　冗長コードから非冗長コードへの変換は、以下のように行われる。３値の冗長コードＤに対して
Ｄ、Ｂ１、Ｂ０
０、　０、　０
１、　０、　１
２、　１、　１
という対応により、Ａ／Ｄ変換回路１７の出力Ｂ１、Ｂ０の値が規定されるとき、非冗長コードは、Ｎ桁のＢ０ビット列をＮ桁のＢ１ビット列と加算して得られるＮ＋１桁の２進数によって表される。上記の加算は加算器で行われる。リセットレベル及び信号レベルの各々のＡ／Ｄ変換値を非冗長コードに変換し後に、これらの非冗長コードの一方を補数表現に変換して、加算器により減算を行う。これにより、ノイズキャンセルが行われる。
　図８は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。Ａ／Ｄ変換器アレイ４からのリセットレベルの冗長ビット列は、記憶回路７３に格納される。記憶回路７３は、Ｂ０ビット列の記憶回路７３ａと、Ｂ１ビット列の記憶回路７３ｂとを含む。記憶回路７３は、冗長－非冗長変換回路７７に接続される。冗長－非冗長変換回路７７の加算器７７ａは、Ｎビット冗長表現のディジタル値をＮ＋１ビット非冗長表現のディジタル値ＤＮ＋１（Ｒ）に変換する。また、Ａ／Ｄ変換器アレイ４からの信号レベルの冗長ビット列は、記憶回路７５に格納される。記憶回路７５は、Ｂ０ビット列の記憶回路７５ａと、Ｂ１ビット列の記憶回路７５ｂとを含む。記憶回路７５は、冗長－非冗長変換回路７９に接続される。冗長－非冗長変換回路７９の加算器７９ａは、Ｎビット冗長表現のディジタル値をＮ＋１ビット非冗長表現のディジタル値ＤＮ＋１（Ｓ）に変換する。冗長－非冗長変換回路７９は補数器８１に接続されており、補数器８１は、非冗長補数表現のディジタル値（Ｎ＋１ビット非冗長補数表現のディジタル値）ＤＮ＋１（Ｓ）を生成する。加算器８３は、ディジタル値ＤＮ＋１（Ｒ）とディジタル値ＤＮ＋１（Ｓ）とを加算して、ノイズキャンセルされたディジタル値ＶＯＵＴを生成する。
　このイメージセンサデバイス１によれば、イメージセンサセル２ａからの信号Ｓ１、Ｓ２のディジタル信号を利用して、リセット動作によるリセットレベルのノイズを、リセットノイズを示す電荷及び受光量を示す電荷から生成された信号からキャンセルできる。
　一例のディタルノイズキャンセル回路では、冗長－非冗長変換回路７７及び７９が、それぞれ、図６に示された記憶回路６１及び６３に含まれることができる。また、冗長－非冗長変換回路７７及び７９が、それぞれ、Ｎ＋１ビット非冗長表現のディジタル値を格納する記憶回路７７ｂ及び７９ｂを含むことができる。記憶回路６３が補数器８１を含むことができる。演算回路６５は、加算器８３を含むことができる。この構成によれば、カラム毎に設けられた回路において、非冗長表現のディジタル値が生成され、演算回路６５は、全てのカラムに対して共用される。
　別の一例のディタルノイズキャンセル回路では、冗長－非冗長変換回路７７及び７９並びに補数器８１が、図６に示された演算回路６５に含まれることができる。演算回路６５は、信号Ｓ１及びＳ２にそれぞれを示す２つのＮビット冗長表現のディジタル値を受けて、これらに冗長－非冗長変換を行うと共に差分値を生成する。この構成によれば、冗長－非冗長変換回路及び差分器が、全てのカラムに対して共有される。
　また、上記のリセットレベルと信号レベルの差は、Ａ／Ｄ変換の際にキャンセルできる。これにより、画素２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。
　図９は、本実施の形態に係る巡回型Ａ／Ｄ変換器の回路ブロックを示す図面である。この巡回型Ａ／Ｄ変換器１１ａは、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ１５は、ディジタル値に変換されるアナログ信号ＶＩＮを受ける入力１５ａ、及び一巡回毎の演算値ＶＯＰを提供する
出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３及び第１～第３のキャパシタ２５、２７、２９を含む。
　図１０は、アナログ相関二重サンプリング（ＣＤＳ）のための主要なステップを示す図面である。図１０（ａ）及び図１０（ｂ）のステップでは、初期格納動作を行う。初期格納動作モードの前半では、リセットレベルを示す信号Ｓ１をキャパシタ２５、２７に格納する。図１０（ａ）のステップでは、巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ１をキャパシ
タ２５、２７に格納するための第５のスイッチ手段を含む。
　信号Ｓ１をキャパシタ２５、２７に格納するために、キャパシタ２５、２７の端子２５ａ、２７ａを入力１５ａに接続すると共に、キャパシタ２５、２７の端子２５ｂ、２７ｂに基準電位を供給する。第５のスイッチ手段において、クロック信号（φＳ＝１、φ２＝１、φＳ＝１）によってスイッチ４２、４９、５２を導通にすると共に、クロック信号（φ１＝０、φ１ｄ＝０）によってスイッチ４７、５０を非導通にする。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには基準電位ＶＣＯＭが発生される。この接続によって、キャパシタ２５、２７は、リセットレベルを示す信号Ｓ１を受ける。格納のために、キャパシタ２５、２７が互いに並列に接続される。
　初期格納動作モードの後半では、信号レベルを示す信号Ｓ２をキャパシタ２５、２７に受ける。図１０（ｂ）のステップでは、巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ２をキャパシタ２５、２７に格納すると共に、信号Ｓ１と信号Ｓ２との差分を生成する。差分値は、引き続く巡回動作のために、キャパシタ２５、２７、２９に格納される。
　巡回型Ａ／Ｄ変換器１１ａは、信号Ｓ１と信号Ｓ２との差分を生成するための第６のスイッチ手段を含む。格納及び差分生成のために、並列に接続されたキャパシタ２５、２７が入力１５ａと、演算増幅回路２３の入力２３ａとの間に接続されると共に、キャパシタ２９が演算増幅回路２３の入力２３ａと出力２３ｂとの間に接続される。
　第６のスイッチ手段において、クロック信号（φＳ＝１、φ２＝１）によってスイッチ４２、４９を導通にすると共に、クロック信号（φ１＝０、φ１ｄ＝０、φＳ＝０）によってスイッチ４７、５０、５２を非導通にする。ゲインステージ１５は、演算増幅回路２３の入力２３ａと出力２３ｃとを互いに接続するとき、演算増幅回路２３の出力２３ｃには演算値ＶＯＰが発生される。この接続によって、演算増幅回路２３の出力２３ｃは
ＶＯＰ＝（Ｃ１ａ＋Ｃ１ｂ）／Ｃ２×（ＶＲ－ＶＳ）
で表される。
　このＡ／Ｄ変換器１１ａによれば、ゲインステージ１５を用いて、リセット動作によるリセットレベルを打ち消した信号をＡ／Ｄ変換する。このＡ／Ｄ変換は、図４（ｂ）～図４（ｄ）に示されるステップによって行われる。
　好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
１…イメージセンサ、２…セルアレイ、２ａ…イメージセンサセル、３…垂直シフトレジスタ、４…Ａ／Ｄ変換器アレイ、５…ノイズキャンセル回路、８…カラム線、９…バイアス回路、１０ａ、１０ｂ…導電線、１１…巡回型Ａ／Ｄ変換器、１５…ゲインステージ、１５ａ…ゲインステージの入力、１５ｂ…ゲインステージの出力、１７…Ａ／Ｄ変換回路、１７ａ、１７ｂ…コンパレータ、１９…論理回路、２１…Ｄ／Ａ変換回路、２３…演算増幅回路、２３ａ、２３ｃ…演算増幅回路の入力、２３ｂ…演算増幅回路の出力、２５、２７、２９…キャパシタ、ＶＩＮ…アナログ信号、ＬＣＯＭ…基準電位線、ＶＣＯＭ…基準電位、ＶＯＰ…演算値（信号）、Ｄ…ディジタル信号、ＶＲＣＨ、ＶＲＣＬ…基準信号、Ｂ０、Ｂ１…ビット

Claims (12)

  1. 　巡回型Ａ／Ｄ変換器であって、
    　ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、
    　前記ゲインステージの前記出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
    　前記ディジタル信号に応じて、第１～第３の値を有する制御信号を生成する論理回路と、
    　前記制御信号に応答して前記ゲインステージに第１及び第２の電圧信号の少なくともいずれか一方を提供するＤ／Ａ変換回路と
    を備え、
    　前記ゲインステージは、第１～第３のキャパシタを含み、
    　前記演算増幅回路の前記第２の入力は、基準電位を受け、
    　前記ゲインステージは、前記演算増幅回路及び前記第１～第３のキャパシタにより演算値を生成する演算動作と、該演算値を前記第１及び第２のキャパシタに格納する格納動作を行い、
    　前記Ｄ／Ａ変換回路は、前記第１及び第２のキャパシタにそれぞれ接続された第１及び第２の出力を有しており、
    　前記演算動作では、前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されると共に前記第１及び第２のキャパシタが前記Ｄ／Ａ変換回路と前記第１の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成され、
    　前記Ｄ／Ａ変換回路は、前記制御信号に応答して、前記第１の出力に前記第１及び第２の電圧信号のいずれかを提供すると共に前記第２の出力に前記第１及び第２の電圧信号のいずれかを提供するためのスイッチ回路を含む、ことを特徴とする巡回型Ａ／Ｄ変換器。
  2. 　前記スイッチ回路は、前記制御信号の前記第１の値に応答して、前記第１及び第２のキャパシタの両方に前記第１の電圧信号を供給し、前記制御信号の前記第２の値に応答して、前記第１及び第２のキャパシタにそれぞれ第１及び第２の電圧信号を供給し、前記制御信号の前記第３の値に応答して、前記第１及び第２のキャパシタの両方に前記第２の電圧信号を供給する、ことを特徴とする請求項１に記載された巡回型Ａ／Ｄ変換器。
  3. 　前記スイッチ回路は、前記第１の電圧信号源と前記第１の出力との間に接続された第1のスイッチと、前記第２の電圧信号源と前記第２の出力との間に接続された第２のスイッチと、並びに前記第１の出力と前記第２の出力との間に接続された第３のスイッチとから構成され、
    　前記Ｄ／Ａ変換回路は、前記制御信号の前記第１の値に応答して、前記第１のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第１の電圧信号を供給し、
    　前記Ｄ／Ａ変換回路は、前記制御信号の前記第２の値に応答して、前記第１のスイッチをオンすることにより、前記第１の出力を介して前記第１のキャパシタに前記第１の電圧信号を供給すると共に、前記第２のスイッチをオンすることにより、前記第２の出力を介して前記第２のキャパシタに前記第２の電圧信号を供給し、
    　前記Ｄ／Ａ変換回路は、前記制御信号の前記第３の値に応答して、前記第２のスイッチ及び前記第３のスイッチをオンすることにより、それぞれ前記第１の出力、第２の出力を介して前記第１のキャパシタ及び第２のキャパシタに前記第２の電圧信号を供給する、ことを特徴とする請求項１又は請求項２に記載された巡回型Ａ／Ｄ変換器。
  4. 　前記格納動作では、前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されると共に前記第１及び第２のキャパシタが前記演算増幅回路の前記出力と前記基準電位との間に接続される、ことを特徴とする請求項１～請求項３のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
  5. 　前記ゲインステージは、さらに、初期リセット動作を行うことができ、
    　前記初期リセット動作では、前記第１～第３のキャパシタは、前記演算増幅回路の前記第１の入力と前記演算増幅回路の前記出力との間に接続されると共に、前記演算増幅回路の前記第１の入力が前記演算増幅回路の前記出力に接続される、ことを特徴とする請求項１～請求項４のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
  6. 　前記ゲインステージは、初期格納動作では、前記演算増幅回路の前記第１の入力と前記演算増幅回路の前記出力とを互いに接続すると共に、前記アナログ信号を前記第１～第３のキャパシタに受ける、ことを特徴とする請求項１～請求項５のいずれか一項に記載された巡回型Ａ／Ｄ変換器。
  7. 　イメージセンサデバイスであって、
    　イメージセンサセルのアレイを含むセルアレイと、
    　前記セルアレイに接続されており複数の巡回型Ａ／Ｄ変換器を含む変換器アレイと
    を備え、
    　前記巡回型Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
    　前記巡回型Ａ／Ｄ変換器の各々は請求項１～請求項６のいずれか一項に記載されたものである、ことを特徴とするイメージセンサデバイス。
  8. 　前記イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能であり、
    　前記ゲインステージは、前記演算増幅回路の前記出力と前記第１の入力とを互いに接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第１の入力との間に前記第１及び第２のキャパシタを接続して、前記リセットレベルの信号を前記第１及び第２のキャパシタに受けており、
    　前記ゲインステージは、前記第３のキャパシタを前記演算増幅回路の前記出力と前記第１の入力との間に接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第１の入力との間に接続して、前記信号レベルの信号を前記第１及び第２のキャパシタに受けている、ことを特徴とする請求項７に記載されたイメージセンサデバイス。
  9. 　ノイズキャンセル回路を更に備え、
    　前記イメージセンサセルは、リセットレベルを示す、第１の冗長ビット例からなる第１の信号と該リセットレベルに重畳された信号レベルを示す、第２の冗長ビット例からなる第２の信号とを生成可能であり、
    　前記ノイズキャンセル回路は、前記リセットレベルの信号の第１のＡ／Ｄ変換値を格納する第１の記憶回路と、前記信号レベルの信号の第２のＡ／Ｄ変換値を格納する第２の記憶回路と、前記第１のＡ／Ｄ変換値と前記第２のＡ／Ｄ変換値との差を生成して前記第２の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む、ことを特徴とする請求項７に記載されたイメージセンサデバイス。
  10. 　前記演算回路は、前記第１及び第２の冗長ビット列を第１及び第２の非冗長ビット列にそれぞれ変換する第１及び第２冗長－非冗長反感回路、補数器、並びに加算器を含み、
    　前記演算回路は、前記第１冗長－非冗長変換回路の出力値と前記第２冗長－非冗長変換回路の出力値との差分をノイズキャンセル値として出力する、ことを特徴とする請求項９に記載されたイメージセンサデバイス。
  11. 　前記第１の電圧信号を発生する第１の基準電圧回路と、
    　前記第２の電圧信号を発生する第２の基準電圧回路と、
    　前記第１の基準電圧回路に接続された第１の導電線と、
    　前記第２の基準電圧回路に接続された第２の導電線と
    を更に備え、
    　各巡回型Ａ／Ｄ変換器内の前記Ｄ／Ａ変換回路は、前記第１及び第２の導電線に接続されている、ことを特徴とする請求項７～請求項１０のいずれか一項に記載されたイメージセンサデバイス。
  12. 　巡回型Ａ／Ｄ変換を用いてアナログ信号からディジタル信号を生成する方法であって、
    （ａ）第１～第３のキャパシタにアナログ値を有するＡ信号を格納するステップと、
    （ｂ）前記Ａ信号のディジタル値を表しており第１～第３の値のいずれかを有するＤ０信号を生成するステップと、
    （ｃ）前記Ｄ０信号を生成した後に、前記第３のキャパシタを演算増幅回路の出力と演算増幅回路の第１の入力との間に接続すると共に前記第１及び第２のキャパシタの一端を前記演算増幅回路の前記第１の入力に接続して、前記第１のキャパシタの他端及び前記第２のキャパシタの他端にＤ／Ａ信号を加えることによって、前記演算増幅回路の前記出力に演算値を生成するステップと、
    （ｄ）前記第１及び第２のキャパシタに前記演算値を格納すると共に、前記演算値のディジタル値を表しており第１～第３の値を有するＤｉ信号を生成するステップと、
    （ｅ）ステップ（ｃ）及び（ｄ）を繰り返して、前記ディジタル信号を生成するステップと
    を備え、
    　前記Ｄ／Ａ信号は、前記Ｄ０信号又は前記Ｄｉ信号に応じたアナログ値の第１及び第２の電圧信号の少なくともいずれかであり、
    　前記Ｄ０信号が前記第１の値であるとき、前記第１の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    　前記Ｄ０信号が前記第２の値であるとき、前記第２の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    　前記Ｄ０信号が前記第３の値であるとき、前記第１及び第２の電圧信号が、それぞれ、前記第１及び第２のキャパシタの他端に加えられ、
    　前記Ｄｉ信号が前記第１の値であるとき、前記第１の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    　前記Ｄｉ信号が前記第２の値であるとき、前記第２の電圧信号が前記第１のキャパシタの他端及び前記第２のキャパシタの他端に加えられ、
    　前記Ｄｉ信号が前記第３の値であるとき、前記第１及び第２の電圧信号が、それぞれ、前記第１及び第２のキャパシタの他端に加えられる、ことを特徴とする方法。
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