WO2010026641A1 - 試験装置および試験方法 - Google Patents

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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Definitions

  • the present invention relates to a test apparatus and a test method for testing a device under test.
  • a test apparatus for testing a device under test such as a semiconductor supplies a test signal having a predetermined test pattern to the device under test, and detects a value of a signal output from the device under test according to the test signal. Then, the test apparatus determines the quality of the device under test by comparing the detected signal value with the expected value.
  • Such a test apparatus includes a pattern generator.
  • the pattern generator sequentially executes each test instruction included in the test instruction sequence (sequence data).
  • the pattern generator sequentially outputs test patterns corresponding to the executed test instructions.
  • the pattern generator can execute a test instruction called a match instruction (see Patent Document 1 and Patent Document 2).
  • the match instruction detects whether or not the value of the output signal of the device under test matches the expected value, and the command differs depending on whether the output signal value matches the expected value or not.
  • a branch instruction that branches.
  • test apparatus By executing a test instruction sequence including such a match instruction, the test apparatus can perform the following operation, for example.
  • a device under test having a PLL Phase Locked Loop outputs a lock signal when the PLL is stable.
  • PLL Phase Locked Loop
  • Such a test apparatus for testing a device under test uses a match instruction to execute processing for exiting the loop on condition that the value of the lock signal matches a predetermined value. As a result, the test apparatus can execute the original function test after the PLL operates stably after the power is turned on.
  • the NAND flash memory outputs a ready / busy signal indicating whether or not an erasing operation (or recording operation) is in progress.
  • a test apparatus for testing such a NAND flash memory detects that the value of the ready / busy signal matches the expected value by a match instruction when the NAND flash memory is erased or recorded. Later, the next test is performed. Accordingly, the test apparatus can execute the next test after the erase operation or the recording operation in the NAND flash memory is completed with certainty.
  • the test apparatus when executing the match instruction, the test apparatus must previously assign hardware that detects whether or not the value of the output signal matches the expected value to a terminal to be detected by the match instruction. Therefore, the test apparatus cannot dynamically change the terminal to be detected by the match instruction during the execution of the test sequence.
  • the test apparatus when testing a device under test that represents three or more states based on a plurality of output signal values, the test apparatus is required to branch to a different instruction for each of the three or more states.
  • the test apparatus cannot dynamically change the terminal that is the target of detection of the match instruction during the execution of the test sequence, and has three or more states represented by a plurality of output signals. Since it is very difficult to detect by hardware, it is not possible to shift to a different instruction for each of the three or more states.
  • an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test having a plurality of output terminals, wherein a test instruction sequence for testing the device under test is executed.
  • a storage unit that stores a plurality of setting data that specifies at least one output terminal among the plurality of output terminals, and an output signal value from the output terminal that is specified by the setting data is an expected value.
  • different setting data in the storage section are selected.
  • a selection unit that supplies the detection unit, and a test method related to the test device.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention, together with a device under test 300.
  • FIG. 2 shows a processing flow when the detection command is executed in the test apparatus 10 according to the embodiment of the present invention.
  • FIG. 3 shows an example of the configuration of the storage unit 34, the selection unit 36, and the detection unit 38.
  • FIG. 4 shows the relationship between the signal input to the terminal correspondence detection unit 46 and the signal output from the terminal correspondence detection unit 46.
  • FIG. 5 is a flowchart showing an example of a sequence executed by the execution unit 20. An example of the object flag memorize
  • FIG. 7 shows an example of a test instruction sequence for causing the sequence shown in FIG. 5 to be executed.
  • FIG. 1 shows a configuration of a test apparatus 10 according to this embodiment together with a device under test 300.
  • the test apparatus 10 tests a device under test 300 having a plurality of output terminals.
  • the test apparatus 10 includes a main body 12 and a control device 14.
  • the main body section 12 exchanges signals with the device under test 300.
  • the control apparatus 14 executes a control program for controlling the test of the device under test 300 by the test apparatus 10 and controls the operation of the main body unit 12.
  • the main body 12 includes an execution unit 20, a signal supply unit 30, a comparison unit 32, a storage unit 34, a selection unit 36, and a detection unit 38.
  • the execution unit 20 executes a test instruction sequence for testing the device under test 300. More specifically, the execution unit 20 sequentially executes each test instruction included in the test instruction sequence. Then, the execution unit 20 generates a pattern (test pattern and expected value pattern) stored in association with the executed test instruction. Thus, the execution unit 20 can generate a test pattern indicating a pattern of a test signal to be given to the device under test 300 and an expected value of the output signal to be output from the device under test 300. The execution unit 20 receives the test instruction sequence from the control device 14 prior to execution of the test instruction sequence.
  • the signal supply unit 30 generates a test signal having a waveform corresponding to the test pattern generated by the execution unit 20 and supplies it to the device under test 300. As a result, the device under test 300 operates in accordance with the given test signal.
  • the comparison unit 32 receives an output signal output from the device under test 300 according to the given test signal. Then, the comparison unit 32 compares the value of the received output signal with the expected value generated by the execution unit 20, and outputs a comparison result.
  • the storage unit 34 stores a plurality of setting data for designating at least one output terminal among a plurality of output terminals that output an output signal in the device under test 300.
  • the storage unit 34 stores a plurality of setting data each having unique identification information. Further, the storage unit 34 receives and stores a plurality of setting data from the control device 14 prior to execution of the test instruction sequence by the execution unit 20.
  • the selection unit 36 selects setting data designated by the execution unit 20 from among a plurality of setting data stored in the storage unit 34 and supplies the selected setting data to the detection unit 38.
  • the selection unit 36 receives identification information included in a detection command executed by the execution unit 20 (details of the detection command will be described later), and selects setting data corresponding to the received identification information from the storage unit 34. Then, it is given to the detection unit 38.
  • the detection unit 38 detects whether or not the value of the output signal from the output terminal specified by the given setting data matches the expected value generated by the execution unit 20. Then, the detection unit 38 gives the detection result to the execution unit 20.
  • FIG. 2 shows a processing flow when the detection command is executed in the test apparatus 10 according to the present embodiment.
  • the control device 14 Prior to the execution of the test instruction sequence by the execution unit 20, the control device 14 writes the test instruction sequence described in the test program, for example, in the execution unit 20. Further, prior to the execution of the test instruction sequence by the execution unit 20, the control device 14 writes the value of the setting data described in the control program, for example, in the storage unit 34.
  • the execution unit 20 sequentially executes each test instruction included in the test instruction sequence, for example, from the test instruction at the head address.
  • the test command sequence executed by the execution unit 20 may include a detection command.
  • the detection command is a command for changing the execution sequence of the test command sequence according to the detection result by the detection unit 38. That is, the detection command causes the detection unit 38 to detect whether the value of the output signal of the device under test 300 matches the expected value, and jumps to the next command to be executed according to the detection result by the detection unit 38. It is an instruction to switch the destination. For example, the detection instruction branches to an instruction ahead of the detection instruction on condition that the value of the output signal does not match the expected value, and on the condition that the value of the output signal matches the expected value. It may be an instruction that branches to an instruction at a rear address (for example, the next address). Thus, the detection instruction can execute a loop process that repeats the loop until the value of the output signal matches the expected value.
  • the detection command includes information for designating one setting data to be supplied to the detection unit 38 from among a plurality of setting data stored in the storage unit 34.
  • the detection command includes identification information of setting data to be supplied to the detection unit 38 as an operand.
  • the test apparatus 10 executes the processing flow shown in FIG.
  • the selection unit 36 selects one setting data designated by the detection command from a plurality of setting data stored in advance in the storage unit 34 and supplies the selected setting data to the selection unit 36. (S111).
  • the selection unit 36 receives the identification information included in the operand of the detection instruction from the execution unit 20, selects setting data corresponding to the received identification information from the storage unit 34, and supplies the setting data to the detection unit 38. To do. Thereby, the selection unit 36 can select different setting data in the storage unit 34 and supply the selected setting data to the detection unit 38 in the execution of at least two detection commands.
  • the identification information may be included in a part of the pattern associated with the detection instruction.
  • the execution unit 20 extracts the identification information from a part of the pattern associated with the detection instruction and supplies the identification information to the selection unit 36.
  • the execution unit 20 supplies a match flag indicating execution of the detection command and an expected value of the output signal to be detected to the detection unit 38 (S112).
  • the detection unit 38 uses the value of the output signal of the output terminal specified by the given setting data on the condition that the match flag is given (for example, on the condition that the value of the match flag becomes "1"). And whether or not the corresponding expected values all match (S113).
  • the execution unit 20 follows the detection command and executes the detection command.
  • the test instruction of the first branch destination designated by (1) is executed (S115).
  • the execution unit 20 follows the detection command.
  • the test instruction of the second branch destination different from the first branch destination designated by the detection instruction is executed (S116).
  • the selection unit 36 selects one setting data from the plurality of setting data stored in advance by the storage unit 34 and supplies the selected setting data to the detection unit 38. Then, the detection unit 38 detects whether or not the output signal output from the output terminal specified by the given setting data matches the expected value. Thereby, the test apparatus 10 can change the output terminal used as the object which detects whether it corresponds with an expected value for every execution of each detection command.
  • FIG. 3 shows an example of the configuration of the storage unit 34, the selection unit 36, and the detection unit 38.
  • FIG. 4 shows the relationship between the signal input to the terminal correspondence detection unit 46 and the signal output from the terminal correspondence detection unit 46.
  • the storage unit 34 may include a plurality of terminal correspondence storage units 42.
  • the selection unit 36 may include a plurality of terminal correspondence selection units 44.
  • the detection unit 38 may include a plurality of terminal correspondence detection units 46, an overall match detection unit 48, and a plurality of target terminal setting units 50.
  • Each of the plurality of terminal correspondence storage units 42 is provided corresponding to each of the plurality of output terminals of the device under test 300.
  • Each terminal correspondence storage unit 42 stores a target flag indicating whether or not the corresponding output terminal is a detection target by the detection unit 38 for each value of the identification information.
  • each terminal correspondence storage unit 42 is written with a target flag indicating “1” when it is a detection target and “0” when it is not a detection target.
  • Each of the plurality of terminal correspondence selecting units 44 is provided corresponding to each of the plurality of output terminals of the device under test 300.
  • Each terminal correspondence selection unit 44 receives the value of the identification information included in the detection command from the execution unit 20 when the execution unit 20 executes the detection command. Then, each terminal correspondence selecting unit 44 selects a target flag corresponding to the value of the received identification information stored in the corresponding terminal correspondence storing unit 42, and corresponding terminal correspondence detecting unit 46 in the detecting unit 38. To give.
  • Each of the plurality of terminal correspondence detection units 46 is provided corresponding to each of the plurality of output terminals of the device under test 300.
  • Each terminal correspondence detection unit 46 receives the match flag from the execution unit 20. Furthermore, each terminal correspondence detection unit 46 receives an output signal from a corresponding output terminal of the device under test 300, receives an expected value of an output signal output from the corresponding output terminal from the execution unit 20, and selects a corresponding terminal correspondence.
  • a target flag is received from the unit 44.
  • each of the plurality of terminal correspondence detection units 46 Based on these signals, each of the plurality of terminal correspondence detection units 46 outputs a pin match signal indicating that the output signal from the output terminal matches the expected value. More specifically, each terminal correspondence detection unit 46 is supplied with a match flag, and a target flag indicating that the corresponding output terminal is a detection target is supplied from the corresponding terminal correspondence storage unit 42, and the output A pin match signal is output on condition that the value of the output signal from the terminal matches the expected value. Alternatively, each terminal correspondence detection unit 46 is provided with a pin match signal provided that a match flag is supplied and a target flag indicating that the corresponding output terminal is not a detection target is supplied from the corresponding terminal correspondence storage unit 42. Is output.
  • compatible detection part 46 does not output a pin match signal, when the match flag is not supplied.
  • each terminal correspondence detection unit 46 performs pin matching when the value of the output signal from the corresponding output terminal does not match the expected value even when the match flag is supplied and the target flag is supplied. No signal is output.
  • each terminal correspondence detection unit 46 outputs a pin match signal as shown in FIG. That is, each terminal correspondence detection unit 46 sets the value of the pin match signal to “0” regardless of the value of the target flag, the value of the output signal, and the expected value when the value of the match flag is “0”. Each terminal correspondence detection unit 46 sets the value of the pin match signal to “1” regardless of the value of the output signal and the expected value when the value of the match flag is “1” and the value of the target flag is “0”. To do.
  • each terminal correspondence detection unit 46 when the value of the match flag is “1” and the value of the target flag is “1”, sets the output of the pin match signal on the condition that the value of the output signal matches the expected value. The value is “1”. In addition, each terminal correspondence detection unit 46, when the value of the match flag is “1” and the value of the target flag is “1”, sets the pin match signal as long as the output signal value does not match the expected value. The value is set to “0”.
  • each of the plurality of terminal correspondence detection units 46 may further receive a mask signal indicating that the corresponding output terminal is not a subject of the test.
  • each terminal correspondence detection unit 46 receives a value written in a predetermined register or the like by the control device 14 as a mask signal.
  • Each terminal correspondence detection unit 46 outputs a pin match signal regardless of the match flag, the value of the output signal, the expected value, and the target flag on condition that the mask signal is given.
  • the control device 14 can set, for example, the terminal correspondence detection unit 46 not connected to the device under test 300 so as to output a pin match signal regardless of the target flag or the like.
  • the overall match detection unit 48 outputs an overall match signal indicating that the output signal from the output terminal to be detected matches the expected value in response to the pin match signal output from all the terminal correspondence detection units 46. Output to the execution unit 20.
  • the overall match detection unit 48 outputs the overall match signal indicating “1”. Output to the execution unit 20.
  • the overall match detection unit 48 indicates the overall match indicating “0” on condition that the pin match signal output from each of the plurality of terminal correspondence detection units 46 includes a pin match signal having a value of “0”. The signal is output to the execution unit 20. Then, the execution unit 20 that has received such an overall match signal changes the test instruction execution sequence in accordance with the value of the overall match signal.
  • Each of the plurality of target terminal setting units 50 receives a terminal setting signal indicating whether or not the corresponding output terminal is to be detected by the detection command.
  • each target terminal setting unit 50 receives a value written by the control device 14 in a predetermined register or the like as a terminal setting signal.
  • Each target terminal setting unit 50 supplies the target flag to the corresponding terminal correspondence detecting unit 46 on condition that the terminal setting signal is given. Further, each target terminal setting unit 50 does not supply the target flag to the terminal correspondence detection unit 46 on condition that no terminal setting signal is given (for example, the value of the target flag is fixed to 0).
  • control device 14 uses the list of output terminals that can be detected described in the control program to correspond to the output terminals that are not to be detected.
  • the correspondence detection unit 46 can be set to output a pin match signal regardless of the value of the target flag.
  • the storage unit 34 and the selection unit 36 configured as described above select and detect one setting data from a plurality of setting data stored in advance by the storage unit 34.
  • the portion 38 can be supplied.
  • the detection part 38 of such a structure can detect whether the output signal output from the output terminal designated with the given setting data and an expected value correspond.
  • the control device 14 Prior to the execution of the test instruction sequence by the execution unit 20, the control device 14 detects the output terminals corresponding to the terminal correspondence storage units 42 of all the output terminals corresponding to the value of at least one identification information. It is also possible to write a target flag indicating that For example, the control device 14 writes a target flag of a value (in this example, “1”) for which the output terminal is a detection target, corresponding to the identification information at the head of each of the plurality of terminal correspondence storage units 42. It's okay.
  • the detection unit 38 matches the expected value of the output signal only for the terminal to which the terminal setting signal is given. It is possible to detect whether or not. That is, the detection unit 38 can detect whether the value of the output signal matches the expected value for the output terminal specified by the control device 14 prior to execution of the test instruction sequence.
  • FIG. 5 is a flowchart showing an example of a sequence executed by the execution unit 20.
  • 6A, FIG. 6B, and FIG. 6C show an example of the target flag stored in the terminal correspondence storage unit 42 for causing the sequence shown in FIG. 5 to be executed.
  • FIG. 7 shows an example of a test instruction sequence for causing the sequence shown in FIG. 5 to be executed.
  • the execution unit 20 executes the sequence shown in the flow of FIG.
  • the first output terminal is H logic (Yes in S121)
  • the process jumps to the first branch destination (S122), and when the second output terminal is H logic (Yes in S123). ), Jump to the second branch destination (S124).
  • the third output terminal is H logic (Yes in S125)
  • the process waits in the loop.
  • the control device 14 When executing such a sequence, the control device 14 prior to the execution of the test instruction sequence by the execution unit 20, the target flag as shown in FIG. 6A, for example, in the terminal correspondence storage unit 42 corresponding to the first output terminal. Write. That is, the control device 14 writes a target flag having a value 1 in the identification information 1 and a value 0 in the identification information 2 and 3.
  • the control device 14 writes a target flag such as shown in FIG. 6B in the terminal correspondence storage unit 42 corresponding to the second output terminal. That is, the control device 14 writes a target flag having a value 1 in the identification information 2 and a value 0 in the identification information 1 and 3.
  • the control device 14 writes a target flag as shown in FIG. 6B, for example, in the terminal correspondence storage unit 42 corresponding to the third output terminal. That is, the control device 14 writes a target flag having a value 1 in the identification information 3 and a value 0 in the identification information 1 and 2.
  • the control device 14 causes the execution unit 20 to execute a test instruction sequence as shown in FIG.
  • the NOP instruction is an instruction that shifts the process to the instruction at the next address.
  • the JMP instruction is an instruction that jumps forward to an instruction at a specified address.
  • the FLGLi instruction is an example of a detection instruction. More specifically, the FLGLi instruction includes identification information in the operand, and causes the detection unit 38 to detect whether the value of the output signal of the output terminal specified by the identification information matches the expected value. If the FLGLi instruction matches, the process jumps to the designated address i. If the FLGLi instruction does not match, the process shifts to the instruction at the next address.
  • the test instruction sequence shown in FIG. 7 includes a first FLGLi instruction (address 0004), a second FLGLi instruction (address 0006), and a third one in a loop (address 0003 to 0010) formed in the JMP instruction.
  • FLGLi instruction (address 0008) is arranged.
  • the first FLGLi instruction detects whether or not the value of the first output terminal (P1) matches H logic, and if it matches, jumps to address 1001 and exits the loop.
  • the second FLGLi instruction (address 0006) detects whether or not the value of the second output terminal (P2) matches H logic, and if it matches, jumps to address 2001 and exits the loop.
  • the third FLGLi instruction (address 0008) detects whether or not the value of the third output terminal (P3) matches H logic, and if it matches, jumps to address 3001 and exits the loop.
  • the test apparatus 10 can dynamically change the output terminal for detecting such a match / mismatch during the test sequence. As a result, the test apparatus 10 can jump to a different instruction in the test instruction sequence for each of the three or more states represented by the plurality of output signals of the device under test 300.

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Abstract

　複数の出力端子を備える被試験デバイスを試験する試験装置であって、被試験デバイスを試験するための試験命令列を実行する実行部と、複数の出力端子のうち少なくとも１つの出力端子を指定する複数の設定データを記憶する記憶部と、設定データにより指定される出力端子からの出力信号の値が期待値と一致するか否かを検出する検出部と、検出部による検出結果に応じて試験命令列の実行シーケンスを変更する少なくとも２つの検出命令の実行において、記憶部内の異なる設定データを選択して検出部に供給する選択部と、を備える試験装置を提供する。

Description

試験装置および試験方法
　本発明は、被試験デバイスを試験する試験装置および試験方法に関する。
　半導体等の被試験デバイスを試験する試験装置は、所定の試験パターンの試験信号を被試験デバイスに供給し、当該試験信号に応じて被試験デバイスから出力される信号の値を検出する。そして、試験装置は、検出した信号の値と期待値と比較することにより、当該被試験デバイスの良否を判定する。
　このような試験装置は、パターン発生器を備える。パターン発生器は、試験命令列（シーケンスデータ）に含まれる各試験命令を順次に実行する。そして、パターン発生器は、実行した各試験命令に対応する試験パターンを順次に出力する。
　ここで、パターン発生器は、マッチ命令と呼ばれる試験命令を実行することができる（特許文献１および特許文献２等参照。）。マッチ命令は、被試験デバイスの出力信号の値が期待値と一致するか否かを検出し、出力信号の値が期待値と一致する場合と、期待値と一致しない場合とで、異なる命令に分岐する分岐命令である。
　このようなマッチ命令を含む試験命令列を実行することにより、試験装置は、例えば、次のような動作をすることができる。
　ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を備える被試験デバイスは、ＰＬＬが安定している状態において、ロック信号を出力する。このような被試験デバイスを試験する試験装置は、マッチ命令を用いて、ロック信号の値が所定値に一致したことを条件としてループを抜ける処理を実行する。これにより、試験装置は、電源投入してからＰＬＬが安定動作した後に、本来の機能試験を実行することができる。
　また、ＮＡＮＤ型フラッシュメモリは、消去動作中（または記録動作中）であるか否かを示すレディー／ビジー信号を出力する。このようなＮＡＮＤ型フラッシュメモリを試験する試験装置は、ＮＡＮＤ型フラッシュメモリに消去動作または記録動作をさせた場合には、レディー／ビジー信号の値が期待値に一致したことをマッチ命令によって検出した後に、次の試験を実行する。これにより、試験装置は、ＮＡＮＤ型フラッシュメモリにおける消去動作または記録動作が確実に完了した後に、次の試験を実行することができる。
特開２０００－４０３８９号公報 特開平１１－６４４５４号公報
　ところで、試験装置は、マッチ命令を実行する場合、当該マッチ命令による検出対象となる端子に、出力信号の値が期待値と一致するか否かを検出するハードウェアを、予め割り当てなければならない。従って、試験装置は、試験シーケンスの実行中に、マッチ命令による検出対象となる端子を動的に変更することができなかった。
　また、複数の出力信号の値により３以上の状態を表わす被試験デバイスを試験する場合、試験装置は、３以上の状態のそれぞれ毎に、異なる命令に分岐させることが求められる。しかし、試験装置は、上述のように試験シーケンスの実行中にマッチ命令の検出対象となる端子を動的に変更することができず、また、複数の出力信号により表される３以上の状態をハードウェアで検出することも非常に困難であるので、３以上の状態のそれぞれ毎に異なる命令に遷移させることができなかった。
　そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の態様においては、複数の出力端子を備える被試験デバイスを試験する試験装置であって、前記被試験デバイスを試験するための試験命令列を実行する実行部と、前記複数の出力端子のうち少なくとも１つの出力端子を指定する複数の設定データを記憶する記憶部と、前記設定データにより指定される出力端子からの出力信号の値が期待値と一致するか否かを検出する検出部と、前記検出部による検出結果に応じて前記試験命令列の実行シーケンスを変更する少なくとも２つの検出命令の実行において、前記記憶部内の異なる設定データを選択して前記検出部に供給する選択部と、を備える試験装置、および当該試験装置に関連する試験方法を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１は、本発明の実施形態に係る試験装置１０の構成を被試験デバイス３００とともに示す。 図２は、本発明の実施形態に係る試験装置１０における検出命令の実行時の処理フローを示す。 図３は、記憶部３４、選択部３６および検出部３８の構成の一例を示す。 図４は、端子対応検出部４６に入力される信号、および、端子対応検出部４６から出力される信号との関係を示す。 図５は、実行部２０により実行されるシーケンスの一例を表わすフローチャートを示す。 図５に示されるシーケンスを実行させるための、第１出力端子に対応する端子対応記憶部４２に記憶される対象フラグの一例を示す。 図５に示されるシーケンスを実行させるための、第２出力端子に対応する端子対応記憶部４２に記憶される対象フラグの一例を示す。 図５に示されるシーケンスを実行させるための、第３出力端子に対応する端子対応記憶部４２に記憶される対象フラグの一例を示す。 図７は、図５に示されるシーケンスを実行させるための、試験命令列の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１０の構成を被試験デバイス３００とともに示す。試験装置１０は、複数の出力端子を備える被試験デバイス３００を試験する。
　試験装置１０は、本体部１２と、制御装置１４とを備える。本体部１２は、被試験デバイス３００との間で信号を授受する。制御装置１４は、当該試験装置１０による被試験デバイス３００の試験を制御する制御プログラムを実行して、本体部１２の動作を制御する。
　本体部１２は、実行部２０と、信号供給部３０と、比較部３２と、記憶部３４と、選択部３６と、検出部３８とを有する。
　実行部２０は、被試験デバイス３００を試験するための試験命令列を実行する。より詳しくは、実行部２０は、試験命令列に含まれる各試験命令を順次に実行する。そして、実行部２０は、実行した試験命令に対応付けて記憶されたパターン（試験パターンおよび期待値パターン）を発生する。これにより、実行部２０は、被試験デバイス３００に与えるべき試験信号のパターンを示す試験パターンおよび被試験デバイス３００が出力すべき出力信号の期待値を発生することができる。なお、実行部２０は、試験命令列の実行に先立って、当該試験命令列を制御装置１４から受け取る。
　信号供給部３０は、実行部２０により発生された試験パターンに応じた波形の試験信号を生成して、被試験デバイス３００に供給する。この結果、被試験デバイス３００は、与えられた試験信号に応じた動作をする。
　比較部３２は、与えられた試験信号に応じて被試験デバイス３００が出力する出力信号を受け取る。そして、比較部３２は、受け取った出力信号の値と、実行部２０により発生された期待値とを比較して、比較結果を出力する。
　記憶部３４は、被試験デバイス３００における出力信号を出力する複数の出力端子のうち少なくとも１つの出力端子を指定する複数の設定データを記憶する。本実施形態においては、記憶部３４は、それぞれに固有の識別情報が付けられた複数の設定データを記憶する。また、記憶部３４は、実行部２０による試験命令列の実行に先立って、複数の設定データを制御装置１４から受け取って記憶する。
　選択部３６は、記憶部３４に記憶された複数の設定データのうち、実行部２０により指定された設定データを選択して検出部３８に与える。選択部３６は、一例として、実行部２０が実行した検出命令（検出命令については詳細を後述する）に含まれる識別情報を受け取り、受け取った識別情報に対応する設定データを記憶部３４内から選択して、検出部３８に与える。
　検出部３８は、与えられた設定データにより指定される出力端子からの出力信号の値が、実行部２０により発生された期待値と一致するか否かを検出する。そして、検出部３８は、検出結果を実行部２０に与える。
　図２は、本実施形態に係る試験装置１０における検出命令の実行時の処理フローを示す。制御装置１４は、実行部２０による試験命令列の実行に先立って、例えば試験プログラム中に記述された当該試験命令列を、実行部２０に書き込む。また、制御装置１４は、実行部２０による試験命令列の実行に先立って、例えば制御プログラム中に記述された設定データの値を、記憶部３４に書き込む。そして、実行部２０は、試験開始の指示が与えられると、試験命令列に含まれる各試験命令を、例えば先頭アドレスの試験命令から順次に実行する。
　ここで、実行部２０が実行する試験命令列には、検出命令が含まれてよい。検出命令は、検出部３８による検出結果に応じて試験命令列の実行シーケンスを変更する命令である。即ち、検出命令は、被試験デバイス３００の出力信号の値と期待値とが一致するか否かを検出部３８により検出させ、検出部３８による検出結果に応じて次に実行すべき命令のジャンプ先が切り替わる命令である。例えば、検出命令は、出力信号の値が期待値に一致しないことを条件として当該検出命令より前方の命令に分岐し、出力信号の値が期待値に一致することを条件として、当該検出命令の後方のアドレス（例えば次のアドレス）の命令に分岐する命令であってよい。これにより、当該検出命令は、出力信号の値が期待値に一致するまでループを繰り返すループ処理を実行させることができる。
　さらに、検出命令は、記憶部３４に記憶された複数の設定データのうちから、検出部３８に供給すべき１つの設定データを指定する情報を含む。本例においては、検出命令は、検出部３８に供給すべき設定データの識別情報をオペランドとして含む。
　このような検出命令の実行において、試験装置１０は、図２に示される処理フローを実行する。まず、それぞれの検出命令の実行において、選択部３６は、記憶部３４に予め記憶された複数の設定データから、当該検出命令により指定された一の設定データを選択して選択部３６に供給する（Ｓ１１１）。本例においては、選択部３６は、当該検出命令のオペランドに含まれた識別情報を実行部２０から受け取り、受け取った識別情報に対応する設定データを記憶部３４から選択して検出部３８に供給する。これにより選択部３６は、少なくとも２つの検出命令の実行において、記憶部３４内の異なる設定データを選択して検出部３８に供給することができる。
　なお、検出命令のオペランドに識別情報を含めることに代えて、当該検出命令に対応付けられたパターンの一部に識別情報が含まれてもよい。この場合、実行部２０は、当該検出命令の対応付けられたパターンの一部から識別情報を抽出して、選択部３６に与える。
　また、それぞれの検出命令の実行において、実行部２０は、検出命令の実行を示すマッチフラグ、および、検出するべき出力信号の期待値を検出部３８に供給する（Ｓ１１２）。検出部３８は、マッチフラグが与えられたことを条件として（例えばマッチフラグの値が "１"となったことを条件として）、与えられた設定データにより指定された出力端子の出力信号の値のそれぞれと、対応する期待値とが、全て一致するか否かを検出する（Ｓ１１３）。
　そして、設定データにより指定された出力端子の出力信号の値の全てが対応する期待値に一致することを条件として（Ｓ１１４のＹｅｓ）、実行部２０は、当該検出命令に続いて、当該検出命令により指定された第１の分岐先の試験命令を実行する（Ｓ１１５）。一方、設定データにより指定された出力端子から出力された出力信号の値のうち少なくとも１つ対応する期待値と一致しないことを条件として（Ｓ１１４のＮｏ）、実行部２０は、当該検出命令に続いて、当該検出命令により指定された第１の分岐先とは異なる第２の分岐先の試験命令を実行する（Ｓ１１６）。
　以上のように選択部３６は、実行部２０が検出命令を実行する毎に、記憶部３４が予め記憶した複数の設定データの中から１つの設定データを選択して検出部３８に供給する。そして、検出部３８は、与えられた設定データにより指定された出力端子から出力された出力信号と期待値とが一致するか否かを検出する。これにより、試験装置１０は、各検出命令の実行毎に、期待値と一致するか否かを検出する対象となる出力端子を変更することができる。
　図３は、記憶部３４、選択部３６および検出部３８の構成の一例を示す。図４は、端子対応検出部４６に入力される信号、および、端子対応検出部４６から出力される信号の関係を示す。
　記憶部３４は、複数の端子対応記憶部４２を含んでよい。また、選択部３６は、複数の端子対応選択部４４を含んでよい。また、検出部３８は、複数の端子対応検出部４６と、全体マッチ検出部４８と、複数の対象端子設定部５０とを含んでよい。
　複数の端子対応記憶部４２のそれぞれは、被試験デバイス３００の複数の出力端子のそれぞれに対応して設けられる。各端子対応記憶部４２は、対応する出力端子を検出部３８による検出対象とするか否かを示す対象フラグを識別情報の値毎に記憶する。本例においては、各端子対応記憶部４２は、検出対象とする場合には"１"、検出対象としない場合には"０"を示す対象フラグが書き込まれる。
　複数の端子対応選択部４４のそれぞれは、被試験デバイス３００の複数の出力端子のそれぞれに対応して設けられる。各端子対応選択部４４は、実行部２０が検出命令を実行した場合に、当該検出命令に含まれる識別情報の値を実行部２０から受け取る。そして、各端子対応選択部４４は、対応する端子対応記憶部４２に記憶された、受け取った識別情報の値に対応する対象フラグを選択して、検出部３８内の対応する端子対応検出部４６に与える。
　複数の端子対応検出部４６のそれぞれは、被試験デバイス３００の複数の出力端子のそれぞれに対応して設けられる。各端子対応検出部４６は、マッチフラグを実行部２０から受け取る。さらに、各端子対応検出部４６は、被試験デバイス３００の対応する出力端子から出力信号を受け取り、対応する出力端子から出力される出力信号の期待値を実行部２０から受け取り、対応する端子対応選択部４４から対象フラグを受け取る。
　複数の端子対応検出部４６のそれぞれは、これらの信号に基づき、当該出力端子からの出力信号が期待値と一致したことを示すピンマッチ信号を出力する。より詳しくは、各端子対応検出部４６は、マッチフラグが供給され、かつ、対応する出力端子が検出対象であることを示す対象フラグが対応する端子対応記憶部４２から供給され、かつ、当該出力端子からの出力信号の値が期待値と一致したことを条件として、ピンマッチ信号を出力する。または、各端子対応検出部４６は、マッチフラグが供給され、かつ、対応する出力端子が検出対象でないことを示す対象フラグが対応する端子対応記憶部４２から供給されたことを条件として、ピンマッチ信号を出力する。
　なお、各端子対応検出部４６は、マッチフラグが供給されていない場合には、ピンマッチ信号を出力しない。また、各端子対応検出部４６は、マッチフラグが供給され且つ対象フラグが供給されている場合であっても、対応する出力端子からの出力信号の値が期待値と一致しない場合には、ピンマッチ信号を出力しない。
　本例においては、各端子対応検出部４６は、図４に示されるように、ピンマッチ信号を出力する。即ち、各端子対応検出部４６は、マッチフラグの値が"０"の場合、対象フラグの値、出力信号の値および期待値に関わらず、ピンマッチ信号の値を"０"とする。また、各端子対応検出部４６は、マッチフラグの値が"１"且つ対象フラグの値が"０"の場合、出力信号の値および期待値に関わらず、ピンマッチ信号の値を"１"とする。
　また、各端子対応検出部４６は、マッチフラグの値が"１"且つ対象フラグの値が"１"の場合、出力信号の値が期待値に一致していることを条件として、ピンマッチ信号の値を"１"とする。また、各端子対応検出部４６は、マッチフラグの値が"１"且つ対象フラグの値が"１"の場合、出力信号の値が期待値に一致していないことを条件として、ピンマッチ信号の値を"０"とする。
　なお、以上に加えて、複数の端子対応検出部４６のそれぞれは、対応する出力端子を当該試験の対象としないことを示すマスク信号を、更に受け取ってもよい。各端子対応検出部４６は、一例として、制御装置１４が所定のレジスタ等に書き込んだ値を、マスク信号として受け取る。各端子対応検出部４６は、マスク信号が与えられたことを条件として、マッチフラグ、出力信号の値、期待値および対象フラグに関わらず、ピンマッチ信号を出力する。これにより、制御装置１４は、例えば被試験デバイス３００に接続されていない端子対応検出部４６等を、対象フラグ等に関わらずピンマッチ信号を出力するように、設定することができる。
　全体マッチ検出部４８は、全ての端子対応検出部４６からピンマッチ信号が出力されたことに応じて、検出対象とする出力端子からの出力信号が期待値と一致したことを示す全体マッチ信号を、実行部２０へ出力する。本例においては、複数の端子対応検出部４６のそれぞれから出力されるピンマッチ信号の値が全て"１"であることを条件として、全体マッチ検出部４８は、"１"を示す全体マッチ信号を実行部２０へ出力する。また、複数の端子対応検出部４６のそれぞれから出力されるピンマッチ信号のうち、値が"０"のピンマッチ信号が含まれることを条件として、全体マッチ検出部４８は、"０"を示す全体マッチ信号を実行部２０へ出力する。そして、このような全体マッチ信号を受け取った実行部２０は、全体マッチ信号の値に応じて試験命令の実行シーケンスを変更する。
　複数の対象端子設定部５０のそれぞれは、対応する出力端子を、検出命令による検出対象とするか否かを示す端子設定信号を受け取る。各対象端子設定部５０は、一例として、制御装置１４が所定のレジスタ等に書き込んだ値を、端子設定信号として受け取る。各対象端子設定部５０は、端子設定信号が与えられたことを条件として、対象フラグを対応する端子対応検出部４６へ供給する。また、各対象端子設定部５０は、端子設定信号が与えられていないことを条件として、対象フラグを端子対応検出部４６へ供給しない（例えば対象フラグの値を０に固定する。）。これにより、実行部２０による試験命令列の実行に先立って、制御装置１４は、制御プログラム中に記述された検出対象となりうる出力端子のリストに基づいて、検出対象とならない出力端子に対応する端子対応検出部４６を、対象フラグの値に関わらずピンマッチ信号を出力するように、設定することができる。
　以上のような構成の記憶部３４および選択部３６は、実行部２０が検出命令を実行する毎に、記憶部３４が予め記憶した複数の設定データの中から１つの設定データを選択して検出部３８に供給することができる。そして、このような構成の検出部３８は、与えられた設定データにより指定された出力端子から出力された出力信号と期待値とが一致するか否かを検出することができる。
　なお、実行部２０による試験命令列の実行に先立って、制御装置１４は、少なくとも１つの識別情報の値に対応して、全ての出力端子の端子対応記憶部４２に対応する出力端子を検出対象とする旨を示す対象フラグを書き込んでもよい。制御装置１４は、例えば、複数の端子対応記憶部４２のそれぞれの先頭の識別情報に対応して、当該出力端子を検出対象とする値（本例においては、"１"）の対象フラグを書き込んでよい。
　これにより、検出命令により当該識別情報（例えば先頭の識別情報）が指定された場合には、検出部３８は、端子設定信号が与えられた端子についてのみ、出力信号の値が期待値と一致するか否かを検出することができる。即ち、検出部３８は、試験命令列の実行に先立って制御装置１４が特定した出力端子について、出力信号の値が期待値と一致するか否かを検出することができる。
　図５は、実行部２０により実行されるシーケンスの一例を表わすフローチャートを示す。図６Ａ、図６Ｂおよび図６Ｃは、図５に示されるシーケンスを実行させるための、端子対応記憶部４２に記憶される対象フラグの一例を示す。図７は、図５に示されるシーケンスを実行させるための、試験命令列の一例を示す。
　例えば、実行部２０が、図５のフローに示されるシーケンスを実行することを考える。図５のフローに示されるシーケンスは、第１出力端子がＨ論理の場合（Ｓ１２１のＹｅｓ）、第１の分岐先へジャンプし（Ｓ１２２）、第２出力端子がＨ論理の場合（Ｓ１２３のＹｅｓ）、第２の分岐先へジャンプし（Ｓ１２４）、第３出力端子がＨ論理の場合（Ｓ１２５のＹｅｓ）、第３の分岐先へジャンプする（Ｓ１２６）。更に、図５のシーケンスは、第１～第３出力端子のいずれもがＬ論理の場合（Ｓ１２１のＮｏ、Ｓ１２３のＮｏ、Ｓ１２５のＮｏ）、ループ内で処理を待機する。
　このようなシーケンスを実行する場合、制御装置１４は、実行部２０による試験命令列の実行に先立って、第１出力端子に対応する端子対応記憶部４２に例えば図６Ａに示されるような対象フラグを書き込む。即ち、制御装置１４は、識別情報１に値１、識別情報２，３に値０の対象フラグを書き込む。
　また、制御装置１４は、実行部２０による試験命令列の実行に先立って、第２出力端子に対応する端子対応記憶部４２に例えば図６Ｂに示されるような対象フラグを書き込む。即ち、制御装置１４は、識別情報２に値１、識別情報１，３に値０の対象フラグを書き込む。
　また、制御装置１４は、実行部２０による試験命令列の実行に先立って、第３出力端子に対応する端子対応記憶部４２に例えば図６Ｂに示されるような対象フラグを書き込む。即ち、制御装置１４は、識別情報３に値１、識別情報１，２に値０の対象フラグを書き込む。
　さらに、このようなシーケンスを実行する場合、制御装置１４は、図７に示されるような、試験命令列を実行部２０に実行させる。なお、図７の試験命令列において、ＮＯＰ命令は、次のアドレスの命令に処理を移行する命令である。ＪＭＰ命令は、指定したアドレスの命令に前方向ジャンプする命令である。
　ＦＬＧＬｉ命令は、検出命令の一例である。より詳しくは、ＦＬＧＬｉ命令は、オペランドに識別情報を含み、識別情報により指定された出力端子の出力信号の値と期待値とが一致するか否かを検出部３８により検出させる。そして、ＦＬＧＬｉ命令は、一致する場合には、指定したアドレスｉにジャンプし、不一致の場合には次のアドレスの命令に処理を移行する。
　図７に示される試験命令列は、ＪＭＰ命令において形成されたループ（アドレス０００３～００１０）内に、第１のＦＬＧＬｉ命令（アドレス０００４）、第２のＦＬＧＬｉ命令（アドレス０００６）、および、第３のＦＬＧＬｉ命令（アドレス０００８）が配置される。第１のＦＬＧＬｉ命令（アドレス０００４）は、第１出力端子（Ｐ１）の値がＨ論理に一致するか否かを検出し、一致する場合には、アドレス１００１にジャンプしてループを抜ける。第２のＦＬＧＬｉ命令（アドレス０００６）は、第２出力端子（Ｐ２）の値がＨ論理に一致するか否かを検出し、一致する場合には、アドレス２００１にジャンプしてループを抜ける。第３のＦＬＧＬｉ命令（アドレス０００８）は、第３出力端子（Ｐ３）の値がＨ論理に一致するか否かを検出し、一致する場合には、アドレス３００１にジャンプしてループを抜ける。
　本実施形態に係る試験装置１０は、このような一致／不一致を検出する出力端子を試験シーケンス中において動的に変更することができる。この結果、試験装置１０は、被試験デバイス３００の複数の出力信号により表された３以上の状態のそれぞれ毎に、試験命令列中における異なる命令にジャンプさせることができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (8)

  1. 　複数の出力端子を備える被試験デバイスを試験する試験装置であって、
    　前記被試験デバイスを試験するための試験命令列を実行する実行部と、
    　前記複数の出力端子のうち少なくとも１つの出力端子を指定する複数の設定データを記憶する記憶部と、
    　前記設定データにより指定される出力端子からの出力信号の値が期待値と一致するか否かを検出する検出部と、
    　前記検出部による検出結果に応じて前記試験命令列の実行シーケンスを変更する少なくとも２つの検出命令の実行において、前記記憶部内の異なる設定データを選択して前記検出部に供給する選択部と、
    　を備える試験装置。
  2. 　前記実行部は、前記検出部に供給すべき前記設定データの識別情報をオペランドとして含む前記検出命令を実行し、
    　前記選択部は、それぞれの前記検出命令の実行において、前記検出命令に含まれる前記識別情報に対応する前記設定データを前記記憶部から選択して前記検出部に供給する請求項１に記載の試験装置。
  3. 　前記記憶部は、前記複数の出力端子のそれぞれに対応して、対応する前記出力端子を前記検出部による検出対象とするか否かを示す対象フラグを前記識別情報の値毎に記憶する端子対応記憶部を有する請求項２に記載の試験装置。
  4. 　前記検出部は、
    　前記複数の出力端子のそれぞれに対応して設けられ、対応する前記出力端子が検出対象でないことを示す対象フラグが対応する前記端子対応記憶部から供給されたこと、または、対応する前記出力端子が検出対象であることを示す対象フラグが対応する前記端子対応記憶部から供給され、かつ、当該出力端子からの出力信号の値が期待値と一致したことを条件として、当該出力端子からの出力信号が期待値と一致したことを示すピンマッチ信号を出力する端子対応検出部と、
    　全ての前記端子対応検出部からピンマッチ信号が出力されたことに応じて、検出対象とする出力端子からの出力信号が期待値と一致したことを示す全体マッチ信号を出力する全体マッチ検出部と、
    　を有し、
    　前記実行部は、前記全体マッチ信号の値に応じて前記試験命令列の実行シーケンスを変更する
    　請求項３に記載の試験装置。
  5. 　当該試験装置による前記被試験デバイスの試験を制御する制御プログラムを実行する制御装置を更に備え、
    　前記制御装置は、前記実行部による前記試験命令列の実行に先立って、前記制御プログラム中に記述された前記設定データの値を前記記憶部に書き込む
    　請求項４に記載の試験装置。
  6. 　前記実行部による前記試験命令列の実行に先立って、前記制御装置は、前記制御プログラム中に記述された検出対象となりうる前記出力端子のリストに基づいて、検出対象とならない前記出力端子に対応する前記端子対応検出部を、対象フラグの値に関わらずピンマッチ信号を出力するように設定する請求項５に記載の試験装置。
  7. 　前記実行部による前記試験命令列の実行に先立って、前記制御装置は、少なくとも１つの前記識別情報の値に対応して、全ての前記出力端子の前記端子対応記憶部に対応する前記出力端子を検出対象とする旨を示す対象フラグを書き込む請求項５から６のいずれかに記載の試験装置。
  8. 　複数の出力端子を備える被試験デバイスを試験する試験装置により実行される試験方法であって、
    　前記試験装置は、
    　前記被試験デバイスを試験するための試験命令列を実行する実行部と、
    　前記複数の出力端子のうち少なくとも１つの出力端子を指定する複数の設定データを記憶する記憶部と、
    　前記設定データにより指定される出力端子からの出力信号の値が期待値と一致するか否かを検出する検出部とを備え、
    　前記検出部による検出結果に応じて前記試験命令列の実行シーケンスを変更する少なくとも２つの検出命令の実行において、前記記憶部内の異なる設定データを選択して前記検出部に供給する
    　試験方法。
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