WO2010020191A1 - 提高同步数字体系虚级联延时补偿缓存效率的方法及装置 - Google Patents

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WO2010020191A1
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virtual
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container
bank
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PCT/CN2009/073387
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冯景斌
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中兴通讯股份有限公司
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
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    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
    • H04J2203/0094—Virtual Concatenation

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a method and apparatus for improving the efficiency of delay compensation buffering of a virtual concatenation group (VCG) in a Synchronous Digital Hierarchy (SDH) device.
  • VCG virtual concatenation group
  • SDH Synchronous Digital Hierarchy
  • VC12 low-order virtual container
  • VC3 high-order virtual container
  • VC4 high-order virtual container
  • TDM time division multiplexing
  • VC cascading The VC cascade includes Continuous Concatenation and Virtual Concatenation (VCAT), where the virtual concatenation is widely used because the SDH equipment on the transmission path has no special requirements.
  • VCAT Virtual Concatenation
  • each VC member of the VCG starts from the same transmission source, and each is transmitted as an independent transmission unit in the SDH network, and finally reaches the same reception destination.
  • each VC member may have a different path, that is, each member has a different delay on the transmission line. Therefore, at the receiving destination, all VC members in the VCG need to be aligned, and then the inter-byte interpolation method is used to recover the data of the transmitting end.
  • each VC member uses a FIFO (First In First Out) register for caching, waiting for the latest VC member to arrive and then read it out. This process is called delay compensation for VCG.
  • FIFO First In First Out
  • SSRAM synchronous delay random access memory
  • SDRAM Synchronous Dynamic
  • Random Access Memory such as Double Rate Rate (DDR)
  • DDR Double Rate Rate
  • the device structure using SDRAM as the delay compensation buffer is shown in Fig. 1.
  • the scheduler polls all VC write or read request FIFO registers in sequence, and places the request in the SDRAM shared operation request FIFO register.
  • the SDRAM controller reads the request in the FIFO register and performs corresponding reading and writing. operating.
  • FIG. 2 shows the timing diagram of a write operation of the SDRAM.
  • a complete write operation includes row activation, row activation wait, write command, Write command wait, data operation, line close, etc.
  • the overhead is much, the read operation overhead is basically the same as the read operation.
  • a burst write operation sequentially outputs a row activation command (ACT), a write command (WR), and a precharge command (RE) on the command bus.
  • ACT row activation command
  • WR write command
  • RE precharge command
  • an object of the present invention is to provide a method and apparatus for improving SDH virtual concatenation delay compensation buffer efficiency, which improves the efficiency of SDH virtual concatenation delay compensation buffer by reducing the useless overhead of SDRAM operation.
  • the present invention provides a method for improving the efficiency of a virtual cascading delay compensation cache in a synchronous digital system, the method comprising:
  • the VC write request FIFO register and the VC read request FIFO register are polled. Further, the number of the virtual containers VC is 4N+4; the number of the banks is 4M+4, where N and M are integers, and N>M.
  • mapping the virtual container VC in the repository Bank of the synchronous dynamic random access memory SDRAM include:
  • the virtual containers are arranged in order as the first virtual container VC, the second virtual container VC
  • the first 4M+4 virtual containers VC are respectively stored in the first bank of the SDRAM, the second
  • Bank (4M+4) Bank store 2 (4M+4) virtual containers after the first 4M+4 virtual containers in the first bank of the SDRAM, the second bank (4M+4)
  • the last 4M+4 virtual containers are respectively stored in the first bank and the second bank (4M+4) Bank of the SDRAM.
  • the write request of the SDRAM of the virtual container VC is respectively written into the write request first-in first-out FIFO register of the corresponding virtual container VC;
  • the virtual containers are arranged in order as the first virtual container VC, the second virtual container VC
  • the VC SDRAM write request is written into the write request FIFO register in the first virtual container VC; ...; the (4M+4) virtual container VC, the 2nd (4M+4) virtual container VC (4N+4)
  • the SDRAM write request of the virtual container VC is written into the write request FIFO register in the first virtual container VC;
  • the steps of respectively writing the read request of the SDRAM of the virtual container VC into the read request FIFO register of the corresponding virtual container VC include:
  • the VC SDRAM read request is written into the read request FIFO register in the first virtual container VC; ...; the (4M+4) virtual container VC, the 2nd (4M+4) virtual container VC ( 4N+4)
  • the SDRAM read request of the virtual container VC is written into the read request FIFO register in the first virtual container VC.
  • the present invention also provides a method for improving the efficiency of a virtual cascading delay compensation buffer in a synchronous digital system, the method comprising:
  • the VC is a virtual container VC4 in the level 4 STM-4 of the synchronous transmission module.
  • the VC4 includes a standard container C4 or three virtual containers VC3.
  • the method further includes:
  • the buffer area of each of the VC4s is divided into three first sub-buffer areas, and one virtual container VC3 is stored in each of the first sub-bucket areas.
  • the virtual container VC3 includes: a standard container C3 or 21 virtual containers VC12.
  • the method further includes:
  • the buffer area of the virtual container VC3 is divided into 21 second sub-buffer areas of the device, and one virtual container VC12 is stored in each second sub-buffer area.
  • the SDRAM is a single channel synchronous dynamic random access memory (SDR SDRAM) or a dual channel synchronous dynamic random access memory (DDR SDRAM).
  • the present invention also provides an apparatus for improving the efficiency of a virtual cascading delay compensation buffer in a synchronous digital system, the apparatus comprising:
  • mapping module configured to map the virtual container VC in a bank of the SDRAM
  • a write module configured to write a write request of the SDRAM of the virtual container VC into a write request FIFO register of the corresponding virtual container VC; and write a read request of the SDRAM of the virtual container VC into a corresponding virtual The read request FIFO register of the container VC;
  • a polling module is arranged to poll the VC's write request FIFO register and poll the VC's read request FIFO register.
  • the number of the virtual containers VC is 4N+4; the number of the banks is 4M+4, where N and M are integers, and N>M.
  • mapping module sequentially arranges the virtual containers as the first virtual container VC and the second virtual container VC (4N+4) virtual container VC, and sequentially arranges the banks of the SDRAM into the first bank and the second bank. (4M+4) Bank;
  • the first 4M+4 virtual containers VC are respectively stored in the first bank of the SDRAM, the second
  • Bank (4M+4) Bank store 2 (4M+4) virtual containers after the first 4M+4 virtual containers in the first bank of the SDRAM, the second bank (4M+4)
  • the last 4M+4 virtual containers are respectively stored in the first bank and the second bank (4M+4) Bank of the SDRAM.
  • the writing module is configured to arrange the virtual containers in the order of the first virtual container VC and the second virtual container VC (4N+4) virtual container VC, and arrange the banks of the SDRAM into the first bank and the second bank in order. (4M+4) Bank;
  • the writing module is further configured to write the SDRAM write request of the first virtual container VC, the (4M+4+1) virtual container VC (4N-4M+1) virtual container VC into the first virtual container VC.
  • the SDRAM write request of the virtual container VC is written into the write request FIFO register in the first virtual container VC; ...; will be the (4M+4) virtual container VC, the second (4M+4) The SDRAM write request of the virtual container VC (4N+4) virtual container VC is written into the write request FIFO register in the first virtual container VC;
  • the writing module is further configured to write the SDRAM read request of the first virtual container VC, the (4M+4+1) virtual container VC (4N-4M+1) virtual container VC into the first virtual container VC. Read the request FIFO register; the second virtual container VC, the (4M+4+2) virtual container VC
  • the SDRAM read request of the virtual container VC is written into the read request FIFO register in the first virtual container VC; ...; will be the (4M+4) virtual container VC, the second (4M+4)
  • the SDRAM read request of the virtual container VC (4N+4) virtual container VC is written into the read request FIFO register in the first virtual container VC.
  • the present invention also provides an apparatus for improving the efficiency of a virtual cascading delay compensation buffer in a synchronous digital system, the apparatus comprising:
  • mapping module configured to map the virtual container VC to the repository bank of the synchronous dynamic random access memory SDRAM;
  • Writing a module configured to write a synchronous dynamic random access memory SDRAM write request to the VC write request first-in first-out FIFO register; and writing the synchronous dynamic random access memory SDRAM read request into the VC read request first-in first-out FIFO register;
  • a polling module is configured to poll the VC's write request FIFO register and poll the VC's read request FIFO register.
  • the VC is a virtual container VC4 in the level 4 STM-4 of the synchronous transmission module.
  • the VC4 includes a standard container C4 or three virtual containers VC3.
  • the device further includes:
  • the first dividing module is configured to divide the buffer area of each of the virtual containers VC4 into three first sub-buffer areas, and one virtual container VC3 is stored in each first sub-buffer area.
  • the virtual container VC3 comprises: a standard container C3 or 21 virtual containers VC12, the device further comprising:
  • the second partitioning module is configured to divide the buffer area of the virtual container VC3 into 21 second sub-buffer areas of the device, and store a virtual container VC12 in each second sub-buffer area.
  • the SDRAM is a single channel synchronous dynamic random access memory (SDR SDRAM) or a dual channel synchronous dynamic random access memory (DDR SDRAM).
  • SDR SDRAM single channel synchronous dynamic random access memory
  • DDR SDRAM dual channel synchronous dynamic random access memory
  • FIG. 1 is a structural block diagram of an existing apparatus for implementing VCAT delay compensation using SDRAM;
  • FIG. 2 is a timing diagram of a conventional complete write operation;
  • FIG. 3 is a flow chart of a method for improving the efficiency of an SDH virtual concatenation delay compensation buffer according to the present invention
  • FIG. 4 is a schematic diagram showing a mapping relationship between a VC and a bank in a SDRAM according to the present invention
  • FIG. 5 is a timing diagram of concurrent operations of four banks of the present invention.
  • FIG. 6 is a block diagram of a device for improving the efficiency of SDH virtual cascade delay compensation buffer according to the present invention.
  • the invention provides a method for delay compensation offset alignment of a VC member of a multipath transmission in a receiving end of a VCG in an SDH device, by establishing a correspondence between a multiplexing path of the VC and a bank storage area in the SDRAM, according to VC
  • the multiplexing relationship polls each VC's read and write operation request and dispatches it to the SDRAM controller for processing.
  • the SDRAM's different bank area concurrent operation characteristics can be utilized to reduce the useless overhead of the SDRAM operation, thereby improving the SDH virtual cascading delay. Compensation The purpose of saving efficiency.
  • each VC4 can be composed of 1
  • the C4 container or three VC3 bytes are interleaved and multiplexed, and each VC3 can be composed of one C3 container or 21 VC12 bytes interleaved and multiplexed.
  • a flowchart of a method for improving the efficiency of SDH virtual concatenation delay compensation cache according to the present invention includes the following steps:
  • the number of VCs is generally 4N+4, where N is an integer.
  • the number of banks in the SDRAM may not be four, but 4M+4, where M is an integer. In general, N > M.
  • N M.
  • the number of VCs may not be an integer multiple of four. If the number of VCs is four or less, four or less VCs may be mapped in four banks of the SDRAM, and some SDRAMs are idle. When the number of VCs is four or more and not an integer multiple of four, the operation can be performed in accordance with the nearest multiple of four, and the excess VC is not used.
  • VC4 of the VC described above as an example, but is not limited thereto. If four VC4s are set in this step, they can be represented as VC4#1, VC4#2, VC4#3, and VC4#4 respectively.
  • the number of VC4s can be selected according to actual conditions, for example, the number of VC4s. Can be set to 4N+4 (N is a natural number), at this time the VC4 can be represented as VC4#1, VC4#2, VC4#3... VC4# (4N+4), where VC4# ( 4N +4 ) is expressed as 4N+4
  • the correspondence between at least four VC4 and four banks in the SDRAM can be established by using address mapping, for example, the virtual container VC4#1 is stored in Bank#1, and the virtual container VC4#2 is stored in Bank#. In 2, the virtual container VC4#3 is stored in Bank#3, and the virtual container VC4#4 is stored in Bank#4. If the number of virtual containers VC4 is set to 4N+4 (N is an integer), the virtual containers VC4#1, VC4#5... ... VC4# ( 4N+1 ) can be stored in Bank#l. , can be a virtual container
  • VC4#2, VC4#6... ... VC4# ( 4N+2 ) is stored in Bank#2, and the virtual container VC4#3 can be VC4#7... ... VC4# (4N+3) is stored in Bank#3, can be virtual container VC4#4, VC4#8...
  • VC4# (4N+4) is stored in Bank#4. See Figure 4 for details, where N is a natural number.
  • each VC4 has three VC3 interleaved multiplexing, and each 21 VC12s in VC3 are interleaved and multiplexed, so that 63 VC12s are multiplexed into one VC4. That is, each VC4 may include one C4 (standard container), or may also include three VC3s, and each VC3 may include one C3 (standard container), or may also include 21 VC12.
  • each VC4 buffer can be divided into three parts, one VC3 is stored in each buffer area, and the VC3 buffer area can be divided into 21 parts, one VC12 is stored in each one.
  • the buffer area of VC4#1 is divided into three parts, the first VC4 buffer area stores one VC3#1, the second VC4 buffer area stores one VC3#2, and the third VC4 buffer area stores one.
  • VC3#3 and also divides the buffer area of VC3#1 into 21 copies, the first VC3 buffer area stores a VC12#1...
  • the 21st VC buffer area stores a VC12#21, VC3#2 and VC3
  • the setting of #3 is the same as that of VC3#1, and will not be described here, and the other VC4# (4N+4) cases are similar to those set in VC4#1.
  • SDRAM can be selected from single channel synchronous dynamic random access memory (SDR SDRAM) or dual channel synchronous dynamic random access memory (DDR SDRAM), but is not limited thereto.
  • SDR SDRAM single channel synchronous dynamic random access memory
  • DDR SDRAM dual channel synchronous dynamic random access memory
  • Step 302 Write an SDRAM read/write request to a VC read/write request FIFO register.
  • the SDRAM write and read requests of the respective VCs are respectively written into corresponding request FIFO registers including the write request FIFO register and the read request FIFO register.
  • the above correspondence can be understood as that the SDRAM write request of VC4#1 is written to the write request FIFO register in VC4#1, and the SDRAM write request of VC4#2 is written to the write request FIFO register in VC4#2, VC4#
  • the SDRAM write request of 3 is written in the write request FIFO register in VC4#3, and the SDRAM write request of VC4#4 is written in the write request FIFO register in VC4#4.
  • the SDRAM read request of VC4#1 is written to the read request FIFO register in VC4#1, the SDRAM read request of VC4#2 is written to the read request FIFO register in VC4#2, and the SDRAM read request of VC4#3.
  • the SDRAM read request of VC4#4 is written in the read request FIFO register in VC4#4.
  • the number of members in VC4 is 4N+4
  • the SDRAM write request is written to the write request FIFO register in VC4#1
  • the SDRAM write request of VC4#2 is written to the write request FIFO register in VC4#2, and the SDRAM of VC4#3.
  • the write request is written to the write request FIFO register in VC4#3, the SDRAM write request of VC4#4 is written to the write request FIFO register in VC4#4, and the SDRAM write request of VC4#5 is written to VC4#1.
  • Write request FIFO register, VC4#6 SDRAM write request is written to VC4#2 write request FIFO register..., VC4# (4N+3) SDRAM write request is written to VC4#3
  • the write request FIFO register, VC4# (4N+4) SDRAM write request is written to the write request FIFO register in VC4#4.
  • Step 303 Polling the read/write request FIFO register of the VC respectively;
  • the write request FIFO register can be polled first, and then the read request FIFO register can be polled.
  • the read request FIFO register can also be polled first, and then the write request FIFO register can be polled.
  • the write request FIFO register in VC4#1 can be polled first, and then the write request FIFO register in VC4#2 can be polled. If three VC3s are set in VC4#1, VC3#1 should be polled in turn.
  • the write request FIFO register in VC3#2 and VC3#3 after completing the write request FIFO register in all VC3s in VC4#1, polling the write request FIFO register in VC4#2, if VC4#1 In VC3#1, there are 21 VC12s. After polling all the write request FIFO registers in VC12, poll the write request FIFO register in VC4#2, the processing mode in VC4#2 and VC4#. 1 is the same and will not be described here.
  • the operation efficiency of the existing SDRAM is low, mainly due to a row address conflict that may occur in two operations before and after, resulting in an increase in the overhead of row switching. Since SDRAM has four banks in general, four banks can basically realize concurrent operations in its operation timing, and switching between two different banks requires little overhead time. Therefore, it is possible to perform concurrent operations in different bank areas of SDRAM. The characteristics of the work to reduce useless overhead.
  • FIG. 5 is a fixed timing operation using four banks concurrently
  • the following uses the four VC4s of the STM-4 as an example to illustrate the virtual concatenation delay compensation processing method of the present invention.
  • the method includes the following steps:
  • Step 1 The first VC4, the second VC4, the third VC4, and the fourth VC4 are respectively stored in 1 ⁇ 4 banks of the DDR SDRAM;
  • Step 2 Write four VC4 SDRAM write requests into four VC4 write request FIFO registers, and write four VC4 SDRAM read requests into four VC4 read request FIFO registers; Step 3.
  • the scheduler polls in turn. a write request FIFO register of a VC4, a second VC4, a third VC4, and a fourth VC4, and dispatching the write data of the four VC4s to the SDRAM controller for operation; and then polling the first one The read operation of VC4, the second VC4, the third VC4, and the fourth VC4, and the read data of the four CV4s are scheduled to the SDRAM controller for operation. This continues to poll the scheduling operation.
  • the present invention also provides an improved synchronization digital system virtual cascading delay A device that compensates for cache efficiency. It should be noted at the outset that the device is provided to implement the steps of the foregoing method, but the present invention is not limited to the following devices, and any device that can implement the above method should be included in the scope of the present invention. And in the following description, the same contents as the foregoing methods are omitted here to save space.
  • the block diagram of the device structure for improving the efficiency of the virtual cascading delay compensation cache of the synchronous digital system is as follows:
  • mapping module 61 configured to map at least four virtual containers VC in four banks of the synchronous dynamic random access memory SDRAM;
  • Writing module 62 configured to write the synchronous dynamic random access memory SDRAM write request to the VC write request first-in first-out FIFO register; to write the synchronous dynamic random access memory SDRAM read request to the VC read request first-in first-out FIFO register Medium; and
  • a polling module 63 is arranged to poll the VC's write request FIFO register and poll the VC's read request FIFO register.
  • the virtual container VC may use VC4 in the STM-4, and the VC4 includes one C4 or three VC3s.
  • the device further includes: a first dividing module, It is arranged to divide the buffer area of each virtual container VC4 into three first sub-buffer areas, and one virtual container VC3 is stored in each first sub-buffer area.
  • the virtual container VC3 may include: a C3 or 21 virtual containers VC12, and the device further includes:
  • the second dividing module is configured to divide the buffer area of the virtual container VC3 into at least 21 second sub-buffer areas, and each of the second sub-bucket areas stores a virtual container VC12.
  • the invention can reduce the useless overhead of the SDRAM operation by utilizing the characteristics of VC multiplexing and the concurrent operation of different bank regions in the SDRAM, thereby improving the efficiency of the SDH virtual cascade delay compensation buffer, and thus has strong industrial applicability. .

Description

提高同步数字体系虚级联延时补偿緩存效率的方法及装置
技术领域
本发明涉及通信技术领域， 尤其涉及一种提高同步数字体系 （SDH, Synchronous Digital Hierarchy )设备中虚级联组 ( VCG, Virtual Concatenation Group )延时补偿緩存效率的方法及装置。
背景技术
SDH设备作为目前传送网的主流设备， 在通信领域已得到广泛应用， 其 标准的 VC12 (低阶虚容器） 、 VC3 (高阶虚容器） 、 VC4 (高阶虚容器 )可 以分别用于承载 El、 E3/T3、 E4等固定带宽的时分复用 （TDM )业务， 因此 虚容器（VC, Virtual Container )级联的需求并不强烈， 但随着数据业务的迅 猛发展， SDH设备承载数据业务成为必须解决的问题。
数据业务的一个特点就是带宽的不确定性， 由于属于分组业务， 实际业 务带宽与其使用的接口并没有必然的关系，而 SDH设备 VC的种类非常有限， 想使用单独的 VC传输各种带宽的数据业务会带来带宽的浪费或限制， 使用 非常不便， 因此可通过将多个 VC成员绑定成一个 VCG的方式， 来解决该问 题。 具体通过提供灵活多变的 VCG带宽用于传送数据业务， 称为 VC级联。 该 VC级联包括实级联 ( Continuous Concatenation )和虚级联 ( VCAT , Virtual Concatenation ) , 其中虚级联由于传送路径上的 SDH设备没有特殊要求而得 到了广泛应用。
在虚级联中， VCG的所有 VC成员从同一个发送源出发， 每个作为独立 的传送单元在 SDH网络中传送， 最后到达同一个接收目的点。 在到达目的地 之前， 每个 VC成员经过的路径可能不同， 也就是每个成员在传送线路上的 延时不同。 因此， 在接收目的点， 需要对 VCG中的所有 VC成员进行对齐， 再按字节间插方式恢复出发送端数据。 在该过程中， 每个 VC成员使用一个 先进先出（FIFO, First In First Out )寄存器进行緩存， 等待最晚的 VC成员到 达后再统一读出。 该过程称为 VCG的延时补偿。 针对 SDH字节间插的特点， 在以往的芯片设计中， 一般釆用同步静态随 机存 4诸器（ SSRAM, Synchronous Static Random Access Memory )进行 VC的 延时补偿緩存， 但 SSRAM成本相对比较高， 且容量一般比较小， 无法满足 大容量 EOS ( Ethernet Over SDH )设备的延时补偿要求。
另一种选择是釆用同步动态随机存储器（ SDRAM, Synchronous Dynamic
Random Access Memory ) , 比如双倍数率（ DDR, Double Date Rate ) SDRAM 作为延时补偿緩存。釆用 SDRAM作为延时补偿緩存的装置构成如图 1所示。 调度器按顺序轮询所有 VC的写入或者读出请求 FIFO寄存器，并将请求放在 SDRAM共享的操作请求 FIFO寄存器中， SDRAM控制器读取该 FIFO寄存 器中的请求， 并进行相应的读写操作。
如图 2所示为 SDRAM进行一次写操作的时序图， 为了防止可能发生的 前后两次操作的存储库（Bank )和行冲突， 一次完整的写操作包括行激活、 行激活等待、 写命令、 写命令等待、 数据操作、 行关闭等操作， 开销很多， 读操作的开销与读操作基本相同。 图 2中显示， 一次突发写操作依次在命令 总线上输出行激活命令 ( ACT ) 、 写命令 ( WR ) 以及预充电命令 ( PRE ) 。 在一次突发长度为 8的完整的写操作中， 在 13个时钟周期里， 只有 4个时钟 周期真正用于处理数据， 延时补偿緩存的效率只有 4/13 χ 100%=30.8%。 也就 是， 由于 SDRAM的操作时序复杂， 操作时可能需要的开销时间比较多， 导 致补偿緩存的效率一般比较低。
发明内容
为了解决上述问题，本发明的目的是提供一种提高 SDH虚级联延时补偿 緩存效率的方法及装置， 通过减少 SDRAM操作的无用开销， 提高了 SDH虚 级联延时补偿緩存的效率。
为了达到上述目的， 本发明提供了一种提高同步数字体系虚级联延时补 偿緩存效率的方法， 该方法包括：
将虚容器 VC映射在同步动态随机存储器 SDRAM的存储库 Bank中； 将所述虚容器 VC的 SDRAM的写请求分别写入对应的虚容器 VC的写 请求先进先出 FIFO寄存器中；将所述虚容器 VC的 SDRAM的读请求分别写 入对应的虚容器 VC的读请求 FIFO寄存器中；
轮询所述 VC的写请求 FIFO寄存器和所述 VC的读请求 FIFO寄存器。 进一步地， 所述虚容器 VC的个数为 4N+4; 所述 Bank的个数为 4M+4, 其中， N和 M均为整数， 且 N > M。
进一步地， 将虚容器 VC映射在同步动态随机存储器 SDRAM的存储库 Bank中的所述步骤包括：
将虚容器按照顺序排列为第一虚容器 VC、 第二虚容器 VC 第
( 4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank;
将前 4M+4个虚容器 VC分别对应存储在 SDRAM的第一 Bank、 第二
Bank 第 （ 4M+4 ) Bank; 将前 4M+4个虚容器之后的 2 ( 4M+4 )个 虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第（ 4M+4 )
Bank; ... ...； 将最后 4M+4个虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank。
进一步地， 将所述虚容器 VC的 SDRAM的写请求分别写入对应的虚容 器 VC的写请求先进先出 FIFO寄存器中；
将虚容器按照顺序排列为第一虚容器 VC、 第二虚容器 VC 第
( 4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为第一 Bank、 第二 Bank 第 ( 4M+4 ) Bank;
将第一虚容器 VC、 第 （4M+4+1 )虚容器 VC 第 （4N-4M+1 ) 虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将第二虚容器 VC、 第 （4M+4+2 )虚容器 VC 第 （4N-4M +2 )虚容 器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将 第三虚容器 VC、 第 （ 4M+4+3 )虚容器 VC 第 （ 4N-4M +3 )虚容器
VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中；……； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第 （ 4N+4 )虚 容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将所述虚容器 VC的 SDRAM的读请求分别写入对应的虚容器 VC的读 请求 FIFO寄存器中的所述步骤包括：
将第一虚容器 VC、 第 （4M+4+1 )虚容器 VC 第 （4N-4M+1 ) 虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； 将第二虚容器 VC、 第 （4M+4+2 )虚容器 VC 第 （ 4N-4M +2 )虚容 器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； 将 第三虚容器 VC、 第 （ 4M+4+3 )虚容器 VC 第 （ 4N-4M +3 )虚容器
VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第 （ 4N+4 )虚 容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中。
本发明还提供了一种提高同步数字体系虚级联延时补偿緩存效率的方 法， 该方法包括：
将虚容器 VC分别映射在同步动态随机存储器 SDRAM的存储库 Bank 中；
将同步动态随机存储器 SDRAM写请求分别写入 VC的写请求先进先出
FIFO寄存器中； 将同步动态随机存储器 SDRAM读请求分别写入 VC的读请 求先进先出 FIFO寄存器中；
轮询所述 VC的写请求 FIFO寄存器和轮询所述 VC的读请求 FIFO寄存 哭口
优选地， 所述 VC为同步传输模块第 4级 STM-4中的虚容器 VC4。
优选地， 所述 VC4包括一个标准容器 C4或者 3个虚容器 VC3 , 当 VC4 包括 3个虚容器 VC3时， 该方法还包括：
将每个所述 VC4的緩存区划分 3个第一子緩存区，每个第一子緩存区中 存储一个虚容器 VC3。
优选地，所述虚容器 VC3包括：一个标准容器 C3或者 21个虚容器 VC12, 当虚容器 VC3包括 21个虚容器 VC12时， 该方法还包括：
将所述虚容器 VC3的緩存区划分为该装置 21个第二子緩存区， 每个第 二子緩存区中存储一个虚容器 VC12。 优选地 , 所述 SDRAM为单通道同步动态随机存储器 SDR SDRAM或者 双通道同步动态随机存储器 DDR SDRAM。
本发明还提供了一种提高同步数字体系虚级联延时补偿緩存效率的装 置， 该装置包括：
映射模块， 其设置成将虚容器 VC映射在 SDRAM的 Bank中；
写入模块， 其设置成将所述虚容器 VC的 SDRAM的写请求分别写入对 应的虚容器 VC的写请求 FIFO寄存器中； 将所述虚容器 VC的 SDRAM的读 请求分别写入对应的虚容器 VC的读请求 FIFO寄存器中；
轮询模块， 其设置成轮询所述 VC的写请求 FIFO寄存器和轮询所述 VC 的读请求 FIFO寄存器。
进一步地， 所述虚容器 VC的个数为 4N+4; 所述 Bank的个数为 4M+4, 其中， N和 M均为整数， 且 N > M。
进一步地，所述映射模块将虚容器按照顺序排列为第一虚容器 VC、第二 虚容器 VC 第 （4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排 列为第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank;
将前 4M+4个虚容器 VC分别对应存储在 SDRAM的第一 Bank、 第二
Bank 第 （ 4M+4 ) Bank; 将前 4M+4个虚容器之后的 2 ( 4M+4 )个 虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第（ 4M+4 )
Bank; ... ...； 将最后 4M+4个虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank。
进一步地，
所述写入模块设置成将虚容器按照顺序排列为第一虚容器 VC、第二虚容 器 VC 第 （4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为 第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank;
所述写入模块还设置成将第一虚容器 VC、第（ 4M+4+1 )虚容器 VC 第 （4N-4M+1 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请 求 FIFO寄存器中； 将第二虚容器 VC、 第 （ 4M+4+2 )虚容器 VC 第
( 4N-4M +2 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中；将第三虚容器 VC、第（ 4M+4+3 )虚容器 VC 第（ 4N-4M
+3 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存 器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第（ 4N+4 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO 寄存器中；
所述写入模块还设置成将第一虚容器 VC、第（ 4M+4+1 )虚容器 VC 第 （4N-4M+1 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请 求 FIFO寄存器中； 将第二虚容器 VC、 第 （ 4M+4+2 )虚容器 VC 第
( 4N-4M +2 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中；将第三虚容器 VC、第（ 4M+4+3 )虚容器 VC 第（ 4N-4M
+3 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存 器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第（ 4N+4 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO 寄存器中。
本发明还提供了一种提高同步数字体系虚级联延时补偿緩存效率的装 置， 该装置包括：
映射模块,设置成将虚容器 VC分别映射在同步动态随机存储器 SDRAM 的存储库 Bank中；
写入模块， 设置成将同步动态随机存储器 SDRAM写请求分别写入 VC 的写请求先进先出 FIFO寄存器中；将同步动态随机存储器 SDRAM读请求分 别写入 VC的读请求先进先出 FIFO寄存器中；
轮询模块，设置成轮询所述 VC的写请求 FIFO寄存器和轮询所述 VC的 读请求 FIFO寄存器。
优选地， 所述 VC为同步传输模块第 4级 STM-4中的虚容器 VC4。 优选地， 所述 VC4包括一个标准容器 C4或者 3个虚容器 VC3 , 当虚容 器 VC4包括 3个虚容器 VC3时， 该装置还包括：
第一划分模块，设置成将每个所述虚容器 VC4的緩存区划分 3个第一子 緩存区， 每个第一子緩存区中存储一个虚容器 VC3。 优选地，所述虚容器 VC3包括：一个标准容器 C3或者 21个虚容器 VC12, 该装置还包括：
第二划分模块， 设置成将所述虚容器 VC3的緩存区划分为该装置 21个 第二子緩存区， 每个第二子緩存区中存储一个虚容器 VC12。
优选地， 所述 SDRAM为单通道同步动态随机存储器 SDR SDRAM或者 双通道同步动态随机存储器 DDR SDRAM。
上述技术方案中的一个技术方案具有如下有益效果： 通过利用 VC复用 特点和 SDRAM中的不同 Bank区域并发操作的特性，可减少 SDRAM操作的 无用开销， 从而提高了 SDH虚级联延时补偿緩存的效率。 附图概述
图 1为现有的使用 SDRAM实现 VCAT延时补偿的装置的结构框图； 图 2为现有的一次完整写操作的时序示意图；
图 3为本发明提高 SDH虚级联延时补偿緩存效率的方法流程图； 图 4 为本发明 VC与 SDRAM中 Bank的映射关系示意图；
图 5为本发明四个 Bank并发操作的时序图；
图 6为本发明提高 SDH虚级联延时补偿緩存效率的装置框图。
本发明的较佳实施方式
为了使本发明的目的、 技术方案和优点更加清楚明白， 下面结合附图， 对本发明的具体实施作进一步详细地说明。 在此， 本发明的示意性实施方式 及说明用于解释本发明， 但并不作为对本发明的限定。
本发明提供了一种在 SDH设备中 VCG的接收端对多路径传送的 VC成 员进行延时补偿对齐緩存的方法，通过在 VC的复用路径与 SDRAM中的 Bank 存储区建立对应关系， 按 VC复用关系轮询各个 VC的读写操作请求， 并调 度给 SDRAM控制器进行处理，可利用 SDRAM的不同 Bank区域并发操作的 特性， 减少 SDRAM操作的无用开销， 从而达到提高 SDH虚级联延时补偿緩 存效率的目的。
其中 VC的复用路径为 N个 VC4字节间插复用成 STM-N (同步传输模 块 N级， 其中 N=l , 4, 16, 64和 256 ) 帧结构， 每个 VC4可以由 1个 C4 容器或者 3个 VC3字节间插复用而成，每个 VC3可以由 1个 C3容器或者 21 个 VC12字节间插复用构成。
如图 3所示，为本发明提高 SDH虚级联延时补偿緩存效率的方法流程图， 包括以下步骤：
这里， VC的个数一般为 4N+4个， 其中 N为整数。 SDRAM的 Bank个 数也可以不是四个， 而是 4M+4个， 其中 M为整数。 一般时候， N > M。 以 下为了说明的方便， 设 SDRAM的 Bank个数为四个， SDRAM的 Bank个数 是 4M+4个时的处理流程与 Bank个数为四个的处理流程相同， 将不再赘述。
VC的个数也可以不是 4的整数倍， 如果 VC个数为四个以下时， 可以将 四个以下 VC映射在 SDRAM的四个 Bank中， 此时有的 SDRAM空闲。 VC 的个数是四个以上且不是 4的整数倍时， 可以按照最接近的 4的整数倍的数 量进行操作， 多余 VC不使用即可。
为了便于理解， 下面仅以上述 VC选用高阶虚容器 VC4为例进行说明， 但也并不限于此。 若在本步骤中设置四个 VC4, 此时可分别表示为 VC4#1、 VC4#2、 VC4#3和 VC4#4, 该 VC4的个数可根据实际情况进行选择， 例如该 VC4的个数可设置为 4N+4( N为自然数），此时该 VC4可分别表示为 VC4#1、 VC4#2、 VC4#3... ... VC4# ( 4N+4 ) , 其中 VC4# ( 4N+4 )表示为第 4N+4个
VC4。
这里，可釆用地址映射的方式来建立至少 4个 VC4与 SDRAM中的四个 Bank的对应关系， 例如将虚容器 VC4#1存储在 Bank#l中， 将虚容器 VC4#2 存储在 Bank#2中， 将虚容器 VC4#3存储在 Bank#3中， 将虚容器 VC4#4存 储在 Bank#4中。 若将虚容器 VC4的个数设置成 4N+4 ( N为整数 )时， 可将 虚容器 VC4#1、 VC4#5... ... VC4# ( 4N+1 )存储在 Bank#l 中， 可将虚容器
VC4#2、 VC4#6... ... VC4# ( 4N+2 )存储在 Bank#2中， 可将虚容器 VC4#3、 VC4#7... ... VC4# ( 4N+3 )存储在 Bank#3中，可将虚容器 VC4#4、 VC4#8... ...
VC4# ( 4N+4 )存储在 Bank#4中， 具体可参见图 4, 其中 N为自然数。
在本步骤中， 还可利用 VC复用的特点， 例如利用 SDH的 STM-N帧结 构中多个 VC4字节间插复用， 其中每个 VC4内 3个 VC3间插复用， 而每个 VC3内 21个 VC12间插复用， 从而使得由 63个 VC12复用成一个 VC4。 也 就是， 每个 VC4中可包括一个 C4 (标准容器） ， 或者也可包括 3个 VC3 , 而每个 VC3可以包括一个 C3 (标准容器） ， 或者也可以包括 21个 VC12。
这里， 可将每个 VC4的緩存区划分为三份， 每份緩存区存储一个 VC3 , 也可将 VC3的緩存区划分为 21份， 每一份存储一个 VC12。 如图 4所示， 将 VC4#1的緩存区划分为三份，第一 VC4緩存区存储有一个 VC3#1 ,第二 VC4 緩存区存储有一个 VC3#2, 第三 VC4緩存区存储有一个 VC3#3 , 并且还将 VC3#1的緩存区划分为 21份，第一 VC3緩存区存储有一个 VC12#1……第二 十一 VC緩存区存储有一个 VC12#21 , VC3#2和 VC3#3的设置情况与 VC3#1 的相同， 在此不再赘述， 而其他 VC4# ( 4N+4 ) 的情况与 VC4#1中设置的情 况类似。
其中， SDRAM可选用单通道同步动态随机存储器（SDR SDRAM )或者 双通道同步动态随机存储器（DDR SDRAM ) , 但是也并不限于此。
步骤 302、 将 SDRAM读 /写请求分别写入 VC的读 /写请求 FIFO寄存器 中；
也就是说， 将各个 VC的 SDRAM写入和读出请求分别写入到对应的请 求 FIFO寄存器中 ,该请求 FIFO寄存器包括写请求 FIFO寄存器和读请求 FIFO 寄存器。上述的对应可理解为， VC4#1的 SDRAM写请求写入 VC4#1中的写 入请求 FIFO寄存器， VC4#2的 SDRAM写请求写入 VC4#2中的写入请求 FIFO 寄存器中， VC4#3的 SDRAM写请求写入 VC4#3中的写入请求 FIFO寄存器 中， VC4#4的 SDRAM写请求写入 VC4#4中的写入请求 FIFO寄存器中。 同 样 VC4# 1的 SDRAM读请求写入 VC4# 1中的读出请求 FIFO寄存器中， VC4#2 的 SDRAM读请求写入 VC4#2 中的读出请求 FIFO 寄存器中， VC4#3 的 SDRAM读请求写入 VC4#3中的读出请求 FIFO寄存器中， VC4#4的 SDRAM 读请求写入 VC4#4中的读出请求 FIFO寄存器中。 在 VC4成员个数为 4N+4 的情况下， VC4#1的 SDRAM写请求写入 VC4#1中的写入请求 FIFO寄存器， VC4#2的 SDRAM写请求写入 VC4#2中的写入请求 FIFO寄存器中， VC4#3 的 SDRAM写请求写入 VC4#3 中的写入请求 FIFO 寄存器中， VC4#4 的 SDRAM写请求写入 VC4#4中的写入请求 FIFO寄存器中， VC4#5的 SDRAM 写请求写入 VC4# 1中的写入请求 FIFO寄存器， VC4#6的 SDRAM写请求写 入 VC4#2中的写入请求 FIFO寄存器 ... ...， VC4# ( 4N+3 ) 的 SDRAM写请 求写入 VC4#3中的写入请求 FIFO寄存器、 VC4# ( 4N+4 ) 的 SDRAM写请 求写入 VC4#4中的写入请求 FIFO寄存器。
步骤 303、 分别轮询 VC的读 /写请求 FIFO寄存器；
这里， 可以先轮询写请求 FIFO寄存器， 再轮询读请求 FIFO寄存器； 也 可以先轮询读请求 FIFO寄存器， 再轮询写请求 FIFO寄存器。
这里，例如可首先轮询 VC4#1中的写请求 FIFO寄存器，然后轮询 VC4#2 中的写请求 FIFO寄存器，若 VC4#1中设置有 3个 VC3 ,则需依次轮询 VC3#1、 VC3#2以及 VC3#3中的写请求 FIFO寄存器，此时完成 VC4#1中的所有 VC3 中的写请求 FIFO寄存器后，再进行轮询 VC4#2中的写请求 FIFO寄存器， 若 VC4#1中的 VC3#1中设置有 21个 VC12,则需轮询完所有 VC12中的写请求 FIFO寄存器后， 再轮询 VC4#2中的写请求 FIFO寄存器， VC4#2中的处理方 式与 VC4#1相同， 在此不再赘述。
再轮询 VC4#1 中的读请求 FIFO寄存器， 然后轮询 VC4#2中的读请求 FIFO寄存器， 若 VC4#1中设置有 3个 VC3 , 则需依次轮询 VC3#1、 VC3#2 以及 VC3#3中的读请求 FIFO寄存器， 此时完成 VC4#1中的所有 VC3中的 读请求 FIFO寄存器后，再进行轮询 VC4#2中的读请求 FIFO寄存器，若 VC4#1 中的 VC3#1中设置有 21个 VC12, 则需轮询完所有 VC12中的读请求 FIFO 寄存器后， 再轮询 VC4#2中的读请求 FIFO寄存器， VC4#2中的处理方式与 VC4#1类似， 在此不再赘述。
现有的 SDRAM的操作效率低， 主要是由于前后两次操作可能发生的行 地址冲突， 导致增加了行切换的开销。 由于 SDRAM—般具有四个 Bank, 在 其操作时序上可以实现四个 Bank基本上可以实现并发操作， 两个不同 Bank 间切换只需要很少的开销时间。因此可通过 SDRAM的不同 Bank区域并发操 作的特性来减少无用的开销。
参见图 5, 图中的 Brust表示突发数据， ACT=Active , 为 DDR操作命令 "激活" ； WR/AP=Write With Auto Precharge, 为 DDR操作命令 "写并自动 预充电" ； RD/AP=Read With Auto Precharge, 为 DDR操作命令 "读并自动 预充电" ； ROW=行， DDR的行地址 COL=Column, 歹 >J , DDR的列地址， 图 5为使用四个 Bank并发的固定时序操作实现 SDH虚级联延时补偿緩存处理 的方法， 由图中可知， 存在 4次突发长度为 8的完整的写操作， 此时在 22个 时钟周期中有 16个时钟周期在进行写操作，也就是 SDRAM控制器写操作的 效率为 16/22 X 100%=72.7%, 与现有技术相比， 延时补偿緩存的效率得到了 极大的提高。
由上述技术方案可知，通过利用 VC复用和 SDRAM的不同 Bank区域并 发操作的特性， 可减少 SDRAM操作的无用开销， 从而提高 SDH虚级联延时 补偿緩存效率。
下面以 STM-4的四个 VC4为例来说明本发明的虚级联延时补偿处理方 法， 该方法包括以下步骤：
步骤一、 将第一个 VC4、 第二个 VC4、 第三个 VC4和第四个 VC4分别 存储在 DDR SDRAM的 1~4个 Bank中；
步骤二、将四个 VC4的 SDRAM写请求写入 4个 VC4写请求 FIFO寄存 器中， 将四个 VC4的 SDRAM读请求写入四个 VC4读请求 FIFO寄存器中； 步骤三、调度器依次轮询第一个 VC4、 第二个 VC4、 第三个 VC4和第四 个 VC4的写请求 FIFO寄存器， 并将这四个 VC4的写入数据调度给 SDRAM 控制器进行操作； 再依次进行轮询第一个 VC4、 第二个 VC4、 第三个 VC4 和第四个 VC4的读操作， 并将这四个 CV4的读出数据调度给 SDRAM控制 器进行操作。 如此不断进行轮询调度操作。
由于四个 VC4分别位于四个不同的 SDRAM Bank存储区上， 可以在艮 大程度上进行并发操作， 从而可通过很少的开销实现 VC的 SDRAM读写操 作， 极大提高了 SDH虚级联延时补偿緩存效率。
为了实现上述方法， 本发明还提供了一种提高同步数字体系虚级联延时 补偿緩存效率的装置。 在此需首说明的是， 该装置都是为了实现前述方法的 各步骤而设， 但本发明并不限于下述装置， 任何可实现上述方法的装置都应 包含于本发明的保护范围。 并且在下面的描述中， 与前述方法相同的内容在 此省略， 以节约篇幅。
如图 6所示， 为本发明提高同步数字体系虚级联延时补偿緩存效率的装 置结构框图， 该装置包括：
映射模块 61 , 其设置成将至少四个虚容器 VC分别映射在同步动态随机 存储器 SDRAM的四个存储库 Bank中；
写入模块 62, 其设置成将同步动态随机存储器 SDRAM写请求分别写入 VC的写请求先进先出 FIFO寄存器中； 将同步动态随机存储器 SDRAM读请 求分别写入 VC的读请求先进先出 FIFO寄存器中； 以及
轮询模块 63 , 其设置成轮询所述 VC的写请求 FIFO寄存器和轮询所述 VC的读请求 FIFO寄存器。
在本发明中， 虚容器 VC可选用 STM-4中的 VC4, 并且该 VC4包括一 个 C4或者 3个 VC3 ,当虚容器 VC4包括 3个虚容器 VC3时，该装置还包括： 第一划分模块， 其设置成将每个虚容器 VC4的緩存区划分成 3个第一子 緩存区， 每个第一子緩存区中存储一个虚容器 VC3。
其中， 虚容器 VC3可包括： 一个 C3或者 21个虚容器 VC12, 该装置还 包括：
第二划分模块， 其设置成将虚容器 VC3的緩存区划分为至少 21个第二 子緩存区， 每个第二子緩存区中存储一个虚容器 VC12。
由上述技术方案可知，通过利用 VC复用和 SDRAM的不同 Bank区域并 发操作的特性， 减少 SDRAM操作的无用开销， 从而达到提高 SDH虚级联延 时补偿緩存效率的目的。
以上所述仅是本发明的优选实施方式， 应当指出， 对于本技术领域的普 通技术人员来说， 在不脱离本发明原理和精神的前提下， 可以对本发明作出 若干改进和润饰， 这些改进和润饰也应视为在本发明的保护范围内。 工业实用性
本发明通过利用 VC复用特点和 SDRAM中的不同 Bank区域并发操作的 特性， 可减少 SDRAM操作的无用开销， 从而提高了 SDH虚级联延时补偿緩 存的效率， 因此具有很强的工业实用性。

Claims

权 利 要 求 书
1、一种提高同步数字体系虚级联延时补偿緩存效率的方法，该方法包括： 将虚容器 VC映射在同步动态随机存储器 SDRAM的存储库 Bank中； 将所述虚容器 VC的 SDRAM的写请求分别写入对应的虚容器 VC的写 请求先进先出 FIFO寄存器中；将所述虚容器 VC的 SDRAM的读请求分别写 入对应的虚容器 VC的读请求 FIFO寄存器中；
轮询所述 VC的写请求 FIFO寄存器和所述 VC的读请求 FIFO寄存器。
2、 根据权利要求 1所述的方法， 其中， 所述虚容器 VC的个数为 4N+4; 所述 Bank的个数为 4M+4, 其中， N和 M均为整数， 且 N > M。
3、 根据权利要求 2所述的方法， 其中， 所述 VC为同步传输模块第四级
STM-4中的虚容器 VC4。
4、 根据权利要求 3所述的方法， 其中， 所述虚容器 VC4包括一个标准 容器 C4或者三个虚容器 VC3;
当所述虚容器 VC4包括 3三个所述虚容器 VC3时，将虚容器 VC映射在 同步动态随机存储器 SDRAM的存储库 Bank中的所述步骤之后，该方法还包 括：
将每个所述 VC4的緩存区划分成三个第一子緩存区，每个所述第一子緩 存区中存储一个所述虚容器 VC3。
5、 根据权利要求 4所述的方法， 其中， 所述虚容器 VC3包括： 一个标 准容器 C3或者二十一个虚容器 VC12;
当所述虚容器 VC3包括二十一个所述虚容器 VC12时，将每个所述 VC4 的緩存区划分成三个第一子緩存区， 每个所述第一子緩存区中存储一个所述 虚容器 VC3的所述步骤之后， 该方法还包括：
将所述虚容器 VC3的緩存区划分为该装置二十一个第二子緩存区，每个 所述第二子緩存区中存储一个虚容器 VC12。
6、 根据权利要求 1或 2所述的方法， 其中， 所述 SDRAM为单通道同步 动态随机存储器 SDR SDRAM 或者双通道同步动态随机存储器 DDR SDRAM。
7、 根据权利要求 2-5中任一项所述的方法， 其中， 将虚容器 VC映射在 同步动态随机存储器 SDRAM的存储库 Bank中的所述步骤包括：
将虚容器按照顺序排列为第一虚容器 VC、 第二虚容器 VC 第 ( 4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为第一 Bank、 第二 Bank 第 ( 4M+4 ) Bank;
将前 4M+4个虚容器 VC分别对应存储在 SDRAM的第一 Bank、 第二
Bank 第 （ 4M+4 ) Bank; 将前 4M+4个虚容器之后的 2 ( 4M+4 )个 虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第（ 4M+4 ) Bank; ... ...； 将最后 4M+4个虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank。
8、 根据权利要求 2-5中任一项所述的方法， 其中， 将所述虚容器 VC的 SDRAM的写请求分别写入对应的虚容器 VC的写请求先进先出 FIFO寄存器 中；
将虚容器按照顺序排列为第一虚容器 VC、 第二虚容器 VC 第
( 4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为第一 Bank、 第二 Bank 第 ( 4M+4 ) Bank;
将第一虚容器 VC、 第 （4M+4+1 )虚容器 VC 第 （4N-4M+1 ) 虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将第二虚容器 VC、 第 （4M+4+2 )虚容器 VC 第 （ 4N-4M +2 )虚容 器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将 第三虚容器 VC、 第 （ 4M+4+3 )虚容器 VC 第 （ 4N-4M +3 )虚容器
VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中；……； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第 （ 4N+4 )虚 容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中； 将所述虚容器 VC的 SDRAM的读请求分别写入对应的虚容器 VC的读 请求 FIFO寄存器中的所述步骤包括：
将第一虚容器 VC、 第 （4M+4+1 )虚容器 VC 第 （4N-4M+1 ) 虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； 将第二虚容器 VC、 第 （4M+4+2 )虚容器 VC 第 （4N-4M +2 )虚容 器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； 将 第三虚容器 VC、 第 （ 4M+4+3 )虚容器 VC 第 （ 4N-4M +3 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC 第 （ 4N+4 )虚 容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中。
9、一种提高同步数字体系虚级联延时补偿緩存效率的装置，该装置包括： 映射模块， 其设置成将虚容器 VC映射在 SDRAM的 Bank中；
写入模块， 其设置成将所述虚容器 VC的 SDRAM的写请求分别写入对 应的虚容器 VC的写请求 FIFO寄存器中； 将所述虚容器 VC的 SDRAM的读 请求分别写入对应的虚容器 VC的读请求 FIFO寄存器中；
轮询模块， 其设置成轮询所述 VC的写请求 FIFO寄存器和轮询所述 VC 的读请求 FIFO寄存器。
10、根据权利要求 9所述的装置，其中，所述虚容器 VC的个数为 4N+4; 所述 Bank的个数为 4M+4, 其中， N和 M均为整数， 且 N > M。
11、 根据权利要求 10所述的装置， 其中， 所述 VC为 STM-4中的虚容 器 VC4。
12、 根据权利要求 11所述的装置， 其中， 所述虚容器 VC4包括一个标 准容器 C4或者三个虚容器 VC3;
当所述虚容器 VC4包括三个所述虚容器 VC3时， 该装置还包括： 第一划分模块，其设置成将每个所述虚容器 VC4的緩存区划分成三个第 一子緩存区， 每个所述第一子緩存区中存储一个所述虚容器 VC3。
13、 根据权利要求 12所述的装置， 其中， 所述虚容器 VC3包括： 一个 标准容器 C3或者二十一个虚容器 VC12;
当虚容器 VC3包括二十一个所述虚容器 VC12时， 该装置还包括： 第二划分模块，其设置成将所述虚容器 VC3的緩存区划分为二十一个第 二子緩存区， 每个所述第二子緩存区中存储一个所述虚容器 VC12。
14、根据权利要求 9或 10所述的装置，其中，所述 SDRAM为 SDR SDRAM 或 DDR SDRAM。
15、 根据权利要求 10-13 中任一项所述的方法， 其中， 所述映射模块将 虚容器按照顺序排列为第一虚容器 VC、 第二虚容器 VC 第 （4N+4 ) 虚容器 VC,将 SDRAM的 Bank按照顺序排列为第一 Bank、第二 Bank 第 ( 4M+4 ) Bank;
将前 4M+4个虚容器 VC分别对应存储在 SDRAM的第一 Bank、 第二
Bank 第 （ 4M+4 ) Bank; 将前 4M+4个虚容器之后的 2 ( 4M+4 )个 虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第（ 4M+4 ) Bank; ... ...； 将最后 4M+4个虚容器分别对应存储在 SDRAM的第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank。
16、 根据权利要求 10-13中任一项所述的方法， 其中，
所述写入模块设置成将虚容器按照顺序排列为第一虚容器 VC、第二虚容 器 VC 第 （4N+4 )虚容器 VC, 将 SDRAM的 Bank按照顺序排列为 第一 Bank、 第二 Bank 第 （ 4M+4 ) Bank;
所述写入模块还设置成将第一虚容器 VC、第（ 4M+4+1 )虚容器 VC 第 （4N-4M+1 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请 求 FIFO寄存器中； 将第二虚容器 VC、 第 （ 4M+4+2 )虚容器 VC 第
( 4N-4M +2 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存器中；将第三虚容器 VC、第（ 4M+4+3 )虚容器 VC 第（ 4N-4M
+3 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO寄存 器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC
第（ 4N+4 )虚容器 VC的 SDRAM写请求写入第一虚容器 VC中的写请求 FIFO 寄存器中；
所述写入模块还设置成将第一虚容器 VC、第（ 4M+4+1 )虚容器 VC 第 （4N-4M+1 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请 求 FIFO寄存器中； 将第二虚容器 VC、 第 （ 4M+4+2 )虚容器 VC 第
( 4N-4M +2 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存器中；将第三虚容器 VC、第（ 4M+4+3 )虚容器 VC 第（ 4N-4M +3 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO寄存 器中； ... ...； 将第 （4M+4 )虚容器 VC、 第 2 ( 4M+4 )虚容器 VC
第（ 4N+4 )虚容器 VC的 SDRAM读请求写入第一虚容器 VC中的读请求 FIFO 寄存器中。
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