WO2009157489A1

WO2009157489A1 - 半導体記憶装置のセンスアンプ回路

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Publication number: WO2009157489A1
Application number: PCT/JP2009/061534
Authority: WO
Inventors: 秀寿池田; 晃一武田
Original assignee: 日本電気株式会社
Priority date: 2008-06-25
Filing date: 2009-06-24
Publication date: 2009-12-30
Also published as: JPWO2009157489A1

Abstract

　オフセットを消去するための時間を小さく抑えるとともに、小面積かつ低消費電力の半導体記憶装置のセンスアンプ回路を提供する。　データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、ビット線対の他方と第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、第１増幅器の出力端子に接続され、出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する第２増幅器とを備え、第２増幅器より出力信号を取り出す。

Description

半導体記憶装置のセンスアンプ回路

　本発明は、半導体記憶装置のセンスアンプ回路に関し、特にスタティックランダムアクセスメモリ（SRAM：Static Random Access Memory）半導体記憶装置に用いられるセンスアンプ回路に関する。

　半導体プロセステクノロジの微細化は、ＬＳＩ（Large Scale Integration：大規模集積回路）が性能向上を達成するために有効な技術である。

　しかし近年、半導体プロセステクノロジの微細化に伴い、トランジスタのばらつきが増大し、ＬＳＩの歩留まりを確保することが困難となってきている。半導体記憶装置の一つであるＳＲＡＭは、メモリセルに微細なトランジスタを用いるため、ばらつきの影響を受けやすい。そのため、ＳＲＡＭにおいては、歩留まり低下の問題が顕在化しており、これを解決することが望まれる。

　ＳＲＡＭにおいて、プロセスパラメータのばらつきが生ずると、ＳＲＡＭの構成要素であるセンスアンプにはオフセットが生ずる。

　ここで、オフセットとは、センスアンプの不平衡により生ずる入力電圧の不感帯を意味する。ＳＲＡＭにおいてデータを読み出すために、センスアンプに入力されるビット線振幅がオフセットよりも大きい必要がある。

　ＳＲＡＭでは、セル電流によりデータを読み出す。読出し動作において、ワード線が選択されると、ＳＲＡＭセルにセル電流が流れる。ＳＲＡＭセルにセル電流が流れると、ビット線プリチャージ電位から電荷が徐々に引き抜かれる。これにより、ビット線に振幅が現れる。このビット線振幅は、時間とともに増大する。ビット線振幅が増大し、センスアンプのオフセットを上回ると、センスアンプで検出可能となる。ビット線振幅がオフセットを上回るまでに必要な時間をビット線遅延と呼ぶ。半導体プロセステクノロジの微細化に伴いばらつきが増大し、オフセットが大きくなるほど、大きなビット線遅延を要する。
　ＳＲＡＭのアクセス時間においては、ビット線遅延が支配的となるため、ビット線遅延が大きくなるとアクセス時間の増大を招く。アクセス時間の増大を回避するために、センスアンプ回路において、オフセットの影響を除去することが求められる。

　オフセットを消去する機構を有する増幅器をＳＲＡＭのセンスアンプとして用いることによって、オフセットの影響を除去する発明が特許文献１に開示されている。
　特許文献１は「半導体記憶装置のセンスアンプ回路」に関する発明である。すなわち、この半導体記憶装置のセンスアンプ回路は「メモリセルからビット線対に読出された電位差を増幅するための差動回路を含み、差動回路の出力に現れるオフセット電圧をキャンセルする半導体記憶装置のセンスアンプ回路であって、差動回路の出力に現れるオフセット電圧を蓄積するためのコンデンサ、およびメモリセルからの信号の読出し前に差動回路の入力を切離してオフセット電圧をコンデンサに蓄積し、読出し後に差動回路の入力を接続してコンデンサに蓄積されたオフセット電圧を入力信号から相殺するように切換制御する切換制御手段」で構成されており、以下のように動作する。

　この半導体記憶装置のセンスアンプ回路によれば、メモリセルからの信号の読出し前に差動回路の入力をビット線対側から切離して、差動回路の出力に現れるオフセット電圧をコンデンサに蓄積し、読出し後に差動回路の入力を接続し、コンデンサに蓄積されたオフセット電圧を入力信号から相殺することにより、オフセットの影響を除去して電圧センスでき、センスアンプに入力される信号振幅を必要以上に大きくする必要はなくなり、高速で動作できるとしている。

　図１は、本発明に関連する半導体記憶装置のセンスアンプ回路である。
　図１に示す構成は、データを読み出すためのＳＲＡＭセル１１、非反転入力端子がビット線対ＢＬ、ＢＬＢのそれぞれに接続され、反転入力端子が基準電圧源にそれぞれ接続された２つのオフセット補償型の第１増幅器１２、及びオフセット補償型の第１増幅器１２の出力に接続される第２増幅器１３を備える。

　第２増幅器１３より出力信号を得る。オフセット補償型の第１増幅器１２は、単相出力の構成である。ＳＲＡＭは読出し動作時に、読み出されたデータが‘０’であるか‘１’であるかに応じて、ビット線対ＢＬ，ＢＬＢのうちの一方に振幅が現れ、他方は電源電位に等しいプリチャージ電位を維持する。したがって、ビット線対ＢＬ，ＢＬＢの双方にオフセット補償型増幅器を接続する必要がある。オフセット補償型増幅器１２によって増幅されたビット振幅を、電源・グラウンド間まで拡大するために、オフセット補償型増幅器の次段に第２増幅器を備える。

　図２は、本発明に関連する半導体記憶装置の他のセンスアンプ回路である。
　図２に示す構成は、データを読み出すためのＳＲＡＭセル２１、ビット線ＢＬ，ＢＬＢに接続されるオフセット補償型増幅器２２、オフセット補償型増幅器２２の出力に接続される第２増幅器２３で構成される。第２増幅器２３より出力信号を得る。

　図２に示すセンスアンプ回路の構成では、オフセット補償型増幅器を差動入力・差動出力とすることによって、１つのオフセット補償型増幅器のみでビット線対ＢＬ，ＢＬＢのうちの一方に現れた振幅を増幅する。したがって、オフセット補償型増幅器の数を２つから１つに減らすことができる。オフセット補償型増幅器１２によって増幅されたビット振幅を、第２増幅器によって電源・グラウンド間まで拡大する。

特開平７－３０２４９７号公報

　ところで、図１に示したセンスアンプの構成では、ビット線対ＢＬ，ＢＬＢのそれぞれにオフセット補償型の第１増幅器を接続している。すなわち、２つのオフセット補償型の第１増幅器を１つのセンスアンプとして用いている。ＳＲＡＭでは、微細化によってメモリセルの集積密度が向上すると、センスアンプにも高集積化が求められる。図１に示された構成の場合、２つのオフセット補償型の第１増幅器を用いるため、占有面積が増大し、集積密度の点で不利である。加えて、２つのオフセット補償型の第１増幅器を用いることにより、消費電力が増大する点で不利となる。

　２つのオフセット補償型の第１増幅器を用いたセンスアンプ回路に対して、図２に示したセンスアンプ回路の構成では、差動入力・差動出力の完全差動構成とすることによって、オフセット補償型の第１増幅器の数を２つから１つへ削減する。この第１増幅器の数の削減により、センスアンプの集積密度を向上させることができ、有利である。

　しかし、完全差動構成においては、オフセットを消去するための電圧を保持する内部容量が２つ存在し、オフセットを消去するために、２つの内部容量を充電しなければならない。

　その完全差動構成に対して、単相出力構成においては、充電すべき内部容量は１つのみである。そのため、完全差動構成を用いた場合、単相出力構成を用いた場合に比べてオフセットを消去するための時間を大きく確保しなければならない。

　したがって、図２に示された構成のセンスアンプをＳＲＡＭに適用すると、動作速度が低下する。このことは、高速性を重視した半導体記憶装置であるＳＲＡＭにとって不利である。
　以上のことから、オフセット補償型増幅器をＳＲＡＭセンスアンプに適用することが困難であるという問題があった。

　そこで、本発明の目的は、オフセットを消去するための時間を小さく抑えるとともに、小面積かつ低消費電力の半導体記憶装置のセンスアンプ回路を提供することを目的とする。

　本発明の第１の回路は、データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、ビット線対の他方と第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、第１増幅器の出力端子に接続され、当該出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する第２増幅器とを備え、第２増幅器より出力信号を取り出すことを特徴とする。

　本発明の第２の回路は、データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、ビット線対の他方と第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、第１増幅器の出力端子と非反転入力端子との間に接続され、第１増幅器に正帰還を施すことにより、出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する帰還回路とを備え、第１増幅器より出力信号を取り出すことを特徴とする。

　本発明によれば、オフセットを消去するための時間を小さく抑えるとともに、小面積かつ低消費電力の半導体記憶装置のセンスアンプ回路の提供を実現することができる。

本発明に関連する半導体記憶装置のセンスアンプ回路である。本発明に関連する半導体記憶装置の他のセンスアンプ回路である。本発明に係る半導体記憶装置のセンスアンプ回路の一実施例を示す構成図である。本発明の実施の形態を回路要素で示した場合の構成図である。図２に示した構成のセンスアンプ回路におけるタイミングチャートである。本発明に係る半導体記憶装置のセンスアンプ回路の他の実施例を示す構成図である。本発明に係る半導体記憶装置のセンスアンプ回路の他の実施例を回路要素で示した構成図である。図７の構成の帰還回路に帰還容量８１３を追加した構成図である。図４、図７、及び図８に示される実施例で用いられる電圧増幅器の具体例を示す構成図である。カスコード接続を示した単相出力電圧増幅器の回路図の一例である。

　本発明に係る半導体記憶装置のセンスアンプ回路の一実施の形態は、データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、ビット線対の他方と第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、第１増幅器の出力端子に接続され、当該出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する第２増幅器とを備え、第２増幅器より出力信号を取り出すことを特徴とする。
　ここで、半導体記憶装置としては、例えば、ＳＲＡＭが挙げられる。

　上記構成によれば、半導体記憶装置のメモリセルにおいてワード線電位を立ち上げると、読出し動作が開始され、ビット線対の一方に振幅が現れる。振幅が現れると同時に、単相出力オフセット補償型の第１増幅器では、内部容量が充電され、オフセットを消去するための電圧が当該容量に保持されることにより、オフセットが消去される。当該容量の充電が完了すると、第１増幅器の反転入力端子には、ビット線対の一方が接続される。第１増幅器の非反転入力端子には、ビット線対の他方がレベルシフト回路を介して接続され、ビット線対の振幅の検出を開始する。第１増幅器の出力には増幅された振幅が現れる。第２増幅器を活性化することによって、第１増幅器の出力に現れた信号振幅が電源・グラウンド間まで拡大される。

　すなわち、上記構成によれば、オフセット補償型センスアンプに用いるオフセット補償型の第１増幅器を１つとすることにより、占有面積と消費電力とを削減できる。加えて、単相出力オフセット補償型の第１増幅器を用いて、オフセットを消去するために充電すべき内部容量を１つとすることによって、オフセットを消去するための時間を小さく抑えることができる。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、ビット線対の他方と第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、第１増幅器の出力端子と非反転入力端子との間に接続され、第１増幅器に正帰還を施すことにより、出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する帰還回路とを備え、第１増幅器より出力信号を取り出すことを特徴とする。

　上記構成によれば、オフセット補償型センスアンプに用いるオフセット補償型の第１増幅器を１つとすることにより、占有面積と消費電力とを削減できる。加えて、単相出力オフセット補償型の第１増幅器を用いて、オフセットを消去するために充電すべき内部容量を１つとすることによって、オフセットを消去するための時間を小さく抑えることができる。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、第１増幅器は、外部制御信号により活性化される単相出力電圧増幅器と、２端子のうち一方が当該単相出力電圧増幅器の反転入力端子に接続される容量と、当該容量の２端子のうち他方とビット線対の一方との間に接続され、外部制御信号により駆動される第１スイッチと、容量の２端子のうち他方と電源との間に接続され、外部制御信号により駆動される第２スイッチと、単相出力電圧増幅器の出力端子と反転入力端子との間に接続され、外部制御信号により駆動される第３スイッチと、を備えたことを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、レベルシフト回路は、容量結合により２端子のうち一方の電位を降圧し、他方へ伝達する容量と、当該容量の２端子のうち一方とビット線対の一方との間に接続され、外部制御信号により駆動される第１スイッチと、容量の２端子のうち一方と電源との間に接続され、外部制御信号により駆動される第２スイッチと、容量の２端子のうち一方とバイアス電圧源との間に接続され、外部制御信号により駆動される第３スイッチとを備えたことを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、第２増幅器は、非反転入力端子が第１増幅器の出力端子に接続され、反転入力端子が基準電圧源に接続され、外部制御信号により活性化される電圧比較器を備えたことを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、帰還回路は、第１増幅器の出力端子とオフセット補償型増幅器の非反転入力端子との間に接続され、外部制御信号により駆動されるスイッチを備えたことを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、帰還回路は、２端子のうち一方が第１増幅器の出力端子に接続される容量と、当該容量の２端子のうち他方とバイアス電圧源との間に接続され、外部制御信号により駆動されるスイッチと、当該スイッチの２端子のうち一方と容量の２端子のうち一方の接続点とオフセット補償型増幅器の非反転入力端子との間に接続され、外部制御信号により駆動されるスイッチを備えたことを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、単相出力電圧増幅器は、カレントミラー回路と、カレントミラー回路のグラウンド側に挿入されたＮＭＯＳ入力差動対と、ＮＭＯＳ入力差動対とグラウンド側に挿入されたバイアス電流源と、バイアス電流源のグラウンド側に挿入され外部制御信号により駆動されるＮＭＯＳスイッチから成ることを特徴とする。

　本発明に係る半導体記憶装置のセンスアンプ回路の他の実施の形態は、上記構成に加え、単相出力電圧増幅器は、カレントミラー回路と、カレントミラー回路のグラウンド側に接続され外部制御信号により駆動されるカスコードトランジスタと、カスコードトランジスタのグラウンド側に挿入されたＮＭＯＳ入力差動対と、ＮＭＯＳ入力差動対のグラウンド側に挿入されたバイアス電流源から成り、ミラー効果を低減することを特徴とする。

　なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
　以下実施例につき本発明を詳細に説明する。

　図３は、本発明に係る半導体記憶装置のセンスアンプ回路の一実施例を示す構成図である。
　図３に示すように、本センスアンプ回路は、データを読み出すためのＳＲＡＭセル３１、反転入力端子がビット線ＢＬに接続される単相出力オフセット補償型の第１増幅器３２、ビット線ＢＬＢと第１増幅器３２の非反転入力端子との間に接続されるレベルシフト回路３３、第１増幅器３２の出力に接続される第２増幅器３４より構成される。

　第２増幅器３４より出力信号を得る。第１増幅器３２は、差動入力・単相出力の構成である。
　ＳＲＡＭセル３１においてワード線電位を立ち上げると、読出し動作が開始され、ビット線対ＢＬ，ＢＬＢのうちの一方に振幅が現れる。振幅が現れると同時に、第１増幅器32では、内部容量にオフセットを消去するための電圧が充電されることにより、オフセットが消去される。第１増幅器３２の内部容量の充電が完了すると、第１増幅器３２の反転入力端子にビット線ＢＬが接続され、非反転入力端子にはビット線ＢＬＢの電位がレベルシフト回路により降圧されて接続される。その接続により、第１増幅器３２がビット線対の一方に現れた振幅の検出を開始する。

　第１増幅器３２の出力には増幅された振幅が現れる。第２増幅器３４を活性化することによって、第２増幅器３４の出力端子に現れた信号振幅を電源・グラウンド間まで拡大する。

　図４は、本発明の実施の形態を回路要素で示した場合の構成図である。
　本構成は、図３に示した構成を回路要素で表したものに相当する。
　オフセット補償型の第１増幅器は、制御信号ＥＮで活性化される単相出力電圧増幅器４０２、２端子のうち一方が増幅器４０２の反転入力端子に接続される容量４０３、ビット線ＢＬと容量４０３との間に接続され、制御信号ＥＱＢにより駆動されるスイッチ４０４、電源Ｖ_ＤＤと容量４０３との間に接続され、制御信号ＥＱにより駆動されるスイッチ４０５、電圧増幅器４０２の出力端子と非反転入力端子との間に接続され、制御信号ＥＱにより駆動されるスイッチ４０６より構成される。

　図４に示すレベルシフト回路は、電圧増幅器４０２の非反転入力端子に接続され、ビット線ＢＬＢの電位を降圧するための容量４０７、ビット線ＢＬＢと容量４０７との間に接続され、制御信号ＥＱＢにより駆動されるスイッチ４０８、電源Ｖ_ＤＤと容量４０７との間に接続され、制御信号ＥＱにより駆動されるスイッチ４０９、増幅器４０２の非反転増幅端子とバイアス電圧源４１１との間に接続され、制御信号ＥＱにより駆動されるスイッチ４１０より構成される。

　第２増幅器は、非反転入力端子が電圧増幅器４０２の出力端子に、反転入力端子が基準電圧源４１２に接続される電圧比較器４１３より構成される。バイアス電圧源４１１および基準電圧源４１２は、電源・グラウンドの中間電位に設定する。制御信号ＥＱＢは、制御信号ＥＱの反転信号である。

　図４に示した構成のセンスアンプ回路におけるタイミングチャートを図５に示す。
　ＳＲＡＭセルからデータを読み出す前に、ビット線対ＢＬ，ＢＬＢを電源電位にプリチャージする。このプリチャージのとき、センスアンプにおいては信号EN=0，EQ=0，SE=0とすることによって、増幅器４０２および比較器４１３は不活性化されている。

　次に、信号EN=1、EQ=1とすることによって、スイッチ４０４，４０８とが切断され、ＳＲＡＭセル４０１と増幅器４０２とが電気的に分離される。ＳＲＡＭセル４０１と増幅器４０２との分離と同時に、増幅器４０２が活性化される。この活性化とともに、スイッチ４０６が導通し、増幅器４０２に負帰還が施される。この負帰還により、容量４０３にオフセットを消去するための電圧が保持され、増幅器４０２のオフセットが消去される。

　図５におけるＶ0Sがオフセットを消去するための電圧を表す。オフセットの消去と同時に、ＳＲＡＭセルのワード線電位を立ち上げることによって、ＳＲＡＭセル４０１にセル電流が流れこむことによりデータが読み出される。データの読み出しより、ビット線対ＢＬ，ＢＬＢのうち一方がプリチャージ電位から降下し、ビット線振幅が現れる。ビット線振幅に続いて、信号EQ=0とすることにより、スイッチ４０６が切断され、増幅器４０２の負帰還が解除されるとともに、スイッチ４０４，４０８が導通する。ビット線対ＢＬ，ＢＬＢの電位が容量４０３，４０７の結合を介して降圧され、ビット線振幅が増幅器４０２の差動入力端子対に伝達される。
　ビット線振幅が増幅器４０２の差動入力端子対に伝達されると、増幅器４０２の出力端子には、電圧利得によって増幅された振幅が現れる。

　最後に、SE=1とすることによって、比較器４１３が活性化される。比較器４１３の活性化により、増幅器４０２の出力に現れた振幅が基準電圧４１２と比較判定される。増幅器４０２の出力に現れた振幅が基準電圧４１２を上回る場合、論理‘１’を判定し、基準電圧４１２を下回る場合、論理‘０’を判定する。すなわち、比較器４１３によって、増幅器４０２の出力に現れた振幅が電源・グラウンド間まで拡大される。

　図４は、本発明に係る半導体記憶装置のセンスアンプ回路の他の実施例を示す構成図である。
　図３に示された実施例において、初段のオフセット補償型の第１増幅器３２に帰還回路を介して正帰還を施すことにより、オフセット補償型増幅器の出力に現れた振幅を電源・グラウンド間まで拡大できるため、第２増幅器３４を省略できる。この第２増幅器３４を省略した実施例を示したものが図４である。

　図６の構成では、１つのオフセット補償型の第１増幅器６２のみによって増幅するため、図１の構成に比較して、占有面積をさらに縮小できる。

　図７は、本発明に係る半導体記憶装置のセンスアンプ回路の他の実施例を回路要素で示した構成図である。
　本構成は、図６の構成を回路要素で表したものに相当する。本構成において、オフセット補償型の第１増幅器は、制御信号ＥＮで活性化される単相出力電圧増幅器７０２、２端子のうち一方が単相出力電圧増幅器７０２の反転入力端子に接続される容量７０３、ビット線ＢＬと容量７０３との間に接続され、制御信号ＥＱＢにより駆動されるスイッチ７０４、電源Ｖ_ＤＤと容量７０３との間に接続され、制御信号ＥＱにより駆動されるスイッチ７０５、単相出力電圧増幅器７０２の出力端子と非反転入力端子との間に接続され、制御信号ＥＱにより駆動されるスイッチ７０６より構成される。

　レベルシフト回路は、電圧増幅器７０２の非反転入力端子に接続され、ビット線ＢＬＢの電位を降圧するための容量７０７、ビット線ＢＬＢと容量７０７との間に接続され、制御信号ＥＱＢにより駆動されるスイッチ７０８、電源Ｖ_ＤＤと容量７０７との間に接続され、制御信号ＥＱにより駆動されるスイッチ７０９、増幅器７０２の非反転増幅端子とバイアス電圧源７１１との間に接続され、制御信号ＥＱにより駆動されるスイッチ７１０より構成される。

　帰還回路は、増幅器７０２の出力端子と非反転入力端子との間に接続され、制御信号ＳＥにより駆動されるスイッチ７１２より構成される。バイアス電圧源７１０は、電源・グラウンドの中間電位に設定する。制御信号ＥＱＢは、制御信号ＥＱの反転信号である。

　本構成のセンスアンプ回路におけるタイミングチャートは図５と同様である。
　ＳＲＡＭセルからデータを読み出す前に、ビット線対ＢＬ，ＢＬＢを電源電位にプリチャージする。このプリチャージのとき、センスアンプにおいては信号EN=0，EQ=0，SE=0とすることによって、増幅器７０２および比較器は不活性化される。

　次に、信号EN=1，EQ=1とすることによって、増幅器７０２が活性化されるとともに、スイッチ７１０が導通し、増幅器７０２に負帰還が施される。この負帰還により、容量７０３にオフセットを消去するための電圧が保持され、増幅器７０２のオフセットが消去される。
　オフセットの消去と同時に、ＳＲＡＭセルのワード線電位を立ち上げることによって、ＳＲＡＭセル７０１よりデータが読み出され、ビット線対ＢＬ，ＢＬＢのうち一方がプリチャージ電位から降下し、ビット線振幅が現れる。

　続いて、信号EQ=0とすることにより、スイッチ７１０が切断され、増幅器７０２の負帰還が解除されるとともに、スイッチ７０４，７０８が導通し、ビット線対ＢＬ，ＢＬＢの電位が容量７０３，７０７の結合を介して降圧され、増幅器７０２の差動入力端子対に伝達される。ビット線対ＢＬ，ＢＬＢの電位が増幅器７０２の差動入力端子対に伝達されると、増幅器７０２の出力端子には、電圧利得によって増幅された振幅が現れる。

　最後に、SE=1とすることによって、スイッチ７１２が導通し、増幅器７０２に正帰還が施される。すなわち、増幅器７０２にラッチが形成される。このラッチの形成により、増幅器７０２の出力に現れた振幅が電源・グラウンド間まで拡大される。

　図５の４）の振幅拡大フェーズにおいて、増幅器７０２のラッチが期待値を判定するための条件は、数式（１）のように表される。
　　　　　　　　　　　　　　　　　Ａ_Ｖ・ΔＶ_ＢＬ＞Ｖ_ＯＳ　　　…（１）
　ここで、Ａ_Ｖは増幅器７０２の電圧利得、ΔＶ_ＢＬはビット線振幅である。この数式（１）を満たさない場合は、ラッチは誤判定する。
　増幅器７０２の利得Ａ_Ｖが十分大きいならば、数式（１）は成り立つと考えられる。

　しかし、半導体プロセステクノロジの微細化に伴い、ＭＯＳトランジスタのゲート長が小さくなると、増幅器７０２の出力抵抗が減少し、増幅器７０２の電圧利得が減少するため、十分な利得の確保が困難となる。増幅器７０２の電圧利得が小さくなるとき、数式（１）を満たすことが困難となり、誤判定を招きやすい。
　そこで、この誤判定の問題を解決するために、図７の構成の帰還回路に容量素子を追加する。

　図８は、図７の構成の帰還回路に帰還容量８１３を追加した構成図である。
　読出し・オフセット消去フェーズにおいて、帰還容量８１３の２端子のうち一方はバイアス電圧源８１１に接続され、他方は増幅器８０２の出力に接続される。この読出し・オフセット消去フェーズのとき、帰還容量８１３にはオフセット電圧ＶOSが保持される。振幅拡大フェーズにおいて、帰還容量８１３の２端子のうちの一方は増幅器８０２の非反転入力端子に接続される。

　すなわち、増幅器８０２には、帰還容量８１３を介して正帰還が施される。このとき、増幅器８０２の非反転入力端子には、Ａ_Ｖ・ΔＶ_ＢＬ＋Ｖ_ＯＳの電圧が帰還される。これは数式（１）の条件を満足する。したがって、ラッチは期待値を判定する。

　図９は、図４、図７、及び図８に示される実施例で用いられる単相出力電圧増幅器の具体例を示す構成図である。
　本構成は、ＮＭＯＳ入力差動対９１、カレントミラー回路９２、バイアス電流源９３、信号ＥＮにより制御されるＮＭＯＳ（N-channel Metal Oxide Semiconductor：Ｎチャンネル金属酸化膜半導体）スイッチ９４を備える。

　図９に示された電圧増幅器を用いる場合、ＮＭＯＳ入力差動対のゲート・ドレイン間容量Ｃ_ｇｄがミラー効果により、数式（２）の大きさをもって電圧増幅器の入力容量として現れる。
　　　　　　　　　　　　　　　　Ｃ_ｉｎ＝（１＋Ａ_Ｖ）・Ｖ_ｇｄ　…（２）
　ここで、Ｃ_ｉｎは電圧増幅器の入力容量である。この電圧増幅器を図４、図７、図８に示した本発明の実施例のいずれかに適用すると、Ｃ_ｉｎとオフセットとを消去するための電圧を保持する容量との間で電荷分配が生じ、電圧増幅器に入力される実効的なビット線振幅は数式（３）で表されるように減衰してしまう。
　　　　　　　ΔＶ_ＢＬ、_ｅｆｆ＝Ｃ_ＯＣ・ΔＶ_ＢＬ／（Ｃ_ＯＣ＋Ｃ_ｉｎ）　…（３）
　ここで、ΔＶ_ＢＬ、_ｅｆｆは電圧増幅器に入力される実効的なビット線振幅、Ｃ_ＯＣはオフセットを消去するための電圧を保持する容量である。

　このビット線振幅の減衰の問題を解決するために、図９に示された電圧増幅器にカスコード接続を追加する。このカスコード接続を示した単相出力電圧増幅器の回路図の一例が図１０である。
　本構成は、ＮＭＯＳ入力差動対１０１、カスコードトランジスタ１０２、カレントミラー回路１０３、バイアス電流源１０４を備える。カスコードトランジスタを制御信号ＥＮで駆動することにより、図９におけるＮＭＯＳスイッチ９４を除去できる。本構成を用いる場合、入力容量は数式（４）のように表され、ミラー効果を低減でき、その結果、図９の構成と比較して実効的なビット線振幅の減衰を抑えることができる。
　　　　　　　　　　　　　　　　　　　　Ｃ_ｉｎ＝３・Ｃ_ｇｄ　…（４）

　本発明によれば、オフセット補償型センスアンプに用いるオフセット補償型の第１の増幅器を１つとすることにより、占有面積と消費電力を削減できる。この占有面積及び消費電力の削減に加えて、単相出力構成のオフセット補償型のｉ１の増幅器を用いて、オフセットを消去するために充電すべき内部容量を１つとすることによって、オフセットを消去するための時間を小さく抑えることができる。

　なお、上述した実施例は、本発明の好適な実施例の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

　この出願は、２００８年６月２５日に出願された日本出願特願２００８－１６５６４９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

　１１，２１，３１，４０１，６１，７０１，８０１　　ＳＲＡＭセル
　１２，３２，６２　　単相出力オフセット補償型の第１増幅器
　１３，４１２　　基準電圧源
　１５，２３，３４　　第２増幅器
　２２　　完全差動オフセット補償型増幅器
　３３，６３　　レベルシフト回路
　６４　　帰還回路
　９１，１０１　　ＮＭＯＳ入力差動対
　９２，１０３　　カレントミラー回路
　９３，１０４　　バイアス電流源
　９４　　ＮＭＯＳスイッチ
　１０２　　カスコードトランジスタ
　４０２，７０２，８０２　　単相出力電圧増幅器
　４０３，４０９，７０３，７０７，８０３，８０７，８１３　　容量
　４０４，４０５，４０６，４０８，４０９，４１０，７０４，７０５，７０６，７０８，７０９，７１０，７１２，８０４，８０５，８０６，８０８，８０９，８１０，８１２　　スイッチ
　４１１，７１１，８１１　　バイアス電圧源
　４１３　　電圧比較器

Claims

　データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、
　前記ビット線対の他方と前記第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、
　前記第１増幅器の出力端子に接続され、当該出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する第２増幅器と、を備え、
　前記第２増幅器より出力信号を取り出すことを特徴とする半導体記憶装置のセンスアンプ回路。
　データを読み出すセルのビット線対の一方に反転入力端子が接続された単相出力オフセット補償型の第１増幅器と、
　前記ビット線対の他方と前記第１増幅器の非反転入力端子との間に接続されたレベルシフト回路と、
　前記第１増幅器の出力端子と非反転入力端子との間に接続され、前記第１増幅器に正帰還を施すことにより、前記出力端子に現れた信号の振幅を電源・グラウンド間まで拡大する帰還回路とを備え、
　前記第１増幅器より出力信号を取り出すことを特徴とする半導体記憶装置のセンスアンプ回路。
　前記第１増幅器は、外部制御信号により活性化される単相出力電圧増幅器と、
　２端子のうち一方が当該単相出力電圧増幅器の反転入力端子に接続される容量と、
　当該容量の２端子のうち他方と前記ビット線対の一方との間に接続され、外部制御信号により駆動される第１スイッチと、
　前記容量の２端子のうち他方と電源との間に接続され、外部制御信号により駆動される第２スイッチと、
　前記単相出力電圧増幅器の出力端子と反転入力端子との間に接続され、外部制御信号により駆動される第３スイッチとを備えたことを特徴とする請求項１または２に記載の半導体記憶装置のセンスアンプ回路。
　前記レベルシフト回路は、容量結合により２端子のうち一方の電位を降圧し、他方へ伝達する容量と、
　当該容量の２端子のうち一方と前記ビット線対の一方との間に接続され、外部制御信号により駆動される第１スイッチと、
　前記容量の２端子のうち一方と電源との間に接続され、外部制御信号により駆動される第２スイッチと、
　前記容量の２端子のうち一方とバイアス電圧源との間に接続され、外部制御信号により駆動される第３スイッチとを備えたことを特徴とする請求項１または２に記載の半導体記憶装置のセンスアンプ回路。
　前記第２増幅器は、非反転入力端子が前記第１増幅器の出力端子に接続され、反転入力端子が基準電圧源に接続され、外部制御信号により活性化される電圧比較器を備えたことを特徴とする請求項１に記載の半導体記憶装置のセンスアンプ回路。
　前記帰還回路は、前記第１増幅器の出力端子と前記オフセット補償型増幅器の非反転入力端子との間に接続され、外部制御信号により駆動されるスイッチを備えたことを特徴とする請求項２に記載の半導体記憶装置のセンスアンプ回路。
　前記帰還回路は、２端子のうち一方が前記第１増幅器の出力端子に接続される容量と、
　当該容量の２端子のうち他方とバイアス電圧源との間に接続され、外部制御信号により駆動されるスイッチと、
　当該スイッチの２端子のうち一方と前記容量の２端子のうち一方の接続点と前記オフセット補償型増幅器の非反転入力端子との間に接続され、外部制御信号により駆動されるスイッチを備えたことを特徴とする請求項２に記載の半導体記憶装置のセンスアンプ回路。
　前記単相出力電圧増幅器は、カレントミラー回路と、前記カレントミラー回路のグラウンド側に挿入されたＮＭＯＳ入力差動対と、前記ＮＭＯＳ入力差動対とグラウンド側に挿入されたバイアス電流源と、前記バイアス電流源のグラウンド側に挿入され外部制御信号により駆動されるＮＭＯＳスイッチから成ることを特徴とする請求項３に記載の半導体記憶装置のセンスアンプ回路。
　前記単相出力電圧増幅器は、カレントミラー回路と、前記カレントミラー回路のグラウンド側に接続され外部制御信号により駆動されるカスコードトランジスタと、前記カスコードトランジスタのグラウンド側に挿入されたＮＭＯＳ入力差動対と、前記NMOS入力差動対のグラウンド側に挿入されたバイアス電流源から成り、ミラー効果を低減することを特徴とする請求項３に記載の半導体記憶装置のセンスアンプ回路。