WO2009116200A1 - 表示装置およびその駆動方法 - Google Patents

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WO2009116200A1
WO2009116200A1 PCT/JP2008/069427 JP2008069427W WO2009116200A1 WO 2009116200 A1 WO2009116200 A1 WO 2009116200A1 JP 2008069427 W JP2008069427 W JP 2008069427W WO 2009116200 A1 WO2009116200 A1 WO 2009116200A1
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period
liquid crystal
pixel
polarity
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孝次 沼尾
修 寺沼
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シャープ株式会社
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a display device such as a liquid crystal display device and a driving method thereof.
  • a voltage is supplied to the liquid crystal by a drive circuit called a “source driver” in order to control the display state of the liquid crystal.
  • a source driver 907 including a plurality of source driver ICs 908 is provided, and a voltage is supplied from the source driver 907 to the liquid crystal.
  • FIG. 8 is a circuit diagram showing a configuration of a pixel formation portion in a general liquid crystal display device. As shown in FIG. 8, each pixel forming portion includes a TFT 20 having a gate electrode 25 connected to a gate wiring Gi passing through a corresponding intersection and a source electrode 26 connected to a source wiring Sj passing through the intersection.
  • the pixel electrode 21 connected to the drain electrode 27 of the TFT 20, the counter electrode 24 commonly provided in the plurality of pixel formation portions in the display portion, and the auxiliary capacitance provided so as to correspond to the gate wiring Gi It includes a wiring (auxiliary capacitance electrode) Ck, a liquid crystal capacitance 22 formed by the pixel electrode 21 and the counter electrode 24, and an auxiliary capacitance 23 formed by the pixel electrode 21 and the auxiliary capacitance wiring Ck. Further, the liquid crystal capacitor 22 and the auxiliary capacitor 23 form a pixel capacitor.
  • the pixel value is set to the pixel capacitance.
  • the voltage shown is held.
  • the term “capacitance (liquid crystal capacity, auxiliary capacity, etc.)” is used when referring to a capacity such as a liquid crystal capacity or an auxiliary capacity. Capacitance value, auxiliary capacitance value, etc.) ”.
  • the liquid crystal has a characteristic that “the capacitance value (liquid crystal capacitance value) increases as the applied voltage (liquid crystal applied voltage) increases”.
  • the relationship between the liquid crystal applied voltage and the liquid crystal capacitance value is, for example, as shown by a “capacitance-voltage correspondence curve” in FIG.
  • the relationship between the normally black mode liquid crystal applied voltage and the luminance (appearing on the display portion) is as shown by the “luminance-voltage correspondence curve” in FIG. (In the normally white mode, the brightness decreases as the applied voltage increases.)
  • FIG. 20 is a block diagram showing the configuration of the overdrive controller 910.
  • the overdrive controller 910 includes an overdrive voltage calculation unit 911, a capacitance prediction unit 912, and a frame buffer 913.
  • the capacitance predicting unit 912 predicts a capacitance value (liquid crystal capacitance value) after one frame.
  • the frame buffer 913 stores the capacitance value predicted by the capacitance prediction unit 912.
  • the overdrive voltage calculation unit 911 calculates a voltage (overdrive voltage) to be applied to the liquid crystal based on the target brightness sent from the LCD controller 904 and the capacitance value stored in the frame buffer 913 one frame before. .
  • transition state The state in which the liquid crystal capacitance value continues to change as the liquid crystal applied voltage changes is called the “transition state”, and the period during which the transition state appears (from the time when the liquid crystal applied voltage changes to the above steady state). This period is called “transition period”.
  • the voltage Vd having a value satisfying the following expression (2) can be used as the liquid crystal application voltage.
  • Japanese Laid-Open Patent Publication No. 2007-128202 discloses a method of shifting a voltage applied to a liquid crystal by changing a voltage of an auxiliary capacitance line after a TFT in a pixel formation portion is turned off in a liquid crystal display device.
  • Is disclosed. 21A to 21C are diagrams for explaining the operation in the pixel formation portion of the liquid crystal display device. According to this liquid crystal display device, as shown in FIG. 21A, the TFT 116 is first turned on, and the voltage Vp is applied from the source wiring 114 to the pixel electrode 118. Next, as shown in FIG. 21B, the TFT 116 is turned off (off state), and the voltage of the storage capacitor wiring 113 is changed by Vq.
  • the voltage Vr of the pixel electrode 118 is expressed by the following formula as shown in FIG. 3).
  • the voltage applied to the pixel electrode 118 becomes Vq ⁇ (Cstg / (Cstg + Clc)) higher than the voltage Vp applied to the source wiring.
  • the voltage applied to the source wiring (hereinafter referred to as “source voltage”) can be made smaller than the voltage to be applied to the pixel electrode, so as shown in FIGS. 22A and 22B.
  • the amplitude of the output voltage from the source driver can be made relatively small.
  • the frame memory is not necessary, but the change in the liquid crystal capacitance value accompanying the change in the liquid crystal applied voltage is not compensated. This will be described below with reference to FIGS. 21 and 23.
  • the TFT 116 becomes conductive, and the charge Qs shown in the following equation (4) is accumulated in the pixel electrode 118.
  • C ⁇ represents the liquid crystal capacitance value immediately before the TFT 116 changes from the conductive state to the non-conductive state
  • Vp represents the voltage applied from the source wiring 112 to the pixel electrode 118
  • Vc represents the counter electrode (common electrode) Lcom.
  • Cstg represents an auxiliary capacitance value
  • Vst ( ⁇ ) represents a voltage applied to the auxiliary capacitance wiring 113.
  • the TFT 116 is turned off, and the voltage applied to the storage capacitor wiring 113 changes from Vst ( ⁇ ) to Vst (+).
  • the state shown in FIG. 23A hereinafter referred to as “pre-change state”
  • the state shown in FIG. 23B hereinafter referred to as “post-change state”
  • Vx represents a voltage applied to the pixel electrode 118 in the post-change state
  • Cx represents a liquid crystal capacitance value when the voltage Vx is applied to the pixel electrode 118.
  • the liquid crystal applied voltage “Vx ⁇ Vc” in the post-change state is expressed by the following equation (6).
  • Vp in the above equation (6) is set so that the absolute value of the liquid crystal applied voltage becomes “V ⁇ ” when the voltage having the absolute value “Vp” is continuously applied to the pixel electrode 118.
  • an object of the present invention is to provide a display device that can improve response speed without providing a frame memory.
  • a first aspect of the present invention is a display device, Multiple video signal lines; A plurality of scanning signal lines intersecting with the plurality of video signal lines; A plurality of auxiliary capacitance lines provided in one-to-one correspondence with the plurality of scanning signal lines; An element capacitor for storing charges corresponding to the luminance of the image to be displayed is arranged in parallel with each of the plurality of video signal lines and the plurality of scanning signal lines.
  • a plurality of pixel forming portions including auxiliary capacitors provided in A drive circuit for controlling the voltage applied to the element capacitor and the auxiliary capacitor by controlling the voltage applied to the plurality of video signal lines, the plurality of scanning signal lines, and the plurality of auxiliary capacitor lines;
  • Each pixel forming unit includes a switching element whose conduction / non-conduction state is controlled by a scanning signal applied to a corresponding scanning signal line, and a pixel electrode electrically connected to the corresponding video signal line via the switching element.
  • a frame period which is a period during which display for one screen is performed, includes a first period and a second period that is a period other than the first period
  • the drive circuit has a target voltage corresponding to the luminance of the image to be displayed for each pixel formation portion, and the target voltage having either a positive polarity or a negative polarity with respect to the potential of the common electrode is
  • the switching element is turned on by applying a predetermined selection voltage to the corresponding scanning signal line, and the video signal line is By applying a voltage based on a target voltage, a voltage of the other polarity is applied to the pixel electrode with reference to the potential of the common electrode, and a predetermined non-selection voltage is applied to the corresponding scanning signal line in
  • the switching element is brought into a non-conductive state, and the voltage applied to the corresponding auxiliary capacitance line is set to the other polarity with respect to the potential of the common electrode. And wherein the contrast changing the polarity of the voltage from.
  • the drive circuit is Further, a positive voltage and a negative voltage are alternately applied to the common electrode every predetermined period with a predetermined potential as a reference, For each pixel formation portion, when moving from the first period to the second period, the voltage applied to the common electrode is changed from one polarity voltage to the other polarity voltage with the predetermined potential as a reference.
  • the drive circuit changes the voltage applied to the common electrode when shifting from the first period to the second period for each pixel formation unit, and then applies the voltage applied to the common electrode through the second period. Is changed from the positive voltage to the negative voltage, the potential of the corresponding auxiliary capacitance line is lowered, and the voltage applied to the common electrode is changed from the negative voltage to the positive voltage. In this case, the potential of the corresponding auxiliary capacitance wiring is increased.
  • the drive circuit changes the voltage applied to the common electrode when moving from the first period to the second period for each pixel formation portion, and then electrically connects the corresponding auxiliary capacitance line through the second period. It is characterized by being in a floating state.
  • the drive circuit drives the auxiliary capacitance lines individually.
  • auxiliary capacitance lines are divided into a plurality of groups by short-circuiting each other by a plurality of lines,
  • the drive circuit drives the storage capacitor line for each group.
  • a seventh aspect of the present invention is a method for driving a display device,
  • the display device Multiple video signal lines; A plurality of scanning signal lines intersecting with the plurality of video signal lines; A plurality of auxiliary capacitance lines provided in one-to-one correspondence with the plurality of scanning signal lines; An element capacitor for storing charges corresponding to the luminance of the image to be displayed is arranged in parallel with each of the plurality of video signal lines and the plurality of scanning signal lines.
  • a plurality of pixel forming portions including auxiliary capacitors provided in Each pixel forming unit includes a switching element whose conduction / non-conduction state is controlled by a scanning signal applied to a corresponding scanning signal line, and a pixel electrode electrically connected to the corresponding video signal line via the switching element.
  • a frame period which is a period during which display for one screen is performed, includes a first period and a second period that is a period other than the first period, For each pixel formation part, In a frame period in which the target voltage corresponding to the luminance of the image to be displayed and having either the positive polarity or the negative polarity with respect to the potential of the common electrode is to be applied to the pixel electrode, In the first period, the switching element is turned on by applying a predetermined selection voltage to the corresponding scanning signal line, and the voltage based on the target voltage is applied to the corresponding video signal line.
  • a ninth aspect of the present invention is the eighth aspect of the present invention,
  • the pixel formation part is supplied to the common electrode through the second period.
  • the applied voltage changes from the positive polarity voltage to the negative polarity voltage
  • the potential of the corresponding auxiliary capacitance wiring is lowered
  • the applied voltage to the common electrode changes from the negative polarity voltage to the positive polarity voltage.
  • the potential of the corresponding auxiliary capacitance line is raised.
  • a tenth aspect of the present invention is the eighth aspect of the present invention,
  • the second driving step for each pixel forming portion, after the voltage applied to the common electrode changes when moving from the first period to the second period, the corresponding auxiliary capacitance wiring is passed through the second period. Is in an electrically floating state.
  • An eleventh aspect of the present invention is the seventh aspect of the present invention, In the first and second driving steps, the auxiliary capacitance lines are individually driven.
  • a twelfth aspect of the present invention is the seventh aspect of the present invention,
  • the auxiliary capacitance lines are divided into a plurality of groups by short-circuiting each other by a plurality of lines, In the first and second driving steps, the auxiliary capacitance line is driven for each group.
  • the target voltage to be applied to the element capacitance is V ⁇
  • the voltage to be applied to the pixel electrode in the first period is V ⁇
  • the voltage to be applied to the auxiliary capacitance line in the first period is Va
  • the second period in the second period.
  • the voltage applied to the auxiliary capacitance line is Vb
  • the element capacitance value in the first period is C ⁇
  • the element capacitance value corresponding to the target voltage V ⁇ is C ⁇ .
  • the other-polarity voltage V ⁇ based on the target voltage V ⁇ is applied to the pixel electrode in the first period, and in the second period, the auxiliary capacitance line Changes from the other polarity voltage Va to the one polarity voltage Vb.
  • the voltage V ⁇ is set so that the voltage applied to the element capacitance in the second period becomes V ⁇ when the element capacitance value is in the steady state in the state of C ⁇ throughout the first period and the second period. be able to.
  • the voltage V ⁇ By setting the voltage V ⁇ in such a manner, when the element capacitance value C ⁇ in the first period is smaller than C ⁇ , the charge C ⁇ ⁇ V ⁇ given to the element capacitance in the first period is smaller than C ⁇ ⁇ V ⁇ (the absolute value is ) Smaller. Since the voltage V ⁇ has a polarity opposite to that of the target voltage V ⁇ , the voltage applied to the element capacitor in the second period becomes larger than the target voltage V ⁇ when the charge applied to the element capacitor in the first period decreases. . For this reason, in a transition state where the element capacitance value changes from a small value to a large value, a voltage larger than the target voltage V ⁇ is applied to the element capacitance.
  • the charge C ⁇ ⁇ V ⁇ given to the element capacitance in the first period is larger (absolute value) than C ⁇ ⁇ V ⁇ . Since the voltage V ⁇ has a polarity opposite to that of the target voltage V ⁇ , when the charge applied to the element capacitor in the first period increases, the voltage applied to the element capacitor in the second period becomes smaller than the target voltage V ⁇ . . For this reason, in a transition state in which the element capacitance value changes from a large value to a small value, a voltage smaller than the target voltage V ⁇ is applied to the element capacitance.
  • a positive voltage and a negative voltage are alternately applied to the common electrode.
  • the amplitude of the video signal can be reduced as compared with a configuration in which a constant voltage is applied to the common electrode.
  • the potential of the auxiliary capacitance line changes according to the change in the potential of the common electrode.
  • the charge redistributed between the auxiliary capacitor and the element capacitor is reduced, and a stable voltage is applied to the element capacitor.
  • the storage capacitor wiring is in an electrically floating state in the second period.
  • the pixel electrode and the common electrode are capacitively coupled, and the pixel electrode and the auxiliary capacitance wiring are capacitively coupled.
  • the potential of the auxiliary capacitance line changes according to the change in the potential of the common electrode.
  • a second period that is long enough to apply the target voltage to the element capacitance is secured.
  • a plurality of storage capacitor lines are collectively driven, so that the circuit scale for driving the storage capacitor lines is reduced.
  • FIG. A and B are diagrams for explaining a driving method according to the present invention. It is a figure for demonstrating the comparison result of the drive method which concerns on the optical characteristic of the liquid crystal when a gradation value changes from 0 to 128, and the drive method in a prior art example. It is a figure for demonstrating the comparison result of the drive method which concerns on the optical characteristic of the liquid crystal when a gradation value changes from 0 to 64, and the drive method in a prior art example.
  • FIG. 8A to 8C are diagrams for explaining the effects in the first embodiment.
  • AH is a signal waveform diagram for explaining the driving method in the second embodiment.
  • AH is a signal waveform diagram for explaining a driving method in the modified example of the second embodiment.
  • AH is a signal waveform diagram for explaining a driving method in another modification of the second embodiment.
  • AH is a signal waveform diagram for explaining a driving method in the liquid crystal display device according to the third embodiment of the present invention. It is a block diagram which shows the detailed structure of a driver and a display part in the liquid crystal display device which concerns on the 4th Embodiment of this invention.
  • FIG. 10 is a block diagram showing a configuration of a conventional liquid crystal display device (a liquid crystal display device described in Japanese Patent Laid-Open No. 2002-351409). It is a figure which shows the relationship between a liquid crystal applied voltage and a liquid crystal capacitance value.
  • FIG. 11 is a block diagram showing a configuration of an overdrive controller in a conventional liquid crystal display device (a liquid crystal display device described in Japanese Patent Laid-Open No. 2002-351409).
  • AC is a diagram for explaining a method of shifting a liquid crystal applied voltage in a conventional liquid crystal display device (a liquid crystal display device described in Japanese Unexamined Patent Publication No. 2007-128202).
  • a and B are signal waveform diagrams in a conventional liquid crystal display device (a liquid crystal display device described in Japanese Patent Application Laid-Open No. 2007-128202).
  • a and B are diagrams for explaining a driving method in a conventional example.
  • the display unit of the display device includes a plurality of pixels provided corresponding to the intersections of the plurality of source lines, the plurality of gate lines, and the plurality of source lines and the plurality of gate lines. Forming part.
  • a pixel matrix of a plurality of rows and a plurality of columns is formed by the plurality of pixel forming portions.
  • the display portion is provided with a plurality of storage capacitor lines corresponding to the respective gate lines.
  • a counter electrode is provided as a common electrode for the plurality of pixel formation portions.
  • the configuration of each pixel formation portion is the same as the configuration shown in FIG.
  • the TFT 20 as a switching element in which the gate electrode 25 is connected to the gate wiring Gi passing through the corresponding intersection and the source electrode 26 is connected to the source wiring Sj passing through the intersection,
  • a pixel electrode 21 connected to the drain electrode 27 of the TFT 20 a liquid crystal capacitor 22 as an element capacitor formed by the pixel electrode 21 and the counter electrode 24, an auxiliary capacitor 23 formed by the pixel electrode 21 and the auxiliary capacitor line Ck, It is included.
  • the term “voltage” is used to mean “a potential when a predetermined potential (such as a ground potential) is used as a reference”.
  • the “pixel electrode voltage” means the potential of the pixel electrode when the predetermined potential is used as a reference.
  • either one of the positive polarity and the negative polarity is referred to as “one polarity”, and the polarity opposite to the “one polarity” is referred to as “the other polarity”. That is, when “one polarity” means “positive polarity”, “other polarity” means “negative polarity”, and when “one polarity” means “negative polarity”, “other polarity” means “positive polarity”.
  • voltages having different polarities are referred to as “one polarity voltage” and “the other polarity voltage”.
  • target voltage a voltage of one polarity (hereinafter referred to as “target voltage”) V ⁇ is to be applied to the liquid crystal with reference to the counter electrode voltage in the pixel formation portion. It is assumed that
  • a frame period which is a period during which an image for one screen is displayed, conceptually includes a first period and a second period.
  • the start time and end time of the first period and the second period are different for each row forming the pixel matrix.
  • the lengths of the first period and the second period are the same in all rows, but the start time and end time of each period are different for each row.
  • the start time of the first period for the second row is delayed by one horizontal scanning period from the start time of the first period for the first row.
  • the start time of the first period for the n-th row is delayed by (n ⁇ 1) horizontal scanning periods from the start time of the first period for the first row. The same applies to the end point of the first period and the start point / end point of the second period.
  • the display device For each row forming the pixel matrix, the display device is operated as follows in each of the first period and the second period as described above.
  • the first period the TFT 20 is turned on, and the other polarity voltage with reference to the counter electrode voltage is applied to the pixel electrode 21 from the source line Sj.
  • the second period the TFT 20 is turned off, and the polarity of the voltage of the auxiliary capacitance line Ck is changed to one polarity, thereby applying one polarity voltage to the pixel electrode 21.
  • FIGS. 2 (A) and 2 (B) it will be described in more detail with reference to FIGS. 2 (A) and 2 (B).
  • first period pixel electrode voltage the other polarity voltage (hereinafter referred to as “first period pixel electrode voltage”) with reference to the counter electrode voltage. )
  • V ⁇ is applied to the pixel electrode 21 from the source line Sj.
  • first period counter electrode voltage a voltage (hereinafter referred to as “first period counter electrode voltage”)
  • first period auxiliary capacitor line voltage a voltage (hereinafter referred to as “first period auxiliary capacitor line voltage”) is applied to the auxiliary capacitance line Ck. ) Va is given.
  • the TFT 20 is turned off (off state), and the voltage of the auxiliary capacitor wiring Ck is changed to a voltage of one polarity (hereinafter referred to as “first It is referred to as “two-period storage capacitor wiring voltage.”) Vb.
  • a voltage hereinafter referred to as “second period counter electrode voltage”
  • V ⁇ is applied to the counter electrode 24.
  • the sum of the charge accumulated in the liquid crystal capacitor 22 and the charge accumulated in the auxiliary capacitor 23 is the first period (immediately before the start of the second period). And in the second period. That is, the following formula is established.
  • Vy represents a voltage applied to the pixel electrode 21 at an arbitrary time point in the second period (hereinafter referred to as “second period pixel electrode voltage”)
  • Cs represents an auxiliary capacitance value
  • C ⁇ represents the first value.
  • first period liquid crystal capacitance value a liquid crystal capacitance value in one period (immediately before the start of the second period)
  • Cy a liquid crystal capacitance value at an arbitrary point in the second period (hereinafter referred to as “second period”).
  • Liquid crystal capacitance value a liquid crystal capacitance value in one period (immediately before the start of the second period)
  • second period a liquid crystal capacitance value at an arbitrary point in the second period
  • the liquid crystal applied voltage “Vy ⁇ V ⁇ ” at an arbitrary time point in the second period is expressed as follows.
  • the absolute value of the liquid crystal applied voltage becomes “V ⁇ ” when the voltage having the absolute value “V ⁇ ” is continuously applied to the pixel electrode 21. Is set. A specific setting method will be described later.
  • the liquid crystal capacitance value when the gradation level is 255 is C 255
  • the liquid crystal applied voltage when the gradation level is 255 is V 255
  • the liquid crystal capacitance value is in a steady state with C 255 throughout the first period and the second period, and the first period pixel electrode voltage V ⁇ is opposed to the first period.
  • the first period auxiliary capacitance wiring voltage Va and the second period auxiliary capacitance wiring voltage Vb are set so that the liquid crystal applied voltage becomes V 255 when the electrode voltage V ⁇ is equal.
  • the voltage Vb, the first period counter electrode voltage V ⁇ , and the second period counter electrode voltage V ⁇ are set.
  • the first period pixel electrode voltage V ⁇ is equal to the first period counter electrode voltage V ⁇ because the liquid crystal capacitance value is in a steady state C 0 throughout the first period and the second period.
  • the first-period auxiliary capacitance line voltage Va and the second-period auxiliary capacitance line voltage Vb are set so that the liquid crystal applied voltage becomes V 0 at the time of
  • the first period auxiliary capacitance wiring voltage Va, the second period auxiliary capacitance wiring voltage Vb, the first period counter electrode voltage V ⁇ , and the second period counter electrode voltage V ⁇ are set so that the above equation (9) is satisfied
  • the above equation (8) is modified as follows.
  • the first period liquid crystal capacitance value C ⁇ in the above equation (10) represents a liquid crystal capacitance value when a voltage having an absolute value “V ⁇ ” is continuously applied to the liquid crystal and is in a steady state.
  • FIG. 3 is a diagram showing the optical characteristics of the liquid crystal when the gradation value changes from 0 to 128 in each driving method.
  • FIG. 4 is a diagram showing the optical characteristics of the liquid crystal when the gradation value changes from 0 to 64 in each driving method.
  • FIG. 5 is a diagram showing the optical characteristics of the liquid crystal when the gradation value changes from 0 to 32 in each driving method. In any of FIGS. 3 to 5, the maximum value of the gradation value is 255.
  • the driving method according to the present invention is referred to as “MLOS driving”.
  • the counter electrode voltage is set to the median value of the source wiring voltage.
  • the driving method disclosed in Japanese Patent Application Laid-Open No. 2007-128202, in which the counter electrode voltage is set to 0 gradation voltage, is referred to as “CCV0 driving”.
  • an overshoot effect is generated in the MLOS drive, but no overshoot effect is confirmed in the CC drive.
  • CCV0 drive There is no overshoot effect in CCV0 drive.
  • the counter electrode voltage is set to the 255th gradation side (out of the 0th gradation side and the 255th gradation side with respect to the source voltage), so that a strong overshoot is possible even during a transition period between relatively low gradations. This is probably because the shooting effect is obtained.
  • the display device when the liquid crystal applied voltage changes, if the target voltage is larger than the voltage before the change (the voltage of the previous frame), a voltage higher than the target voltage is temporarily If the target voltage is lower than the voltage before the change, the voltage lower than the target voltage is temporarily applied to the liquid crystal. This improves the response speed of the liquid crystal without providing a frame memory.
  • the driving method in the first configuration will be described with reference to FIG.
  • the TFT 20 is turned on, and the other polarity voltage with reference to the counter electrode voltage is applied to the pixel electrode 21 from the source line Sj.
  • the TFT 20 is turned off, and the polarity of the voltage of the auxiliary capacitance line Ck is changed from the other polarity to the one polarity.
  • the counter electrode voltage is a constant voltage value during the operation of the display device.
  • the amplitude of the voltage to be applied to the source wiring Sj in order to realize the AC driving of the liquid crystal increases. For this reason, when it is preferable that the amplitude of the voltage to be applied to the source wiring Sj is small, the second configuration described later is preferable.
  • the TFT 20 is turned on, and the other polarity voltage with reference to the counter electrode voltage is applied to the pixel electrode 21 from the source line Sj.
  • the TFT 20 is turned off to change the polarity of the counter electrode voltage from the other polarity and the polarity of the voltage of the auxiliary capacitance line Ck from the other polarity to the one polarity.
  • the polarity of the counter electrode voltage is changed in the second configuration.
  • the first period counter electrode voltage V ⁇ is set so as to be positive with reference to the center of the amplitude of the source voltage, and the first period counter electrode voltage is set.
  • the polarity of the source voltage (in the first period) with respect to V ⁇ is made negative.
  • the counter electrode voltage is changed to negative polarity and the voltage of the auxiliary capacitance line Ck is changed to positive polarity. As a result, a positive voltage is applied to the liquid crystal.
  • the first period counter electrode voltage V ⁇ is set so as to be negative with reference to the center of the amplitude of the source voltage.
  • the polarity of the source voltage (in the first period) with reference to is positive.
  • the counter electrode voltage is changed to positive polarity and the voltage of the auxiliary capacitance line Ck is changed to negative polarity. Thereby, a negative voltage is applied to the liquid crystal.
  • the counter electrode voltage is changed (in the same polarity direction) throughout the period until the second period ends. It is preferable to change the voltage of the auxiliary capacitance line Ck. As a result, the amount of charge redistributed between the auxiliary capacitor 23 and the liquid crystal capacitor 22 is reduced, and a stable voltage (voltage with little fluctuation) is applied to the liquid crystal. Further, instead of changing the voltage of the auxiliary capacitance line Ck according to the change of the counter electrode voltage throughout the period until the end of the second period, the charge inflow to the auxiliary capacitance line Ck and the auxiliary capacitance line Ck are changed.
  • the auxiliary capacitance line Ck is in an electrically floating state (floating state). Since the pixel electrode 21 and the counter electrode 24 and the pixel electrode 21 and the auxiliary capacitance line Ck are capacitively coupled, the pixel electrode voltage changes with the change of the counter electrode voltage, and the auxiliary capacitance line changes with the change of the pixel electrode voltage. The voltage of Ck changes. As a result, a stable voltage is applied to the liquid crystal.
  • FIG. 6 is a block diagram showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • This liquid crystal display device includes a display control circuit 100, a display unit 200, a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, and an auxiliary capacitance driver (auxiliary capacitance electrode driving circuit) 500. I have.
  • the source driver 300, the gate driver 400, and the auxiliary capacitance driver 500 are collectively referred to as a driver (drive circuit).
  • FIG. 7 is a block diagram showing a detailed configuration of the driver and the display unit 200 in the liquid crystal display device. The liquid crystal display device will be described assuming that 256 gradation display is performed.
  • the display unit 200 includes n source wirings (video signal lines) S1 to Sn, m gate wirings (scanning signal lines) G1 to Gm, and these n source wirings and m gate wirings. A plurality of (n ⁇ m) pixel forming portions provided corresponding to the intersections are included.
  • the display unit 200 is provided with m auxiliary capacitance lines C1 to Cm so as to correspond to the gate lines G1 to Gm.
  • FIG. 7 shows only a configuration for 8 rows ⁇ 6 columns. Further, in FIG. 7, a reference symbol Aij is given to the pixel formation portion arranged in i row and j column.
  • FIG. 8 is a circuit diagram showing a configuration of the pixel formation portion Aij.
  • the gate electrode 25 is connected to the gate wiring Gi passing through the corresponding intersection
  • the source electrode 26 is connected to the source wiring Si passing through the intersection.
  • the TFT 20 as an element
  • the pixel electrode 21 connected to the drain electrode 27 of the TFT 20, the counter electrode (common electrode) 24 and the auxiliary capacitance wiring (auxiliary capacitance) provided in common to the plurality of pixel formation portions Aij.
  • An electrode) Ck, a liquid crystal capacitor 22 as an element capacitor formed by the pixel electrode 21 and the counter electrode 24, and an auxiliary capacitor 23 formed by the pixel electrode 21 and the auxiliary capacitor line Ck are included.
  • the liquid crystal capacitor 22 and the auxiliary capacitor 23 form a pixel capacitor Cp. Then, based on the video signal that the source electrode 26 of the TFT 20 receives from the source wiring Si when the gate electrode 25 of each TFT 20 receives an active scanning signal (selection signal) from the gate wiring Gi, the pixel value is stored in the pixel capacitor Cp. Is held.
  • the display control circuit 100 receives a data signal DAT and a timing control signal group TG sent from the outside, and controls the digital video signal Dx, the timing for displaying an image on the display unit 200, the voltage applied to the liquid crystal, and the like.
  • Source start pulse signal SSP, source clock signal SCK, gate start pulse signal GSP, gate clock signal GCK, latch pulse signal LP, source polarity signal PO, auxiliary capacitance line polarity signal PI, and gate output control signal OE are output. .
  • the source driver 300 receives the digital video signal Dx, the source start pulse signal SSP, the source clock signal SCK, the source polarity signal PO, and the latch pulse signal LP output from the display control circuit 100, and forms each pixel in the display unit 200.
  • a driving video signal is applied to the source lines S1 to Sn.
  • the gate driver 400 receives the gate start pulse signal GSP, the gate clock signal GCK, and the gate output control signal OE output from the display control circuit 100, and sequentially applies selection signals (scanning signals) to the gate lines G1 to Gm.
  • the storage capacitor driver 500 receives the storage capacitor line polarity signal PI and the gate clock signal GCK output from the display control circuit 100, and applies the storage capacitor line drive signal to the storage capacitor lines C1 to Cm.
  • the drive video signal is applied to each of the source lines S1 to Sn, the selection signal is applied to each of the gate lines G1 to Gm, and the auxiliary capacity line drive signal is applied to each of the auxiliary capacity lines C1 to Cm. As a result, an image is displayed on the display unit 200.
  • the source driver 300 includes a shift register 31, a register 32, and a source output circuit 33.
  • the shift register 31 is composed of n bits (n stages), and the register 32 is composed of “n ⁇ 8” bits.
  • the source output circuit 33 has n 8-bit latches and n D / A conversion circuits.
  • a source start pulse signal SSP and a source clock signal SCK are input to the shift register 31. Based on these signals SSP and SCK, the shift register 31 sequentially transfers pulses included in the source start pulse signal SSP from the input end to the output end. In response to this pulse transfer, sampling pulses corresponding to the source lines S1 to Sn are sequentially output from the shift register 31, and the sampling pulses are sequentially input to the register 32.
  • the register 32 samples and holds 8-bit data sent as the digital video signal Dx from the display control circuit 100 at the timing of the sampling pulse output from the shift register 31.
  • the source output circuit 33 fetches n pieces of 8-bit data held in the register 32 into n pieces of 8-bit latches at the timing of the pulse of the latch pulse signal LP, and performs digital / analog conversion on the data by the D / A conversion circuit. Further, the source output circuit 33 applies the data after digital-analog conversion to the source lines S1 to Sn as drive video signals. At this time, the polarity of the driving video signal is determined based on the source polarity signal PO.
  • the gate driver 400 includes a shift register 41 and a gate output circuit 42.
  • the shift register 41 is composed of m bits (m stages).
  • a gate start pulse signal GSP and a gate clock signal GCK are input to the shift register 41.
  • the shift register 41 Based on these signals GSP and GCK, the shift register 41 sequentially transfers pulses included in the gate start pulse signal GSP from the input end to the output end.
  • the timing pulse GSi corresponding to each of the gate wirings G1 to Gm is sequentially output from the shift register 41, and the timing pulse GSi is sequentially input to the gate output circuit.
  • the gate output circuit 42 outputs selection signals G1 to Gm to the gate lines G1 to Gm based on the timing pulse GSi output from the shift register 41 and the gate output control signal OE output from the display control circuit 100 ( For convenience, the same reference numerals are assigned to the gate wiring and the selection signal).
  • the auxiliary capacitor driver 500 includes a shift register 51 and a capacitor wiring output circuit 52.
  • the shift register 51 is composed of m bits (m stages).
  • the auxiliary register wiring polarity signal PI and the gate clock signal GCK are input to the shift register 51.
  • the auxiliary capacitance line polarity signal PI is sequentially transferred in the shift register 51 based on the gate clock signal GCK.
  • the shift register 51 sequentially outputs the polarity signals POi corresponding to the auxiliary capacity lines C1 to Cm, and the polarity signal POi is input to the capacity line output circuit 52.
  • the capacity wiring output circuit 52 Based on the polarity signal POi output from the shift register 51, the capacity wiring output circuit 52 uses the predetermined positive voltage VH or the predetermined negative voltage VL as the auxiliary capacity drive signals C1 to Cm as the auxiliary capacity.
  • the data is output to the wirings C1 to Cm (for the sake of convenience, the auxiliary capacitor wiring and the auxiliary capacitor driving signal are given the same reference numerals).
  • FIG. 1 is a signal waveform diagram for explaining a driving method in the present embodiment.
  • 1A to 1H show a scanning signal applied to the gate wiring G1 in the first row, a scanning signal applied to the gate wiring G2 in the second row, and a voltage applied to the source wiring Sj (source voltage). ),
  • 2 shows the waveform of the auxiliary capacitor wiring drive signal and the pixel electrode voltage of the pixel formation portion A2j in the second row.
  • the period from time t0 to time t1 corresponds to one frame period.
  • each line in FIGS. 1 (C), (F), and (H) is as follows.
  • a thick solid line indicates a waveform of a voltage corresponding to the input signal Dx having a gradation value of “255”.
  • a thick dotted line indicates a waveform of a voltage corresponding to the input signal Dx having a gradation value of “128”.
  • a thin solid line indicates a waveform of a voltage corresponding to the input signal Dx having a gradation value of “0”.
  • the period from time t0 to time t01 in the one frame period corresponds to the first period
  • the period from time t01 to time t1 corresponds to the second period
  • a period from time t1 to time t11 corresponds to the first period
  • a period from time t11 to time t2 corresponds to the second period.
  • the start time and end time of the first period and the second period are delayed from the pixel formation portion A1j in the first row by one horizontal scanning period, respectively.
  • the period from time t01 to time t02 corresponds to the first period
  • the period from time t02 to time t11 corresponds to the second period
  • a period from time t11 to time t12 corresponds to the first period
  • a period from time t12 to time t21 corresponds to the second period.
  • the liquid crystal has a property of deteriorating when a DC voltage is continuously applied. For this reason, in a liquid crystal display device, an alternating voltage must be applied to the liquid crystal. Therefore, in the present embodiment, when attention is paid to one pixel forming portion, the operation differs between the nth frame (n is a natural number) and the (n + 1) th frame. For example, in the frame period from time t0 to time t1 and the frame period from time t1 to time t2, the polarities of the voltages applied to the source wiring Sj and the auxiliary capacitance wiring Ck are reversed.
  • the driving method in this embodiment will be described with reference to FIG. 1 and FIG. Here, description will be made assuming that the polarity of the target voltage V ⁇ for the pixel formation portion A1j in the first row in the frame period from time t0 to time t1 is negative.
  • the magnitude (absolute value of the voltage value) of the pixel electrode voltage V ⁇ in the first period is 0 to Vh (hereinafter, this Vh is referred to as “source high voltage”). Accordingly, the first period pixel electrode voltage V ⁇ of 0 V to Vh is applied to the pixel electrode 21 of the pixel formation portion A1j according to the magnitude of the target voltage V ⁇ .
  • the first period pixel electrode voltage V ⁇ when the gradation value indicated by the input signal Dx is “0”, the absolute value of the voltage value is maximum, that is, the source high voltage, and the gradation value indicated by the input signal Dx is “255”. ", The absolute value of the voltage value is minimum, that is, 0V.
  • auxiliary capacitor line high voltage a predetermined high potential voltage (hereinafter referred to as “auxiliary capacitor line high voltage”) VH is applied to the auxiliary capacitor line C1 in the first row.
  • the counter electrode 24 is fixed to the ground potential during the operation of the liquid crystal display device.
  • a non-selection voltage (a voltage that makes the gate of the TFT 20 non-conductive) is applied to the gate wiring G1 in the first row.
  • the voltage applied to the auxiliary capacitor line C1 in the first row changes from the auxiliary capacitor line high voltage VH to a predetermined low potential voltage (hereinafter referred to as “auxiliary capacitor line low voltage”) VL. Be made. Since the pixel electrode 21 and the auxiliary capacitance line Ck are capacitively coupled, the potential of the pixel electrode 21 in the pixel formation portion A1j decreases as shown in FIG. 1F as the voltage of the auxiliary capacitance line C1 decreases. .
  • a voltage corresponding to the potential difference between the pixel electrode 21 and the counter electrode 24 is applied to the liquid crystal.
  • the liquid crystal capacitance value is in a steady state of C 255 throughout the first period and the second period, and the first period pixel electrode voltage V ⁇ , the first period counter electrode voltage V ⁇ , and the second period
  • the auxiliary capacitance line high voltage VH and the auxiliary capacitance line low voltage VL are set in advance so that a voltage of “ ⁇ V 255 ” is applied to the liquid crystal when both of the period counter electrode voltages V ⁇ are 0V.
  • the auxiliary capacitance line high voltage VH and the auxiliary capacitance line low voltage VL are set based on the above equation (9) so that the following equation is established. If there is any restriction regarding the setting of the auxiliary capacitance line high voltage VH and the auxiliary capacitance line low voltage VL, the auxiliary capacitance value Cs may be set so that the above equation (13) is satisfied. .
  • the period from the time point t01 to t02 is the first period.
  • the selection voltage is applied to the gate wiring G2 in the second row.
  • TFT20 will be in a conduction state.
  • the first period pixel electrode voltage V ⁇ having a value calculated based on the above equation (11) is applied to the source line Sj.
  • the target voltage V ⁇ for the pixel formation portion A2j in the second row and the target voltage V ⁇ for the pixel formation portion A1j in the first row are opposite to each other,
  • the polarity of the first period pixel electrode voltage V ⁇ is negative.
  • the magnitude (absolute value of the voltage value) of the first period pixel electrode voltage V ⁇ is set to 0 to Vh. Accordingly, the first period pixel electrode voltage V ⁇ of ⁇ Vh to 0V is applied to the pixel electrode 21 of the pixel formation portion A2j according to the magnitude of the target voltage V ⁇ .
  • the absolute value of the voltage value is maximum, that is, the source high voltage, and the gradation value indicated by the input signal Dx is “255”. ", The absolute value of the voltage value is minimum, that is, 0V. Further, during this period, the storage capacitor line low voltage VL is applied to the storage capacitor line C2 in the second row.
  • a non-selection voltage is applied to the gate wiring G2 in the second row.
  • the TFT 20 is turned off.
  • the voltage applied to the storage capacitor line C2 in the second row is changed from the storage capacitor line low voltage VL to the storage capacitor line high voltage VH.
  • the potential of the pixel electrode 21 of the pixel formation portion A2j rises as shown in FIG. A voltage corresponding to the potential difference between the pixel electrode 21 and the counter electrode 24 is applied to the liquid crystal.
  • the second period pixel electrode voltage Vy is expressed by the above equations (7) and (19). Based on the following formula:
  • “C ⁇ > Cy” and “Cy> C 0 ” that is, in a transition state where the liquid crystal capacitance value changes from a large value to a small value, “
  • the present embodiment when the one-polarity target voltage V ⁇ is to be applied to the pixel electrode 21 with reference to the counter electrode voltage during a certain frame period, the other with reference to the counter electrode voltage during the first period of the frame period. A polarity voltage is applied to the pixel electrode 21. In the second period of the frame period, the voltage of the auxiliary capacitance line Ck is changed from the other polarity voltage to the one polarity voltage while the TFT 20 is turned off. As a result, a voltage having one polarity is applied to the pixel electrode 21.
  • the pixel electrode voltage changes as shown in FIG. 9B.
  • the gradation value in the previous frame is “0” and the gradation value in the current frame is “255”
  • the pixel electrode voltage changes as shown in FIG. 9B.
  • a frame memory for holding information indicating the immediately preceding display state is not provided as a component for obtaining the overdrive voltage (overshoot voltage).
  • the response speed (of the liquid crystal) is improved without providing a frame memory.
  • FIG. 10 is a block diagram showing a detailed configuration of the driver and the display unit 200 in the liquid crystal display device according to the second embodiment of the present invention.
  • a counter electrode driver 600 for driving the counter electrode 24 is provided in addition to the components in the first embodiment.
  • the configuration of the source output circuit in the source driver is different from that of the first embodiment. Since other components are the same as those in the first embodiment, description thereof will be omitted.
  • the counter electrode driver 600 is supplied with a counter electrode polarity signal PC from the display control circuit 100.
  • the counter electrode driver 600 drives the counter electrode 24 based on the counter electrode polarity signal PC.
  • the counter electrode driver 600 alternately applies a voltage of 0 V and the source high voltage Vh described above (first embodiment) to the counter electrode 24 every horizontal scanning period.
  • a high potential voltage and a low potential voltage are alternately applied to the counter electrode 24.
  • the source output circuit 34 in the source driver 310 takes n pieces of 8-bit data held in the register 32 at the timing of the pulse of the latch pulse signal LP, and based on the source polarity signal PO, the data after digital-analog conversion is received.
  • a drive video signal is applied to the source lines S1 to Sn.
  • a voltage of “ ⁇ V 255 to V 255 ” is applied from the source output circuit 33 to the source wiring Sj.
  • a voltage of “0 V to V 255 ” is applied. The voltage is applied from the source output circuit 34 to the source wiring Sj.
  • FIG. 11 is a signal waveform diagram for explaining the driving method in the present embodiment.
  • the meaning of each line in FIGS. 11C, 11F, and 11H is the same as the meaning of each line in FIGS. 1C, 1F, and 1H in the first embodiment. .
  • the description will be made assuming that the polarity of the target voltage V ⁇ for the pixel formation portion A1j in the first row in the frame period from the time point t0 to the time point t1 is negative.
  • the first value is displayed when the gradation value indicated by the input signal Dx is “0”.
  • period pixel electrode voltage V ⁇ is a V 255
  • the first period pixel electrode voltage V ⁇ when the gradation value indicated by the input signal Dx is "255" is a 0V. Accordingly, the first period pixel electrode voltage V ⁇ of 0 V to V 255 is applied to the pixel electrode 21 of the pixel formation portion A1j according to the magnitude of the target voltage V ⁇ .
  • the storage capacitor line high voltage VH is applied to the storage capacitor line C1 in the first row.
  • a non-selection voltage is applied to the gate line G1 in the first row.
  • the TFT 20 is turned off.
  • the counter electrode voltage Com is changed from 0 V to the source high voltage Vh, and the voltage applied to the auxiliary capacitance line C1 in the first row is changed from the auxiliary capacitance line high voltage VH to the auxiliary capacitance line low voltage VL.
  • the pixel electrode voltage of the pixel formation portion A1j becomes “ ⁇ V 255 to 0 V”.
  • the liquid crystal capacitance value is in the steady state with the C 255 state throughout the first period and the second period, and the “first period pixel electrode voltage V ⁇ is 0 V” and the “first period counter electrode voltage”.
  • the auxiliary capacitor wiring high voltage VH and the auxiliary capacitor wiring low are applied so that the voltage of “ ⁇ V 255 ” is applied to the liquid crystal when “V ⁇ is 0 V” and “the second period counter electrode voltage V ⁇ is the source high voltage Vh”.
  • the voltage VL is preset. Specifically, the auxiliary capacitance line high voltage VH and the auxiliary capacitance line low voltage VL are set based on the above equation (9) so that the following equation is established. If there is any restriction regarding the setting of the auxiliary capacitance line high voltage VH and the auxiliary capacitance line low voltage VL, the auxiliary capacitance value Cs may be set so that the above equation (21) is satisfied. .
  • the liquid crystal application voltage “Vy ⁇ V ⁇ ” in the second period for the pixel formation portion to which the voltage of 0 V is applied as the first period pixel electrode voltage V ⁇ is expressed by the above equation (8 )
  • the liquid crystal applied voltage “Vy ⁇ V ⁇ ” in the second period is expressed by the above expressions (8) and (21). Based on the above, it is expressed by the following formula.
  • the source high voltage Vh is set so that the following equation is established. From the above equation (24), the source high voltage Vh is expressed by the following equation.
  • the period from the time point t01 to t02 is the first period.
  • the selection voltage is applied to the gate wiring G2 in the second row.
  • TFT20 will be in a conduction state.
  • the counter electrode voltage Com is set to the source high voltage Vh.
  • the first period pixel electrode voltage V ⁇ having a value calculated based on the above equation (11) is applied to the source line Sj.
  • the first period pixel electrode voltage V ⁇ is set to V 255 and the input signal Dx indicates When the gradation value is “0”, the first period pixel electrode voltage V ⁇ is set to 0V. Accordingly, the first period pixel electrode voltage V ⁇ of 0 V to V 255 is applied to the pixel electrode 21 of the pixel formation portion A2j according to the magnitude of the target voltage V ⁇ . During this period, the storage capacitor line low voltage VL is applied to the storage capacitor line C1 in the second row.
  • a non-selection voltage is applied to the gate line G2 in the second row.
  • the TFT 20 is turned off.
  • the common electrode voltage Com is changed from the source high voltage Vh to 0 V, and the voltage applied to the auxiliary capacitance line C1 in the first row is changed from the auxiliary capacitance line low voltage VL to the auxiliary capacitance line high voltage VH. Can be changed.
  • the pixel electrode voltage of the pixel formation portion A1j becomes “V 255 to 0 V”.
  • the liquid crystal applied voltage “Vy ⁇ V ⁇ ” in the second period is based on the above expressions (8) and (21). It is shown by the following formula.
  • the response speed (of the liquid crystal) is improved without providing a frame memory.
  • the storage capacitor line Ck and the storage capacitor driver 500 may be electrically disconnected to hold the charge accumulated in the storage capacitor line Ck (see FIG. 13).
  • the pixel electrode voltage changes as the counter electrode voltage changes.
  • the pixel electrode 21 and the auxiliary capacitance line Ck are capacitively coupled, the voltage of the auxiliary capacitance line Ck changes with the change of the pixel electrode voltage. As a result, a stable voltage is applied to the liquid crystal.
  • the outline of the configuration of the driver and the display unit 200 is the same as the configuration in the second embodiment shown in FIG.
  • the magnitude of the voltage supplied from the auxiliary capacitance driver 500 to the auxiliary capacitance lines C1 to Cm and the magnitude of the voltage supplied from the counter electrode driver 600 to the counter electrode 24 are different from those of the second embodiment.
  • the counter electrode voltage V ⁇ for the first period is set to a magnitude (0V voltage or source high voltage Vh) equal to the source voltage when the gradation value is “255”.
  • the first period counter electrode voltage V ⁇ is set to “ ⁇ Vd” for the low potential side and “Vh + Vd” for the high potential side.
  • the amplitude of the counter electrode voltage is made larger than that in the second embodiment.
  • FIG. 14 is a signal waveform diagram for explaining the driving method in the present embodiment.
  • the meaning of each line in FIGS. 14C, 14F, and 14H is the same as the meaning of each line in FIGS. 1C, 1F, and 1H in the first embodiment. .
  • the description will be made assuming that the polarity of the target voltage V ⁇ for the pixel formation portion A1j in the first row in the frame period from the time point t0 to the time point t1 is negative.
  • a selection voltage is applied to the gate wiring G1 in the first row.
  • the TFT 20 included in the pixel formation portion A1j in the first row becomes conductive.
  • the counter electrode voltage Com is set to a predetermined negative voltage “ ⁇ Vd”. Further, during this period, the first period pixel electrode voltage V ⁇ having a value calculated based on the above equation (11) is applied to the source line Sj.
  • the first period pixel electrode voltage V ⁇ is set to V 255 and the input signal Dx
  • the pixel electrode voltage V ⁇ in the first period is set to 0V. Accordingly, the first period pixel electrode voltage V ⁇ of 0 V to V 255 is applied to the pixel electrode 21 of the pixel formation portion A1j according to the magnitude of the target voltage V ⁇ .
  • a predetermined high-potential voltage VH2 is applied to the auxiliary capacitance line C1 in the first row.
  • a non-selection voltage is applied to the gate line G1 in the first row.
  • the TFT 20 included in the pixel formation portion A1j in the first row is turned off.
  • the counter electrode voltage Com is changed from the voltage “ ⁇ Vd” to a predetermined positive voltage “Vh + Vd”, and the voltage applied to the auxiliary capacitance line C1 in the first row is the voltage VH2.
  • VL2 a predetermined low potential voltage
  • the liquid crystal capacitance value is in the steady state with the C 255 state throughout the first period and the second period, and the “first period pixel electrode voltage V ⁇ is 0 V” and the “first period counter electrode voltage”.
  • the voltage VH2 and the voltage VL2 are set so that a voltage of “ ⁇ V 255 ” is applied to the liquid crystal when the V ⁇ is “ ⁇ Vd” and the counter electrode voltage V ⁇ in the second period is “Vh + Vd”. It is set in advance. Specifically, based on the above equation (9), the voltage VH2 and the voltage VL2 are set so that the following equation is established. If there are any restrictions regarding the setting of the voltage VH2 and the voltage VL2, the auxiliary capacitance value Cs and the voltage Vd may be set so that the above equation (30) is satisfied.
  • the liquid crystal application voltage “Vy ⁇ V ⁇ ” in the second period for the pixel formation portion to which the voltage of 0 V is applied as the first period pixel electrode voltage V ⁇ is expressed by the above equation (8 )
  • FIG. 15 is a block diagram illustrating a detailed configuration of the driver and the display unit 200 in the liquid crystal display device according to the fourth embodiment of the present invention.
  • the configuration of the auxiliary capacitor driver is different from that of the second embodiment.
  • the first-row auxiliary capacitance line C1 and the third-row auxiliary capacitance line C3 are short-circuited
  • the second-row auxiliary capacitance line C2 and the fourth-row auxiliary capacitance line C4 are short-circuited
  • the fifth-row auxiliary capacitance line C3 is short-circuited.
  • the storage capacitor line C5 and the storage capacitor line C7 in the seventh row are short-circuited, and the storage capacitor line C6 in the sixth row and storage capacitor line C8 in the eighth row are short-circuited.
  • Other configurations that is, the configurations of the source driver 310, the gate driver 400, and the counter electrode driver 600 are the same as those in the second embodiment, and thus description thereof is omitted.
  • the auxiliary capacity driver 510 includes a shift register 511 and a drive unit 512.
  • a selection signal PIY and a gate clock signal GCK are input to the shift register 51.
  • the selection signal PIY input to the shift register 51 is sequentially transferred in the shift register 51 based on the gate clock signal GCK.
  • the polarity signal POYi is output from the shift register 51, and the polarity signal POYi is input to the drive unit 512.
  • the driving unit 512 Based on the predetermined clock signal YCK provided from the display control circuit 100 and the polarity signal POYi output from the shift register 51, the driving unit 512 has a predetermined positive voltage VH, a predetermined negative voltage VL, and One of the intermediate voltages VM is output to the auxiliary capacitance line as an auxiliary capacitance drive signal.
  • the predetermined clock signal YCK is applied to, for example, the timing at which the voltage applied to the first and third auxiliary capacitance lines C1 and C3 changes and the second and fourth auxiliary capacitance lines C2 and C4. The timing at which the applied voltage changes is shifted by one horizontal scanning period.
  • 16 and 17 are signal waveform diagrams for explaining the driving method in the present embodiment.
  • the meanings of the lines in FIGS. 16C, 16F, and 16H are the same as the meanings of the lines in FIGS. 1C, 1F, and 1H in the first embodiment. .
  • the description will be made assuming that the polarity of the target voltage V ⁇ for the pixel formation portion A1j in the first row in the frame period from the time point t0 to the time point t1 is negative.
  • the first-row auxiliary capacitance line C1 and the third-row auxiliary capacitance line C3 are short-circuited. Therefore, the start time and end time of the first period and the second period for the pixel formation portion A1j in the first row and the pixel formation portion A3j in the third row are the same time.
  • the driving method in the present embodiment will be described by focusing on the pixel formation portions A1j and A3j in the first row and the third row.
  • a selection voltage is applied to the gate wiring G1 in the first row.
  • the TFT 20 included in the pixel formation portion A1j in the first row becomes conductive.
  • the non-selection voltage is applied to the gate wiring G3 in the third row, the TFT 20 included in the pixel formation portion A3j in the third row is maintained in a non-conductive state.
  • the counter electrode voltage Com is set to 0 V, and the intermediate voltage VM is applied to the auxiliary capacitance lines C1 and C3 in the first row and the third row.
  • the first period pixel electrode voltage V ⁇ having a value calculated based on the above equation (11) for the pixel formation portion A1j in the first row is applied to the source line Sj.
  • a voltage of 0 V to V 255 is applied to the source line Sj as the first period pixel electrode voltage V ⁇ .
  • the first value is displayed when the gradation value indicated by the input signal Dx is “0”.
  • period pixel electrode voltage V ⁇ is a V 255
  • the first period pixel electrode voltage V ⁇ when the gradation value indicated by the input signal Dx is "255" is a 0V.
  • the first period pixel electrode voltage V ⁇ of 0 V to V 255 is applied to the pixel electrode 21 of the pixel formation portion A1j in the first row according to the magnitude of the target voltage V ⁇ .
  • the pixel electrode 21 of the pixel formation portion A3j in the third row has fluctuations due to changes in the counter electrode voltage Com and the voltage of the auxiliary capacitance line C3 in the third row based on the voltage applied in the first period of the previous frame. Later voltage is applied.
  • a non-selection voltage is applied to the gate wiring G1 in the first row.
  • the TFT 20 included in the pixel formation portion A1j in the first row is turned off. Since the non-selection voltage is applied to the gate wiring G3 in the third row, the TFT 20 included in the pixel formation portion A3j in the third row is maintained in a non-conductive state.
  • the counter electrode voltage Com is changed from 0 V to the source high voltage Vh, and the voltages of the auxiliary capacitance lines C1 and C3 in the first row and the third row are maintained at the intermediate voltage VM.
  • the potentials of the pixel electrodes 21 in the pixel formation portions A1j and A3j in the first and third rows increase as the counter electrode voltage Com changes as shown in FIGS. 16 (F) and 17 (F). To do.
  • the selection voltage is applied to the gate wiring G3 in the third row.
  • the TFT 20 included in the pixel formation portion A3j in the third row becomes conductive. Since the gate wiring G1 in the first row is maintained in a state where a non-selection voltage is applied, the TFT 20 included in the pixel formation portion A1j in the first row is maintained in a non-conductive state.
  • the counter electrode voltage Com is changed from the source high voltage Vh to 0 V, and the voltages of the auxiliary capacitance lines C1 and C3 in the first row and the third row are maintained at the intermediate voltage VM.
  • the first period pixel electrode voltage V ⁇ having a value calculated based on the above equation (11) for the pixel formation portion A3j in the third row is applied to the source line Sj.
  • the first period pixel electrode voltage V ⁇ of 0 V to V 255 is applied to the pixel electrode 21 of the pixel formation portion A3j in the third row according to the magnitude of the target voltage V ⁇ .
  • the potential of the pixel electrode 21 of the pixel formation portion A1j in the first row decreases as the counter electrode voltage Com changes.
  • a non-selection voltage is applied to the gate wiring G3 in the third row.
  • the TFT 20 included in the pixel formation portion A3j in the third row is turned off. Since the gate wiring G1 in the first row is maintained in a state where a non-selection voltage is applied, the TFT 20 included in the pixel formation portion A1j in the first row is maintained in a non-conductive state.
  • the counter electrode voltage Com is changed from 0 V to the source high voltage Vh, but the voltages of the auxiliary capacitance lines C1 and C3 in the first and third rows are changed from the intermediate voltage VM to the negative voltage VL. Can be changed. As a result, the potentials of the pixel electrodes 21 in the pixel formation portions A1j and A3j in the first row and the third row are lowered as shown in FIGS. 16 (F) and 17 (F).
  • the non-selection voltage is applied to the gate wirings G1 and G3 in the first and third rows. Further, during this period, the voltages of the auxiliary capacitance lines C1 and C3 in the first and third rows are maintained at the negative voltage VL, but the counter electrode voltage Com is set to 0 V and the source high voltage Vh. It is changed alternately every horizontal scanning period. As a result, the potentials of the pixel electrodes 21 in the pixel formation portions A1j and A3j in the first and third rows are accompanied by a change in the counter electrode voltage Com as shown in FIGS. 16 (F) and 17 (F). The rise and fall are repeated.
  • the liquid crystal capacitance value is C 255 , which is a steady state, “the first period pixel electrode voltage V ⁇ is 0 V” and “the first period counter electrode voltage V ⁇ is 0 V”.
  • the negative voltage VL and the intermediate voltage VM are set in advance so that the voltage “V 255 ” is applied to the liquid crystal when the “second period counter electrode voltage V ⁇ is the source high voltage Vh”.
  • the positive voltage VH can be obtained from the negative voltage VL and the intermediate voltage VM.
  • a desired voltage corresponding to the target voltage V ⁇ is applied to the liquid crystal in the second period.
  • a voltage larger than the target voltage V ⁇ is applied to the liquid crystal during the transition period, and the liquid crystal capacitance value changes from a large value to a small value.
  • a voltage smaller than the target voltage V ⁇ is applied to the liquid crystal during the transition period.
  • auxiliary capacitance lines Ck are short-circuited to each other. Therefore, the circuit scale of the auxiliary capacitor driver 510 is reduced as compared with the first to third embodiments.
  • the second period for each pixel formation portion is shortened as the number of auxiliary capacitor lines Ck that are short-circuited with each other is increased.
  • a second period of length is ensured. That is, by short-circuiting the auxiliary capacitor lines Ck by an appropriate number, the circuit scale of the auxiliary capacitor driver 510 can be reduced without degrading display quality.

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Abstract

本発明は、フレームメモリを備えることなく、液晶等の電気光学素子への印加電圧の変化に伴う電気光学素子の容量値の変化を補償する表示装置を提供すること、及び、その応答速度を改善することを目的とする。各画素形成部（Ａ１ｊ，Ａ２ｊ）について、フレーム期間を第１期間と第２期間とに分ける。対向電極の電位（Ｃｏｍ）を基準として正極性または負極性のいずれか一方極性の電圧である目標電圧が画素形成部（Ａ１ｊ，Ａ２ｊ）に印加されるべきフレーム期間には、第１ 期間に、ＴＦＴを導通状態にするとともに、目標電圧に応じた電圧をソース配線（Ｓｊ）に印加することによって、対向電極の電位（Ｃｏｍ）を基準として他方極性の電圧を画素形成部（Ａ１ｊ，Ａ２ｊ）の画素電極に与え、第２期間に、ＴＦＴを非導通状態にするとともに、対向電極の電位を基準として補助容量配線（Ｃｋ）の電圧を他方極性から一方極性に変化させることにより、画素形成部（Ａ１ｊ，Ａ２ｊ）に上記目標電圧を印加する。

Description

表示装置およびその駆動方法
　本発明は、液晶表示装置等の表示装置およびその駆動方法に関する。
　近年、ノートパソコン，携帯電話，液晶テレビジョンなどＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いた液晶表示装置が普及している。ＴＦＴを用いた液晶表示装置では、液晶による表示状態を制御するために、「ソースドライバ」と呼ばれる駆動回路によって液晶に電圧が供給されている。例えば、日本の特開２００２－３５１４０９号公報には、図１８に示す構成の液晶表示装置についての発明が開示されている。この液晶表示装置では、複数個のソースドライバＩＣ９０８からなるソースドライバ９０７が設けられ、当該ソースドライバ９０７から液晶に電圧が供給されている。
　図８は、一般的な液晶表示装置における画素形成部の構成を示す回路図である。図８に示すように、各画素形成部には、対応する交差点を通過するゲート配線Ｇｉにゲート電極２５が接続されるとともに当該交差点を通過するソース配線Ｓｊにソース電極２６が接続されたＴＦＴ２０と、そのＴＦＴ２０のドレイン電極２７に接続された画素電極２１と、表示部内の複数個の画素形成部に共通的に設けられた対向電極２４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線（補助容量電極）Ｃｋと、画素電極２１と対向電極２４とによって形成される液晶容量２２と、画素電極２１と補助容量配線Ｃｋとによって形成される補助容量２３とが含まれている。また、液晶容量２２と補助容量２３とによって画素容量が形成されている。そして、各ＴＦＴ２０のゲート電極２５がゲート配線Ｇｉからアクティブな走査信号（選択信号）を受けたときに当該ＴＦＴ２０のソース電極２６がソース配線Ｓｊから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、以下の説明において、液晶容量や補助容量などの容量に関し、それら自体を示すときには「容量（液晶容量、補助容量など）」の語を用い、それらの大きさを示すときには「容量値（液晶容量値、補助容量値など）」の語を用いる。
　ところで、液晶には「印加される電圧（液晶印加電圧）が大きくなると、容量値（液晶容量値）が増える」という特性がある。液晶印加電圧と液晶容量値との関係は、例えば図１９の「キャパシタンス－電圧対応曲線」で示すような関係となっている。なお、ノーマリーブラックモードの液晶印加電圧と（表示部に現れる）輝度との関係は、図１９の「輝度－電圧対応曲線」で示すような関係となっている。（ノーマリーホワイトモードでは逆に印加電圧が大きくなるほど輝度が低下する。）
　ここで、図８および図１９を参照しつつ、液晶印加電圧がＶαになっている状態の時に液晶印加電圧をＶβに変化させたとき動作について説明する。まず、液晶印加電圧がＶβになることにより、画素電極２１には「（Ｃα＋Ｃｓ）×Ｖβ」で表される電荷Ｑが蓄積される。なお、Ｃαは液晶印加電圧がＶαになっている状態の時の液晶容量値であり、Ｃｓは補助容量値である。
　次に、液晶印加電圧がＶαからＶβに上昇したことに伴い、図１９の「キャパシタンス－電圧対応曲線」で示すように、（液晶にＶβが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣγに上昇する。このとき、ＴＦＴ２０は非導通状態となっており、画素電極２１に蓄積されている電荷Ｑは保持される。このため、液晶印加電圧はＶβからＶγに低下する。このように、或るフレーム期間に目標輝度に対応する電圧が液晶に印加されても、次のフレーム期間までに液晶印加電圧が低下する。これにより、目標輝度に到達するまでに数フレーム期間を要することになる。その結果、１フレーム毎に変化するような画像の表示が行われる場合に、良好な表示品位が得られない。
　そこで、上述した日本の特開２００２－３５１４０９号公報に記載の液晶表示装置では、目標輝度に対応する電圧よりも高い電圧を液晶に印加することによって、「液晶印加電圧の変化に伴う液晶容量値の変化」に対する補償が施されている。なお、このような駆動方法は「オーバードライブ（駆動）」、「オーバーシュート（駆動）」などと呼ばれている。日本の特開２００２－３５１４０９号公報に記載の液晶表示装置には、図１８に示すように、ＬＣＤコントローラ９０４とソースドライバ９０７との間にオーバードライブコントローラ９１０が設けられている。
　図２０は、そのオーバードライブコントローラ９１０の構成を示すブロック図である。オーバードライブコントローラ９１０は、オーバードライブ電圧算出部９１１とキャパシタンス予測部９１２とフレームバッファ９１３とによって構成されている。キャパシタンス予測部９１２は、１フレーム後のキャパシタンス値（液晶容量値）を予測する。フレームバッファ９１３には、キャパシタンス予測部９１２によって予測されたキャパシタンス値が格納される。オーバードライブ電圧算出部９１１は、ＬＣＤコントローラ９０４から送られた目標輝度と１フレーム前にフレームバッファ９１３に格納されたキャパシタンス値とに基づいて、液晶に印加すべき電圧（オーバードライブ電圧）を算出する。
　このような構成により、目標輝度の液晶印加電圧がＶβであれば、液晶印加電圧はＶαから次式（１）で算出される値の電圧Ｖεに変化させられる。
Figure JPOXMLDOC01-appb-M000001
 ここで、Ｃβは液晶印加電圧がＶβになっている状態の時の液晶容量値を表している。
　上述のようにして液晶印加電圧がＶαからＶεに上昇することに伴い、図１９の「キャパシタンス－電圧対応曲線」で示すように、（液晶にＶεが印加されたフレーム期間から）次のフレーム期間までに液晶容量値がＣαからＣβに上昇する。このとき、上述したように画素電極に蓄積されている電荷は保持されるので、液晶印加電圧はＶεからＶβに低下する。このようにして、目標輝度に対応する電圧Ｖβが液晶に印加される。なお、以下においては、液晶容量値が変化していない状態（液晶容量値が一定の値で継続する安定した状態）のことを「定常状態」という。また、液晶印加電圧の変化に伴い液晶容量値が変化し続けている状態のことを「遷移状態」といい、その遷移状態が現れている期間（液晶印加電圧が変化した時点から上記定常状態になるまでの期間）のことを「遷移期間」という。
　上述の構成の液晶表示装置においては、液晶応答時間の更なる短縮を図るために、次式（２）が成立するような値の電圧Ｖｄを液晶印加電圧とすることもできる。
Figure JPOXMLDOC01-appb-M000002
　また、日本の特開２００７－１２２０８２号公報には、液晶表示装置において、画素形成部のＴＦＴが非導通状態となった後に補助容量配線の電圧を変化させることにより、液晶印加電圧をシフトさせる方法が開示されている。図２１（Ａ）－（Ｃ）は、この液晶表示装置の画素形成部における動作を説明するための図である。この液晶表示装置によれば、図２１（Ａ）に示すように、まずＴＦＴ１１６が導通状態にされ、ソース配線１１４から画素電極１１８に電圧Ｖｐが与えられる。次に、図２１（Ｂ）に示すように、ＴＦＴ１１６が非導通状態（オフ状態）にされ、補助容量配線１１３の電圧がＶｑだけ変化させられる。このとき、画素電極１１８に接続された補助容量１１９の容量値をＣｓｔｇ，液晶容量１０５の容量値をＣｌｃとすると、画素電極１１８の電圧Ｖｒは、図２１（Ｃ）に示すように次式（３）で示される。
Figure JPOXMLDOC01-appb-M000003
　これにより、画素電極１１８に印加される電圧は、ソース配線に与えられた電圧ＶｐよりもＶｑ×（Ｃｓｔｇ／（Ｃｓｔｇ＋Ｃｌｃ））だけ大きくなる。このようにして、ソース配線に与える電圧（以下、「ソース電圧」という。）を画素電極に印加されるべき電圧よりも小さくすることができるので、図２２（Ａ）および（Ｂ）に示すように、ソースドライバからの出力電圧の振幅を比較的小さくすることができる。
日本の特開２００２－３５１４０９号公報 日本の特開２００７－１２２０８２号公報
　ところが、日本の特開２００２－３５１４０９号公報に開示されたような「オーバードライブ電圧を液晶に印加する構成」を採用する場合には、フレームメモリ（図２０のフレームバッファ９１３）が必要となる。このため、特に「モバイル機器」と呼ばれるような中小型の液晶表示装置においては、コスト上昇が問題となる。
　また、日本の特開２００７－１２２０８２号公報に記載された液晶表示装置によれば、フレームメモリは不要となるが、液晶印加電圧の変化に伴う液晶容量値の変化は補償されない。これについて、図２１および図２３を参照しつつ以下に説明する。
　まず、図２３（Ａ）に示すように、ＴＦＴ１１６が導通状態になり画素電極１１８に次式（４）に示す電荷Ｑｓが蓄積される。
Figure JPOXMLDOC01-appb-M000004
 ここで、ＣαはＴＦＴ１１６が導通状態から非導通状態に変化する直前の液晶容量値を表し、Ｖｐはソース配線１１２から画素電極１１８に与えられる電圧を表し、Ｖｃは対向電極（共通電極）Ｌｃｏｍに与えられている電圧を表し、Ｃｓｔｇは補助容量値を表し、Ｖｓｔ（－）は補助容量配線１１３に与えられる電圧を表している。
　次に、図２３（Ｂ）に示すように、ＴＦＴ１１６が非導通状態になり、補助容量配線１１３に与えられる電圧がＶｓｔ（－）からＶｓｔ（＋）に変化する。このとき、電荷保存の法則より、図２３（Ａ）に示す状態（以下、「変化前状態」という。）と図２３（Ｂ）に示す状態（以下、「変化後状態」という。）との間で以下に示す式が成立する。
Figure JPOXMLDOC01-appb-M000005
 ここで、Ｖｘは変化後状態において画素電極１１８に与えられている電圧を表し、Ｃｘは画素電極１１８に上記電圧Ｖｘが与えられている時の液晶容量値を表している。
　上式（５）より、変化後状態における液晶印加電圧「Ｖｘ－Ｖｃ」は次式（６）で表される。
Figure JPOXMLDOC01-appb-M000006
 なお、上式（６）中のＶｐについては、絶対値が「Ｖｐ」の電圧が画素電極１１８に印加され続けると液晶印加電圧の絶対値が「Ｖβ」になるように、設定される。
　ところで、変化前状態において画素電極１１８に与えられている電圧Ｖｐと変化後状態において補助容量配線１１３に与えられている電圧Ｖｓｔ（＋）とは極性が同じにされている。このため、上式（６）において、Ｃｘが大きくなるにつれて「Ｖｘ－Ｖｃ」は小さくなる。従って、液晶容量値がＣαからＣｘへと増加するに従い「Ｖｘ－Ｖｃ」は小さくなる。以上のように、日本の特開２００７－１２２０８２号公報に記載された液晶表示装置によっては、液晶印加電圧の変化に伴う液晶容量値の変化は補償されない。
　そこで本発明は、フレームメモリを備えることなく、応答速度の改善を図ることのできる表示装置を提供することを目的とする。
　本発明の第１の局面は、表示装置であって、
　複数の映像信号線と、
　前記複数の映像信号線と交差する複数の走査信号線と、
　前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線と、
　前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と、
　前記複数の映像信号線と前記複数の走査信号線と前記複数の補助容量配線とに印加する電圧を制御することにより前記素子容量および前記補助容量に印加される電圧を制御する駆動回路と
を備え、
　各画素形成部は、対応する走査信号線に与えられる走査信号によって導通／非導通状態が制御されるスイッチング素子と、対応する映像信号線と前記スイッチング素子を介して電気的に接続された画素電極と、前記画素電極との間に前記素子容量を形成するための共通電極と、前記画素電極との間に前記補助容量を形成するための前記補助容量配線とを含み、
　任意の画素形成部に着目したとき、１画面分の表示が行われる期間であるフレーム期間は、第１期間と該第１期間以外の期間である第２期間とからなり、
　前記駆動回路は、各画素形成部につき、前記表示すべき画像の輝度に応じた目標電圧であって前記共通電極の電位を基準として正極性または負極性のいずれか一方極性の前記目標電圧が前記画素電極に印加されるべきフレーム期間には、前記第１期間に、対応する走査信号線に所定の選択電圧を印加することによって前記スイッチング素子を導通状態にするとともに、対応する映像信号線に前記目標電圧に基づく電圧を印加することによって、前記共通電極の電位を基準として他方極性の電圧を前記画素電極に印加し、前記第２期間に、対応する走査信号線に所定の非選択電圧を印加することによって前記スイッチング素子を非導通状態にするとともに、対応する補助容量配線に印加する電圧を前記共通電極の電位を基準として他方極性の電圧から一方極性の電圧に変化させることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記駆動回路は、
　　さらに、所定の電位を基準として正極性の電圧と負極性の電圧とを所定期間毎に交互に前記共通電極に印加し、
　　各画素形成部につき、前記第１期間から前記第２期間に移る際に、前記共通電極に印加する電圧を前記所定の電位を基準として一方極性の電圧から他方極性の電圧に変化させることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記駆動回路は、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極に印加する電圧を変化させた後、前記第２期間を通じて、前記共通電極に印加する電圧を前記正極性の電圧から前記負極性の電圧に変化させたときには、対応する補助容量配線の電位を低くし、前記共通電極に印加する電圧を前記負極性の電圧から前記正極性の電圧に変化させたときには、対応する補助容量配線の電位を高くすることを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記駆動回路は、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極に印加する電圧を変化させた後、前記第２期間を通じて、対応する補助容量配線を電気的に浮いた状態にすることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記駆動回路は、前記補助容量配線を個別に駆動することを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記補助容量配線は、複数本ずつが互いに短絡することによって複数のグループに区分され、
　前記駆動回路は、グループ毎に前記補助容量配線を駆動することを特徴とする。
　本発明の第７の局面は、表示装置の駆動方法であって、
　前記表示装置は、
　　複数の映像信号線と、
　　前記複数の映像信号線と交差する複数の走査信号線と、
　　前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線と、
　　前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と
を有し、
　各画素形成部は、対応する走査信号線に与えられる走査信号によって導通／非導通状態が制御されるスイッチング素子と、対応する映像信号線と前記スイッチング素子を介して電気的に接続された画素電極と、前記画素電極との間に前記素子容量を形成するための共通電極と、前記画素電極との間に前記補助容量を形成するための前記補助容量配線とを含み、
　任意の画素形成部に着目したとき、１画面分の表示が行われる期間であるフレーム期間は、第１期間と該第１期間以外の期間である第２期間とからなり、
　各画素形成部につき、
　　前記表示すべき画像の輝度に応じた目標電圧であって前記共通電極の電位を基準として正極性または負極性のいずれか一方極性の前記目標電圧が前記画素電極に印加されるべきフレーム期間において、前記第１期間に、対応する走査信号線に所定の選択電圧を印加することによって前記スイッチング素子を導通状態にするとともに、対応する映像信号線に前記目標電圧に基づく電圧を印加することによって、前記共通電極の電位を基準として他方極性の電圧を前記画素電極に印加する第１の駆動ステップと、
　　前記目標電圧が前記画素電極に印加されるべきフレーム期間において、前記第２期間に、対応する走査信号線に所定の非選択電圧を印加することによって前記スイッチング素子を非導通状態にするとともに、対応する補助容量配線に印加する電圧を前記共通電極の電位を基準として他方極性の電圧から一方極性の電圧に変化させる第２の駆動ステップと
を備えることを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　所定の電位を基準として正極性の電圧と負極性の電圧とを所定期間毎に交互に前記共通電極に印加する共通電極駆動ステップを更に備え、
　前記共通電極駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に、前記共通電極への印加電圧が一方極性の電圧から他方極性の電圧に変化させられることを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記第２の駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極への印加電圧が変化した後、前記第２期間を通じて、前記共通電極への印加電圧が前記正極性の電圧から前記負極性の電圧に変化したときには、対応する補助容量配線の電位が低くされ、前記共通電極への印加電圧が前記負極性の電圧から前記正極性の電圧に変化したときには、対応する補助容量配線の電位が高くされることを特徴とする。
　本発明の第１０の局面は、本発明の第８の局面において、
　前記第２の駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極への印加電圧が変化した後、前記第２期間を通じて、対応する補助容量配線が電気的に浮いた状態にされることを特徴とする。
　本発明の第１１の局面は、本発明の第７の局面において、
　前記第１および第２の駆動ステップでは、前記補助容量配線が個別に駆動されることを特徴とする。
　本発明の第１２の局面は、本発明の第７の局面において、
　前記補助容量配線は、複数本ずつが互いに短絡することによって複数のグループに区分され、
　前記第１および第２の駆動ステップでは、グループ毎に前記補助容量配線が駆動されることを特徴とする。
　本発明の第１の局面によれば、以下の効果が得られる。なお、ここでは、素子容量に印加されるべき目標電圧をＶβ、第１期間に画素電極に印加される電圧をＶμ、第１期間に補助容量配線に印加される電圧をＶａ、第２期間に補助容量配線に印加される電圧をＶｂ、第１期間における素子容量値をＣα、上記目標電圧Ｖβに対応する素子容量値をＣβとする。素子容量に一方極性の目標電圧Ｖβが印加されるべきフレーム期間において、第１期間には、目標電圧Ｖβに基づく他方極性の電圧Ｖμが画素電極に印加され、第２期間には、補助容量配線の電圧が他方極性の電圧Ｖａから一方極性の電圧Ｖｂへと変化する。ここで、第１期間および第２期間を通じて素子容量値がＣβの状態で定常状態になっているときに第２期間に素子容量に印加される電圧がＶβとなるよう、上記電圧Ｖμを設定することができる。そのように電圧Ｖμを設定することにより、第１期間における素子容量値ＣαがＣβよりも小さいときには、第１期間に素子容量に与えられる電荷Ｃα×Ｖμは、Ｃβ×Ｖβよりも（絶対値が）小さくなる。上記電圧Ｖμは目標電圧Ｖβとは逆極性となっているので、第１期間に素子容量に与えられる電荷が小さくなると、第２期間に素子容量に印加される電圧は目標電圧Ｖβよりも大きくなる。このため、素子容量値が小さな値から大きな値に変化するような遷移状態のときには、目標電圧Ｖβよりも大きな電圧が素子容量に印加される。一方、第１期間における素子容量値ＣαがＣβよりも大きいときには、第１期間に素子容量に与えられる電荷Ｃα×Ｖμは、Ｃβ×Ｖβよりも（絶対値が）大きくなる。上記電圧Ｖμは目標電圧Ｖβとは逆極性となっているので、第１期間に素子容量に与えられる電荷が大きくなると、第２期間に素子容量に印加される電圧は目標電圧Ｖβよりも小さくなる。このため、素子容量値が大きな値から小さな値に変化するような遷移状態のときには、目標電圧Ｖβよりも小さな電圧が素子容量に印加される。
　本発明の第２の局面によれば、共通電極には正極性の電圧と負極性の電圧とが交互に印加される。これにより、共通電極に一定の電圧が印加される構成と比べて、映像信号の振幅を小さくすることができる。
　本発明の第３の局面によれば、第２期間において、共通電極の電位の変化に応じて補助容量配線の電位が変化する。これにより、補助容量と素子容量との間で再配分される電荷が減少し、安定した電圧が素子容量に印加される。
　本発明の第４の局面によれば、第２期間において補助容量配線は電気的に浮いた状態となる。ここで、画素電極と共通電極とは容量結合し、画素電極と補助容量配線とは容量結合している。このため、第２期間において、共通電極の電位の変化に応じて補助容量配線の電位が変化する。これにより、本発明の第３の局面と同様、安定した電圧が素子容量に印加される。
　本発明の第５の局面によれば、素子容量に目標電圧を印加するのに充分の長さの第２期間が確保される。
　本発明の第６の局面によれば、補助容量配線は複数本ずつまとめて駆動されるので、補助容量配線を駆動するための回路規模が低減される。
Ａ－Ｈは、本発明の第１の実施形態に係る液晶表示装置における駆動方法について説明するための信号波形図である。 ＡおよびＢは、本発明に係る駆動方法について説明するための図である。 階調値が０から１２８に変化するときの液晶の光学特性に関し、本発明に係る駆動方法と従来例における駆動方法との比較結果について説明するための図である。 階調値が０から６４に変化するときの液晶の光学特性に関し、本発明に係る駆動方法と従来例における駆動方法との比較結果について説明するための図である。 階調値が０から３２に変化するときの液晶の光学特性に関し、本発明に係る駆動方法と従来例における駆動方法との比較結果について説明するための図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ドライバと表示部の詳細な構成を示すブロック図である。 上記第１の実施形態および従来例における画素形成部の構成を示す回路図である。 Ａ－Ｃは、上記第１の実施形態における効果について説明するための図である。 本発明の第２の実施形態に係る液晶表示装置において、ドライバと表示部の詳細な構成を示すブロック図である。 Ａ－Ｈは、上記第２の実施形態における駆動方法について説明するための信号波形図である。 Ａ－Ｈは、上記第２の実施形態の変形例における駆動方法について説明するための信号波形図である。 Ａ－Ｈは、上記第２の実施形態の別の変形例における駆動方法について説明するための信号波形図である。 Ａ－Ｈは、本発明の第３の実施形態に係る液晶表示装置における駆動方法について説明するための信号波形図である。 本発明の第４の実施形態に係る液晶表示装置において、ドライバと表示部の詳細な構成を示すブロック図である。 Ａ－Ｈは、上記第４の実施形態における駆動方法について説明するための信号波形図である。 Ａ－Ｈは、上記第４の実施形態における駆動方法について説明するための信号波形図である。 従来の液晶表示装置（日本の特開２００２－３５１４０９号公報に記載の液晶表示装置）の構成を示すブロック図である。 液晶印加電圧と液晶容量値との関係を示す図である。 従来の液晶表示装置（日本の特開２００２－３５１４０９号公報に記載の液晶表示装置）において、オーバードライブコントローラの構成を示すブロック図である。 Ａ－Ｃは、従来の液晶表示装置（日本の特開２００７－１２２０８２号公報に記載の液晶表示装置）において、液晶印加電圧をシフトさせる方法について説明するための図である。 ＡおよびＢは、従来の液晶表示装置（日本の特開２００７－１２２０８２号公報に記載の液晶表示装置）における信号波形図である。 ＡおよびＢは、従来例における駆動方法を説明するための図である。
符号の説明
　２０…ＴＦＴ
　２１…画素電極
　２２…液晶容量
　２３…補助容量
　２４…対向電極（共通電極）
　１００…表示制御回路
　２００…表示部
　３００，３１０…ソースドライバ
　４００…ゲートドライバ
　５００，５１０…補助容量ドライバ
　６００…対向電極ドライバ
　Ａｉｊ…画素形成部
　Ｇ１～Ｇｍ…ゲート配線
　Ｓ１～Ｓｎ…ソース配線
　Ｃ１～Ｃｍ…補助容量配線
＜１．本発明の考え方＞
　実施形態について説明する前に、本発明の基本的な考え方について説明する。なお、ここでは、以下のような液晶表示装置を例に挙げて説明する。この表示装置の表示部には、複数本のソース配線と、複数本のゲート配線と、それら複数本のソース配線と複数本のゲート配線との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。それらの複数個の画素形成部によって複数行×複数列の画素マトリクスが形成されている。また、表示部には、各ゲート配線に対応するように複数本の補助容量配線が設けられている。さらに、上記複数個の画素形成部についての共通電極としての対向電極が設けられている。各画素形成部の構成については、上述した図８に示す構成と同様である。すなわち、各画素形成部には、対応する交差点を通過するゲート配線Ｇｉにゲート電極２５が接続されるとともに当該交差点を通過するソース配線Ｓｊにソース電極２６が接続されたスイッチング素子としてのＴＦＴ２０、そのＴＦＴ２０のドレイン電極２７に接続された画素電極２１、画素電極２１と対向電極２４とによって形成される素子容量としての液晶容量２２、画素電極２１と補助容量配線Ｃｋとによって形成される補助容量２３とが含まれている。
　なお、本説明においては、「電圧」の語を「所定の電位（グラウンド電位など）を基準としたときの電位」の意味で用いる。例えば、「画素電極電圧」とは、当該所定の電位を基準としたときの画素電極の電位を意味する。また、正極性または負極性のいずれか一方の極性のことを「一方極性」といい、当該「一方極性」と逆の極性のことを「他方極性」という。すなわち、「一方極性」が「正極性」を意味するときには「他方極性」は「負極性」を意味し、「一方極性」が「負極性」を意味するときには「他方極性」は「正極性」を意味する。さらに、互いに異なる極性の電圧のことを「一方極性電圧」、「他方極性電圧」という。
　次に、本発明に係る表示装置における駆動方法について説明する。なお、ここでは、或る１つの画素形成部に着目し、当該画素形成部において対向電極電圧を基準として一方極性の電圧（以下、「目標電圧」という。）Ｖβが液晶に印加されるべきものと仮定して説明する。
　この表示装置においては、１画面分の画像が表示される期間であるフレーム期間には、概念的に第１期間と第２期間とが含まれている。これら第１期間および第２期間の開始時点・終了時点については、画素マトリクスを形成する行毎に異なっている。詳しくは、第１期間および第２期間の期間の長さについては全ての行で等しくなっているが、各期間の開始時点および終了時点が行毎に異なっている。例えば、２行目についての第１期間の開始時点は、１行目についての第１期間の開始時点よりも１水平走査期間だけ遅れている。このように、ｎ行目についての第１期間の開始時点は、１行目についての第１期間の開始時点よりも（ｎ－１）水平走査期間だけ遅れている。第１期間の終了時点および第２期間の開始時点・終了時点についても同様である。
　画素マトリクスを形成する各行について、上述のような第１期間および第２期間のそれぞれの期間に、表示装置を次のように動作させる。第１期間には、ＴＦＴ２０を導通状態にして、対向電極電圧を基準とする他方極性電圧をソース配線Ｓｊから画素電極２１に与える。第２期間には、ＴＦＴ２０を非導通状態にするとともに補助容量配線Ｃｋの電圧の極性を一方極性へと変化させることにより、画素電極２１に一方極性電圧を与える。以下、図２（Ａ）および（Ｂ）を参照しつつ、更に詳しく説明する。
　第１期間には、図２（Ａ）に示すように、ＴＦＴ２０を導通状態（オン状態）にして、対向電極電圧を基準として他方極性の電圧（以下、「第１期間画素電極電圧」という。）Ｖμをソース配線Ｓｊから画素電極２１に与える。また、第１期間には、対向電極２４には電圧（以下、「第１期間対向電極電圧」という。）Ｖωを与え、補助容量配線Ｃｋには電圧（以下、「第１期間補助容量配線電圧」という。）Ｖａを与える。第１期間から第２期間に移ると、図２（Ｂ）に示すように、ＴＦＴ２０を非導通状態（オフ状態）にするとともに、補助容量配線Ｃｋの電圧を一方極性の電圧（以下、「第２期間補助容量配線電圧」という。）Ｖｂへと変化させる。また、第２期間には、対向電極２４には電圧（以下、「第２期間対向電極電圧」という。）Ｖθを与える。
　以上のように表示装置を動作させたとき、電荷保存の法則により、液晶容量２２に蓄積される電荷と補助容量２３に蓄積される電荷との和は、第１期間（第２期間開始直前）と第２期間とで等しくなる。すなわち、以下に示す式が成立する。
Figure JPOXMLDOC01-appb-M000007
 ここで、Ｖｙは第２期間の任意の時点において画素電極２１に印加されている電圧（以下、「第２期間画素電極電圧」という。）を表し、Ｃｓは補助容量値を表し、Ｃαは第１期間（第２期間開始直前）における液晶容量値（以下、「第１期間液晶容量値」という。）を表し、Ｃｙは第２期間の任意の時点における液晶容量値（以下、「第２期間液晶容量値」という。）を表している。
　上式（７）より、第２期間の任意の時点における液晶印加電圧「Ｖｙ－Ｖθ」は、以下のように表される。
Figure JPOXMLDOC01-appb-M000008
 なお、上式（８）中の第１期間画素電極電圧Ｖμについては、絶対値が「Ｖμ」の電圧が画素電極２１に印加され続けると液晶印加電圧の絶対値が「Ｖβ」となるように、設定される。具体的な設定の仕方については後述する。
　また、階調レベルが２５５の時の液晶容量値をＣ255とし、階調レベルが２５５の時の液晶印加電圧をＶ255とする。ここで、ノーマリーブラックモードであることを仮定して、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっていて第１期間画素電極電圧Ｖμと第１期間対向電極電圧Ｖωとが等しくなっているときに液晶印加電圧がＶ255となるように、第１期間補助容量配線電圧Ｖａと第２期間補助容量配線電圧Ｖｂとを設定する。具体的には、「Ｃα＝Ｃ255」かつ「Ｃｙ＝Ｃ255」とし、上式（８）より以下の式が成立するように、第１期間補助容量配線電圧Ｖａ、第２期間補助容量配線電圧Ｖｂ、第１期間対向電極電圧Ｖω、および第２期間対向電極電圧Ｖθを設定する。（なお、ノーマリーホワイトモードでは、第１期間および第２期間を通じて液晶容量値がＣ0の状態で定常状態になっていて第１期間画素電極電圧Ｖμと第１期間対向電極電圧Ｖωとが等しくなっているときに液晶印加電圧がＶ0となるように、第１期間補助容量配線電圧Ｖａと第２期間補助容量配線電圧Ｖｂとを設定する。）
Figure JPOXMLDOC01-appb-M000009
　上式（９）が成立するように第１期間補助容量配線電圧Ｖａ、第２期間補助容量配線電圧Ｖｂ、第１期間対向電極電圧Ｖω、および第２期間対向電極電圧Ｖθが設定されているときには、液晶印加電圧が任意の電圧Ｖαから目標電圧Ｖβへと変化する期間を通じて、上式（８）は以下のように変形される。
Figure JPOXMLDOC01-appb-M000010
 ここで、上式（１０）における第１期間液晶容量値Ｃαは、絶対値が「Ｖα」の電圧が液晶に印加され続けて定常状態になっているときの液晶容量値を表している。
　さらに、第１期間および第２期間を通じて液晶容量値がＣβの状態で定常状態になっているときに「Ｖｙ－Ｖθ＝Ｖβ」が成立するように、以下の式に基づいて第１期間画素電極電圧Ｖμを設定する。
Figure JPOXMLDOC01-appb-M000011
　また、絶対値が「Ｖβ」の電圧が液晶に印加され続けて定常状態になっている時の液晶容量値をＣβとすると、上式（１０）より、液晶印加電圧が「Ｖα」から「Ｖβ」に変化する期間（遷移期間）の任意の時点において、以下の式が成立する。
Figure JPOXMLDOC01-appb-M000012
　ここで、上式（１２）の右辺の最終行に着目すると、「Ｃｙ＝Ｃα」かつ「Ｃｙ＝Ｃβ」のとき、すなわち、第１期間および第２期間を通じて定常状態になっているときには、第２項および第３項は「０」になる。従って、第１期間および第２期間を通じて定常状態になっているときには、液晶印加電圧「Ｖｙ－Ｖθ」はＶβとなる。
　「Ｃβ＞Ｃｙ」かつ「Ｃｙ＞Ｃα」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、上式（１２）の右辺の最終行の第２項および第３項は正の値になる。何故ならば、「Ｖ255≧Ｖβ」であり、また、「（Ｃβ－Ｃα）＞（Ｃｙ－Ｃα）」となるからである。従って、当該遷移状態のときには、液晶印加電圧「Ｖｙ－Ｖθ」は目標電圧Ｖβよりも大きくなる。換言すれば、第１期間から第２期間に移行した後、定常状態になるまでの期間には、目標電圧Ｖβよりも大きな電圧が液晶に印加される。これにより、液晶の応答速度が改善される。なお、一時的に「Ｃｙ＞Ｃβ」かつ「Ｃβ＞Ｃα」の状態になることも考えられる。しかし、このときには既に液晶容量値が目標とする容量値を超えた状態となっている。これはノーマリーブラックモードでは液晶透過率が目標とする透過率を越えた状態（オーバーシュートした状態）であるので、上式（１２）の右辺の最終行の第２項以下が負となって、液晶印加電圧を下げることはむしろ好ましい。
　「Ｃβ＜Ｃｙ」かつ「Ｃｙ＜Ｃα」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、上式（１２）の右辺の最終行の第２項および第３項は負の値になる。従って、当該遷移状態のときには、液晶印加電圧「Ｖｙ－Ｖθ」は目標電圧Ｖβよりも小さくなる。換言すれば、第１期間から第２期間に移行した後、定常状態になるまでの期間には、目標電圧Ｖβよりも小さな電圧が液晶に印加される。これにより、液晶の応答速度が改善される。
　次に、本発明に係る駆動方法によって得られる液晶の光学特性と上記日本の特開２００７－１２２０８２号公報に開示された駆動方法によって得られる液晶の光学特性とを比較した結果について説明する。図３は、各駆動方法において階調値が０から１２８に変化するときの液晶の光学特性を示す図である。図４は、各駆動方法において階調値が０から６４に変化するときの液晶の光学特性を示す図である。図５は、各駆動方法において階調値が０から３２に変化するときの液晶の光学特性を示す図である。図３～図５のいずれにおいても、階調値の最大値は２５５である。なお、本発明に係る駆動方法を「ＭＬＯＳ駆動」といい、日本の特開２００７－１２２０８２号公報に開示された駆動方法において対向電極電圧がソース配線電圧の中央値に設定されたものを「ＣＣ駆動」といい、日本の特開２００７－１２２０８２号公報に開示された駆動方法において対向電極電圧が０階調電圧に設定されたものを「ＣＣＶ０駆動」という。
　図３においてＭＬＯＳ駆動の光学特性に着目すると、遷移期間中に、目標とする電圧値よりも大きい値の電圧が液晶に印加されていること（以下、このような効果を「オーバーシュート効果」という。）が、その光学特性から確認される。なお、このオーバーシュート効果についてはＣＣ駆動でも生じている。この理由は、図２２に示す対向電極電圧ＬＣｃｏｍがソース配線電圧の中央値に設定されているところ、図１９に示した「輝度－電圧対応曲線」から、当該対向電極電圧ＬＣｃｏｍが１２８階調以上の電圧になっているためと考えられる。なお、ＣＣＶ０駆動においては、オーバーシュート効果は生じていない。
　図４に着目すると、ＭＬＯＳ駆動においてはオーバーシュート効果が生じているが、ＣＣ駆動ではオーバーシュート効果が確認されない。ＣＣＶ０駆動においてはオーバーシュート効果は生じていない。ＭＬＯＳ駆動においては、対向電極電圧を（ソース電圧についての０階調側と２５５階調側のうち）２５５階調側に設定することにより、比較的低階調間での遷移期間においても強いオーバーシュート効果が得られている為と思われる。
　なお、極めて低い階調間の遷移期間においては、図５に示すように、ＭＬＯＳ駆動においてもオーバーシュート効果が確認されない。これは、液晶が低速で駆動されるときには、目標とする階調レベルよりも大きい階調レベルに対応する輝度が一旦現れるような応答は起こらないからである。しかし、この場合にも、ＭＬＯＳ駆動においては、ＣＣ駆動やＣＣＶ０駆動と比べて応答速度が改善されていることが図５から把握される。
　以上のように、本発明に係る表示装置においては、液晶印加電圧が変化する際に、目標電圧が変化前の電圧（前フレームの電圧）よりも大きければ、当該目標電圧よりも大きな電圧が一時的に液晶に印加され、目標電圧が変化前の電圧よりも小さければ、当該目標電圧よりも小さな電圧が一時的に液晶に印加される。これにより、フレームメモリを備えることなく液晶の応答速度が改善される。
　以下に、本発明に係る表示装置を具現する２つの構成について説明する。
＜１．１　第１の構成＞
　まず、第１の構成における駆動方法について、図８を参照しつつ説明する。第１期間には、ＴＦＴ２０を導通状態にして、対向電極電圧を基準とする他方極性電圧をソース配線Ｓｊから画素電極２１に与える。第２期間には、ＴＦＴ２０を非導通状態にして、補助容量配線Ｃｋの電圧の極性を他方極性から一方極性へと変化させる。対向電極電圧については、表示装置の動作中、一定の電圧値とする。
　なお、第１の構成においては、上述のように対向電極電圧の電圧値を一定とするので、液晶の交流駆動を実現するためにソース配線Ｓｊに与えるべき電圧の振幅が大きくなる。このため、ソース配線Ｓｊに与えるべき電圧の振幅が小さい方が好ましい場合には、後述する第２の構成の方が好ましい。
＜１．２　第２の構成＞
　次に、第２の構成における駆動方法について、図８を参照しつつ説明する。第１期間には、ＴＦＴ２０を導通状態にして、対向電極電圧を基準とする他方極性電圧をソース配線Ｓｊから画素電極２１に与える。第２期間には、ＴＦＴ２０を非導通状態にして、対向電極電圧の極性を他方極性へと変化させるとともに補助容量配線Ｃｋの電圧の極性を他方極性から一方極性へと変化させる。
　上述のように、第２の構成においては対向電極電圧の極性を変化させる。ここで、液晶への印加電圧が正極性にされるべきときには、ソース電圧の振幅の中心を基準として正極性となるように第１期間対向電極電圧Ｖωを設定し、当該第１期間対向電極電圧Ｖωを基準としたときの（第１期間における）ソース電圧の極性を負極性にする。第１期間にそのようなソース電圧を画素電極２１に与えた後、第２期間には、対向電極電圧を負極性に変化させるととも補助容量配線Ｃｋの電圧を正極性に変化させる。これにより、正極性の電圧が液晶に印加される。一方、液晶への印加電圧が負極性にされるべきときには、ソース電圧の振幅の中心を基準として負極性となるように第１期間対向電極電圧Ｖωを設定し、当該第１期間対向電極電圧Ｖωを基準としたときの（第１期間における）ソース電圧の極性を正極性にする。第１期間にそのようなソース電圧を画素電極２１に与えた後、第２期間には、対向電極電圧を正極性に変化させるととも補助容量配線Ｃｋの電圧を負極性に変化させる。これにより、負極性の電圧が液晶に印加される。
　なお、第１期間から第２期間に移行する時に補助容量配線Ｃｋの電圧を変化させた後、第２期間が終了するまでの期間を通じて、対向電極電圧の変化に応じて（同じ極性方向に）補助容量配線Ｃｋの電圧を変化させることが好ましい。これにより、補助容量２３と液晶容量２２との間で再配分される電荷の量が減少し、安定した電圧（変動の少ない電圧）が液晶に印加される。また、第２期間が終了するまでの期間を通じて、対向電極電圧の変化に応じて補助容量配線Ｃｋの電圧を変化させることに替えて、補助容量配線Ｃｋへの電荷の流入・補助容量配線Ｃｋからの電荷の流出がなくなるように構成しても良い。これにより、補助容量配線Ｃｋが電気的に浮いた状態（フローティング状態）となる。画素電極２１と対向電極２４，画素電極２１と補助容量配線Ｃｋはそれぞれ容量結合しているので、対向電極電圧の変化に伴い画素電極電圧が変化し、その画素電極電圧の変化に伴い補助容量配線Ｃｋの電圧が変化する。その結果、安定した電圧が液晶に印加される。
＜１．３　第１の構成および第２の構成に関する共通事項＞
　上述した第１期間の開始時点から第２期間に補助容量配線Ｃｋの電圧を変化させるまでの期間には、本来印加されるべき電圧とは異なる電圧が液晶に印加されている。このため、当該期間中に液晶に印加された電圧により全白電圧と全黒電圧との実効値電圧の差が本来よりも小さくなる。しかし、ゲート配線が例えば数百本以上あるような表示装置においては、上述した期間、本来印加されるべき電圧とは異なる電圧が液晶に印加されても、全白電圧と全黒電圧との実効値電圧の差はあまり小さくはならない。そこで、（複数本の）補助容量配線をそれぞれ独立して駆動する構成に替えて、所定本数ずつを短絡させた補助容量配線を駆動する構成にしても良い。これにより、補助容量配線を駆動するための回路の規模が低減される。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。
＜２．第１の実施形態＞
＜２．１　全体構成および動作＞
　図６は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と補助容量ドライバ（補助容量電極駆動回路）５００とを備えている。以下においては、ソースドライバ３００とゲートドライバ４００と補助容量ドライバ５００とをまとめてドライバ（駆動回路）ともいう。図７は、この液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。なお、この液晶表示装置では２５６階調の階調表示が行われるものとして説明する。
　表示部２００には、ｎ本のソース配線（映像信号線）Ｓ１～Ｓｎと、ｍ本のゲート配線（走査信号線）Ｇ１～Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。また、表示部２００には、各ゲート配線Ｇ１～Ｇｍに対応するようにしてｍ本の補助容量配線Ｃ１～Ｃｍが設けられている。なお、上述の複数個の画素形成部によってｍ行×ｎ列の画素マトリクスが形成されているところ、図７には、８行×６列分についての構成のみを示している。また、図７では、ｉ行ｊ列に配置されている画素形成部に参照符号Ａｉｊを付している。
　図８は、画素形成部Ａｉｊの構成を示す回路図である。図８に示すように、各画素形成部Ａｉｊには、対応する交差点を通過するゲート配線Ｇｉにゲート電極２５が接続されるとともに当該交差点を通過するソース配線Ｓｉにソース電極２６が接続されたスイッチング素子としてのＴＦＴ２０と、そのＴＦＴ２０のドレイン電極２７に接続された画素電極２１と、上記複数個の画素形成部Ａｉｊに共通的に設けられた対向電極（共通電極）２４および補助容量配線（補助容量電極）Ｃｋと、画素電極２１と対向電極２４とによって形成される素子容量としての液晶容量２２と、画素電極２１と補助容量配線Ｃｋとによって形成される補助容量２３とが含まれている。また、液晶容量２２と補助容量２３とによって画素容量Ｃｐが形成されている。そして、各ＴＦＴ２０のゲート電極２５がゲート配線Ｇｉからアクティブな走査信号（選択信号）を受けたときに当該ＴＦＴ２０のソース電極２６がソース配線Ｓｉから受ける映像信号に基づいて、画素容量Ｃｐに画素値を示す電圧が保持される。
　次に、図６を参照しつつ、各構成要素の動作の概要について説明する。表示制御回路１００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群ＴＧとを受け取り、デジタル映像信号Ｄｘと、表示部２００に画像を表示するタイミングや液晶への印加電圧の制御などを行うためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，ラッチパルス信号ＬＰ，ソース極性信号ＰＯ，補助容量配線極性信号ＰＩ，およびゲート出力制御信号ＯＥとを出力する。
　ソースドライバ３００は、表示制御回路１００から出力されるデジタル映像信号Ｄｘ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ソース極性信号ＰＯ，およびラッチパルス信号ＬＰを受け取り、表示部２００内の各画素形成部Ａｉｊの画素容量Ｃｐを充電するために駆動用映像信号をソース配線Ｓ１～Ｓｎに印加する。ゲートドライバ４００は、表示制御回路１００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびゲート出力制御信号ＯＥを受け取り、ゲート配線Ｇ１～Ｇｍに順次に選択信号（走査信号）を印加する。補助容量ドライバ５００は、表示制御回路１００から出力される補助容量配線極性信号ＰＩおよびゲートクロック信号ＧＣＫを受け取り、補助容量配線駆動信号を補助容量配線Ｃ１～Ｃｍに印加する。
　以上のようにして、各ソース配線Ｓ１～Ｓｎに駆動用映像信号が印加され、各ゲート配線Ｇ１～Ｇｍに選択信号が印加され、各補助容量配線Ｃ１～Ｃｍに補助容量配線駆動信号が印加されることにより、表示部２００に画像が表示される。
＜２．２　ソースドライバの構成および動作＞
　図７に示すように、ソースドライバ３００には、シフトレジスタ３１とレジスタ３２とソース出力回路３３とが含まれている。なお、シフトレジスタ３１はｎビット（ｎ段）で構成され、レジスタ３２は「ｎ×８」ビットで構成されている。また、ソース出力回路３３はｎ個の８ビットラッチおよびｎ個のＤ／Ａ変換回路を有している。
　シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ，ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソース配線Ｓ１～Ｓｎに対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはレジスタ３２に順次に入力される。
　レジスタ３２は、表示制御回路１００からデジタル映像信号Ｄｘとして送られる８ビットのデータを、シフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングして保持する。ソース出力回路３３は、レジスタ３２に保持されたｎ個の８ビットデータをラッチパルス信号ＬＰのパルスのタイミングでｎ個の８ビットラッチに取り込み、Ｄ／Ａ変換回路によってそれにデジタルアナログ変換を施す。さらに、ソース出力回路３３は、デジタルアナログ変換後のデータを駆動用映像信号としてソース配線Ｓ１～Ｓｎに印加する。このとき、駆動用映像信号の極性はソース極性信号ＰＯに基づいて決定される。
＜２．３　ゲートドライバの構成および動作＞
　図７に示すように、ゲートドライバ４００には、シフトレジスタ４１とゲート出力回路４２とが含まれている。なお、シフトレジスタ４１はｍビット（ｍ段）で構成されている。シフトレジスタ４１にはゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４１は、これらの信号ＧＳＰ，ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ４１から各ゲート配線Ｇ１～Ｇｍに対応するタイミングパルスＧＳｉが順次に出力され、当該タイミングパルスＧＳｉはゲート出力回路４２に順次に入力される。
　ゲート出力回路４２は、シフトレジスタ４１から出力されたタイミングパルスＧＳｉと表示制御回路１００から出力されたゲート出力制御信号ＯＥとに基づいて、ゲート配線Ｇ１～Ｇｍに選択信号Ｇ１～Ｇｍを出力する（便宜上、ゲート配線と選択信号には同一の参照符号を付している）。
＜２．４　補助容量ドライバの構成および動作＞
　図７に示すように、補助容量ドライバ５００には、シフトレジスタ５１と容量配線出力回路５２とが含まれている。なお、シフトレジスタ５１はｍビット（ｍ段）で構成されている。シフトレジスタ５１には補助容量配線極性信号ＰＩとゲートクロック信号ＧＣＫとが入力される。補助容量配線極性信号ＰＩは、ゲートクロック信号ＧＣＫに基づいて、シフトレジスタ５１内を順次に転送される。この補助容量配線極性信号ＰＩの転送に応じてシフトレジスタ５１から各補助容量配線Ｃ１～Ｃｍに対応する極性信号ＰＯｉが順次に出力され、当該極性信号ＰＯｉは容量配線出力回路５２に入力される。
　容量配線出力回路５２は、シフトレジスタ５１から出力された極性信号ＰＯｉに基づいて、所定の正極性の電圧ＶＨまたは所定の負極性の電圧ＶＬのいずれかを補助容量駆動信号Ｃ１～Ｃｍとして補助容量配線Ｃ１～Ｃｍに出力する（便宜上、補助容量配線と補助容量駆動信号には同一の参照符号を付している）。
＜２．５　駆動方法＞
　図１は、本実施形態における駆動方法について説明するための信号波形図である。図１（Ａ）～（Ｈ）は、１行目のゲート配線Ｇ１に印加される走査信号、２行目のゲート配線Ｇ２に印加される走査信号、ソース配線Ｓｊに印加される電圧（ソース電圧）、対向電極２４の電圧、１行目の補助容量配線Ｃ１に印加される補助容量配線駆動信号、１行目の画素形成部Ａ１ｊの画素電極電圧、２行目の補助容量配線Ｃ２に印加される補助容量配線駆動信号、２行目の画素形成部Ａ２ｊの画素電極電圧の波形をそれぞれ示している。なお、図１においては、時点ｔ０から時点ｔ１までの期間が１フレーム期間に相当する。
　図１（Ｃ），（Ｆ），および（Ｈ）における各線の意味は以下のとおりである。太実線は、階調値が「２５５」の入力信号Ｄｘに対応する電圧の波形を示している。太点線は、階調値が「１２８」の入力信号Ｄｘに対応する電圧の波形を示している。細実線は、階調値が「０」の入力信号Ｄｘに対応する電圧の波形を示している。
　１行目の画素形成部Ａ１ｊに着目すると、上記１フレーム期間のうち時点ｔ０から時点ｔ０１までの期間が第１期間に相当し、時点ｔ０１から時点ｔ１までの期間が第２期間に相当する。また、次のフレーム期間のうち時点ｔ１から時点ｔ１１までの期間が第１期間に相当し、時点ｔ１１から時点ｔ２までの期間が第２期間に相当する。２行目の画素形成部Ａ２ｊについては、第１期間および第２期間の開始時点・終了時点はそれぞれ１水平走査期間だけ１行目の画素形成部Ａ１ｊよりも遅れている。すなわち、時点ｔ０１から時点ｔ０２までの期間が第１期間に相当し、時点ｔ０２から時点ｔ１１までの期間が第２期間に相当する。また、次のフレーム期間のうち時点ｔ１１から時点ｔ１２までの期間が第１期間に相当し、時点ｔ１２から時点ｔ２１までの期間が第２期間に相当する。
　ところで、液晶には、直流電圧が加わり続けると劣化するという性質がある。このため、液晶表示装置においては、液晶に交流電圧が印加されなければならない。従って、本実施形態においては、１つの画素形成部に着目すると、第ｎフレーム（ｎは自然数）と第（ｎ＋１）フレームとでは動作が異なっている。例えば、時点ｔ０から時点ｔ１までのフレーム期間と時点ｔ１から時点ｔ２までのフレーム期間とでは、ソース配線Ｓｊや補助容量配線Ｃｋに印加される電圧の極性が互いに逆にされる。
　図１および図２を参照しつつ、本実施形態における駆動方法について説明する。なお、ここでは、時点ｔ０から時点ｔ１までのフレーム期間における１行目の画素形成部Ａ１ｊについての目標電圧Ｖβの極性が負であるものと仮定して説明する。
＜２．５．１　１行目の画素形成部について＞
　まず、１行目の画素形成部Ａ１ｊに着目する。時点ｔ０～ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧（ＴＦＴ２０のゲートを導通状態にする電圧）が印加される。また、この期間には、上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。ここでは目標電圧Ｖβは負極性と仮定しているので、第１期間画素電極電圧Ｖμの極性は正とされる。第１期間画素電極電圧Ｖμの大きさ（電圧値の絶対値）については、０～Ｖｈ（以下、このＶｈを「ソースハイ電圧」という。）とされる。これにより、画素形成部Ａ１ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖｈの第１期間画素電極電圧Ｖμが印加される。なお、その第１期間画素電極電圧Ｖμに関し、入力信号Ｄｘの示す階調値が「０」の時に電圧値の絶対値は最大すなわちソースハイ電圧となり、入力信号Ｄｘの示す階調値が「２５５」の時に電圧値の絶対値は最小すなわち０Ｖとなる。また、この期間には、１行目の補助容量配線Ｃ１には所定の高電位の電圧（以下、「補助容量配線ハイ電圧」という。）ＶＨが印加されている。対向電極２４については、この液晶表示装置の動作中、グラウンド電位に固定されている。
　時点ｔ０１～ｔ１の期間には、１行目のゲート配線Ｇ１には非選択電圧（ＴＦＴ２０のゲートを非導通状態にする電圧）が印加される。また、時点ｔ０１には、１行目の補助容量配線Ｃ１に印加される電圧が補助容量配線ハイ電圧ＶＨから所定の低電位の電圧（以下、「補助容量配線ロー電圧」という。）ＶＬに変化させられる。画素電極２１と補助容量配線Ｃｋとは容量結合しているので、補助容量配線Ｃ１の電圧の低下に伴い、画素形成部Ａ１ｊの画素電極２１の電位は図１（Ｆ）に示すように低下する。そして、画素電極２１と対向電極２４との電位差に相当する電圧が液晶に印加される。
　ところで、本実施形態においては、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっていて第１期間画素電極電圧Ｖμ，第１期間対向電極電圧Ｖω，および第２期間対向電極電圧Ｖθのいずれもが０Ｖのときに「－Ｖ255」の電圧が液晶に印加されるように、補助容量配線ハイ電圧ＶＨと補助容量配線ロー電圧ＶＬとが予め設定される。具体的には、上式（９）に基づき、以下の式が成立するように、補助容量配線ハイ電圧ＶＨと補助容量配線ロー電圧ＶＬとが設定される。
Figure JPOXMLDOC01-appb-M000013
 なお、補助容量配線ハイ電圧ＶＨおよび補助容量配線ロー電圧ＶＬの設定に関して何らか制限がある場合には、上式（１３）が成立するように補助容量値Ｃｓが設定されるようにしても良い。
　以上のような駆動が行われることにより、第１期間画素電極電圧Ｖμとして０Ｖの電圧が与えられた画素形成部については、第２期間画素電極電圧Ｖｙは、上式（７）と上式（１３）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000014
 上式（１４）より、「Ｃｙ＝Ｃα」かつ「Ｃα＝Ｃ255」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっているときには、「｜Ｖｙ｜＝｜Ｖ255｜」となる。また、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ｜＞｜Ｖ255｜」となる。
　第１期間画素電極電圧Ｖμとして正極性のソースハイ電圧Ｖｈが与えられた画素形成部については、第２期間画素電極電圧Ｖｙは、上式（７）と上式（１３）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000015
 ここで、「Ｃｙ＝Ｃα」かつ「Ｃα＝Ｃ0」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ0の状態で定常状態になっているときに上式（１５）に基づき以下の式が成立するようにソースハイ電圧Ｖｈが設定される。
Figure JPOXMLDOC01-appb-M000016
 上式（１６）より、ソースハイ電圧Ｖｈは、以下の式で示される。
Figure JPOXMLDOC01-appb-M000017
　また、「Ｃα＞Ｃｙ」かつ「Ｃｙ＞Ｃ0」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、上式（１５）は以下のように変形される。
Figure JPOXMLDOC01-appb-M000018
 上式（１８）に関し、「Ｃα＞Ｃｙ」かつ「Ｃ255＞Ｃ0」であるので、右辺（最終行）の第２項は正となる。また、「Ｃｙ＞Ｃ0」であるので、第３項についても正となる。第１項については負である。従って、「｜Ｖｙ｜＜｜Ｖ0｜」となる。
＜２．５．２　２行目の画素形成部について＞
　次に、２行目の画素形成部Ａ２ｊに着目する。２行目の画素形成部Ａ２ｊについては、時点ｔ０１～ｔ０２の期間が第１期間となる。時点ｔ０１～ｔ０２の期間には、２行目のゲート配線Ｇ２に選択電圧が印加される。これにより、ＴＦＴ２０が導通状態となる。また、この期間には、上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。ここで、２行目の画素形成部Ａ２ｊについての目標電圧Ｖβと１行目の画素形成部Ａ１ｊについての目標電圧Ｖβとは互いに逆極性にされるので、２行目の画素形成部Ａ２ｊについての第１期間画素電極電圧Ｖμの極性は負とされる。第１期間画素電極電圧Ｖμの大きさ（電圧値の絶対値）については、０～Ｖｈとされる。これにより、画素形成部Ａ２ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、－Ｖｈ～０Ｖの第１期間画素電極電圧Ｖμが印加される。なお、その第１期間画素電極電圧Ｖμに関し、入力信号Ｄｘの示す階調値が「０」の時に電圧値の絶対値は最大すなわちソースハイ電圧となり、入力信号Ｄｘの示す階調値が「２５５」の時に電圧値の絶対値は最小すなわち０Ｖとなる。また、この期間には、２行目の補助容量配線Ｃ２には補助容量配線ロー電圧ＶＬが印加されている。
　時点ｔ０２～ｔ１１の期間には、２行目のゲート配線Ｇ２には非選択電圧が印加される。これにより、ＴＦＴ２０が非導通状態となる。また、時点ｔ０２には、２行目の補助容量配線Ｃ２に印加される電圧が補助容量配線ロー電圧ＶＬから補助容量配線ハイ電圧ＶＨに変化させられる。このため、画素形成部Ａ２ｊの画素電極２１の電位は図１（Ｈ）に示すように上昇する。そして、画素電極２１と対向電極２４との電位差に相当する電圧が液晶に印加される。
　以上のような駆動が行われることにより、第１期間画素電極電圧Ｖμとして０Ｖの電圧が与えられた画素形成部については、第２期間画素電極電圧Ｖｙは、上式（７）と上式（１３）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000019
 上式（１９）より、「Ｃｙ＝Ｃ255」かつ「Ｃα＝Ｃ255」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっているときには、「｜Ｖｙ｜＝｜Ｖ255｜」となる。また、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ｜＞｜Ｖ255｜」となる。
　第１期間画素電極電圧Ｖμとして負極性のソースハイ電圧「－Ｖｈ」が与えられた画素形成部については、第２期間画素電極電圧Ｖｙは、上式（７）と上式（１９）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000020
 ここで、「Ｃｙ＝Ｃα」かつ「Ｃα＝Ｃ0」かつのとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ0の状態で定常状態になっているときには、「Ｖｙ＝Ｖ0」となる。また、「Ｃα＞Ｃｙ」かつ「Ｃｙ＞Ｃ0」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、「｜Ｖｙ｜＜｜Ｖ0｜」となる。
＜２．６　効果＞
　本実施形態によれば、或るフレーム期間に対向電極電圧を基準として一方極性の目標電圧Ｖβが画素電極２１に印加されるべきときには、当該フレーム期間の第１期間に対向電極電圧を基準として他方極性の電圧が画素電極２１に印加される。そして、当該フレーム期間の第２期間には、ＴＦＴ２０が非導通にされた状態で補助容量配線Ｃｋの電圧が他方極性電圧から一方極性電圧へと変化させられる。これにより、一方極性の電圧が画素電極２１に印加される。このとき、上述したように、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ｜＞｜Ｖβ｜」となる。すなわち、遷移期間中に目標電圧よりも大きな電圧が液晶に印加される。また、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、「｜Ｖｙ｜＜｜Ｖβ｜」となる。すなわち、遷移期間中に目標電圧よりも小さな電圧が液晶に印加される。
　例えば、前フレームにおける階調値が「０」，現フレームにおける階調値が「２５５」であれば、画素電極電圧は図９（Ａ）に示すように変化する。また、前フレームにおける階調値が「０」，現フレームにおける階調値が「１２８」であれば、画素電極電圧は図９（Ｂ）に示すように変化する。このように、液晶容量値が小さな値から大きな値に変化するような遷移状態が生じるときには目標電圧よりも大きな電圧が液晶に印加されるので、液晶の応答速度が改善される。ここで、図９（Ａ）と図９（Ｂ）とを比較すると、階調値が「０」から「１２８」に変化するときよりも、階調値が「０」から「２５５」に変化するときの方が、より目標電圧よりも大きな電圧が液晶に印加されることが把握される。このように、液晶容量値の変化が大きいほど、より目標電圧よりも大きな電圧が液晶に印加されるので、効果的に液晶の応答速度が改善される。また、前フレームにおける階調値が「２５５」，現フレームにおける階調値が「０」であれば、画素電極電圧は図９（Ｃ）に示すように変化する。このように、液晶容量値が大きな値から小さな値に変化するような遷移状態が生じるときには目標電圧よりも小さな電圧が液晶に印加されるので、液晶の応答速度が改善される。
　また、本実施形態においては、オーバードライブ電圧（オーバーシュート電圧）を求めるための構成要素として、直前の表示状態を示す情報を保持するためのフレームメモリは設けられていない。
　以上のように、本実施形態によれば、液晶表示装置において、フレームメモリを備えることなく（液晶の）応答速度が改善される。
＜３．第２の実施形態＞
＜３．１　構成＞
　図１０は、本発明の第２の実施形態に係る液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。本実施形態においては、上記第１の実施形態における構成要素に加えて、対向電極２４を駆動するための対向電極ドライバ６００が設けられている。また、ソースドライバ内のソース出力回路の構成が上記第１の実施形態とは異なっている。それ以外の構成要素については上記第１の実施形態と同様であるので、説明を省略する。
　対向電極ドライバ６００には、表示制御回路１００から対向電極極性信号ＰＣが与えられる。対向電極ドライバ６００は、その対向電極極性信号ＰＣに基づいて、対向電極２４を駆動する。詳しくは、対向電極ドライバ６００は、１水平走査期間毎に０Ｖの電圧と上述（第１の実施形態）のソースハイ電圧Ｖｈとを交互に対向電極２４に与える。このように、本実施形態においては、上記第１の実施形態とは異なり、高電位の電圧と低電位の電圧とが交互に対向電極２４に与えられる。
　ソースドライバ３１０内のソース出力回路３４は、レジスタ３２に保持されたｎ個の８ビットデータをラッチパルス信号ＬＰのパルスのタイミングで取り込み、ソース極性信号ＰＯに基づいて、デジタルアナログ変換後のデータを駆動用映像信号としてソース配線Ｓ１～Ｓｎに印加する。ここで、上記第１の実施形態においては「－Ｖ255～Ｖ255」の電圧がソース出力回路３３からソース配線Ｓｊに印加されたが、本実施形態においては「０Ｖ～Ｖ255」の電圧がソース出力回路３４からソース配線Ｓｊに印加される。
＜３．２　駆動方法＞
　図１１は、本実施形態における駆動方法について説明するための信号波形図である。図１１（Ｃ），（Ｆ），および（Ｈ）における各線の意味は、上記第１の実施形態での図１（Ｃ），（Ｆ），および（Ｈ）における各線の意味と同様である。なお、本実施形態においても、時点ｔ０から時点ｔ１までのフレーム期間における１行目の画素形成部Ａ１ｊについての目標電圧Ｖβの極性が負であるものと仮定して説明する。
＜３．２．１　１行目の画素形成部について＞
　まず、１行目の画素形成部Ａ１ｊに着目する。時点ｔ０～ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧が印加される。これにより、ＴＦＴ２０が導通状態となる。また、この期間には、対向電極電圧Ｃｏｍは０Ｖにされる。さらに、この期間には、上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。本実施形態においては０Ｖ～Ｖ255の電圧が第１期間画素電極電圧Ｖμとしてソース配線Ｓｊに印加されるところ、この期間には、入力信号Ｄｘの示す階調値が「０」の時に第１期間画素電極電圧ＶμはＶ255とされ、入力信号Ｄｘの示す階調値が「２５５」の時に第１期間画素電極電圧Ｖμは０Ｖとされる。これにより、画素形成部Ａ１ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖ255の第１期間画素電極電圧Ｖμが印加される。なお、この期間には、１行目の補助容量配線Ｃ１には補助容量配線ハイ電圧ＶＨが印加されている。
　時点ｔ０１～ｔ１の期間には、１行目のゲート配線Ｇ１には非選択電圧が印加される。これにより、ＴＦＴ２０が非導通状態となる。また、時点ｔ０１には、対向電極電圧Ｃｏｍは０Ｖからソースハイ電圧Ｖｈに変化させられ、１行目の補助容量配線Ｃ１に印加される電圧は補助容量配線ハイ電圧ＶＨから補助容量配線ロー電圧ＶＬに変化させられる。これにより、画素形成部Ａ１ｊの画素電極電圧は「－Ｖ255～０Ｖ」となる。
　ところで、本実施形態においては、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっていて「第１期間画素電極電圧Ｖμが０Ｖ」かつ「第１期間対向電極電圧Ｖωが０Ｖ」かつ「第２期間対向電極電圧Ｖθがソースハイ電圧Ｖｈ」であるときに「－Ｖ255」の電圧が液晶に印加されるように、補助容量配線ハイ電圧ＶＨと補助容量配線ロー電圧ＶＬとが予め設定される。具体的には、上式（９）に基づき、以下の式が成立するように、補助容量配線ハイ電圧ＶＨと補助容量配線ロー電圧ＶＬとが設定される。
Figure JPOXMLDOC01-appb-M000021
 なお、補助容量配線ハイ電圧ＶＨおよび補助容量配線ロー電圧ＶＬの設定に関して何らか制限がある場合には、上式（２１）が成立するように補助容量値Ｃｓが設定されるようにしても良い。
　以上のような駆動が行われることにより、第１期間画素電極電圧Ｖμとして０Ｖの電圧が与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（２１）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000022
 上式（２２）より、「Ｃｙ＝Ｃ255」のとき、すなわち、定常状態になっているときには、「｜Ｖｙ－Ｖθ｜＝｜Ｖ255｜」となる。また、「Ｃｙ＜Ｃ255」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＞｜Ｖ255｜」となる。
　第１期間画素電極電圧Ｖμとして正極性のソースハイ電圧Ｖｈが与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（２１）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000023
 ここで、「Ｃｙ＝Ｃα」かつ「Ｃα＝Ｃ0」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ0の状態で定常状態になっているときに上式（２３）に基づき以下の式が成立するようにソースハイ電圧Ｖｈが設定される。
Figure JPOXMLDOC01-appb-M000024
 上式（２４）より、ソースハイ電圧Ｖｈは、以下の式で示される。
Figure JPOXMLDOC01-appb-M000025
　また、「Ｃ0＜Ｃｙ」かつ「Ｃｙ＜Ｃα」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（２３）と上式（２５）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000026
 上式（２６）の右辺は上式（１８）の右辺と同じであるので、「Ｃα＞Ｃｙ」かつ「Ｃｙ＞Ｃ0」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＜｜Ｖ0｜」となる。
＜３．２．２　２行目の画素形成部について＞
　次に、２行目の画素形成部Ａ２ｊに着目する。２行目の画素形成部Ａ２ｊについては、時点ｔ０１～ｔ０２の期間が第１期間となる。時点ｔ０１～ｔ０２の期間には、２行目のゲート配線Ｇ２に選択電圧が印加される。これにより、ＴＦＴ２０が導通状態となる。また、この期間には、対向電極電圧Ｃｏｍはソースハイ電圧Ｖｈにされる。さらに、この期間には、上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。ここで、この期間には、時点ｔ０～ｔ０１の期間とは異なり、入力信号Ｄｘの示す階調値が「２５５」の時に第１期間画素電極電圧ＶμはＶ255とされ、入力信号Ｄｘの示す階調値が「０」の時に第１期間画素電極電圧Ｖμは０Ｖとされる。これにより、画素形成部Ａ２ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖ255の第１期間画素電極電圧Ｖμが印加される。なお、この期間には、２行目の補助容量配線Ｃ１には補助容量配線ロー電圧ＶＬが印加されている。
　時点ｔ０２～ｔ１１の期間には、２行目のゲート配線Ｇ２には非選択電圧が印加される。これにより、ＴＦＴ２０が非導通状態となる。また、時点ｔ０２には、対向電極電圧Ｃｏｍはソースハイ電圧Ｖｈから０Ｖに変化させられ、１行目の補助容量配線Ｃ１に印加される電圧は補助容量配線ロー電圧ＶＬから補助容量配線ハイ電圧ＶＨに変化させられる。これにより、画素形成部Ａ１ｊの画素電極電圧は「Ｖ255～０Ｖ」となる。
　以上のような駆動が行われることにより、第１期間画素電極電圧Ｖμとしてソースハイ電圧Ｖｈが与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（２１）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000027
 上式（２７）より、「Ｃｙ＝Ｃ255」のとき、すなわち、定常状態になっているときには、「｜Ｖｙ－Ｖθ｜＝｜Ｖ255｜」となる。また、「Ｃｙ＜Ｃ255」のとき、すなわち、遷移状態のときには、「｜Ｖｙ－Ｖθ｜＞｜Ｖ255｜」となる。
　第１期間画素電極電圧Ｖμとして０Ｖの電圧が与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（２１）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000028
 上式（２８）は、上式（２５）に基づき以下のように変形される。
Figure JPOXMLDOC01-appb-M000029
 上式（２９）の右辺は上式（２０）の右辺と同じであるので、「Ｃｙ＝Ｃα」かつ「Ｃα＝Ｃ0」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ0の状態で定常状態になっているときには、「｜Ｖｙ－Ｖθ｜＝｜Ｖ0｜」となる。また、「Ｃα＞Ｃｙ」かつ「Ｃｙ＞Ｃ0」のとき、すなわち、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＜｜Ｖ0｜」となる。
＜３．３　効果＞
　上述したように、本実施形態によれば、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＞｜Ｖ255｜」となる。すなわち、遷移期間中に目標電圧よりも大きな電圧が液晶に印加される。また、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＜｜Ｖ0｜」となる。すなわち、遷移期間中に目標電圧よりも小さな電圧が液晶に印加される。また、上記第１の実施形態と同様、直前の表示状態を示す情報を保持するためのフレームメモリは設けられていない。
　以上より、対向電極２４に高電位の電圧と低電位の電圧とを交互に与える構成の液晶表示装置において、フレームメモリを備えることなく（液晶の）応答速度が改善される。
＜３．４　変形例＞
　上記第２の実施形態においては、第２期間の開始時点に補助容量配線Ｃｋの電圧が変化した後、第２期間の終了時点までの期間を通じて、補助容量配線Ｃｋの電圧は維持されている。ここで、対向電極２４には、１水平走査期間毎に０Ｖの電圧とソースハイ電圧Ｖｈとが交互に与えられる。このため、対向電極電圧の変化に伴い液晶印加電圧も変化する。そこで、図１２に示すように、対向電極電圧の変化に応じて補助容量配線に与える電圧を変化させる構成にすることが好ましい。この構成により、補助容量と素子容量との間で再配分される電荷が減少するので、安定した電圧が液晶に印加される。
　また、第２期間中に、補助容量配線Ｃｋと補助容量ドライバ５００とを電気的に切り離し、補助容量配線Ｃｋに蓄積された電荷が保持されるようにしても良い（図１３参照）。これにより、画素電極２１と対向電極２４とは容量結合しているので、対向電極電圧の変化に伴い画素電極電圧は変化する。また、画素電極２１と補助容量配線Ｃｋとは容量結合しているので、画素電極電圧の変化に伴い補助容量配線Ｃｋの電圧が変化する。その結果、安定した電圧が液晶に印加される。
＜４．第３の実施形態＞
＜４．１　構成＞
　本実施形態に係る液晶表示装置においては、ドライバと表示部２００の構成の概略については図１０に示した上記第２の実施形態における構成と同様になっている。但し、補助容量ドライバ５００から補助容量配線Ｃ１～Ｃｍに与えられる電圧の大きさや対向電極ドライバ６００から対向電極２４に与えられる電圧の大きさが上記第２の実施形態とは異なっている。詳しくは、上記第２の実施形態においては、第１期間対向電極電圧Ｖωは階調値が「２５５」のときのソース電圧と等しい大きさ（０Ｖの電圧またはソースハイ電圧Ｖｈ）に設定されていたが、本実施形態においては、第１期間対向電極電圧Ｖωは、低電位側については「－Ｖｄ」，高電位側については「Ｖｈ＋Ｖｄ」に設定されている。このように、本実施形態においては、対向電極電圧の振幅が上記第２の実施形態よりも大きくされている。
＜４．２　駆動方法＞
　図１４は、本実施形態における駆動方法について説明するための信号波形図である。図１４（Ｃ），（Ｆ），および（Ｈ）における各線の意味は、上記第１の実施形態での図１（Ｃ），（Ｆ），および（Ｈ）における各線の意味と同様である。なお、本実施形態においても、時点ｔ０から時点ｔ１までのフレーム期間における１行目の画素形成部Ａ１ｊについての目標電圧Ｖβの極性が負であるものと仮定して説明する。
　時点ｔ０～ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧が印加される。これにより、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０が導通状態となる。また、この期間には、対向電極電圧Ｃｏｍは所定の負極性の電圧「－Ｖｄ」にされる。さらに、この期間には、上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。本実施形態においては、上記第２の実施形態と同様、この期間には、入力信号Ｄｘの示す階調値が「０」の時に第１期間画素電極電圧ＶμはＶ255とされ、入力信号Ｄｘの示す階調値が「２５５」の時に第１期間画素電極電圧Ｖμは０Ｖとされる。これにより、画素形成部Ａ１ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖ255の第１期間画素電極電圧Ｖμが印加される。なお、この期間には、１行目の補助容量配線Ｃ１には所定の高電位の電圧ＶＨ２が印加されている。
　時点ｔ０１～ｔ１の期間には、１行目のゲート配線Ｇ１には非選択電圧が印加される。これにより、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０が非導通状態となる。また、時点ｔ０１には、対向電極電圧Ｃｏｍは上記電圧「－Ｖｄ」から所定の正極性の電圧「Ｖｈ＋Ｖｄ」に変化させられ、１行目の補助容量配線Ｃ１に印加される電圧は上記電圧ＶＨ２から所定の低電位の電圧ＶＬ２に変化させられる。これにより、画素形成部Ａ１ｊの画素電極電圧は「－Ｖ255～０Ｖ」となる。
　ところで、本実施形態においては、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっていて「第１期間画素電極電圧Ｖμが０Ｖ」かつ「第１期間対向電極電圧Ｖωが「－Ｖｄ」」かつ「第２期間対向電極電圧Ｖθが「Ｖｈ＋Ｖｄ」」であるときに「－Ｖ255」の電圧が液晶に印加されるように、上記電圧ＶＨ２と上記電圧ＶＬ２とが予め設定される。具体的には、上式（９）に基づき、以下の式が成立するように、電圧ＶＨ２と電圧ＶＬ２とが設定される。
Figure JPOXMLDOC01-appb-M000030
 なお、電圧ＶＨ２および電圧ＶＬ２の設定に関して何らか制限がある場合には、上式（３０）が成立するように補助容量値Ｃｓおよび電圧Ｖｄが設定されるようにしても良い。
　以上のような駆動が行われることにより、第１期間画素電極電圧Ｖμとして０Ｖの電圧が与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（３０）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000031
 上式（３１）より、「Ｃα＝Ｃｙ」かつ「Ｃｙ＝Ｃ255」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっているときには、「｜Ｖｙ－Ｖθ｜＝｜Ｖ255｜」となる。また、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＞｜Ｖ255｜」となる。
　第１期間画素電極電圧Ｖμとしてソースハイ電圧Ｖｈが与えられた画素形成部については、第２期間における液晶印加電圧「Ｖｙ－Ｖθ」は、上式（８）と上式（３０）とに基づいて以下の式で示される。
Figure JPOXMLDOC01-appb-M000032
 上式（３２）より、「Ｃα＝Ｃｙ」かつ「Ｃｙ＝Ｃ255」のとき、すなわち、第１期間および第２期間を通じて液晶容量値がＣ255の状態で定常状態になっているときには、「｜Ｖｙ－Ｖθ｜＝｜Ｖ255｜」となる。また、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のとき、すなわち、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、「｜Ｖｙ－Ｖθ｜＞｜Ｖ255｜」となる。
＜４．３　効果＞
　本実施形態によれば、上記第２の実施形態と同様、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、遷移期間中に目標電圧よりも大きな電圧が液晶に印加され、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、遷移期間中に目標電圧よりも小さな電圧が液晶に印加される。
　ここで、上式（３１）と上式（２２）とを比較すると、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のときには上式（３１）の右辺（最終行）の第１項は負になるので、上式（２２）における「｜Ｖｙ－Ｖθ｜」よりも上式（３１）における「｜Ｖｙ－Ｖθ｜」の方が大きくなることが把握される。また、上式（３２）と上式（２７）とを比較すると、「Ｃα＜Ｃｙ」かつ「Ｃｙ＜Ｃ255」のときには上式（３２）の右辺（最終行）の第１項は正になるので、上式（２２）における「｜Ｖｙ－Ｖθ｜」よりも上式（３１）における「｜Ｖｙ－Ｖθ｜」の方が大きくなることが把握される。さらに、上式（３１），（３２）においてＶｄの値に応じて「｜Ｖｙ－Ｖθ｜」の値が変動することが把握される。以上より、本実施形態によれば、上記Ｖｄの値を適当な値にすることによって、オーバーシュート効果をより発揮することのできる液晶表示装置が実現される。
＜５．第４の実施形態＞
＜５．１　構成＞
　図１５は、本発明の第４の実施形態に係る液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。本実施形態においては、補助容量ドライバの構成が上記第２の実施形態とは異なっている。また、１行目の補助容量配線Ｃ１と３行目の補助容量配線Ｃ３とが短絡され、２行目の補助容量配線Ｃ２と４行目の補助容量配線Ｃ４とが短絡され、５行目の補助容量配線Ｃ５と７行目の補助容量配線Ｃ７とが短絡され、６行目の補助容量配線Ｃ６と８行目の補助容量配線Ｃ８とが短絡されている。それ以外の構成すなわちソースドライバ３１０，ゲートドライバ４００，および対向電極ドライバ６００の構成については、上記第２の実施形態と同様であるので、説明を省略する。
　補助容量ドライバ５１０には、シフトレジスタ５１１と駆動部５１２とが含まれている。シフトレジスタ５１には選択信号ＰＩＹとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ５１に入力された選択信号ＰＩＹは、ゲートクロック信号ＧＣＫに基づいて、シフトレジスタ５１内を順次に転送される。この選択信号ＰＩＹの転送に応じてシフトレジスタ５１から極性信号ＰＯＹｉが出力され、当該極性信号ＰＯＹｉは駆動部５１２に入力される。
　駆動部５１２は、表示制御回路１００から与えられる所定のクロック信号ＹＣＫとシフトレジスタ５１から出力される極性信号ＰＯＹｉとに基づいて、所定の正極性の電圧ＶＨ，所定の負極性の電圧ＶＬ，および中間電圧ＶＭのいずれかを補助容量駆動信号として補助容量配線に出力する。なお、上記所定のクロック信号ＹＣＫによって、例えば１行目，３行目の補助容量配線Ｃ１，Ｃ３に与えられる電圧が変化するタイミングと２行目，４行目の補助容量配線Ｃ２，Ｃ４に与えられる電圧が変化するタイミングとが１水平走査期間だけずらされている。
＜５．２　駆動方法＞
　図１６および図１７は、本実施形態における駆動方法について説明するための信号波形図である。図１６（Ｃ），（Ｆ），および（Ｈ）における各線の意味は、上記第１の実施形態での図１（Ｃ），（Ｆ），および（Ｈ）における各線の意味と同様である。図１７（Ｃ），（Ｆ），および（Ｈ）についても同様である。なお、本実施形態においても、時点ｔ０から時点ｔ１までのフレーム期間における１行目の画素形成部Ａ１ｊについての目標電圧Ｖβの極性が負であるものと仮定して説明する。
　上述したように、本実施形態においては、例えば１行目の補助容量配線Ｃ１と３行目の補助容量配線Ｃ３とが短絡されている。従って、１行目の画素形成部Ａ１ｊと３行目の画素形成部Ａ３ｊについての第１期間および第２期間の開始時点・終了時点は同じ時点になっている。以下、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊに着目し、本実施形態における駆動方法について説明する。
　時点ｔ０～ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧が印加される。これにより、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０が導通状態となる。３行目のゲート配線Ｇ３については非選択電圧が印加された状態で維持されるので、３行目の画素形成部Ａ３ｊに含まれるＴＦＴ２０は非導通状態で維持される。また、この期間には、対向電極電圧Ｃｏｍは０Ｖにされ、１行目および３行目の補助容量配線Ｃ１，Ｃ３には中間電圧ＶＭが印加される。さらに、この期間には、１行目の画素形成部Ａ１ｊのために上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。本実施形態においては０Ｖ～Ｖ255の電圧が第１期間画素電極電圧Ｖμとしてソース配線Ｓｊに印加されるところ、この期間には、入力信号Ｄｘの示す階調値が「０」の時に第１期間画素電極電圧ＶμはＶ255とされ、入力信号Ｄｘの示す階調値が「２５５」の時に第１期間画素電極電圧Ｖμは０Ｖとされる。これにより、１行目の画素形成部Ａ１ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖ255の第１期間画素電極電圧Ｖμが印加される。３行目の画素形成部Ａ３ｊの画素電極２１には、前フレームの第１期間に印加された電圧に基づいて、対向電極電圧Ｃｏｍおよび３行目の補助容量配線Ｃ３の電圧の変化に伴う変動後の電圧が印加される。
　時点ｔ０１～ｔ０２の期間には、１行目のゲート配線Ｇ１には非選択電圧が印加される。これにより、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０が非導通状態となる。３行目のゲート配線Ｇ３については非選択電圧が印加された状態で維持されるので、３行目の画素形成部Ａ３ｊに含まれるＴＦＴ２０は非導通状態で維持される。また、この期間には、対向電極電圧Ｃｏｍは０Ｖからソースハイ電圧Ｖｈに変化させられ、１行目および３行目の補助容量配線Ｃ１，Ｃ３の電圧は中間電圧ＶＭで維持されている。これにより、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊの画素電極２１の電位は、図１６（Ｆ）および図１７（Ｆ）に示すように、対向電極電圧Ｃｏｍの変化に伴い上昇する。
　時点ｔ０２～ｔ０３の期間には、３行目のゲート配線Ｇ３に選択電圧が印加される。これにより、３行目の画素形成部Ａ３ｊに含まれるＴＦＴ２０が導通状態となる。１行目のゲート配線Ｇ１については非選択電圧が印加された状態で維持されるので、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０は非導通状態で維持される。また、この期間には、対向電極電圧Ｃｏｍはソースハイ電圧Ｖｈから０Ｖに変化させられ、１行目および３行目の補助容量配線Ｃ１，Ｃ３の電圧は中間電圧ＶＭで維持されている。さらに、この期間には、３行目の画素形成部Ａ３ｊのために上式（１１）に基づいて算出された値の第１期間画素電極電圧Ｖμがソース配線Ｓｊに印加される。これにより、３行目の画素形成部Ａ３ｊの画素電極２１には、目標電圧Ｖβの大きさに応じて、０Ｖ～Ｖ255の第１期間画素電極電圧Ｖμが印加される。また、１行目の画素形成部Ａ１ｊの画素電極２１の電位は、対向電極電圧Ｃｏｍの変化に伴い低下する。
　時点ｔ０３～ｔ０４の期間には、３行目のゲート配線Ｇ３には非選択電圧が印加される。これにより、３行目の画素形成部Ａ３ｊに含まれるＴＦＴ２０が非導通状態となる。１行目のゲート配線Ｇ１については非選択電圧が印加された状態で維持されるので、１行目の画素形成部Ａ１ｊに含まれるＴＦＴ２０は非導通状態で維持される。また、この期間には、対向電極電圧Ｃｏｍは０Ｖからソースハイ電圧Ｖｈに変化させられるが、１行目および３行目の補助容量配線Ｃ１，Ｃ３の電圧は中間電圧ＶＭから負極性の電圧ＶＬに変化させられる。これにより、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊの画素電極２１の電位は、図１６（Ｆ）および図１７（Ｆ）に示すように低下する。
　時点ｔ０４～ｔ１の期間には、１行目および３行目のゲート配線Ｇ１，Ｇ３には非選択電圧が印加された状態で維持される。また、この期間には、１行目および３行目の補助容量配線Ｃ１，Ｃ３の電圧は負極性の電圧ＶＬで維持されるが、対向電極電圧Ｃｏｍについては、０Ｖとソースハイ電圧Ｖｈとに１水平走査期間毎に交互に変化させられる。これにより、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊの画素電極２１の電位については、図１６（Ｆ）および図１７（Ｆ）に示すように、対向電極電圧Ｃｏｍの変化に伴い上昇と低下とが繰り返される。
　ところで、本実施形態においては、第２期間に液晶容量値がＣ255の状態で定常状態になっていて「第１期間画素電極電圧Ｖμが０Ｖ」かつ「第１期間対向電極電圧Ｖωが０Ｖ」かつ「第２期間対向電極電圧Ｖθがソースハイ電圧Ｖｈ」であるときに「Ｖ255」の電圧が液晶に印加されるように、負極性の電圧ＶＬと中間電圧ＶＭとが予め設定される。具体的には、上式（９）において「Ｖａ＝ＶＭ」，「Ｖｂ＝ＶＬ」とし、上記第２の実施形態と同様にして、負極性の電圧ＶＬと中間電圧ＶＭとを求めれば良い。なお、正極性の電圧ＶＨについては、負極性の電圧ＶＬと中間電圧ＶＭとから求めることができる。
＜５．３　効果＞
　本実施形態によれば、各画素形成部において、第２期間に、目標電圧Ｖβに応じた所望の電圧が液晶に印加される。その際、液晶容量値が小さな値から大きな値に変化するような遷移状態のときには、遷移期間中に目標電圧Ｖβよりも大きな電圧が液晶に印加され、液晶容量値が大きな値から小さな値に変化するような遷移状態のときには、遷移期間中に目標電圧Ｖβよりも小さな電圧が液晶に印加される。
　ここで、本実施形態においては、補助容量配線Ｃｋが２本ずつ互いに短絡されている。このため、上記第１～第３の実施形態と比べて、補助容量ドライバ５１０の回路規模が低減される。
　ところで、補助容量配線Ｃｋに関し互いに短絡させる本数を多くするほど各画素形成部についての第２期間は短くなる。しかしながら、例えばゲート配線の本数が３２０本の液晶表示装置において補助容量配線Ｃｋを８本ずつ短絡させた場合でも、補助容量配線Ｃｋを短絡させない構成での第２期間の長さの９０％以上の長さの第２期間が確保される。すなわち、適当な本数ずつ補助容量配線Ｃｋを互いに短絡させることにより、表示品位を低下させることなく、補助容量ドライバ５１０の回路規模の低減を図ることができる。
＜６．その他＞
　上記各実施形態においては、８階調の階調表示が可能な液晶表示装置を前提に説明したが、本発明はこれに限定されない。階調数は８以外であっても本発明を適用することができる。また、上記各実施形態においては液晶表示装置を例に挙げて説明しているが、印加電圧の変化に伴い素子容量値が変化する電気光学素子を表示素子として採用するものであれば、液晶表示装置以外の表示装置にも本発明を適用することができる。

Claims (12)

  1. 　表示装置であって、
    　複数の映像信号線と、
    　前記複数の映像信号線と交差する複数の走査信号線と、
    　前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線と、
    　前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と、
    　前記複数の映像信号線と前記複数の走査信号線と前記複数の補助容量配線とに印加する電圧を制御することにより前記素子容量および前記補助容量に印加される電圧を制御する駆動回路と
    を備え、
    　各画素形成部は、対応する走査信号線に与えられる走査信号によって導通／非導通状態が制御されるスイッチング素子と、対応する映像信号線と前記スイッチング素子を介して電気的に接続された画素電極と、前記画素電極との間に前記素子容量を形成するための共通電極と、前記画素電極との間に前記補助容量を形成するための前記補助容量配線とを含み、
    　任意の画素形成部に着目したとき、１画面分の表示が行われる期間であるフレーム期間は、第１期間と該第１期間以外の期間である第２期間とからなり、
    　前記駆動回路は、各画素形成部につき、前記表示すべき画像の輝度に応じた目標電圧であって前記共通電極の電位を基準として正極性または負極性のいずれか一方極性の前記目標電圧が前記画素電極に印加されるべきフレーム期間には、前記第１期間に、対応する走査信号線に所定の選択電圧を印加することによって前記スイッチング素子を導通状態にするとともに、対応する映像信号線に前記目標電圧に基づく電圧を印加することによって、前記共通電極の電位を基準として他方極性の電圧を前記画素電極に印加し、前記第２期間に、対応する走査信号線に所定の非選択電圧を印加することによって前記スイッチング素子を非導通状態にするとともに、対応する補助容量配線に印加する電圧を前記共通電極の電位を基準として他方極性の電圧から一方極性の電圧に変化させることを特徴とする、表示装置。
  2. 　前記駆動回路は、
    　　さらに、所定の電位を基準として正極性の電圧と負極性の電圧とを所定期間毎に交互に前記共通電極に印加し、
    　　各画素形成部につき、前記第１期間から前記第２期間に移る際に、前記共通電極に印加する電圧を前記所定の電位を基準として一方極性の電圧から他方極性の電圧に変化させることを特徴とする、請求項１に記載の表示装置。
  3. 　前記駆動回路は、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極に印加する電圧を変化させた後、前記第２期間を通じて、前記共通電極に印加する電圧を前記正極性の電圧から前記負極性の電圧に変化させたときには、対応する補助容量配線の電位を低くし、前記共通電極に印加する電圧を前記負極性の電圧から前記正極性の電圧に変化させたときには、対応する補助容量配線の電位を高くすることを特徴とする、請求項２に記載の表示装置。
  4. 　前記駆動回路は、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極に印加する電圧を変化させた後、前記第２期間を通じて、対応する補助容量配線を電気的に浮いた状態にすることを特徴とする、請求項２に記載の表示装置。
  5. 　前記駆動回路は、前記補助容量配線を個別に駆動することを特徴とする、請求項１に記載の表示装置。
  6. 　前記補助容量配線は、複数本ずつが互いに短絡することによって複数のグループに区分され、
    　前記駆動回路は、グループ毎に前記補助容量配線を駆動することを特徴とする、請求項１に記載の表示装置。
  7. 　表示装置の駆動方法であって、
    　前記表示装置は、
    　　複数の映像信号線と、
    　　前記複数の映像信号線と交差する複数の走査信号線と、
    　　前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線と、
    　　前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され、表示すべき画像の輝度に応じた電荷を蓄積するための素子容量と該素子容量に並列に設けられた補助容量とを含む複数の画素形成部と
    を有し、
    　各画素形成部は、対応する走査信号線に与えられる走査信号によって導通／非導通状態が制御されるスイッチング素子と、対応する映像信号線と前記スイッチング素子を介して電気的に接続された画素電極と、前記画素電極との間に前記素子容量を形成するための共通電極と、前記画素電極との間に前記補助容量を形成するための前記補助容量配線とを含み、
    　任意の画素形成部に着目したとき、１画面分の表示が行われる期間であるフレーム期間は、第１期間と該第１期間以外の期間である第２期間とからなり、
    　各画素形成部につき、
    　　前記表示すべき画像の輝度に応じた目標電圧であって前記共通電極の電位を基準として正極性または負極性のいずれか一方極性の前記目標電圧が前記画素電極に印加されるべきフレーム期間において、前記第１期間に、対応する走査信号線に所定の選択電圧を印加することによって前記スイッチング素子を導通状態にするとともに、対応する映像信号線に前記目標電圧に基づく電圧を印加することによって、前記共通電極の電位を基準として他方極性の電圧を前記画素電極に印加する第１の駆動ステップと、
    　　前記目標電圧が前記画素電極に印加されるべきフレーム期間において、前記第２期間に、対応する走査信号線に所定の非選択電圧を印加することによって前記スイッチング素子を非導通状態にするとともに、対応する補助容量配線に印加する電圧を前記共通電極の電位を基準として他方極性の電圧から一方極性の電圧に変化させる第２の駆動ステップと
    を備えることを特徴とする、駆動方法。
  8. 　所定の電位を基準として正極性の電圧と負極性の電圧とを所定期間毎に交互に前記共通電極に印加する共通電極駆動ステップを更に備え、
    　前記共通電極駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に、前記共通電極への印加電圧が一方極性の電圧から他方極性の電圧に変化させられることを特徴とする、請求項７に記載の駆動方法。
  9. 　前記第２の駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極への印加電圧が変化した後、前記第２期間を通じて、前記共通電極への印加電圧が前記正極性の電圧から前記負極性の電圧に変化したときには、対応する補助容量配線の電位が低くされ、前記共通電極への印加電圧が前記負極性の電圧から前記正極性の電圧に変化したときには、対応する補助容量配線の電位が高くされることを特徴とする、請求項８に記載の駆動方法。
  10. 　前記第２の駆動ステップでは、各画素形成部につき、前記第１期間から前記第２期間に移る際に前記共通電極への印加電圧が変化した後、前記第２期間を通じて、対応する補助容量配線が電気的に浮いた状態にされることを特徴とする、請求項８に記載の駆動方法。
  11. 　前記第１および第２の駆動ステップでは、前記補助容量配線が個別に駆動されることを特徴とする、請求項７に記載の駆動方法。
  12. 　前記補助容量配線は、複数本ずつが互いに短絡することによって複数のグループに区分され、
    　前記第１および第２の駆動ステップでは、グループ毎に前記補助容量配線が駆動されることを特徴とする、請求項７に記載の駆動方法。
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