WO2008120471A9 - プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 Download PDF

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小川兼司
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention relates to a plasma display device and a plasma display panel driving method used for a wall-mounted television or a large monitor.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged to face each other.
  • a plurality of display electrode pairs each consisting of a pair of scan electrodes and sustain electrodes are formed in parallel with each other on the front glass substrate, and a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back plate has a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of barrier ribs in parallel with the data electrodes formed on the back glass substrate.
  • a phosphor layer is formed on the side walls of the barrier ribs. Then, the front plate and the back plate are arranged opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas containing, for example, 5% xenon is enclosed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode pair and the data electrode face each other. In the panel having such a configuration, ultraviolet rays are generated by gas discharge in each discharge cell, and the phosphors of red (R), green (G) and blue (B) colors are excited and emitted by the ultraviolet rays, thereby performing color display. It is carried out.
  • a subfield method that is, a method of performing gradation display by combining subfields to emit light after dividing one field period into a plurality of subfields is generally used.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • address period an address pulse voltage is selectively applied to the discharge cells to be displayed to generate an address discharge to form wall charges (hereinafter, this operation is also referred to as “address”).
  • a sustain pulse voltage is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell that has caused the address discharge, and the phosphor layer of the corresponding discharge cell emits light. To display an image.
  • initializing discharge is performed using a slowly changing voltage waveform, and further, initializing discharge is selectively performed on discharge cells that have undergone sustain discharge.
  • a driving method is disclosed in which the light emission that is not generated is reduced as much as possible to improve the contrast ratio.
  • an all-cell initializing operation for generating an initializing discharge in all discharge cells is performed, and in an initializing period of the other subfield.
  • black luminance the luminance of the black display area that changes depending on the light emission not related to the image display
  • High-contrast image display is possible (see, for example, Patent Document 1).
  • the pulse width of the last sustain pulse in the sustain period is made shorter than the pulse widths of the other sustain pulses, and so-called narrow erasure is performed to alleviate the potential difference due to wall charges between the display electrode pairs. It also describes the discharge. By this narrow erase discharge, the address operation in the address period of the subsequent subfield can be stabilized, and a plasma display device with a high contrast ratio can be realized.
  • a ramp waveform voltage that increases to a predetermined voltage and then maintains the voltage for a certain period is applied to the scan electrode, and then the ramp waveform voltage that rises is applied.
  • a technique for erasing wall charges in a discharge cell by applying to a sustain electrode is disclosed (for example, see Patent Document 3).
  • ⁇ One of the main causes of charge loss is discharge variation during address operation. For example, if the discharge variation during the address operation is large and the address discharge is generated strongly, the discharge cell that emits light and the non-light-emitting discharge cell are adjacent to each other when the discharge cell that emits light and the non-light-emitting discharge cell are adjacent to each other. May be taken away, resulting in loss of charge.
  • the panel has been further increased in screen size and resolution, and accordingly, the driving impedance of the panel tends to increase.
  • waveform distortion such as ringing is likely to occur in the drive waveform generated from the panel drive circuit.
  • the narrow erase discharge described above is intended to stabilize the address operation of the subsequent subfield. For example, if waveform distortion occurs in the drive waveform for generating the narrow erase discharge, the narrow erase discharge is performed. There is a possibility that the erasing discharge itself may be strongly generated. In such a case, there is a problem that it is difficult to stably generate the subsequent address discharge. JP 2000-242224 A JP 2004-348140 A JP 2005-141224 A JP 2003-5700 A
  • a plasma display apparatus includes a panel including a plurality of discharge cells each having a display electrode pair including a scan electrode and a sustain electrode, and a subfield having an initialization period, an address period, and a sustain period within one field period.
  • a plurality of the first ramp waveform voltages that rise in the initialization period of at least one subfield of one field period are generated, and the sustain pulse voltage that changes from the base potential to a potential that generates a sustain discharge is generated in the sustain period.
  • a scan electrode driving circuit that generates a second ramp waveform voltage that drops immediately after the rising waveform voltage reaches a predetermined potential at the end of the sustain period.
  • a voltage that increases the second ramp waveform voltage which is the ramp waveform voltage for erasing discharge applied to the scan electrode at the end of the sustain period, is increased. Since the voltage is lowered immediately after reaching the voltage Vers, the occurrence of abnormal discharge in the discharge cell can be prevented, and the wall voltage in the discharge cell can be optimally adjusted so that the subsequent address operation can be performed stably. As a result, the address discharge can be stably generated, so that the occurrence of operation failure at the time of address can be reduced and the image display quality of the panel can be improved.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to an embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a drive voltage waveform diagram applied to each electrode of the panel according to the embodiment of the present invention.
  • FIG. 4 is a circuit block diagram of the plasma display device in one embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a scan electrode driving circuit according to one embodiment of the present invention.
  • FIG. 6 is a circuit diagram of the sustain electrode driving circuit in one embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining an example of the operation of the scan electrode driving circuit and the sustain electrode driving circuit in one embodiment of the present invention.
  • FIG. 8 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in one embodiment of the present invention.
  • FIG. 9 is a diagram showing another example of the drive voltage waveform in the embodiment of the present invention.
  • Plasma display apparatus 10 Panel 21 Front plate 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 25,33 Dielectric layer 26 Protective layer 31 Back plate 32 Data electrode 34 Partition 35 Phosphor layer 41 Image signal processing circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 50, 60 Sustain pulse generation circuit 51, 61 Power recovery circuit 52, 62 Clamp circuit 53 Initialization waveform generation circuit 54 Scan pulse generation circuit 55 First mirror integration circuit 56 Second Miller Integration Circuit 57 Third Miller Integration Circuit Q1, Q2, Q3, Q4, Q11, Q12, Q13, Q14, Q15, Q16, Q21 , Q31, Q32, Q33, Q34, Q36, Q37, Q38, Q39, QH1 to QHn , QL1 to QLn switching elements C1, C10, C11, C12, C21, C30, C31 capacitors L1, L30 inductors D1, D2, D12, D13, D21, D31, D32, D
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 according to an embodiment of the present invention.
  • a plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustain electrode 23 are formed on a glass front plate 21.
  • a dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25.
  • the protective layer 26 has been used as a panel material in order to lower the discharge start voltage in the discharge cell, and has a large secondary electron emission coefficient and durability when neon (Ne) and xenon (Xe) gas is sealed. It is formed from a material mainly composed of MgO having excellent properties.
  • a plurality of data electrodes 32 are formed on the back plate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon.
  • a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided on the side surface of the partition wall 34 and on the dielectric layer 33.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect with each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit.
  • a sealing material such as glass frit.
  • a mixed gas of neon and xenon is sealed as a discharge gas in the internal discharge space.
  • a discharge gas having a xenon partial pressure of about 10% is used in order to improve luminous efficiency.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • the mixing ratio of the discharge gas is not limited to the above-described numerical values, and may be other mixing ratios.
  • FIG. 2 is an electrode array diagram of panel 10 according to an embodiment of the present invention.
  • the panel 10 includes n scan electrodes SC1 to SCn (scan electrodes 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrodes 23 in FIG. 1) which are long in the row direction, and are long in the column direction.
  • M data electrodes D1 to Dm data electrode 32 in FIG. 1) are arranged.
  • M ⁇ n are formed.
  • scan electrode SCi and sustain electrode SUi are formed in parallel with each other, and therefore, between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn.
  • the plasma display device performs gradation display by subfield method, that is, by dividing one field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • initializing discharge is generated in the initializing period, and wall charges necessary for subsequent address discharge are formed on each electrode.
  • the initializing operation at this time is an all-cell initializing operation in which initializing discharge is generated in all discharge cells, and an initializing discharge is selectively generated only in the discharge cells that have undergone sustain discharge in the immediately preceding subfield. There is a selective initialization operation.
  • an address discharge is selectively generated in the discharge cells that should emit light in the subsequent sustain period to form wall charges.
  • a number of sustain pulses proportional to the luminance weight are alternately applied to the display electrode pair 24 to generate a sustain discharge in the discharge cells that have generated the address discharge, thereby causing light emission.
  • the proportionality constant at this time is called “luminance magnification”.
  • one field is composed of 10 subfields (first SF, second SF,..., 10th SF), and each subfield is, for example, (1, 2, 3, 6, 11, 18). , 30, 44, 60, 80).
  • the all-cell initialization operation is performed in the initialization period of the first SF
  • the selective initialization operation is performed in the initialization period of the second SF to the tenth SF.
  • the black luminance which is the luminance of the black display area where no sustain discharge is generated, is only weak light emission in the all-cell initialization operation, and an image display with high contrast is possible.
  • the sustain period of each subfield the number of sustain pulses obtained by multiplying the luminance weight of each subfield by a predetermined luminance magnification is applied to each display electrode pair 24.
  • the number of subfields and the luminance weight of each subfield are not limited to the above values, and the subfield configuration may be switched based on an image signal or the like.
  • the ramp waveform voltage is generated at the end of the sustain period, thereby stabilizing the write operation in the subsequent subfield write period.
  • the outline of the drive voltage waveform will be described first, and then the configuration of the drive circuit will be described.
  • FIG. 3 is a waveform diagram of drive voltage applied to each electrode of panel 10 in one embodiment of the present invention.
  • FIG. 3 shows a driving voltage waveform of two subfields, that is, a first SF which is a subfield for performing an all-cell initializing operation (hereinafter referred to as “all-cell initializing subfield”), and a selective initializing operation.
  • the second SF which is a subfield to be performed (hereinafter referred to as “selective initialization subfield”).
  • the drive voltage waveform in the other subfields is substantially the same as the drive voltage waveform of the second SF.
  • scan electrode SCi, sustain electrode SUi, and data electrode Dk in the following represent electrodes selected from the respective electrodes based on image data.
  • the first SF which is an all-cell initialization subfield, will be described.
  • 0 (V) is applied to data electrode D1 through data electrode Dm and sustain electrode SU1 through sustain electrode SUn, respectively, and sustain electrode SU1 through sustain electrode is applied to scan electrode SC1 through scan electrode SCn.
  • a first ramp waveform voltage (hereinafter referred to as “up-ramp waveform voltage”) that gently rises from a voltage Vi1 that is equal to or lower than the discharge start voltage to a voltage Vi2 that exceeds the discharge start voltage is applied to the electrode SUn.
  • This rising ramp waveform voltage gradually rises from voltage Vi1 at which the voltage difference between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn is equal to or lower than the discharge start voltage to voltage Vi2 exceeding the discharge start voltage. Voltage.
  • this up-ramp waveform voltage is generated with a slope of about 1.3 V / ⁇ sec.
  • the wall voltage above the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.
  • positive voltage Ve1 is applied to sustain electrode SU1 through sustain electrode SUn
  • 0 (V) is applied to data electrode D1 through data electrode Dm
  • scan electrode SC1 through scan electrode SCn are applied to scan electrode SC1 through scan electrode SCn.
  • a ramp waveform voltage that gradually falls from voltage Vi3 that is lower than or equal to the discharge start voltage to sustain voltage SUn with respect to sustain electrode SU1 to sustain electrode SUn (hereinafter referred to as “down-ramp waveform voltage”). Is applied.
  • This down-ramp waveform voltage gradually decreases from voltage Vi3 at which the voltage difference between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn is equal to or lower than the discharge start voltage to voltage Vi4 exceeding the discharge start voltage. Voltage. During this time, weak initialization discharges continue between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn, and between scan electrode SC1 through scan electrode SCn and data electrode D1 through data electrode Dm, respectively. happenss. Then, the negative wall voltage above scan electrode SC1 through scan electrode SCn and the positive wall voltage above sustain electrode SU1 through sustain electrode SUn are weakened, and the positive wall voltage above data electrode D1 through data electrode Dm is used for the write operation. It is adjusted to a suitable value. Thus, the all-cell initializing operation for performing the initializing discharge on all the discharge cells is completed.
  • a drive voltage waveform in which the first half of the initialization period is omitted may be applied to each electrode. That is, voltage Ve1 is applied to sustain electrode SU1 through sustain electrode SUn, and 0 (V) is applied to data electrode D1 through data electrode Dm, and scan electrode SC1 through scan electrode SCn are gradually applied from voltage Vi3 ′ to voltage Vi4. Apply a falling ramp waveform voltage. As a result, a weak initializing discharge is generated in the discharge cell in which the sustain discharge has occurred in the sustain period of the previous subfield, and the wall voltage above scan electrode SCi and sustain electrode SUi is weakened.
  • the initializing operation in which the first half is omitted is a selective initializing operation in which initializing discharge is performed on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • voltage Ve2 is first applied to sustain electrode SU1 through sustain electrode SUn, and voltage Vc is applied to scan electrode SC1 through scan electrode SCn.
  • a positive write pulse voltage Vd is applied to.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1 due to the difference between the externally applied voltages (Vd ⁇ Va). It becomes the sum and exceeds the discharge start voltage. As a result, a discharge is generated between data electrode Dk and scan electrode SC1.
  • the voltage difference between sustain electrode SU1 and scan electrode SC1 is the difference between externally applied voltages (Ve2-Va) and sustain electrode SU1.
  • the difference between the upper wall voltage and the wall voltage on the scan electrode SC1 is added.
  • the sustain electrode SU1 and the scan electrode SC1 are not easily discharged but are likely to be discharged. Can do.
  • the discharge generated between data electrode Dk and scan electrode SC1 can be triggered to generate a discharge between sustain electrode SU1 and scan electrode SC1 in the region intersecting with data electrode Dk.
  • an address discharge occurs in the discharge cell to emit light, a positive wall voltage is accumulated on scan electrode SC1, a negative wall voltage is accumulated on sustain electrode SU1, and a negative wall voltage is also accumulated on data electrode Dk. Accumulated.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light due to the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. Further, a positive wall voltage is accumulated on the data electrode Dk. In the discharge cells in which no address discharge has occurred during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • sustain pulses of the number obtained by multiplying the luminance weight by the luminance magnification are applied alternately to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn, and a potential difference is given between the electrodes of display electrode pair 24.
  • the sustain discharge is continuously performed in the discharge cells that have caused the address discharge in the address period.
  • a second ramp waveform voltage (hereinafter referred to as “erase ramp waveform voltage”) gently rising from 0 (V) as the base potential toward voltage Vers is applied to scan electrode SC1 through scan electrode SCn. ").
  • erase ramp waveform voltage gently rising from 0 (V) as the base potential toward voltage Vers.
  • the second ramp waveform voltage that rises from 0 (V), which is the base potential, toward the voltage Vers that exceeds the discharge start voltage.
  • a certain erase ramp waveform voltage is generated with a steeper slope than the up-ramp waveform voltage, which is the first ramp waveform voltage, for example, a slope of about 10 V / ⁇ sec, and is applied to scan electrode SC1 through scan electrode SCn.
  • a weak discharge is generated between sustain electrode SUi and scan electrode SCi of the discharge cell in which the sustain discharge has occurred. This weak discharge is continuously generated during a period in which the voltage applied to sustain electrode SU1 through sustain electrode SUn increases.
  • the voltage applied to scan electrode SC1 through scan electrode SCn is immediately dropped to 0 (V) as the base potential.
  • the charged particles generated by the weak discharge are always accumulated as wall charges on the sustain electrode SUi and the scan electrode SCi so as to alleviate the voltage difference between the sustain electrode SUi and the scan electrode SCi. It will be done.
  • the wall voltage between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn remains the positive voltage applied to data electrode Dk, and the voltage applied to scan electrode SCi. It is reduced to the extent of the difference between the discharge start voltages, that is, (voltage Vers ⁇ discharge start voltage).
  • the last discharge in the sustain period generated by the erase ramp waveform voltage is referred to as “erase discharge”.
  • This abnormal discharge induces erroneous discharge in the subsequent address period, so it is desirable to prevent it from occurring as much as possible.
  • the voltage applied to scan electrode SC1 through scan electrode SCn reaches voltage Vers and immediately drops to 0 (V) as the base potential. . Therefore, the priming particles generated by the erasing discharge can be immediately converged (priming particles formed in the discharge space can be fixed as wall electrification in the discharge cell).
  • the voltage applied to scan electrode SC1 to scan electrode SCn reaches voltage Vers and then the voltage is maintained for a certain period, there is a time interval until the priming particles generated by the erase discharge converge. .
  • wall electrification can be made more stable, and the subsequent initializing discharge, in particular the initializing discharge by the selective initializing operation by the down-ramp waveform, can be stabilized. Can be generated. Therefore, it is possible to optimally adjust the wall voltage in the discharge cell so that the subsequent address operation can be performed stably while preventing the occurrence of abnormal discharge during the initialization operation.
  • Subsequent sub-field operations are substantially the same as those described above except for the number of sustain pulses in the sustain period, and a description thereof will be omitted.
  • the above is the outline of the drive voltage waveform applied to each electrode of panel 10 in the present embodiment.
  • the voltage value of the voltage Vers is set to the sustain pulse voltage Vs + 3 (V), for example, about 213 (V), but here, the voltage value of the voltage Vers is set to the sustain pulse voltage Vs ⁇ . It is desirable to set a voltage range of 10 (V) or more and sustain pulse voltage Vs + 10 (V) or less. If the voltage value of the voltage Vers is larger than the upper limit value, the wall voltage will be excessively adjusted. If the voltage value is smaller than the lower limit value, the wall voltage will be insufficiently adjusted and the subsequent writing operation may not be performed stably. Because.
  • the configuration in which the gradient of the erase ramp waveform voltage is set to about 10 V / ⁇ sec has been described.
  • this gradient is preferably set to 2 V / ⁇ sec or more and 20 V / ⁇ sec or less. If the slope is steeper than this upper limit value, the discharge for adjusting the wall voltage will not be weak, and if the slope is made gentler than this lower limit value, the discharge itself will be too weak, This is because the voltage may not be adjusted properly.
  • FIG. 4 is a circuit block diagram of the plasma display device in one embodiment of the present invention.
  • the plasma display apparatus 1 includes a panel 10, an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and a power supply circuit that supplies necessary power to each circuit block. (Not shown).
  • the image signal processing circuit 41 converts the input image signal sig into image data indicating light emission / non-light emission for each subfield.
  • the data electrode drive circuit 42 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D1 to Dm.
  • the timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on outputs from the horizontal synchronization signal H and the vertical synchronization signal V, and supplies them to the respective circuit blocks.
  • the erase ramp waveform voltage is generated at the end of the sustain period, and a timing signal corresponding to the erase ramp waveform voltage is output to scan electrode drive circuit 43 and sustain electrode drive circuit 44. .
  • stable initialization discharge is realized, and initialization bright spots in the panel are reduced.
  • Scan electrode drive circuit 43 includes an initialization waveform generating circuit (not shown) for generating an initialization waveform voltage to be applied to scan electrode SC1 through scan electrode SCn in the initialization period, and scan electrode SC1 through scan electrode in the sustain period.
  • Sustain electrode drive circuit 44 includes a sustain pulse generation circuit (not shown) and a circuit for generating voltage Ve1 and voltage Ve2, and drives sustain electrode SU1 through sustain electrode SUn based on a timing signal.
  • FIG. 5 is a circuit diagram of scan electrode driving circuit 43 according to the embodiment of the present invention.
  • Scan electrode driving circuit 43 includes sustain pulse generating circuit 50 for generating a sustain pulse, initialization waveform generating circuit 53 for generating an initialization waveform, and scan pulse generating circuit 54 for generating a scan pulse.
  • 5 shows a separation circuit using a switching element Q12 for electrically separating the power supply voltage Vs of the sustain pulse generation circuit and the initialization waveform generation circuit 53 when the initialization waveform generation circuit 53 is operated.
  • a separation circuit using a switching element Q13 for electrically separating the initialization waveform generation circuit 53 and the scan pulse generation circuit 54 when a scan pulse is generated.
  • the operation for turning on the switching element is expressed as “on”
  • the operation for cutting off the switching element is expressed as “off”
  • the signal for turning on the switching element is expressed as “Hi”
  • the signal for turning off is expressed as “Lo”.
  • the sustain pulse generation circuit 50 includes a power recovery circuit 51 and a clamp circuit 52.
  • the power recovery circuit 51 includes a power recovery capacitor C1, a switching element Q1, a switching element Q2, a backflow prevention diode D1, a backflow prevention diode D2, and a resonance inductor L1.
  • the power recovery capacitor C1 has a sufficiently large capacity compared to the interelectrode capacity Cp, and is charged to about Vs / 2, which is half the voltage value Vs, so as to serve as a power source for the power recovery circuit 51.
  • Clamp circuit 52 has switching element Q3 for clamping scan electrode SC1 through scan electrode SCn to voltage Vs, and switching element Q4 for clamping scan electrode SC1 through scan electrode SCn to 0 (V). Then, based on the timing signal output from the timing generation circuit 45, the switching elements are switched to generate the sustain pulse voltage Vs.
  • sustain pulse generating circuit 50 for example, when a sustain pulse waveform is raised, switching element Q1 is turned on to resonate interelectrode capacitance Cp and inductor L1, and switching element Q1 and diode from power recovery capacitor C1 Power is supplied to scan electrode SC1 through scan electrode SCn through D1 and inductor L1. Then, when the voltage of scan electrode SC1 through scan electrode SCn approaches Vs, switching element Q3 is turned on, and scan electrode SC1 through scan electrode SCn are clamped at voltage Vs.
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a body diode in antiparallel to the part that performs the switching operation (the part that performs the switching operation). Therefore, when the switching element Q3 is turned on, the scan electrode SC1 to the scan electrode are passed through the body diode when the switching element Q3 is turned on. SCn can be clamped to voltage Vs.
  • the switching element Q2 is turned on to resonate the interelectrode capacitance Cp and the inductor L1, and the interelectrode capacitance Cp is used for power recovery through the inductor L1, the diode D2, and the switching element Q2.
  • the power is recovered in the capacitor C1.
  • switching element Q4 is turned on, and scan electrode SC1 to scan electrode SCn are clamped to 0 (V).
  • a ramp waveform generating circuit for generating an erase ramp waveform voltage is provided separately from the ramp waveform generating circuit for generating an up ramp waveform voltage during the initialization operation.
  • the initialization waveform generating circuit 53 is a first ramp waveform generating circuit that has a capacitor C10 and a resistor R10 and generates an up-ramp waveform voltage that gradually rises in a ramp shape up to the voltage Vi2.
  • Miller integrating circuit 55 a second Miller integrating circuit 56, which is a second ramp waveform generating circuit that has a capacitor C 11 and a resistor R 12 and generates an erasing ramp waveform voltage that gradually rises in a ramp shape up to voltage Vers, switching
  • a third Miller integrating circuit 57 which is a third ramp waveform generating circuit that has an element Q14, a capacitor C12, and a resistor R11, and generates a ramp waveform voltage that gently ramps down to a voltage Vi4.
  • the input terminals of the Miller integrating circuit are shown as an input terminal INa, an input terminal INb, and an input terminal INc.
  • the erase ramp waveform voltage is compared with a predetermined voltage, and the erase ramp waveform voltage is determined.
  • a switching circuit is provided that stops the operation of the second Miller integrating circuit as soon as the predetermined potential is reached. Specifically, the backflow prevention diode D13, the resistor R13 for adjusting the voltage value of the voltage Vers, and the voltage output from the initialization waveform generation circuit 53 reaches the voltage Vers.
  • a switching element Q16 for setting the input terminal INc to “Lo”, a protective diode D12, and a resistor R14 are provided.
  • the switching element Q16 is formed of a commonly used NPN type transistor, and has a base connected to the output of the initialization waveform generation circuit 53.
  • the collector is connected to the input terminal INc of the second Miller integrating circuit 56.
  • the emitter is connected to the voltage Vs via a resistor R13 and a diode D13 connected in series.
  • the resistance value of the resistor R13 is set so that the switching element Q16 is turned on when the voltage output from the initialization waveform generating circuit 53 reaches the voltage Vers. Therefore, switching element Q16 is turned on when the voltage output from initialization waveform generating circuit 53 reaches voltage Vers. Then, the current input to the input terminal INc for operating the second Miller integrating circuit 56 is drawn to the switching element Q16, so that the second Miller integrating circuit 56 stops operating.
  • Miller integration circuits are easily affected by variations in the ramp waveform to be generated due to variations in the elements constituting the circuit. Therefore, if waveform generation is performed only during the operation period of the Miller integration circuit, the ramp waveform The maximum voltage value tends to vary.
  • the voltage Vers ' is preferably set to a voltage value higher than the voltage Vers, and in this embodiment, the voltage Vers' is set to the voltage Vs + 30 (V).
  • the resistance value of the resistor R13 is set so that the voltage Vers becomes the voltage Vs + 3 (V).
  • the resistor R13 is set to 100 ⁇
  • the voltage Vs is set to 210 (V)
  • the resistor R14 is set. Is set to 1 k ⁇ .
  • these values are only values set based on a 42-inch panel having 1080 display electrode pairs, and may be optimally set according to the characteristics of the panel and the specifications of the plasma display device.
  • the initialization waveform generation circuit 53 generates the above-described initialization waveform voltage or erase ramp waveform voltage based on the timing signal output from the timing generation circuit 45.
  • a predetermined constant current is input to the input terminal INa, and the input terminal INa is set to “Hi”.
  • a constant current flows from the resistor R10 toward the capacitor C10, the source voltage of the switching element Q11 increases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 also starts to increase in a ramp shape.
  • a predetermined constant current is input to the input terminal INb and the input terminal INb is set to “Hi”. . Then, a constant current flows from the resistor R11 toward the capacitor C12, the drain voltage of the switching element Q14 decreases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 also starts decreasing in a ramp shape.
  • the erase ramp waveform voltage is generated at the end of the sustain period, a predetermined constant current is input to the input terminal INc, and the input terminal INc is set to “Hi”.
  • a constant current flows from the resistor R12 toward the capacitor C11, the source voltage of the switching element Q15 increases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 also starts to increase in a ramp shape.
  • the resistance value of the resistor R12 is made smaller than the resistance value of the resistor R10, whereby the erase ramp waveform voltage, which is the second ramp waveform voltage, is changed to the first ramp waveform voltage. It is generated with a steeper slope than some up-ramp waveform voltage.
  • the scan pulse generation circuit 54 clamps the switch circuit OUT1 to the switch circuit OUTn for outputting the scan pulse voltage to each of the scan electrode SC1 to the scan electrode SCn and the low voltage side of the switch circuit OUT1 to the switch circuit OUTn to the voltage Va.
  • a diode D21 and a capacitor C21 for application are provided.
  • Each of the switch circuits OUT1 to OUTn includes switching elements QH1 to QHn for outputting the voltage Vc and switching elements QL1 to QLn for outputting the voltage Va. Based on the timing signal output from timing generation circuit 45, scan pulse voltage Va to be applied to scan electrode SC1 through scan electrode SCn is sequentially generated in the address period. Scan pulse generation circuit 54 outputs the voltage waveform of initialization waveform generation circuit 53 during the initialization period and the voltage waveform of sustain pulse generation circuit 50 during the sustain period.
  • the scan pulse generation circuit 54 includes an AND gate AG that performs a logical product operation, and a comparator CP that compares the magnitudes of the input signals input to the two input terminals.
  • the comparator CP compares a voltage (Va + Vset2) obtained by superimposing the voltage Vset2 on the voltage Va and the drive voltage waveform. If the drive voltage waveform is higher than the voltage (Va + Vset2), “0” is set. Then, “1” is output.
  • Two input signals, that is, an output signal (CEL1) of the comparator CP and a switching signal CEL2 are input to the AND gate AG.
  • the switching signal CEL2 for example, a timing signal output from the timing generation circuit 45 can be used.
  • the AND gate AG outputs “1” when any of the input signals is “1”, and outputs “0” otherwise.
  • the output of the AND gate AG is input to the control circuit IC1 to the control circuit ICn. If the output of the AND gate AG is “0”, the drive voltage waveform is output via the switching elements QL1 to QLn, and the output of the AND gate AG is output. If “1”, the voltage Vc in which the voltage Vscn is superimposed on the voltage Va is output via the switching elements QH1 to QHn.
  • a Miller integration circuit using FETs that are practical and have a relatively simple configuration for the first ramp waveform generation circuit, the second ramp waveform generation circuit, and the third ramp waveform generation circuit.
  • the ramp waveform generating circuit is not limited to this configuration, and any circuit can be used as long as it can generate an up-ramp waveform voltage and a down-ramp waveform voltage. Good.
  • FIG. 6 is a circuit diagram of the sustain electrode driving circuit 44 according to the embodiment of the present invention.
  • the interelectrode capacitance of the panel 10 is shown as Cp.
  • Sustain pulse generation circuit 60 of sustain electrode drive circuit 44 has substantially the same configuration as sustain pulse generation circuit 50 of scan electrode drive circuit 43.
  • sustain pulse generating circuit 60 recovers and reuses power for driving sustain electrode SU1 through sustain electrode SUn, and sustain electrode SU1 through sustain electrode SUn with voltages Vs and 0 ( And a clamp circuit 62 for clamping to V).
  • Sustain pulse generating circuit 60 is connected to sustain electrode SU1 through sustain electrode SUn, which is one end of interelectrode capacitance Cp of panel 10.
  • the power recovery circuit 61 includes a power recovery capacitor C30, a switching element Q31, a switching element Q32, a backflow prevention diode D31, a backflow prevention diode D32, and a resonance inductor L30. Then, the interelectrode capacitance Cp and the inductor L30 are LC-resonated, and the sustain pulse rises and falls.
  • Clamp circuit 62 includes switching element Q33 for clamping sustain electrode SU1 through sustain electrode SUn to voltage Vs, and switching element Q34 for clamping sustain electrode SU1 through sustain electrode SUn to 0 (V). Then, sustain electrode SU1 through sustain electrode SUn are connected to power supply VS through switching element Q33 and clamped to voltage Vs, and sustain electrode SU1 through sustain electrode SUn are grounded through switching element Q34 to 0 (V). Clamp.
  • the sustain electrode drive circuit 44 also includes a power source VE1 that generates the voltage Ve1, a switching element Q36 for applying the voltage Ve1 to the sustain electrodes SU1 to SUn, a switching element Q37, a power source ⁇ VE that generates the voltage ⁇ Ve, and a backflow prevention.
  • the switching element Q36 and the switching element Q37 are turned on, and the sustain electrode SU1 to the sustain electrode SUn are connected to the positive electrode via the diode D33, the switching element Q36, and the switching element Q37.
  • a voltage Ve1 is applied.
  • the switching element Q38 is turned on and charged so that the voltage of the capacitor C31 becomes the voltage Ve1. Further, at the timing of applying the voltage Ve2 shown in FIG. 3, the switching element Q38 is cut off while the switching element Q36 and the switching element Q37 are kept conductive. At the same time, switching element Q39 is turned on to superimpose voltage ⁇ Ve on the voltage of capacitor C31, and voltage (Ve1 + ⁇ Ve), that is, voltage Ve2, is applied to sustain electrode SU1 through sustain electrode SUn. At this time, the current from the capacitor C31 to the power source VE1 is cut off by the action of the backflow preventing diode D33.
  • FIG. 7 is a timing chart for explaining an example of operations of scan electrode drive circuit 43 and sustain electrode drive circuit 44 in the embodiment of the present invention, and is a detailed timing chart of a portion surrounded by a broken line in FIG. It is.
  • one period of the sustain pulse repetition period is divided into six periods indicated by T1 to T6, and each period will be described.
  • the repetition period is an interval between sustain pulses repeatedly applied to the display electrode pair in the sustain period, and represents a period repeated by the periods T1 to T6, for example.
  • the waveform of the positive electrode is described, but the present invention is not limited to this.
  • switching element Q31 is turned on at time t2. Then, a current starts to flow from the power recovery capacitor C30 through the switching element Q31, the diode D31, and the inductor L30, and the voltages of the sustain electrodes SU1 to SUn begin to rise. Since inductor L30 and interelectrode capacitance Cp form a resonance circuit, the voltage of sustain electrode SU1 through sustain electrode SUn rises to near Vs at time t3 after a time 1 ⁇ 2 of the resonance period has elapsed. However, the voltage of sustain electrode SU1 through sustain electrode SUn does not rise to Vs due to power loss due to the resistance component of the resonance circuit.
  • Period T4-T6 The sustain pulse applied to scan electrode SC1 through scan electrode SCn and the sustain pulse applied to sustain electrode SU1 through sustain electrode SUn have the same waveform, and the operation from period T4 to period T6 is from period T1 to period T3. Since this operation is equivalent to the operation in which scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn are switched, description thereof will be omitted.
  • the switching element Q2 may be turned off after time t2 and before time t5, and the switching element Q31 may be turned off after time t3 and before time t4. Further, the switching element Q32 may be turned off by the next time t2 after the time t5, and the switching element Q1 may be turned off by the next time t1 after the time t6.
  • switching element Q34 is preferably turned off immediately before time t2, switching element Q3 is preferably turned off immediately before time t1, and switching element Q4 is turned off at time. It is desirable that the switching element Q33 be turned off just before time t4 just before t5.
  • Period T7 This period is the fall of the sustain pulse applied to sustain electrode SU1 through sustain electrode SUn, and is the same as period T4. That is, by turning off switching element Q33 immediately before time t7 and turning on switching element Q32 at time t7, the charges on sustain electrode SU1 to sustain electrode SUn side are transferred to capacitor C30 through inductor L30, diode D32, and switching element Q32. The flow starts, and the voltage of sustain electrode SU1 through sustain electrode SUn begins to drop. Further, switching element Q4 is kept on, and scan electrode SC1 through scan electrode SCn are maintained at 0 (V) which is the base potential.
  • the input terminal INc is set to “Hi”.
  • a constant current flows from the resistor R12 toward the capacitor C11, the source voltage of the switching element Q15 rises in a ramp shape, and the output voltage of the scan electrode drive circuit 43 has a steeper slope than the up-ramp waveform voltage. It begins to rise like a ramp.
  • the erase ramp waveform voltage which is the second ramp waveform voltage rising from 0 (V) as the base potential toward the voltage Vers is generated.
  • the voltage difference between scan electrode SCi and sustain electrode SUi exceeds the discharge start voltage while the erase ramp waveform voltage rises.
  • each numerical value is set so that discharge is generated only between scan electrode SCi and sustain electrode SUi.
  • sustain pulse voltage Vs is about 210 (V)
  • voltage Vers is about 213 (V)
  • the gradient of the erase ramp waveform voltage is about 10 V / ⁇ sec.
  • a weak erase discharge is continuously generated between the scan electrode SCi and the sustain electrode SUi by the erase ramp waveform voltage that gradually increases the applied voltage. Even in a panel with high definition and increased driving impedance, the erase discharge can be generated stably, and the wall voltage on the scan electrode SCi and the sustain electrode SUi can be generated stably. It can be adjusted to the optimum state.
  • the wall electrification can be made more stable as compared with the configuration in which the voltage is maintained for a certain period of time, and the subsequent initial stage It is possible to stably generate the initializing discharge by the selective initializing operation using the down-ramp waveform, particularly the initializing discharge. That is, it is possible to prevent the occurrence of this abnormal discharge during the initialization operation.
  • the subsequent subfield initialization operation for example, if the subsequent subfield is a selective initialization subfield, the scan electrode SC1 to scan electrode SCn are set to fall.
  • the ramp waveform voltage is applied, and the voltage Ve1 is applied to the sustain electrode to start the selective initialization operation.
  • FIG. 8 is a timing chart for explaining an example of the operation of scan electrode driving circuit 43 in the all-cell initializing period in one embodiment of the present invention.
  • the drive waveform during the all-cell initialization operation is described as an example, but the down-ramp waveform voltage can be generated by the same control in the selective initialization operation.
  • the drive voltage waveform for performing the all-cell initialization operation is divided into five periods indicated by periods T10 to T14, and each period will be described.
  • the voltages Vi1 and Vi3 are equal to the voltage Vs
  • the voltage Vi2 is equal to the voltage Vr
  • the voltage Vi4 is equal to a voltage (Va + Vset2) obtained by superimposing the voltage Vset2 on the negative voltage Va.
  • the input signals CEL1 and CEL2 to the AND gate AG are similarly expressed as “Hi” and “0” as “Lo”.
  • FIG. 8 also shows the operations of period T8 to period T9 in which the erase ramp waveform voltage is generated in order to show the difference between the generation of the erase ramp waveform voltage and the generation of the up ramp waveform voltage.
  • the switching signal CEL2 is maintained at “1” in the period T10 to the period T14 in order to change the voltage Vi4 to a voltage (Va + Vset2) obtained by superimposing the voltage Vset2 on the negative voltage Va.
  • the switching element Q21 is kept off during the periods T10 to T14.
  • a signal having a reverse polarity to the signal input to the input terminal INa is input to the switching element Q12 constituting the separation circuit, and the input terminal is connected to the switching element Q13 constituting the separation circuit.
  • a signal having a polarity opposite to that of the signal input to INb is input.
  • Period T8 In the period T8, the input terminal INc is set to “Hi”. As a result, a constant current flows from the resistor R12 toward the capacitor C11, the source voltage of the switching element Q15 increases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 has a steeper slope than the up-ramp waveform voltage. It begins to rise like a ramp.
  • the erase ramp waveform voltage which is the second ramp waveform voltage rising from 0 (V) as the base potential toward the voltage Vers is generated.
  • the input terminal INa of the Miller integrating circuit that generates the up-ramp waveform voltage is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal INa. Then, a constant current flows from the resistor R10 toward the capacitor C10, the source voltage of the switching element Q11 increases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 starts to increase in a ramp shape. This voltage increase continues while the input terminal INa is “Hi”.
  • the input terminal INa is set to “Lo” after that. Specifically, for example, a voltage of 0 (V) is applied to the input terminal INa.
  • the voltage Vs (equal to the voltage Vi1 in the present embodiment) that is equal to or lower than the discharge start voltage gradually decreases toward the voltage Vr (equal to the voltage Vi2 in the present embodiment) that exceeds the discharge start voltage.
  • An up-ramp waveform voltage that rises to 1 is applied to scan electrode SC1 through scan electrode SCn.
  • the input terminal INb of the Miller integrating circuit that generates the down-ramp waveform voltage is set to “Hi”. Specifically, for example, a voltage of 15 (V) is applied to the input terminal INb. Then, a constant current flows from the resistor R11 toward the capacitor C12, the drain voltage of the switching element Q14 decreases in a ramp shape, and the output voltage of the scan electrode driving circuit 43 starts to decrease in a ramp shape. Then, immediately before the initialization period ends, the input terminal INb is set to “Lo”. Specifically, for example, a voltage of 0 (V) is applied to the input terminal INb.
  • the switching element Q13 is turned off, but the Miller integrating circuit that generates the down-ramp waveform voltage can decrease the output voltage of the scan electrode driving circuit 43 via the body diode of the switching element Q13.
  • the down-ramp waveform voltage is compared with the voltage (Va + Vset2) obtained by adding the voltage Vset2 to the voltage Va.
  • the output signal from the comparator CP has the down-ramp waveform voltage equal to the voltage ( Va + Vset2)
  • the inputs of the AND gate AG are both “1”, and “1” is output from the AND gate AG.
  • the scan pulse generation circuit 54 outputs the negative voltage Va.
  • a voltage Vc in which the voltage Vscn is superimposed on is output. Accordingly, the scan pulse generation circuit 54 outputs a down-ramp waveform voltage in which the voltage Vi4 is (Va + Vset2).
  • scan electrode drive circuit 43 generates an up-ramp waveform voltage that is a first ramp waveform voltage that gradually increases from voltage Vi1 that is equal to or lower than the discharge start voltage to voltage Vi2 that exceeds the discharge start voltage. Then, the voltage is applied to scan electrode SC1 through scan electrode SCn, and thereafter, a ramp voltage waveform that gradually falls from voltage Vi3 to voltage Vi4 is applied.
  • the switching element Q21 is kept on in the subsequent writing period after the end of the initialization period.
  • the voltage input to one terminal of the comparator CP becomes the negative voltage Va
  • the output signal CEL1 from the comparator CP is maintained at “1”.
  • the output from the AND gate AG is maintained at “1”
  • the scan pulse generation circuit 54 outputs the voltage Vc in which the voltage Vscn is superimposed on the negative voltage Va.
  • the switching signal CEL2 is set to “0” at the timing of generating the negative scanning pulse voltage
  • the output signal of the AND gate AG becomes “0”, and the negative voltage Va is output from the scanning pulse generation circuit 54. The In this way, a negative scanning pulse voltage in the address period can be generated.
  • the erase ramp waveform voltage having a steeper slope than the up ramp waveform voltage. Is applied to scan electrode SC1 through scan electrode SCn to generate a weak erase discharge continuously. Further, after the increasing voltage reaches the voltage Vers, the voltage is immediately decreased to 0 (V) which becomes the base potential.
  • the address discharge can be stably generated without increasing the voltage necessary for generating the address discharge, so that an operation failure at the time of writing can be prevented. It is possible to improve the image display quality by reducing.
  • FIG. 9 is a diagram showing another example of the drive voltage waveform in the embodiment of the present invention. For example, as shown in this drawing, if the erase ramp waveform voltage reaches the voltage Vers and immediately drops to the voltage Vb (the voltage Vb is equal to or lower than the voltage Vers ⁇ 0.7), Even if the voltage Vb is maintained for a certain period, the above-described effects can be obtained while preventing the above-described abnormal discharge.
  • the lower limit voltage value of the reached potential after the drop is set to 0 (V) as the base potential, but this lower limit voltage value is selected by the subsequent down-ramp waveform voltage. It is only a value set to make it smooth.
  • the lower limit voltage value is not limited to the above-described value, and may be optimally set within a range in which the operation following the erasing operation can be smoothly performed.
  • the first ramp waveform generating circuit for generating the up-ramp waveform voltage during the initialization operation and the second ramp waveform generating circuit for generating the erase ramp waveform voltage are mutually connected.
  • both the rising ramp waveform voltage and the erasing ramp waveform voltage are applied to scan electrode SC1 through scan electrode SCn. Therefore, by configuring one ramp waveform generation circuit (such as a Miller integration circuit) so that the gradient and maximum voltage value of the ramp waveform to be generated can be changed using a switching element or the like, the first ramp waveform generation circuit and the first ramp waveform generation circuit It is also possible to configure the two ramp waveform generating circuits with a common circuit.
  • scan electrode drive circuit 43 and sustain electrode drive circuit 44 shown in FIG. 5 and FIG. 6 are merely examples of a configuration, and can perform the same operation.
  • Any circuit configuration may be used.
  • the circuit that applies the voltage Ve1 and the voltage Ve2 is not limited to the circuit illustrated in FIG. 6.
  • a power source that generates the voltage Ve1 a power source that generates the voltage Ve2
  • a plurality of switching elements for applying to the sustain electrodes SU1 to SUn may be used to apply the respective voltages to the sustain electrodes SU1 to SSUn at a necessary timing.
  • the circuit for generating the erase ramp waveform voltage shown in FIG. 5 is merely a configuration example, and can be replaced with another circuit that can realize the same operation.
  • this embodiment can also be applied to a panel driving method by so-called two-layer driving.
  • This two-layer drive is, for example, the following drive method.
  • scan electrode SC1 to scan electrode SCn are divided into a first scan electrode group and a second scan electrode group, and an address period is sequentially applied to each scan electrode belonging to the first scan electrode group.
  • a second address period in which a scan pulse is sequentially applied to each of the scan electrodes belonging to the second scan electrode group.
  • the scan electrode belonging to the scan electrode group to which the scan pulse is applied transits from the second voltage higher than the scan pulse voltage to the scan pulse voltage. A scan pulse transitioning again to the second voltage is sequentially applied.
  • the scan electrode belonging to the scan electrode group to which the scan pulse is not applied has either a third voltage higher than the scan pulse voltage, or any one of the second voltage and the fourth voltage higher than the third voltage.
  • the third voltage is applied while the scan pulse voltage is applied to at least the adjacent scan electrodes. Even with such a panel driving method, the same effects as described above can be obtained by applying this embodiment.
  • the erase ramp waveform voltage is applied to scan electrodes SC1 to SCn.
  • the last sustain pulse is applied to scan electrode SC1 to scan electrode SCn, and the erase ramp waveform voltage is set. There is a conventional technique of applying to the sustain electrodes SU1 to SUn.
  • the present invention can obtain a more desirable effect from the viewpoint of image quality.
  • the erase ramp waveform voltage is applied to the sustain electrodes SU1 to SUn
  • the same waveform shape as that of the all-cell initialization operation shown in the present embodiment that is, the up ramp waveform
  • An initialization waveform having the following must be applied to scan electrodes SC1 to SCn.
  • the erase ramp waveform voltage is applied to scan electrodes SC1 to SCn. Therefore, in the selective initialization subfield, the above-described down ramp waveform voltage is applied to scan electrodes SC1 to SCn. Operation can be performed. Therefore, a more desirable effect can be obtained in terms of the time required for the initialization operation.
  • the configuration in which one inductor is commonly used for the rising and falling of the sustain pulse has been described.
  • a configuration in which different inductors are used for rising and falling may be used.
  • the specific numerical values shown in the present embodiment for example, the voltage value of the voltage Vers and the gradient of the erase pulse waveform voltage are set based on the characteristics of the 42-inch panel having 1080 display electrode pairs used in the experiment. However, it is merely an example of the embodiment.
  • the present embodiment is not limited to these numerical values, and is preferably set to an optimum value according to the characteristics of the panel, the specifications of the plasma display device, and the like. Each of these numerical values is allowed to vary within a range where the above-described effect can be obtained.
  • the erase ramp waveform voltage which is the rising ramp waveform voltage for erase discharge applied to the scan electrode at the end of the sustain period, is lowered immediately after the rising voltage reaches the voltage Vers. Even with high-definition and high-definition panels, it is possible to generate a stable address discharge without increasing the applied voltage necessary to generate the address discharge, resulting in defective operation during writing It is useful as a method for driving a plasma display device and a panel that can improve image display quality by reducing image quality.

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Abstract

大画面化、高精細化されたプラズマディスプレイパネルにおいて、書込み放電を安定に発生させるために、走査電極（ＳＣ１～ＳＣｎ）に、１フィールド期間の少なくとも１つのサブフィールド（第１ＳＦ）の初期化期間において、電位Ｖｉ１から電位Ｖｉ２に向かって上昇する第１の傾斜波形電圧を印加するとともに、各サブフィールド（第１ＳＦ、第２ＳＦ、・・・）の維持期間の最後において、ベース電位から所定電位Ｖｅｒｓに向かって上昇し、前記所定電位Ｖｅｒｓに到達したら直ちに降下させる第２の傾斜波形電圧を印加する。

Description

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
　本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。前面板は、１対の走査電極と維持電極とからなる表示電極対が前面ガラス基板上に互いに平行に複数対形成され、それら表示電極対を覆うように誘電体層および保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には、例えば分圧比で５％のキセノンを含む放電ガスが封入されている。ここで表示電極対とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光させてカラー表示を行っている。
　パネルを駆動する方法としては、サブフィールド法、すなわち、１フィールド期間を複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般に用いられている。
　各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成するとともに、書込み放電を安定して発生させるためのプライミング粒子（放電のための起爆剤＝励起粒子）を発生させる。書込み期間では、表示を行うべき放電セルに選択的に書込みパルス電圧を印加して書込み放電を発生させ壁電荷を形成する（以下、この動作を「書込み」とも記す）。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルス電圧を印加し、書込み放電を起こした放電セルで維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。
　また、サブフィールド法の中でも、緩やかに変化する電圧波形を用いて初期化放電を行い、さらに維持放電を行った放電セルに対して選択的に初期化放電を行うことで、階調表示に関係しない発光を極力減らしコントラスト比を向上させた駆動方法が開示されている。
　具体的には、複数のサブフィールドのうち、１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い、他のサブフィールドの初期化期間においては直前の維持期間で維持放電を行った放電セルにのみ初期化放電を発生させる選択初期化動作を行う。このように駆動することによって、画像の表示に関係のない発光に依存して変化する黒表示領域の輝度（以下、「黒輝度」と略記する）は全セル初期化動作における微弱発光だけとなり、コントラストの高い画像表示が可能となる（例えば、特許文献１参照）。
　また、上述の特許文献１には、維持期間における最後の維持パルスのパルス幅を他の維持パルスのパルス幅よりも短くし、表示電極対間の壁電荷による電位差を緩和する、いわゆる細幅消去放電についても記載されている。この細幅消去放電によって、続くサブフィールドの書込み期間における書込み動作を安定させ、コントラスト比の高いプラズマディスプレイ装置を実現することができる。
　また、維持期間において表示電極対への維持パルスの印加が終了した後に、上昇する傾斜波形電圧を維持電極に印加して放電セル内の壁電荷を消去する技術が開示されている（例えば、特許文献２参照）。
　また、維持期間において表示電極対への維持パルスの印加が終了した後に、所定の電圧まで上昇した後その電圧を一定期間維持する傾斜波形電圧を走査電極に印加し、その後上昇する傾斜波形電圧を維持電極に印加して放電セル内の壁電荷を消去する技術が開示されている（例えば、特許文献３参照）。
　また、維持期間において表示電極対への維持パルスの印加が終了した後に、上昇する傾斜波形電圧を走査電極に印加するとともにその傾斜を表示画像の平均輝度に応じて変更することで放電セル内の壁電荷を消去する技術が開示されている（例えば、特許文献４参照）。
　ただし、特許文献２、特許文献３に記載された技術においては、維持電極に印加する傾斜波形電圧を発生させるための回路が必要となり、また、特許文献４に記載された技術においては傾斜波形電圧の傾斜を変更させるための回路が必要となるため、いずれにおいても回路の規模が増大する。
　近年、パネルの高精細化にともない放電セルのさらなる微細化が進んでいる。この微細化された放電セルでは、壁電荷が失われる電荷抜けと呼ばれる現象が生じやすいことが確認されており、この電荷抜けが発生すると、放電不良が発生して画像表示品質を劣化させたり、あるいは、放電の発生に必要な印加電圧が上昇する等の問題が生じる。
　電荷抜けが発生する主な原因の１つに書込み動作時の放電ばらつきがある。例えば、書込み動作時の放電ばらつきが大きく、書込み放電が強く発生してしまうと、発光させる放電セルと非発光の放電セルとが隣接したところで、発光させる放電セルが非発光の放電セルから壁電荷を奪ってしまうことがあり、電荷抜けが発生する。
　したがって、書込み放電をできるだけ安定に発生させることが、電荷抜けを防止するためには重要である。
　一方、近年ではパネルのさらなる大画面化、高精細化が進められており、それにともないパネルの駆動インピーダンスは増大する傾向にある。そして、駆動インピーダンスが増大すると、パネルの駆動回路から発生される駆動波形にリンギング等の波形歪が生じやすくなる。上述の細幅消去放電は、続くサブフィールドの書込み動作を安定させることを目的としたものであるが、例えば、この細幅消去放電を発生させるための駆動波形に波形歪が生じると、細幅消去放電そのものが強く発生してしまう恐れがあり、そのような場合には、続く書込み放電を安定に発生させることは難しいといった課題があった。
特開２０００－２４２２２４号公報 特開２００４－３４８１４０号公報 特開２００５－１４１２２４号公報 特開２００３－５７００号公報
　本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたパネルと、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド期間内に複数設け、１フィールド期間の少なくとも１つのサブフィールドの初期化期間においては上昇する第１の傾斜波形電圧を発生させ、維持期間においてはベース電位から維持放電を発生させる電位に変位する維持パルス電圧を発生させる走査電極駆動回路とを備え、走査電極駆動回路は、維持期間の最後において、上昇する波形電圧が所定電位に到達したら直ちに降下させる第２の傾斜波形電圧を発生させることを特徴とする。
　これにより、大画面化、高精細化されたパネルであっても、維持期間の最後に走査電極に印加する消去放電用の上り傾斜波形電圧である第２の傾斜波形電圧を、上昇する電圧が電圧Ｖｅｒｓに到達した後、直ちに降下させているので、放電セルにおける異常放電の発生を防止して、放電セル内の壁電圧を続く書込み動作が安定に行えるように最適に調整することができる。これにより、書込み放電を安定に発生させることができるので、書込み時の動作不良の発生を低減してパネルの画像表示品質を向上させることができる。
図１は、本発明の一実施の形態におけるパネルの構造を示す分解斜視図である。 図２は、同パネルの電極配列図である。 図３は、本発明の一実施の形態におけるパネルの各電極に印加する駆動電圧波形図である。 図４は、本発明の一実施の形態におけるプラズマディスプレイ装置の回路ブロック図である。 図５は、本発明の一実施の形態における走査電極駆動回路の回路図である。 図６は、本発明の一実施の形態における維持電極駆動回路の回路図である。 図７は、本発明の一実施の形態における走査電極駆動回路および維持電極駆動回路の動作の一例を説明するためのタイミングチャートである。 図８は、本発明の一実施の形態における全セル初期化期間の走査電極駆動回路の動作の一例を説明するためのタイミングチャートである。 図９は、本発明の一実施の形態における駆動電圧波形の他の例を示した図である。
符号の説明
　１　　プラズマディスプレイ装置
　１０　　パネル
　２１　　前面板
　２２　　走査電極
　２３　　維持電極
　２４　　表示電極対
　２５，３３　　誘電体層
　２６　　保護層
　３１　　背面板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５　　タイミング発生回路
　５０，６０　　維持パルス発生回路
　５１，６１　　電力回収回路
　５２，６２　　クランプ回路
　５３　　初期化波形発生回路
　５４　　走査パルス発生回路
　５５　　第１のミラー積分回路
　５６　　第２のミラー積分回路
　５７　　第３のミラー積分回路
　Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ２１
，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３６，Ｑ３７，Ｑ３８，Ｑ３９，ＱＨ１～ＱＨｎ
，ＱＬ１～ＱＬｎ　　スイッチング素子
　Ｃ１，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ３０，Ｃ３１　　コンデンサ
　Ｌ１，Ｌ３０　　インダクタ
　Ｄ１，Ｄ２，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ３１，Ｄ３２，Ｄ３３　　ダイオード
　ＡＧ　　アンドゲート
　ＣＰ　　比較器
　Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４　　抵抗
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態）
　図１は、本発明の一実施の形態におけるパネル１０の構造を示す分解斜視図である。ガラス製の前面板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
　また、保護層２６は、放電セルにおける放電開始電圧を下げるために、パネルの材料として使用実績があり、ネオン（Ｎｅ）およびキセノン（Ｘｅ）ガスを封入した場合に２次電子放出係数が大きく耐久性に優れたＭｇＯを主成分とする材料から形成されている。
　背面板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が設けられている。
　これら前面板２１と背面板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして、内部の放電空間には、ネオンとキセノンの混合ガスが放電ガスとして封入されている。なお、本実施の形態では、発光効率を向上させるためにキセノン分圧を約１０％とした放電ガスを用いている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。また、放電ガスの混合比率も上述した数値に限られるわけではなく、その他の混合比率であってもよい。
　図２は、本発明の一実施の形態におけるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１～ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているために、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。
　次に、パネル１０を駆動するための駆動電圧波形とその動作の概要について説明する。本実施の形態におけるプラズマディスプレイ装置は、サブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは、初期化期間、書込み期間および維持期間を有する。
　各サブフィールドにおいて、初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。加えて、放電遅れを小さくし書込み放電を安定して発生させるためのプライミング粒子（放電のための起爆剤＝励起粒子）を発生させるという働きを持つ。このときの初期化動作には、全ての放電セルで初期化放電を発生させる全セル初期化動作と、直前のサブフィールドで維持放電を行った放電セルだけで選択的に初期化放電を発生させる選択初期化動作とがある。
　書込み期間では、後に続く維持期間において発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに比例した数の維持パルスを表示電極対２４に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。このときの比例定数を「輝度倍率」と呼ぶ。
　本実施の形態では、１フィールドを１０のサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第１０ＳＦ）で構成し、各サブフィールドはそれぞれ、例えば（１、２、３、６、１１、１８、３０、４４、６０、８０）の輝度重みを持つものとする。そして、第１ＳＦの初期化期間では全セル初期化動作を行い、第２ＳＦから第１０ＳＦの初期化期間では選択初期化動作を行うものとする。これにより、画像の表示に関係のない発光は第１ＳＦにおける全セル初期化動作の放電にともなう発光のみとなる。したがって、維持放電を発生させない黒表示領域の輝度である黒輝度は全セル初期化動作における微弱発光だけとなって、コントラストの高い画像表示が可能となる。また、各サブフィールドの維持期間においては、それぞれのサブフィールドの輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４のそれぞれに印加する。
　しかし、本実施の形態は、サブフィールド数や各サブフィールドの輝度重みが上記の値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切換える構成であってもよい。
　なお、本実施の形態では、維持期間の最後に傾斜波形電圧を発生させており、これにより、続くサブフィールドの書込み期間における書込み動作を安定させている。以下、まず駆動電圧波形の概要について説明し、続いて駆動回路の構成について説明する。
　図３は、本発明の一実施の形態におけるパネル１０の各電極に印加する駆動電圧波形図である。図３には、２つのサブフィールドの駆動電圧波形、すなわち全セル初期化動作を行うサブフィールド（以下、「全セル初期化サブフィールド」と呼称する）である第１ＳＦと、選択初期化動作を行うサブフィールド（以下、「選択初期化サブフィールド」と呼称する）である第２ＳＦとを示している。なお、他のサブフィールドにおける駆動電圧波形は、第２ＳＦの駆動電圧波形とほぼ同様である。また、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中から画像データにもとづき選択された電極を表す。
　まず、全セル初期化サブフィールドである第１ＳＦについて説明する。
　第１ＳＦの初期化期間前半部では、データ電極Ｄ１～データ電極Ｄｍ、維持電極ＳＵ１～維持電極ＳＵｎにそれぞれ０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する第１の傾斜波形電圧（以下、「上りランプ波形電圧」と呼称する）を印加する。この上りランプ波形電圧は、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの電圧差が放電開始電圧以下となる電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する電圧である。
　なお、本実施の形態では、この上りランプ波形電圧を約１．３Ｖ／μｓｅｃの勾配にして発生させている。
　この上りランプ波形電圧が上昇する間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１～データ電極Ｄｍ上部および維持電極ＳＵ１～維持電極ＳＵｎ上部には正の壁電圧が蓄積される。この電極上部の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
　初期化期間後半部では、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１～データ電極Ｄｍには０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧（以下、「下りランプ波形電圧」と呼称する）を印加する。この下りランプ波形電圧は、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの電圧差が放電開始電圧以下となる電圧Ｖｉ３から、放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する電圧である。この間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１～データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。以上により、全ての放電セルに対して初期化放電を行う全セル初期化動作が終了する。
　なお、図３の第２ＳＦの初期化期間に示したように、初期化期間の前半部を省略した駆動電圧波形を各電極に印加してもよい。すなわち、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ１を、データ電極Ｄ１～データ電極Ｄｍに０（Ｖ）をそれぞれ印加し、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｉ３’から電圧Ｖｉ４に向かって緩やかに下降する下りランプ波形電圧を印加する。これにより前のサブフィールドの維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められる。また直前の維持放電によってデータ電極Ｄｋ（ｋ＝１～ｍ）上部に十分な正の壁電圧が蓄積されている放電セルでは、この壁電圧の過剰な部分が放電され書込み動作に適した壁電圧に調整される。一方、前のサブフィールドで維持放電を起こさなかった放電セルについては放電することはなく、前のサブフィールドの初期化期間終了時における壁電荷がそのまま保たれる。このように前半部を省略した初期化動作は、直前のサブフィールドの維持期間で維持動作を行った放電セルに対して初期化放電を行う選択初期化動作となる。
　続く書込み期間では、まず維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｃを印加する。
　そして、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～データ電極Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。このときデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ－Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなり放電開始電圧を超える。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。また、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を印加しているため、維持電極ＳＵ１上と走査電極ＳＣ１上との電圧差は、外部印加電圧の差である（Ｖｅ２－Ｖａ）に維持電極ＳＵ１上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなる。このとき、電圧Ｖｅ２を、放電開始電圧をやや下回る程度の電圧値に設定することで、維持電極ＳＵ１と走査電極ＳＣ１との間を、放電には至らないが放電が発生しやすい状態とすることができる。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電を引き金にして、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間に放電を発生させることができる。こうして、発光させるべき放電セルに書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　このようにして、１行目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１～データ電極Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、まず走査電極ＳＣ１～走査電極ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１～維持電極ＳＵｎにベース電位となる接地電位、すなわち０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が維持パルス電圧Ｖｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差が加算されたものとなり放電開始電圧を超える。
　そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎにはベース電位となる０（Ｖ）を、維持電極ＳＵ１～維持電極ＳＵｎには維持パルス電圧Ｖｓをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が放電開始電圧を超えるので再び維持電極ＳＵｉと走査電極ＳＣｉとの間に維持放電が起こり、維持電極ＳＵｉ上に負の壁電圧が蓄積され走査電極ＳＣｉ上に正の壁電圧が蓄積される。以降同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに交互に輝度重みに輝度倍率を乗じた数の維持パルスを印加し、表示電極対２４の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
　そして、維持期間の最後には、走査電極ＳＣ１～走査電極ＳＣｎに、ベース電位となる０（Ｖ）から電圧Ｖｅｒｓに向かって緩やかに上昇する第２の傾斜波形電圧（以下、「消去ランプ波形電圧」と呼称する）を印加する。これにより、微弱な放電を持続して発生させ、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧の一部または全部を消去している。
　具体的には、維持電極ＳＵ１～維持電極ＳＵｎを０（Ｖ）に戻した後、ベース電位となる０（Ｖ）から放電開始電圧を超える電圧Ｖｅｒｓに向かって上昇する第２の傾斜波形電圧である消去ランプ波形電圧を、第１の傾斜波形電圧である上りランプ波形電圧よりも急峻な勾配、例えば約１０Ｖ／μｓｅｃの勾配で発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。すると、維持放電を起こした放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な放電が発生する。そして、この微弱な放電は、維持電極ＳＵ１～維持電極ＳＵｎへの印加電圧が上昇する期間、持続して発生する。そして、上昇する電圧が所定電位である電圧Ｖｅｒｓに到達したら、直ちに走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧をベース電位となる０（Ｖ）まで降下させる。
　このとき、この微弱な放電で発生した荷電粒子は、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧差を緩和するように、常に維持電極ＳＵｉ上および走査電極ＳＣｉ上に壁電荷となって蓄積されていく。これにより、データ電極Ｄｋ上の正の壁電荷を残したまま、走査電極ＳＣ１～走査電極ＳＣｎ上と維持電極ＳＵ１～維持電極ＳＵｎ上との間の壁電圧は、走査電極ＳＣｉに印加した電圧と放電開始電圧の差、すなわち（電圧Ｖｅｒｓ－放電開始電圧）の程度まで弱められる。以下、この消去ランプ波形電圧によって発生させる維持期間の最後の放電を「消去放電」と呼称する。
　なお、本実施の形態では、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧があらかじめ定めた電圧Ｖｅｒｓに到達したら、直ちにベース電位となる０（Ｖ）まで降下させる構成としている。これは、上昇する電圧が電圧Ｖｅｒｓに到達した後、その電圧を維持したままにすると、次の３つの条件にあてはまる放電セルで異常放電が発生しやすいことを実験的に確認したためである。この３つの条件とは、すなわち、
１．自身が非発光の放電セル（そのサブフィールドで書込みがなされていない放電セル）である。
２．隣接セルが発光させる放電セル（そのサブフィールドで書込みがなされた放電セル）である。
３．自身が直前のサブフィールドで維持放電を発生した。
である。
　この異常放電は、続く書込み期間での誤放電を誘発するため、できるだけ発生させないようにすることが望ましい。
　本実施の形態では、消去ランプ波形電圧を発生させる際に、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｅｒｓに到達した後、直ちにベース電位となる０（Ｖ）まで降下させる構成としている。したがって、消去放電で発生したプライミング粒子を直ちに収束させる（放電空間内に形成されたプライミング粒子を放電セル内に壁電化として定着させる）ことができる。一方、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｅｒｓに到達した後、その電圧を一定期間維持する構成では、消去放電で発生したプライミング粒子が収束するまでに、時間的な間隔が空く。すなわち、本実施の形態では、そのよう構成と比較して、壁電化をより安定な状態とすることができ、その後の初期化放電、特に下りランプ波形による選択初期化動作よる初期化放電を安定に発生させることができる。したがって、初期化動作時における異常放電の発生を防止しつつ、放電セル内の壁電圧を続く書込み動作が安定に行えるように最適に調整することが可能である。
　続くサブフィールドの動作は、維持期間の維持パルスの数を除いて上述の動作とほぼ同様であるため説明を省略する。以上が、本実施の形態におけるパネル１０の各電極に印加する駆動電圧波形の概要である。
　なお、本実施の形態では、電圧Ｖｅｒｓの電圧値を維持パルス電圧Ｖｓ＋３（Ｖ）、例えば、約２１３（Ｖ）に設定しているが、ここでは電圧Ｖｅｒｓの電圧値を、維持パルス電圧Ｖｓ－１０（Ｖ）以上かつ維持パルス電圧Ｖｓ＋１０（Ｖ）以下の電圧範囲に設定することが望ましい。電圧Ｖｅｒｓの電圧値をこの上限値よりも大きくすると壁電圧の調整が過剰となり、また、下限値よりも小さくすると壁電圧の調整が不足して、それぞれ続く書込み動作を安定に行えない恐れがあるためである。
　また、本実施の形態では、消去ランプ波形電圧の勾配を約１０Ｖ／μｓｅｃにする構成を説明したが、この勾配は、２Ｖ／μｓｅｃ以上２０Ｖ／μｓｅｃ以下に設定することが望ましい。勾配をこの上限値よりも急峻にすると壁電圧を調整するための放電が微弱な放電とならず、また、勾配をこの下限値よりも緩やかにすると放電そのものが微弱になりすぎてしまい、それぞれ壁電圧の調整がうまく行えない恐れがあるためである。
　次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。図４は、本発明の一実施の形態におけるプラズマディスプレイ装置の回路ブロック図である。
　プラズマディスプレイ装置１は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１は、入力された画像信号ｓｉｇをサブフィールド毎の発光・非発光を示す画像データに変換する。データ電極駆動回路４２はサブフィールド毎の画像データをデータ電極Ｄ１～データ電極Ｄｍのそれぞれに対応する信号に変換し、各データ電極Ｄ１～データ電極Ｄｍを駆動する。
　タイミング発生回路４５は水平同期信号Ｈおよび垂直同期信号Ｖからの出力をもとにして各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。そして、上述したように、本実施の形態においては、維持期間の最後において消去ランプ波形電圧を発生させる構成としており、それに応じたタイミング信号を走査電極駆動回路４３および維持電極駆動回路４４に出力する。これにより、安定した初期化放電を実現し、パネルにおける初期化輝点を軽減させる。
　走査電極駆動回路４３は、初期化期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する初期化波形電圧を発生するための初期化波形発生回路（図示せず）、維持期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生するための維持パルス発生回路（図示せず）、書込み期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルス電圧を発生するための走査パルス発生回路（図示せず）を有し、タイミング信号にもとづいて各走査電極ＳＣ１～走査電極ＳＣｎをそれぞれ駆動する。維持電極駆動回路４４は、維持パルス発生回路（図示せず）および電圧Ｖｅ１、電圧Ｖｅ２を発生するための回路を備え、タイミング信号にもとづいて維持電極ＳＵ１～維持電極ＳＵｎを駆動する。
　次に、走査電極駆動回路４３について説明する。図５は、本発明の一実施の形態における走査電極駆動回路４３の回路図である。走査電極駆動回路４３は、維持パルスを発生させる維持パルス発生回路５０、初期化波形を発生させる初期化波形発生回路５３、走査パルスを発生させる走査パルス発生回路５４を備えている。なお、図５には、初期化波形発生回路５３を動作させるときに維持パルス発生回路の電源電圧Ｖｓと初期化波形発生回路５３とを電気的に分離するためのスイッチング素子Ｑ１２を用いた分離回路、および走査パルスを発生させるときに初期化波形発生回路５３と走査パルス発生回路５４とを電気的に分離するためのスイッチング素子Ｑ１３を用いた分離回路を示している。また、以下の説明においてスイッチング素子を導通させる動作を「オン」、遮断させる動作を「オフ」と表記し、スイッチング素子をオンさせる信号を「Ｈｉ」、オフさせる信号を「Ｌｏ」と表記する。
　維持パルス発生回路５０は、電力回収回路５１とクランプ回路５２とを備えている。電力回収回路５１は、電力回収用のコンデンサＣ１、スイッチング素子Ｑ１、スイッチング素子Ｑ２、逆流防止用のダイオードＤ１、逆流防止用のダイオードＤ２、共振用のインダクタＬ１を有している。なお、電力回収用のコンデンサＣ１は電極間容量Ｃｐに比べて十分に大きい容量を持ち、電力回収回路５１の電源として働くように、電圧値Ｖｓの半分の約Ｖｓ／２に充電されている。クランプ回路５２は、走査電極ＳＣ１～走査電極ＳＣｎを電圧Ｖｓにクランプするためのスイッチング素子Ｑ３、走査電極ＳＣ１～走査電極ＳＣｎを０（Ｖ）にクランプするためのスイッチング素子Ｑ４を有している。そして、タイミング発生回路４５から出力されるタイミング信号にもとづき各スイッチング素子を切換えて維持パルス電圧Ｖｓを発生させる。
　維持パルス発生回路５０において、例えば、維持パルス波形を立ち上げる際には、スイッチング素子Ｑ１をオンにして電極間容量ＣｐとインダクタＬ１とを共振させ、電力回収用のコンデンサＣ１からスイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１を通して走査電極ＳＣ１～走査電極ＳＣｎに電力を供給する。そして、走査電極ＳＣ１～走査電極ＳＣｎの電圧がＶｓに近づいた時点で、スイッチング素子Ｑ３をオンにして、走査電極ＳＣ１～走査電極ＳＣｎを電圧Ｖｓにクランプする。なお、スイッチング素子Ｑ１２がオフであっても、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）には、スイッチング動作を行う部分に対してボディダイオードと呼ばれる寄生ダイオードが逆並列に（スイッチング動作を行う部分に対して並列に、かつスイッチング動作により電流が流れる方向とは逆方向が順方向となるように）生成されるため、スイッチング素子Ｑ３をオンにすれば、このボディダイオードを介して走査電極ＳＣ１～走査電極ＳＣｎを電圧Ｖｓにクランプすることができる。
　逆に、維持パルス波形を立ち下げる際には、スイッチング素子Ｑ２をオンにして電極間容量ＣｐとインダクタＬ１とを共振させ、電極間容量ＣｐからインダクタＬ１、ダイオードＤ２、スイッチング素子Ｑ２を通して電力回収用のコンデンサＣ１に電力を回収する。そして、走査電極ＳＣ１～ＳＣｎの電圧が０（Ｖ）に近づいた時点で、スイッチング素子Ｑ４をオンにして、走査電極ＳＣ１～走査電極ＳＣｎを０（Ｖ）にクランプする。
　また、本実施の形態においては、初期化動作時の上りランプ波形電圧を発生させるための傾斜波形発生回路とは別に、消去ランプ波形電圧を発生させるための傾斜波形発生回路を設けた構成としている。具体的には、初期化波形発生回路５３は、コンデンサＣ１０と抵抗Ｒ１０とを有し電圧Ｖｉ２までランプ状に緩やかに上昇する上りランプ波形電圧を発生する第１の傾斜波形発生回路である第１のミラー積分回路５５、コンデンサＣ１１と抵抗Ｒ１２とを有し電圧Ｖｅｒｓまでランプ状に緩やかに上昇する消去ランプ波形電圧を発生する第２の傾斜波形発生回路である第２のミラー積分回路５６、スイッチング素子Ｑ１４とコンデンサＣ１２と抵抗Ｒ１１とを有し電圧Ｖｉ４までランプ状に緩やかに下降する下りランプ波形電圧を発生する第３の傾斜波形発生回路である第３のミラー積分回路５７を備えている。なお、図５には、ミラー積分回路のそれぞれの入力端子を入力端子ＩＮａ、入力端子ＩＮｂ、入力端子ＩＮｃとして示している。
　また、本実施の形態では、消去ランプ波形電圧発生時における電圧の上昇を電圧Ｖｅｒｓで精度よく停止させるために、消去ランプ波形電圧とあらかじめ定められた所定電圧とを比較し、消去ランプ波形電圧が所定電位に到達したら直ちに第２のミラー積分回路の動作を停止させるスイッチング回路を有する。具体的には、逆流防止用のダイオードＤ１３、電圧Ｖｅｒｓの電圧値を調整するための抵抗Ｒ１３、初期化波形発生回路５３から出力される電圧が電圧Ｖｅｒｓに到達したら第２のミラー積分回路５６の入力端子ＩＮｃを「Ｌｏ」にするためのスイッチング素子Ｑ１６、保護用のダイオードＤ１２、抵抗Ｒ１４を備えている。
　スイッチング素子Ｑ１６は、一般に用いられているＮＰＮ型のトランジスタからなり、ベースを初期化波形発生回路５３の出力に接続している。また、コレクタを第２のミラー積分回路５６の入力端子ＩＮｃに接続している。また、エミッタを、直列に接続された抵抗Ｒ１３、ダイオードＤ１３を介して電圧Ｖｓに接続している。抵抗Ｒ１３は、初期化波形発生回路５３から出力される電圧が電圧Ｖｅｒｓに到達したらスイッチング素子Ｑ１６がオンするようにその抵抗値が設定されている。そのため、初期化波形発生回路５３から出力される電圧が電圧Ｖｅｒｓに到達したらスイッチング素子Ｑ１６はオンする。すると、第２のミラー積分回路５６を動作させるために入力端子ＩＮｃに入力される電流はスイッチング素子Ｑ１６に引き抜かれるため第２のミラー積分回路５６は動作を停止する。
　一般的にミラー積分回路は、発生させるランプ波形の勾配に、自身の回路を構成する素子のばらつきの影響を受けやすく、そのため、単にミラー積分回路の動作期間だけで波形生成を行うと、ランプ波形の最大電圧値がばらつきやすい。一方、本実施の形態では、消去ランプ波形電圧の最大電圧値を目標電圧値に対して±３（Ｖ）に収めるのが望ましいことが確認されている。すなわち、本実施の形態における構成を用いることで、消去ランプ波形電圧の最大電圧値を目標電圧値に対して±１（Ｖ）程度の範囲に収めることができ、消去ランプ波形電圧を精度よく発生させることが可能となる。
　なお、電圧Ｖｅｒｓ’は電圧Ｖｅｒｓよりも高い電圧値に設定することが望ましく、本実施の形態では、電圧Ｖｅｒｓ’を電圧Ｖｓ＋３０（Ｖ）に設定している。また、本実施の形態では、電圧Ｖｅｒｓが電圧Ｖｓ＋３（Ｖ）になるように抵抗Ｒ１３の抵抗値を設定しており、具体的には抵抗Ｒ１３を１００Ω、電圧Ｖｓを２１０（Ｖ）、抵抗Ｒ１４を１ｋΩに設定している。ただし、これらの値は表示電極対数１０８０の４２インチのパネルにもとづき設定した値に過ぎず、パネルの特性やプラズマディスプレイ装置の仕様に応じて最適に設定すればよい。
　そして、初期化波形発生回路５３は、タイミング発生回路４５から出力されるタイミング信号にもとづき、上述した初期化波形電圧、または消去ランプ波形電圧を発生させる。
　例えば、初期化波形における上りランプ波形電圧を発生させる場合には、入力端子ＩＮａに所定の定電流を入力して、入力端子ＩＮａを「Ｈｉ」にする。これにより抵抗Ｒ１０からコンデンサＣ１０に向かって一定の電流が流れ、スイッチング素子Ｑ１１のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧もランプ状に上昇し始める。
　また、全セル初期化動作および選択初期化動作の初期化波形における下りランプ波形電圧を発生させる場合には、入力端子ＩＮｂに所定の定電流を入力して、入力端子ＩＮｂを「Ｈｉ」にする。すると、抵抗Ｒ１１からコンデンサＣ１２に向かって一定の電流が流れ、スイッチング素子Ｑ１４のドレイン電圧がランプ状に下降し、走査電極駆動回路４３の出力電圧もランプ状に下降し始める。
　また、維持期間の最後において消去ランプ波形電圧を発生させる場合には、入力端子ＩＮｃに所定の定電流を入力して、入力端子ＩＮｃを「Ｈｉ」にする。これにより抵抗Ｒ１２からコンデンサＣ１１に向かって一定の電流が流れ、スイッチング素子Ｑ１５のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧もランプ状に上昇し始める。なお、本実施の形態では、抵抗Ｒ１２の抵抗値を抵抗Ｒ１０の抵抗値よりも小さくしており、これにより、第２の傾斜波形電圧である消去ランプ波形電圧を、第１の傾斜波形電圧である上りランプ波形電圧よりも勾配を急峻にして発生させている。
　そして、初期化波形発生回路５３から出力される駆動電圧波形が徐々に上昇して電圧Ｖｅｒｓよりも高くなると、スイッチング素子Ｑ１６がオンして入力端子ＩＮｃに入力される定電流はスイッチング素子Ｑ１６に引き抜かれ、第２のミラー積分回路５６は動作を停止する。これにより、初期化波形発生回路５３から出力される駆動電圧波形は直ちにベース電位となる０（Ｖ）まで降下する。こうして、本実施の形態では、消去ランプ波形電圧発生時における電圧の上昇を所定電位である電圧Ｖｅｒｓで精度よく停止させ、その後、直ちにベース電位となる０（Ｖ）まで降下させている。
　走査パルス発生回路５４は、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ回路ＯＵＴ１～スイッチ回路ＯＵＴｎと、スイッチ回路ＯＵＴ１～スイッチ回路ＯＵＴｎの低電圧側を電圧Ｖａにクランプするためのスイッチング素子Ｑ２１と、スイッチ回路ＯＵＴ１～スイッチ回路ＯＵＴｎを制御するための制御回路ＩＣ１～制御回路ＩＣｎと、電圧Ｖａに電圧Ｖｓｃｎを重畳した電圧Ｖｃをスイッチ回路ＯＵＴ１～スイッチ回路ＯＵＴｎの高電圧側に印加するためのダイオードＤ２１およびコンデンサＣ２１とを備えている。そしてスイッチ回路ＯＵＴ１～スイッチ回路ＯＵＴｎのそれぞれは、電圧Ｖｃを出力するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨｎと電圧Ｖａを出力するためのスイッチング素子ＱＬ１～スイッチング素子ＱＬｎとを備えている。そして、タイミング発生回路４５から出力されるタイミング信号にもとづき、書込み期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルス電圧Ｖａを順次発生させる。なお、走査パルス発生回路５４は、初期化期間では初期化波形発生回路５３の電圧波形を、維持期間では維持パルス発生回路５０の電圧波形を、それぞれそのまま出力する。
　なお、スイッチング素子Ｑ３、スイッチング素子Ｑ４、スイッチング素子Ｑ１２、スイッチング素子Ｑ１３には非常に大きな電流が流れるために、これらのスイッチング素子にはＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等を複数並列接続して用い、インピーダンスを低下させている。
　また、走査パルス発生回路５４は、論理積演算を行うアンドゲートＡＧと、２つの入力端子に入力される入力信号の大小を比較する比較器ＣＰとを備える。比較器ＣＰは、電圧Ｖａに電圧Ｖｓｅｔ２が重畳された電圧（Ｖａ＋Ｖｓｅｔ２）と駆動電圧波形とを比較し、駆動電圧波形の方が電圧（Ｖａ＋Ｖｓｅｔ２）よりも高い場合には「０」を、それ以外では「１」を出力する。アンドゲートＡＧには、２つの入力信号、すなわち比較器ＣＰの出力信号（ＣＥＬ１）と切換え信号ＣＥＬ２とが入力される。切換え信号ＣＥＬ２としては、例えば、タイミング発生回路４５から出力されるタイミング信号を用いることができる。そして、アンドゲートＡＧは、いずれの入力信号も「１」の場合には「１」を出力し、それ以外の場合には「０」を出力する。アンドゲートＡＧの出力は制御回路ＩＣ１～制御回路ＩＣｎに入力され、アンドゲートＡＧの出力が「０」であればスイッチング素子ＱＬ１～スイッチング素子ＱＬｎを介して駆動電圧波形を、アンドゲートＡＧの出力が「１」であればスイッチング素子ＱＨ１～スイッチング素子ＱＨｎを介して電圧Ｖａに電圧Ｖｓｃｎが重畳された電圧Ｖｃを出力する。
　なお、本実施の形態では、第１の傾斜波形発生回路、第２の傾斜波形発生回路、第３の傾斜波形発生回路に、実用的であり比較的構成が簡単なＦＥＴを用いたミラー積分回路を採用しているが、傾斜波形発生回路は何らこの構成に限定されるものではなく、上りランプ波形電圧および下りランプ波形電圧を発生することができる回路であればどのような回路であってもよい。
　次に、維持電極駆動回路４４について説明する。図６は、本発明の一実施の形態における維持電極駆動回路４４の回路図である。なお、図６にはパネル１０の電極間容量をＣｐとして示している。
　維持電極駆動回路４４の維持パルス発生回路６０は、走査電極駆動回路４３の維持パルス発生回路５０とほぼ同様の構成である。すなわち、維持パルス発生回路６０は、維持電極ＳＵ１～維持電極ＳＵｎを駆動するときの電力を回収して再利用するための電力回収回路６１と、維持電極ＳＵ１～維持電極ＳＵｎを電圧Ｖｓおよび０（Ｖ）にクランプするためのクランプ回路６２とを備えている。そして、維持パルス発生回路６０は、パネル１０の電極間容量Ｃｐの一端である維持電極ＳＵ１～維持電極ＳＵｎに接続されている。
　電力回収回路６１は、電力回収用のコンデンサＣ３０、スイッチング素子Ｑ３１、スイッチング素子Ｑ３２、逆流防止用のダイオードＤ３１、逆流防止用のダイオードＤ３２、共振用のインダクタＬ３０を有している。そして、電極間容量ＣｐとインダクタＬ３０とをＬＣ共振させて維持パルスの立ち上がりおよび立ち下がりを行う。クランプ回路６２は、維持電極ＳＵ１～維持電極ＳＵｎを電圧Ｖｓにクランプするためのスイッチング素子Ｑ３３、維持電極ＳＵ１～維持電極ＳＵｎを０（Ｖ）にクランプするためのスイッチング素子Ｑ３４を有している。そして、スイッチング素子Ｑ３３を介して維持電極ＳＵ１～維持電極ＳＵｎを電源ＶＳに接続して電圧Ｖｓにクランプし、スイッチング素子Ｑ３４を介して維持電極ＳＵ１～維持電極ＳＵｎを接地して０（Ｖ）にクランプする。
　また、維持電極駆動回路４４は、電圧Ｖｅ１を発生する電源ＶＥ１、電圧Ｖｅ１を維持電極ＳＵ１～維持電極ＳＵｎに印加するためのスイッチング素子Ｑ３６、スイッチング素子Ｑ３７、電圧ΔＶｅを発生する電源ΔＶＥ、逆流防止用のダイオードＤ３３、電圧Ｖｅ１に電圧ΔＶｅを積み上げるためのチャージポンプ用のコンデンサＣ３１、電圧Ｖｅ１に電圧ΔＶｅを積み上げて電圧Ｖｅ２とするためのスイッチング素子Ｑ３８、スイッチング素子Ｑ３９を備えている。
　例えば、図３に示した電圧Ｖｅ１を印加するタイミングでは、スイッチング素子Ｑ３６、スイッチング素子Ｑ３７を導通させて、維持電極ＳＵ１～維持電極ＳＵｎにダイオードＤ３３、スイッチング素子Ｑ３６、スイッチング素子Ｑ３７を介して正の電圧Ｖｅ１を印加する。
　なお、このとき、スイッチング素子Ｑ３８を導通させ、コンデンサＣ３１の電圧が電圧Ｖｅ１になるように充電しておく。また、図３に示した電圧Ｖｅ２を印加するタイミングでは、スイッチング素子Ｑ３６、スイッチング素子Ｑ３７は導通させたまま、スイッチング素子Ｑ３８を遮断させる。それとともにスイッチング素子Ｑ３９を導通させてコンデンサＣ３１の電圧に電圧ΔＶｅを重畳し、維持電極ＳＵ１～維持電極ＳＵｎに電圧（Ｖｅ１＋ΔＶｅ）、すなわち電圧Ｖｅ２を印加する。このとき、逆流防止用のダイオードＤ３３の働きにより、コンデンサＣ３１から電源ＶＥ１への電流は遮断される。
　次に、維持期間における駆動電圧波形の詳細について説明する。図７は、本発明の一実施の形態における走査電極駆動回路４３および維持電極駆動回路４４の動作の一例を説明するためのタイミングチャートであり、図３の破線で囲った部分の詳細なタイミングチャートである。まず維持パルスの繰り返し周期の１周期分をＴ１～Ｔ６で示した６つの期間に分割し、それぞれの期間について説明する。この繰り返し周期とは、維持期間において表示電極対に繰り返し印加される維持パルスの間隔のことであり、例えば、期間Ｔ１～Ｔ６によって繰り返される周期のことを表す。なお、図７では、正極の波形を用いて説明をするが、本発明はこれに限られるものではない。例えば、負極の波形における実施の形態例は省略するが、以下の説明の正極の波形において「立ち上がり」と表現しているものを、負極の波形においては「立ち下がり」に、正極の波形において「立ち下がり」と表現しているものを、負極の波形においては「立ち上がり」に読みかえることで、負極の波形であっても同様の効果を得ることができるものである。また、図面にはスイッチング素子をオンさせる信号を「ＯＮ」、オフさせる信号を「ＯＦＦ」と表記する。
　（期間Ｔ１）
　時刻ｔ１でスイッチング素子Ｑ２をオンにする。すると走査電極ＳＣ１～走査電極ＳＣｎ側の電荷はインダクタＬ１、ダイオードＤ２、スイッチング素子Ｑ２を通してコンデンサＣ１に流れ始め、走査電極ＳＣ１～走査電極ＳＣｎの電圧が下がり始める。インダクタＬ１と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後の時刻ｔ２において走査電極ＳＣ１～走査電極ＳＣｎの電圧は０（Ｖ）付近まで低下する。しかし、共振回路の抵抗成分等による電力損失のため、走査電極ＳＣ１～走査電極ＳＣｎの電圧は０（Ｖ）までは下がらない。なお、この間、スイッチング素子Ｑ３４はオンに保持する。
　（期間Ｔ２）
　そして時刻ｔ２でスイッチング素子Ｑ４をオンにする。すると走査電極ＳＣ１～走査電極ＳＣｎはスイッチング素子Ｑ４を通して直接に接地されるため、走査電極ＳＣ１～走査電極ＳＣｎの電圧は強制的に０（Ｖ）に低下する。
　さらに、時刻ｔ２でスイッチング素子Ｑ３１をオンにする。すると、電力回収用のコンデンサＣ３０からスイッチング素子Ｑ３１、ダイオードＤ３１、インダクタＬ３０を通して電流が流れ始め、維持電極ＳＵ１～維持電極ＳＵｎの電圧が上がり始める。インダクタＬ３０と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後の時刻ｔ３において維持電極ＳＵ１～維持電極ＳＵｎの電圧はＶｓ付近まで上昇する。しかし、共振回路の抵抗成分等による電力損失のため、維持電極ＳＵ１～維持電極ＳＵｎの電圧はＶｓまでは上がらない。
　（期間Ｔ３）
　そして時刻ｔ３でスイッチング素子Ｑ３３をオンにする。すると維持電極ＳＵ１～維持電極ＳＵｎはスイッチング素子Ｑ３３を通して直接に電源ＶＳへ接続されるため、維持電極ＳＵ１～維持電極ＳＵｎの電圧は強制的にＶｓまで上昇する。すると、書込み放電を起こした放電セルでは走査電極ＳＣｉ－維持電極ＳＵｉ間の電圧が放電開始電圧を超え維持放電が発生する。
　（期間Ｔ４～Ｔ６）
　走査電極ＳＣ１～走査電極ＳＣｎに印加される維持パルスと維持電極ＳＵ１～維持電極ＳＵｎに印加される維持パルスとは同じ波形であり、期間Ｔ４から期間Ｔ６までの動作は、期間Ｔ１から期間Ｔ３までの動作を走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとを入れ替えて駆動する動作に等しいので説明を省略する。
　なお、スイッチング素子Ｑ２は時刻ｔ２以降、時刻ｔ５までにオフすればよく、スイッチング素子Ｑ３１は時刻ｔ３以降、時刻ｔ４までにオフすればよい。また、スイッチング素子Ｑ３２は時刻ｔ５以降、次の時刻ｔ２までにオフすればよく、スイッチング素子Ｑ１は時刻ｔ６以降、次の時刻ｔ１までにオフすればよい。また、維持パルス発生回路５０、維持パルス発生回路６０の出力インピーダンスを下げるために、スイッチング素子Ｑ３４は時刻ｔ２直前に、スイッチング素子Ｑ３は時刻ｔ１直前にオフにすることが望ましく、スイッチング素子Ｑ４は時刻ｔ５直前に、スイッチング素子Ｑ３３は時刻ｔ４直前にオフにすることが望ましい。
　維持期間においては、以上の期間Ｔ１～期間Ｔ６の動作を、必要なパルス数に応じて繰り返す。このようにして、ベース電位となる０（Ｖ）から維持放電を発生させる電位である電圧Ｖｓに変位する維持パルス電圧を、表示電極対２４のそれぞれに交互に印加して放電セルを維持放電させる。
　次に、消去ランプ波形電圧を維持期間の最後に発生させる際の動作について説明する。
　（期間Ｔ７）
　この期間は、維持電極ＳＵ１～維持電極ＳＵｎに印加される維持パルスの立ち下がりであり、期間Ｔ４と同じである。すなわち、時刻ｔ７直前にスイッチング素子Ｑ３３をオフにし、時刻ｔ７でスイッチング素子Ｑ３２をオンにすることにより、維持電極ＳＵ１～維持電極ＳＵｎ側の電荷はインダクタＬ３０、ダイオードＤ３２、スイッチング素子Ｑ３２を通してコンデンサＣ３０に流れ始め、維持電極ＳＵ１～維持電極ＳＵｎの電圧が下がり始める。また、スイッチング素子Ｑ４はオンに保持したままとし、走査電極ＳＣ１～走査電極ＳＣｎはベース電位である０（Ｖ）に維持する。
　（期間Ｔ８）
　時刻ｔ８でスイッチング素子Ｑ３４をオンにして、維持電極ＳＵ１～維持電極ＳＵｎの電圧を強制的に０（Ｖ）に低下させる。
　また、時刻ｔ８で入力端子ＩＮｃを「Ｈｉ」にする。これにより、抵抗Ｒ１２からコンデンサＣ１１に向かって一定の電流が流れ、スイッチング素子Ｑ１５のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧は、上りランプ波形電圧よりも急峻な勾配でランプ状に上昇し始める。こうして、ベース電位となる０（Ｖ）から電圧Ｖｅｒｓに向かって上昇する第２の傾斜波形電圧である消去ランプ波形電圧を発生させる。そして、この消去ランプ波形電圧が上昇する間に走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧差は放電開始電圧を超える。このとき、本実施の形態では、走査電極ＳＣｉと維持電極ＳＵｉとの間でのみ放電が発生するように各数値を設定しており、例えば、維持パルス電圧Ｖｓを約２１０（Ｖ）とし、電圧Ｖｅｒｓを約２１３（Ｖ）とし、消去ランプ波形電圧の勾配を約１０Ｖ／μｓｅｃとしている。これにより、走査電極ＳＣｉと維持電極ＳＵｉとの間に微弱な放電を発生させることができ、この微弱な放電を消去ランプ波形電圧が上昇する期間、継続させることができる。
　このとき、急激な電圧変化による瞬間的な強い放電を発生させてしまうと、強い放電で発生した大量の荷電粒子は、その急激な電圧変化を緩和するように大きな壁電荷を形成し、直前の維持放電で形成された壁電圧を過剰に消去してしまう。また、大画面化、高精細化され、駆動インピーダンスが増大したパネルでは、駆動回路から発生される駆動波形にリンギング等の波形歪が生じやすくなるため、上述した細幅消去放電を発生させる駆動波形では、波形歪による強い放電が発生する恐れがある。
　しかし、本実施の形態では、印加電圧を徐々に上昇させる消去ランプ波形電圧により走査電極ＳＣｉと維持電極ＳＵｉとの間に微弱な消去放電を継続して発生させる構成としているので、たとえ大画面化、高精細化され、駆動インピーダンスが増大したパネルであっても、消去放電を安定に発生させることができ、走査電極ＳＣｉ上および維持電極ＳＵｉ上の壁電圧を、続く書込みを安定に発生させるに最適な状態に調整することができる。
　なお、図面には示していないが、このときデータ電極Ｄ１～データ電極Ｄｍは０（Ｖ）に保持されているので、データ電極Ｄ１～データ電極Ｄｍ上には正の壁電圧が形成される。
　（期間Ｔ９）
　時刻ｔ９で、初期化波形発生回路５３から出力される駆動電圧波形が電圧Ｖｅｒｓに到達すると、スイッチング素子Ｑ１６がオンし、第２のミラー積分回路５６を動作させるために入力端子ＩＮｃに入力される電流はスイッチング素子Ｑ１６に引き抜かれて第２のミラー積分回路５６は動作を停止する。
　なお、上述したように、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｅｒｓに到達した後、その電圧を維持したままにすると、続く書込み期間での誤放電を誘発する異常放電が発生する恐れがある。しかし、本実施の形態では、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｅｒｓに到達した後、直ちにベース電位となる０（Ｖ）まで降下させる構成としているので、消去放電で発生したプライミング粒子を直ちに収束させることができる。したがって、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｅｒｓに到達した後、その電圧を一定期間維持する構成と比較して、壁電化をより安定な状態とすることができ、その後の初期化放電、特に下りランプ波形による選択初期化動作よる初期化放電を安定に発生させることができる。すなわち、初期化動作時において、この異常放電の発生を防止することができる。
　そして、次のサブフィールドの初期化期間となる時刻ｔ１０以降では、続くサブフィールドの初期化動作、例えば、続くサブフィールドが選択初期化サブフィールドであれば、走査電極ＳＣ１～走査電極ＳＣｎには下りランプ波形電圧を印加し、維持電極には電圧Ｖｅ１を印加して選択初期化動作を開始する。
　次に、初期化期間における駆動電圧波形の詳細について説明する。図８は、本発明の一実施の形態における全セル初期化期間の走査電極駆動回路４３の動作の一例を説明するためのタイミングチャートである。なお、この図面では全セル初期化動作時の駆動波形を例にして説明するが、選択初期化動作においても、同様の制御により下りランプ波形電圧を発生させることができる。
　また、図８では、全セル初期化動作を行う駆動電圧波形を期間Ｔ１０～期間Ｔ１４で示した５つの期間に分割し、それぞれの期間について説明する。また、電圧Ｖｉ１、電圧Ｖｉ３は電圧Ｖｓに等しいものとし、電圧Ｖｉ２は電圧Ｖｒに等しいものとし、電圧Ｖｉ４は負の電圧Ｖａに電圧Ｖｓｅｔ２を重畳させた電圧（Ｖａ＋Ｖｓｅｔ２）に等しいものとして説明する。また、図面には、アンドゲートＡＧへの入力信号ＣＥＬ１、ＣＥＬ２も同様に、「１」を「Ｈｉ」、「０」を「Ｌｏ」と表記する。
　また、図８には、消去ランプ波形電圧の発生と上りランプ波形電圧の発生との違いを示すため、消去ランプ波形電圧を発生させる期間Ｔ８～期間Ｔ９の動作もあわせて示す。
　なお、ここでは、電圧Ｖｉ４を負の電圧Ｖａに電圧Ｖｓｅｔ２を重畳させた電圧（Ｖａ＋Ｖｓｅｔ２）にするために、期間Ｔ１０～期間Ｔ１４において、切換え信号ＣＥＬ２は「１」に維持する。また、図示はしていないが、期間Ｔ１０～期間Ｔ１４において、スイッチング素子Ｑ２１はオフに維持する。また、図示はしていないが、分離回路を構成するスイッチング素子Ｑ１２には、入力端子ＩＮａに入力する信号とは逆極性の信号を入力し、分離回路を構成するスイッチング素子Ｑ１３には、入力端子ＩＮｂに入力する信号とは逆極性の信号を入力するように構成している。
　（期間Ｔ８）
　期間Ｔ８では、入力端子ＩＮｃを「Ｈｉ」にする。これにより、抵抗Ｒ１２からコンデンサＣ１１に向かって一定の電流が流れ、スイッチング素子Ｑ１５のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧は、上りランプ波形電圧よりも急峻な勾配でランプ状に上昇し始める。
　（期間Ｔ９）
　初期化波形発生回路５３から出力される駆動電圧波形が電圧Ｖｅｒｓに到達すると、スイッチング素子Ｑ１６がオンし、第２のミラー積分回路５６を動作させるために入力端子ＩＮｃに入力される電流はスイッチング素子Ｑ１６に引き抜かれて第２のミラー積分回路５６は動作を停止する。
　こうして、ベース電位となる０（Ｖ）から電圧Ｖｅｒｓに向かって上昇する第２の傾斜波形電圧である消去ランプ波形電圧が発生する。
　（期間Ｔ１０）
　そして、維持パルス発生回路５０のスイッチング素子Ｑ１をオンにする。すると、電極間容量ＣｐとインダクタＬ１とが共振し、電力回収用のコンデンサＣ１からスイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１を通して走査電極ＳＣ１～走査電極ＳＣｎの電圧が上がり始める。
　（期間Ｔ１１）
　次に、維持パルス発生回路５０のスイッチング素子Ｑ３をオンにする。するとスイッチング素子Ｑ３およびスイッチング素子Ｑ１２を介して走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｓが印加され、走査電極ＳＣ１～走査電極ＳＣｎの電位は電圧Ｖｓ（本実施の形態では、電圧Ｖｉ１と等しい）となる。
　（期間Ｔ１２）
　次に、上りランプ波形電圧を発生するミラー積分回路の入力端子ＩＮａを「Ｈｉ」にする。具体的には入力端子ＩＮａに、所定の定電流を入力する。すると、抵抗Ｒ１０からコンデンサＣ１０に向かって一定の電流が流れ、スイッチング素子Ｑ１１のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧もランプ状に上昇し始める。そしてこの電圧上昇は、入力端子ＩＮａが「Ｈｉ」の間継続する。
　この出力電圧が電圧Ｖｒ（本実施の形態では、電圧Ｖｉ２と等しい）まで上昇したら、その後、入力端子ＩＮａを「Ｌｏ」にする。具体的には入力端子ＩＮａに、例えば電圧０（Ｖ）を印加する。
　このようにして、放電開始電圧以下となる電圧Ｖｓ（本実施の形態では、電圧Ｖｉ１と等しい）から、放電開始電圧を超える電圧Ｖｒ（本実施の形態では、電圧Ｖｉ２と等しい）に向かって緩やかに上昇する上りランプ波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　（期間Ｔ１３）
　入力端子ＩＮａを「Ｌｏ」にすると走査電極ＳＣ１～ＳＣｎの電圧が電圧Ｖｓ（本実施の形態では、電圧Ｖｉ３と等しい）まで低下する。そしてその後、スイッチング素子Ｑ３をオフにする。
　（期間Ｔ１４）
　次に、下りランプ波形電圧を発生するミラー積分回路の入力端子ＩＮｂを「Ｈｉ」にする。具体的には入力端子ＩＮｂに、例えば電圧１５（Ｖ）を印加する。すると、抵抗Ｒ１１からコンデンサＣ１２に向かって一定の電流が流れ、スイッチング素子Ｑ１４のドレイン電圧がランプ状に下降し、走査電極駆動回路４３の出力電圧もランプ状に下降し始める。そして、初期化期間が終了する直前に、入力端子ＩＮｂを「Ｌｏ」とする。具体的には入力端子ＩＮｂに、例えば電圧０（Ｖ）を印加する。
　なお、期間Ｔ１４ではスイッチング素子Ｑ１３はオフとなるが、下りランプ波形電圧を発生するミラー積分回路は、スイッチング素子Ｑ１３のボディダイオードを介して走査電極駆動回路４３の出力電圧を下降させることができる。
　また、比較器ＣＰでは、この下りランプ波形電圧と、電圧Ｖａに電圧Ｖｓｅｔ２が加えられた電圧（Ｖａ＋Ｖｓｅｔ２）とが比較されており、比較器ＣＰからの出力信号は、下りランプ波形電圧が電圧（Ｖａ＋Ｖｓｅｔ２）以下となった時刻ｔ１４において「０」から「１」に切換わる。切換え信号ＣＥＬ２は「１」であるため、これにより、アンドゲートＡＧの入力はともに「１」となってアンドゲートＡＧから「１」が出力され、走査パルス発生回路５４からは、負の電圧Ｖａに電圧Ｖｓｃｎが重畳された電圧Ｖｃが出力される。したがって、走査パルス発生回路５４からは、電圧Ｖｉ４を（Ｖａ＋Ｖｓｅｔ２）にした下りランプ波形電圧が出力される。
　以上のようにして、走査電極駆動回路４３は、放電開始電圧以下となる電圧Ｖｉ１から放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する第１の傾斜波形電圧である上りランプ波形電圧を発生させて走査電極ＳＣ１～走査電極ＳＣｎに印加し、その後、電圧Ｖｉ３から電圧Ｖｉ４に向かって緩やかに下降する下りランプ波形電圧を印加する。
　なお、図示はしていないが、初期化期間終了後、続く書込み期間では、スイッチング素子Ｑ２１をオンに維持する。これにより、比較器ＣＰの一方の端子に入力される電圧は負の電圧Ｖａとなり、比較器ＣＰからの出力信号ＣＥＬ１は「１」に維持される。これにより、アンドゲートＡＧからの出力は「１」に維持され、走査パルス発生回路５４からは、負の電圧Ｖａに電圧Ｖｓｃｎが重畳された電圧Ｖｃが出力される。そして、負の走査パルス電圧を発生させるタイミングで切換え信号ＣＥＬ２を「０」にすることで、アンドゲートＡＧの出力信号は「０」となり、走査パルス発生回路５４からは負の電圧Ｖａが出力される。このようにして、書込み期間における負の走査パルス電圧を発生させることができる。
　以上、説明したように、本実施の形態においては、維持期間の最後において、すなわち、維持パルスを表示電極対に印加し終わった後に、上りランプ波形電圧よりも勾配を急峻にした消去ランプ波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加して微弱な消去放電を持続して発生させる。さらに、上昇する電圧が電圧Ｖｅｒｓに到達した後、直ちにベース電位となる０（Ｖ）まで降下させる。このような構成により、消去放電で発生したプライミング粒子を直ちに収束させて、壁電化をより安定な状態とすることができ、その後の初期化放電、特に下りランプ波形による選択初期化動作よる初期化放電を安定に発生させることができる。したがって、大画面化、高精細化されたパネルにおいても、書込み放電を発生させるために必要な電圧を高くすることなく安定に書込み放電を発生させることができるので、書込み時の動作不良の発生を低減して画像表示品質を向上させることが可能となる。
　なお、本実施の形態では、消去ランプ波形電圧において、上昇する電圧が電圧Ｖｅｒｓに到達したら、直ちにベース電位となる０（Ｖ）まで降下させる構成を説明したが、上述した異常放電を防止するためには、降下後の到達電位を電圧Ｖｅｒｓの７０％以下に設定することが望ましい。図９は、本発明の一実施の形態における駆動電圧波形の他の例を示した図である。例えばこの図面に示すように、消去ランプ波形電圧が電圧Ｖｅｒｓに到達した後、直ちに電圧Ｖｂ（電圧Ｖｂは、電圧Ｖｅｒｓ×０．７以下の電圧）まで降下させるように構成すれば、たとえ、その後、その電圧Ｖｂを一定期間維持したとしても、上述した異常放電を防止しつつ、上述した効果を得ることが可能である。また、本実施の形態では、降下後の到達電位の下限電圧値をベース電位となる０（Ｖ）に設定しているが、この下限電圧値は、続く下りランプ波形電圧による選択初期化動作を円滑に行えるようにするために設定した値に過ぎない。本実施の形態は、この下限電圧値が何ら上述した値に限定されるものではなく、消去動作に続く動作が円滑に行える範囲で最適に設定すればよい。
　なお、本実施の形態では、初期化動作時の上りランプ波形電圧を発生させるための第１の傾斜波形発生回路と、消去ランプ波形電圧を発生させるための第２の傾斜波形発生回路とを互いに独立して設ける構成を説明したが、本発明は、何らこの構成に限定されるものではない。本発明においては、上りランプ波形電圧、消去ランプ波形電圧の双方とも走査電極ＳＣ１～走査電極ＳＣｎに印加する。したがって、発生させる傾斜波形の勾配および最大電圧値をスイッチング素子等を用いて変更できるように１つの傾斜波形発生回路（ミラー積分回路等）を構成することで、第１の傾斜波形発生回路と第２の傾斜波形発生回路とを共通の回路で構成することも可能である。
　なお、本実施の形態において、図５、図６に示した走査電極駆動回路４３、維持電極駆動回路４４は単なる一構成例を示したものに過ぎず、同様の動作を実現できるものであれば、どのような回路構成であってもかまわない。例えば、電圧Ｖｅ１、電圧Ｖｅ２を印加する回路については、図６に示した回路に限定されるものではなく、例えば、電圧Ｖｅ１を発生させる電源と、電圧Ｖｅ２を発生させる電源と、それぞれの電圧を維持電極ＳＵ１～ＳＵｎに印加するための複数のスイッチング素子とを用いて、それぞれの電圧を必要なタイミングで維持電極ＳＵ１～維持電極ＳＳＵｎ印加する構成とすることもできる。また、図５に示した消去ランプ波形電圧を発生させるための回路も単なる一構成例を示したものに過ぎず、同様の動作を実現できる他の回路に置き換えることができる。
　なお、本実施の形態は、いわゆる２層駆動によるパネルの駆動方法にも適用させることができる。この２層駆動とは、例えば、次のような駆動方法である。まず、走査電極ＳＣ１～走査電極ＳＣｎを第１の走査電極群と第２の走査電極群とに分割し、書込み期間を、第１の走査電極群に属する走査電極のそれぞれに走査パルスを順次印加する第１の書込み期間と、第２の走査電極群に属する走査電極のそれぞれに走査パルスを順次印加する第２の書込み期間とで構成する。そして、第１の書込み期間および第２の書込み期間の少なくとも一方において、走査パルスを印加する走査電極群に属する走査電極には、走査パルス電圧よりも高い第２の電圧から走査パルス電圧に遷移し再び第２の電圧に遷移する走査パルスを順次印加する。また、走査パルスを印加しない走査電極群に属する走査電極には、走査パルス電圧より高い第３の電圧と、第２の電圧および第３の電圧より高い第４の電圧とのいずれかの電圧を印加し、少なくとも隣接する走査電極に走査パルス電圧が印加されている間は第３の電圧を印加する。このようなパネルの駆動方法であっても、本実施の形態を適用させることで上述と同様の効果を得ることができる。
　なお、本発明は、消去ランプ波形電圧を走査電極ＳＣ１～ＳＣｎに印加する構成としているが、一方で、最後の維持パルスを印加する電極を走査電極ＳＣ１～走査電極ＳＣｎとし、消去ランプ波形電圧を維持電極ＳＵ１～ＳＵｎに印加するという従来技術がある。しかしながら、１つの維持期間において発生させる維持パルスの数を、奇数にするよりも偶数にする方が、表示画像の諧調を高め画質をより良くできることが確認された。１つの維持期間において発生させる維持パルスの数を偶数にすると、維持期間の最後に発生させる維持パルスは維持電極ＳＵ１～維持電極ＳＵｎに印加されることとなる。すなわち、本発明は、このような画質的な観点においても、より望ましい効果が得ることができる。また、消去ランプ波形電圧を維持電極ＳＵ１～ＳＵｎに印加するという従来技術では、消去ランプ波形電圧の発生後に、本実施の形態で示した全セル初期化動作と同様の波形形状、すなわち上りランプ波形を有する初期化波形を走査電極ＳＣ１～ＳＣｎに印加しなければならない。それに対し、本発明では、消去ランプ波形電圧を走査電極ＳＣ１～ＳＣｎに印加しているので、選択初期化サブフィールドにおいては、上述した下りランプ波形電圧を走査電極ＳＣ１～ＳＣｎに印加することで初期化動作を行うことができる。したがって、初期化動作に要する時間の点においても、より望ましい効果を得ることができる。
　なお、本実施の形態では、電力回収回路５１、電力回収回路６１において、維持パルスの立ち上がりと立ち下がりとで１つのインダクタを共通に用いる構成を説明したが、複数のインダクタを用い、維持パルスの立ち上がりと立ち下がりとで異なるインダクタを使用する構成としてもかまわない。
　なお、本実施の形態において示した具体的な各数値、例えば電圧Ｖｅｒｓの電圧値や消去パルス波形電圧の勾配等は、実験に用いた表示電極対数１０８０の４２インチのパネルの特性にもとづき設定したものであって、単に実施の形態の一例を示したに過ぎない。本実施の形態はこれらの数値に何ら限定されるものではなく、パネルの特性やプラズマディスプレイ装置の仕様等に応じて最適な値に設定することが望ましい。また、これらの各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。
　本発明は、維持期間の最後に走査電極に印加する消去放電用の上り傾斜波形電圧である消去ランプ波形電圧を、上昇する電圧が電圧Ｖｅｒｓに到達した後、直ちに降下させているので、大画面化、高精細化されたパネルであっても、書込み放電を発生させるために必要な印加電圧を高くすることなく、安定した書込み放電を発生させることが可能であり、書込み時の動作不良の発生を低減して画像表示品質を向上させることができるプラズマディスプレイ装置およびパネルの駆動方法として有用である。

Claims (6)

  1. 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルと、
    初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド期間内に複数設け、１フィールド期間の少なくとも１つのサブフィールドの初期化期間においては上昇する第１の傾斜波形電圧を発生させ、前記維持期間においてはベース電位から維持放電を発生させる電位に変位する維持パルス電圧を発生させる走査電極駆動回路とを備え、
    前記走査電極駆動回路は、前記維持期間の最後において、上昇する波形電圧が所定電位に到達したら直ちに降下させる第２の傾斜波形電圧を発生させることを特徴とするプラズマディスプレイ装置。
  2. 前記走査電極駆動回路は、前記第２の傾斜波形電圧を、前記第１の傾斜波形電圧よりも急峻な勾配で発生させることを特徴とする請求項１に記載のプラズマディスプレイ装置。
  3. 前記走査電極駆動回路は、前記所定電位を前記維持パルス電圧－１０（Ｖ）以上かつ前記維持パルス電圧＋１０（Ｖ）以下にして前記第２の傾斜波形電圧を発生させることを特徴とする請求項１に記載のプラズマディスプレイ装置。
  4. 前記走査電極駆動回路は、前記第２の傾斜波形電圧の勾配を２Ｖ／μｓｅｃ以上２０Ｖ／μｓｅｃ以下にして発生させることを特徴とする請求項１に記載のプラズマディスプレイ装置。
  5. 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルを、
    初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド期間内に複数設け、１フィールド期間の少なくとも１つのサブフィールドの初期化期間においては上昇する第１の傾斜波形電圧を前記走査電極に印加し、前記維持期間においてはベース電位から維持放電を発生させる電位に変位する維持パルス電圧を前記表示電極対に交互に印加して駆動するプラズマディスプレイパネルの駆動方法であって、
    前記維持期間の最後において、上昇する波形電圧が所定電位に到達したら直ちに降下させる第２の傾斜波形電圧を前記走査電極に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
  6. 前記第２の傾斜波形電圧を、前記第１の傾斜波形電圧よりも急峻な勾配で発生させることを特徴とする請求項５に記載のプラズマディスプレイパネルの駆動方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5092501B2 (ja) * 2007-04-02 2012-12-05 パナソニック株式会社 プラズマディスプレイ装置
US8605013B2 (en) * 2007-06-13 2013-12-10 Panasonic Corporation Plasma display device, and plasma display panel driving method
US20120218240A1 (en) * 2009-11-02 2012-08-30 Yutaka Yoshihama Plasma display panel driving method and plasma display device
JP2015111172A (ja) * 2012-03-23 2015-06-18 パナソニック株式会社 表示装置の駆動方法、表示装置および画像表示システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW516014B (en) * 1999-01-22 2003-01-01 Matsushita Electric Ind Co Ltd Driving method for AC plasma display panel
CN100501816C (zh) * 2001-06-12 2009-06-17 松下电器产业株式会社 等离子体显示装置及其驱动方法
KR100525732B1 (ko) * 2003-05-23 2005-11-04 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
JP4026838B2 (ja) * 2003-10-01 2007-12-26 三星エスディアイ株式会社 プラズマディスプレイパネルの駆動方法とプラズマディスプレイパネルの階調表現方法およびプラズマ表示装置
KR100499101B1 (ko) * 2003-11-04 2005-07-01 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
KR20050080233A (ko) * 2004-02-09 2005-08-12 삼성에스디아이 주식회사 패널구동방법
KR100705807B1 (ko) * 2005-06-13 2007-04-09 엘지전자 주식회사 플라즈마 디스플레이 장치 및 그의 구동 방법
EP1804228A2 (en) * 2005-12-30 2007-07-04 LG Electronics Inc. Plasma display apparatus
JP4946593B2 (ja) * 2007-04-20 2012-06-06 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5245282B2 (ja) * 2007-04-25 2013-07-24 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
US8605013B2 (en) * 2007-06-13 2013-12-10 Panasonic Corporation Plasma display device, and plasma display panel driving method

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