WO2008061915A2 - Integrierte schaltung mit strahlungsschutz - Google Patents

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WO2008061915A2
WO2008061915A2 PCT/EP2007/062257 EP2007062257W WO2008061915A2 WO 2008061915 A2 WO2008061915 A2 WO 2008061915A2 EP 2007062257 W EP2007062257 W EP 2007062257W WO 2008061915 A2 WO2008061915 A2 WO 2008061915A2
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circuit section
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section
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Gunter Schoof
Rolf Kraemer
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Ihp Gmbh - Innovations For High Performance Microelectronics / Institut Für Innovative Mikroelektronik
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/0033—Radiation hardening
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/003—Modifications for increasing the reliability for protection
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits
    • H03K19/0075—Fail-safe circuits by using two redundant chains

Definitions

  • the invention relates to an integrated circuit with protection against high-energy radiation and a corresponding method for producing such a circuit.
  • SEE single-event effects
  • SEE single-event effects
  • SEU single-event upset
  • SEL single event latchups
  • a latchup effect destroys the components involved if the power supply is not switched off in good time.
  • the parasitic thyristor structure occurs as part of a PMOS and NMOS transistor pair.
  • SEUs are much more common than SELs.
  • SEEs have a much higher time constant with respect to the clock frequency of integrated circuits and are therefore considered in terms of time as individual rather than simultaneously occurring events.
  • so-called multiple-bit upsets (MBUs) can occur by summation, for example in one byte of a memory, over longer periods of time and then may no longer be correctable or no longer recognizable.
  • the object is achieved by an electrical circuit having a first circuit section, wherein first switching means are provided to in response to the occurrence of a single-event effect in the first circuit section, the current consumption of the first circuit section limit.
  • the circuit according to the invention comprises at least one circuit section.
  • such a circuit portion may consist of a standard cell of one or more digital gates, registers, memory elements, or any other electronic components assembled into a circuit.
  • a circuit section in the sense of this application comprises the circuit part, which can be switched off by at least one switching means (ie switch or a set of switches).
  • a first switching means such as a switch of a transistor, which limits the current consumption of the first circuit section when a single-event effect occurs in the corresponding first circuit section.
  • a single-event effect occurs in the corresponding first circuit section.
  • the current consumption of the circuit section can be limited to either a maximum value, if the circuit receives a current due to the occurrence of the disturbance, which can lead to the destruction of the circuit or malfunction.
  • the current can be limited by the fact that the current paths are completely interrupted and no electricity flows.
  • the first switching means is coupled to the first circuit section in such a way that only the first circuit section is disconnected from the voltage supply, or only the current consumption of the first circuit section is limited.
  • the remaining parts of the circuit according to the invention can thereby perform their intended functions unhindered.
  • the electrical circuit has a detection means, which is assigned to the first circuit section, and which is provided for detecting an event, for example a high current.
  • a circuit section may include a system that performs certain functions.
  • a system may include specific logic gates, latches, flip-flops, memory, etc.
  • the circuit according to the invention also comprises a second circuit section with second switching means associated therewith, which are designed to receive the current consumption of the second circuit section in response to the occurrence of a single-event effect in the second circuit section limit.
  • a second circuit section with second switching means associated therewith which are designed to receive the current consumption of the second circuit section in response to the occurrence of a single-event effect in the second circuit section limit.
  • two or more independent circuit sections may be present, each having its own switching means, via which the current consumption can be limited independently for each circuit section independently.
  • only the corresponding affected circuit section can be disconnected from the power supply. This allows a subdivision of a circuit according to the invention into a plurality of circuit sections, which can all be individually monitored for the occurrence of single-event effects and switched on or off.
  • the functionality of the circuit according to the invention can be maintained as far as possible, even if a part of the circuit, ie one component or several components, has been disturbed by high-energy radiation.
  • This aspect of the invention advantageously provides protection from SELs, which may be termed microprotection.
  • SELs which may be termed microprotection.
  • a large number of very small layout areas for example an integrated circuit and thus also relatively small latchup currents, are monitored and possibly switched off.
  • Switch or switching means for switching on and off the operating chip tion can be provided at numerous intersection points of the supply lines. Such a division of territory allows a much finer and thus better monitoring of complex digital or analog circuits to the occurrence of unwanted events such as single event effects.
  • the advantageous division into individually controllable first and second circuit sections extends to circuits which are constructed redundantly.
  • one or more parts of the circuit are provided not only once, but several times, so that there is less susceptibility to failure. If such redundant circuit parts are individually monitored for the occurrence of a single-event effect and correspondingly current-limited or switched off, as soon as such an event occurs for this circuit section, then, due to the redundancy of the circuit, an undisturbed operation of the circuit can be guaranteed.
  • the intended function can be taken over by the second circuit section, which performs the same tasks as the first circuit section. It is particularly advantageous if the circuit sections operate in parallel. Then, despite the occurrence of an event, the operation can continue without interruption.
  • a control means for implementing the invention, which is designed to actuate the second switching means, in response to the occurrence of a single-event effect in the second circuit section, the current consumption of the second Limit circuit section.
  • each circuit section comprises a control means which takes over the monitoring or detection of single event effects in a respective other circuit section and actuates the switching means of the respective other circuit section accordingly .
  • a specific digital control logic can advantageously be provided. So that the control logic itself is not affected by the same single event effect, it is particularly advantageous if this is assigned to each other circuit section, as that which is monitored by the control logic and possibly switched off.
  • the control means are further advantageously designed to make the control of the circuit sections also for other purposes, in particular with regard to an effective power management.
  • the circuit according to the invention comprises a selection logic which is e.g. is also referred to as a voter, which selects a valid selection signal based on a plurality of corresponding signals redundant circuit sections.
  • a selection logic which is e.g. is also referred to as a voter, which selects a valid selection signal based on a plurality of corresponding signals redundant circuit sections.
  • a third circuit section with third switching means is provided in the circuit according to the invention, which are designed to limit the current consumption of the third circuit section in response to the occurrence of a single-event effect in the third circuit section.
  • the first, second and third circuit sections each have first, second and third control means for actuating the first, second and third switching means, wherein the control means are coupled to the switching means such that each of the control means of one circuit section actuates the switching means of another circuit section.
  • the circuit according to the invention also on sync onsmittel, which ensure that when a single-event effect in one of the circuit sections and the subsequent current limit or the subsequent shutdown this Circuit section of the operation can be continued with the required synchronicity or with the required timing.
  • the synchronization means thus ensure that they adapt a digital clock signal such that when an error occurs as a result of a single-event effect, the digital clock signal only indicates an effective output of a signal when the error has been compensated.
  • the already existing redundancy of the electrical circuit is exploited by providing a separate switching device for each part of the electrical circuit, which is made redundant due to the redundancy, in order to decouple only this area from the power supply.
  • Detection and the first switching means common electronic components on. This is achieved, for example, by using a switching transistor in one Path of the supply voltage, which is used as switching means. When a corresponding single-event effect occurs, the switching transistor is used to disconnect the first circuit section from the power supply. At the same time, the voltage drop is used to detect a current exceeding a certain maximum value. As a result, a part of the detection function and a current limit are made by means of the same component.
  • one or more parts of the circuit sections are configured as standard cells.
  • This enables a compact and simple arrangement of circuit sections according to the invention in the design of integrated digital circuits.
  • the connections for the required inputs and outputs, in order to operate the switching means, must be arranged in such a way that a simple wiring in the context of a standard cell layout is possible.
  • the object is also achieved according to the invention by a method for designing an electronic circuit, comprising the steps of: arranging a plurality of redundant circuit sections, arranging switching means which are designed to limit the current consumption of the circuit section concerned, arranging control means, which are designed, in order to cause the switching means associated with each other circuit section in response to a single-event effect in the other circuit section to disconnect the circuit section from the supply voltage.
  • one aspect of the present invention is to provide all circuit parts within an integrated circuit with devices for switching off or switching on the operating voltage in response to the occurrence of an event, such as a SEL (latchup).
  • switches which are designed as MOS transistors with a low ON resistance in order to minimize power losses.
  • a positive side effect of the switches provided for this purpose is the automatic one Current limit, limiting the effects of a SEL to a limited local area. Switching off the supply voltage by means of the switches when a SEL occurs must, according to the invention, take place very rapidly in order to avoid the thermal destruction of the MOS transistors. This makes it possible to additionally protect against SELs already with regard to SEUs protected circuits.
  • an additional circuit may be provided which utilizes the redundant structure of already existing components. Next switches for switching on and off the operating voltage and a corresponding control logic are provided. In this regard, especially the simple realization of such a circuit is emphasized.
  • Another option is to combine SEU and SEL protection at the system level. For this purpose, three redundant and separately supplied systems are provided which additionally each receive a selection circuit (voter) for the TMR SEU protection. This is advantageous that a lower circuit complexity than in the first alternative occurs. If the protection against SEL is combined at the system level and against SEU at the cell level, it is possible according to the invention to realize a TMR design via three redundant and separately supplied systems. In particular, this provides a comprehensive MBU protection feasible.
  • FIG. 2 shows a simplified representation of a first exemplary embodiment according to an advantageous aspect of the present invention
  • 3 is a simplified representation of a second embodiment according to an advantageous aspect of the present invention
  • 4 is a simplified representation of a third embodiment according to an advantageous aspect of the present invention
  • FIG. 5 shows a simplified representation of a fourth exemplary embodiment according to an advantageous aspect of the present invention
  • FIG. 6 is a simplified representation of a fifth embodiment according to an advantageous aspect of the present invention.
  • Fig. 7 is a simplified representation of a sixth embodiment according to an advantageous aspect of the present invention.
  • the conventional circuit comprises combinational logic CL1 for providing the required logic functions.
  • the combinational logic CL1 is followed by the sequential logic SL1.
  • the sequential logic SL1 is essentially composed of flip-flops, eg D flip-flops.
  • the sequential logic SL1 is followed by a selection circuit, which is designed as a group of votes VOT1, which selects the output signals of the sequential logic SL1, ie the flip-flops, and selects for a subsequent further circuit.
  • the combinatorial logic CL1 and sequential logic SL1 is redundant, ie triple, constructed in the same way. The functions of each of the three parts are identical.
  • Circuit sections SA A and SA 6 include systems SYS A , SYS B and control logic CTL A and CTL 6 , respectively.
  • Two systems SYS A and SYS 6 are provided, which as redundant circuit components both fulfill the same function within the circuit. As already explained with regard to FIG. 1, these could be flip-flops of the sequential logic, but also any digital circuit, logic, memory, etc.
  • SA A receives the control logic CTL A at the input LU B, a signal which is derived from the power supply VDD 6 of the circuit section SA 6 .
  • a control signal for the switch S 6 is provided at the output SW 6 which can disconnect the circuit section SA 6 (the control logic CTL 6 and the system SYS B ) from the power supply. Quasi mirror image of this receives the control logic CTL 6 of the circuit section SA 6, a corresponding signal at the input LU A , which is derived from the power supply VDD A of the circuit section SA A.
  • the control logic CTL 6 at the output SW A of the circuit section SA 6 generates a control signal for the switch S A , which is designed to disconnect the circuit section SA A from the power supply VDD A ZU.
  • the control logic CTL A generates another control signal at the output SYNC B in order to synchronize the system SYS A with the system SYS 6 . Accordingly, another synchronization signal from the control logic CTL 6 of the circuit section SA 6 passes from the output SYNC A to the input SYNC A of the system SYS A.
  • Input and output lines of the systems Iß / O A and I A / O B are coupled to each other via a number of 2k lines, if k is the number of stored states, eg flip-flops, of a system.
  • the inputs IN include i lines, and the outputs OUT j lines.
  • an error event such as a SEL
  • the affected circuit section SA A or SA 6 and thus one of the systems SYS A or SYS 6 and the corresponding control logic CTL A or CTL 6 separated from the power supply VDD A or VDD 6 .
  • the correct signal OUT is subsequently determined and used for further processing.
  • the systems SYS A , SYS B synchronize via the synchronization inputs and outputs SYNC A , SYNC 6 and the data inputs / outputs of the flip-flops Iß / O A or I A / O B
  • the advantage of this arrangement is that despite a SEL, the system can behave like a trouble-free system to the outside.
  • the embodiment shown in FIG. 2 is particularly favorable for system components with limited complexity (based on the SEU protection already integrated in the system).
  • FIG. 3 shows a simplified representation of a further embodiment of the present invention.
  • three circuit sections SA A , SA 6 , SAc are now provided. These include the systems SYS A , SYS 6 , SYS C , which are designed according to the invention.
  • Each of the SYS A , SYS 6 , SYS C systems is connected to the VDD power supply. Due to the switches S A , S 6 , S C obtained after the switch, a respective voltage supply VDD A , VDD 6 , VDD C for each circuit section, so that each circuit section is individually switched off.
  • the respective switch S A , S 6 , S c serves to disconnect the system from the power supply.
  • the signals LU A , LU B , LU C indicate whether a SEL or another event has occurred, or signal the power consumption of a corresponding circuit section SA A , SA 6 , SA C.
  • the respective control logic CTL A, CTL 6, CLT C of the respectively addressed circuit section SA A, SA 6, SA C outputs a signal SW A, SW 6, SW C on the respective Switch S A , S 6 , S c off to separate the affected circuit section from the power supply.
  • the corresponding system SYS A , SYS B , SYS C from an unaffected system or its control logic CTL A , CTL 6 , CTL C can therefore be determined from the Power supply to be disconnected.
  • the output signals of the systems SYS A , SYS 6 , SYS C are checked in the votes VOT A , VOT B , VOT C.
  • the signals SEU_SYS A , SEU_SYS B , SEU_SYSc indicate to the respective control logic CTL A , CTL 6 , CTL C of another system that it should synchronize its neighbor without, however, actuating one of the switches S A , S 6 , S c .
  • the voters VOT A , VOT 6 , VOT C make a selection, which is typically based on a majority vote. This determines whether an output signal or the output signals of a system SYS A , SYS 6 or SYS C deviate from the other two systems. If this is the case, the deviant system is considered faulty and matched with the output signals of the other two systems. So this is also a redundant system.
  • the triple redundancy (TMR) makes it possible to make a determination by means of the voter and a majority decision as to which of the systems has worked incorrectly.
  • the signals SYNC A , SYNC B , SYNC C are output, and likewise the output signals OUT A , OUT B and OUT C of the three systems are transmitted to the respective other systems, so that an adaptation of the output signals within the systems SYS A , SYS 6 , SYS C can take place.
  • SEUs outside the individual systems is possible, which reduces the circuit complexity and thus the required chip area.
  • individual errors do not appear, but there is no complete protection against MBUs.
  • FIG. 4 shows a simplified illustration of a further embodiment of the present invention.
  • the basic function is consistent with the function of a triple redundant embodiment of the present invention described with reference to FIG. Accordingly, three systems SYS A , SYS 6 , SYS C are also provided here, which are respectively coupled via switches S A , S 6 , S c to the voltage supply VDD A , VDD 6 , VDD C , in order to avoid the respective affected one System to disconnect from the power supply.
  • the voters are now integrated in the respective system SYS A , SYS 6 , SYS C.
  • Fig. 5 shows a simplified illustration of a possible layout of the systems.
  • the circuit portions SA A , SA 6 and SA C according to the invention can be advantageously realized in the standard cell design.
  • the respective system SYS A , SYS 6 , SYS C is in turn coupled via the switches S A , S 6 , S c to the supply voltage.
  • the control logic units CTL A , CTL 6 , CTL C are assigned in the upper area, that is to say the power supply VDD A , VDD 6 , VDD C.
  • the control of the switches S A , S 6 , S c is not shown here, but is the same as explained with respect to the preceding figures.
  • the FNp-flops FF A , FF 6 , FF C are provided, which basically act exactly as described with reference to the systems with respect to FIGS. 3 and 4.
  • the voters are shown here as individual blocks VOT A , VOT 6 , VOT C. These make the selection of the corresponding output signals and decide which of the circuit sections SA A , SA 6 , SA C has caused an error and therefore must be synchronized over the systems not affected by a SEL or similar event.
  • the wiring complexity can be minimized in a very advantageous manner.
  • the circuit sections SA A and SA 6 include memories MEM A and MEM B , error detection and correction blocks EDAC A and EDAC B and SEL control logic CTL A for the circuit section SA 6 and a SEL control logic CTL 6 for the circuit section SA A
  • Such memories are preferably semiconductor integrated memories.
  • the control logic CTL A and the control logic CTL 6 monitor the power supply VDD A and VDD 6 in the manner described above.
  • the switches S A and S 6 are actuated when an error is detected in the respective other circuit section by means of the signals LU A and LU B.
  • the synchronization request takes place via the signals SYNC A and SYNC 6 , which are output to the additional blocks EDAC A and EDAC B.
  • the EDAC blocks first detect and correct all errors that occur, for example, by SEU. This is made possible, for example, by additional parity bits or Hamming codes. If a SEL has occurred, this is subsequently communicated, ie after the reconnection of the operating voltage via the signals SYNC A or SYNC B , and then both EDAC blocks EDAC A and EDAC 6 take over the synchronization.
  • the non-SEL affected EDAC controller reads all data from its memory and sends it directly to the other SEL controller.
  • the parallel writes all data in its memory to be synchronized. At the same time any possible bit errors, eg caused by SEU, will be recognized and corrected by the above mentioned Hamming codes.
  • this check or correction is supplemented by the comparison of the data DATA A , DATA 6 of the two redundant memories MEM A , MEM 6 .
  • This comparison has advantages if an EDAC controller is no longer able to correct an error because of MBU, for example. In such a case, the correct value can be taken from the other memory.
  • FIG. 7 shows a simplified representation of a further exemplary embodiment of the present invention which, in contrast to the previous exemplary embodiment, also enables real-time applications for memories.
  • memory devices MEM A , MEM 6 are equipped with error detection and correction logic EDAC1 A and EDACI 6 and EDAC2 A and EDAC2 6 and control logic CTL A , CTL 6 , respectively.
  • the circuit sections SA A and SA 6 are disconnected from the power supply in response to the occurrence of an event such as a SEL by means of the switches S A and S 6. bar.
  • Circuit sections SA A and SA 6 include control logic CTL A and CTL 6 , and memories MEM A and MEM B.
  • the memory components MEM A and MEM B are designed as dual-port memories.
  • the synchronization of the memory components MEM A and MEM B is thereby independent of external accesses.
  • This type of refresh is to be distinguished from the memory refresh in dynamic memories, which would lose their data stored in capacitors without refresh.
  • the read and write accesses to the memory components can be done in parallel. This makes it possible to reduce the synchronization times.
  • the exchange of the data from the respectively unaffected memory module MEM A or MEM B to the relevant module MEM B or MEM A can now be done internally via the data buses DATA2 A , and DATA2 B , without the synchronization occurring outwardly in appearance ,
  • the times for the synchronization and the refresh are independent of the frequency of the external memory accesses via the data buses DATA1 A and DATA1 B. Additional protection against error events such as MBUs can be achieved by comparing the data of both memories.
  • a delay time for the synchronization If a higher clock frequency is desired, for example, a clock period of the system clock during synchronization can be omitted.
  • serial synchronization it is possible, for example, to use an existing scan chain for test purposes. The delay depends on the number of components, such as the flip-flops. The system can not continue working during this synchronization. An additional implementation of shift registers allows the system to continue working and errors to appear outwardly.
  • the memory modules are provided with SEU protection bits (eg parity) and associated evaluation / control logic.
  • the control logic for a refresh described above can be used in the background to avoid MBUs. The entire memory is read cyclically, and any errors are corrected immediately.
  • the arrangement in the layout can be adjusted. There are always arranged alternately the redundant and separately supplied cells in each of three adjacent columns. At each crossing point of the supply lines, the required switches (switching means) and the detection means (eg comparators) can be arranged. In this way, unused chip area can be used advantageously. The remainder of the required control can be applied both decentrally and centrally at one point for all required control tasks. orders be. It makes sense to design based on the advantageous aspects of the present invention own standard cells, which include, for example, flip-flops with Votern or macrocells for each of three redundant and separately supplied standard cells.
  • the switching means according to the invention ie transistors etc.
  • the switching means according to the invention can not only be used for SELs in all the above embodiments, but can generally be used for improved power management.
  • many switches are used to protect against micro-SELs.
  • the switches are then preferably very small.
  • the current limit caused by the switched-on switch may be below the thyristor holding current.
  • a complex SEL management is superfluous, because during the SEL the voters provide the correct output signal and after the SEL the short circuit is automatically corrected. Accordingly, therefore, the circuit sections and the associated switches can be configured so that a SEL in a circuit section has a current result, which is below the thyristor holding current, so that it does not come to a continuous increase in current.
  • the controllers and voters can be switched so that a separate use of the redundant systems - ie. without SEU / SEL protection is possible.
  • the logic can provide that redundant systems are switched off when the systems (ie an inventive electronic circuit with corresponding circuit sections) are used in a radiation-safe environment. As a result, electricity can advantageously be saved.

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Abstract

Die Erfindung betrifft einen elektrischen Schaltkreis mit einem ersten Schaltkreisabschnitt, (SAa) in dem erste Schaltmittel (SA) vorgesehen sind, welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem ersten Schaltkreisabschnitt (SAa) die Stromaufnahme des ersten Schaltkreisabschnittes zu begrenzen.

Description

Bremen, 13. November 2007
Unser Zeichen: I B 1314-02WO LE/Jwd
Durchwahl: 030/841 887 16
Anmelder/Inhaber: I HP GMBH
Amtsaktenzeichen: NβUanmβldung
IHP GmbH - Innovations for High Performance Microelectronics / Institut für innovative Mikroelektronik
Im Technologiepark 25, D-15236 Frankfurt (Oder)
Integrierte Schaltung mit Strahlungsschutz
Die Erfindung betrifft eine integrierte Schaltung mit Schutz gegen energiereiche Strahlung und ein korrespondierendes Verfahren zum Erzeugen einer solchen Schaltung.
Bei integrierten Schaltungen sind sogenannte Single-Event-Effekte (SEE) be- kannt, welche durch energiereiche Strahlung, wie z.B. Protonen oder schwere Ionen, ausgelöst werden. Eine derartige Strahlung tritt unter anderem im Weltraum, in Kernreaktoren oder Teilchenbeschleunigern auf. Bei den Single-Event- Effekten kann es insbesondere zum ungewünschten Umschalten eines gespeicherten Bitzustandes kommen, was als Single-Event-Upset (SEU) bekannt ist. Darüber hinaus sind die Single-Event-Latchups (SEL) bekannt, welche sich in einem Kurzschluss der Betriebsspannung des Chips äußern. Der Latchup-Effekt besteht üblicherweise darin, dass eine PNPN-Struktur, welche als gestapelte PNP- und NPN-T ransistoren wirken, eine leitende Verbindung aufbaut, welche die Spannungsversorgung über die elektronischen Bauteile kurzschließt. Infolge eines Latchup-Effekts werden die beteiligten Komponenten zerstört, wenn nicht rechtzeitig die Spannungsversorgung abgeschaltet wird. Die parasitäre Thyristorstruktur tritt als Teil eines PMOS- und NMOS-Transistorpaares auf. SEUs treten im Vergleich zu SELs wesentlich häufiger auf. SEEs weisen im Bezug auf die Taktfrequenz integrierter Schaltungen eine deutlich höhere Zeitkonstante auf und werden daher zeitlich als einzelne und nicht etwa als gleichzeitig mehrfach auftretende Ereignisse betrachtet. Sogenannte Multiple-Bit-Upsets (MBUs) können jedoch durch Summierung, z.B. in einem Byte eines Speichers, über längere Zeiträume auftreten und sind dann unter Umständen nicht mehr korrigierbar oder nicht mehr erkennbar.
Um die vorgenannten Fehler bzw. auf den genannten Effekten basierenden Fehlfunktionen zu verhindern, werden bei herkömmlichen Schaltungen bestimmte, redundante Schaltungsdesigns bevorzugt eingesetzt. Ein typischer Vertreter ist das Triple-Module-Redundancy (TMR) -Design. Gegen die seltener auftreten- den Ereignisse, wie die SELs, werden spezielle Maßnahmen im Layout, wie z.B. Schutzringe, eine spezielle Transistorform oder Ähnliches eingesetzt. Eine nachträgliche Korrektur dieser Fehler auf Chipebene ist nicht bekannt und wird in Fachkreisen als zu aufwendig angesehen. Obwohl die bekannten Maßnahmen durchaus effektiv sind, kann ein sicherer SEL-Schutz damit nicht garantiert wer- den. Andere bekannte Konzepte zur Vermeidung von SELs bestehen darin, externe Überwachungsschaltungen vorzusehen, welche die Stromaufnahme der zu schützenden integrierten Schaltung dauerhaft überwachen und die Schaltung beim Überschreiten vorgegebener maximaler Werte für die Stromaufnahme von der Spannungsversorgung trennen. Nachteilig an diesen bekannten Konzepten sind die lange Zeitdauer, die erforderlich ist, um den ursprünglichen Systemzustand wieder herzustellen und ein eventueller Informationsverlust beim Abschalten.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Schaltung bereitzustellen, welche Single-Event-Effekte besser handhaben kann als herkömmliche Schal- tungen. Gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung wird die Aufgabe durch einen elektrischen Schaltkreis mit einem ersten Schaltkreisabschnitt gelöst, wobei erste Schaltmittel vorgesehen sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem ersten Schaltkreisabschnitt, die Stromaufnahme des ersten Schaltkreisabschnittes, zu begrenzen. Gemäß diesem vorteilhaften Aspekt der vorliegenden Erfindung weist der erfindungsgemäße Schaltkreis mindestens einen Schaltkreisabschnitt auf. Ein derartiger Schaltkreisabschnitt kann z.B. aus einer Standardzelle aus einem oder mehreren digitalen Gattern, Registern, Speicherelementen oder beliebigen anderen elektronischen Komponenten, die zu einer Schaltung zusammengefügt sind, bestehen. Ein Schaltkreisabschnitt im Sinne dieser Anmeldung umfasst den Schaltungsteil, der von mindestens einem Schaltmittel (also Schalter oder einem Set von Schaltern) abgeschaltet werden kann. Erfindungsgemäß ist ein erstes Schaltmittel, wie z.B. ein Schalter aus einem Transistor, vorgesehen, welcher die Stromaufnahme des ersten Schalt- kreisabschnittes begrenzt, wenn ein Single-Event-Effekt in dem entsprechenden ersten Schaltkreisabschnitt auftritt. Hierdurch wird insbesondere solchen Single Event-Effekten Rechnung getragen, welche sich in einer Erhöhung der Leistungs- bzw. Stromaufnahme des ersten Schaltkreisabschnitts auswirken. Die Stromaufnahme des Schaltkreisabschnittes kann insoweit entweder auf einen Maximalwert begrenzt werden, falls die Schaltung durch Auftreten der Störung einen Strom aufnimmt, welcher zur Zerstörung der Schaltung oder zu Fehlfunktionen führen kann. Ebenso kann der Strom dadurch begrenzt werden, dass die Strompfade komplett unterbrochen werden und kein Strom mehr fließt. Erfindungsgemäß wird das erste Schaltmittel derart mit dem ersten Schaltkreisab- schnitt gekoppelt, dass nur der erste Schaltkreisabschnitt von der Spannungsversorgung getrennt wird, bzw. nur die Stromaufnahme des ersten Schaltkreisabschnittes begrenzt wird. Die übrigen Teile des erfindungsgemäßen Schaltkreises können dadurch ihre bestimmungsgemäßen Funktionen ungehindert weiter ausführen.
Gemäß einem weiteren vorteilhaften Aspekt der Erfindung weist der elektrische Schaltkreis ein dem ersten Schaltkreisabschnitt zugeordnetes Detektionsmittel auf, das zum Detektieren eines Ereignisses, z.B. eines hohen Stromes, vorgese- - A -
hen ist, der auf einem Single-Event-Effekt beruht. Hierdurch wird einer der vorgenannten, vorteilhaften Aspekte der Erfindung fortgebildet, indem ein Detekti- onsmittel (z.B. irgendeine Sensorik mittels Shunt-Widerständen oder Ähnlichem) dem zu überwachenden ersten Schaltkreisabschnitt zugeordnet wird. Eine derar- tige vorteilhafte Ausgestaltung ermöglicht die individuelle Überwachung und das individuelle Strombegrenzen bzw. -abschalten des ersten Schaltkreisabschnittes, ohne dass der verbleibende Teil des erfindungsgemäßen Schaltkreises davon betroffen ist. Ein Schaltkreisabschnitt kann ein System beinhalten, welches bestimmte Funktionen erfüllt. So kann ein System spezifische logische Gatter, Latches, Flip-Flops, Speicher etc. beinhalten.
Gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung umfasst der erfindungsgemäße Schaltkreis auch noch einen zweiten Schaltkreisabschnitt mit diesem zugeordneten zweiten Schaltmitteln, welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem zweiten Schalt- kreisabschnitt die Stromaufnahme des zweiten Schaltkreisabschnittes zu begrenzen. Gemäß diesem vorteilhaften Aspekt der Erfindung wird berücksichtigt, dass innerhalb eines Schaltkreises zwei oder mehr unabhängige Schaltkreisabschnitte vorliegen können, die jeweils eigene Schaltmittel aufweisen, über welche die Stromaufnahme individuell für jeden Schaltkreisabschnitt unabhängig be- grenzt werden kann. Erfindungsgemäß kann nur der entsprechende betroffene Schaltkreisabschnitt von der Stromversorgung getrennt werden. Dies ermöglicht eine Unterteilung eines erfindungsgemäßen Schaltkreises in eine Mehrzahl von Schaltkreisabschnitten, welche alle individuell bezüglich des Auftretens von Single-Event-Effekten überwacht und ein- oder ausgeschaltet werden können. Hierdurch kann die Funktionsfähigkeit des erfindungsgemäßen Schaltkreises weitestmöglich gewahrt werden, auch wenn ein Teil der Schaltung, d.h. eine Komponente oder mehrere Komponenten, durch energiereiche Strahlung gestört wurde. Dieser Aspekt der Erfindung ermöglicht in vorteilhafter Weise einen Schutz vor SELs, welcher als Mikroschutz bezeichnet werden kann. Dabei wird eine Vielzahl sehr kleiner Layoutgebiete z.B. einer integrierten Schaltung und damit auch verhältnismäßig kleiner Latchupströme überwacht und ggf. abgeschaltet. Schalter bzw. Schaltmittel zum Ein- und Ausschalten der Betriebsspan- nung können an zahlreichen Kreuzungspunkten der Versorgungsleitungen vorgesehen sein. Eine derartige Gebietsaufteilung ermöglicht eine deutlich feinere und damit bessere Überwachung komplexer digitaler oder analoger Schaltungen auf das Auftreten unerwünschter Ereignisse wie Single Event-Effekte.
Gemäß einem weiteren vorteilhaften Aspekt der Erfindung erstreckt sich das vorteilhafte Aufteilen in individuell steuerbare erste und zweite Schaltkreisabschnitte auf Schaltungen, welche redundant aufgebaut sind. Bei derartigen Schaltungen sind ein oder mehrere Teile der Schaltung nicht nur einmal, sondern mehrfach vorgesehen, so dass eine geringere Anfälligkeit gegen Fehler besteht. Werden derartige redundante Schaltungsteile individuell auf das Auftreten eines Single-Event-Effekts überwacht und entsprechend strombegrenzt bzw. abgeschaltet, sobald für diesen Schaltkreisabschnitt ein solches Event auftritt, dann kann aufgrund der Redundanz der Schaltung erfindungsgemäß ein nach außen ungestörter Betrieb der Schaltung gewährleistet werden. Sobald beispielsweise ein erster Schaltkreisabschnitt in Reaktion auf einen Single Event-Effekt abgeschaltet wird, kann die bestimmungsgemäße Funktion von dem zweiten Schaltkreisabschnitt, welcher die gleichen Aufgaben erfüllt wie der erste Schaltkreisabschnitt, übernommen werden. Besonders vorteilhaft ist es, wenn die Schaltkreisabschnitte parallel arbeiten. Dann kann der Betrieb, trotz auftreten eines Ereig- nisses, ohne Unterbrechung fortgesetzt werden.
Gemäß einem weiteren vorteilhaften Aspekt der vorliegenden Erfindung wird zur Umsetzung der Erfindung ein Steuerungsmittel vorgesehen, welches ausgestaltet ist, um das zweite Schaltmittel zu betätigen, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem zweiten Schaltkreisabschnitt die Stromauf- nähme des zweiten Schaltkreisabschnittes zu begrenzen. Eine derartige Ausgestaltung begünstigt den effektiven Aufbau und das effektive Design von Schaltkreisabschnitten, in dem jeder Schaltkreisabschnitt ein Steuerungsmittel umfasst, welches die Überwachung bzw. die Detektion von Single-Event-Effekten in einem jeweils anderen Schaltkreisabschnitt übernimmt und die Schaltmittel des jeweils anderen Schaltkreisabschnittes entsprechend betätigt. Hierzu kann vorteilhaft eine bestimmte digitale Steuerungslogik vorgesehen sein. Damit die Steuerungs- logik nicht etwa selbst von dem gleichen Single Event-Effekt betroffen ist, ist es besonders vorteilhaft, wenn diese jeweils einem anderen Schaltkreisabschnitt zugeordnet ist, als demjenigen, welcher von der Steuerungslogik überwacht und ggf. abgeschaltet wird. Die Steuerungsmittel sind weiterhin vorteilhaft ausgestal- tet um die Steuerung der Schaltkreisabschnitte auch für andere Zwecke, insbesondere im Hinblick auf ein effektives Power-Management vorzunehmen.
Gemäß einem weiteren vorteilhaften Aspekt der Erfindung umfasst der erfindungsgemäße Schaltkreis eine Auswahllogik, welche z.B. auch als Voter bezeichnet wird, die basierend auf einer Mehrzahl von korrespondierenden Signa- len redundanter Schaltkreisabschnitte ein gültiges Auswahlsignal selektiert. Dies ermöglicht es, in vorteilhafter Weise redundante Schaltungskonzepte mit den erfindungsgemäßen Aspekten zu kombinieren. Hierdurch wird ermöglicht, dass ein erfindungsgemäßer Schaltkreis die bestimmungsgemäßen Funktionen trotz Single-Event-Effekts fortsetzen kann, ohne dass für andere Schaltungen, welche mit dem erfindungsgemäßen Schaltkreis gekoppelt sind, eine Fehlfunktion in Erscheinung tritt. Sobald jeweils ein Single-Event-Effekt in einem der ersten oder zweiten Schaltkreisabschnitte auftritt, sorgt die Auswahlschaltung dafür, dass für die weitere Signalverarbeitung ein nicht beeinträchtigtes Signal verwendet wird. Für diesen Auswahlvorgang kommen unterschiedliche Mechanismen in Betracht, welche alle die Vorteile dieses erfindungsgemäßen Aspekts nutzen. Eine derartige Auswahllogik lässt sich vorteilhaft sowohl für doppelt redundante Systeme (Double Module Redundancy = DMR) als auch für Systeme mit stärkerer Redundanz einsetzen.
Gemäß einem weiteren vorteilhaften Aspekt der vorliegenden Erfindung ist in dem erfindungsgemäßen Schaltkreis noch ein dritter Schaltkreisabschnitt mit dritten Schaltmitteln vorgesehen, welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem dritten Schaltkreisabschnitt die Stromaufnahme des dritten Schaltkreisabschnittes zu begrenzen. Bei einer derartigen Ausgestaltung kann weiterhin vorteilhaft vorgesehen werden, dass der erste, zweite und dritte Schaltkreisabschnitt jeweils erste, zweite und dritte Steuerungsmittel zum Betätigen der ersten, zweiten und dritten Schaltmittel aufweisen, wobei die Steuerungsmittel derart mit den Schaltmitteln gekoppelt sind, dass jeweils die Steuerungsmittel eines Schaltkreisabschnittes die Schaltmittel eines anderen Schaltkreisabschnittes betätigen. Hierdurch ergibt sich eine vorteilhafte paarweise Überwachung und Steuerung von Schaltkreisabschnitten, so dass jeder Schaltkreisabschnitt die Steuerungsmittel zur Steuerung eines jeweils nächsten anderen Schaltkreisabschnittes aufweist. Hierdurch kann die Funktionalität der Schaltung gewährleistet werden.
Um den Betrieb der Schaltung in vorteilhafter Weise erfindungsgemäß zu gewährleisten, weist der erfindungsgemäße Schaltkreis außerdem Synchronisati- onsmittel auf, welche sicherstellen, dass beim Auftreten eines Single-Event- Effektes in einem der Schaltkreisabschnitte und der darauf folgenden Strombegrenzung bzw. dem darauf folgenden Abschalten dieses Schaltkreisabschnittes der Betrieb mit der erforderlichen Synchronität bzw. mit dem erforderlichen Ti- ming fortgesetzt werden kann. Hierzu kann es erforderlich sein, bestimmte Takt- flanken für eine gewisse Zeit zu unterdrücken oder zu verzögern, um die Auswahl eines geeigneten Signals durch die Auswahlschaltung zu gewährleisten. Sobald der Auswahlvorgang abgeschlossen ist, wird dann mit dem richtigen Timing und mit der erforderlichen Synchronität der Betrieb fortgesetzt. Erfindungsgemäß sorgen die Synchronisationsmittel demnach dafür, dass diese ein digitales Takt- signal derart anpassen, dass wenn ein Fehler infolge eines Single-Event-Effekts auftritt, das digitale Taktsignal eine wirksame Ausgabe eines Signals erst indiziert, wenn der Fehler kompensiert ist.
Gemäß diesem Aspekt der vorliegenden Erfindung wird die bereits vorhandene Redundanz des elektrischen Schaltkreises ausgenutzt, indem für jeden Teil der elektrischen Schaltung, welcher aufgrund der Redundanz mehrfach ausgeführt ist, eine eigene Schaltvorrichtung vorgesehen ist, um nur diesen Bereich von der Spannungsversorgung zu entkoppeln.
Gemäß einem weiteren vorteilhaften Aspekt der Erfindung weisen das erste
Detektionsmittel und das erste Schaltmittel gemeinsame elektronische Kompo- nenten auf. Dies gelingt z.B. durch Verwendung eines Schalttransistors in einem Pfad der Versorgungsspannung, welcher als Schaltmittel verwendet wird. Tritt ein entsprechender Single-Event-Effekt auf, wird der Schalttransistor dazu verwendet, den ersten Schaltkreisabschnitt von der Spannungsversorgung zu trennen. Gleichzeitig wird der Spannungsabfall zum Detektieren eines Stromes verwen- det, welcher einen bestimmten maximalen Wert überschreitet. Hierdurch werden mittels derselben Komponente ein Teil der Detektionsfunktion und eine Strombegrenzung vorgenommen.
Gemäß einem weiteren vorteilhaften Aspekt der Erfindung sind einer oder mehrere Teile der Schaltkreisabschnitte als Standardzellen ausgestaltet. Dies ermög- licht eine kompakte und einfache Anordnung von erfindungsgemäßen Schaltkreisabschnitten beim Entwurf integrierter digitaler Schaltungen. Die Anschlüsse für die erforderlichen Eingänge und Ausgänge, um die Schaltmittel zu betätigen, müssen dabei derart angeordnet sein, dass eine einfache Verdrahtung im Rahmen eines Standardzellenlayouts möglich ist.
Die Aufgabe wird ebenfalls erfindungsgemäß durch ein Verfahren zum Entwerfen eines elektronischen Schaltkreises gelöst, welcher die Schritte beinhaltet: Anordnen einer Mehrzahl redundanter Schaltkreisabschnitte, Anordnen von Schaltmitteln, welche ausgestaltet sind, die Stromaufnahme des betroffenen Schaltkreisabschnittes zu begrenzen, Anordnen von Steuerungsmitteln, welche ausgestaltet sind, um die einem jeweiligen anderen Schaltkreisabschnitt zugeordneten Schaltmittel in Reaktion auf einen Single-Event-Effekt in dem anderen Schaltkreisabschnitt dazu zu veranlassen, den Schaltkreisabschnitt von der Versorgungsspannung zu trennen.
Ein Aspekt der vorliegenden Erfindung besteht also darin, alle Schaltungsteile innerhalb einer integrierten Schaltung mit Vorrichtungen zum Ausschalten oder Einschalten der Betriebsspannung in Reaktion auf das Auftreten eines Ereignisses, wie eines SEL (Latchup), zu versehen. Dafür können Schalter verwendet werden, die als MOS-Transistoren mit niedrigem ON-Widerstand ausgestaltet sind, um Leistungsverluste möglichst gering zu halten. Ein positiver Nebeneffekt der zu diesem Zweck vorgesehenen Schalter besteht in der automatischen Strombegrenzung, wodurch die Auswirkungen eines SEL auf einen begrenzten, lokalen Bereich beschränkt werden. Das Abschalten der Versorgungsspannung mittels der Schalter beim Auftreten eines SEL muss erfindungsgemäß sehr schnell erfolgen, um die thermische Zerstörung der MOS-Transistoren zu ver- meiden. Dies ermöglicht es, bereits im Hinblick auf SEUs geschützte Schaltkreise zusätzlich gegen SELs zu schützen. Insbesondere kann eine zusätzliche Schaltung vorgesehen sein, welche den redundanten Aufbau bereits vorhandener Komponenten ausnutzt. Weiter sind Schalter zum Ein- und Ausschalten der Betriebsspannung und eine korrespondierende Steuerungslogik vorzusehen. Diesbezüglich ist vor allem die einfache Realisierung einer derartigen Schaltung hervorzuheben. Eine weitere Möglichkeit besteht darin, den SEU- und SEL- Schutz bereits auf Systemebene zu kombinieren. Hierfür werden drei redundante und separat versorgte Systeme vorgesehen, welche zusätzlich je eine Auswahlschaltung (Voter) für den TMR SEU-Schutz erhalten. Hieran ist vorteilhaft, dass ein geringerer Schaltungsaufwand als bei der ersten Alternative auftritt. Wird der Schutz gegen SEL auf Systemebene und gegen SEU auf Zellebene kombiniert, ist es erfindungsgemäß möglich, ein TMR-Design über drei redundante und getrennt versorgte Systeme zu realisieren. Insbesondere ist hierdurch ein umfassender MBU-Schutz realisierbar.
Die Ausführungsbeispiele der vorliegenden Erfindung werden im Folgenden beispielhaft unter Bezugnahme auf die beigefügten Figuren erläutert. Es zeigt:
Fig. 1 eine vereinfachte Illustration des redundanten Aufbaus einer Schaltung gemäß dem Stand der Technik,
Fig. 2 eine vereinfachte Darstellung eines ersten Ausführungsbei- spiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung,
Fig. 3 eine vereinfachte Darstellung eines zweiten Ausführungsbeispiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung, Fig. 4 eine vereinfachte Darstellung eines dritten Ausführungsbeispiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung,
Fig. 5 eine vereinfachte Darstellung eines vierten Ausführungsbei- spiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung,
Fig. 6 eine vereinfachte Darstellung eines fünften Ausführungsbeispiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung, und
Fig. 7 eine vereinfachte Darstellung eines sechsten Ausführungsbeispiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung.
Fig. 1 zeigt eine vereinfachte Darstellung eines redundanten Schaltkreises zur Vermeidung von Single-Event-Upsets (SEU). Hierbei handelt es sich um ein TMR-Design. Die herkömmliche Schaltung umfasst eine kombinatorische Logik CL1 zur Bereitstellung der erforderlichen logischen Funktionen. Auf die kombinatorische Logik CL1 folgt die sequentielle Logik SL1. Die sequentielle Logik SL1 setzt sich im Wesentlichen aus Flipflops, z.B. D Flipflops, zusammen. Auf die sequentielle Logik SL1 folgt eine Auswahlschaltung, die als eine Gruppe von Votern VOT1 ausgestaltet ist, welche die Ausgangssignale der sequentiellen Logik SL1 , d.h. der Flipflops, selektiert und für eine darauf folgende weitere Schaltung auswählt. Die kombinatorische Logik CL1 und sequentielle Logik SL1 ist redundant, d.h. dreifach, in gleicher Weise aufgebaut. Die Funktionen jedes der drei Teile sind dabei identisch. Im Normalfall sollten alle Flipflops der sequen- tiellen Logik SL1 das gleiche Ausgangssignal produzieren. Weicht aufgrund eines Ereignisses, wie einem SEU, ein Ausgang eines Flipflops vom richtigen Wert ab, so wird anhand der anderen Ausgänge in Form einer Mehrheitsentscheidung entschieden, welches das richtige Ausgangssignal ist. Liegen z.B. zwei Ausgänge auf logisch '1' und nur ein Ausgang auf logisch 1O', so entscheiden die Voter V0T1 , dass die logische '1' der richtige Wert ist. Bei einer derartigen, Anordnung ist auf Schaltungsebene kein weiterer Schutz vor anderen Ereignissen, wie z.B. SEL, vorgesehen.
Fig. 2 zeigt eine vereinfachte Darstellung eines ersten Ausführungsbeispiels gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung. Die Schaltkreisabschnitte SAA und SA6 beinhalten jeweils die Systeme SYSA, SYSB und die Steuerungslogik CTLA und CTL6. Es sind zwei Systeme SYSA und SYS6 vorgesehen, welche als redundante Schaltungskomponenten beide die gleiche Funktion innerhalb der Schaltung erfüllen. Wie bezüglich Fig. 1 bereits erläutert, könnte es sich hierbei um Flipflops der sequentiellen Logik, aber auch um jedwede digitale Schaltung, Logik, Speicher etc. handeln. Im Schaltkreisabschnitt SAA erhält die Steuerungslogik CTLA am Eingang LUB ein Signal, welches von der Spannungsversorgung VDD6 des Schaltkreisabschnittes SA6 abgeleitet ist. In Reaktion auf dieses Signal wird am Ausgang SW6 ein Steuersignal für den Schalter S6 bereitgestellt, welcher den Schaltkreisabschnitt SA6 (die Steuerungslogik CTL6 und das System SYSB) von der Spannungsversorgung trennen kann. Quasi spiegelbildlich hierzu erhält die Steuerungslogik CTL6 des Schaltkreisabschnittes SA6 ein entsprechendes Signal am Eingang LUA, welches von der Spannungsversorgung VDDA des Schaltkreisabschnittes SAA abgeleitet ist. In Reaktion auf dieses Signal erzeugt die Steuerungslogik CTL6 am Ausgangs SWA des Schaltkreisabschnittes SA6 ein Steuersignal für den Schalter SA, welcher ausgestaltet ist, um den Schaltkreisabschnitt SAA von der Spannungsversorgung VDDA ZU trennen. Die Steuerungslogik CTLA erzeugt am Ausgang SYNCB ein weiteres Steuersignal, um das System SYSA mit dem System SYS6 zu synchro- nisieren. Entsprechend gelangt ein weiteres Synchronisationssignal von der Steuerungslogik CTL6 des Schaltkreisabschnittes SA6 vom Ausgang SYNCA zum Eingang SYNCA des Systems SYSA. Eingabe- und Ausgabeleitungen der Systeme Iß/O A bzw. IA/OB sind über eine Anzahl von 2k Leitungen miteinander gekoppelt, wenn k die Anzahl der gespeicherten Zustände, z.B. Flipflops, eines Sys- tems ist. Die Eingänge IN umfassen i Leitungen, und die Ausgänge OUT j Leitungen. Tritt nun ein Fehlerereignis, wie bspw. ein SEL auf, dann wird der betroffene Schaltkreisabschnitt SAA oder SA6 und damit eines der Systeme SYSA oder SYS6 und die entsprechende Steuerungslogik CTLA oder CTL6 von der Spannungsversorgung VDDA bzw. VDD6 getrennt. Auf Basis der Fehlerbestimmung wird anschließend das richtige Signal OUT ermittelt und zur Weiterverarbeitung verwendet. Nach dem Ende des Auftretens eines Fehlerereignisses, also eines SEL o.Ä., synchronisieren sich die Systeme SYSA, SYSB über die Synchronisationsein- bzw. -ausgänge SYNCA, SYNC6 sowie die Daten Ein-/Ausgänge der Flipflops Iß/O A bzw. IA/OB Der Vorteil dieser Anordnung besteht darin, dass das System sich trotz eines SEL wie ein störungsfreies System nach außen verhalten kann. Die in Fig. 2 dargestellte Ausgestaltung ist besonders günstig für System- komponenten mit begrenzter Komplexität (bezogen auf den bereits im System integrierten SEU-Schutz).
Fig. 3 zeigt eine vereinfachte Darstellung eines weiteren Ausführungsbeispiels der vorliegenden Erfindung. Hierbei sind nun drei Schaltkreisabschnitte SAA, SA6, SAc vorgesehen. Diese beinhalten die Systeme SYSA, SYS6, SYSC, welche gemäß der Erfindung ausgestaltet sind. Jedes der Systeme SYSA, SYS6, SYSC wird an die Spannungsversorgung VDD angeschlossen. Aufgrund der Schalter SA, S6, SC erhält ergibt sich nach dem Schalter eine jeweilige Spannungsversorgung VDDA, VDD6, VDDC für jeden Schaltkreisabschnitt, so dass jeder Schaltkreisabschnitt individuell abschaltbar ist. Der jeweilige Schalter SA, S6, Sc dient dazu, das System von der Spannungsversorgung zu trennen. Die Signale LUA, LUB, LUC geben an, ob ein SEL oder ein anderes Ereignis eingetreten ist, bzw. signalisieren die Strom- bzw. Leistungsaufnahme eines entsprechenden Schaltkreisabschnittes SAA, SA6, SAC. In Reaktion auf die Signale LUA, LU6, LUC gibt die jeweilige Steuerungslogik CTLA, CTL6, CLTC des jeweils angesprochenen Schaltkreisabschnittes SAA, SA6, SAC ein Signal SWA, SW6, SWC an den jeweiligen Schalter SA, S6, Sc aus, um den betroffenen Schaltkreisabschnitt von der Spannungsversorgung zu trennen. Beim Auftreten eines SEL in einem der drei Schaltkreisabschnitte SAA, SA6, SAC kann demnach das entsprechende zugehörige System SYSA, SYSB, SYSC von einem nicht betroffenen System bzw. dessen Steuerungslogik CTLA, CTL6, CTLC von der Spannungsversorgung getrennt werden. Die Ausgangssignale der Systeme SYSA, SYS6, SYSC werden in den Votern VOTA, VOTB, VOTC überprüft. Die Signale SEU_SYSA, SEU_SYSB, SEU_SYSc zeigen der jeweiligen Steuerungslogik CTLA, CTL6, CTLC eines anderen Systems an, dass dieses seinen Nachbarn synchronisieren soll, ohne jedoch einen der Schalter SA, S6, Sc zu betätigen. Die Voter VOTA, VOT6, VOTC nehmen eine Auswahl vor, die typischerweise basierend auf einer Mehrheitsentscheidung erfolgt. Dabei wird festgestellt, ob ein Ausgangssignal bzw. die Ausgangssignale eines Systems SYSA, SYS6 oder SYSC von den anderen beiden Systemen abweicht. Ist dies der Fall, wird das abweichende System als fehlerhaft betrachtet und mit den Ausgangssignalen der anderen beiden Systeme in Übereinstimmung gebracht. Also handelt es sich auch hierbei um ein redundantes System. Die dreifache Redundanz (TMR) ermöglicht es, dass mittels der Voter und über eine Mehrheitsentscheidung eine Feststellung getroffen werden kann, welches der Systeme fehlerhaft gearbeitet hat. Zur Synchronisation werden die Signale SYNCA, SYNCB, SYNCC ausgegeben, und ebenso werden die Ausgangssignale OUTA, OUTB und OUTC der drei Systeme den jeweils anderen Systemen übermit- telt, so dass eine Anpassung der Ausgangssignale innerhalb der Systeme SYSA, SYS6, SYSC erfolgen kann. Auf diese Art und Weise ist ein Schutz gegen SEUs außerhalb der einzelnen Systeme möglich, was den Schaltungsaufwand und damit die erforderliche Chipfläche reduziert. Nach außen treten einzelne Fehler nicht in Erscheinung, es besteht jedoch kein vollständiger Schutz gegen MBUs.
Fig. 4 zeigt eine vereinfachte Darstellung eines weiteren Ausführungsbeispiels der vorliegenden Erfindung. Die grundsätzliche Funktion stimmt mit der bezüglich Fig. 3 beschriebenen Funktion einer dreifach redundanten Ausführungsform der vorliegenden Erfindung überein. Demnach sind auch hier drei Systeme SYSA, SYS6, SYSC vorgesehen, welche jeweils über Schalter SA, S6, Sc mit der Span- nungsversorgung VDDA, VDD6, VDDC gekoppelt sind, um im Fehlerfall das jeweilige betroffene System von der Spannungsversorgung zu trennen. Im Unterschied zum Ausführungsbeispiel gemäß Fig. 4 befinden sich die Voter nun integriert im jeweiligen System SYSA, SYS6, SYSC. Dadurch steigt der Verdrahtungsaufwand, da z.B. jedes Flip-Flop eines Systems mit einem Voter versehen wer- den muss, dessen Eingänge mit allen 3 Systemen verbunden sind (vorher gab es nur 3 Voter pro Ausgangssignal). Dafür wird jedoch voller MBU-Schutz erreicht und die Synchronisierung kann entfallen. Gleichzeitig wird hieran deutlich, dass erfindungsgemäß sowohl eine Realisierung der Voter VOTA, VOT6, VOTC (aus Fig. 3) als zusätzliche Komponenten zu bereits existierenden Systemen SYSA, SYS6, SYSC, sowie eine Realisierung als kompakte, komplette Schaltungssysteme SYSA, SYS6, SYSC mit integrierten Votern bzw. Auswahlschaltungen vorge- sehen ist. Die vereinfachte Darstellung gibt nicht alle erforderlichen Verbindungen wieder. Die SEUs werden gemäß dieser Anordnung vorteilhaft im folgenden Taktzyklus beseitigt und das Gesamtsystem ist daher nicht MBU-empfindlich. Nach außen treten die Fehler nicht in Erscheinung.
Fig. 5 zeigt eine vereinfachte Darstellung eines möglichen Layouts der Systeme. Gemäß dieser Ausgestaltung lassen sich die erfindungsgemäßen Schalkreisabschnitte SAA, SA6 und SAC vorteilhaft im Standardzellendesign realisieren. Das jeweilige System SYSA, SYS6, SYSC ist wiederum über die Schalter SA, S6, Sc an die Versorgungsspannung gekoppelt. Vorteilhaft befinden sich im oberen Bereich, also der Spannungsversorgung VDDA, VDD6, VDDC, zugeordnet die Steue- rungslogikeinheiten CTLA, CTL6, CTLC. Die Ansteuerung der Schalter SA, S6, Sc ist hier nicht dargestellt, erfolgt jedoch genauso wie bezüglich der vorangegangenen Figuren erläutert. Im mittleren Bereich befinden sich die logischen Zellen (Logic CeIIs), welche die Funktion bzw. die entsprechende Logik zur Umsetzung der Funktionen, die das System realisieren soll, beinhalten. Weiter sind die FNp- Flops FFA, FF6, FFC vorgesehen, welche grundsätzlich genauso agieren wie anhand der Systeme bezüglich Figuren 3 und 4 beschrieben. Die Voter sind hier als einzelne Blöcke VOTA, VOT6, VOTC dargestellt. Diese nehmen die Auswahl der entsprechenden Ausgangssignale vor und entscheiden, welcher der Schaltkreisabschnitte SAA, SA6, SAC einen Fehler verursacht hat und daher über die nicht von einem SEL oder ähnlichen Ereignis betroffenen Systeme synchronisiert werden muss. Bei der in Fig. 5 dargestellten Anordnung der einzelnen Komponenten bzw. der erforderlichen Blöcke kann der Verdrahtungsaufwand in sehr vorteilhafter Weise minimiert werden.
Fig. 6 zeigt eine vereinfachte Darstellung eines Ausführungsbeispiels der vorlie- genden Erfindung für Speicher. Die Schaltkreisabschnitte SAA und SA6 beinhalten Speicher MEMA und MEMB, Fehlerdetektions- und Korrekturblöcke EDACA und EDACB und SEL-Steuerungslogik CTLA für den Schaltkreisabschnitt SA6 und eine SEL-Steuerungslogik CTL6 für den Schaltkreisabschnitt SAA Bei derartigen Speichern handelt es sich bevorzugt um integrierte Halbleiterspeicher. Die Steuerungslogik CTLA und die Steuerungslogik CTL6 überwachen in der zuvor be- schriebenen Weise die Spannungsversorgung VDDA bzw. VDD6. Die Schalter SA bzw. S6 werden betätigt, wenn im jeweilig anderen Schaltkreisabschnitt ein Fehler mittels der Signale LUA bzw. LUB detektiert wird. Die Synchronisationsaufforderung erfolgt über die Signale SYNCA bzw. SYNC6, welche an die zusätzlichen Blöcke EDACA und EDACB ausgegeben werden. Die EDAC-Blöcke detektieren und korrigieren zunächst alle Fehler, die z.B. durch SEU auftreten. Dies wird z.B. durch zusätzliche Parity-Bits bzw. Hamming-Codes ermöglicht. Falls ein SEL aufgetreten ist, wird das anschließend, d.h. nach dem Wiedereinschalten der Betriebsspannung über die Signale SYNCA bzw. SYNCB mitgeteilt und beide EDAC-Blöcke EDACA und EDAC6 übernehmen dann die Synchronisierung. Der nicht SEL-betroffene EDAC-Controller liest sämtliche Daten aus seinem Speicher und leitet sie direkt dem anderen SEL-Controller zu. Der schreibt parallel alle Daten in seinen zu synchronisierenden Speicher. Gleichzeitig werden natürlich auch eventuelle, z.B. durch SEU entstandene, Bitfehler z.B. durch die oben genannten Hamming-Codes erkannt und korrigiert. Diese Kontrolle bzw. Korrek- tur wird im normalen Betrieb (d.h. ohne aufgetretenen SEL) ergänzt durch den Vergleich der Daten DATAA, DATA6 der beiden redundanten Speicher MEMA, MEM6. Dieser Vergleich hat Vorteile, wenn ein EDAC-Controller z.B. wegen MBU nicht mehr in der Lage ist einen Fehler zu korrigieren. In einem solchen Fall kann der richtige Wert vom jeweils anderen Speicher übernommen werden.
Fig. 7 zeigt eine vereinfachte Darstellung eines weiteren Ausführungsbeispiels der vorliegenden Erfindung, welches im Unterschied zum vorangegangenen Ausführungsbeispiel für Speicher auch Echtzeitanwendungen ermöglicht. Auch bei diesem Ausführungsbeispiel sind Speichervorrichtungen MEMA, MEM6 mit einer Fehlerdetektions- und Korrekturlogik EDAC1A bzw. EDACI 6 und EDAC2A bzw. EDAC26 und Steuerungslogik CTLA, CTL6 ausgestattet. Die Schaltkreisabschnitte SAA und SA6 sind mittels der Schalter SA und S6 von der Spannungsversorgung in Reaktion auf das Auftreten eines Ereignisses, wie einem SEL, trenn- bar. Die Schaltkreisabschnitte SAA und SA6 umfassen Steuerungslogik CTLA und CTL6, sowie Speicher MEMA und MEMB. Die grundsätzlichen Abläufe bezüglich der Signale LUA, LU6 und SYNCA bzw. SYNCB auf die Schalter SA, S6 erfolgt wie bereits erläutert. In dem hier dargestellten Beispiel sind die Speicherkomponen- ten MEMA und MEMB als Dual Port Memories ausgeführt. Die Synchronisierung der Speicherkomponenten MEMA und MEMB wird dadurch von externen Zugriffen unabhängig. Außerdem ist es möglich, in einem sogenannten Refresh im Hintergrund MBUs zu vermeiden. Bei einem derartigen Refresh wird der gesamte Speicher zyklisch ausgelesen und eventuelle Fehler werden sofort korrigiert. Diese Art des Refresh ist von dem Speicher-Refresh bei dynamischen Speichern zu unterscheiden, die ohne Refresh ihre in Kondensatoren gespeicherten Daten verlieren würden. Die Schreib- und Lesezugriffe auf die Speicherkomponenten können parallel erfolgen. Hierdurch wird eine Reduzierung der Synchronisationszeiten möglich. Außerdem besteht die Möglichkeit, dass die Fehler nach außen völlig unbemerkt bleiben. Tritt nun ein Fehler auf, können die Daten der Speicher intern synchronisiert werden, ohne dass diese nach außen hin auftauchen. Hierzu sind zwei Datenbusse DATA2A und DATA2B vorgesehen. Außerdem sind gegenüber dem Ausführungsbeispiel auf Fig. 6 zusätzliche Korrekturblöcke EDAC2A und EDAC2B vorgesehen, welche eine interne Synchronisation ermögli- chen. Der Austausch der Daten von dem jeweilig nicht betroffenen Speicherbaustein MEMA bzw. MEMB zu dem betroffenen Baustein MEMB bzw. MEMA kann nun intern über die Datenbusse DATA2A, und DATA2B erfolgen, ohne dass die Synchronisierung nach außen hin in Erscheinung tritt. Die Zeiten für die Synchronisierung und den Refresh sind unabhängig von der Frequenz der externen Speicherzugriffe über die Datenbusse DATA1A und DATA1 B. Ein zusätzlicher Schutz vor Fehlerereignissen wie MBUs kann durch Vergleich der Daten beider Speicher erreicht werden.
Eines der zentralen Probleme nach dem Auftreten und der Detektion eines SEL und dem Wiedereinschalten der Betriebsspannung ist die möglichst schnelle Synchronisierung der betroffenen Baugruppen (d.h. Schaltkreisabschnitte), um den Schutz des Gesamtsystems vor weiteren SELs oder auch SEUs wieder herzustellen. Vorteilhaft und angestrebt ist eine Behandlung der Fehler, welche nach außen nicht in Erscheinung tritt. Vorstellbar sind demnach auch eine parallele Synchronisierung, eine serielle Synchronisierung und weitere spezielle Syn- chronisierungsmechanismen für Speicher und Register. Bei der parallelen Synchronisierung entsprechend der ersten zwei Ausführungsbeispiele erfolgt die Synchronisierung der gestörten Komponenten asynchron über den Set/Reset- Eingang der Flipflops direkt nach einer Datenübernahme von der ungestörten Seite. Generell ist damit ein höherer Verdrahtungsaufwand zwischen den Flipflops der redundanten Schaltkreisabschnitte erforderlich. Bei einer etwas verminderten, aber konstanten Taktfrequenz kann vermieden werden, dass die Fehler nach außen hin in Erscheinung treten. Diesbezüglich ist vorteilhaft eine Verzögerungszeit für die Synchronisation zu berücksichtigen. Wird eine höhere Taktfrequenz gewünscht, kann z.B. eine Taktperiode des Systemtakts während der Synchronisation ausgelassen werden. Bei der seriellen Synchronisation kann z.B. eine für Testzwecke bereits vorhandene Scan-Chain eingesetzt werden. Dabei ist die Verzögerung abhängig von der Anzahl der Komponenten, wie z.B. der Flipflops. Das System kann während dieser Synchronisation nicht weiterarbeiten. Eine zusätzliche Implementierung von Schieberegistern ermöglicht, dass das System weiterarbeiten kann und Fehler nach außen hin nicht in Erscheinung treten. Neben der speziellen Synchronisation für Speicher- und Registerbänke sind die Speicherbaugruppen mit SEU-Schutzbits (z.B. Parity) und zugehörige Auswerte-/Steuerlogik versehen. Außerdem kann die Steuerlogik für einen vorstehend beschriebenen Refresh im Hintergrund eingesetzt werden, um MBUs zu vermeiden. Dabei wird der gesamte Speicher zyklisch ausgelesen, und eventuelle Fehler werden sofort korrigiert.
Zur Reduzierung des Verdrahtungsaufwands kann die Anordnung im Layout angepasst werden. Es werden immer abwechselnd die redundanten und getrennt versorgten Zellen in jeweils drei nebeneinander liegende Spalten angeordnet. An jedem Kreuzungspunkt der Versorgungsleitungen können die benötigten Schalter (Schaltmittel) und die Detektionsmittel (z.B. Komparatoren) angeordnet werden. Auf diese Art und Weise kann auch ungenutzte Chipfläche vorteilhaft verwendet werden. Der restliche Teil der erforderlichen Steuerung kann sowohl dezentral als auch zentral an einer Stelle für alle erforderlichen Steuerungsaufgaben ange- ordnet sein. Es bietet sich an, basierend auf den vorteilhaften Aspekten der vorliegenden Erfindung eigene Standardzellen zu entwerfen, welche z.B. Flipflops mit Votern oder Makrozellen für jeweils drei redundante und getrennt versorgte Standardzellen beinhalten.
Die erfindungsgemäßen Schaltmittel, also Transistoren etc. lassen sich darüber hinaus bei allen vorstehenden Ausführungsbeispielen nicht nur für SELs einsetzen, sondern können generell für ein verbessertes Power-Management verwendet werden.
Bei einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung wer- den viele Schalter zum Schutz vor Mikro-SELs eingesetzt. Die Schalter sind dann vorzugsweise sehr klein auszuführen. Beim Einsatz vieler solcher kleinen Schalter kann bei einem SEL die durch den eingeschalteten Schalter hervorgerufene Strombegrenzung unter dem Thyristor- Haltestrom liegen. In einer solchen Situation ist ein aufwändiges SEL-Management überflüssig, denn während des SEL sorgen die Voter für das richtige Ausgangssignal und nach dem SEL ist der Kurzschluss automatisch behoben. Demnach können also die Schaltkreisabschnitte und die zugehörigen Schalter so ausgestaltet sein, dass ein SEL in einem Schaltkreisabschnitt einen Strom zur Folge hat, welcher unter dem Thyristor-Haltestrom liegt, so dass es nicht zu einer dauernden Stromerhöhung kommt.
Bei einer anderen vorteilhaften Ausgestaltung der vorstehenden Ausführungsbeispiele können die Controller und Voter so umgeschaltet werden, dass auch eine separate Nutzung der redundanten Systeme - also z.B. ohne SEU/SEL Schutz möglich ist. Außerdem kann die Logik vorsehen, dass redundante Systeme ab- geschaltet werden, wenn die Systeme (also ein erfindungsgemäßer elektronischer Schaltkreis mit entsprechenden Schaltkreisabschnitten) in einer strahlensicheren Umgebung eingesetzt werden. Dadurch kann vorteilhaft Strom eingespart werden.

Claims

Ansprüche
1. Elektrischer Schaltkreis mit einem ersten Schaltkreisabschnitt (SAA), dadurch gekennzeichnet, dass erste Schaltmittel (SA) vorgesehen sind, welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem ersten Schaltkreisabschnitt (SAA) die Stromaufnahme des ersten Schaltkreisabschnittes (SAA) ZU begrenzen.
2. Elektrischer Schaltkreis nach Anspruch 1 , gekennzeichnet durch dem ersten Schaltkreisabschnitt (SAA) zugeordnete erste Detektionsmittel zum Detek- tieren eines Ereignisses, insbesondere eines Stromes, der auf einem Single Event-Effekt beruht.
3. Elektrischer Schaltkreis nach Anspruch 1 oder 2, gekennzeichnet durch einen zweiten Schaltkreisabschnitt (SA6) mit zweiten Schaltmitteln (SB), welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem zweiten Schaltkreisabschnitt (SA6) die Stromaufnahme des zweiten Schalt- kreisabschnittes (SA6) zu begrenzen.
4. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste Schaltkreisabschnitt (SAA) und der zweite Schaltkreisabschnitt (SA6) derart ausgestaltet sind, dass beide Schaltkreisabschnitte in redundanter Weise die im Wesentlichen gleiche Funktion ausüben.
5. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der erste Schaltkreisabschnitt (SAA) Steuerungsmittel (CTLA) umfasst, welche ausgestaltet sind, die zweiten Schaltmittel (S6) zu betätigen, um in Reaktion auf das Auftreten eines Single-Event-Effekts in dem zweiten Schaltkreisabschnitt (SA6) die Stromaufnahme des zweiten Schaltkreisabschnit- tes (SA6) zu begrenzen.
6. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Auswahlschaltung (VOTA, VOT6) vorgesehen ist, welche aus einer Mehrzahl von korrespondierenden Signalen der Schaltkreisabschnitte (SAA, SAB) ein gültiges Signal selektiert.
7. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, gekennzeichnet durch einen dritten Schaltkreisabschnitt (SAC) mit dritten Schaltmitteln welche ausgestaltet sind, um in Reaktion auf das Auftreten eines Single Event- Effekts in dem dritten Schaltkreisabschnitt (SAC) die Stromaufnahme des dritten Schaltkreisabschnittes (SAC) zu begrenzen.
8. Elektrischer Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass der erste, zweite und dritte Schaltkreisabschnitt (SAA, SA6, SAC) jeweils erste, zweite, und dritte Steuerungsmittel (CTLA, CTL6, CTLC) zum Betätigen der ersten, zweiten und dritten Schaltmittel aufweisen, wobei die Steuerungsmittel (CTLA, CTL6, CTLC) derart mit den Schaltmitteln (SA, S6, Sc) gekoppelt sind, dass jeweils die Steuerungsmittel (CTLA, CTL6, CTLC) eines Schaltkreisabschnittes die Schaltmittel (SA, S6, Sc) eines anderen Schaltkreisabschnittes (SAA, SA6, SAC) betätigen.
9. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Detektionsmittel und die Schaltmittel (SA, S6, Sc) gemeinsame elektronische Komponenten umfassen.
10. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, gekenn- zeichnet durch Synchronisationsmittel (SYNC) zum Synchronisieren der Schaltkreisabschnitte.
1 1. Elektrischer Schaltkreis nach Anspruch 10, dadurch gekennzeichnet, dass die Synchronisationsmittel derart ausgestaltet sind, dass diese ein digitales Taktsignal derart anpassen, dass wenn ein Fehler infolge eines Single-Event-Effektes auftritt, das digitale Taktsignal eine wirksame Ausgabe eines Signals erst indiziert, wenn der Fehler kompensiert ist.
12. Elektrischer Schaltkreis nach einem der Ansprüche 7 bis 1 1 , dadurch gekennzeichnet, dass die Auswahlschaltung (VOTA, VOT6, VOTC) ausgestaltet ist, um basierend auf einer Mehrzahl von korrespondieren Signalen redundanter Schaltkreisabschnitte ein Auswahlsignal zu definieren, welches geeignet ist, mit seinem Wert den richtigen Wert eines Signals eines von einem Single-Event- Effekt betroffenen Schaltkreisabschnittes der redundanten Schaltkreisabschnitte zu repräsentieren.
13. Elektrischer Schaltkreis nach Anspruch 12, dadurch gekennzeichnet, dass die Auswahlschaltung ausgestaltet ist, um die Auswahl basierend auf einer Mehrheitsentscheidung vorzunehmen, so dass das Auswahlsignal derart definiert wird, dass es den gleichen Wert aufweist, wie die Mehrzahl der korrespondierenden Signale.
14. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Teile eines Schaltkreisabschnittes (SAA, SA6, SAC) als Standardzellen ausgestaltet sind.
15. Elektrischer Schaltkreis nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass ein Schaltkreisabschnitt (SAA, SA6) einen Speicher (MEMA, MEM6) umfasst.
16. Verfahren zum Entwerfen eines elektrischen Schaltkreises, mit den Schrit- ten:
Anordnen einer Mehrzahl redundanter Schaltkreisabschnitte (SAA,
Figure imgf000023_0001
Anordnen von Schaltmitteln (SA, S6, Sc), welche ausgestaltet sind, die Stromaufnahme des betroffenen Schaltkreisabschnittes (SAA, SA6, SAc) zu begrenzen,
Anordnen von Steuerungsmitteln (CTLA, CTL6, CTLC) welche ausgestaltet sind, um die einem jeweiligen anderen Schaltkreisabschnitt (SAA, SA6, SAC) zugeordneten Schaltmittel (SA, S6, Sc) in Reaktion auf einen Single-Event-Effekt in dem anderen Schaltkreisabschnitt (SAA, SA6, SAC) dazu zu veranlassen, den Schaltkreisabschnitt (SAA, SA6, SAc) von der Versorgungsspannung zu trennen.
17. Verfahren nach Anspruch 16, wobei die Steuerungsmittel ausgestaltet sind, um eine Synchronisierung des von einem Single Event-Effekt betroffenen Schalt- kreisabschnitts (SAA, SA6, SAC) vorzunehmen.
18. Verfahren nach einem der Ansprüche 16 oder 17 mit dem weiteren Schritt: Anordnen einer Auswahlschaltung (VOTA, VOT6, VOTC), welche ausgestaltet ist, um basierend auf einer Mehrzahl von korrespondierenden Signalen redundanter Schaltkreisabschnitte (SAA, SA6, SAC) ein Auswahlsignal zu definieren, welches geeignet ist, mit seinem Wert den richtigen Wert eines Signals eines von einem Single Event-Effekt betroffenen Schaltkreisabschnittes der redundanten Schaltkreisabschnitte zu repräsentieren.
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