WO2008059633A1 - Semiconductor element, method for fabricating the same and display - Google Patents

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Takuya Matsuo
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    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates

Definitions

  • the present invention relates to a semiconductor element, a manufacturing method thereof, and a display device, and more particularly to a semiconductor element such as a top gate type thin film transistor.
  • a thin film transistor (hereinafter abbreviated as “TFT”) is a semiconductor element widely used as a switching element of a liquid crystal display device of an active matrix driving system.
  • a top-gate TFT is provided between a semiconductor layer provided on an insulating substrate, a gate electrode provided on a semiconductor layer, and the semiconductor layer and the gate electrode.
  • a gate insulating film is provided between a semiconductor layer provided on an insulating substrate, a gate electrode provided on a semiconductor layer, and the semiconductor layer and the gate electrode.
  • the gate insulating film is generally composed of a silicon oxide film or the like.
  • this gate insulating film is formed thinly to about 1000 A or less, for example, there is a possibility that a pinhole penetrating the gate insulating film is formed as a defect. Further, when the pinhole is formed so as to overlap with the semiconductor layer, the conductive material constituting the gate electrode formed in a later process is filled in the pinhole, so that the gate electrode and the semiconductor are formed. There is a possibility that the layer may be conducted through a pinhole. In such a case, the liquid crystal display device equipped with the TFT cannot operate the TFT normally, and the display quality deteriorates.
  • FIG. 14 is a cross-sectional view of a substrate in which defects due to pinholes have been repaired by a conventional oxidation treatment.
  • a base coat film 111 is provided between the insulating substrate 110 and the semiconductor layer 112.
  • the semiconductor layer 112 exposed from the pinhole Ph of the gate insulating film 113 For example, by performing a thermal oxidation process in an oxygen atmosphere at around 1000 ° C., a silicon oxide layer 112a is formed at the bottom of the pinhole Ph, and the insulating property of the gate insulating film 113 made of a silicon nitride film is maintained. Become.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 62-149139
  • the gate insulating film when the gate insulating film is formed thicker than the semiconductor layer, even if the semiconductor layer overlapping the pinhole is oxidized over the entire film thickness, it can be formed from the semiconductor layer of the defect repairing portion. Since the thickness of the oxide film is thinner than that of the gate insulating film, there is a concern that the reliability of the insulating property of the gate insulating film may be lowered.
  • the defect repair portion since the defect level density at the interface between the oxide film and the semiconductor layer in the defect repair portion is different from the defect level density at the interface between the gate insulating film and the semiconductor layer in the normal portion, for example, the defect repair portion
  • the threshold value for TFTs that include is different from that for TFTs that do not include defect repairs.
  • the TFT characteristics may vary from pixel to pixel due to the difference in the TFT threshold value, and the display quality may deteriorate. is there.
  • the circuit In the liquid crystal display device in which a circuit such as a constructed gate driver and the source driver is built by combining the TFT is the difference in the threshold of the TFT, the circuit does not operate correctly, problems will be caused a fear force s is there.
  • the present invention has been made in view of power, and the object of the present invention is to deteriorate the characteristics of the semiconductor element due to the pinhole of the gate insulating film without reducing the productivity. It is to suppress.
  • the present invention provides a top gate type semiconductor device in which the semiconductor layer is removed larger than the through hole in a portion where the semiconductor layer overlaps the through hole of the gate insulating film.
  • the gate electrode is not in contact with the inner wall in the removed portion of the semiconductor layer.
  • a semiconductor element according to the present invention is provided on a semiconductor layer provided on an insulating substrate, a gate insulating film provided so as to cover the semiconductor layer, and the gate insulating film.
  • a through hole is formed in the gate insulating film in a thickness direction, and the semiconductor layer is removed larger than the through hole in a portion overlapping the through hole.
  • the gate electrode is not in contact with the inner wall of the removed portion of the semiconductor layer.
  • the semiconductor layer is removed larger than the through hole in the portion overlapping the through hole of the gate insulating film, and the gate electrode is not formed on the inner wall in the removed portion of the semiconductor layer. Since it is a contact, the insulation between the gate electrode and the semiconductor layer is maintained.
  • the semiconductor layer is removed larger than the through hole in the portion overlapping the through hole of the gate insulating film, the insulation between the gate electrode and the semiconductor layer is maintained.
  • the reliability of the insulating property of the gate insulating film does not deteriorate due to the film thickness of the semiconductor layer.
  • the defect level density at the interface between the gate insulating film and the semiconductor layer in the portion having the through hole (defect repairing portion) and the normal state of the gate insulating film and the semiconductor layer in the portion Since the difference with the defect level density at the interface is less likely to occur, the difference between the threshold value of the semiconductor element including the defect repaired portion and the threshold value of the semiconductor element not including the defect repaired portion is less likely to occur.
  • removing the portion of the semiconductor layer that overlaps the through hole by etching to maintain the insulating property of the gate insulating film improves the insulating property of the gate insulating film by oxidation treatment. Since it can be processed in a shorter time than the method, it is excellent in productivity. [0018] Therefore, according to the above configuration, deterioration of the characteristics of the semiconductor element due to pinholes in the gate insulating film without reducing productivity is suppressed.
  • the gate insulating film includes a first insulating film on the semiconductor layer side and a second insulating film on the gate electrode side, and the second insulating film has an etching rate with respect to hydrofluoric acid of the first insulating film. It may be configured to be lower.
  • the etching rate for hydrofluoric acid of the second insulating film constituting the gate electrode side of the gate insulating film is lower than that of the first insulating film constituting the semiconductor layer side of the gate insulating film.
  • the formation of new through holes in the first insulating film and the second insulating film is suppressed by etching with hydrofluoric acid.
  • An oxide film may be provided on the inner wall of the removed portion of the semiconductor layer.
  • a method for manufacturing a semiconductor device includes a semiconductor layer forming step of forming a semiconductor layer on an insulating substrate, and a gate insulating film so as to cover the semiconductor layer formed in the semiconductor layer forming step.
  • the semiconductor layer etching step the semiconductor layer is removed (etched) larger than the through hole at the portion where the semiconductor layer overlaps the through hole of the gate insulating film.
  • the conductive film formation step the conductive film forming the gate electrode is not formed on the semiconductor layer. The film is formed by contact.
  • the gate electrode formation step the conductive film is patterned to form a gate electrode.
  • the gate electrode formed through the conductive film formation step and the gate electrode formation step is not in contact with the inner wall in the portion where the semiconductor layer is removed in the semiconductor layer etching step, the gate electrode and the semiconductor layer The insulation between them is maintained.
  • the defect level density at the interface between the gate insulating film and the semiconductor layer in the portion having the through hole (defect repairing portion) and the gate insulating film and the semiconductor layer in the normal portion Since the difference with the defect level density at the interface is less likely to occur, the difference between the threshold value of the semiconductor element including the defect repaired portion and the threshold value of the semiconductor element not including the defect repaired portion is less likely to occur.
  • the portion of the semiconductor layer that overlaps the through hole is removed by etching so that the insulating property of the gate insulating film is maintained. Since it can be processed in a shorter time than the conventional method of improving the production, it is excellent in productivity.
  • a first insulating film and a second insulating film having a lower etching rate with respect to hydrofluoric acid than the first insulating film are sequentially formed so as to cover the semiconductor layer.
  • an oxide film etching step of etching an oxide film formed on the surface of the semiconductor layer with hydrofluoric acid may be provided.
  • the semiconductor layer may be isotropically etched with an alkaline etchant.
  • the semiconductor layer etching step the semiconductor layer is removed to be larger than the through hole at a portion overlapping the through hole of the gate insulating film by isotropic etching with an alkaline etching solution. Therefore, the effects of the present invention are specifically exhibited.
  • the conductive film may be formed by sputtering.
  • the sputtered particle force is deposited by sputtering in the thickness direction of the gate insulating film, so that the conductive film constituting the gate electrode is not in contact with the semiconductor layer.
  • the insulating effect between the gate electrode and the semiconductor layer is maintained, so that the effects of the present invention are specifically exhibited.
  • an oxide film forming step of forming an oxide film on the inner wall of the semiconductor layer etched in the semiconductor layer etching step may be provided.
  • the conductive film cover coverage (covering property) is also determined in the conductive film forming step. Even if () is improved, an oxide film is formed between the inner wall of the semiconductor layer and the gate electrode in the oxide film forming step, so that the insulation between the gate electrode and the semiconductor layer is maintained.
  • the display device is a display device including an active matrix substrate on which a thin film transistor is formed, and the thin film transistor covers a semiconductor layer provided on an insulating substrate and the semiconductor layer. And a gate electrode provided on the gate insulating film.
  • a through-hole is formed in the gate insulating film in a thickness direction, and the semiconductor layer includes the through-hole.
  • a portion overlapping with the hole is removed to be larger than the through hole, and the gate electrode is formed in the removed portion of the semiconductor layer. It is characterized by non-contact with the inner wall.
  • the semiconductor layer is removed larger than the through hole in the portion overlapping the through hole of the gate insulating film, and the gate electrode is not formed on the inner wall in the removed portion of the semiconductor layer. Since it is a contact, the insulation between the gate electrode and the semiconductor layer is maintained.
  • the semiconductor layer is removed larger than the through hole in the portion overlapping the through hole of the gate insulating film, the insulation between the gate electrode and the semiconductor layer is maintained.
  • the reliability of the insulating property of the gate insulating film does not deteriorate due to the film thickness of the semiconductor layer.
  • the defect level density at the interface between the gate insulating film and the semiconductor layer in the portion having the through hole (defect repairing portion) and the normal state of the gate insulating film and the semiconductor layer in the semiconductor layer Since the difference between the defect level density at the interface is less likely to occur, the difference between the threshold value of the thin film transistor including the defect repair portion and the threshold value of the thin film transistor not including the defect repair portion is less likely to occur.
  • removing the portion of the semiconductor layer that overlaps the through hole by etching to maintain the insulating property of the gate insulating film improves the insulating property of the gate insulating film by oxidation treatment. Since it can be processed in a shorter time than the method, it is excellent in productivity.
  • the semiconductor layer is removed larger than the through hole in the portion overlapping the through hole of the gate insulating film, and the gate electrode is removed from the semiconductor layer. Therefore, the deterioration of the characteristics of the semiconductor element due to the pinhole of the gate insulating film can be suppressed without reducing the productivity.
  • FIG. 1 is a cross-sectional view showing a liquid crystal display device 50 according to Embodiment 1.
  • FIG. 1 is a cross-sectional view showing a liquid crystal display device 50 according to Embodiment 1.
  • FIG. 2 is a cross-sectional view showing TFT 5a in active matrix substrate 20 constituting liquid crystal display device 50.
  • FIG. 3 is a cross-sectional view showing a TFT 5b of a defect repaired portion in which a defect caused by a pinhole Ph is repaired.
  • FIG. 4 is a cross-sectional view showing an amorphous silicon film 12a formed in the semiconductor layer forming step.
  • FIG. 5 is a cross-sectional view showing a polysilicon film 12b formed in the semiconductor layer forming step.
  • FIG. 6 is a cross-sectional view showing a semiconductor layer 12P formed in the semiconductor layer forming step.
  • FIG. 7 is a cross-sectional view showing a gate insulating film 13 including a through hole Ph formed in the gate insulating film forming step.
  • FIG. 8 shows the semiconductor layer 12P etched in the semiconductor layer etching step.
  • FIG. 9 is a cross-sectional view showing a conductive film 14a formed in the conductive film formation step.
  • FIG. 10 is a cross-sectional view showing a TFT 5c of a defect repairing part in which a defect due to the pinhole Ph according to the second embodiment is repaired.
  • FIG. 11 shows the semiconductor layer 12P etched in the semiconductor layer etching step.
  • FIG. 12 is a cross-sectional view showing an oxide film 12f formed in the oxide film formation step.
  • FIG. 13 is a cross-sectional view showing a conductive film 14b formed in the conductive film formation step.
  • FIG. 14 is a cross-sectional view showing a substrate in which defects due to pinholes have been repaired by a conventional oxidation treatment.
  • liquid crystal display device including an active matrix substrate on which a TFT (semiconductor element) is formed will be described as a display device.
  • TFT semiconductor element
  • FIG. 1 is a cross-sectional view showing a liquid crystal display device 50 of the present embodiment
  • FIG. 2 is a cross-sectional view showing a TFT 5a in an active matrix substrate 20 constituting the liquid crystal display device 50.
  • the liquid crystal display device 50 includes an active matrix substrate 20, a counter substrate 30 disposed so as to face the active matrix substrate 20, and between the active matrix substrate 20 and the counter substrate 30.
  • a liquid crystal layer 25 provided in the frame, a seal portion 26 provided in a frame shape so as to surround the liquid crystal layer 25 between the active matrix substrate 20 and the counter substrate 30, and liquid crystals of the active matrix substrate 20 and the counter substrate 30.
  • the active matrix substrate 20 includes a plurality of gate lines (not shown) extending in parallel to each other, a plurality of source lines (not shown) extending in parallel to each other in a direction orthogonal to the gate lines, each gate line, A plurality of TFTs 5a provided as switching elements at the intersections of the source lines and a plurality of pixel electrodes 18 respectively provided corresponding to the TFTs 5a are provided (see FIG. 2).
  • the TFT 5a includes a semiconductor layer 12 provided on the base coat film 11 on the insulating substrate 10, a gate insulating film 13 provided so as to cover the semiconductor layer 12, and a gate insulating film. 13 is provided with a gate electrode 14aa provided on the interlayer insulating film 15, an interlayer insulating film 15 provided so as to cover the gate electrode 14aa, and a source electrode 16s and a drain electrode 16d provided on the interlayer insulating film 15.
  • a flat film 17 is provided on the interlayer insulating film 15 so as to cover the source electrode 16s and the drain electrode 16d.
  • a plurality of pixel electrodes 18 are provided in a matrix.
  • the semiconductor layer 12 includes a channel region 12c provided so as to overlap with the gate electrode 14aa, and a source region 12s and a drain region 12d provided at both ends of the channel region 12c, respectively.
  • the gate insulating film 13 includes a first insulating film 13a (for example, a silicon oxide film) provided on the semiconductor layer 12 side, and an etch against hydrofluoric acid than the first insulating film 13a provided on the gate electrode 14aa side.
  • a second insulating film 13b (for example, a silicon nitride film) having a low etching speed.
  • FIG. 3 is a cross-sectional view showing the TFT 5b of the defect repaired portion in which the defect due to the pinhole Ph is repaired.
  • the defect repairing portion is provided with a removal portion 12ea in which the semiconductor layer 12 is removed larger than the pinhole Ph in a portion overlapping with the pinhole Ph.
  • the semiconductor layer 12 is removed so that the inner peripheral end (inner wall W) is disposed outside the pinhole Ph in the portion overlapping the pinhole Ph of the gate insulating film 13.
  • FIG. 3 is a cross-sectional view showing the TFT 5b of the defect repaired portion in which the defect due to the pinhole Ph is repaired.
  • the defect repairing portion is provided with a removal portion 12ea in which the semiconductor layer 12 is removed larger than the pinhole Ph in a portion overlapping with the pinhole Ph.
  • the semiconductor layer 12 is removed so that the inner peripheral end (inner wall W) is disposed outside the pinhole Ph in the portion overlapping the pinhole Ph of the gate insulating film 13.
  • the gate electrode 14ab is also formed along the depth direction of the pinhole Ph of the gate insulating film 13 extending only on the surface of the gate insulating film 13, but the semiconductor layer 12 is removed. It is formed in a non-contact manner on the inner wall W in the part that is formed.
  • the source electrode 16s is connected to the source region 12s of the semiconductor layer 12 through the first contact hole 21a formed in the gate insulating film 13 and the interlayer insulating film 15, as shown in FIG.
  • the drain electrode 16d is connected to the drain region 12d of the semiconductor layer 12 through the second contact hole 21b formed in the gate insulating film 13 and the interlayer insulating film 15, and
  • the pixel electrode 18 is connected through a third contact hole 21c formed in the flat film 17.
  • the gate electrode 14aa (14ab) is a protrusion protruding to the side of the gate line
  • the source electrode 16s is a protrusion protruding to the side of the source line.
  • the counter substrate 30 includes a color filter layer (not shown) provided on the insulating substrate, and a common electrode (not shown) provided on the color filter layer.
  • the color filter layer corresponds to each pixel electrode 18 on the active matrix substrate 20, for example, a plurality of colored layers (not shown) colored in red, green, or blue, respectively. And a black matrix (not shown) provided between the colored layers.
  • the liquid crystal layer 25 includes nematic liquid crystal having electro-optical characteristics.
  • the liquid crystal display device 50 configured as described above, in each pixel, when a gate signal is sent from the gate line to the gate electrode 14aa (14ab) and the TFT 5a (5b) is turned on, the source line A source signal is sent to the source electrode 16s, and a predetermined charge is written into the pixel electrode 18 via the semiconductor layer 12 and the drain electrode 16d. At this time, a potential difference is generated between each pixel electrode 18 of the active matrix substrate 20 and the common electrode of the counter substrate 30a, and a predetermined voltage is applied to the liquid crystal layer 25. In the liquid crystal display device 50, an image is displayed by adjusting the light transmittance of the liquid crystal layer 25 by changing the alignment state of the liquid crystal molecules according to the magnitude of the voltage applied to the liquid crystal layer 25.
  • the manufacturing method of the present embodiment includes a semiconductor layer forming process, a gate insulating film forming process, an oxide film etching process, a semiconductor layer etching process, a conductive film forming process, and a gate electrode forming process, an active matrix substrate manufacturing process, It includes a substrate manufacturing process and a liquid crystal display panel manufacturing process.
  • a silicon oxynitride film for example, a thickness of about 1000 A
  • a silicon oxide film for example, a thickness
  • the base coat film 11 is formed in order (see Fig. 4).
  • the amorphous silicon film 12a (e.g.,
  • amorphous silicon film 12a is melted and solidified by laser annealing or the like to form a polysilicon film (polycrystalline silicon film) 12b as shown in FIG.
  • the polysilicon film 12b is patterned by photolithography to form the semiconductor layer 12P (semiconductor layer forming step).
  • the semiconductor layer 12P may be formed by modifying the amorphous silicon film as described above, but a polycrystalline silicon film may be directly formed.
  • a silicon oxide film (for example, about 300 A thick) is formed on the entire substrate on the base coat film 11 on which the semiconductor layer 12P is formed by plasma CVD, and the first insulating film 13a is formed. A film is formed (see Fig. 7).
  • a silicon nitride film (for example, a thickness of about 400 A) is formed by plasma CVD so as to cover the first insulating film 13a, and a second insulating film 13b is formed (gate).
  • a pinhole Ph reaching the semiconductor layer 12P is formed in the gate insulating film 13 composed of the first insulating film 13a and the second insulating film 13b.
  • the surface of the semiconductor layer 12P exposed from the pinhole Ph of the gate insulating film 13 is
  • a natural oxide film (not shown) is formed.
  • the surface of the semiconductor layer 12P is self-etched by wet etching with hydrofluoric acid.
  • oxide film is removed (oxide film etching process).
  • wet etching is performed through pinhole Ph with an alkaline etching solution containing organic alkali such as tetraethylamine hydride (TMAH).
  • TMAH tetraethylamine hydride
  • the diameter of the pinhole Ph is, for example, 1
  • the diameter of the removal portion 12ea is about 2 / im.
  • a tantalum nitride film for example, about 500 A thickness
  • a tungsten film for example, about 3500 A thickness
  • the conductive film 14a is patterned by photolithography to form gate electrodes 14aa and 14ab and gate lines (gate electrode forming step).
  • the semiconductor layer 12P is doped with phosphorus through the gate insulating film 13, and a channel is formed in a portion overlapping the gate electrodes 14aa and 14ab.
  • a source region 12s and a drain region 12d are respectively formed in the region 12c and the outer portion thereof.
  • a silicon nitride film for example, about 2500 A thick
  • a silicon oxide film for example, thick
  • the interlayer insulating film 15 is formed in this order.
  • the portions corresponding to the source region 12s and the drain region 12d of the laminated film of the gate insulating film 13 and the interlayer insulating film 15 are etched, and as shown in FIG. 2, the first contact hole 21a and the second contact hole 21a Contact hole 21b is formed.
  • a titanium film eg, about 1000A thickness
  • an aluminum film eg, about 3500A thickness
  • a titanium film eg, thickness
  • a source electrode 16s, a source line, and a drain electrode 16d are respectively formed as shown in FIG.
  • an acrylic resin or the like is applied to the entire substrate on the interlayer insulating film 15 on which the source electrode 16s, the source line and the drain electrode 16d are formed to a thickness of about 1.6 ⁇ . 17 is formed.
  • an ITO (Indium Tin Oxide) film (for example, about 1000 A thick) is formed on the entire surface of the planarizing film 17 by sputtering, and then a pattern is formed by photolithography. Thus, the pixel electrode 18 is formed.
  • ITO Indium Tin Oxide
  • the active matrix substrate 20 of the present embodiment can be manufactured.
  • the alignment film 27a is formed by performing an alignment process on the surface by a rubbing method.
  • a chromium thin film (for example, about 1000 A thick) is formed on the entire substrate of an insulating substrate such as a glass substrate, and then a pattern is formed by photolithography to form a grid-like black matrix.
  • a color filter layer is formed by patterning a green or blue colored layer.
  • an ITO film (for example, about 1000 A thick) is formed on the entire substrate on the color filter layer to form a common electrode.
  • the counter substrate 30 of this embodiment can be manufactured. Thereafter, after a polyimide resin thin film is formed by the printing method, the alignment film 27b is formed by performing an orientation process on the surface by a rubbing method.
  • a seal portion 26 made of a thermosetting resin is formed on the active matrix substrate 20 by a printing method, and then spherical spacers are sprayed inside the formed seal portion 26.
  • the liquid is interposed between the active matrix substrate 20 and the counter substrate 30 by a decompression method.
  • the liquid crystal layer 25 is formed to produce a liquid crystal display panel.
  • polarizing plates 28a and 28b are attached to the front and back surfaces of the liquid crystal display panel, respectively.
  • the liquid crystal display device 50 of the present embodiment can be manufactured.
  • the semiconductor layer 12P is formed of the gate insulating film 13 in the semiconductor layer etching step.
  • the conductive film 14a constituting the gate electrodes 14aa and 14ab is formed in a non-contact manner on the semiconductor layer 12P. Then, in the gate electrode formation process,
  • the film 14a is patterned to form gate electrodes 14aa and 14ab.
  • the gate electrode 14ab formed through the conductive film formation step and the gate electrode formation step is not in contact with the inner wall W in the portion where the semiconductor layer 12P is removed in the semiconductor layer etching step, the gate electrode 14ab and The insulation between the semiconductor layers 12P can be maintained.
  • the semiconductor layer 12P is removed to be larger than the through hole Ph, and the insulation between the gate electrode 14ab and the semiconductor layer 12P is performed. This is due to the film thickness of the semiconductor layer 12 as in the past.
  • the defect level density at the interface between the gate insulating film 13 and the semiconductor layer 12P in the portion having the through hole Ph (defect repairing portion) and the gate insulating portion in the normal portion is reduced.
  • the difference between the defect level density at the interface between the edge film 13 and the semiconductor layer 12 is less likely to occur, the difference between the threshold value of the TFT 5b including the defect repairing portion and the threshold value of the TFT 5a not including the defect repairing portion is less likely to occur.
  • the semiconductor layer etching step it is possible to remove the portion of the semiconductor layer 12P that overlaps the through-hole Ph by etching and maintain the insulating property of the gate insulating film 13 as an acid.
  • the manufacturing method thereof, and the liquid crystal display device it is possible to suppress the deterioration of the characteristics of the TFT 5b due to the pinhole Ph of the gate insulating film 13 without reducing the productivity. it can.
  • the etching rate of the second insulating film 13b constituting the gate electrodes 14aa and 14ab side of the gate insulating film 13 with respect to hydrofluoric acid Is the semiconductor layer 12P of the gate insulating film 13
  • the first insulating film 13a constituting one side is lower than the first insulating film 13a, a through-hole is newly formed in the gate insulating film 13 composed of the first insulating film 13a and the second insulating film 13b by etching with hydrofluoric acid in the pretreatment. Formation can be suppressed.
  • the semiconductor layer 12P is isotropically etched with an alkaline etchant in the semiconductor layer etching step, the semiconductor layer 12P is formed on the gate insulating film 13 by The portion overlapping the through hole Ph can be removed larger than the through hole Ph.
  • the sputtered particles are deposited in the thickness direction of the gate insulating film 13 by sputtering in the conductive film forming step, whereby the gate electrodes 14aa and 14a b Conductive film 14a is formed on the semiconductor layer 12P in a non-contact manner.
  • FIG. 10 is a cross-sectional view showing a TFT 5c constituting the liquid crystal display device (active matrix substrate) of the present embodiment.
  • the TF in which defects due to the pinhole Ph are repaired is maintained.
  • the oxide film 12f between the inner wall W of the semiconductor layer 12 and the gate electrode 14ba the insulating property between the gate electrode 14ba and the semiconductor layer 12 is maintained.
  • the gate electrode 14ba in the TFT 5c is in contact with the oxide film 12f provided on the inner wall W of the semiconductor layer 12, but is not in contact with the inner wall W of the semiconductor layer 12. Therefore, the insulation with respect to the semiconductor layer 12 is maintained.
  • An active matrix substrate (liquid crystal display device) including the TFT 5c having the above structure is an oxide film described later between the semiconductor layer etching step and the conductive film forming step in the manufacturing method described in the first embodiment. Since it can be manufactured by adding a forming step, the following description of the manufacturing method will detail the steps before and after the oxide film forming step.
  • a semiconductor in which a natural oxide film is removed after an oxide film etching process is performed on a substrate (see FIG. 7) in which pinholes Ph are formed in the gate insulating film 13 described in the first embodiment.
  • an alkaline etching solution containing organic alkali such as monoethanolamine tetraethylamine hydride (TMAH)
  • TMAH monoethanolamine tetraethylamine hydride
  • the diameter of the pinhole Ph is, for example, about 1 / im, and the diameter of the removal portion 12eb is, for example, about 3 ⁇ m.
  • an oxide film 12f is formed as shown in FIG. 12 (oxide film formation step).
  • a tantalum nitride film eg, thickness of about 500A
  • a tungsten film eg, thickness of about 3500A
  • 14b is formed (conductive film formation step, see FIG. 13). At this time, as shown in FIG. 13, the conductive film 14b is in contact with the oxide film 12f formed on the inner wall W of the semiconductor layer 12P.
  • the conductive film 14b is patterned by photolithography to form the gate electrode 14ba and the like (a gate electrode formation step, see FIG. 10). Subsequently, using the gate electrode 14ba as a mask, the semiconductor layer 12P is passed through the gate insulating film 13.
  • a channel region 12c is formed in a portion overlapping with the gate electrode 14ba, and a source region 12s and a drain region 12d are formed in portions outside thereof, as shown in FIG.
  • the active matrix of the present embodiment is formed by forming the interlayer insulating film 15, the source electrode 16s, the drain electrode 16d, the planarizing film 17, the pixel electrode 18, and the like.
  • a substrate can be produced.
  • the liquid crystal display device of the present embodiment can be manufactured by performing the counter substrate manufacturing process and the liquid crystal display panel manufacturing process as in the first embodiment.
  • the position (retreat amount) of the inner wall W of the semiconductor layer 12P etched in the semiconductor layer etching step is assumed. Even if it varies, in the conductive film formation process,
  • the oxide film 12f is formed between the inner wall W of the semiconductor layer 12P and the gate electrode 14ba in the oxide film forming step.
  • the gate insulating film 13 is nitrided in order to suppress the formation of new pinholes in the gate insulating film 13 prior to the pretreatment for etching the natural oxide film.
  • a two-layer structure of silicon oxide film / silicon oxide film is illustrated. However, even if a new pinhole is formed in the gate insulating film 13 in the present invention, an oxide film is formed after that. Therefore, the insulation between the semiconductor layer 12 and the gate electrode 14ba can be maintained.
  • the present invention may be configured in such a manner that the conductive film 14b does not contact the oxide film 12f.
  • the present invention can effectively maintain the insulation between the gate electrode and the semiconductor layer, and thus is useful for liquid crystal display devices including TFTs and semiconductor devices in general.

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Description

明 細 書
半導体素子及びその製造方法並びに表示装置
技術分野
[0001] 本発明は、半導体素子及びその製造方法並びに表示装置に関し、特に、トップゲ ート型の薄膜トランジスタなどの半導体素子に関するものである。
背景技術
[0002] 薄膜トランジスタ（以下、 TFTと略する）は、アクティブマトリクス駆動方式の液晶表 示装置のスイッチング素子として広く用いられている半導体素子である。
[0003] 例えば、トップゲート型の TFTは、絶縁性基板の上に設けられた半導体層と、半導 体層の上に設けられたゲート電極と、半導体層及びゲート電極の間に設けられたゲ ート絶縁膜とを備えている。
[0004] ここで、上記ゲート絶縁膜は、一般的に酸化シリコン膜などにより構成されている。
そして、このゲート絶縁膜を例えば 1000A程度以下に薄く形成する場合には、ゲー ト絶縁膜を貫通するピンホールが欠陥として形成されるおそれがある。さらに、そのピ ンホールが上記半導体層に重なって形成された場合には、後工程で形成されるグー ト電極を構成する導電材料がピンホールの内部に充填されるため、ゲート電極と半導 体層とがピンホールを介して導通してしまうおそれがある。そうなると、その TFTを備 えた液晶表示装置では、 TFTを正常に動作させることができないので、表示品位が 低下してしまう。
[0005] そこで、従来より、図 14に示すように、シリコン層である半導体層 112の上に形成す るゲート絶縁膜 113を上記酸化シリコン膜の代わりに窒化シリコン膜により形成し、そ の窒化シリコン膜に含まれるピンホール Phを介して半導体層 112を酸化処理するこ とにより、ゲート絶縁膜 113のピンホール Phに起因する欠陥を修復することが知られ ている（例えば、特許文献 1参照）。ここで、図 14は、従来の酸化処理によりピンホー ルに起因する欠陥が修復された基板の断面図である。なお、図 14では、絶縁基板 1 10及び半導体層 112の間にベースコート膜 111が設けられてレ、る。
[0006] 具体的には、ゲート絶縁膜 113のピンホール Phから露出している半導体層 112を、 例えば、 1000°C前後の酸素雰囲気中で熱酸化処理することにより、ピンホール Ph の底部に酸化シリコン層 112aが形成され、シリコン窒化膜からなるゲート絶縁膜 113 の絶縁性が保持されることになる。
特許文献 1 :特開昭 62— 149139号公報
発明の開示
発明が解決しょうとする課題
[0007] し力 ながら、上記酸化処理としては、特許文献 1に記載された熱酸化処理、ォゾ ン水による酸化処理、及び酸素プラズマなどの酸素ラジカルによる酸化処理などが 考えられる力 何れの酸化処理も、酸化速度が遅いので、ゲート絶縁膜のピンホール を修復するのに十分な膜厚を酸化するのに長時間を要し、生産性の低下が懸念され る。
[0008] また、ゲート絶縁膜が半導体層よりも厚く形成されている場合には、ピンホールに重 なる半導体層が全膜厚にわたって酸化されたとしても、欠陥修復部の半導体層から 形成されうる酸化膜の膜厚がゲート絶縁膜の膜厚よりも薄くなるので、ゲート絶縁膜 の絶縁性に対する信頼性の低下も懸念される。
[0009] さらに、欠陥修復部における酸化膜及び半導体層の界面の欠陥準位密度は、正 常な部分におけるゲート絶縁膜及び半導体層の界面の欠陥準位密度と異なるので、 例えば、欠陥修復部を含む TFTは、欠陥修復部を含まない TFTと閾値が異なること になる。そうなると、その TFTを画像の最小単位である画素毎に備えた液晶表示装 置では、上記 TFTの閾値の差異によって、画素毎に TFTの特性がばらついて、表 示品位が低下してしまうおそれがある。また、 TFTを組み合わせることにより構成され たゲートドライバやソースドライバなどの回路が内蔵された液晶表示装置では、上記 TFTの閾値の差異によって、回路が正常に動作せず、表示不具合が生じるおそれ 力 sある。
[0010] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、生産性 を低下させることなぐゲート絶縁膜のピンホールに起因する半導体素子の特性の劣 化を抑制することにある。
課題を解決するための手段 [0011] 上記目的を達成するために、本発明は、トップゲート型の半導体素子において、半 導体層がゲート絶縁膜の貫通孔に重畳する部分において貫通孔よりも大きく除去さ れていると共に、ゲート電極が半導体層の除去された部分における内壁に非接触で あるようにしたものである。
[0012] 具体的に本発明に係る半導体素子は、絶縁基板に設けられた半導体層と、上記半 導体層を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた ゲート電極とを備えた半導体素子であって、上記ゲート絶縁膜には、厚さ方向に貫通 孔が形成され、上記半導体層は、上記貫通孔に重畳する部分において該貫通孔より も大きく除去されていると共に、上記ゲート電極は、上記半導体層の除去された部分 における内壁に非接触であることを特徴とする。
[0013] 上記の構成によれば、半導体層がゲート絶縁膜の貫通孔に重畳する部分において その貫通孔よりも大きく除去されていると共に、ゲート電極が半導体層の除去された 部分における内壁に非接触であるので、ゲート電極及び半導体層の間の絶縁性が 保持される。
[0014] また、上記のように、半導体層がゲート絶縁膜の貫通孔に重畳する部分においてそ の貫通孔よりも大きく除去されてゲート電極及び半導体層の間の絶縁性が保持され ているので、従来のように、半導体層の膜厚に起因してゲート絶縁膜の絶縁性に対 する信頼性が低下することがない。
[0015] さらに、上記と同様に、貫通孔を有している部分 (欠陥修復部）におけるゲート絶縁 膜及び半導体層の界面の欠陥準位密度と正常な部分におけるゲート絶縁膜及び半 導体層の界面の欠陥準位密度との差が生じにくいので、欠陥修復部を含む半導体 素子の閾値と欠陥修復部を含まない半導体素子の閾値との差が生じにくくなる。
[0016] 以上のことにより、ゲート絶縁膜の貫通孔（ピンホール）に起因する半導体素子の特 性の劣化が抑制される。
[0017] また、例えば、エッチングによって貫通孔に重畳する部分の半導体層を除去してゲ ート絶縁膜の絶縁性を保持させることは、酸化処理によってゲート絶縁膜の絶縁性を 向上させる従来の方法よりも短時間で処理が可能であるので、生産性に優れている [0018] したがって、上記の構成によれば、生産性を低下させることなぐゲート絶縁膜のピ ンホールに起因する半導体素子の特性の劣化が抑制される。
[0019] 上記ゲート絶縁膜は、上記半導体層側の第 1絶縁膜、及び上記ゲート電極側の第 2絶縁膜を備え、上記第 2絶縁膜は、フッ酸に対するエッチング速度が上記第 1絶縁 膜よりも低くなるように構成されていてもよい。
[0020] 例えば、ゲート絶縁膜の貫通孔を介して半導体層をエッチングする際には、フッ酸 によって半導体層の表面に形成された自然酸化膜をエッチングする前処理が必要で あるが、上記の構成によれば、ゲート絶縁膜のゲート電極側を構成する第 2絶縁膜の フッ酸に対するエッチング速度がゲート絶縁膜の半導体層側を構成する第 1絶縁膜 よりも低くなつているので、前処理におけるフッ酸によるエッチングによって第 1絶縁 膜及び第 2絶縁膜に新たに貫通孔が形成されることが抑制される。
[0021] 上記半導体層の除去された部分における内壁には、酸化膜が設けられていてもよ レ、。
[0022] 上記の構成によれば、仮に、半導体層の除去された部分における内壁の位置がば らついたとしても、また、ゲート電極のカバーレツジ (被覆性）が向上したとしても、その 半導体層の内壁とゲート電極との間に酸化膜が介在することになるので、ゲート電極 及び半導体層の間の絶縁性が保持される。
[0023] また、本発明に係る半導体素子の製造方法は、絶縁基板に半導体層を形成する 半導体層形成工程と、上記半導体層形成工程で形成された半導体層を覆うようにゲ ート絶縁膜を成膜するゲート絶縁膜成膜工程と、上記ゲート絶縁膜成膜工程で成膜 されたゲート絶縁膜に含まれる貫通孔を介して上記半導体層を該貫通孔よりも大きく エッチングする半導体層エッチング工程と、上記半導体層エッチング工程でエツチン グされた半導体層の内壁に非接触で上記ゲート絶縁膜を覆うように導電膜を成膜す る導電膜成膜工程と、上記導電膜成膜工程で成膜された導電膜をパターン形成して ゲート電極を形成するゲート電極形成工程とを備えることを特徴とする。
[0024] 上記の方法によれば、半導体層エッチング工程において、半導体層がゲート絶縁 膜の貫通孔に重畳する部分においてその貫通孔よりも大きく除去 (エッチング)される 。続いて、導電膜成膜工程において、ゲート電極を構成する導電膜が半導体層に非 接触で成膜される。その後、ゲート電極形成工程において、導電膜をパターン形成し てゲート電極が形成される。ここで、導電膜成膜工程及びゲート電極形成工程を経て 形成されるゲート電極は、半導体層エッチング工程で半導体層の除去された部分に おける内壁に非接触であるので、ゲート電極及び半導体層の間の絶縁性が保持され る。
[0025] また、上記のように、半導体層がゲート絶縁膜の貫通孔に重畳する部分においてそ の貫通孔よりも大きく除去されてゲート電極及び半導体層の間の絶縁性が保持され るので、従来のように、半導体層の膜厚に起因してゲート絶縁膜の絶縁性に対する 信頼性が低下することがなレ、。
[0026] さらに、上記と同様に、貫通孔を有している部分 (欠陥修復部）におけるゲート絶縁 膜及び半導体層の界面の欠陥準位密度と正常な部分におけるゲート絶縁膜及び半 導体層の界面の欠陥準位密度との差が生じにくいので、欠陥修復部を含む半導体 素子の閾値と欠陥修復部を含まない半導体素子の閾値との差が生じにくくなる。
[0027] 以上のことにより、ゲート絶縁膜の貫通孔（ピンホール）に起因する半導体素子の特 性の劣化が抑制される。
[0028] また、半導体層エッチング工程において、エッチングによって貫通孔に重畳する部 分の半導体層を除去してゲート絶縁膜の絶縁性を保持させることは、酸化処理によ つてゲート絶縁膜の絶縁性を向上させる従来の方法よりも短時間で処理が可能であ るので、生産性に優れている。
[0029] したがって、上記の方法によれば、生産性を低下させることなぐゲート絶縁膜のピ ンホールに起因する半導体素子の特性の劣化が抑制される。
[0030] 上記ゲート絶縁膜成膜工程は、上記半導体層を覆うように第 1絶縁膜、及び該第 1 絶縁膜よりもフッ酸に対するエッチング速度が低い第 2絶縁膜を順に成膜すると共に 、上記半導体層エッチング工程の前に、上記半導体層の表面に形成された酸化膜 をフッ酸によりエッチングする酸化膜エッチング工程を備えてもよい。
[0031] ゲート絶縁膜の貫通孔を介して半導体層をエッチングする際には、フッ酸によって 半導体層の表面に形成された自然酸化膜をエッチングする前処理が必要であるが、 上記の方法によれば、ゲート絶縁膜のゲート電極側を構成する第 2絶縁膜のフッ酸 に対するエッチング速度がゲート絶縁膜の半導体層側を構成する第 1絶縁膜よりも 低くなつているので、前処理におけるフッ酸によるエッチングによって第 1絶縁膜及び 第 2絶縁膜に新たに貫通孔が形成されることが抑制される。
[0032] 上記半導体層エッチング工程では、上記半導体層をアルカリ性のエッチング液によ り等方性エッチングしてもよい。
[0033] 上記の方法によれば、半導体層エッチング工程では、半導体層がアルカリ性のエツ チング液による等方性エッチングによってゲート絶縁膜の貫通孔に重畳する部分に おいてその貫通孔よりも大きく除去されるので、本発明の作用効果が具体的に奏さ れる。
[0034] 上記導電膜成膜工程では、上記導電膜をスパッタリングにより成膜してもよい。
[0035] 上記の方法によれば、導電膜成膜工程では、スパッタリングによってスパッタ粒子 力 Sゲート絶縁膜の厚さ方向に堆積することにより、ゲート電極を構成する導電膜が半 導体層に非接触で成膜されて、ゲート電極及び半導体層の間の絶縁性が保持され るので、本発明の作用効果が具体的に奏される。
[0036] 上記半導体層エッチング工程及び導電膜成膜工程の間に、該半導体層エツチン グ工程でエッチングされた半導体層の内壁に酸化膜を形成する酸化膜形成工程を 備えてもよい。
[0037] 上記の方法によれば、仮に、半導体層エッチング工程において、エッチングされた 半導体層の内壁の位置がばらついたとしても、また、導電膜成膜工程において、導 電膜のカバーレツジ (被覆性）が向上したとしても、酸化膜形成工程において、その 半導体層の内壁とゲート電極との間に酸化膜が形成されるので、ゲート電極及び半 導体層の間の絶縁性が保持される。
[0038] また、本発明に係る表示装置は、薄膜トランジスタが形成されたアクティブマトリクス 基板を備えた表示装置であって、上記薄膜トランジスタは、絶縁基板に設けられた半 導体層と、上記半導体層を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜 の上に設けられたゲート電極とを備え、上記ゲート絶縁膜には、厚さ方向に貫通孔が 形成され、上記半導体層は、上記貫通孔に重畳する部分において該貫通孔よりも大 きく除去されていると共に、上記ゲート電極は、上記半導体層の除去された部分にお ける内壁に非接触であることを特徴とする。
[0039] 上記の構成によれば、半導体層がゲート絶縁膜の貫通孔に重畳する部分において その貫通孔よりも大きく除去されていると共に、ゲート電極が半導体層の除去された 部分における内壁に非接触であるので、ゲート電極及び半導体層の間の絶縁性が 保持される。
[0040] また、上記のように、半導体層がゲート絶縁膜の貫通孔に重畳する部分においてそ の貫通孔よりも大きく除去されてゲート電極及び半導体層の間の絶縁性が保持され ているので、従来のように、半導体層の膜厚に起因してゲート絶縁膜の絶縁性に対 する信頼性が低下することがない。
[0041] さらに、上記と同様に、貫通孔を有している部分 (欠陥修復部）におけるゲート絶縁 膜及び半導体層の界面の欠陥準位密度と正常な部分におけるゲート絶縁膜及び半 導体層の界面の欠陥準位密度との差が生じにくいので、欠陥修復部を含む薄膜トラ ンジスタの閾値と欠陥修復部を含まない薄膜トランジスタの閾値との差が生じにくくな る。
[0042] 以上のことにより、ゲート絶縁膜の貫通孔（ピンホール）に起因する薄膜トランジスタ の特性の劣化が抑制される。
[0043] また、例えば、エッチングによって貫通孔に重畳する部分の半導体層を除去してゲ ート絶縁膜の絶縁性を保持させることは、酸化処理によってゲート絶縁膜の絶縁性を 向上させる従来の方法よりも短時間で処理が可能であるので、生産性に優れている
[0044] したがって、上記の構成によれば、生産性を低下させることなぐゲート絶縁膜のピ ンホールに起因する半導体素子（薄膜トランジスタ）の特性の劣化が抑制される。 発明の効果
[0045] 本発明によれば、トップゲート型の半導体素子において、半導体層がゲート絶縁膜 の貫通孔に重畳する部分において貫通孔よりも大きく除去されていると共に、ゲート 電極が半導体層の除去された部分における内壁に非接触であるので、生産性を低 下させることなぐゲート絶縁膜のピンホールに起因する半導体素子の特性の劣化を 抑制することができる。 図面の簡単な説明
[図 1]図 1は、実施形態 1に係る液晶表示装置 50を示す断面図である。
[図 2]図 2は、液晶表示装置 50を構成するアクティブマトリクス基板 20において TFT5 aを示す断面図である。
[図 3]図 3は、ピンホール Phに起因する欠陥が修復された欠陥修復部の TFT5bを示 す断面図である。
[図 4]図 4は、半導体層形成工程において形成されたアモルファスシリコン膜 12aを示 す断面図である。
[図 5]図 5は、半導体層形成工程において形成されたポリシリコン膜 12bを示す断面 図である。
[図 6]図 6は、半導体層形成工程において形成された半導体層 12Pを示す断面図で ある。
[図 7]図 7は、ゲート絶縁膜成膜工程において成膜された貫通孔 Phを含むゲート絶 縁膜 13を示す断面図である。
[図 8]図 8は、半導体層エッチング工程においてエッチングされた半導体層 12Pを示
2 す断面図である。
[図 9]図 9は、導電膜成膜工程において成膜された導電膜 14aを示す断面図である。
[図 10]図 10は、実施形態 2に係るピンホール Phに起因する欠陥が修復された欠陥 修復部の TFT5cを示す断面図である。
[図 11]図 11は、半導体層エッチング工程においてエッチングされた半導体層 12Pを
3 示す断面図である。
[図 12]図 12は、酸化膜形成工程において形成された酸化膜 12fを示す断面図であ る。
[図 13]図 13は、導電膜成膜工程において成膜された導電膜 14bを示す断面図であ る。
[図 14]図 14は、従来の酸化処理によりピンホールに起因する欠陥が修復された基板 を示す断面図である。
符号の説明 [0047] Ph 貫通孔
W 内壁
5a, 5b, 5c 薄膜トランジスタ（半導体素子）
10 絶縁基板
12, 12P， 12P， 12P 半導体層
1 2 3
12f 酸化膜
13 ゲート絶縁膜
13a 第 1絶縁膜
13b 第 2絶縁膜
14a, 14b 導電膜
14aa, 14ab， 14ba ゲー卜電極
20 アクティブマトリクス基板
50 液晶表示装置
発明を実施するための最良の形態
[0048] 以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態 では、表示装置として、 TFT (半導体素子）が形成されたアクティブマトリクス基板を 備えた液晶表示装置について説明する。なお、本発明は、以下の各実施形態に限 定されるものではない。
[0049] 《発明の実施形態 1》
図 1は、本実施形態の液晶表示装置 50を示す断面図であり、図 2は、液晶表示装 置 50を構成するアクティブマトリクス基板 20において TFT5aを示す断面図である。
[0050] 液晶表示装置 50は、図 1に示すように、アクティブマトリクス基板 20と、アクティブマ トリタス基板 20に対向して配置された対向基板 30と、アクティブマトリクス基板 20及 び対向基板 30の間に設けられた液晶層 25と、アクティブマトリクス基板 20及び対向 基板 30の間で液晶層 25を包囲するように枠状に設けられたシール部 26と、ァクティ ブマトリクス基板 20及び対向基板 30の液晶層 25側にそれぞれ設けられた配向膜 27 a及び 27bと、アクティブマトリクス基板 20及び対向基板 30の各液晶層 25と反対側に それぞれ設けられた偏光板 28a及び 28bとを備えている。 [0051] アクティブマトリクス基板 20は、互いに平行に延びる複数のゲート線（不図示）と、各 ゲート線と直交する方向に互いに平行に延びる複数のソース線（不図示）と、各ゲー ト線及び各ソース線の交差部分にそれぞれスイッチング素子として設けられた複数の TFT5aと、各 TFT5aに対応してそれぞれ設けられた複数の画素電極 18とを備えて いる（図 2参照）。
[0052] TFT5aは、図 2に示すように、絶縁基板 10上のベースコート膜 11上に設けられた 半導体層 12と、半導体層 12を覆うように設けられたゲート絶縁膜 13と、ゲート絶縁膜 13上に設けられたゲート電極 14aaと、ゲート電極 14aaを覆うように設けられた層間 絶縁膜 15と、層間絶縁膜 15上に設けられたソース電極 16s及びドレイン電極 16dと を備えている。なお、層間絶縁膜 15上には、ソース電極 16s及びドレイン電極 16dを 覆うように平坦ィ匕膜 17が設けられている。そして、平坦ィ匕膜 17上には、複数の画素 電極 18がマトリクス状に設けられている。
[0053] 半導体層 12は、ゲート電極 14aaに重畳するように設けられたチャネル領域 12cと、 チャネル領域 12cの両端にそれぞれ設けられたソース領域 12s及びドレイン領域 12 dとを備えている。
[0054] ゲート絶縁膜 13は、半導体層 12側に設けられた第 1絶縁膜 13a (例えば、酸化シリ コン膜）と、ゲート電極 14aa側に設けられ第 1絶縁膜 13aよりもフッ酸に対するエッチ ング速度が低い第 2絶縁膜 13b (例えば、窒化シリコン膜）とを備えている。
[0055] また、ゲート絶縁膜 13は、図 3に示すように、厚さ方向に貫通孔としてピンホール P hを有している。ここで、図 3は、ピンホール Phに起因する欠陥が修復された欠陥修 復部の TFT5bを示す断面図である。この欠陥修復部には、図 3に示すように、ピンホ ール Phに重畳する部分において半導体層 12がピンホール Phよりも大きく除去され た除去部 12eaが設けられている。言い換えれば、半導体層 12は、ゲート絶縁膜 13 のピンホール Phに重畳する部分において、内周端（内壁 W)がピンホール Phよりも 外側に配置するように除去されている。そして、ゲート電極 14abは、図 3に示すように 、ゲート絶縁膜 13の表面だけでなぐゲート絶縁膜 13のピンホール Phの深さ方向に 沿っても形成されているが、半導体層 12の除去された部分における内壁 Wに非接触 に形成されている。 [0056] ソース電極 16sは、図 2に示すように、ゲート絶縁膜 13及び層間絶縁膜 15に形成さ れた第 1コンタクトホール 21aを介して半導体層 12のソース領域 12sに接続されてい る。
[0057] ドレイン電極 16dは、図 2に示すように、ゲート絶縁膜 13及び層間絶縁膜 15に形成 された第 2コンタクトホール 21bを介して半導体層 12のドレイン領域 12dに接続され ていると共に、平坦ィ匕膜 17に形成された第 3コンタクトホール 21cを介して画素電極 18に接続されている。
[0058] また、ゲート電極 14aa (14ab)は、ゲート線の側方に突出した突出部であり、ソース 電極 16sは、ソース線の側方に突出した突出部である。
[0059] 対向基板 30は、絶縁基板上に設けられたカラーフィルタ一層（不図示）と、そのカラ 一フィルタ一層上に設けられた共通電極（不図示）とを備えている。ここで、上記カラ 一フィルタ一層は、アクティブマトリクス基板 20上の各画素電極 18に対応して、例え ば、各々、赤色、緑色又は青色に着色された複数の着色層（不図示）と、各着色層の 間に設けられたブラックマトリクス (不図示）とを備えている。
[0060] 液晶層 25は、電気光学特性を有するネマチック液晶を含んでいる。
[0061] 上記構成の液晶表示装置 50では、各画素において、ゲート線からゲート信号がゲ ート電極 14aa (14ab)に送られて、 TFT5a (5b)がオン状態になったときに、ソース 線からソース信号がソース電極 16sに送られて、半導体層 12及びドレイン電極 16dを 介して、画素電極 18に所定の電荷が書き込まれる。このとき、アクティブマトリクス基 板 20の各画素電極 18と対向基板 30aの共通電極との間において電位差が生じ、液 晶層 25に所定の電圧が印加される。そして、液晶表示装置 50では、液晶層 25に印 カロされた電圧の大きさによって液晶分子の配向状態を変えることにより、液晶層 25の 光透過率を調整して画像が表示される。
[0062] 次に、本実施形態の液晶表示装置 50を製造する方法について、図 4〜図 9を用い て説明する。本実施形態の製造方法は、半導体層形成工程、ゲート絶縁膜成膜ェ 程、酸化膜エッチング工程、半導体層エッチング工程、導電膜成膜工程及びゲート 電極形成工程を含むアクティブマトリクス基板作製工程、対向基板作製工程、並び に液晶表示パネル作製工程を備えてレ、る。 [0063] くアクティブマトリクス基板作製工程 >
まず、ガラス基板などの絶縁基板 10上の基板全体に、プラズマ CVD (Chemical Va por D印 osition)法により、酸窒化シリコン膜（例えば、厚さ 1000 A程度）、及び酸化 シリコン膜 (例えば、厚さ 1000 A程度）を順に成膜して、ベースコート膜 11を成膜す る（図 4参照）。
[0064] 続いて、ベースコート膜 11上の基板全体に、原料ガスとしてモノシラン（SiH )を用
4 いて、プラズマ CVD法により、図 4に示すように、アモルファスシリコン膜 12a (例えば
、厚さ 500 A程度）を成膜する。
[0065] さらに、アモルファスシリコン膜 12aに対して、レーザーァニールなどにより溶融固化 を行い、図 5に示すように、ポリシリコン膜 (多結晶シリコン膜） 12bを形成する。
[0066] その後、図 6に示すように、ポリシリコン膜 12bをフォトリソグラフィによりパターン形成 して半導体層 12Pを形成する（半導体層形成工程)。ここで、半導体層 12Pは、上 記のようにアモルファスシリコン膜を変性させて形成してもよいが、多結晶シリコン膜 を直接成膜してもよい。
[0067] 続いて、半導体層 12Pが形成されたベースコート膜 11上の基板全体に、プラズマ CVD法により、酸化シリコン膜 (例えば、厚さ 300 A程度）を成膜して第 1絶縁膜 13a を成膜する（図 7参照)。
[0068] さらに、第 1絶縁膜 13aを覆うように、プラズマ CVD法により、窒化シリコン膜 (例え ば、厚さ 400 A程度）を成膜して、第 2絶縁膜 13bを成膜する (ゲート絶縁膜成膜ェ 程、図 7参照）。ここで、第 1絶縁膜 13a及び第 2絶縁膜 13bからなるゲート絶縁膜 13 には、図 7に示すように、半導体層 12Pに達するピンホール Phが形成されている。な お、ゲート絶縁膜 13のピンホール Phから露出している半導体層 12Pの表面には、
1
自然酸化膜 (不図示）が形成されてレ、る。
[0069] その後、フッ酸によるウエットエッチングを行うことにより、半導体層 12Pの表層の自
1 然酸化膜を除去する（酸化膜エッチング工程)。
[0070] 続いて、自然酸化膜が除去された半導体層 12Pに対して、モノエタノールアミンゃ
1
テトラエチルァミンハイドライド（TMAH)などの有機アルカリを含むアルカリ性のエツ チング液によってウエットエッチングをピンホール Phを介して行うことにより、図 8に示 すように、半導体層 12Pの一部をピンホール Phよりも大きく除去して、半導体層 12P
1
を形成する（半導体層エッチング工程)。ここで、ピンホール Phの直径は、例えば、 1
2
/i m程度であり、除去部 12eaの直径は、例えば、 2 /i m程度である。
[0071] さらに、ゲート絶縁膜 13を覆うように、スパッタリング法により、窒化タンタル膜 (例え ば、厚さ 500A程度）及びタングステン膜 (例えば、厚さ 3500 A程度）を順に成膜し て導電膜 14aを成膜する（導電膜成膜工程)。このとき、除去部 12eaは、ピンホーノレ Phよりも大きく形成されているので、導電膜 14aは、図 9に示すように、半導体層 12P の内壁 Wに非接触である。
2
[0072] その後、導電膜 14aをフォトリソグラフィによりパターン形成してゲート電極 14aa及 び 14ab並びにゲート線を形成する（ゲート電極形成工程)。
[0073] 続いて、ゲート電極 14aa及び 14abをマスクとして、ゲート絶縁膜 13を通して半導 体層 12Pにリンをドープして、ゲート電極 14aa及び 14abに重なる部分にチャネル
2
領域 12c、その外側の部分にソース領域 12s及びドレイン領域 12dをそれぞれ形成 する。
[0074] その後、加熱処理を行い、ドープしたリンの活性化処理を行う。なお、不純物元素と してリンをドープすれば、 Nチャネル型の TFT5a及び 5bが形成され、ボロンをドープ すれば、 Pチャネル型の TFT5a及び 5bが形成される。
[0075] さらに、ゲート電極 14aa及び 14abが形成されたゲート絶縁膜 13上の基板全体に、 プラズマ CVD法により、窒化シリコン膜 (例えば、厚さ 2500 A程度）及び酸化シリコ ン膜 (例えば、厚さ 6000 A程度）を順に成膜して、層間絶縁膜 15を形成する。
[0076] そして、ゲート絶縁膜 13及び層間絶縁膜 15の積層膜のソース領域 12s及びドレイ ン領域 12dに対応する部分をエッチングして、図 2に示すように、第 1コンタクトホール 21a及び第 2コンタクトホール 21bを形成する。
[0077] 続いて、層間絶縁膜 15上の基板全体に、スパッタリング法により、チタン膜 (例えば 、厚さ 1000A程度）、アルミニウム膜 (例えば、厚さ 3500A程度）及びチタン膜 (例え ば、厚さ 1000 A程度）を順に成膜した後に、フォトリソグラフィによりパターン形成して 、図 2に示すように、ソース電極 16s、ソース線及びドレイン電極 16dをそれぞれ形成 する。 [0078] さらに、ソース電極 16s、ソース線及びドレイン電極 16dが形成された層間絶縁膜 1 5上の基板全体に、アクリル樹脂などを膜厚 1. 6 μ ΐη程度で塗布して平坦ィ匕膜 17を 形成する。
[0079] その後、平坦ィ匕膜 17のドレイン電極 16dに対応する部分をエッチングして、第 3コ ンタクトホール 21cを形成する。
[0080] 最後に、平坦化膜 17上の基板全体に、スパッタリング法により、 ITO (Indium Tin〇 xide)膜 (例えば、厚さ 1000 A程度）を成膜した後、フォトリソグラフィによりパターン形 成して、画素電極 18を形成する。
[0081] 以上のようにして、本実施形態のアクティブマトリクス基板 20を作製することができる
。その後、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、そ の表面に配向処理を行うことにより、配向膜 27aが形成される。
[0082] <対向基板作製工程 >
まず、ガラス基板などの絶縁基板の基板全体に、クロム薄膜 (例えば、厚さ 1000A 程度）を成膜した後、フォトリソグラフィによりパターン形成して格子状のブラックマトリ タスを形成する。
[0083] 続いて、ブラックマトリクスの格子間のそれぞれに、例えば、 2 μ m程度の厚さで、赤
、緑又は青の着色層をパターン形成してカラーフィルタ一層を形成する。
[0084] 最後に、カラーフィルタ一層上の基板全体に、 ITO膜 (例えば、厚さ 1000 A程度） を成膜して共通電極を形成する。
[0085] 以上のようにして、本実施形態の対向基板 30を作製することができる。その後、印 刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配 向処理を行うことにより、配向膜 27bが形成される。
[0086] <液晶表示パネル作製工程 >
まず、アクティブマトリクス基板 20上に印刷法により、熱硬化性樹脂からなるシール 部 26を形成した後に、その形成されたシール部 26の内側に球状のスぺーサを散布 する。
[0087] 続いて、アクティブマトリクス基板 20と対向基板 30とを貼り合わせてシール部 26を 硬化させた後に、アクティブマトリクス基板 20及び対向基板 30の間に減圧法により液 晶材料を注入及び封止することにより、液晶層 25を形成して液晶表示パネルを作製 する。
[0088] 最後に、液晶表示パネルの表面及び裏面に偏光板 28a及び 28bをそれぞれ貼り 付ける。
[0089] 以上のようにして、本実施形態の液晶表示装置 50を製造することができる。
[0090] 以上説明したように、本実施形態の TFT及びその製造方法並びに液晶表示装置 によれば、半導体層エッチング工程において、半導体層 12Pがゲート絶縁膜 13の
1
貫通孔 Phに重畳する部分においてその貫通孔 Phよりも大きくエッチングされる。そし て、導電膜成膜工程において、ゲート電極 14aa及び 14abを構成する導電膜 14aが 半導体層 12Pに非接触で成膜される。その後、ゲート電極形成工程において、導電
2
膜 14aをパターン形成してゲート電極 14aa及び 14abが形成される。ここで、導電膜 成膜工程及びゲート電極形成工程を経て形成されるゲート電極 14abは、半導体層 エッチング工程で半導体層 12Pの除去された部分における内壁 Wに非接触である ので、ゲート電極 14ab及び半導体層 12Pの間の絶縁性を保持することができる。
2
[0091] また、上記のように、半導体層 12Pがゲート絶縁膜 13の貫通孔 Phに重畳する部 分においてその貫通孔 Phよりも大きく除去されてゲート電極 14ab及び半導体層 12 Pの間の絶縁性が保持されているので、従来のように、半導体層 12の膜厚に起因し
2
てゲート絶縁膜 13の絶縁性に対する信頼性が低下することがない。
[0092] さらに、上記と同様に、貫通孔 Phを有している部分 (欠陥修復部）におけるゲート絶 縁膜 13及び半導体層 12Pの界面の欠陥準位密度と正常な部分におけるゲート絶
2
縁膜 13及び半導体層 12の界面の欠陥準位密度との差が生じにくいので、欠陥修復 部を含む TFT5bの閾値と欠陥修復部を含まない TFT5aの閾値との差が生じにくく なる。
[0093] 以上のことにより、ゲート絶縁膜 13のピンホール Phに起因する TFT5bの特性の劣 化を抑制することができる。
[0094] また、半導体層エッチング工程において、エッチングによって貫通孔 Phに重畳する 部分の半導体層 12Pを除去してゲート絶縁膜 13の絶縁性を保持させることは、酸
1
化処理によってゲート絶縁膜 113 (図 14参照）の絶縁性を向上させる従来の方法より も短時間で処理が可能であるので、生産性に優れてレ、る。
[0095] したがって、本実施形態の TFT及びその製造方法並びに液晶表示装置によれば 、生産性を低下させることなぐゲート絶縁膜 13のピンホール Phに起因する TFT5b の特性の劣化を抑制することができる。
[0096] また、例えば、ゲート絶縁膜 13の貫通孔 Phを介して半導体層 12Pをエッチングす る際には、フッ酸などによって半導体層 12Pの表面に形成された自然酸化膜をエツ チングする前処理が必要であるが、本実施形態の TFT及びその製造方法並びに液 晶表示装置によれば、ゲート絶縁膜 13のゲート電極 14aa及び 14ab側を構成する第 2絶縁膜 13bのフッ酸に対するエッチング速度がゲート絶縁膜 13の半導体層 12P
1 側を構成する第 1絶縁膜 13aよりも低くなつているので、前処理におけるフッ酸による エッチングによって第 1絶縁膜 13a及び第 2絶縁膜 13bからなるゲート絶縁膜 13に新 たに貫通孔が形成されることを抑制することができる。
[0097] さらに、本実施形態の TFTの製造方法によれば、半導体層エッチング工程におい て、半導体層 12Pがアルカリ性のエッチング液によって等方性エッチングされるので 、半導体層 12Pをゲート絶縁膜 13の貫通孔 Phに重畳する部分においてその貫通 孔 Phよりも大きく除去することができる。
[0098] さらに、本実施形態の TFTの製造方法によれば、導電膜成膜工程において、スパ ッタリングによってスパッタ粒子がゲート絶縁膜 13の厚さ方向に堆積することにより、 ゲート電極 14aa及び 14abを構成する導電膜 14aが半導体層 12Pに非接触で成膜
2
されるので、ゲート電極 14ab及び半導体層 12Pの間の絶縁性を保持することができ
2
る。
[0099] 《発明の実施形態 2》
図 10は、本実施形態の液晶表示装置（アクティブマトリクス基板）を構成する TFT5 cを示す断面図である。
[0100] 上記実施形態 1では、図 3に示すように、ピンホール Phに起因する欠陥が修復され た TFT5bにおいて、半導体層 12の内壁 Wとゲート電極 14abとの間に空間を設ける ことにより、ゲート電極 14ab及び半導体層 12の間の絶縁性が保持されていた力 本 実施形態では、図 10に示すように、ピンホール Phに起因する欠陥が修復された TF T5cにおレ、て、半導体層 12の内壁 Wとゲート電極 14baとの間に酸化膜 12fを設ける ことにより、ゲート電極 14ba及び半導体層 12の間の絶縁性が保持されている。ここで 、TFT5cにおけるゲート電極 14baは、図 10に示すように、半導体層 12の内壁 Wに 設けられた酸化膜 12fに接触しているものの、半導体層 12の内壁 Wに接触していな レ、ので、半導体層 12に対する絶縁性が保持されてレ、る。
[0101] 上記構成の TFT5cを備えたアクティブマトリクス基板 (液晶表示装置）は、上記実 施形態 1で説明した製造方法における半導体層エッチング工程及び導電膜成膜ェ 程の間に、後述する酸化膜形成工程を追加すれば製造することができるので、以下 の製造方法の説明では、上記酸化膜形成工程を含む前後の工程について詳述する
[0102] まず、上記実施形態 1で説明したゲート絶縁膜 13にピンホール Phが形成された基 板（図 7参照）に対し酸化膜エッチング工程を行った後に、 自然酸化膜が除去された 半導体層 12Pに対して、モノエタノールアミンゃテトラエチルァミンハイドライド（TM AH)などの有機アルカリを含むアルカリ性のエッチング液によってウエットエッチング をピンホール Phを介して行うことにより、図 11に示すように、半導体層 12Pの一部を ピンホール Phよりも大きく除去して、半導体層 12Pを形成する（半導体層エッチング
3
工程）。ここで、ピンホール Phの直径は、例えば、 1 /i m程度であり、除去部 12ebの 直径は、例えば、 3 μ m程度である。
[0103] 続いて、エッチングされた半導体層 12Pの内壁 Wに対し、酸素プラズマなどの酸
3
素ラジカルやオゾン水による酸化処理を行うことにより、図 12に示すように、酸化膜 1 2fを形成する (酸化膜形成工程)。
[0104] さらに、ゲート絶縁膜 13を覆うように、スパッタリング法により、窒化タンタル膜 (例え ば、厚さ 500A程度）及びタングステン膜 (例えば、厚さ 3500 A程度）を順に成膜し て導電膜 14bを成膜する（導電膜成膜工程、図 13参照）。このとき、導電膜 14bは、 図 13に示すように、半導体層 12Pの内壁 Wに形成された酸化膜 12fに接触してい
3
る。
[0105] その後、導電膜 14bをフォトリソグラフィによりパターン形成してゲート電極 14baなど を形成する（ゲート電極形成工程、図 10参照）。 [0106] 続いて、ゲート電極 14baをマスクとして、ゲート絶縁膜 13を通して半導体層 12P
3 にリンをドープして、図 10に示すように、ゲート電極 14baに重なる部分にチャネル領 域 12c、その外側の部分にソース領域 12s及びドレイン領域 12dをそれぞれ形成す る。
[0107] その後、上記実施形態 1で説明したように、層間絶縁膜 15、ソース電極 16s、ドレイ ン電極 16d、平坦化膜 17及び画素電極 18などを形成することにより、本実施形態の アクティブマトリクス基板を作製することができる。さらに、上記実施形態 1と同様に、 対向基板作製工程及び液晶表示パネル作製工程を行うことにより、本実施形態の液 晶表示装置を製造することができる。
[0108] 以上説明したように、本実施形態の TFT及びその製造方法並びに液晶表示装置 によれば、仮に、半導体層エッチング工程において、エッチングされた半導体層 12P の内壁 Wの位置 (後退量)がばらついたとしても、また、導電膜成膜工程において、
3
導電膜 14bのカバーレツジ (被覆性）が向上したとしても、酸化膜形成工程において 、その半導体層 12Pの内壁 Wとゲート電極 14baとの間に酸化膜 12fが形成される
3
ので、ゲート電極 14ba及び半導体層 12Pの間の絶縁性を保持することができる。
3
[0109] また、本実施形態では、 自然酸化膜をエッチングする前処理にぉレ、て、ゲート絶縁 膜 13に新たなピンホールが形成されることを抑制するために、ゲート絶縁膜 13を窒 化シリコン膜/酸化シリコン膜の 2層構造とした構成を例示したが、本発明では、仮 にゲート絶縁膜 13に新たなピンホールが形成されたとしても、その後に酸化膜が形 成されるので、半導体層 12及びゲート電極 14baの間の絶縁性を保持することができ る。
[0110] さらに、本実施形態では、導電膜 14bが酸化膜 12fに接触した構成を例示したが、 本発明は、導電膜 14bが酸化膜 12fに接触しない構成であってもよい。
産業上の利用可能性
[0111] 以上説明したように、本発明は、ゲート電極及び半導体層の間の絶縁性を有効に 保持することができるので、 TFTを備えた液晶表示装置、及び半導体デバイス全般 について有用である。

Claims

請求の範囲
[1] 絶縁基板に設けられた半導体層と、
上記半導体層を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極とを備えた半導体素子であって、 上記ゲート絶縁膜には、厚さ方向に貫通孔が形成され、
上記半導体層は、上記貫通孔に重畳する部分において該貫通孔よりも大きく除去 されていると共に、
上記ゲート電極は、上記半導体層の除去された部分における内壁に非接触である ことを特徴とする半導体素子。
[2] 請求項 1に記載された半導体素子において、
上記ゲート絶縁膜は、上記半導体層側の第 1絶縁膜、及び上記ゲート電極側の第 2絶縁膜を備え、
上記第 2絶縁膜は、フッ酸に対するエッチング速度が上記第 1絶縁膜よりも低くなる ように構成されていることを特徴とする半導体素子。
[3] 請求項 1に記載された半導体素子において、
上記半導体層の除去された部分における内壁には、酸化膜が設けられていること を特徴とする半導体素子。
[4] 絶縁基板に半導体層を形成する半導体層形成工程と、
上記半導体層形成工程で形成された半導体層を覆うようにゲート絶縁膜を成膜す るゲート絶縁膜成膜工程と、
上記ゲート絶縁膜成膜工程で成膜されたゲート絶縁膜に含まれる貫通孔を介して 上記半導体層を該貫通孔よりも大きくエッチングする半導体層エッチング工程と、 上記半導体層エッチング工程でエッチングされた半導体層の内壁に非接触で上記 ゲート絶縁膜を覆うように導電膜を成膜する導電膜成膜工程と、
上記導電膜成膜工程で成膜された導電膜をパターン形成してゲート電極を形成す るゲート電極形成工程とを備えることを特徴とする半導体素子の製造方法。
[5] 請求項 4に記載された半導体素子の製造方法において、
上記ゲート絶縁膜成膜工程は、上記半導体層を覆うように第 1絶縁膜、及び該第 1 絶縁膜よりもフッ酸に対するエッチング速度が低い第 2絶縁膜を順に成膜すると共に 上記半導体層エッチング工程の前に、上記半導体層の表面に形成された酸化膜 をフッ酸によりエッチングする酸化膜エッチング工程を備えることを特徴とする半導体 素子の製造方法。
[6] 請求項 4に記載された半導体素子の製造方法にぉレ、て、
上記半導体層エッチング工程では、上記半導体層をアルカリ性のエッチング液によ り等方性エッチングすることを特徴とする半導体素子の製造方法。
[7] 請求項 4に記載された半導体素子の製造方法にぉレ、て、
上記導電膜成膜工程では、上記導電膜をスパッタリングにより成膜することを特徴と する半導体素子の製造方法。
[8] 請求項 4に記載された半導体素子の製造方法にぉレ、て、
上記半導体層エッチング工程及び導電膜成膜工程の間に、該半導体層エツチン グ工程でエッチングされた半導体層の内壁に酸化膜を形成する酸化膜形成工程を 備えることを特徴とする半導体素子の製造方法。
[9] 薄膜トランジスタが形成されたアクティブマトリクス基板を備えた表示装置であって、 上記薄膜トランジスタは、
絶縁基板に設けられた半導体層と、
上記半導体層を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極とを備え、
上記ゲート絶縁膜には、厚さ方向に貫通孔が形成され、
上記半導体層は、上記貫通孔に重畳する部分において該貫通孔よりも大きく除去 されていると共に、
上記ゲート電極は、上記半導体層の除去された部分における内壁に非接触である ことを特徴とする表示装置。
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