WO2008047858A1 - Convertisseur a/n - Google Patents

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WO2008047858A1
WO2008047858A1 PCT/JP2007/070333 JP2007070333W WO2008047858A1 WO 2008047858 A1 WO2008047858 A1 WO 2008047858A1 JP 2007070333 W JP2007070333 W JP 2007070333W WO 2008047858 A1 WO2008047858 A1 WO 2008047858A1
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WO
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converter
successive approximation
comparator
reference voltage
speed
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PCT/JP2007/070333
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Inventor
Hideki Tanaka
Michiyo Yamamoto
Kenji Murata
Original Assignee
Panasonic Corporation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Definitions

  • the present invention relates to an A / D converter, and more particularly to an A / D conversion system for a successive approximation type A / D converter that is improved.
  • FIG. 6A shows an example of a basic configuration of a conventional successive approximation A / D converter.
  • the reference voltage generation circuit 12 that generates the reference voltage 22
  • the comparator 13 that compares the analog input voltage 21 and the reference voltage 22
  • the comparator 13 output Based on the comparison result 23
  • a reference voltage circuit control signal 27 for switching the reference voltage 22 output from the reference voltage generation circuit 12 and a successive approximation logic circuit 14 for outputting a digital output signal 24 are provided.
  • FIG. 6B shows a timing diagram when the conventional successive approximation A / D converter 600 is operated at high speed.
  • the MSB (fourth bit) comparison and the third bit comparison are performed after the time of transition to the external start signal 26 power, H, etc.
  • Each bit comparison of the 2nd bit comparison and LSB (lbitth) comparison is sequentially performed in synchronization with the external operation clock 25, and the force S, digital until the time when the next external start signal 26 transitions from L to H
  • the output holding period is an A / D conversion cycle.
  • MSB ⁇ Each LSB comparison is equivalent to one external operation clock 25, and during this period, comparator 13 compares analog input voltage 21 with reference voltage 22 and compares the analog input. When voltage ⁇ reference voltage, 1 is output as comparison result 23, and 0 is output as comparison result 23 when the reference voltage is an analog input voltage.
  • the external operation clock 25 and the external start signal 26 are set to low speed, or only the external start signal 26 is used. The operation is performed at a low timing.
  • both the external operation clock 25 and the external start signal 26 are slowed down.
  • FIG. 6 (d) shows a timing diagram of the successive approximation A / D converter in which only the external start signal 26 is slowed down.
  • the successive approximation logic circuit 14 switches the output of the A / D conversion result at the time when the external start signal 26 transitions from the power of H to the previous A / D conversion.
  • the A / D conversion result obtained in the cycle is output as digital output 24.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-49608 (Page 2, Figure 5)
  • the conventional successive approximation type A / D converter 600 is operated at the timing shown in Fig. 6 (c) when a low-speed A / D conversion operation is performed by an A / D converter optimized for high-speed operation. If the MS
  • comparator 13 Compared to an A / D converter optimized for low-speed A / D conversion, the operation speed of comparator 13 is faster than necessary for one external clock 25 during the B to LSB comparison period. There was a problem that the current increased.
  • the present invention has been made to solve the above-described conventional problems, and in the case of performing both high-speed operation and low-speed operation, the current consumption can be reduced.
  • the purpose of this is to provide an A / D converter that can reduce current consumption even when an A / D converter optimized for high-speed operation is operated at low speed. .
  • an A / D converter includes a reference voltage generator that generates a reference voltage in an A / D converter that converts an analog input voltage into a digital output.
  • a circuit, a comparator for comparing the analog input voltage and the reference voltage, a control signal for switching a reference voltage output from the reference voltage generation circuit based on an output result of the comparator, and a digital output signal are output
  • a successive approximation logic circuit A / D conversion is started by an external start signal, a successive approximation operation is performed by an external operation clock, and after the successive approximation operation, the comparator or the successive approximation logic circuit is started. The operation is stopped.
  • An A / D converter according to claim 2 of the present invention is the A / D converter according to claim 1.
  • An A / D converter according to claim 3 of the present invention is the A / D converter according to claim 1.
  • An A / D converter according to claim 4 of the present invention is the A / D converter according to claim 1, wherein the reference voltage output from the reference voltage generation circuit and the analog input voltage And a detection circuit for confirming the operation status of the successive approximation operation.
  • the stop signal is generated according to the output of the detection circuit.
  • An A / D converter according to claim 5 of the present invention is characterized in that in the A / D converter according to claim 1, the external operation clock is stopped after the MSB to LSB comparison is completed. To do.
  • the A / D converter according to claim 6 of the present invention is the A / D converter according to claim 5, wherein the A / D converter detects a stop of an external clock and generates the stop signal.
  • a special feature is the provision of a circuit.
  • the MSB when A / D conversion is performed at a speed lower than the optimized conversion speed, the MSB is generated with a high-speed external clock equivalent to the case of A / D conversion at the optimized conversion speed.
  • the successive approximation A / D converter was optimized by stopping the comparator or the successive approximation logic circuit with the stop signal until the next external start signal input. Even when operating at a lower speed than the conversion speed, power consumption depends on the conversion speed. The flow can be reduced.
  • FIG. 1 (a) is a circuit configuration diagram of an A / D converter 100 according to Embodiment 1 of the present invention.
  • Fig. 1 (b) is a block diagram of a comparator that can be stopped by an operational amplifier using a stop signal.
  • FIG. 1 (c) is a conversion timing diagram of the low-speed A / D converter in the first embodiment of the present invention.
  • FIG. 1 (d) is a configuration diagram of a comparator capable of stopping the function by a stop signal.
  • FIG. 1 (e) is a conversion timing chart of an A / D converter using the comparator shown in FIG. 1 (d).
  • FIG. 2 (a) is a circuit configuration diagram of an A / D converter 200 according to Embodiment 2 of the present invention.
  • FIG. 2 (b) is a conversion timing chart of the A / D converter in the second embodiment of the present invention.
  • FIG. 3 (a) is a circuit configuration diagram of an A / D converter 300 according to Embodiment 3 of the present invention.
  • FIG. 3 (b) is a timing diagram of a stop signal in the third embodiment of the present invention.
  • FIG. 4 (a) is a circuit configuration diagram of an A / D converter 400 according to Embodiment 4 of the present invention.
  • FIG. 4 (b) is a conversion timing chart (1) of the A / D converter in the fourth embodiment of the present invention.
  • FIG. 4 (c) is a conversion timing chart of the A / D converter according to the fourth embodiment of the present invention. (2).
  • FIG. 5 (a) is a circuit configuration diagram of A / D converter 500 according to the fifth embodiment of the present invention.
  • FIG. 5 (b) is a timing diagram of a stop signal in the fifth embodiment of the present invention.
  • FIG. 6 (a) is a circuit configuration diagram of a conventional successive approximation A / D 600.
  • FIG. 6 (a) is a circuit configuration diagram of a conventional successive approximation A / D 600.
  • Fig. 6 (b) is a timing diagram during high-speed A / D conversion in the conventional successive approximation A / D.
  • FIG. 6 (c) is a timing chart during the first low-speed A / D conversion in the conventional successive approximation A / D.
  • FIG. 6 (d) is a timing chart at the time of the second low-speed A / D conversion in the conventional successive approximation A / D.
  • FIG. 1 to 5 show the configuration of a successive approximation A / D converter according to Embodiments 1 to 5 of the present invention. All operations are described using the configuration of a 4-bit A / D converter as an example.
  • FIG. 1 (a) shows a circuit configuration of a successive approximation A / D converter 100 according to Embodiment 1 of the present invention.
  • the A / D converter 100 includes a reference voltage generation circuit 12 that generates a reference voltage, a comparator 13 that compares the analog input voltage 21 and the reference voltage 22, and a comparator 13
  • the reference voltage circuit control signal 27 for switching the reference voltage 22 output from the reference voltage generation circuit 12 and the successive approximation logic circuit 14 for outputting the digital output signal 24 are provided! RU
  • the comparator 13 and the successive approximation logic 14 are characterized by being stopped by a stop signal 31.
  • FIG. 1B shows an example of the configuration of the comparator 13 that can stop the function by a stop signal.
  • FIG. 1 (c) shows the low-speed A of the successive approximation A / D converter 100 according to Embodiment 1 of the present invention.
  • a / D converter 100 when A / D conversion is performed at a lower speed than the optimized conversion speed, it is equivalent to the optimized A / D conversion speed.
  • Input an external operation clock 25 and a low-speed external start signal 26 that matches the actual conversion speed.
  • the comparator 13 After the MSB to LSB comparison is performed using the external clock 25 equivalent to the optimized A / D conversion speed and the time equivalent to the optimized A / D conversion speed, the comparator 13 Alternatively, the successive approximation logic circuit 14 is stopped by the stop signal 31.
  • the stop signal 31 is given after the LSB comparison is completed until the external start signal 26 is input and the next A / D conversion cycle starts.
  • the comparator 13 or the successive approximation logic circuit 14 is stopped, so that the conventional successive approximation A / D converter operates at a lower speed than the conventional A / D converter. Current consumption can be reduced.
  • FIG. 1 (d) shows an example of the configuration of the comparator 13 that can stop the function by a stop signal, which is different from FIG. 1 (b).
  • the comparator 13 includes an analog SW 43a, 43b, a stop signal 31 for switching the charge holding capacitor 41, the chitotsuba comparator 42, the analog input voltage 21 and the reference voltage 22, respectively.
  • an analog SW44 to fix the input of the chiyotsuba comparator 42 to L.
  • the chopper comparator 42 is composed of an inverter 42a and an analog SW 42b.
  • the chopper comparator 42 is stopped by a sampling operation state in which an analog input voltage 21 is input, a comparison operation state in which a reference voltage 22 is input, and a stop signal 31. It operates in three states: a stopped state that eliminates current consumption.
  • the analog SW 43 a is turned on, the analog SW 43 b is turned off, and the analog input voltage 21 is input to the terminal 51 of the charge storage capacitor.
  • the analog SW 43a is turned off and the analog SW 43b is turned on, and the reference voltage 22 is input to the terminal 51 of the charge retention capacitor.
  • the charge holding capacitor terminal 52 which is also the input terminal of the inverter 42a, is sampled to the charge holding capacity. A charge that is sometimes charged and a voltage corresponding to the voltage of the reference voltage 22 are applied, and the comparison result 23 outputs the comparison result between the analog input signal 21 and the reference voltage 22.
  • the analog SW 43a, SW 43b, and SW 42b are turned off, the analog signal 44 is turned on by setting the stop signal 31 to H, and the input terminal 52 of the chopper comparator 42 is fixed to L.
  • the chitotsuba comparator whose input is fixed enters a stopped state in which no current consumption occurs.
  • Fig. 1 (e) shows the timing at the low-speed A / D conversion of the successive approximation A / D converter when the comparator of Fig. 1 (d) is used.
  • a reference voltage generating circuit that generates a reference voltage, a comparator that compares an analog input voltage and the reference voltage, and a comparison A control signal that switches the reference voltage output from the reference voltage generator circuit based on the output result of the detector, and a successive approximation logic circuit that outputs a digital output signal, and A / D conversion is performed at a speed lower than the optimized conversion speed.
  • the comparator or sequential operation is performed by a stop signal until the next external start signal input. Since the comparison logic circuit is stopped, the successive approximation A / D converter is operated at a speed lower than the optimized conversion speed. Even when operating at high speed, current consumption can be reduced according to the conversion speed.
  • a / D converter when a single successive approximation A / D converter is configured in a system that needs to switch between high-speed A / D conversion and low-speed A / D conversion.
  • a / D conversion can always be performed with the minimum current consumption optimized for the conversion speed, there is no need to reduce the current consumption by using multiple A / D converters, and the area can be reduced. The effect that becomes possible is obtained.
  • FIG. 2 (a) shows a circuit configuration of the successive approximation A / D converter 200 according to the second embodiment of the present invention.
  • the A / D converter 200 receives the stop signal 3 lb from the outside of the A / D converter in the A / D converter of the first embodiment.
  • FIG. 2 (b) shows a timing chart of the operation clock 25, the external start signal 26, and the stop signal 31b.
  • the stop signal 31b can be input at any timing from the outside of the A / D. By inputting it during the digital output holding period during the A / D conversion operation, the conversion result is not affected. The power consumption can be reduced.
  • the A / D converter 200 of the second embodiment is configured so that the stop signal 31b is input from the outside of the A / D converter in the A / D converter of the first embodiment.
  • the current consumption can be reduced according to the conversion speed.
  • FIG. 3 (a) shows the circuit configuration of the successive approximation A / D converter 300 according to Embodiment 3 of the present invention. Indicates.
  • the A / D converter 300 according to the third embodiment of the present invention is characterized in that, in the A / D converter of the first embodiment, the stop signal 31c is generated by the stop signal generation circuit 15. To do.
  • the stop signal generation circuit 15 is controlled by the stop signal generation circuit control signal and the external start signal 26 to generate a stop signal 31c.
  • FIG. 3 (b) shows an external start signal 26, an external operation clock 25, and a reference voltage circuit control signal 27.
  • the timing chart of the stop signal 31c and the stop signal generation circuit control signal 32 is shown.
  • the successive approximation logic circuit 14 generates the reference voltage generation circuit control signal 27 in synchronization with the external clock 25 after the external start signal 26 transitions from L to H.
  • the reference voltage generation circuit control signal 27 is a multi-bit signal composed of the number of bits for A / D conversion + 1, and in the case of 4-bit A / D conversion, the MSB comparison start signal and the third bit comparison start Signal, second bit comparison start signal, LSB comparison start signal, and digital hold start signal.
  • the reference voltage generation circuit 12 Based on this signal, the reference voltage generation circuit 12 recognizes the MSB to LSB comparison period and generates a reference voltage 22 corresponding to each bit.
  • the MSB comparison period corresponds to the comparison period of each bit, such as from the time when the MSB comparison start signal transitions from L to H to the time when the third bit comparison signal transitions from L to H. It is from the time when the bit comparison start signal transitions from L to H to the time when the lower bit comparison start signal transitions from L to H.
  • the LSB comparison period is from the time when the LSB comparison start signal transitions from L to H to the time when the digital hold start signal transitions from L to H.
  • the stop signal generation circuit control signal 32 is a signal equivalent to the digital holding start signal.
  • the stop signal 31c becomes H from the time when the stop signal generation circuit control signal 32 transitions from L to H by the stop signal generation circuit 15 until the time when the external start signal 26 transitions from L to H. Stop unit 13 or successive approximation logic 14.
  • the A / D converter 300 according to the third embodiment is such that the stop signal 31c is generated by the stop signal generation circuit 15 in the A / D converter of the first embodiment.
  • the successive approximation A / D converter is Even when operating at a lower speed than the speed, the current consumption can be reduced according to the conversion speed.
  • FIG. 4 (a) shows a circuit configuration of a successive approximation A / D converter 400 according to Embodiment 4 of the present invention.
  • a / D converter 400 receives stop signal 31d as analog input voltage 21 and reference voltage 22 in the A / D converter of Embodiment 1.
  • the detection circuit 16 generates the voltage from the state of both voltages.
  • the reference voltage 22 corresponding to each period is generated by the reference voltage generation circuit 12 when comparing the MSB to LSB.
  • MSB ⁇ The reference voltage 22 at the time of LSB comparison is set by the following equation.
  • the voltage difference between the analog input voltage 21 and the reference voltage 22 is always 1LSB or less, and the detection circuit 16 has the analog input voltage 21 and the voltage of the reference voltage 22 When the difference is 1LSB or less, the comparison of the bit being compared will be finished next time.
  • the stop signal 31d is generated at the time when the unit operation clock 25 transitions from L to H.
  • FIG. 4 (b) shows a timing diagram of the analog input voltage 21 to be converted to the 4-bit digital value 0100, the reference voltage 22, the operation clock 25, the external start signal 26, and the stop signal 31d.
  • the voltage difference between the analog input signal 21 and the reference voltage 22 is 1 for the first time when comparing the LSB.
  • the stop signal 31d is generated at the time when the next external operation clock 25 at which the LSB comparison is completed transits to H.
  • analog input voltage 2 Depending on the voltage of analog input voltage 21, analog input voltage 2
  • the voltage difference between 1 and the reference voltage 22 may be 1LSB or less.
  • the comparison period has already ended (digital conversion results of the (n + D) th bit and above are taken as the comparison results of the comparator 13,
  • the digital value of the (n) bit during comparison is the comparison result of the comparator 13 after the (n) bit comparison is finalized.
  • Figure 4 (c) shows the timing diagram of the analog input voltage 21 to be converted to a 4-bit digital value 1000, the reference voltage 22, the operating clock 25, the external start signal 26, and the stop signal 31d.
  • the digital value 1000 is the conversion result. Also, the next time MSB comparison ends Stop signal 31d is generated at the time when external operation clock 25 transitions from L to H.
  • the comparison operation can be completed without performing the LSB comparison, so that the current consumption is reduced as compared with the case where all the bits are compared by the comparator 13.
  • the stop signal 31d is input to the analog input voltage 21 and the reference voltage 22 in the A / D converter of the first embodiment.
  • the detection circuit 16 generates the voltage from the state of both voltages.
  • the successive approximation A / D converter operates at a speed lower than the optimized conversion speed. Even in the case of making it, current consumption can be reduced according to the conversion speed.
  • FIG. 5 (a) shows a circuit configuration of the successive approximation A / D converter according to the fifth embodiment of the present invention.
  • the A / D converter 500 uses the stop signal 31e to detect the stop of the external operation clock 25 in the A / D converter of the first embodiment. It is generated by circuit 17.
  • the clock stop detection circuit 17 changes the transition of the next external operation clock from L to H for a certain period (stop determination reference period) or more from the time when the external operation clock 25 transitions from L to H. If there is not, the stop judgment of the external operation clock 25 is performed, the stop signal 31e is generated, and the comparator 13 or the successive approximation logic circuit 14 is stopped.
  • FIG. 5 (b) shows a timing chart of the external operation clock 25, the external start signal 26, and the stop signal 31e.
  • the stop signal 31e is used to detect the stop of the external operation clock 25.
  • the successive approximation A / D converter operates at a lower speed than the optimized conversion speed, as in the first embodiment. Depending on the current consumption can be reduced.
  • the A / D converter that is effective in the present invention needs to switch between a high-speed A / D conversion and a low-speed A / D conversion in a single successive approximation A / D converter.
  • a / D conversion can always be performed with the minimum current consumption optimized for the conversion speed, which is useful for low current consumption.

Landscapes

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  • Theoretical Computer Science (AREA)
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Description

明 細 書
AZD変換器
技術分野
[0001] 本発明は、 A/D変換器に関し、特に逐次比較型 A/D変換器の A/D変換方式 の改良を図ったものに関する。
背景技術
[0002] 従来の逐次比較型 A/D変換器は、アナログ入力電圧と、参照電圧とを比較する 比較器が、逐次比較動作終了後も動作していた (例えば、特許文献 1参照。）。
[0003] 図 6 (a)は、従来の逐次比較型 A/D変換器の基本的な構成の一例を示す。
[0004] この従来の A/D変換器 600は、参照電圧 22を生成する基準電圧生成回路 12と、 アナログ入力電圧 21と参照電圧 22とを比較する比較器 13と、比較器 13が出力する 比較結果 23に基づき、基準電圧生成回路 12の出力する参照電圧 22を切り替える 基準電圧回路制御信号 27、および、デジタル出力信号 24を出力する逐次比較ロジ ック回路 14とを備えている。
[0005] 図 6 (b)は、前記従来の逐次比較型 A/D変換器 600を高速で動作させた時のタイ ミング図を示す。
[0006] 逐次比較型 A/D変換器 600では、例えば 4bitの A/D変換の場合、外部スタート 信号 26力 力、ら Hに遷移する時刻の後、 MSB (4bit目）比較、 3bit目比較、 2bit目 比較、 LSB (lbit目）比較の各 bit比較を、外部動作クロック 25に同期して順次行うも のであり、次回の外部スタート信号 26が Lから Hに遷移する時刻まで力 S、デジタル出 力保持期間として、 A/D変換サイクルとなる。
[0007] MSB〜： LSB比較は、それぞれ外部動作クロック 25の 1クロック分が相当し、この期 間に、比較器 13はアナログ入力電圧 21と、参照電圧 22との大小を比較し、アナログ 入力電圧≥参照電圧の場合、 1を比較結果 23として出力し、アナログ入力電圧く参 照電圧の場合、 0を比較結果 23として出力する。
[0008] そのため、 MSB〜LSB比較期間は、上記各回路のそれぞれが、外部動作クロック
25の 1クロックで動作を終了する必要があり、基準電圧生成回路 12、比較器 13、逐 次比較ロジック 14等の消費電流は、外部動作クロック 25の速度にあわせて最適化さ れている。
[0009] 逐次比較型 A/D変換器 600を、最適化された変換速度より低速で動作させる場 合は、外部動作クロック 25と外部スタート信号 26を低速とする、もしくは外部スタート 信号 26のみを低速とするタイミングでの動作となる。
[0010] 図 6 (c)は、外部動作クロック 25と、外部スタート信号 26のクロックを共に低速にした
、逐次比較 A/D変換器のタイミング図を示す。
[0011] 図 6 (d)は、外部スタート信号 26のみを低速にした、逐次比較 A/D変換器のタイミ ング図を示す。
[0012] なお、タイミング図に示すように、逐次比較ロジック回路 14は、外部スタート信号 26 力 から Hに遷移する時刻に A/D変換結果出力を切り替えて、一つ前の A/D変 換サイクルで得られた A/D変換結果をデジタル出力 24として出力する。
特許文献 1 :特開 2000— 49608号公報（第 2頁、第 5図）
発明の開示
発明が解決しょうとする課題
[0013] 従来の逐次比較型 A/D変換器 600では、高速動作に最適化された A/D変換器 で低速な A/D変換動作を行う場合、図 6 (c)のタイミングで動作させる場合は、 MS
B〜LSB比較期間である外部クロック 25の 1クロックに対し、比較器 13の動作速度が 必要以上に速いため、低速な A/D変換動作に最適化された A/D変換器に比べ、 消費電流が大きくなるといった問題があった。
[0014] また、図 6 (d)のタイミングによる動作では、 LSB比較終了後も、比較器 13が電流を 消費するため、 1変換あたりの消費電流力 低速な A/D変換動作時に大きくなると いった問題があった。
[0015] 本発明は、上記従来の問題点を解決するためになされたもので、高速動作、およ び低速動作の両方を行うものにおいて、消費電流を小さいものとすることのできる、あ るいは、高速動作に最適化された A/D変換器を低速で動作させるような場合にお いても、消費電流を小さいものとすることのできる A/D変換器を提供することを目的 としている。 課題を解決するための手段
[0016] 上記の課題を解決するため、本発明の請求項 1にかかる A/D変換器は、アナログ 入力電圧をデジタル出力に変換する A/D変換器において、参照電圧を生成する 基準電圧生成回路と、前記アナログ入力電圧と前記参照電圧とを比較する比較器と 、前記比較器の出力結果に基づき、前記基準電圧生成回路の出力する参照電圧を 切り替える制御信号、およびデジタル出力信号を出力する逐次比較ロジック回路とを 備え、外部スタート信号によって A/D変換を開始し、外部動作クロックによって逐次 比較動作を行い、前記逐次比較動作の終了後に、前記比較器、もしくは前記逐次比 較ロジック回路の動作を停止させる、ことを特徴とするものである。
[0017] 本発明の請求項 2にかかる A/D変換器は、請求項 1に記載の A/D変換器にお
V、て、前記停止信号を A/D変換器外部から入力することを特徴とする。
[0018] 本発明の請求項 3にかかる A/D変換器は、請求項 1に記載の A/D変換器にお
V、て、前記停止信号を生成する停止信号生成回路を備えることを特徴とする。
[0019] 本発明の請求項 4にかかる A/D変換器は、請求項 1に記載の A/D変換器にお いて、前記基準電圧生成回路より出力される参照電圧と、前記アナログ入力電圧とを 入力して逐次比較動作の動作状況を確認する検知回路を備え、この検知回路の出 力に従!、前記停止信号を生成することを特徴とする。
[0020] 本発明の請求項 5にかかる A/D変換器は、請求項 1に記載の A/D変換器にお いて、 MSB〜LSB比較終了後、外部動作クロックを停止することを特徴とする。
[0021] 本発明の請求項 6にかかる A/D変換器は、請求項 5に記載の A/D変換器にお いて、外部クロックの停止を検出し、前記停止信号を生成するクロック停止検知回路 を備えることを特 ί毁とする。
発明の効果
[0022] 本発明によれば、最適化された変換速度より低速に A/D変換を行う場合、最適化 された変換速度にて A/D変換する場合と同等の高速な外部クロックにて MSB〜L SB比較を行った後、次回の外部スタート信号入力まで、停止信号により比較器、もし くは逐次比較ロジック回路を停止することにより、逐次比較型 A/D変換器を、最適 化された変換速度より低速に動作させる場合においても、変換速度に応じて消費電 流を低減できる。
[0023] また、単一の逐次比較型 A/D変換器にて高速な A/D変換と、低速な A/D変換 とを切り替えて使用する必要のあるシステムにおいて、常に変換速度に最適化された 最小の消費電流で A/D変換を行えるため、複数の A/D変換器を使用して消費電 流を低減する必要が無くなり、小面積化を行うことが可能となる。
図面の簡単な説明
[0024] [図 1(a)]図 1 (a)は、本発明の実施の形態 1による A/D変換器 100の回路構成図で ある。
[図 1(b)]図 1 (b)は、オペアンプによる，停止信号により機能を停止することが可能な 比較器の構成図である。
[図 1(c)]図 1 (c)は、本発明の実施の形態 1における低速な A/D変換器の変換タイミ ング図である。
[図 1(d)]図 1 (d)は、停止信号により機能を停止することが可能な比較器の構成図で ある。
[図 1(e)]図 1 (e)は、図 1 (d)に示す比較器を用いた A/D変換器の変換タイミング図 である。
[図 2(a)]図 2 (a)は、本発明の実施の形態 2による A/D変換器 200の回路構成図で ある。
[図 2(b)]図 2 (b)は、本発明の実施の形態 2における A/D変換器の変換タイミング図 である。
[図 3(a)]図 3 (a)は、本発明の実施の形態 3による A/D変換器 300の回路構成図で ある。
[図 3(b)]図 3 (b)は、本発明の実施の形態 3における停止信号のタイミング図である。
[図 4(a)]図 4 (a)は、本発明の実施の形態 4による A/D変換器 400の回路構成図で ある。
[図 4(b)]図 4 (b)は、本発明の実施の形態 4における A/D変換器の変換タイミング図 (1)である。
[図 4(c)]図 4 (c)は、本発明の実施の形態 4における A/D変換器の変換タイミング図 (2)である。
[図 5(a)]図 5 (a)は、本発明の実施の形態 5による A/D変換器 500の回路構成図で ある。
[図 5(b)]図 5 (b)は、本発明の実施の形態 5における停止信号のタイミング図である。
[図 6(a)]図 6 (a)は、従来の逐次比較型 A/D600の回路構成図である。
[図 6(b)]図 6 (b)は、従来の逐次比較型 A/Dにおける高速な A/D変換時のタイミン グ図である。
[図 6(c)]図 6 (c)は、従来の逐次比較型 A/Dにおける第 1の低速な A/D変換時の タイミング図である。
[図 6(d)]図 6 (d)は、従来の逐次比較型 A/Dにおける第 2の低速な A/D変換時の タイミング図である。
符号の説明
100, 200, 300, 400, 500 A/D変換器
12 基準電圧生成回路
13 比較器
13b 比較器
14 逐次比較ロジック
15 停止信号生成回路
16 検知回路
17 クロック停止検知回路
21 アナログ入力電圧
22 参照電圧
23 比較結果
24 デジタル出力
25 外部動作クロック
26 外部スタート信号
27 基準電圧回路制御信号
31 停止信号 32 停止信号生成回路制御信号
41 電荷保持容量
42 チヨツバ比較器
42a チヨツバ比較器インバータ
42b チヨッパ比較器アナログ SW
43a アナログ入力電圧用アナログ SW
43b 参照電圧用アナログ SW
44 固定用アナログ SW
51 電荷保持容量入力側端子
52 チヨツバ比較器入信号
発明を実施するための最良の形態
[0026] 以下、図面を参照して、本発明の実施の形態を説明する。
[0027] 図 1〜図 5は、本発明の実施の形態 1ないし 5による逐次比較型 A/D変換器の構 成を示すものである。動作は全て 4bitの A/D変換器の構成を例として記載する。
[0028] (実施の形態 1)
図 1 (a)に、本発明の実施の形態 1による逐次比較型 A/D変換器 100の回路構成 を示す。
[0029] 本実施の形態 1による A/D変換器 100は、参照電圧を生成する基準電圧生成回 路 12と、アナログ入力電圧 21と参照電圧 22とを比較する比較器 13と、比較器 13が 出力する比較結果 23に基づき、基準電圧生成回路 12の出力する参照電圧 22を切 り替える基準電圧回路制御信号 27、および、デジタル出力信号 24を出力する逐次 比較ロジック回路 14を備えて!/、る。
[0030] 比較器 13、および逐次比較ロジック 14は、停止信号 31により停止することを特徴と している。
[0031] 図 1 (b)に、停止信号により機能を停止することが可能な比較器 13の構成の一例を 示す。
[0032] オペアンプを比較器として使用しており、停止信号 31が Hとなることで、オペアンプ の電源を切断し、停止状態となる。 [0033] 図 1 (c)に、本発明の実施の形態 1による逐次比較型 A/D変換器 100の低速な A
/D変換時のタイミングを示す。
[0034] 本実施の形態 1による逐次比較型 A/D変換器 100にて、最適化された変換速度 より低速に A/D変換を行う場合、最適化された A/D変換速度と同等の外部動作ク ロック 25と、実際の変換速度にあわせた低速な外部スタート信号 26を入力する。
[0035] 最適化された A/D変換速度と同等の外部クロック 25により、最適化された A/D 変換速度と同等の時間にて MSB〜LSB比較を行った後、直ちに比較器 13、もしく は逐次比較ロジック回路 14を停止信号 31により停止させる。
[0036] 停止信号 31は、 LSB比較終了後、外部スタート信号 26が入力され、次の A/D変 換サイクルが開始するまでの間、与えられるものである。
[0037] MSB〜LSB比較を行った後、比較器 13、もしくは逐次比較ロジック回路 14を停止 させることにより、従来の逐次比較型 A/D変換器を低速に A/D変換動作させる場 合より消費電流を低減できる。
[0038] 図 1 (d)に、停止信号により機能を停止することが可能な比較器 13の構成の、図 1 ( b)とは異なる一例を示す。
[0039] この比較器 13は、図 1 (d)に示すように、電荷保持容量 41、チヨツバ比較器 42、ァ ナログ入力電圧 21と参照電圧 22をそれぞれ切り替えるアナログ SW43a、 43b、停 止信号 31によりチヨツバ比較器 42の入力を Lに固定するためのアナログ SW44を備
X·る。
[0040] チヨッパ比較器 42は、インバータ 42aと、アナログ SW42bとより構成され、アナログ 入力電圧 21を入力するサンプリング動作状態と、参照電圧 22を入力する比較動作 状態、停止信号 31により動作を停止し消費電流をなくす停止状態、の 3つの状態に て動作する。
[0041] サンプリング動作状態では、アナログ SW43aをオン、アナログ SW43bをオフとし、 電荷保持容量の端子 51にはアナログ入力電圧 21を入力する。
[0042] また、停止信号 31を Lとし、チヨツバ比較器 42内のアナログ SW42bをオンとするこ とで、インバータ 42aの入出力端子を短絡することで、電荷保持容量の端子 52はイン バータ 42aのしき!/、値電圧となる。 [0043] 以上より、アナログ入力電圧 21とチヨッパ比較器インバータ 42aのしきい値電圧の 電位差が電荷保持容量に印加され、アナログ入力電圧 21のサンプリングを行う。
[0044] 比較動作状態では、アナログ SW43aをオフ、アナログ SW43bをオンとし、電荷保 持容量の端子 51には参照電圧 22を入力する。
[0045] また、停止信号 31を Lとし、チヨツバ比較器 42内のアナログ SW42bをオフとするこ とで、インバータ 42aの入力端子でもある電荷保持容量の端子 52には、電荷保持容 量にサンプリング時に充電された電荷と、参照電圧 22の電圧に応じた電圧が印加さ れ、比較結果 23には、アナログ入力信号 21と、参照電圧 22との比較結果が出力さ れる。
[0046] 停止状態では、アナログ SW43a、 SW43b、 SW42bをオフとし、停止信号 31を Hと することでアナログ SW44をオンとして、チヨッパ比較器 42の入力端子 52を Lに固定 する。
[0047] 入力が固定されたチヨツバ比較器は、消費電流が発生しない停止された状態となる
〇
[0048] 図 1 (e)に、図 1 (d)の比較器を使用した場合の、逐次比較型 A/D変換器の低速 な A/D変換時のタイミングを示す。
[0049] 図 1 (c)に比べアナログ入力 21がサンプリングされる期間が必要となるため、外部ス タート信号 26が Lから Hに遷移した後、アナログ入力サンプリング期間、以後 MSB〜 LSB比較動作を順次行い、 LSB比較終了後停止信号 31により比較器 13、もしくは 逐次比較ロジック回路 14を停止する。
[0050] このような本実施の形態 1による A/D変換器 100によれば、参照電圧を生成する 基準電圧生成回路と、アナログ入力電圧と前記参照電圧とを比較する比較器と、比 較器の出力結果に基づき基準電圧生成回路の出力する参照電圧を切り替える制御 信号、およびデジタル出力信号を出力する逐次比較ロジック回路とを備え、最適化さ れた変換速度より低速に A/D変換を行う場合、最適化された変換速度にて A/D 変換する場合と同等の高速な外部クロックにて MSB〜LSB比較を行った後、次回の 外部スタート信号入力まで、停止信号により比較器もしくは逐次比較ロジック回路を 停止するようにしたので、逐次比較型 A/D変換器を、最適化された変換速度より低 速に動作させる場合においても、変換速度に応じて消費電流を低減することができる
[0051] また、単一の逐次比較型 A/D変換器にて、高速な A/D変換と、低速な A/D変 換とを切り替えて使用する必要のあるシステムにおいて構成される場合にも、常に変 換速度に最適化された最小の消費電流で A/D変換を行えるため、複数の A/D変 換器を使用して消費電流を低減する必要が無くなり、小面積化を行うことが可能とな る効果が得られる。
[0052] (実施の形態 2)
図 2 (a)に、本発明の実施の形態 2による逐次比較型 A/D変換器 200の回路構成 を示す。
[0053] 本発明の実施の形態 2による A/D変換器 200は、実施の形態 1の A/D変換器に おいて、停止信号 3 lbを、 A/D変換器外部から入力することを特徴とする。
[0054] 図 2 (b)に、動作クロック 25、外部スタート信号 26、停止信号 31bのタイミング図を 示す。
[0055] 停止信号 31bは、 A/D外部より任意のタイミングにて入力が可能であり、 A/D変 換動作中のデジタル出力保持期間に入力することにより、変換結果に影響を与える ことなく消費電流を低減すること力できる。
[0056] このように本実施の形態 2の A/D変換器 200は、実施の形態 1の A/D変換器に おいて、停止信号 31bを、 A/D変換器外部から入力するようにしたものであり、実施 の形態 1におけると同様、逐次比較型 A/D変換器を、最適化された変換速度より低 速に動作させる場合においても、変換速度に応じて消費電流を低減できる。
[0057] また、単一の逐次比較型 A/D変換器にて高速な A/D変換と、低速な A/D変換 とを切り替えて使用する必要のあるシステムにおいて構成される場合にも、常に変換 速度に最適化された最小の消費電流で A/D変換を行えるため、複数の A/D変換 器を使用して消費電流を低減する必要が無くなり、小面積化を行うことが可能となる 効果が得られる。
[0058] (実施の形態 3)
図 3 (a)に、本発明の実施の形態 3による逐次比較型 A/D変換器 300の回路構成 を示す。
[0059] 本発明の実施の形態 3による A/D変換器 300は、実施の形態 1の A/D変換器に おいて、停止信号 31cを、停止信号生成回路 15により生成することを特徴とする。
[0060] 停止信号生成回路 15は、停止信号生成回路制御信号と、外部スタート信号 26に より制御され停止信号 31cを生成する。
[0061] 図 3 (b)に、外部スタート信号 26、外部動作クロック 25、基準電圧回路制御信号 27
、停止信号 31c、停止信号生成回路制御信号 32のタイミング図を示す。
[0062] 逐次比較ロジック回路 14は、外部スタート信号 26が Lから Hに遷移した後、外部ク ロック 25に同期して基準電圧生成回路制御信号 27を生成する。
[0063] 基準電圧生成回路制御信号 27は、 A/D変換を行う bit数 + 1からなる多 bitの信 号であり、 4bitの A/D変換の場合、 MSB比較開始信号、 3bit目比較開始信号、 2 bit目比較開始信号、 LSB比較開始信号、デジタル保持開始信号とからなる。
[0064] この信号により、基準電圧生成回路 12は MSB〜LSB比較期間を認識し、各 bitに 対応した基準電圧 22を生成する。
[0065] MSB比較期間は、 MSB比較開始信号が Lから Hに遷移する時刻から、 3bit目比 較信号が Lから Hに遷移する時刻までといった様に、それぞれの bitの比較期間は、 対応する bitの比較開始信号が Lから Hに遷移する時刻から、一つ下位の bitの比較 開始信号が Lから Hに遷移する時刻までとなる。
[0066] ただし、 LSB比較期間は、 LSB比較開始信号が Lから Hに遷移する時刻から、デジ タル保持開始信号が Lから Hに遷移する時刻までとなる。
[0067] 停止信号生成回路制御信号 32は、このデジタル保持開始信号と同等の信号であ
[0068] 停止信号 31cは、停止信号生成回路 15により、停止信号生成回路制御信号 32が Lから Hに遷移した時刻から、外部スタート信号 26が Lから Hに遷移する時刻まで Hと なり、比較器 13、もしくは逐次比較ロジック 14を停止する。
[0069] このように本実施の形態 3による A/D変換器 300は、実施の形態 1の A/D変換 器において、停止信号 31cを、停止信号生成回路 15により生成するようにしたもので あり、実施の形態 1におけると同様、逐次比較型 A/D変換器を、最適化された変換 速度より低速に動作させる場合においても、変換速度に応じて消費電流を低減でき
[0070] また、単一の逐次比較型 A/D変換器にて高速な A/D変換と、低速な A/D変換 とを切り替えて使用する必要のあるシステムにおいて構成される場合にも、常に変換 速度に最適化された最小の消費電流で A/D変換を行えるため、複数の A/D変換 器を使用して消費電流を低減する必要が無くなり、小面積化を行うことが可能となる 効果が得られる。
[0071] (実施の形態 4)
図 4 (a)に、本発明の実施の形態 4による逐次比較型 A/D変換器 400の回路構成 を示す。
[0072] 本発明の実施の形態 4による A/D変換器 400は、実施の形態 1の A/D変換器に おいて、停止信号 31dを、アナログ入力電圧 21と、参照電圧 22とを入力とする検知 回路 16により、該両電圧の状態から生成することを特徴とする。
[0073] 本実施の形態 4において、その逐次比較動作では、基準電圧生成回路 12により M SB〜LSB比較時にそれぞれの期間に応じた参照電圧 22が生成される。
[0074] MSB〜： LSB比較時の参照電圧 22は、以下の式にて設定されている。
(アナログ入力電圧 21の入力電圧範囲を VREFとする。 )
[0075] 参照電圧（MSB比較） = (1/2) XVREF
参照電圧（3bit目比較） = (1/2) XVREF X MSB比較結果 [lorO] + (1/4) XV REF
参照電圧（2bit目比較） = (1/2) XVREF X MSB比較結果 [lorO] + (1/4) XV REF X 3bit目比較結果 [lorO] + (1/8) XVREF
参照電圧（LSB比較） = (1/2) XVREF X MSB比較結果 [lorO] + (1/4) XVR EF X 3bit目比較結果 [lorO] + (1/8) XVREF X 2bit目比較結果 [lorO] + (1/1 6) XVREF
[0076] このため、 LSB比較動作時には、アナログ入力電圧 21と、参照電圧 22の電圧差は 、必ず 1LSB以下となっており、検知回路 16は、アナログ入力電圧 21と、参照電圧 2 2の電圧差が、 1LSB以下となった場合に、比較中の bitの比較が終了する次回の外 部動作クロック 25が Lから Hに遷移する時刻にて、停止信号 31dを発生する。
[0077] 図 4 (b)に、 4bitのデジタル値 0100に変換されるべきアナログ入力電圧 21と、基準 電圧 22、動作クロック 25、外部スタート信号 26、停止信号 31dのタイミング図を示す
[0078] この場合、アナログ入力信号 21と基準電圧 22の電圧差は、 LSB比較時に初めて 1
LSB以下となる。これにより、 LSB比較が終了する次回の外部動作クロック 25がしか ら Hに遷移する時刻にて、停止信号 31dを発生する。
[0079] アナログ入力電圧 21の電圧によっては、 LSB比較時より前に、アナログ入力電圧 2
1と、参照電圧 22の電圧差が、 1LSB以下となる場合がある。
[0080] LSB比較時以外で、アナログ入力電圧 21と、参照電圧 22との電圧差が、 1LSB以 下となった場合は、デジタル変換結果に以下の演算を行うものとする。
[0081] (n) bit目の比較期間にアナログ入力電圧 21と参照電圧 22の電圧差が 1LSB以下 となった場合、
既に比較期間を終了している（n+ D bit目以上のデジタル変換結果は、比較器 13 の比較結果とし、
比較中の (n) bit目のデジタル値は、（n) bit比較が確定後の比較器 13の比較結果 とする。
[0082] デジタル値を確定出来て!/、な!/、（n— 1) bit目以下のデジタル値は、
(n) bit目力 の場合、全て 0とし、
(n) bit目が 0の場合、全て 1とする。
[0083] 図 4 (c)に、 4bitのデジタル値 1000に変換されるべきアナログ入力電圧 21と、基準 電圧 22、動作クロック 25、外部スタート信号 26、停止信号 31dのタイミング図を示す
[0084] アナログ入力電圧 21と、参照電圧 22の電圧差は、 MSB比較時（n = 4)に， 1LSB 以下となる。
[0085] 比較期間を終了している（n+ 1 = 5)のデジタル値はなぐ比較中の（n = 4) bit目 は 1となるため、 3bit目以下のデジタル値はすべて 0となる。
[0086] 以上より、デジタル値 1000が変換結果となる。また、 MSB比較が終了する次回の 外部動作クロック 25が Lから Hに遷移する時刻にて、停止信号 31dを発生する。
[0087] アナログ入力電圧 21の値によっては、 LSB比較まで行うことなく比較動作を終了で きるため、全ての bitを比較器 13で比較する場合に比べ、消費電流が低減される。
[0088] このような本実施の形態 4による A/D変換器 400は、実施の形態 1の A/D変換 器において、停止信号 31dを、アナログ入力電圧 21と参照電圧 22とを入力とする検 知回路 16により、該両電圧の状態から生成するようにしたものであり、実施の形態 1 におけると同様、逐次比較型 A/D変換器を、最適化された変換速度より低速に動 作させる場合においても、変換速度に応じて消費電流を低減できる。
[0089] また、単一の逐次比較型 A/D変換器にて高速な A/D変換と、低速な A/D変換 とを切り替えて使用する必要のあるシステムにおいて構成される場合にも、常に変換 速度に最適化された最小の消費電流で A/D変換を行えるため、複数の A/D変換 器を使用して消費電流を低減する必要が無くなり、小面積化を行うことが可能となる 効果が得られる。
[0090] (実施の形態 5)
図 5 (a)に、本発明の実施の形態 5による逐次比較型 A/D変換器の回路構成を示 す。
[0091] 本発明の実施の形態 5による A/D変換器 500は、実施の形態 1の A/D変換器に おいて、停止信号 31eを、外部動作クロック 25の停止を検知するクロック停止検知回 路 17により生成することを特徴とする。
[0092] クロック停止検知回路 17は、外部動作クロック 25が Lから Hに遷移した時刻から一 定の期間（停止判定基準期間）以上の期間、次の外部動作クロックの Lから Hへの遷 移がない場合、外部動作クロック 25の停止判定を行い、停止信号 31eを生成し、比 較器 13、もしくは逐次比較ロジック回路 14を停止する。
[0093] 図 5 (b)に、外部動作クロック 25、外部スタート信号 26、停止信号 31eのタイミング 図を示す。
[0094] LSB比較動作終了を示す外部動作クロック 25の Lから Hへの遷移の後、停止判定 基準期間を超えても、外部動作クロック 25は Lから Hへ遷移しないため、停止信号 31 eを生成し、比較器 13、もしくは逐次比較ロジック 14を停止している。 [0095] 本構成の逐次比較型 A/D変換器では、外部スタート信号、および外部動作クロッ クの組み合わせにて、デジタル出力保持期間以外に A/D変換器外部から任意に 停止期間を制定できる。
[0096] このため、高分解能で設計された A/D変換器で低分解能の A/D変換を行う場 合でも、デジタル出力保持期間以外に停止信号を発生でき、より低消費電流化が図 れる。
[0097] このように本実施の形態 5による A/D変換器 500は、前記実施の形態 1の A/D 変換器において、停止信号 31eを、外部動作クロック 25の停止を検知するクロック停 止検知回路 17により生成するようにしたものであり、前記実施の形態 1におけると同 様、逐次比較型 A/D変換器を、最適化された変換速度より低速に動作させる場合 においても、変換速度に応じて消費電流を低減できる。
[0098] また、単一の逐次比較型 A/D変換器にて高速な A/D変換と、低速な A/D変換 とを切り替えて使用する必要のあるシステムにおいて構成される場合にも、常に変換 速度に最適化された最小の消費電流で A/D変換を行えるため、複数の A/D変換 器を使用して消費電流を低減する必要が無くなり、小面積化を行うことが可能となる 効果が得られる。
産業上の利用可能性
[0099] 本発明に力、かる A/D変換器は、単一の逐次比較型 A/D変換器にて高速な A/ D変換と、低速な A/D変換を切り替えて使用する必要のあるシステムにおいて、常 に変換速度に最適化された最小の消費電流で A/D変換を行えるため、低消費電 流化に有用である。

Claims

請求の範囲
[1] アナログ入力電圧をデジタル出力に変換する A/D変換器において、
参照電圧を生成する基準電圧生成回路と、
前記アナログ入力電圧と、前記参照電圧とを比較する比較器と、
前記比較器の出力結果に基づき、前記基準電圧生成回路の出力する参照電圧を 切り替える制御信号、およびデジタル出力信号を出力する逐次比較ロジック回路とを 備え、
外部スタート信号によって A/D変換を開始し、
外部動作クロックによって逐次比較動作を行い、
前記逐次比較動作の終了後に、前記比較器、もしくは前記逐次比較ロジック回路 の動作を停止させる、
ことを特徴とする A/D変換器。
[2] 請求項 1記載の A/D変換器において、
前記逐次比較動作の終了後に、前記比較器、もしくは前記逐次比較ロジック回路 の動作を停止させるための信号を外部から入力するための停止信号入力端子を備 えた、
ことを特徴とする A/D変換器。
[3] 請求項 1記載の A/D変換器において、
前記逐次比較動作の終了後に、前記比較器、もしくは前記逐次比較ロジック回路 の動作を停止させるための停止信号を生成する停止信号生成回路を備えた、 ことを特徴とする A/D変換器。
[4] 請求項 1記載の A/D変換器において、
前記基準電圧生成回路より出力される参照電圧と、アナログ入力電圧とを入力して 、前記逐次比較動作の動作状態を確認する検知回路を備え、
前記検知回路の出力に従い、前記比較器、もしくは前記逐次比較ロジック回路の 動作を停止させる、
ことを特徴とする A/D変換器。
[5] 請求項 1記載の A/D変換器において、 前記外部クロックの入力が停止したことを検知したとき、前記比較器、もしくは前記 逐次比較ロジック回路の動作を停止させる検知回路を備えた、
ことを特徴とする AZD変換器。
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JP2015216446A (ja) * 2014-05-08 2015-12-03 オリンパス株式会社 逐次比較型ａ／ｄ変換回路

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