WO2007114265A1 - アナログマルチプレクサ - Google Patents

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WO2007114265A1
WO2007114265A1 PCT/JP2007/056899 JP2007056899W WO2007114265A1 WO 2007114265 A1 WO2007114265 A1 WO 2007114265A1 JP 2007056899 W JP2007056899 W JP 2007056899W WO 2007114265 A1 WO2007114265 A1 WO 2007114265A1
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WO
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terminal
unit
input
switch
power supply
Prior art date
Application number
PCT/JP2007/056899
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English (en)
French (fr)
Inventor
Tomohiro Nezuka
Original Assignee
Thine Electronics, Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thine Electronics, Inc. filed Critical Thine Electronics, Inc.
Publication of WO2007114265A1 publication Critical patent/WO2007114265A1/ja

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Definitions

  • the present invention relates to an analog multiplexer.
  • a multiplexer that receives a plurality of signals and selectively outputs any one of the signals is known.
  • Patent Document 1 a plurality of duty gain amplifiers, a plurality of switches each having one end connected to the output terminals of the plurality of duty gain amplifiers, and an input terminal connected to the other ends of the plurality of switches
  • An analog multiplexer is described that includes a postamplifier that has been configured.
  • Patent Document 1 US Pat. No. 5,389,833
  • an analog multiplexer handles a plurality of analog input signals, the circuit scale increases according to the number of input analog signals.
  • a circuit configuration that can be mounted in a small size is desired because it directly affects the circuit scale power S cost.
  • analog multiplexers it is desirable to reduce the waveform distortion of output signals.
  • the analog multiplexer described in Patent Document 1 uses a duty gain amplifier for each of multiple input signals, and further uses a post amplifier for the output stage, making it difficult to reduce the size. Therefore, it is difficult to reduce the waveform distortion of the output signal due to the active circuit of the duty gain amplifier and post amplifier.
  • an object of the present invention is to provide an analog multiplexer capable of reducing the size and reducing the waveform distortion of an output signal! /
  • a first analog multiplexer includes: (a) a first input terminal connected to each of N main input terminals; a second input terminal electrically connected to the main output terminal; N amplifier units each having a power terminal; (b) N switch units each having an input terminal connected to the output terminals of the N amplifier units and an output terminal connected to the main output terminal; (C) N load sections connected respectively between the output terminals of the N amplifier sections and the first power supply line; and (d) N switch section output terminals and the second power supply line. And a common load section connected between the two.
  • main output terminal of the first analog multiplexer may be directly connected to the second input terminals of the N amplifiers or electrically connected via a feedback resistor. Also good.
  • the n-th switch unit (n is an integer of 1 to N) is turned on, the input signal input to the n-th main input terminal is amplified to the n-th amplification. Is selectively output to the main output terminal via the nth and nth switch sections.
  • the common load unit when the nth switch unit is in the ON state, the common load unit functions as a load of the nth amplification unit together with the nth load unit.
  • the part shares a common load part which is a part of the load.
  • the first analog multiplexer since the main output terminal is electrically connected to the second input terminals of the N amplifying units, the N amplifying units share a feedback path. ing. Therefore, the first analog multiplexer can be downsized.
  • the first analog multiplexer has a large profit due to the n-th amplification unit, the n-th load unit, the n-th switch unit, and the common load unit when the n-th switch unit is on.
  • a folded cascode amplifier circuit is configured. Therefore, according to the first analog multiplexer, since one negative feedback amplifier circuit including the switch unit in the amplifier circuit is configured, it is possible to reduce the waveform distortion of the output signal.
  • the second analog multiplexer of the present invention includes: (a) a first input terminal connected to each of the N main input terminals, a second input terminal electrically connected to the main output terminal, and an output.
  • N amplifier units each having a power terminal;
  • N switch units each having an input terminal and an output terminal respectively connected to the output terminals of the N amplifier units; and
  • N units A common amplifying unit having an input terminal connected to the output terminal of the switch unit and an output terminal connected to the main output terminal; and (d) an output terminal of the N amplifying units and the first power supply line.
  • N load sections connected to each other, and (e) a common load section connected between the output terminals of the N switch sections and the second power supply line.
  • main output terminal of the second analog multiplexer may be directly connected to the second input terminals of the N amplifying units, or is electrically connected via a feedback resistor. Also good.
  • the nth switch section (n is an integer of 1 to N) is turned on, the input signal input to the nth main input terminal is amplified to the nth amplifier.
  • the n-th switch unit the nth switch unit, and the common amplifier unit.
  • the N amplification units share a common load unit, which is a part of the load, and a feedback path. Therefore, downsizing is possible.
  • the second analog multiplexer has an nth amplification unit, an nth load unit, and an nth switch unit when the nth switch unit is on.
  • a folded cascode amplifier circuit having a large gain is constituted by the second switch section and the common load section.
  • the second analog multiplexer since the second analog multiplexer includes a common amplifier, the output voltage range can be widened and a large load can be driven without using a post-amplifier. Therefore, even in the second analog multiplexer, since one negative feedback amplifier circuit including the switch unit and the common amplifier unit is included in the amplifier circuit, the waveform distortion of the output signal can be reduced. Furthermore, it is possible to eliminate the waveform distortion of the output signal caused by the post amplifier (active circuit).
  • the first and second analog multiplexers described above further include N power supply line connection switches respectively connected between the output terminals of the N amplifiers and the second power supply line. It is preferable to provide.
  • the power line connection switch is connected between the output terminals of the N amplification units and the second power line, any one of the N switch units is connected.
  • the nth switch section (n is an integer between 1 and N) is in the on state, the nth power line connection switch in the N power line connection switches is turned off, and the other power line connection switches By turning on the, the output terminals of the other amplifying units excluding the nth amplifying unit can be short-circuited to the second power supply line.
  • the output signal of the other amplification section power is sent to the main output terminal via the parasitic capacitance component of the switch section in the off state. It is possible to reduce wraparound. Therefore, according to this configuration, it is possible to reduce interference caused by an output signal from the n-th amplification unit, that is, an output signal of another amplification unit in the output signal of the analog multiplexer.
  • each of the N amplifiers includes a differential pair transistor and a current source, and a no-op between the differential pair transistor and the current source.
  • the power supply line connecting switch further includes N power supply line connection switches respectively connected between the first power supply line and the second power supply line.
  • a signal input to one input terminal via a gate-source capacitance of the differential pair transistor is input to the other side. May wrap around terminal.
  • the power supply line is provided between the node between the differential pair transistor constituting the N amplifying units and the current source and the second power supply line, respectively. Since the connection switch is connected, any power in the N switch sections will be turned on. When one nth switch section (n is an integer between 1 and N) is on, N power line connection switches By turning off the nth power supply line connection switch in, and turning on the other power supply line connection switch, the differential pair transistors and current sources in the other amplification sections other than the nth amplification section The node in between can be shorted to the second power supply line.
  • an analog multiplexer that can be reduced in size and reduced in waveform distortion of an output signal is provided.
  • FIG. 1 is a circuit diagram showing an analog multiplexer according to a first embodiment.
  • FIG. 2 is a circuit diagram showing an analog multiplexer according to a second embodiment. Explanation of symbols
  • Second power line (eg ground line)
  • FIG. 1 is a circuit diagram showing an analog multiplexer according to the first embodiment of the present invention.
  • the analog multiplexer 1 shown in FIG. 1 receives the first input signal and the second input signal at the first input terminal (main input terminal) 2 and the second input terminal (main input terminal) 3, respectively. Either input signal is selectively output to output terminal (main output terminal) 4.
  • the analog multiplexer 1 includes a first amplification unit 10, a first load unit 20, a first switch unit 30, a second amplification unit 40, a second load unit 50, a second switch unit 60, A third load section (common load section) 70 and resistance elements 5 and 6 are provided.
  • the first input terminal 10a of the first amplifying unit 10 is connected to the first input terminal 2 of the analog multiplexer 1, and the second input terminal 10b of the first amplifying unit 10 is a resistance element. One end of 5 And connected to one end of the resistance element 6. The other end of the resistance element 5 is connected to the output terminal 4 of the analog multiplexer 1, and the other end of the resistance element 6 is connected to the analog ground G.
  • the output terminal 10 c of the first amplifying unit 10 is connected to the terminal 20 a of the first load unit 20 and the input terminal 30 a of the first switch unit 30.
  • the output terminal 10 d of the first amplifying unit 10 is connected to the terminal 20 b of the first load unit 20 and the input terminal 30 b of the first switch unit 30.
  • the first load unit 20 is connected between the output terminal 10c of the first amplifying unit 10 and the input terminal 30a of the first switch unit 30 and the first power supply line 7, and the first load unit 20
  • the amplifying section 10 is connected between the output terminal 10 d and the input terminal 30 b of the first switch section 30 and the first power supply line 7.
  • the output terminal 30 c of the first switch unit 30 is connected to the output terminal 4 of the analog multiplexer 1 and the other end of the resistance element 5.
  • the output terminal 30 c of the first switch unit 30 is connected to the terminal 70 a of the third load unit 70.
  • the output terminal 30 d of the first switch unit 30 is connected to the terminal 70 b of the third load unit 70.
  • the first input terminal 40a of the second amplification unit 40 is connected to the second input terminal 3 of the analog multiplexer 1, and the second input terminal 40b of the second amplification unit 40 is
  • the resistor 5 is connected to one end of the resistor element 5 and one end of the resistor element 6. That is, the second input terminal 40b of the second amplifying unit 40 is also connected to the second input terminal 10b of the first amplifying unit 10.
  • the output terminal 40c of the second amplifying unit 40 is connected to the terminal 50a of the second load unit 50 and the input terminal 60a of the second switch unit 60.
  • the output terminal 40d of the second amplifying unit 40 is connected to the terminal 50b of the second load unit 50 and the input terminal 60b of the second switch unit 60.
  • the second load section 50 is connected between the output terminal 40c of the second amplifying section 40 and the input terminal 60a of the first switch section 60 and the first power supply line 7, and the second power section 7
  • the amplifier 40 is connected between the output terminal 40d of the amplifier section 40 and the input terminal 60b of the first switch section 60 and the first power supply line 7.
  • the output terminal 60 c of the second switch unit 60 is connected to the output terminal 4 of the analog multiplexer 1 and the other end of the resistance element 5. Also, the output terminal 60c of the second switch section 60 Are connected to the output terminal 30c of the first switch section 30 and the terminal 70a of the third load section 70, and the output terminal 60d of the second switch section 60 is connected to the output terminal 30d and the output terminal 30d of the first switch section 30.
  • the third load unit 70 is connected to the terminal 70b.
  • the third load section 70 is connected between the output terminal 30c of the first switch section 30 and the output terminal 60c of the second switch section 60 and the second power supply line (for example, ground line) 8.
  • the output terminal 30 d of the first switch unit 30 and the output terminal 60 d of the second switch unit 60 are connected between the second power line 8.
  • the third load unit 70 functions as a load of the first amplifying unit 10 together with the first load unit 20 when the first switch unit 30 is in the ON state.
  • the third load unit 70 functions as a load of the second amplifying unit 40 together with the second load unit 50 when the second switch unit 60 is in the on state. That is, the first amplification unit 10 and the second amplification unit 40 share the third load unit 70.
  • the output terminal 10c of the first amplifying unit 10 is connected to the second input terminal 10b of the first amplifying unit 10 via the first switch unit 30 and the resistance element 5, and Since the output terminal 40c of the second amplifying unit 40 is also connected to the second input terminal 40b of the second amplifying unit 40 via the second switch unit 60 and the resistance element 5, the first amplifying unit 10 And the second amplifying unit 40 share a feedback path.
  • the first amplification unit 10 the first load unit 20, the first switch unit 30, the second amplification unit 40, the second load unit 50, the second switch unit 60 and the third switch
  • the load section 70 will be described in detail.
  • the first amplifying unit 10 includes transistors 11 and 12 that form a differential pair, and a transistor 13 that forms a current source.
  • the transistors 11, 12, and 13 are, for example, n-type MOSFETs.
  • the gate terminal of the transistor 11 is connected to the second input terminal 10b, and the drain terminal of the transistor 11 is connected to the output terminal 10c.
  • the source terminal of the transistor 11 is connected to the drain terminal of the transistor 13.
  • the gate terminal of the transistor 12 is connected to the first input terminal 10a, and the drain terminal of the transistor 12 is connected to the output terminal 1 Od.
  • the source terminal of transistor 12 is connected to the drain terminal of transistor 13 and the source terminal of transistor 11.
  • the source terminal of the transistor 13 is connected to the second power supply line 8, and the bias voltage B1 is applied to the gate terminal of the transistor 13. Entered.
  • the first load unit 20 includes transistors 21 and 22.
  • the transistors 21 and 22 are, for example, p-type MOSFETs.
  • the drain terminal of the transistor 21 is connected to the terminal 20 a, and the source terminal of the transistor 21 is connected to the first power supply line 7.
  • the drain terminal of the transistor 22 is connected to the terminal 20 b, and the source terminal of the transistor 22 is connected to the first power supply line 7.
  • a bias voltage B2 is input to the gate terminal of the transistor 21 and the gate terminal of the transistor 22. That is, the transistors 21 and 22 constitute a current source.
  • the first switch unit 30 includes transistors 31 and 32.
  • the transistors 31 and 32 are, for example, p-type MOSFETs.
  • the source terminal of the transistor 31 is connected to the input terminal 30a, and the drain terminal of the transistor 31 is connected to the output terminal 30c.
  • the source terminal of the transistor 32 is connected to the input terminal 30b, and the drain terminal of the transistor 32 is connected to the output terminal 30d.
  • the bias voltage B3 is input to the gate terminals of the transistors 31 and 32.
  • the second amplifying unit 40 includes transistors 41 and 42 that form a differential pair, and a transistor 43 that forms a current source.
  • the transistors 41, 42, and 43 are, for example, n-type MOSFETs.
  • the gate terminal of the transistor 41 is connected to the second input terminal 40b, and the drain terminal of the transistor 41 is connected to the output terminal 40c.
  • the source terminal of the transistor 41 is connected to the drain terminal of the transistor 43.
  • the gate terminal of the transistor 42 is connected to the first input terminal 40a, and the drain terminal of the transistor 42 is connected to the output terminal 40d!
  • the source terminal of the transistor 42 is connected to the drain terminal of the transistor 43 and the source terminal of the transistor 41.
  • the source terminal of the transistor 43 is connected to the second power supply line 8, and the bias voltage B1 is input to the gate terminal of the transistor 43.
  • the first load section 50 includes transistors 51 and 52.
  • the transistors 51 and 52 are, for example, p-type MOSFETs.
  • the drain terminal of the transistor 51 is connected to the terminal 50 a, and the source terminal of the transistor 51 is connected to the first power supply line 7.
  • the drain terminal of transistor 52 is connected to terminal 50b, and the source terminal of transistor 52 is the first terminal. Is connected to the power line 7
  • the bias voltage B2 is input to the gate terminal of the transistor 51 and the gate terminal of the transistor 52. That is, the transistors 51 and 52 constitute a current source.
  • the second switch unit 60 includes transistors 61 and 62.
  • the transistors 61 and 62 are, for example, p-type MOSFETs.
  • the source terminal of the transistor 61 is connected to the input terminal 60a, and the drain terminal of the transistor 61 is connected to the output terminal 60c.
  • the source terminal of the transistor 62 is connected to the input terminal 60b, and the drain terminal of the transistor 62 is connected to the output terminal 60d.
  • the bias voltage B3 is input to the gate terminals of the transistors 61 and 62.
  • the third load ⁇ 70 ⁇ has transistors 71, 72, 73, 74!
  • the transistors 71, 72, 73, 74 are, for example, ⁇ -type MOSFETs.
  • the drain terminal of the transistor 71 is connected to the terminal 70 a, and the source terminal of the transistor 71 is connected to the drain terminal of the transistor 72.
  • the source terminal of the transistor 72 is connected to the second power supply line 8.
  • a bias voltage B4 is input to the gate terminal of the transistor 71, and the gate terminal of the transistor 72 is connected to the drain terminal of the transistor 73.
  • the drain terminal of the transistor 73 is connected to the terminal 70b, and the source terminal of the transistor 73 is connected to the drain terminal of the transistor 74.
  • the source terminal of the transistor 74 is connected to the second power supply line 8.
  • the gate terminal of the transistor 73 is connected to the gate terminal of the transistor 71, and the bias voltage B4 is input to the gate terminal of the transistor 73.
  • the gate terminal of the transistor 74 is connected to the gate terminal of the transistor 72 and the drain terminal of the transistor 73. That is, the third load section 70 constitutes a cascode type current mirror circuit.
  • the first amplifying unit 10 when the first switch unit 30 is in the ON state, the first amplifying unit 10, the first load unit 20, the first switch unit 30, and the third load unit 70 are folded cascodes. Configure a differential amplifier circuit.
  • the second switch unit 60 When the second switch unit 60 is in the ON state, the second amplifying unit 40, the second load unit 50, the second switch unit 60, and the third load unit 70 are the folded cascode differential amplifier circuit. Configure.
  • the analog multiplexer 1 includes power supply line connection switches 80, 81, 82, 83, 84, 8 5, 86, 87, 88, 89.
  • the power supply line connection switch 80 is connected between the gate terminal of the transistor 31 and the gate terminal of the transistor 32 and the first power supply line 7 in the first switch section 30.
  • the power line connection switch 80 switches between the on state and the off state of the first switch unit 30 by switching between an on state and an off state according to a command in which a control unit (not shown) force is also output.
  • the power supply line connecting switch 81 is connected between the gate terminal of the transistor 61 and the gate terminal of the transistor 62 and the first power supply line 7 in the second switch section 60.
  • the power supply line connection switch 81 switches between the on state and the off state of the second switch unit 60 by switching between the on state and the off state in accordance with a command output from the control unit.
  • the control unit for example, according to the control signal of the external force generated by the switching operation by the operator, for example, the power line connection switch 80 and the power line connection switch 81, that is, the first switch unit 30 and Either one of the second switch sections 60 is turned on. In this way, the signal output to the output terminal 4 of the analog multiplexer 1 is selected.
  • the power line connection switch 82 is connected between the output terminal 10c of the first amplifying unit 10 and the second power line 8, and the power line connecting switch 83 is connected to the first amplifying unit 10. It is connected between the output terminal 10d and the second power supply line 8.
  • the power line connection switches 82 and 83 are turned on in response to a command output from the control unit when the power line connection switch 80 is on, that is, when the first switch unit 30 is off.
  • the power line connecting switch 84 is connected between the output terminal 40c of the second amplifying unit 40 and the second power line 8, and the power line connecting switch 85 is connected to the second amplifying unit 40.
  • Output terminal 40d and the second power supply line 8 are connected.
  • the power line connecting switches 84 and 85 are turned on in response to a command output from the control unit when the power line connecting switch 81 is on, that is, when the second switch unit 60 is off. Become.
  • the power line connection switch 86 is connected between the node N 1 between the source terminals of the transistors 11 and 12 and the drain terminal of the transistor 13 in the first amplifying unit 10 and the second power line 8. It has been continued.
  • the power line connecting switch 86 is a command output from the control unit when the power line connecting switch 80 is on, that is, when the first switch unit 30 is off. It is turned on in response to.
  • the power line connecting switch 87 is connected between the node N2 between the source terminals of the transistors 41 and 42 and the drain terminal of the transistor 43 in the second amplifying unit 40 and the second power line 8. It is connected.
  • the power supply line connecting switch 87 is turned on in response to a command output from the control unit when the power supply line connecting switch 81 is on, that is, when the second switch unit 60 is off.
  • the power supply line connection switch 88 is connected between the first power supply line 7 and the gate terminal of the transistor 21 and the gate terminal of the transistor 22 in the first load section 20.
  • the power line connection switch 88 is turned on in response to a command output from the control unit when the power line connection switch 80 is in the on state, that is, when the first switch unit 30 is in the off state.
  • the power supply line connection switch 89 is connected between the gate terminal of the transistor 51 and the gate terminal of the transistor 52 and the first power supply line 7 in the second load section 50.
  • the power line connecting switch 89 is turned on according to a command output from the control unit when the power line connecting switch 81 is on, that is, when the second switch unit 60 is off. . In this way, the control unit turns on the power line connection switches 82, 83, 86, 88 or the power line connection switches 84, 85, 87, 89 in accordance with an external control signal.
  • the power line connection switches 80 and 81 are in the on state, and the power line connection switches 82, 83, 84, 85, 86, 87, 88, and 89 are in the off state. Become /!
  • the bias voltage B1 is input to the gate terminal of the current source transistor 13 in the first amplifying unit 10 and the gate terminal of the current source transistor 43 in the second amplifying unit 40, and the first amplifying unit 10 10 and the second amplifying unit 40 are in an operable state.
  • the bias voltage B2 is input to the gate terminals of the transistors 21 and 22 in the first load section 20 and the gate terminals of the transistors 51 and 52 in the second load section 50, and the first load section 20 and the second load section 20
  • the load unit 50 is also operable.
  • the noise voltage B3 is input to the gate terminals of the transistors 31 and 32 in the first switch section 30 and the gate terminals of the transistors 61 and 62 in the second switch section 60, but the power line connection switch 80, Since 81 is on, the first power A voltage is input. Therefore, the first switch unit 30 and the second switch unit 60 are in the off state.
  • the bias voltage B4 is input to the gate terminals of the transistors 71 and 73 of the third load unit 70, and the third load unit 70 is in an operable state.
  • the first amplifier 10 When the first input signal and the second input signal are input to the first input terminal 2 and the second input terminal 3 of the analog multiplexer 1, respectively, the first amplifier 10 The first input signal is input to the input terminal 10a, and the second input signal is input to the first input terminal 40a of the second amplifying unit 40.
  • the voltage of the analog ground G is input to the second input terminal 10 b of the first amplifying unit 10 and the first input terminal 40 b of the second amplifying unit 40 through the resistance element 6.
  • a current flows through the transistors 11 and 12 in the first amplifying unit 10 and the transistors 21 and 22 in the first load unit 20 in accordance with the first input signal, and the first amplifying unit A voltage is generated at the 10 output terminals 10c and 10d according to the first input signal.
  • current flows through the transistors 41 and 42 in the second amplifying unit 40 and the transistors 51 and 52 in the first load unit 50 according to the second input signal, and the output of the second amplifying unit 40 A voltage is generated at the terminals 40c and 40d according to the second input signal.
  • an external control signal is input to the control unit, and the first switch unit 30 is turned on.
  • the power line connection switch 80 is switched to the ON state force OFF state in accordance with a command from the control unit, and the bias voltage B3 is input to the gate terminals of the transistors 31 and 32 in the first switch unit 30. Is done.
  • the power line connection switches 84, 85, 87, 89 are switched to the OFF state force ON state in accordance with the command from the control unit.
  • the power supply line connection switch 80 is turned off, the power supply line connection switch 81 causes the gate terminal voltage of the transistor 31 and the gate terminal voltage of the transistor 32 of the first switch section 30 to be the first power supply.
  • the power supply for supplying the bias voltage B3 to 30 and the second switch section 60 is made independent.
  • the output terminals 10c and 10d of the first amplifying unit 10 are connected to Is connected to the third load unit 70 via the first switch unit 30, and is turned back by the first amplification unit 10, the first load unit 20, the first switch unit 30 and the third load unit 70.
  • a differential amplifier circuit is configured.
  • the transistors 31, 32 in the first switch section 30 and the transistors 71, 72, 73, 74 in the third load plane are connected to the first input signal of the current flowing in the transistors 11, 12 in the first amplification section 10. Current flows according to the amount of increase / decrease according to. As a result, a voltage is generated at the output terminal 4 of the analog multiplexer 1 according to the first input signal.
  • This voltage is divided by the resistive element 5 and the resistive element 6, and the divided voltage is input to the second input terminal 10 b of the first amplifying unit 10 as a feedback signal. Then, a current corresponding to the feedback signal flows through the transistors 31 and 32 in the first switch unit 30 and the transistors 71, 72, 73 and 74 in the third load unit 70. As a result, an output voltage corresponding to the first input signal and the feedback signal is generated at the output terminal 4 of the analog multiplexer 1.
  • the analog multiplexer 1 amplifies the first input signal of the input first input signal and second input signal, and uses the amplified signal as an output signal. Output to 4.
  • the first switch unit Since the potential of the output terminals 10c and 10d of the first amplifying unit 10 can be set high without limiting the output voltage range at the 30 output terminals 30c and 30d, the input voltage range can be widened. .
  • the first load unit 20 and the first switch unit 30 are cascode-connected, and the transistors 71 to 74 in the third load unit 70 are cascode-connected.
  • the output resistance is increased, resulting in a large gain.
  • the analog multiplexer 1 is configured to apply negative feedback to the folded cascode differential amplifier circuit including a switch unit and having a large gain through the above-described feedback path, it is possible to reduce the waveform distortion of the output signal.
  • the power supply line connecting switch 84 since the power supply line connecting switch 84 is in the ON state, the output terminal of the second amplifying unit 40 The child 40c is short-circuited to the second power supply line 8. Therefore, the second input signal component that goes around to the output terminal 40 c via the gate-drain capacitance component Cgd of the transistor 41 in the second amplifying unit 40 is absorbed by the second power supply line 8. Therefore, the second input signal component is output to the output terminal via the gate-to-drain capacitance component Cgd, the gate-source capacitance component Cgs, and the drain-source capacitance component Cds of the transistor 61 in the second switch section 60. It is possible to reduce sneaking into 4.
  • the output terminal 40 d of the second amplifying unit 40 is short-circuited to the second power supply line 8. Therefore, the gate-source capacitance component Cgs of the transistor 41 in the second amplification unit 40, the node N2, the gate-source capacitance component Cgs, the gate-drain capacitance component Cgd, and the drain-source capacitance component Cds of the transistor 42.
  • the second input signal component that goes around to the output terminal 40d is absorbed by the second power line 8.
  • the second input signal component is supplied to the current via the gate-drain capacitance component Cgd, the gate-source capacitance component Cgs, and the drain-source capacitance component Cds of the transistor 62 in the second switch section 60. It is possible to reduce sneaking into the third load section 70 which is a mirror circuit. As a result, the influence of the second input signal, which is a signal other than the selected first input signal, on the voltage of the output terminal 4 can be reduced.
  • the power supply line connecting switch 87 since the power supply line connecting switch 87 is in the ON state, the node N2 is short-circuited to the second power supply line 8. Therefore, the second input signal component that wraps around through the gate-source capacitance component Cgs of the transistor 41 in the second amplifying unit 40 is absorbed by the second power supply line 8. For this reason, the second input signal component is fed to the feedback path through the gate-source capacitance component Cgs of the transistor 42 in the second amplifying unit 40, that is, to the second input terminal 10b of the first amplifying unit 10. Wrapping is reduced. As a result, the influence of the second input signal, which is a signal other than the selected first input signal, on the voltage of the output terminal 4 can be reduced.
  • the power supply line connection switch 89 since the power supply line connection switch 89 is in the on state, the transistors 51 and 52 in the second load section 50 are in the off state. Therefore, it is possible to prevent the first power supply line 7 and the second power supply line 8 from being short-circuited via the power supply line connection switches 84 and 85 that are in the ON state.
  • the power line connection switch 89 When the power line connection switch 89 is turned on, the transition of the first load section 20 The switch provided between the power supply line connection switch 89 and the supply source of the bias voltage B2 so that the gate terminal voltage of the transistor 21 and the gate terminal voltage of the transistor 22 do not become the voltage of the first power supply line 7 (see FIG. (Not shown) is turned off, or the power source for supplying the bias voltage B2 to the first load unit 20 and the second load unit 50 is made independent.
  • the second input signal may be extracted in the same manner as described above, and thus the description thereof is omitted.
  • the third load unit 70 together with the first load unit 20 Since the third load unit 70 functions as the load of the second amplification unit 40 together with the second load unit 50 when the second switch unit 60 is in the ON state.
  • the first amplifying unit 10 and the second amplifying unit 40 share the third load unit 70 that is a part of the load.
  • the output terminal 4 is electrically connected to the second input terminal 10b of the first amplifying unit 10 and the second input terminal 40b of the second amplifying unit 40. Therefore, the first amplifying unit 10 and the second amplifying unit 40 share a feedback path.
  • the analog multiplexer 1 of the first embodiment it is possible to reduce the circuit size and the circuit mounting area. As a result, according to the analog multiplexer 1 of the first embodiment, it is possible to reduce the size of the IC chip, and it is possible to increase the number of IC chips obtained from one unit. Can be realized.
  • the analog multiplexer 1 of the first embodiment for example, when the first switch unit 30 is in the on state, the first amplifying unit 10, the first load unit 20, the first switch The unit 30 and the third load unit 70 constitute a folded cascode amplifier circuit having a large gain.
  • the second switch unit 60 when the second switch unit 60 is on, the second amplifying unit 40, the second load unit 50, the second switch unit 60, and the third load unit 70 increase the folded cascode with a large gain. Configure the width circuit.
  • the analog multiplexer 1 of the first embodiment the input voltage range can be widened, and a negative feedback amplifier circuit as a whole is obtained by multiplying the amplifier circuit including the switch section by a negative feedback.
  • the power supply line connection switch 82 is provided between the output terminals 10c, 10d of the first amplifying unit 10 and the second power supply line 8, respectively.
  • 83, and the power supply line connection switches 84 and 85 are connected between the output terminals 40c and 40d of the second amplification unit 40 and the second power supply line 8, respectively.
  • the power line connection switches 82 and 83 are turned off and the power line connection switches 84 and 85 are turned on, so that the second amplifying unit 40 Output terminals 40c and 40d can be short-circuited to the second power supply line 8.
  • the output signal from the second amplifying unit 40 from reaching the output terminal 4 via the parasitic capacitance component of the second switch unit 60 in the off state. Therefore, according to the analog multiplexer 1 of the first embodiment, interference of the second input signal other than the selected first input signal in the output signal from the first amplifying unit 10, that is, the output signal of the analog multiplexer 1 The power S can be reduced. Similarly, when the second switch unit 60 is in the ON state, the output signal from the second amplification unit 40, that is, the interference of the first input signal other than the selected second input signal in the output signal of the analog multiplexer 1 Can be reduced.
  • the power supply line connection switch 86 is connected between the node N1 and the second power supply line 8 in the first amplifying unit 10. Since the power line connecting switch 87 is connected between the node N2 and the second power line 8 in the second amplifying section 40, for example, when the first switch section 30 is in the ON state, the power line The node N2 in the second amplifying unit 40 can be short-circuited to the second power supply line 8 by turning off the connection switch 86 and turning on the power supply line connection switch 87. Therefore, it is possible to reduce the second input signal from entering the second input terminal, that is, the feedback path in the second amplifying unit 40.
  • the output signal from the first amplification unit 10 that is, the second input signal other than the selected first input signal in the output signal of the analog multiplexer 1 is detected. Interference can be reduced.
  • the second switch unit 60 when the second switch unit 60 is in the ON state, the output signal from the second amplification unit 40, that is, the first input signal other than the selected second input signal in the output signal of the analog multiplexer 1 Dry Interference can be reduced.
  • the first switch unit 30 and the second switch Both the switch unit 60 are turned off, and the transistors 21 and 22 in the first load unit 20 and the transistors 51 and 52 in the second load unit 50 are turned off.
  • the power supply line connection switches 80 and 81 are turned on and the power supply line connection switches 88 and 89 are turned on in response to a command from the control unit.
  • FIG. 2 is a circuit diagram showing an analog multiplexer according to the second embodiment of the present invention.
  • An analog multiplexer 1A shown in FIG. 2 is different from the analog multiplexer 1 in that the first amplifying unit 10A and the second amplifying unit 40A are provided in place of the first amplifying unit 10 and the second amplifying unit 40, respectively. This is different from the first embodiment.
  • the analog multiplexer 1 A is different from the first embodiment in that the analog multiplexer 1 further includes a third amplification unit 90 and a phase compensation unit 100 that are common amplification units. .
  • Other configurations of the analog multiplexer 1 A are the same as the analog multiplexer 1
  • the first amplifying unit 10A is different from the first amplifying unit 10 in that the connection between the input terminals 10a and 10b and the gate terminals of the transistors 11 and 12 constituting the differential pair is opposite. This is different from the amplification unit 10. That is, the gate terminal of the transistor 11 is connected to the first input terminal 10a, and the gate terminal of the transistor 12 is connected to the second input terminal 10b. Other configurations of the first amplifying unit 10A are the same as those of the first amplifying unit 10.
  • the connection of the input terminals 40a and 40b to the gate terminals of the transistors 41 and 42 constituting the differential pair is opposite in the second amplifying unit 40. It differs from the second amplifier 40 in some respects. That is, the gate terminal of the transistor 41 is connected to the first input terminal 40a, and the gate terminal of the transistor 42 is connected to the second input terminal 40b.
  • Other configurations of the second amplifying unit 40A are the same as those of the second amplifying unit 40.
  • the input terminal 90a of the third amplifying unit 90 is connected to the output terminal 30c of the first switch unit 30, the output terminal 60c of the second switch unit 60, and the terminal 71a of the third load unit 70. 3rd
  • the output terminal 90 b of the amplifying unit 90 is connected to the output terminal 4 and the other end of the resistance element 5.
  • the third amplifying unit 90 includes transistors 91 and 92.
  • the transistors 91 and 92 are transistors capable of driving the input resistance and capacitance of the subsequent circuit connected to the output terminal 4.
  • the transistor 91 is, for example, an n-type MOSFET, and the transistor 92 is, for example, a p-type MOS FET.
  • the gate terminal of the transistor 91 is connected to the input terminal 90 a, and the source terminal of the transistor 91 is connected to the second power supply line 8.
  • the drain terminal of the transistor 91 is connected to the drain terminal of the transistor 92 and the output terminal 90b.
  • the source terminal of the transistor 92 is connected to the first power supply line 7, and the bias voltage B 5 is input to the gate terminal of the transistor 92.
  • the third amplifying unit 90 constitutes a common source amplifier.
  • the drain terminal of the transistor 91 and the drain terminal of the transistor 92 are connected to the phase compensation unit 100.
  • the third amplifying unit 90 has a gain determined by the drain resistance and mutual conductance of these MOSFETs. Further, since the third amplifying unit 90 does not have a constant current source in series with the transistors 91 and 92 connected between the first power supply line 7 and the second power supply line 8, the third It has an output voltage range from the voltage of one power line 7 to the voltage of the second power line 8.
  • the first terminal 100a of the phase compensation unit 100 is connected to the terminal 70c of the third load unit 70, and the terminal 70c of the third load unit 70 is connected to the source terminal of the transistor 71 and the drain of the transistor 72. Connected to the IN terminal.
  • the second terminal 100b of the phase compensation unit 100 includes an output terminal 30c of the first switch unit 30, an output terminal 60c of the second switch unit 60, a terminal 71a of the third load unit 70, and a third amplification unit 90. Connected to input terminal 90a.
  • the third terminal 100c of the phase compensation unit 100 is connected to the drain terminals of the transistors 91 and 92 of the third amplification unit 90.
  • the phase compensation unit 100 includes a capacitive element.
  • the phase compensation unit 100 has, for example, a configuration in which a capacitive element is connected between the first terminal 100a and the third terminal 100c, or between the second terminal 100b and the third terminal 100c.
  • the capacitor element is connected.
  • the phase compensation unit 100 forms a feedback path by a capacitive element in the third amplification unit 90, and the first amplification unit 90
  • the gain in the high frequency region of the first amplifying unit 10A and the second amplifying unit 40A is lowered by increasing the load on the unit 10A and the second amplifying unit 40A or attenuating the high frequency signal component of the feedback signal. In this way, the phase compensation unit 100 increases the phase margin for oscillation in the feedback loop of the analog multiplexer 1A.
  • the first amplifying unit 10A and the second amplifying unit 40A share the third load unit 70, which is a part of the load, and Amplifying unit 10A and third amplifying unit 90 and second amplifying unit 40A and third amplifying unit 90 share a feedback path, so the circuit size and circuit mounting area can be reduced. And low cost of IC chip is possible.
  • the analog multiplexer 1A of the second embodiment when the first switch unit 30 is on, the first amplification unit 10A, the first load unit 20, the first switch unit 30 and A folded cascode amplifier circuit can be configured by the third load unit 70.
  • the second switch unit 60 is in the ON state, the second amplifier unit 40A, the second load unit 50, and the second switch unit 60
  • a folded cascode amplifier circuit having a large gain can be configured by the third load unit 70. Therefore, the analog multiplexer 1 A can widen the input voltage range. Furthermore, according to the analog multiplexer 1A of the second embodiment, since the third amplifying unit 90 is provided, the output voltage range can be widened.
  • the second analog multiplexer 1A also includes a switch unit and has a large gain.
  • the second analog multiplexer 1A has a configuration in which negative feedback is applied to the two-stage amplifier circuit of the folded cascode amplifier circuit and the common amplifier unit through the feedback path described above. Therefore, the waveform distortion of the output signal can be reduced. Furthermore, since this second analog multiplexer 1A has a common amplification section having a predetermined drive capability, it can drive a large load without using a post-amplifier and can be downsized. It is possible to reduce the waveform distortion of the output signal caused by
  • the analog multiplexer 1A of the second embodiment includes the power line connection switches 82 to 89 as in the analog multiplexer 1 of the first embodiment.
  • the interference of the output signal can be reduced.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made.
  • the power that exemplifies an analog multiplexer that selectively outputs one of two input signals The present invention provides any one of three or more input signals.
  • the present invention can also be applied to an analog multiplexer that selectively outputs.
  • a plurality of sets corresponding to the number of input signals may be provided for the first amplification unit, the first load unit, the first switch unit, and the power line connection switches 80, 82, 83, 86, 88. .
  • a force exemplifying an analog multiplexer having feedback resistance elements 5 and 6 The present invention is an analog multiplexer that is directly feedback-connected without having feedback resistance elements 5 and 6. Even so, it is applicable.
  • the node N1 between the differential pair transistors 11 and 12 and the current source transistor 13 in the first amplifying unit is short-circuited to the second power supply line 8 by the power supply line connection switch 86.
  • the node N1 may be short-circuited to the second power supply line 8 by increasing the noise voltage B1 of the current source transistor 13.
  • the node N2 in the second amplifier section may be short-circuited to the second power supply line 8 by increasing the bias voltage B1 of the current source transistor 43.
  • the power exemplified by the MOSFET as the transistor can be applied to other types of transistors.
  • the present invention can be used for an analog multiplexer.

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Abstract

　本発明の一実施形態のアナログマルチプレクサは、Ｎ個の主入力端子（Ｎは２以上の整数）に入力される入力信号のうちの何れか一つを主出力端子に選択的に出力するアナログマルチプレクサであって、Ｎ個の主入力端子にそれぞれ接続された第１の入力端子、主出力端子に電気的に接続された第２の入力端子および出力端子をそれぞれ有するＮ個の増幅部と、Ｎ個の増幅部の出力端子にそれぞれ接続された入力端子、および主出力端子に接続された出力端子をそれぞれ有するＮ個のスイッチ部と、Ｎ個の増幅部の出力端子と第１の電源線との間にそれぞれ接続されるＮ個の負荷部と、Ｎ個のスイッチ部の出力端子と第２の電源線との間に接続される共通負荷部とを備える。

Description

明 細 書
アナログマルチプレクサ
技術分野
[0001] 本発明は、アナログマルチプレクサに関するものである。
背景技術
[0002] 複数の信号を受けて、そのうちの何れかの信号を選択出力するマルチプレクサが 知られている。特許文献 1には、複数のュ-ティゲインアンプと、これら複数のュ-テ ィゲインアンプの出力端子にそれぞれ接続された一端を有する複数のスィッチと、複 数のスィッチの他端に入力端子が接続されたポストアンプとを備えるアナログマルチ プレクサが記載されている。
特許文献 1：米国特許第 5389833号明細書
発明の開示
発明が解決しょうとする課題
[0003] ところで、アナログマルチプレクサは、複数のアナログ入力信号を取り扱うため、入 力するアナログ信号の数に応じて回路規模が大きくなる。このアナログマルチプレク サを半導体基板上に実現する集積回路においては、回路規模力 Sコストに直結するた め、小型に実装可能な回路構成が望まれる。また、アナログマルチプレクサでは、出 力信号の波形歪みの低減が望まれている。し力しながら、特許文献 1に記載のアナ口 グマルチプレクサでは、複数の入力信号ごとにュ-ティゲインアンプが用いられ、更 に出力段にポストアンプが用いられているので、小型化が困難であり、ュ-ティゲイン アンプ及びポストアンプの能動回路に起因する出力信号の波形歪みの低減が困難 である。
[0004] そこで、本発明は、小型化および出力信号の波形歪みの低減が可能なアナログマ ルチプレクサを提供することを課題として！/、る。
課題を解決するための手段
[0005] 本発明のアナログマルチプレクサは、 N個の主入力端子 (Nは 2以上の整数）に入 力される入力信号のうちの何れか一つを主出力端子に選択的に出力する。 [0006] 本発明の第 1のアナログマルチプレクサは、（a) N個の主入力端子にそれぞれ接続 された第 1の入力端子、主出力端子に電気的に接続された第 2の入力端子および出 力端子をそれぞれ有する N個の増幅部と、（b) N個の増幅部の出力端子にそれぞれ 接続された入力端子、および主出力端子に接続された出力端子をそれぞれ有する N個のスィッチ部と、（c) N個の増幅部の出力端子と第 1の電源線との間にそれぞれ 接続される N個の負荷部と、（d) N個のスィッチ部の出力端子と第 2の電源線との間 に接続される共通負荷部とを備えて 、る。
[0007] なお、この第 1のアナログマルチプレクサの主出力端子は、 N個の増幅部の第 2の 入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続 されていてもよい。
[0008] この第 1のアナログマルチプレクサでは、 n番目のスィッチ部（nは 1以上 N以下の整 数)をオン状態とすると、 n番目の主入力端子に入力される入力信号が n番目の増幅 部および n番目のスィッチ部を介して主出力端子に選択的に出力される。
[0009] この第 1のアナログマルチプレクサによれば、 n番目のスィッチ部がオン状態のとき、 共通負荷部が n番目の負荷部と共に n番目の増幅部の負荷として機能するので、 N 個の増幅部は負荷の一部である共通負荷部を共有している。また、この第 1のアナ口 グマルチプレクサによれば、主出力端子が N個の増幅部の第 2の入力端子に電気的 に接続されているので、 N個の増幅部はフィードバック経路を共有している。したがつ て、この第 1のアナログマルチプレクサによれば、小型化が可能である。
[0010] また、この第 1のアナログマルチプレクサは、 n番目のスィッチ部がオン状態のとき、 n番目の増幅部、 n番目の負荷部、 n番目のスィッチ部および共通負荷部によって利 得が大きい折り返しカスコード増幅回路を構成する。したがって、この第 1のアナログ マルチプレクサによれば、スィッチ部を増幅回路の内部に含む 1つの負帰還増幅回 路を構成するので、出力信号の波形歪みを低減することが可能である。
[0011] 本発明の第 2のアナログマルチプレクサは、（a) N個の主入力端子にそれぞれ接続 された第 1の入力端子、主出力端子に電気的に接続された第 2の入力端子および出 力端子をそれぞれ有する N個の増幅部と、（b) N個の増幅部の出力端子にそれぞれ 接続された入力端子および出力端子をそれぞれ有する N個のスィッチ部と、 (c) N個 のスィッチ部の出力端子に接続された入力端子、および主出力端子に接続された出 力端子を有する共通増幅部と、（d) N個の増幅部の出力端子と第 1の電源線との間 にそれぞれ接続される N個の負荷部と、（e) N個のスィッチ部の出力端子と第 2の電 源線との間に接続される共通負荷部とを備えている。
[0012] なお、この第 2のアナログマルチプレクサの主出力端子は、 N個の増幅部の第 2の 入力端子に直接接続されていてもよいし、フィードバック抵抗を介して電気的に接続 されていてもよい。
[0013] この第 2のアナログマルチプレクサでは、 n番目のスィッチ部（nは 1以上 N以下の整 数)をオン状態とすると、 n番目の主入力端子に入力される入力信号が n番目の増幅 部、 n番目のスィッチ部および共通増幅部を介して主出力端子に選択的に出力され る。
[0014] この第 2のアナログマルチプレクサによれば、上記した第 1のアナログマルチプレク サと同様に、 N個の増幅部が負荷の一部である共通負荷部およびフィードバック経 路を共有しているので、小型化が可能である。
[0015] また、この第 2のアナログマルチプレクサは、上記した第 1のアナログマルチプレク サと同様に、 n番目のスィッチ部がオン状態のとき、 n番目の増幅部、 n番目の負荷部 、 n番目のスィッチ部および共通負荷部によって利得の大きい折り返しカスコード増 幅回路を構成する。さらに、この第 2のアナログマルチプレクサは、共通増幅部を備 えるので出力電圧範囲を広くすることができると共に、ポストアンプを用いずに大きな 負荷を駆動できる。したがって、この第 2のアナログマルチプレクサでも、スィッチ部と 共通増幅部とを増幅回路の内部に含む 1つの負帰還増幅回路を構成するので、出 力信号の波形歪みを低減することが可能であり、さらに、ポストアンプ (能動回路）に 起因する出力信号の波形歪みを排除することが可能である。
[0016] また、上記した第 1および第 2のアナログマルチプレクサは、 N個の増幅部の出力端 子と第 2の電源線との間にそれぞれ接続される N個の電源線接続用スィッチを更に 備えていることが好ましい。
[0017] この構成によれば、 N個の増幅部の出力端子と第 2の電源線との間にはそれぞれ 電源線接続用スィッチが接続されるので、 N個のスィッチ部における何れか 1つの n 番目のスィッチ部 (nは 1以上 N以下の整数）がオン状態のときに、 N個の電源線接続 用スィッチにおける n番目の電源線接続用スィッチをオフ状態とし、他の電源線接続 用スィッチをオン状態とすることによって、 n番目の増幅部を除く他の増幅部の出力 端子を第 2の電源線に短絡することができる。したがって、スィッチ部の入力端子と出 力端子との間に寄生容量成分が存在しても、他の増幅部力 の出力信号がオフ状 態のスィッチ部の寄生容量成分を介して主出力端子に回り込むことを低減することが できる。故に、この構成によれば、 n番目の増幅部からの出力信号、すなわちアナ口 グマルチプレクサの出力信号における他の増幅部力 の出力信号による干渉を低減 することができる。
[0018] また、上記した第 1および第 2のアナログマルチプレクサは、 N個の増幅部の各々が 差動対トランジスタと電流源とを含んでおり、差動対トランジスタと電流源との間のノー ドと、第 2の電源線との間にそれぞれ接続される N個の電源線接続用スィッチを更に 備えていることが好ましい。
[0019] 差動対トランジスタと電流源とで構成される差動増幅回路では、差動対トランジスタ のゲート一ソース間容量を介して一方側の入力端子に入力される信号が他方側の入 力端子に回り込むことがある。
[0020] し力しながら、この構成によれば、 N個の増幅部を構成する差動対トランジスタと電 流源との間のノードと、第 2の電源線との間にはそれぞれ電源線接続用スィッチが接 続されるので、 N個のスィッチ部における何れ力 1つの n番目のスィッチ部（nは 1以上 N以下の整数）がオン状態のときに、 N個の電源線接続用スィッチにおける n番目の 電源線接続用スィッチをオフ状態とし、他の電源線接続用スィッチをオン状態とする ことによって、 n番目の増幅部を除く他の増幅部における差動対トランジスタと電流源 との間のノードを第 2の電源線に短絡することができる。したがって、他の増幅部にお ける第 1の入力端子に入力される入力信号が第 2の入力端子すなわちフィードバック 経路に回り込むことを低減することができる。その結果、 n番目の増幅部のフィードバ ック信号における他の増幅部の入力信号による干渉を低減することができる。故に、 この構成によれば、 n番目の増幅部からの出力信号、すなわちアナログマルチプレク サの出力信号における他の増幅部の入力信号による干渉を低減することができる。 発明の効果
[0021] 本発明によれば、小型化および出力信号の波形歪みの低減が可能なアナログマ ルチプレクサが提供される。
図面の簡単な説明
[0022] [図 1]図 1は第 1の実施形態に係るアナログマルチプレクサを示す回路図である。
[図 2]図 2は第 2の実施形態に係るアナログマルチプレクサを示す回路図である。 符号の説明
[0023] 1 アナログマルチプレクサ
2 第 1の入力端子
3 第 2の入力端子
4 出力端子
5, 6 抵抗素子
7 第 1の電源線
8 第 2の電源線 (例えば接地ライン）
10 第 1の増幅部
10a 第 1の入力端子
10b 第 2の入力端子
10c, 10d 出力端子
11 , 12 差動対トランジスタ
13 電流源トランジスタ
N1 ノード
20 第 1の負荷部
30 第 1のスィッチ部
30a, 30b 入力端子
30c, 30d 出力端子
40 第 2の増幅部
40a 第 1の入力端子
40b 第 2の入力端子 40c, 40d 出力端子
41 , 42 差動対トランジスタ
43 電流源トランジスタ
N2 ノード
50 第 2の負荷部
60 第 2のスィッチ部
60a, 60b 入力端子
60c, 60d 出力端子
70 第 3の負荷部 (共通負荷部）
80-89 電源線接続用スィッチ
90 第 3の増幅部 (共通増幅部）
90a 入力端子
90b 出力端子
100 位相補償部
B1〜： B5 バイアス電圧。
発明を実施するための最良の形態
[0024] 以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、 各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
[0025] [第 1の実施形態]
[0026] 図 1は、本発明の第 1の実施形態に係るアナログマルチプレクサを示す回路図であ る。図 1に示すアナログマルチプレクサ 1は、第 1の入力端子 (主入力端子） 2および 第 2の入力端子 (主入力端子） 3においてそれぞれ第 1の入力信号、第 2の入力信号 を受信し、何れか一方の入力信号を選択的に出力端子 (主出力端子) 4へ出力する 。そのために、アナログマルチプレクサ 1は、第 1の増幅部 10、第 1の負荷部 20、第 1 のスィッチ部 30、第 2の増幅部 40、第 2の負荷部 50、第 2のスィッチ部 60、第 3の負 荷部（共通負荷部） 70および抵抗素子 5, 6を備えて ヽる。
[0027] 第 1の増幅部 10の第 1の入力端子 10aはアナログマルチプレクサ 1の第 1の入力端 子 2に接続されており、第 1の増幅部 10の第 2の入力端子 10bは抵抗素子 5の一端 および抵抗素子 6の一端に接続されて 、る。抵抗素子 5の他端はアナログマルチプ レクサ 1の出力端子 4に接続されており、抵抗素子 6の他端はアナロググランド Gに接 続されている。第 1の増幅部 10の出力端子 10cは、第 1の負荷部 20の端子 20aおよ び第 1のスィッチ部 30の入力端子 30aに接続されている。また、第 1の増幅部 10の 出力端子 10dは、第 1の負荷部 20の端子 20bおよび第 1のスィッチ部 30の入力端子 30bに接続されている。
[0028] 第 1の負荷部 20は、第 1の増幅部 10の出力端子 10cおよび第 1のスィッチ部 30の 入力端子 30aと第 1の電源線 7との間に接続されると共に、第 1の増幅部 10の出力端 子 10dおよび第 1のスィッチ部 30の入力端子 30bと第 1の電源線 7との間に接続され ている。
[0029] 第 1のスィッチ部 30の出力端子 30cは、アナログマルチプレクサ 1の出力端子 4お よび抵抗素子 5の他端に接続されている。また、第 1のスィッチ部 30の出力端子 30c は第 3の負荷部 70の端子 70aに接続されている。第 1のスィッチ部 30の出力端子 30 dは第 3の負荷部 70の端子 70bに接続されて 、る。
[0030] 次に、第 2の増幅部 40の第 1の入力端子 40aはアナログマルチプレクサ 1の第 2の 入力端子 3に接続されており、第 2の増幅部 40の第 2の入力端子 40bは抵抗素子 5 の一端および抵抗素子 6の一端に接続されている。すなわち、第 2の増幅部 40の第 2の入力端子 40bは、第 1の増幅部 10の第 2の入力端子 10bにも接続されている。第 2の増幅部 40の出力端子 40cは、第 2の負荷部 50の端子 50aおよび第 2のスィッチ 部 60の入力端子 60aに接続されている。また、第 2の増幅部 40の出力端子 40dは、 第 2の負荷部 50の端子 50bおよび第 2のスィッチ部 60の入力端子 60bに接続されて いる。
[0031] 第 2の負荷部 50は、第 2の増幅部 40の出力端子 40cおよび第 1のスィッチ部 60の 入力端子 60aと第 1の電源線 7との間に接続されると共に、第 2の増幅部 40の出力端 子 40dおよび第 1のスィッチ部 60の入力端子 60bと第 1の電源線 7との間に接続され る。
[0032] 第 2のスィッチ部 60の出力端子 60cは、アナログマルチプレクサ 1の出力端子 4お よび抵抗素子 5の他端に接続されている。また、第 2のスィッチ部 60の出力端子 60c は第 1のスィッチ部 30の出力端子 30cおよび第 3の負荷部 70の端子 70aに接続され ており、第 2のスィッチ部 60の出力端子 60dは第 1のスィッチ部 30の出力端子 30dお よび第 3の負荷部 70の端子 70bに接続されている。
[0033] 第 3の負荷部 70は、第 1のスィッチ部 30の出力端子 30cおよび第 2のスィッチ部 60 の出力端子 60cと第 2の電源線 (例えば、接地ライン) 8との間に接続されると共に、 第 1のスィッチ部 30の出力端子 30dおよび第 2のスィッチ部 60の出力端子 60dと第 2 の電源線 8との間に接続されている。第 3の負荷部 70は、第 1のスィッチ部 30がオン 状態のとき、第 1の負荷部 20と共に第 1の増幅部 10の負荷として機能する。また、第 3の負荷部 70は、第 2のスィッチ部 60がオン状態のとき、第 2の負荷部 50と共に第 2 の増幅部 40の負荷として機能する。すなわち、第 1の増幅部 10と第 2の増幅部 40と は、第 3の負荷部 70を共有している。
[0034] また、第 1の増幅部 10の出力端子 10cは、第 1のスィッチ部 30および抵抗素子 5を 介して第 1の増幅部 10の第 2の入力端子 10bに接続されており、第 2の増幅部 40の 出力端子 40cも、第 2のスィッチ部 60および抵抗素子 5を介して第 2の増幅部 40の 第 2の入力端子 40bに接続されているので、第 1の増幅部 10と第 2の増幅部 40とは、 フィードバック経路を共有して 、る。
[0035] 次に、第 1の増幅部 10、第 1の負荷部 20、第 1のスィッチ部 30、第 2の増幅部 40、 第 2の負荷部 50、第 2のスィッチ部 60および第 3の負荷部 70について詳細に説明す る。
[0036] 第 1の増幅部 10は、差動対を構成するトランジスタ 11, 12と電流源を構成するトラ ンジスタ 13とを有している。トランジスタ 11, 12, 13は、例えば、 n型 MOSFETであ る。トランジスタ 11のゲート端子は第 2の入力端子 10bに接続されており、トランジスタ 11のドレイン端子は出力端子 10cに接続されて 、る。トランジスタ 11のソース端子は トランジスタ 13のドレイン端子に接続されている。一方、トランジスタ 12のゲート端子 は第 1の入力端子 10aに接続されており、トランジスタ 12のドレイン端子は出力端子 1 Odに接続されて!ヽる。トランジスタ 12のソース端子はトランジスタ 13のドレイン端子お よびトランジスタ 11のソース端子に接続されて!、る。トランジスタ 13のソース端子は第 2の電源線 8に接続されており、トランジスタ 13のゲート端子にはバイアス電圧 B 1が 入力される。
[0037] 第 1の負荷部 20は、トランジスタ 21, 22を有している。トランジスタ 21, 22は、例え ば、 p型 MOSFETである。トランジスタ 21のドレイン端子は端子 20aに接続されてお り、トランジスタ 21のソース端子は第 1の電源線 7に接続されている。一方、トランジス タ 22のドレイン端子は端子 20bに接続されており、トランジスタ 22のソース端子は第 1 の電源線 7に接続されている。トランジスタ 21のゲート端子およびトランジスタ 22のゲ ート端子には、バイアス電圧 B2が入力される。すなわち、トランジスタ 21, 22は電流 源を構成している。
[0038] 第 1のスィッチ部 30は、トランジスタ 31, 32を有している。トランジスタ 31, 32は、例 えば、 p型 MOSFETである。トランジスタ 31のソース端子は入力端子 30aに接続さ れおり、トランジスタ 31のドレイン端子は出力端子 30cに接続されている。一方、トラ ンジスタ 32のソース端子は入力端子 30bに接続されおり、トランジスタ 32のドレイン 端子は出力端子 30dに接続されている。トランジスタ 31, 32のゲート端子にはバイァ ス電圧 B3が入力される。
[0039] 同様に、第 2の増幅部 40は、差動対を構成するトランジスタ 41, 42と電流源を構成 するトランジスタ 43とを有している。トランジスタ 41, 42, 43は、例えば、 n型 MOSFE Tである。トランジスタ 41のゲート端子は第 2の入力端子 40bに接続されており、トラン ジスタ 41のドレイン端子は出力端子 40cに接続されて!ヽる。トランジスタ 41のソース 端子はトランジスタ 43のドレイン端子に接続されている。一方、トランジスタ 42のゲー ト端子は第 1の入力端子 40aに接続されており、トランジスタ 42のドレイン端子は出力 端子 40dに接続されて!、る。トランジスタ 42のソース端子はトランジスタ 43のドレイン 端子およびトランジスタ 41のソース端子に接続されて 、る。トランジスタ 43のソース端 子は第 2の電源線 8に接続されており、トランジスタ 43のゲート端子にはバイアス電圧 B1が入力される。
[0040] 第 1の負荷部 50は、トランジスタ 51, 52を有している。トランジスタ 51, 52は、例え ば、 p型 MOSFETである。トランジスタ 51のドレイン端子は端子 50aに接続されてお り、トランジスタ 51のソース端子は第 1の電源線 7に接続されている。一方、トランジス タ 52のドレイン端子は端子 50bに接続されており、トランジスタ 52のソース端子は第 1 の電源線 7に接続されている。トランジスタ 51のゲート端子およびトランジスタ 52のゲ ート端子には、バイアス電圧 B2が入力される。すなわち、トランジスタ 51, 52は電流 源を構成している。
[0041] 第 2のスィッチ部 60は、トランジスタ 61, 62を有している。トランジスタ 61, 62は、例 えば、 p型 MOSFETである。トランジスタ 61のソース端子は入力端子 60aに接続さ れおり、トランジスタ 61のドレイン端子は出力端子 60cに接続されている。一方、トラ ンジスタ 62のソース端子は入力端子 60bに接続されおり、トランジスタ 62のドレイン 端子は出力端子 60dに接続されている。トランジスタ 61, 62のゲート端子にはバイァ ス電圧 B3が入力される。
[0042] 第 3の負荷咅 70ίま、トランジスタ 71, 72, 73, 74を有して! /、る。トランジスタ 71, 72 , 73, 74は、例えば、 η型 MOSFETである。トランジスタ 71のドレイン端子は端子 70 aに接続されており、トランジスタ 71のソース端子はトランジスタ 72のドレイン端子に接 続されている。トランジスタ 72のソース端子は第 2の電源線 8に接続されている。トラン ジスタ 71のゲート端子にはバイアス電圧 B4が入力され、トランジスタ 72のゲート端子 はトランジスタ 73のドレイン端子に接続されている。トランジスタ 73のドレイン端子は 端子 70bに接続されており、トランジスタ 73のソース端子はトランジスタ 74のドレイン 端子に接続されている。トランジスタ 74のソース端子は第 2の電源線 8に接続されて いる。トランジスタ 73のゲート端子はトランジスタ 71のゲート端子に接続されており、ト ランジスタ 73のゲート端子にはバイアス電圧 B4が入力される。トランジスタ 74のゲー ト端子はトランジスタ 72のゲート端子およびトランジスタ 73のドレイン端子に接続され ている。すなわち、第 3の負荷部 70は、カスコード型のカレントミラー回路を構成して いる。
[0043] このように、第 1のスィッチ部 30がオン状態のとき、第 1の増幅部 10、第 1の負荷部 20、第 1のスィッチ部 30および第 3の負荷部 70は、折り返しカスコード差動増幅回路 を構成する。また、第 2のスィッチ部 60がオン状態のとき、第 2の増幅部 40、第 2の負 荷部 50、第 2のスィッチ部 60および第 3の負荷部 70は、折り返しカスコード差動増幅 回路を構成する。
[0044] また、アナログマルチプレクサ 1は、電源線接続用スィッチ 80, 81, 82, 83, 84, 8 5, 86, 87, 88, 89を備えている。
[0045] 電源線接続用スィッチ 80は、第 1のスィッチ部 30におけるトランジスタ 31のゲート 端子およびトランジスタ 32のゲート端子と第 1の電源線 7との間に接続されている。電 源線接続用スィッチ 80は、制御部（図示せず)力も出力される指令に応じてオン状態 とオフ状態とを切り換えることによって、第 1のスィッチ部 30のオン状態とオフ状態とを 切り換える。同様に、電源線接続用スィッチ 81は、第 2のスィッチ部 60におけるトラン ジスタ 61のゲート端子およびトランジスタ 62のゲート端子と第 1の電源線 7との間に接 続されている。電源線接続用スィッチ 81は、制御部から出力される指令に応じてオン 状態とオフ状態とを切り換えることによって、第 2のスィッチ部 60のオン状態とオフ状 態とを切り換える。なお、制御部は、例えば、オペレータによる切り換え操作によって 生成された外部力ゝらの制御信号に応じて、電源線接続用スィッチ 80および電源線接 続用スィッチ 81、すなわち第 1のスィッチ部 30および第 2のスィッチ部 60の何れか一 方をオン状態とする。このようにして、アナログマルチプレクサ 1の出力端子 4へ出力 される信号が選択される。
[0046] 電源線接続用スィッチ 82は第 1の増幅部 10の出力端子 10cと第 2の電源線 8との 間に接続されており、電源線接続用スィッチ 83は第 1の増幅部 10の出力端子 10dと 第 2の電源線 8との間に接続されている。電源線接続用スィッチ 82, 83は、電源線接 続用スィッチ 80がオン状態のとき、すなわち第 1のスィッチ部 30がオフ状態のときに 、制御部から出力される指令に応じてオン状態となる。同様に、電源線接続用スイツ チ 84は第 2の増幅部 40の出力端子 40cと第 2の電源線 8との間に接続されており、 電源線接続用スィッチ 85は第 2の増幅部 40の出力端子 40dと第 2の電源線 8との間 に接続されている。電源線接続用スィッチ 84, 85は、電源線接続用スィッチ 81がォ ン状態のとき、すなわち第 2のスィッチ部 60がオフ状態のときに、制御部から出力さ れる指令に応じてオン状態となる。
[0047] 電源線接続用スィッチ 86は、第 1の増幅部 10におけるトランジスタ 11, 12のソース 端子とトランジスタ 13のドレイン端子との間のノード N1と、第 2の電源線 8との間に接 続されている。電源線接続用スィッチ 86は、電源線接続用スィッチ 80がオン状態の とき、すなわち第 1のスィッチ部 30がオフ状態のときに、制御部から出力される指令 に応じてオン状態となる。同様に、電源線接続用スィッチ 87は、第 2の増幅部 40に おけるトランジスタ 41, 42のソース端子とトランジスタ 43のドレイン端子との間のノード N2と、第 2の電源線 8との間に接続されている。電源線接続用スィッチ 87は、電源線 接続用スィッチ 81がオン状態のとき、すなわち第 2のスィッチ部 60がオフ状態のとき に、制御部から出力される指令に応じてオン状態となる。
[0048] 電源線接続用スィッチ 88は、第 1の負荷部 20におけるトランジスタ 21のゲート端子 およびトランジスタ 22のゲート端子と第 1の電源線 7との間に接続されている。電源線 接続用スィッチ 88は、電源線接続用スィッチ 80がオン状態のとき、すなわち第 1のス イッチ部 30がオフ状態のときに、制御部から出力される指令に応じてオン状態となる 。同様に、電源線接続用スィッチ 89は、第 2の負荷部 50におけるトランジスタ 51のゲ ート端子およびトランジスタ 52のゲート端子と第 1の電源線 7との間に接続されている 。電源線接続用スィッチ 89は、電源線接続用スィッチ 81がオン状態のとき、すなわ ち第 2のスィッチ部 60がオフ状態のときに、制御部から出力される指令に応じてオン 状態となる。このように、制御部は、外部からの制御信号に応じて、電源線接続用スィ ツチ 82, 83, 86, 88または電源線接続用スィッチ 84, 85, 87, 89をオン状態とする
[0049] 次に、第 1の実施形態のアナログマルチプレクサ 1の動作を説明する。まず、制御 部からの指令に基づいて、電源線接続用スィッチ 80, 81はオン状態となっており、 電源線接続用スィッチ 82, 83, 84, 85, 86, 87, 88, 89はオフ状態となって!/ヽる。
[0050] 第 1の増幅部 10における電流源用トランジスタ 13のゲート端子および第 2の増幅部 40における電流源用トランジスタ 43のゲート端子にはバイアス電圧 B1が入力されて おり、第 1の増幅部 10および第 2の増幅部 40は動作可能な状態となっている。第 1の 負荷部 20におけるトランジスタ 21, 22のゲート端子および第 2の負荷部 50における トランジスタ 51, 52のゲート端子にはバイアス電圧 B2が入力されており、第 1の負荷 部 20および第 2の負荷部 50も動作可能な状態となっている。
[0051] 第 1のスィッチ部 30におけるトランジスタ 31, 32のゲート端子および第 2のスィッチ 部 60におけるトランジスタ 61, 62のゲート端子にはノィァス電圧 B3が入力されるが 、電源線接続用スィッチ 80, 81がオン状態であるので、実際には第 1の電源線 7の 電圧が入力されることとなる。したがって、第 1のスィッチ部 30および第 2のスィッチ部 60はオフ状態となっている。
[0052] 第 3の負荷部 70のトランジスタ 71, 73のゲート端子にはバイアス電圧 B4が入力さ れており、第 3の負荷部 70は動作可能な状態となっている。
[0053] アナログマルチプレクサ 1の第 1の入力端子 2および第 2の入力端子 3に、それぞれ 第 1の入力信号、第 2の入力信号が入力されると、第 1の増幅部 10の第 1の入力端 子 10aには第 1の入力信号が入力され、第 2の増幅部 40の第 1の入力端子 40aには 第 2の入力信号が入力される。一方、第 1の増幅部 10の第 2の入力端子 10bおよび 第 2の増幅部 40の第 1の入力端子 40bには抵抗素子 6を介してアナロググランド Gの 電圧が入力される。
[0054] すると、第 1の増幅部 10におけるトランジスタ 11, 12および第 1の負荷部 20におけ るトランジスタ 21, 22には、第 1の入力信号に応じて電流が流れ、第 1の増幅部 10の 出力端子 10c, 10dには、第 1の入力信号に応じて電圧が発生する。同様に、第 2の 増幅部 40におけるトランジスタ 41, 42および第 1の負荷部 50におけるトランジスタ 5 1, 52には、第 2の入力信号に応じて電流が流れ、第 2の増幅部 40の出力端子 40c , 40dには、第 2の入力信号に応じて電圧が発生する。
[0055] ここで、例えば、第 1の入力信号を取り出すために、外部からの制御信号が制御部 に入力され、第 1のスィッチ部 30をオン状態とする。具体的には、制御部からの指令 に応じて電源線接続用スィッチ 80がオン状態力 オフ状態に切り換えられ、第 1のス イッチ部 30におけるトランジスタ 31, 32のゲート端子にバイアス電圧 B3が入力される 。このとき、制御部力もの指令に応じて、電源線接続用スィッチ 84, 85, 87, 89がォ フ状態力 オン状態に切り換えられる。なお、電源線接続用スィッチ 80をオフ状態と した場合には、電源線接続用スィッチ 81によって、第 1のスィッチ部 30のトランジスタ 31のゲート端子電圧およびトランジスタ 32のゲート端子電圧が第 1の電源線 7の電 圧とならな ヽように、電源線接続用スィッチ 81とバイアス電圧 B3の供給源との間に設 けられたスィッチ（図示せず)をオフにする力、第 1のスィッチ部 30と第 2のスィッチ部 60とにバイアス電圧 B3を供給する電源を独立にする。
[0056] 第 1のスィッチ部 30がオン状態となると、第 1の増幅部 10の出力端子 10c, 10dに は第 1のスィッチ部 30を介して第 3の負荷部 70が接続され、第 1の増幅部 10、第 1の 負荷部 20、第 1のスィッチ部 30および第 3の負荷部 70によって折り返しカスコード差 動増幅回路が構成される。第 1のスィッチ部 30におけるトランジスタ 31, 32および第 3の負荷咅 におけるトランジスタ 71, 72, 73, 74には、第 1の増幅咅 10におけるト ランジスタ 11, 12に流れる電流の第 1の入力信号に応じた増減量に応じて、電流が 流れる。その結果、アナログマルチプレクサ 1の出力端子 4には、第 1の入力信号に 応じて電圧が発生する。
[0057] この電圧は抵抗素子 5および抵抗素子 6によって分圧され、その分圧された電圧が フィードバック信号として第 1の増幅部 10の第 2の入力端子 10bに入力される。すると 、第 1のスィッチ部 30におけるトランジスタ 31, 32および第 3の負荷部 70におけるトラ ンジスタ 71, 72, 73, 74には、フィードバック信号に応じた電流が流れる。その結果 、アナログマルチプレクサ 1の出力端子 4には、第 1の入力信号およびフィードバック 信号に応じた出力電圧が発生する。
[0058] このようにして、アナログマルチプレクサ 1は、入力される第 1の入力信号および第 2 の入力信号のうちの第 1の入力信号を増幅し、この増幅された信号を出力信号として 出力端子 4へ出力する。
[0059] ここで、第 1の増幅部 10、第 1の負荷部 20、第 1のスィッチ部 30および第 3の負荷 部 70によって構成される折り返しカスコード差動増幅回路では、第 1のスィッチ部 30 の出力端子 30c, 30dにおける出力電圧範囲を制限することなく第 1の増幅部 10の 出力端子 10c, 10dの電位を高く設定することができるので、入力電圧範囲を広くす ることがでさる。
[0060] また、折り返しカスコード差動増幅回路では、第 1の負荷部 20と第 1のスィッチ部 30 とがカスコード接続されており、第 3の負荷部 70におけるトランジスタ 71〜74がカスコ ード接続されているので、出力抵抗が大きぐその結果利得が大きい。アナログマル チプレクサ 1は、スィッチ部を含み利得が大きい折り返しカスコード差動増幅回路に 上述のフィードバック経路により負帰還を掛ける構成となっているので、出力信号の 波形歪みを低減することが可能である。
[0061] また、電源線接続用スィッチ 84がオン状態であるので、第 2の増幅部 40の出力端 子 40cが第 2の電源線 8に短絡されている。したがって、第 2の増幅部 40におけるトラ ンジスタ 41のゲート—ドレイン間容量成分 Cgdを介して出力端子 40cに回り込む第 2 の入力信号成分は、第 2の電源線 8に吸収される。このため、第 2の入力信号成分が 、第 2のスィッチ部 60におけるトランジスタ 61のゲート一ドレイン間容量成分 Cgdおよ びゲート ソース間容量成分 Cgs、並びにドレイン ソース間容量成分 Cdsを介して 出力端子 4に回り込むことを低減できる。
[0062] また、電源線接続用スィッチ 85がオン状態であるので、第 2の増幅部 40の出力端 子 40dが第 2の電源線 8に短絡されている。したがって、第 2の増幅部 40におけるトラ ンジスタ 41のゲート ソース間容量成分 Cgs、ノード N2、トランジスタ 42のゲートーソ ース間容量成分 Cgsおよびゲート ドレイン間容量成分 Cgd並びにドレイン ソース 間容量成分 Cdsを介して出力端子 40dに回り込む第 2の入力信号成分は、第 2の電 源線 8に吸収される。このため、第 2の入力信号成分が、第 2のスィッチ部 60における トランジスタ 62のゲート—ドレイン間容量成分 Cgdおよびゲート—ソース間容量成分 Cgs、並びにドレイン一ソース間容量成分 Cdsを介して、カレントミラー回路である第 3 の負荷部 70に回り込むことを低減できる。その結果、出力端子 4の電圧に、選択した 第 1の入力信号以外の信号である第 2の入力信号が及ぼす影響を低減できる。
[0063] また、電源線接続用スィッチ 87がオン状態であるので、ノード N2が第 2の電源線 8 に短絡されている。したがって、第 2の増幅部 40におけるトランジスタ 41のゲート一ソ ース間容量成分 Cgsを介して回り込む第 2の入力信号成分は、第 2の電源線 8に吸 収される。このため、第 2の入力信号成分が、第 2の増幅部 40におけるトランジスタ 4 2のゲート—ソース間容量成分 Cgsを介してフィードバック経路、すなわち第 1の増幅 部 10の第 2の入力端子 10bに回り込むことが低減される。その結果、出力端子 4の電 圧に、選択した第 1の入力信号以外の信号である第 2の入力信号が及ぼす影響を低 減できる。
[0064] また、電源線接続用スィッチ 89がオン状態であるので、第 2の負荷部 50におけるト ランジスタ 51, 52がオフ状態となる。このため、第 1の電源線 7と第 2の電源線 8とが、 オン状態である電源線接続用スィッチ 84, 85を介して短絡することを防止できる。な お、電源線接続用スィッチ 89をオン状態とした場合には、第 1の負荷部 20のトランジ スタ 21のゲート端子電圧およびトランジスタ 22のゲート端子電圧が第 1の電源線 7の 電圧とならないように、電源線接続用スィッチ 89とバイアス電圧 B2の供給源との間に 設けられたスィッチ（図示せず)をオフにするか、第 1の負荷部 20と第 2の負荷部 50 にバイアス電圧 B2を供給する電源を独立にする。
[0065] なお、第 2の入力信号を取り出すときにも上記と同様に行われればよいので、説明 を省略する。
[0066] 以上説明したように、第 1の実施形態のアナログマルチプレクサ 1によれば、第 1の スィッチ部 30がオン状態のときに、第 3の負荷部 70が第 1の負荷部 20と共に第 1の 増幅部 10の負荷として機能し、第 2のスィッチ部 60がオン状態のときに、第 3の負荷 部 70が第 2の負荷部 50と共に第 2の増幅部 40の負荷として機能するので、第 1の増 幅部 10と第 2の増幅部 40とは負荷の一部である第 3の負荷部 70を共有している。ま た、第 1の実施形態のアナログマルチプレクサ 1によれば、出力端子 4が第 1の増幅 部 10の第 2の入力端子 10bと第 2の増幅部 40の第 2の入力端子 40bとに電気的に 接続されているので、第 1の増幅部 10と第 2の増幅部 40とはフィードバック経路を共 有している。したがって、第 1の実施形態のアナログマルチプレクサ 1によれば、回路 の小型化および回路実装面積の小型化が可能である。その結果、第 1の実施形態 のアナログマルチプレクサ 1によれば、 ICチップの小型化が可能であり、一つのゥェ ノ、から得られる ICチップ数量を増加することが可能であるので、低価格化が可能で ある。
[0067] また、第 1の実施形態のアナログマルチプレクサ 1によれば、例えば、第 1のスィッチ 部 30がオン状態のとき、第 1の増幅部 10、第 1の負荷部 20、第 1のスィッチ部 30およ び第 3の負荷部 70によって利得の大きい折り返しカスコード増幅回路を構成する。同 様に、第 2のスィッチ部 60がオン状態のとき、第 2の増幅部 40、第 2の負荷部 50、第 2のスィッチ部 60および第 3の負荷部 70によって利得の大きい折り返しカスコード増 幅回路を構成する。このため、第 1の実施形態のアナログマルチプレクサ 1によれば、 入力電圧範囲を広くすることができると共に、このスィッチ部を含む増幅回路に負帰 還を掛けて全体として 1つの負帰還増幅回路が構成されるので、出力信号の波形歪 みを低減することが可能である。 [0068] また、第 1の実施形態のアナログマルチプレクサ 1によれば、第 1の増幅部 10の出 力端子 10c, 10dと第 2の電源線 8との間にはそれぞれ電源線接続用スィッチ 82, 8 3が接続され、第 2の増幅部 40の出力端子 40c, 40dと第 2の電源線 8との間にはそ れぞれ電源線接続用スィッチ 84, 85が接続されるので、例えば、第 1のスィッチ部 3 0がオン状態のときに、電源線接続用スィッチ 82, 83をオフ状態とし、電源線接続用 スィッチ 84, 85をオン状態とすることによって、第 2の増幅部 40の出力端子 40c, 40 dを第 2の電源線 8に短絡することができる。したがって、第 2の増幅部 40からの出力 信号がオフ状態の第 2のスィッチ部 60の寄生容量成分を介して出力端子 4に回り込 むことを低減することができる。故に、第 1の実施形態のアナログマルチプレクサ 1に よれば、第 1の増幅部 10からの出力信号、すなわちアナログマルチプレクサ 1の出力 信号における選択した第 1の入力信号以外の第 2の入力信号の干渉を低減すること 力 Sできる。同様に、第 2のスィッチ部 60がオン状態のときには、第 2の増幅部 40から の出力信号、すなわちアナログマルチプレクサ 1の出力信号における選択した第 2の 入力信号以外の第 1の入力信号の干渉を低減することができる。
[0069] また、第 1の実施形態のアナログマルチプレクサ 1によれば、第 1の増幅部 10にお けるノード N1と第 2の電源線 8との間には電源線接続用スィッチ 86が接続され、第 2 の増幅部 40におけるノード N2と第 2の電源線 8との間には電源線接続用スィッチ 87 が接続されるので、例えば、第 1のスィッチ部 30がオン状態のとき、電源線接続用ス イッチ 86をオフ状態とし、電源線接続用スィッチ 87をオン状態とすることによって、第 2の増幅部 40におけるノード N2を第 2の電源線 8に短絡することができる。したがつ て、第 2の入力信号が第 2の増幅部 40における第 2の入力端子すなわちフィードバッ ク経路に回り込むことが低減される。その結果、第 1の増幅部 10のフィードバック信号 における第 2の増幅部 40の第 2の入力信号による干渉を低減することができる。故に 、第 1の実施形態のアナログマルチプレクサ 1によれば、第 1の増幅部 10からの出力 信号、すなわちアナログマルチプレクサ 1の出力信号における選択した第 1の入力信 号以外の第 2の入力信号の干渉を低減することができる。同様に、第 2のスィッチ部 6 0がオン状態のときには、第 2の増幅部 40からの出力信号、すなわちアナログマルチ プレクサ 1の出力信号における選択した第 2の入力信号以外の第 1の入力信号の干 渉を低減することができる。
[0070] なお、アナログマルチプレクサ 1全体を動作させな!/、場合、すなわち、 V、ずれの入 力信号も出力しない場合には、消費電力を抑えるため、第 1のスィッチ部 30と第 2の スィッチ部 60とを共にオフ状態とし、第 1の負荷部 20におけるトランジスタ 21, 22及 び第 2の負荷部 50におけるトランジスタ 51, 52をオフ状態とする。具体的には、制御 部からの指令に応じて電源線接続用スィッチ 80および 81をオン状態とし、電源線接 続用スィッチ 88, 89をオン状態とする。
[0071] [第 2の実施形態]
[0072] 図 2は、本発明の第 2の実施形態に係るアナログマルチプレクサを示す回路図であ る。図 2に示すアナログマルチプレクサ 1Aは、アナログマルチプレクサ 1において、第 1の増幅部 10および第 2の増幅部 40に代えてそれぞれ第 1の増幅部 10Aおよび第 2の増幅部 40Aを備えている点で第 1の実施形態と異なっている。また、アナログマ ルチプレクサ 1 Aは、アナログマルチプレクサ 1において、共通増幅部である第 3の増 幅部 90および位相補償部 100を更に備えて ヽる点で第 1の実施形態と異なって!/、る 。アナログマルチプレクサ 1 Aの他の構成は、アナログマルチプレクサ 1と同一である
[0073] 第 1の増幅部 10Aは、第 1の増幅部 10において、入力端子 10a, 10bと差動対を 構成するトランジスタ 11, 12のゲート端子との接続が反対である点で第 1の増幅部 1 0と異なっている。すなわち、トランジスタ 11のゲート端子は第 1の入力端子 10aに接 続されており、トランジスタ 12のゲート端子は第 2の入力端子 10bに接続されている。 第 1の増幅部 10Aの他の構成は、第 1の増幅部 10と同一である。
[0074] 同様に、第 2の増幅部 40Aは、第 2の増幅部 40にお 、て、入力端子 40a, 40bと差 動対を構成するトランジスタ 41, 42のゲート端子との接続が反対である点で第 2の増 幅部 40と異なっている。すなわち、トランジスタ 41のゲート端子は第 1の入力端子 40 aに接続されており、トランジスタ 42のゲート端子は第 2の入力端子 40bに接続されて いる。第 2の増幅部 40Aの他の構成は、第 2の増幅部 40と同一である。
[0075] 第 3の増幅部 90の入力端子 90aは第 1のスィッチ部 30の出力端子 30c、第 2のスィ ツチ部 60の出力端子 60cおよび第 3の負荷部 70の端子 71aに接続されており、第 3 の増幅部 90の出力端子 90bは出力端子 4および抵抗素子 5の他端に接続されてい る。
[0076] 第 3の増幅部 90は、トランジスタ 91, 92を有している。このトランジスタ 91, 92は、 出力端子 4に接続される後段の回路の入力抵抗、容量を駆動できるトランジスタであ る。トランジスタ 91は例えば n型 MOSFETであり、トランジスタ 92は例えば p型 MOS FETである。トランジスタ 91のゲート端子は入力端子 90aに接続されており、トランジ スタ 91のソース端子は第 2の電源線 8に接続されている。トランジスタ 91のドレイン端 子はトランジスタ 92のドレイン端子および出力端子 90bに接続されている。トランジス タ 92のソース端子は第 1の電源線 7に接続されており、トランジスタ 92のゲート端子 にはバイアス電圧 B5が入力されている。このように、第 3の増幅部 90は、コモンソー ス増幅器を構成している。また、トランジスタ 91のドレイン端子とトランジスタ 92のドレ イン端子とは、位相補償部 100に接続されている。この第 3の増幅部 90は、トランジス タ 91, 92として上記 MOSFETを用いた場合には、これらの MOSFETのドレイン抵 抗と相互コンダクタンスで決まる利得を有する。また、第 3の増幅部 90は、第 1の電源 線 7と第 2の電源線 8の間に接続されるトランジスタ 91 , 92に対して直列に定電流源 を有していないので、ほぼ第 1の電源線 7の電圧から第 2の電源線 8の電圧までの出 力電圧範囲を有する。
[0077] 位相補償部 100の第 1の端子 100aは第 3の負荷部 70の端子 70cに接続されてお り、第 3の負荷部 70の端子 70cはトランジスタ 71のソース端子とトランジスタ 72のドレ イン端子との間に接続されて 、る。位相補償部 100の第 2の端子 100bは第 1のスィ ツチ部 30の出力端子 30c、第 2のスィッチ部 60の出力端子 60c、第 3の負荷部 70の 端子 71aおよび第 3の増幅部 90の入力端子 90aに接続されている。位相補償部 100 の第 3の端子 100cは第 3の増幅部 90のトランジスタ 91, 92のドレイン端子に接続さ れている。
[0078] 位相補償部 100は、容量素子を含んでいる。位相補償部 100は、例えば、第 1の端 子 100aと第 3の端子 100cとの間に容量素子を接続する構成であるか、第 2の端子 1 00bと第 3の端子 100cとの間に容量素子を接続する構成である。位相補償部 100は 、第 3の増幅部 90において容量素子によるフィードバック経路を構成し、第 1の増幅 部 10Aおよび第 2の増幅部 40Aの負荷を増加させたり、フィードバック信号の高周波 信号成分を減衰させることによって、第 1の増幅部 10Aおよび第 2の増幅部 40Aの 高周波領域の利得を下げる。このようにして、位相補償部 100は、アナログマルチプ レクサ 1Aの帰還ループにおける発振に対する位相余裕を増加させる。
[0079] この第 2の実施形態のアナログマルチプレクサ 1Aでも、第 1の増幅部 10Aと第 2の 増幅部 40Aとは負荷の一部である第 3の負荷部 70を共有しており、第 1の増幅部 10 Aおよび第 3の増幅部 90と第 2の増幅部 40Aおよび第 3の増幅部 90とはフィードバッ ク経路を共有しているので、回路の小型化、回路実装面積の小型化および ICチップ の低価格ィ匕が可能である。
[0080] また、第 2の実施形態のアナログマルチプレクサ 1Aでも、第 1のスィッチ部 30がォ ン状態のときに第 1の増幅部 10A、第 1の負荷部 20、第 1のスィッチ部 30および第 3 の負荷部 70によって折り返しカスコード増幅回路を構成することができ、第 2のスイツ チ部 60がオン状態のときには第 2の増幅部 40A、第 2の負荷部 50、第 2のスィッチ部 60および第 3の負荷部 70によって利得の大きい折り返しカスコード増幅回路を構成 することができる。したがって、アナログマルチプレクサ 1 Aは、入力電圧範囲を広くす ることができる。更に、第 2の実施形態のアナログマルチプレクサ 1 Aによれば、第 3の 増幅部 90を備えているので、出力電圧範囲を広くすることができる。また、この第 2の アナログマルチプレクサ 1 Aでも、スィッチ部を含み利得が大き 、折り返しカスコード 増幅回路と共通増幅部との二段増幅回路に上述のフィードバック経路により負帰還 を掛ける構成となって 、るので、出力信号の波形歪みを低減することが可能である。 さらに、この第 2のアナログマルチプレクサ 1Aは、所定のドライブ能力を備える共通 増幅部を有しているのでポストアンプを用いずに大きな負荷を駆動、小型化が可能 であると共に、ポストアンプ (能動回路）に起因する出力信号の波形歪みを低減する ことが可能である。
[0081] また、第 2の実施形態のアナログマルチプレクサ 1Aでも、第 1の実施形態のアナ口 グマルチプレクサ 1と同様に電源線接続用スィッチ 82〜89を備えているので、アナ口 グマルチプレクサ 1Aの出力信号の干渉を低減することができる。
[0082] なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である [0083] 第 1および第 2の実施形態では、二つの入力信号の何れか一方を選択的に出力す るアナログマルチプレクサを例示した力 本発明は、 3つ以上の入力信号の何れか一 つを選択的に出力するアナログマルチプレクサにも適用可能である。この場合、第 1 の増幅部、第 1の負荷部、第 1のスィッチ部および電源線接続用スィッチ 80, 82, 83 , 86, 88の構成を入力信号数に対応する複数組設ければよい。
[0084] また、本実施形態では、フィードバック抵抗素子 5, 6を有するアナログマルチプレク サを例示した力 本発明は、フィードバック抵抗素子 5, 6を有さずに直接フィードバッ ク接続されるアナログマルチプレクサであっても適用可能である。
[0085] また、本実施形態では、第 1の増幅部における差動対トランジスタ 11, 12と電流源 トランジスタ 13との間のノード N1を電源線接続用スィッチ 86によって第 2の電源線 8 に短絡した力 電流源トランジスタ 13のノィァス電圧 B1を増加することによってノード N1を第 2の電源線 8に短絡してもよい。同様に、第 2の増幅部におけるノード N2を電 流源トランジスタ 43のバイアス電圧 B1を増加することによって第 2の電源線 8に短絡 してちよい。
[0086] また、本実施形態では、トランジスタとして MOSFETを例示した力 本発明は、他 の種類のトランジスタであっても適用可能である。
産業上の利用可能性
[0087] 本発明は、アナログマルチプレクサに利用することができる。

Claims

請求の範囲
[1] Nを 2以上の整数とし、 N個の主入力端子に入力される入力信号のうちの何れか一 つを主出力端子に選択的に出力するアナログマルチプレクサであって、
前記 N個の主入力端子にそれぞれ接続された第 1の入力端子、前記主出力端子 に電気的に接続された第 2の入力端子および出力端子をそれぞれ有する N個の増 幅部と、
前記 N個の増幅部の前記出力端子にそれぞれ接続された入力端子、および前記 主出力端子に接続された出力端子をそれぞれ有する N個のスィッチ部と、
前記 N個の増幅部の前記出力端子と第 1の電源線との間にそれぞれ接続される N 個の負荷部と、
前記 N個のスィッチ部の前記出力端子と第 2の電源線との間に接続される共通負 荷部と、
を備える、アナログマルチプレクサ。
[2] Nを 2以上の整数とし、 N個の主入力端子に入力される入力信号のうちの何れか一 つを主出力端子に選択的に出力するアナログマルチプレクサであって、
前記 N個の主入力端子にそれぞれ接続された第 1の入力端子、前記主出力端子 に電気的に接続された第 2の入力端子および出力端子をそれぞれ有する N個の増 幅部と、
前記 N個の増幅部の前記出力端子にそれぞれ接続された入力端子および出力端 子をそれぞれ有する N個のスィッチ部と、
前記 N個のスィッチ部の前記出力端子に接続された入力端子、および前記主出力 端子に接続された出力端子を有する共通増幅部と、
前記 N個の増幅部の前記出力端子と第 1の電源線との間にそれぞれ接続される N 個の負荷部と、
前記 N個のスィッチ部の前記出力端子と第 2の電源線との間に接続される共通負 荷部と、
を備える、アナログマルチプレクサ。
[3] 前記 N個の増幅部の出力端子と前記第 2の電源線との間にそれぞれ接続される N 個の電源線接続用スィッチを更に備える、
請求項 1に記載のアナログマルチプレクサ。
[4] 前記 N個の増幅部の出力端子と前記第 2の電源線との間にそれぞれ接続される N 個の電源線接続用スィッチを更に備える、
請求項 2に記載のアナログマルチプレクサ。
[5] 前記 N個の増幅部の各々は、差動対トランジスタと電流源とを含んでおり、
前記差動対トランジスタと前記電流源との間のノードと、前記第 2の電源線との間に それぞれ接続される N個の電源線接続用スィッチを更に備える、
請求項 1に記載のアナログマルチプレクサ。
[6] 前記 N個の増幅部の各々は、差動対トランジスタと電流源とを含んでおり、
前記差動対トランジスタと前記電流源との間のノードと、前記第 2の電源線との間に それぞれ接続される N個の電源線接続用スィッチを更に備える、
請求項 2に記載のアナログマルチプレクサ。
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