WO2007112697A1 - Contrôleur de mémoire avec tampon bidirectionnel pour obtenir une capacité de haute vitesse et procédé associé - Google Patents

Contrôleur de mémoire avec tampon bidirectionnel pour obtenir une capacité de haute vitesse et procédé associé Download PDF

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WO2007112697A1
WO2007112697A1 PCT/CN2007/001095 CN2007001095W WO2007112697A1 WO 2007112697 A1 WO2007112697 A1 WO 2007112697A1 CN 2007001095 W CN2007001095 W CN 2007001095W WO 2007112697 A1 WO2007112697 A1 WO 2007112697A1
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logic circuit
control signal
data
output
coupled
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PCT/CN2007/001095
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English (en)
French (fr)
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Mingshiang Lai
Chunghung Tsai
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MediaTek Inc
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MediaTek Inc
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Definitions

  • the present invention relates to a memory controller, and more particularly to a memory controller having a bidirectional buffer for high-speed access to data and related methods (MEMORY CONTROLLER WITH
  • the flash memory is a non-volatile memory. For example, even after the power supply to the flash memory is interrupted, the contents stored in the flash memory can continue to be saved, and this is also superior to other technologies such as dynamic random access memory (DRAM). ), the characteristics of volatile memory such as Static Random Access Memory (SRAM).
  • DRAM dynamic random access memory
  • SRAM Static Random Access Memory
  • serial flash memory has fewer pins.
  • SPI bus peripheral interface bus
  • the data transfer between the memory controller and the serial flash can be divided into two phases: the first phase is the command phase (Command stage), at which point the address and command signals are passed to the data input (data in); The phase is called the data in/out stage, and the data is transferred between the serial flash memory and the memory controller. Summary of the invention
  • a primary object of the present invention is to reduce the number of pins of a memory controller by providing a memory controller having an output coupled to a data input of a sequence of flash memories and a data output.
  • Another object of the present invention is to provide a memory controller for accessing a first sequential flash memory, the memory controller comprising: a logic circuit; and a first bidirectional buffer coupled to the a logic circuit for selectively rotating a direction of the data stream according to a control signal generated by the logic circuit, the first bidirectional buffer comprising: an input coupled to a first data of the logic circuit An output end coupled to the logic circuit for receiving the control signal, and an output coupled to a first data input end of the logic circuit, the output end being coupled to the same An input data end of the first sequential flash memory and an output data end.
  • the first bidirectional buffer includes an input terminal, a control terminal, and an output terminal. Each of the input terminals is coupled to the input terminal. And the input to the first data output and the first data input; and selectively transmitting the direction of the data stream by transmitting a control signal to the control end of the first bidirectional buffer.
  • the controller of the present invention can access a sequence of memories with a smaller number of pins and can be executed in a tandem architecture, and the use of a swing controller can ensure that all data can still be correct when the data operation changes direction. Transfer. DRAWINGS
  • FIG. 1 is a schematic diagram of a memory controller in accordance with a first embodiment of the present invention.
  • FIG. 2 is a schematic diagram of a memory controller in accordance with a second embodiment of the present invention.
  • 3 is a schematic diagram of a memory controller in accordance with a third embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a memory controller in accordance with a fourth embodiment of the present invention.
  • Figure 5 is a schematic diagram of a memory controller in accordance with a fifth embodiment of the present invention.
  • Figure 6 is a schematic diagram of a memory controller in accordance with a sixth embodiment of the present invention.
  • Figure 7 is a schematic illustration of a first cascade architecture of the present invention.
  • Figure 8 is a schematic illustration of a second cascade architecture of the present invention.
  • Figure 9 is a schematic illustration of a third cascade architecture of the present invention.
  • Adjustable delay circuit 250, 450, 550, 650: Adjustable delay circuit
  • FIG. 1 is a schematic diagram of a memory controller 110 according to a first embodiment of the present invention.
  • the memory controller 110 uses a sequence of peripheral interface buses (SPI buses) to access the first sequence of flash memories 20, while the first sequence of flash memories 20 contains four signals: data input (DI), data output (DO), chip enable ( CE) and the clock signal (CLK).
  • the memory controller 110 includes a logic circuit 30 coupled to the first serial flash memory 20 by using the serial peripheral interface bus. Further, the memory controller 110 further includes a bidirectional buffer 40.
  • the bidirectional buffer 40 includes an input terminal A.
  • the bidirectional buffer 40 is a tri- s tate buffer, but it should be noted that this is merely an embodiment of the present invention and is not a limitation of the present invention.
  • the tristate buffer 40 allows the memory controller 110 to transfer data using only one pin.
  • the operation of the tristate buffer 40 will be explained here.
  • the tristate buffer 40 includes an input terminal A, a control terminal C, and an output terminal B.
  • the output of the tristate buffer 40 is equal to its input.
  • data will be transferred from the memory controller 110 to the first sequence of flash memories 20; on the other hand, if the control signal to the control terminal C is disabled, the output of the tristate buffer 40 will be at a high resistance.
  • the state "Z" indicates that no current is passed at this time. In other words, any data transmitted to the input terminal A is no longer outputted. In this case, data is transferred from the first sequence of flash memories 20 to the memory controller 110.
  • a delay gap occurs between the transmission and reception of data.
  • the rising edge (positive edge) or falling edge (negative edge) of the clock signal generated by the logic circuit 30 is used to trigger the transmission of the control signal to the tristate buffer 40, in this embodiment, the rise of the clock signal.
  • the edge indicates when the data is to be transmitted.
  • the data signal takes time to stabilize before the data is transmitted, otherwise the data signal is reversed, thus interrupting the transmission of the previous set of data frames. Therefore, if you want to solve the problem of turnaround of data transmission, you must choose one of the control signal and the clock signal to delay, so that the data signal can get enough time to stabilize, and let a complete The data frame can be successfully transferred.
  • the present invention discloses several methods and apparatus for adjusting the control signal or the clock signal to address the inverse problem described above.
  • the first method is to couple an adjustable delay circuit to the logic circuit.
  • FIG. 1 is a schematic diagram of a memory controller 120 according to a second embodiment of the present invention.
  • the memory controller 120 further includes a turnaround controller 290 that includes an adjustable delay circuit 250 and a multiplexer 260.
  • the adjustable delay circuit 250 includes a plurality of delay buffers (not shown) connected in series, and the plurality of outputs from the plurality of delay buffers are transmitted in parallel to a multiplexer (in the figure) Not shown).
  • the adjustable delay circuit 250 After receiving the clock signal Sclk sent by the logic circuit 30 and a selection signal SS, the adjustable delay circuit 250 outputs a clock pulse signal delayed according to the required delay time according to the required delay time provided by the selection signal SS. Sclk to multiplexer 260.
  • the multiplexer 260 transmits a selected clock pulse signal to the sequence flash memory 20 according to the delayed clock pulse signal it receives and the clock pulse signal Sclk and the selection signal SEL transmitted by the logic circuit 30.
  • FIG. 3 is a schematic diagram of a memory controller 130 according to a third embodiment of the present invention.
  • the memory controller 130 further includes a swing controller 390, and the swing controller 390 further includes a clock gating unit (350) coupled to the output of the logic circuit 30 for receiving the clock signal Sclk and the clock.
  • Pulse gating signal Sg When the clock gating signal Sg transitions from a high logic level to a low logic level and then from a low logic level to a high logic level, the clock period can be shortened.
  • FIG. 4 is a schematic diagram of a memory controller 140 according to a fourth embodiment of the present invention.
  • the memory controller 140 further includes: a data transfer logic circuit 460 having a first data output terminal OUT coupled to the bidirectional buffer 40; and a data receiving logic circuit 470 having a first data input terminal IN coupled to an adjustable Delay circuit 450.
  • Adjustable delay circuit 450 is available for data transfer
  • the logic circuit 460 receives the clock signal Sclk and outputs a delayed clock signal to the data receiving logic circuit 470.
  • FIG. 5 is a schematic diagram of a memory controller 150 according to a fifth embodiment of the present invention.
  • the memory controller 150 further includes a swing controller 590.
  • the swing controller 590 includes an adjustable delay circuit 550, a multiplexer 560, and a buffer 570.
  • the buffer 570 is a flip-flop. Note that the use of the flip-flop is only one embodiment of the swing controller 590, and any component having the same delay function as the flip-flop can be applied to the swing control.
  • the adjustable delay circuit 550 includes a plurality of serially connected delay buffers (not shown), and the signals output from the delay buffer are passed in parallel to the multiplexer (not shown).
  • the adjustable delay circuit 550 After receiving the control signal Sc sent by the logic circuit 30, the adjustable delay circuit 550 outputs a first delay control signal according to the selection signal SS of the multiplexer in the control adjustable delay circuit 550, due to the adjustable delay circuit 550.
  • the functions and operations are the same as those of the prior art, and will not be described again here.
  • the buffer (flip-flop) 570 is coupled to the logic circuit 30, and is triggered by the reference clock signal 580 to output a second delay control signal. Note that the logic circuit 30 and the buffer 57 G are derived from the reference clock signal 580. Trigger, for example: Logic circuit 30 is triggered by a rising edge and buffer 570 is triggered by a falling edge. The first delayed signal and the second delayed signal are both transmitted to the multiplexer 560.
  • the third input of the multiplexer 560 is the selection signal SEL from the logic circuit 30, and the delay time required for the selection signal SEL to include the control signal The information, so the multiplexer 560 can output a selected control signal (resul tant control s ignal ) to the first bidirectional buffer 40 according to the selection signal SEL, so that the control signal can be delayed according to the setting. .
  • FIG. 6 is a schematic diagram of a memory controller 160 according to a sixth embodiment of the present invention.
  • the sixth embodiment includes a swing controller 690.
  • the components of the swing controller 690 are the same as those of the swing controller 590, but the combination architecture of the components is not the same.
  • the components of the swing controller 690 will be labeled with different numbers, but please note that different numbers do not mean that their functions are different from the same components of the fifth figure.
  • the flip-flop 670 After receiving a control signal Sc from the logic circuit 30, a delay control signal is output, wherein the multiplexer 660 and the logic circuit 30 are triggered by different trigger edges of the reference clock pulse number 680, when the multiplexer 66G receives the control signal Sc After the delay control signal and the selection signal SEL, an selected control signal is output. Then, after receiving the selected control signal from the multiplexer 660, the adjustable delay circuit 650 selects the selected control signal according to the selection signal SS. The control signal is delayed and a delayed selected control signal is output to the first bidirectional buffer 40.
  • FIG. 7 is a schematic diagram of a first cascade structure of the present invention.
  • the memory controller 110 is coupled to a data input end of the second serial flash memory 220 and a data output end.
  • the memory controller 110 is further connected to a second chip enable pin, and the other end of the pin is also coupled.
  • the clock output terminals of the memory controller 110 are respectively coupled to the first sequence flash memory 20 and the second sequence flash memory 220, and thus via the chip enable signal and the bidirectional buffer 40 With proper control, when the enabled control signal does not exist, the data output pin is tristated (tr i- s tate), so multiple flash memories can share the same connection path.
  • FIG. 8 is a schematic diagram of a second cascade structure of the present invention.
  • memory controller 110 includes a chip enable pin coupled to first sequence flash memory 20 and second sequence flash memory 220, respectively.
  • the memory controller 110 further includes a second clock output coupled to the second sequence flash 220, and the output of the memory controller 110 is the same.
  • the data input terminal and the data output end of the second sequence flash memory 220 and the first sequence flash memory 20 are still coupled respectively.
  • FIG. 9 is a schematic diagram of a third serial stack architecture of the present invention.
  • the memory controller 110 further includes a second bidirectional buffer 940 having: an input D, A second data output is coupled to the logic circuit 30; a control terminal F is coupled to the control terminal of the first bidirectional buffer 40; and an output terminal E coupled to a second data of the logic circuit 30. Output.
  • the clock output terminal of the memory controller 110 is coupled to a clock pulse input terminal of the second sequence flash memory 220, and the chip enable terminal of the memory controller 110 is coupled to the chip enable input terminal of the second sequence flash memory 220.
  • the clock output end and the chip enable end of the memory controller 110 are still coupled to the clock pulse input end of the first sequence flash memory 20 and the chip enable input end, respectively.
  • An advantage of the present invention is that the controller can access a sequence of memories with fewer pins. Further, another advantage of the present invention is that the controller can be implemented in a cascade architecture, and the data can be guaranteed using the swing controller. All data can still be transferred correctly when the operation changes direction.

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Description

以双向缓冲器来髙速存取数据的存储器控制器及相关方法 技术领域
本发明有关于一种存储器控制器，尤指一种具有双向缓冲器来高速存取 数据的存储器控制器及其相关方法 （MEMORY CONTROLLER WITH
METHOD THEREOF)。
背景技术
闪存是一非挥发性存储器， 举例来说， 即使供应闪存的电源中断之后， 闪存内的储存内容仍可继续保存，而这也是闪存优于其它如动态随机存取存 储器（Dynamic Random Access Memory, DRAM),静态随机存取存储器（Stat ic Random Access Memory, SRAM)等挥发性存储器的特点。
传统处理器大部分利用一存储器控制器由一接口传递信号以便存取平 行闪存， 但平行闪存的缺点是， 需要很多接脚 （Pin)来连接到该存储器控 制器，而序列闪存少的接脚来连接到该存储器控制器， 因此减少了连接到该 存储器控制器所需要的信号， 例如， 一序列周边接口总线 (SPI bus)的序列 闪存仅需要一存储器控制器来控制四个信号（数据输入、数据输出、 时钟脉 冲， 以及芯片使能） 即可， 反之， 如果该存储器控制器接上的是一含有 10 位地址的平行闪存， 则该存储器控制器便需要接收 21个信号。 因此， 序列 闪存可适用于尺寸较小且成本较低的电子装置。
在存储器控制器与序列闪存间的数据传输可分为两个阶段：第一个阶段 是命令阶段 (Command s tage)，此时地址与指令信号将传入数据输入端（data in) ; 第二阶段称为数据输入 /输出阶段（data in/out s tage) , 此时数据将 在序列闪存 （ser ial Flash memory) 与存储器控制器之间传送。 发明内容
本发明的主要目的在于通过提供具有一输出端同时耦接于一序列闪存 的一数据输入端以及一数据输出端的存储器控制器，以减少存储器控制器的 接脚数量。
本发明的另一目的在于，提供一种用来存取一第一序列式闪存的存储器 控制器， 该存储器控制器包含有： 一逻辑电路； 以及一第一双向缓冲器， 其 耦接于该逻辑电路，用来依据从该逻辑电路所产生的一控制信号选择性地回 转数据流的方向， 该第一双向缓冲器包含有： 一输入端， 其耦接于该逻辑电 路的一第一数据输出端； 一控制端， 其耦接于该逻辑电路， 用来接收该控制 信号； 以及一输出端， 其耦接于该逻辑电路的一第一数据输入端， 该输出端 用来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据端。
本发明的又一目的在于， 提供一种用来存取一第一序列式闪存的方法， 该方法包含有：提供一逻辑电路来控制该第一序列式闪存的数据存取，其中 该逻辑单元包含一第一数据输出端以及一第一数据输入端；提供一第一双向 缓冲器，其中该第一双向缓冲器包含一输入端、一控制端^及一输出端； 各 自耦接该输入端以及该输入端到该第一数据输出端以及该第一数据输入端； 以及由传送一控制信号到该第一双向缓冲器的该控制端来选择性回转该数 据流的方向。
本发明的控制器可以利用较少的接脚数目来存取一序列存储器，并可以 以串叠架构来执行，而且使用回转控制器可以保证当该数据操作改变方向时 所有的数据依然可以被正确的传送。 附图说明
图 1为本发明第一实施例的存储器控制器的示意图。
图 2为本发明第二实施例的存储器控制器的示意图。 图 3为本发明第三实施例的存储器控制器的示意图。
图 4为本发明第四实施例的存储器控制器的示意图。
图 5为本发明第五实施例的存储器控制器的示意图。
图 6为本发明第六实施例的存储器控制器的示意图。
图 7为本发明的第一种串叠架构的示意图。
图 8为本发明的第二种串叠架构的示意图。
图 9为本发明的第三种串叠架构的示意图。
主要组件符号说明：
110、 120、 130、 140、 150, 160： 存储器控制器
20： 第一序列闪存
30： 逻辑电路
40： 双向缓冲器
290、 390、 590、 690： 回转控制器
250、 450、 550、 650： 可调式延迟电路
260、 560、 660： 多任务器 (mul t iplexer )
350： 时钟脉冲闸单元
460： 数据传输逻辑电路
470： 数据接收逻辑电路
570： 缓冲器
580, 680： 参考时钟脉冲信号
670： 触发器
220： 第二序列闪存
940： 第二双向缓冲器 具体实施方式
请参照图 1， 图 1为本发明第一实施例的存储器控制器 110的示意图。 存储器控制器 110使用一序列周边接口总线 (SPI bus)来存取第一序列闪存 20, 而第一序列闪存 20包含四种信号： 数据输入 (DI)、 数据输出（DO)、 芯 片使能 (CE)以及时钟脉冲信号 (CLK)。存储器控制器 110包含一逻辑电路 30， 其利用该序列周边接口总线来耦接于第一序列闪存 20， 此外， 存储器控制 器 110另包含一双向缓冲器 40， 双向缓冲器 40包含一输入端 A、 一控制端 C以及一输出端 B，其中输入端 A耦接于逻辑电路 30的第一数据输出端 OUT, 控制端 C耦接于逻辑电路 30， 用来接收一控制信号， 而输出端 B耦接于逻 辑电路 30的第一数据输入端 IN并用来连接第一序列闪存 20的数据输入端 (DI)和数据输出端 (DO)。在此实施例中，双向缓冲器 40为一三态（tr i- s tate) 缓冲器， 但请注意， 这仅是本发明一实施例并非本发明的限制。
三态缓冲器 40可让存储器控制器 110只使用一个接脚即可传输数据。 在此将说明三态缓冲器 40的运作。如前所述，三态缓冲器 40包含输入端 A、 控制端 C以及输出端 B， 当一使能的控制信号输入至控制端 C时， 三态缓冲 器 40的输出会等于其输入， 在此状况下， 数据将从存储器控制器 110传送 至第一序列闪存 20; 另一方面， 若是传至控制端 C的控制信号是非使能的， 则三态缓冲器 40的输出会处于一高电阻状态 "Z"， 表示此时无电流通过， 换句话说，任何传至输入端 A的数据即不再会被输出， 在此状况下， 数据将 从第一序列闪存 20传至存储器控制器 110。
当该控制信号由使能状态转变为非使能状态或者由非使能状态转变为 使能状态， 数据的传送与接收之间将出现一段延迟空档。 由逻辑电路 30产 生的时钟脉冲信号， 其上升边缘（正缘）或下降边缘（负缘）用来触发该控 制信号传输至三态缓冲器 40， 在此实施例中， 该时钟脉冲信号的上升边缘 指出何时数据要被传输， 在数据传输前，该数据信号需要时间来稳定， 否则 该数据信号会逆向输送， 因而中断前一组数据帧的传输。所以， 若欲解决数 据传送的逆向（turnaround)问题， 必须在该控制信号以及该时钟脉冲信号 中择一来加以延迟， 以让该数据信号获得足够时间来稳定， 以及让一完整的 数据帧能顺利完成传送。
本发明揭露了数种方法和装置来调整该控制信号或该时钟脉冲信号，以 解决上述的逆向问题。 第一种方法是将一可调式延迟电路耦接于逻辑电路
30上来调整该控制信号。请参照图 2， 图 1为本发明第二实施例的存储器控 制器 120 的示意图。 存储器控制器 120 另包含一回转控制器（turnaround control ler) 290,回转控制器 290包含一可调式延迟电路 250以及一多任务 器 260。可调式延迟电路 250包含复数个以串联方式连接在一起的延迟缓冲 器（图中并未显示），而从该复数个延迟缓冲器的复数个输出则平行地传至 一多任务器 （图中并未显示） 。 可调式延迟电路 250接收到由逻辑电路 30 发送的一时钟脉冲信号 Sclk以及一选择信号 SS后， 便根据选择信号 SS所 提供的需求延迟时间，输出依据该需求延迟时间而加以延迟的时钟脉冲信号 Sclk至多任务器 260。接着，多任务器 260便根据其所接受到的延迟时钟脉 冲信号以及由逻辑电路 30所传送的时钟脉冲信号 Sclk及选择信号 SEL， 将 一选取的时钟脉冲信号传送到序列闪存 20。
第二种方法是利用一时钟脉冲门控 （clock— gat ing) 装置来门控该时 钟脉冲信号 （例如： 门控一个周期） ， 以使数据稳定。 请参照图 3， 图 3为 本发明第三实施例的存储器控制器 130的示意图。存储器控制器 130另包含 一回转控制器 390， 回转控制器 390另包含耦接于逻辑电路 30的输出端的 时钟脉冲门控单元（clock gat ing uni t ) 350, 用来接收时钟脉冲信号 Sclk 以及时钟脉冲门控信号 Sg。当时钟脉冲门控信号 Sg由高逻辑准位转换至低 逻辑准位以及再由低逻辑准位转至高逻辑准位时，则时钟脉冲周期即可被缩 短。
请参照图 4， 图 4为本发明第四实施例的存储器控制器 140的示意图。 存储器控制器 140另包含： 一数据传输逻辑电路 460， 具有第一数据输出端 OUT耦接于双向缓冲器 40; 以及一数据接收逻辑电路 470， 具有第一数据输 入端 IN耦接至一可调式延迟电路 450。 可调式延迟电路 450可从数据传输 逻辑电路 460接收时钟脉冲信号 Sclk, 并输出一延迟后的时钟脉冲信号至 数据接收逻辑电路 470。
请参照图 5， 图 5为本发明第五实施例的存储器控制器 150的示意图。 存储器控制器 150另包含一回转控制器 590， 回转控制器 590包含一可调式 延迟电路 550、一多任务器 560以及一缓冲器 570。如图 5所示，缓冲器 570 为一触发器， 请注意， 该触发器的使用仅为回转控制器 590的一个实施例， 任何具有与触发器相同的延迟功能的组件都可应用于回转控制器 590中。可 调式延迟电路 550包含复数个串接的延迟缓冲器（未在图中显示）， 而从延 迟缓冲器输出的信号则平行地传至多任务器（未在图中显示）。可调式延迟 电路 550接收到由逻辑电路 30发出的控制信号 Sc后，便依据控制可调式延 迟电路 550中多任务器的选择信号 SS来输出一第一延迟控制信号， 由于可 调式延迟电路 550的功能和操作与现有技术相同，在此便不再赘述。缓冲器 (触发器） 570耦接于逻辑电路 30，经参考时钟脉冲信号 580触发后便输出 一第二延迟控制信号， 请注意， 逻辑电路 30与缓冲器 57 G是由参考时钟脉 冲信号 580来触发， 例如： 逻辑电路 30由上升边缘所触发， 而缓冲器 570 则由下降边缘所触发。该第一延迟信号与该第二延迟信号都会传送至多任务 器 560， 另外， 多任务器 560的第三个输入是来自逻辑电路 30的选择信号 SEL, 由于选择信号 SEL包含控制信号所需延迟时间的信息， 因此多任务器 560 便可根据选择信号 SEL 来输出一受选控制信号 （resul tant control s ignal )至第一双向缓冲器 40， 如此一来， 控制信号便可依据设定来加以 延迟。
请参照图 6， 图 6为本发明第六实施例的存储器控制器 160的示意图。 相同的， 第六实施例包含一回转控制器 690, 如图 6所示， 回转控制器 690 的组件与回转控制器 590所含的组件相同，但组件的组合架构并不一样，为 了避免混淆， 回转控制器 690的组件将标上不同的号码， 但请注意， 号码不 同并不代表它们的功能与第五图的相同组件不一样。 在图 6中， 触发器 670 从逻辑电路 30接收一控制信号 Sc后便输出一延迟控制信号，其中多任务器 660和逻辑电路 30由参考时钟脉冲训号 680的不同触发边缘所触发， 当多 任务器 66G接收到控制信号 Sc、 该延迟控制信号以及选择信号 SEL后， 便 输出一受选控制信号， 接着， 可调式延迟电路 650接收到来自多任务器 660 的该受选控制信号后， 便依据选择信号 SS将该受选控制信号延迟， 并输出 一延迟受选控制信号至第一双向缓冲器 40。
请注意， 该输出端同时耦接于第一序列闪存 20的输入端以及输出端， 同时允许第二序列闪存 220可以耦接到存储器控制器 110， 以降低接脚的使 用数目， 进以达到本发明的目的。 请参照图 7， 图 7为本发明的第一种串叠 架构的示意图。存储器控制器 110分别与第二序列闪存 220的一数据输入端 与一数据输出端耦接在一起， 存储器控制器 110 另接上一第二芯片使能接 脚，该接脚的另一端也耦接于第二序列闪存 220的数据输入端，存储器控制 器 110 的时钟脉冲输出端则分别耦接于第一序列闪存 20 与第二序列闪存 220, 因此经由芯片使能信号与双向缓冲器 40的适当控制， 当使能的控制信 号不存在， 数据输出接脚处于三态（tr i- s tate) , 因此多个闪存便可以共享 相同的连接路径。
但当有指令信号传入时，该数据输出接脚的三态即无法再维持， 因此便 需要另一种串叠架构。请参照图 8， 图 8为本发明的第二种串叠架构的示意 图。在此架构里， 存储器控制器 110包含一芯片使能接脚， 分别与第一序列 闪存 20与第二序列闪存 220耦接在一起。 请注意， 此实施例与前一个实施 例不同的地方是存储器控制器 110另包含一第二时钟脉冲输出端，耦接于第 二序列闪存 220， 而相同的是， 存储器控制器 110的输出端仍旧分别耦接于 第二序列闪存 220以及第一序列闪存 20的数据输入端与数据输出端。
在图 7与图 8中， 第一序列闪存 20与第二序列闪存 220都耦接于逻辑 电路 30， 请参照图 9， 图 9为本发明的第三种串叠架构的示意图。在此架构 里， 存储器控制器 110另包含一第二双向缓冲器 940， 其具有： 一输入端 D, 耦接于逻辑电路 30的一第二数据输出端； 一控制端 F， 耦接于第一双向缓 冲器 40的该控制端； 以及一输出端 E， 耦接于逻辑电路 30的一第二数据输 出端。存储器控制器 110的时钟脉冲输出端耦接于第二序列闪存 220的一时 钟脉冲输入端， 而存储器控制器 110 的芯片使能端则耦接于第二序列闪存 220的芯片使能输入端。 请注意， 存储器控制器 110的时钟脉冲输出端与芯 片使能端仍分别耦接于第一序列闪存 20的时钟脉冲输入端以及芯片使能输 入端。
本发明的优点在于控制器可以利用较少的接脚数目来存取一序列存储 器， 此外， 本发明另一个优点是控制器可以以串叠架构来执行， 而且使用回 转控制器可以保证当该数据操作改变方向时所有的数据依然可以被正确的 传送。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等 变化与修饰， 都应属本发明的涵盖范围。

Claims

权 利 要 求 书
1.一种用来存取一第一序列式闪存的存储器控制器，其特征在于，所述 存储器控制器包含有：
一逻辑电路； 以及
一第一双向缓冲器，其耦接于该逻辑电路，用来依据从该逻辑电路所产 生的一控制信号选择性地回转数据流的方向， 该第一双向缓冲器包含有： 一输入端， 其耦接于该逻辑电路的一第一数据输出端； 一控制端， 其耦接于该逻辑电路， 用来接收该控制信号； 以及 一输出端，其耦接于该逻辑电路的一第一数据输入端，该输出端 用来同时耦接于该第一序列式闪存的一输入数据端以及一输出数据 端。
2.如权利要求 1所述的存储器控制器，其特征在于，该第一双向缓冲器 为一三态缓冲器。
3.如权利要求 1所述的存储器控制器，其特征在于，所述存储器控制器 还包含有：
一回转控制器， 其耦接于该逻辑电路以及该第一双向缓冲器的该控制 端， 用来控制该控制信号的时序。
4.如权利要求 3所述的存储器控制器，其特征在于，该回转控制器包含 有：
一可调延迟电路，其电连接于该逻辑电路，用来接收该控制信号以及输 出一第一延迟控制信号；
一触发器，其电连接于该逻辑电路，用来接收该控制信号以及输出一第 二延迟控制信号，其中该触发器以及该逻辑电路由一参考时钟脉冲的不同边 缘来触发； 以及
一多任务器， 其电连接于该触发器、 该可调延迟电路以及该逻辑电路， 用来接收来自该逻辑电路的一选择信号、该第一延迟控制信号以及该第二延 迟控制信号，以及依据该选择信号从该第一延迟控制信号以及该第二延迟控 制信号中选择输出一受选控制信号到该第一双向缓冲器。
5. 如权利要求 3所述的存储器控制器， 其特征在于， 该回转控制器包 含有：
一触发器，其电连接于该逻辑电路，用来接收该控制信号以及输出一延 迟控制信号，其中该触发器以及该逻辑电路由一参考时钟脉冲的不同边缘来 触发；
一多任务器，其电连接于该触发器以及该逻辑电路，用来接收该延迟控 制信号、该控制信号以及来自该逻辑电路的一选择信号， 以及依据该选择信 号从该延迟控制信号与该控制信号中选择输出一受选控制信号到该第一双 向缓冲器； 以及
一可调延迟电路， 其电连接于该多任务器， 用来接收该受选控制信号、 延迟该受选控制信号以及输出一延迟受选控制信号到该第一双向缓冲器。
6. 如权利要求 1所述的存储器控制器， 其特征在于， 所述存储器控制 器还包含有：
一回转控制器，其耦接于该逻辑电路的一时钟脉冲输出端，用来控制输 出到该第一序列式闪存的一时钟脉冲信号的时序。
7. 如权利要求 6所述的存储器控制器， 其特征在于， 该回转控制器包 含有：
一时钟脉冲门控单元，其用来依据从该逻辑电路所产生的一时钟脉冲门 控信号来选择性地门控该时钟脉冲信号。
8. 如权利要求 6所述的存储器控制器， 其特征在于， 该回转控制器包 含有：
一可调延迟电路，其用来接收该时钟脉冲信号以及输出一延迟时钟脉冲 信号； 以及 一多任务器，其耦接于该可调延迟电路以及该逻辑电路的该时钟脉冲输 出端，用来接收该延迟时钟脉冲信号、该时钟脉冲信号以及来自该逻辑电路 的一选择信号，以及依据该选择信号从该延迟时钟脉冲信号以及该时钟脉冲 信号中选择输出一受选时钟脉冲信号。
9. 如权利要求 1所述的存储器控制器， 其特征在于， 该逻辑电路包含 有- 一数据传输逻辑电路，其耦接于该逻辑电路的该第一数据输出端； 以及 一数据接收逻辑电路，其耦接于该逻辑电路的该第一数据输入端； 以及 该存储器控制器还包含有- 一可调延迟电路，其偶接于该逻辑电路的一时钟脉冲输出端以及该数据 接收逻辑电路，用来接收输出到该第一序列式闪存的一时钟脉冲信号并输出 一延迟时钟脉冲信号来驱动该数据接收逻辑电路。
10.如权利要求 1所述的存储器控制器， 其特征在于， 该存储器控制器 可存取一第二序列式闪存，以及该第一双向控制器的该输出端另用来同时耦 接于该第二串行式存储器的一输入数据端以及一输出数据端。
11. 如权利要求 10所述的存储器控制器， 其特征在于， 该逻辑电路还 包含一时钟脉冲输出端，以及该时钟脉冲输出端用来控制该第一串行式存储 器以及该第二串行式存储器的时序。 '
12. 如权利要求 10所述的存储器控制器， 其特征在于， 该逻辑电路还 包含一芯片使能端，以及该芯片使能端用来使能该第一串行式存储器的运作 以及该第二串行式存储器的运作。
13.如权利要求 1所述的存储器控制器， 其特征在于， 该存储器控制器 可存取一第二序列式闪存， 以及该存储器控制器还包含有- 一第二双向缓冲器，其耦接于该逻辑单元，用来依据从该逻辑电路所产 生的该控制信号选择性地回转数据流的方向， 该第二双向缓冲器包含有： 一输入端， 其耦接于该逻辑电路的一第二数据输出端； 一控制端，其耦接于该逻辑电路以及该第一双向缓冲器的该控制 端， 用来接收该控制信号； 以及
一输出端， 其耦接于该逻辑电路的一第二数据输入端， 该输出端 用来同时耦接于该第二序列式闪存的一输入数据端以及一输出数据 端。
14. 如权利要求 1所述的存储器控制器， 其特征在于， 该逻辑电路还包 含一时钟脉冲输出端，以及该时钟脉冲输出端用来控制该第一串行式存储器 以及该第二串行式存储器的时序。
15. 如权利要求 14所述的存储器控制器， 其特征在于， 该逻辑电路还 包含一芯片使能端，以及该芯片使能端用来使能该第一串行式存储器的运作 以及该第二串行式存储器的运作。
16. 一种用来存取一第一序列式闪存的方法， 其特征在于， 所述方法包 含有- 提供一逻辑电路来控制该第一序列式闪存的数据存取，其中该逻辑单元 包含一第一数据输出端以及一第一数据输入端；
提供一第一双向缓冲器， 其中该第一双向缓冲器包含一输入端、一控制 端以及一输出端；
各自耦接该输入端以及该输入端到该第一数据输出端以及该第一数据 输入端； 以及
由传送一控制信号到该第一双向缓冲器的该控制端来选择性回转该数 据流的方向。
17. 如权利要求 16所述的方法， 其特征在于， 传送该控制信号到该第 一双向缓冲器的该控制端的步骤包含- 延迟从该逻辑电路所接收的该控制信号来产生一第一延迟控制信号； 延迟从该逻辑电路所接收的该控制信号来产生一第二延迟控制信号；以 及 多任务处理该第一、第二延迟控制信号来输出一受选控制信号到该第一 双向缓冲器。
18. 如权利要求 16所述的方法， 其特征在于， 传送该控制信号到该第 一双向缓冲器的该控制端的步骤包含：
延迟从该逻辑电路所接收的该控制信号来产生一延迟控制信号； 多任务处理从该逻辑电路所接收的该控制信号以及该延迟控制信号，以 输出一受选控制信号到该第一双向缓冲器； 以及
延迟该受选控制信号以输出一延迟受选控制信号到该第一双向缓冲器。
19. 如权利要求 16所述的方法， 其特征在于， 该逻辑电路还包含一时 钟脉冲输出端，用来输出一时钟脉冲信号到该第一串行式存储器， 以及该方 法还包含：
选择性地门控该时钟脉冲信号。
20. 如权利要求 16所述的方法， 其特征在于， 该逻辑电路还包含一时 钟脉冲输出端，用来输出一时钟脉冲信号到该第一串行式存储器， 以及该方 法还包含：
延迟从该逻辑电路所接收的该时钟脉冲信号来产生一延迟时钟脉冲信 号；
多任务处理从该逻辑电路所接收的该时钟脉冲信号以及该延迟时钟脉 冲信号， 以输出一受选时钟脉冲信号到该第一双向缓冲器。
21. 如权利要求 16所述的方法， 其特征在于， 该逻辑电路包含有一数 据传输逻辑电路耦接于该逻辑电路的该第一数据输出端以及一数据接收逻 辑电路耦接于该逻辑电路的该第一数据输入端， 以及该方法还包含:
接收该逻辑电路输出到该第一序列式闪存的一时钟脉冲信号； 以及 延迟该时钟脉冲信号以输出一延迟时钟脉冲信号来驱动该数据接收逻 辑电路。
22. 如权利要求 16所述的方法， 其特征在于， 所述方法还包含将该输 出端同时耦接于该第二串行式存储器的一输入数据端以及一输出数据端。
23. 如权利要求 16所述的方法， 其特征在于， 所述方法还包含： 提供一第二双向缓冲器，其中该第二双向缓冲器包含有一输入端、一控 制端以及一输出端；
耦接该第二双向缓冲器的该输入端到该逻辑电路的一第二数据输出端； 耦接该第二双向缓冲器的该输入端到该第二串行式存储器的一输入数 据端以及一输出数据端； 以及 由传送该控制信号到该第二双向缓冲器的该控制端来选择性回转该数 据流的方向。
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