WO2007074775A1 - Ｎｍｏｓｆｅｔ及びその製造方法並びにｃｍｏｓｆｅｔ及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to an NMOSFET having a full silicide gate electrode containing impurities, a method for manufacturing the same, and a CMOSFET and a method for manufacturing the same, and in particular, a high performance of an NMOS FET (N Metal Oxide Semiconductor Field Effect Transistor). And the high reliability.
  • NMOS FET N Metal Oxide Semiconductor Field Effect Transistor
  • Vth Vth
  • High-performance NMOSFETs are required to have as low a value voltage (Vth) as possible! Previously, it was possible to reduce the threshold voltage (Vth) of NMOSFETs to about 0.3V.
  • a polycrystalline silicon (poly-Si) electrode has been made of nickel (Ni), hafnium (Hf), tantalite. Attention has been focused on technologies related to fully silicided gate electrodes that have been fully silicided with (W).
  • Patent Document 1 a silicon dioxide (SiO 2) film is used as a gate insulating film and impurities such as P and B are implanted as a gate electrode.
  • Ni silicide electrode in which a crystalline silicon (poly-Si) electrode is completely silicided with nickel (Ni) is disclosed.
  • the NMOSFET formation process is highly consistent with the conventional MOS formation process, and (2) the gate pattern before silicidation for forming the gate electrode. It is disclosed that the threshold voltage can be controlled by adding an impurity to the polysilicon that constitutes.
  • the full silicide electrode is considered to be a promising metal gate electrode material because the work function (thickness! /, Value voltage) can be easily controlled.
  • controlling the threshold voltage by adding impurities to the full silicide electrode is an effective method.
  • Non-patent Document 1 International 'Electron' Device 'Meeting' Technical Digest 2002
  • an NM made of tantalum (Ta) on an SiO film is not limited to, but not limited to, tantalum (Ta) on an SiO film.
  • CMOS having an OSFET gate electrode and a ruthenium (Ru) -powered PMOSFET gate electrode is disclosed.
  • the effective work functions of the NMOSFET gate electrode and the PMOSFET gate electrode are 4.15 eV and 4.95 eV, respectively, and the effective work function of 0.8 eV is modulated between the two gate electrodes. Is stated to be possible.
  • Patent Document 1 US Patent No. 50064636
  • Non-Patent Document 1 International ⁇ Electron'device ⁇ Meeting ⁇ Tech-Calda INEST (International electron devices meeting technical digest) 2002, p. 359 Disclosure of Invention
  • Patent Document 1 As in US Pat. No. 5,0064,636 (Patent Document 1), from silicon dioxide (SiO 2)
  • Non-patent Document 1 As in International 'Electron' Device 'Meeting' Technical Digest 2002 (Non-patent Document 1), different gate metals for NMOSFET and PMOSFET gate electrodes have different effective work functions or In the dual metal gate that forms the alloy, a process is required to etch away one or both of the NMOSFET gate pattern and the layer deposited on the PMOSFET gate pattern. For this reason, the quality of the gate insulating film is deteriorated during etching, and the characteristics and reliability of the device may be impaired.
  • the present invention has been made to solve the above problems, and the threshold voltage (Vth) of the NMOSFET can be reduced to about ⁇ 0. IV, improving the device characteristics and reliability.
  • the purpose is to provide an NMOSFET and a manufacturing method thereof.
  • an NMOS FET gate electrode and a PMOSFET gate electrode are electrically connected to form a common line electrode, and an NMOSFET gate is formed.
  • the electrode and the gate electrode for PMOSFET are subjected to a single heat treatment to form a silicide force with the same or similar composition, thereby preventing deterioration of the gate electrode material during manufacture and excellent device characteristics and reliability. We found that CMOSFET can be obtained.
  • the present invention provides the following NMOSFET and its manufacturing method, and CMOSFET and its manufacturing method.
  • the present invention provides a semiconductor substrate, a gate insulating film provided on the semiconductor substrate, and a first gate electrode provided on the gate insulating film.
  • the first gate electrode includes a metal silicide and at least one element selected from the group force of sulfur (S), fluorine (F) and chlorine (C1) as impurities.
  • S sulfur
  • F fluorine
  • C1 chlorine
  • the gate insulating film is preferably made of an oxide.
  • the gate insulating film also has silicon oxide or silicon oxynitride strength.
  • the gate insulating film can also constitute an HfSiON force.
  • the gate insulating film can also be formed as having a multilayer structure.
  • the gate insulating film includes, for example, a first layer made of a silicon oxide layer, a silicon oxynitride layer, or a silicon nitride layer provided in contact with the first gate electrode, and the first layer.
  • the second layer is formed below and also has HfSiON force.
  • the surface density of monovalent fluorine (F) on the surface of the first gate electrode in contact with the gate insulating film is 9 x 10 13 cm. “It is preferably 2 or more.
  • the surface density of monovalent sulfur (S) on the surface of the first gate electrode in contact with the gate insulating film is 1.1 X 10 14 cm " 2 or more is preferred!
  • the surface density of monovalent chlorine (C1) on the surface of the first gate electrode in contact with the gate insulating film is 1.3 X 10 14 cm _ 2 or more is preferred! / ⁇ .
  • the metal is preferably a metal that silicides within a range of 350 to 500 degrees Celsius.
  • the metal is, for example, at least one selected from a group force including nickel (Ni), platinum (Pt), tantalum (Ta), cobalt (Co), titanium (Ti), and tungsten (W) forces. is there.
  • the metal is particularly preferably nickel (Ni).
  • the impurities are distributed in the normal direction of the semiconductor substrate with the interfacial force also directed upwards.
  • the NMOSFET according to the present invention has the following configurations (1) and (2).
  • a full silicide electrode containing at least one element selected from the group force consisting of sulfur (S), fluorine (F) and chlorine (C1) as an impurity is formed as a first gate electrode.
  • the impurities are present at the interface between the full silicide electrode (first gate electrode) and the gate insulating film.
  • the configuration of the above (1) and (2) makes it possible to further reduce the effective work function of the gate electrode for the NMOSFET as compared with the conventional NMOSFET.
  • the threshold voltage of the NMOSFET can be lowered.
  • the “effective work function” of the gate electrode is formed at a fixed charge * interface in the gate insulating film with respect to the original work function of the material constituting the gate electrode.
  • the effect of dipoles such as 'Fermi level pining' is taken into account. In this sense, It is distinguished from the original “work function” of the material constituting the gate electrode.
  • the "effective work function" of the gate electrode is generally obtained from a flat node according to the CV willow constant between the gate insulating film and the gate electrode.
  • Group force consisting of sulfur (S), fluorine (F) and chlorine (C1) forces At least one selected impurity element exists at the interface between the full silicide electrode (first gate electrode) and the gate insulating film
  • S sulfur
  • F fluorine
  • C1 chlorine
  • a gate pattern having a gate insulating film and a polysilicon force is formed on a semiconductor substrate, and then an impurity element (sulfur (S), fluorine (F) or chlorine (C1) with respect to polysilicon is formed. ) Is ion-implanted.
  • a metal M film is deposited on the gate pattern made of polysilicon, and the gate pattern is fully silicided by reacting the polysilicon and the metal M by heat treatment.
  • the polysilicon of the gate pattern becomes a silicide of metal M sequentially toward the gate insulating film side in the thickness direction (for example, the direction of arrow 61 in FIGS. 1 and 7). To go.
  • the impurity element can be moved to the interface between the full silicide electrode and the gate insulating film, and the impurity can be biased to the interface between the full silicide electrode and the gate insulating film.
  • the impurity element (S, F, CI) must be present at least on the surface in contact with the gate insulating film in the gate electrode.
  • the impurity element is the gate insulating film of the gate electrode. It may exist in a predetermined area in contact with. For example, in the normal direction of the semiconductor substrate, the impurity element may exist up to a predetermined range in the gate electrode by directing upward from the interface between the gate electrode and the gate insulating film.
  • the present inventor actually made an NMOSFET and made a prayer for the impurity elements (S, F, CI). An experiment was conducted to confirm the effect of this segregation.
  • the first gate electrode Z gate insulating film Z semiconductor substrate is composed of NiSi50ZSiO (3nm) 5lZSi52 doped with sulfur (S) as an impurity.
  • FET was produced by the above production method. At this time, the manufacturing conditions (temperature during silicidation 'time, impurity concentration injected into polysilicon) were changed, and NM OSFETs were produced as a plurality of samples.
  • the state of impurities in the gate electrode was analyzed by XPS (photoelectron spectroscopy) measurement.
  • the reason why the gate insulating film 51 is left in the preparation of this sample is that when the gate insulating film 51 is removed, the first gate electrode 50 is in contact with the gate insulating film 51 during the removal. This is because it is damaged and the state of the interface cannot be analyzed accurately.
  • the film thickness of the gate insulating film (SiO 2) 51 is not increased.
  • photoelectrons from impurity elements existing at the interface in contact with the gate insulating film 51 in the first gate electrode 50 can be obtained by appropriately setting the XPS measurement conditions or analyzing the obtained data. Can be detected.
  • Fig. 3 shows an example of XPS measurement results for a plurality of NMOSFET samples obtained in this way.
  • any NMOSFET sample was measured by XPS measurement.
  • a spectrum was obtained with the superposition force of four peaks due to 2s orbital electrons of sulfur (S). Each peak corresponds to S, S 1+ , S 2+ , S 3+ (the shoulder index represents the oxidation number) from the low energy side, based on the energy value at the peak position. is there.
  • the oxidation states (S 1+ , S 2+ , S 3+ ) of these impurity elements are such that the impurity elements present at the interface between the first gate electrode 50 and the gate insulating film 51 are It is thought that it was oxidized by the influence of the constituent elements.
  • the impurity of the impurity element is inevitably generated as long as the impurity element is present at the interface between the first gate electrode 50 and the gate insulating film 51.
  • the impurity element present at the interface with the film 51 is in a state where a predetermined number of acid elements are present at a predetermined ratio depending on the conditions of the silicidation, the formation of the silicide, the kind of the impurity element, and the like.
  • Such an oxide of an impurity element becomes more conspicuous when the gate insulating film 51 contains oxygen.
  • TEM—EELS measurement TEM: Transmission Electron Microscope
  • EELS Electron Energy-Loss
  • the impurity element present at the interface between the first gate electrode 50 and the gate insulating film 51 is always a monovalent acid state impurity element at a predetermined ratio. Therefore, in the present invention, the effective work function (threshold voltage) can be controlled by the presence of the impurity element at the interface between the first gate electrode 50 and the gate insulating film 51.
  • Fig. 4 shows a gate insulating film having SiO or SiON force and Ni silicide doped with impurities.
  • the effective work function of the first gate electrode for the NMOSFET and the interface between the first gate electrode and the gate insulating film 2 is a graph showing the relationship between the surface density of the monovalent acid state impurities (Sb 1+ , S 1+ , F 1+ , Cl 1+ ) present in FIG.
  • NMOSFET in which sulfur (S), fluorine (F), or chlorine (C1) is added to a Ni silicide gate electrode
  • the NMOSFET exists at the interface between the first gate electrode and the gate insulating film.
  • X 10 14 cm_ 2 is preferably tool chlorine respect 9 X 10 13 cm_ 2 than on the preferred tool sulfur (S) with respect to Regarding (C1), 1.3 ⁇ 10 14 cm — 2 is preferable.
  • the surface density of such a monovalent acid state impurity depends on the manufacturing conditions such as the temperature and time during the silicidation, the composition of the silicide constituting the first gate electrode, and the impurity type concentration. Etc. can be controlled by comprehensively adjusting as appropriate.
  • Fig. 5 shows that the gate oxide film (SiO or SiON) has a thickness of 1.8 nm and is used as the first gate electrode.
  • the first gate electrode with the impurity element F added to NiSi and the effective work function controlled to 4.2 eV or less is used in a normal NMOSFET device.
  • the channel concentration (1 X 10 17 cm_ 3 to 1 X 10 18 cm “ 3 ) is not possible with the conventional NiSi electrode (gate electrode) doped with impurities.
  • a high-performance NMOSFET with a threshold voltage can be realized.
  • the present invention includes a first step of forming an insulating film layer on a semiconductor substrate, a second step of forming a polycrystalline silicon layer on the insulating film layer, and an impurity in the polycrystalline silicon layer.
  • a group force consisting of sulfur (S), fluorine (F) and chlorine (C1) forces is injected. At least one selected element is implanted, and the polycrystalline silicon layer is used as an impurity-containing polycrystalline silicon layer.
  • the NMOSFET manufacturing method according to the present invention can further include an eighth step of forming a source Z drain region and a ninth step of forming silicide on the source Z drain region.
  • the eighth and ninth steps are performed before the sixth step, and in the sixth step, the electric resistance value of the silicide formed on the source Z-drain region is higher.
  • the heat treatment is performed at a temperature that does not increase.
  • the NMOSFET manufacturing method according to the present invention includes a tenth step of forming a source Z drain region before the sixth step, and a silicide on the source Z drain region after the sixth step. And an eleventh step of forming.
  • the impurity is injected into the polycrystalline silicon layer in the third step by the S ion implantation method.
  • the fifth step is performed.
  • the metal deposited on the gate pattern be one that can completely silicide polysilicon (poly-Si) at a low temperature.
  • the silicide layer provided on the source Z / drain region is not transformed into a substance having a high electric resistance value, and the silicide layer has a high height. Resistance can be suppressed.
  • the above metal is completely silicided in the range of 350 to 500 degrees Celsius, which is a temperature that does not increase the resistance value of a general metal silicide formed on the source / drain diffusion layer. It is preferable that the metal is a habit.
  • a metal to silicide a polycrystalline silicon (poly-Si) electrode, it is possible to determine the composition of the electrode in a self-aligned manner and to suppress process variations. .
  • nickel Ni
  • platinum Pt
  • tantalum Ta
  • cobalt Co
  • titanium Ti
  • nickel Ni
  • the temperature is less than 450 degrees Celsius.
  • the source Z drain region is not yet formed. Since the silicide layer is not formed, the heat treatment conditions when performing the first silicide layer are particularly those heat treatment conditions that do not cause re-diffusion of impurities implanted into the source Z drain region and the channel region. For this reason, the selection of the metal material for the silicide provided on the metal and source Z drain regions can be widened.
  • the present invention includes the NMOSFET, a semiconductor substrate, a gate insulating film provided on the semiconductor substrate, and a second gate electrode provided on the gate insulating film.
  • a PMOSFET wherein the gate length direction of the NMOSFET and the gate length direction of the PMOSFET are parallel to each other, and the second gate electrode includes the metal silicide, an impurity, And the first gate electrode and the second gate electrode are electrically connected to each other to form a line-shaped electrode extending in a direction orthogonal to the gate length direction of the NMOSFET. I will provide a.
  • the present invention is a method of manufacturing a CMOSFET having an NMOSFET and a PMOSFET, wherein a first step of forming an insulating film layer on a semiconductor substrate, and a polycrystalline silicon layer on the insulating film layer are provided.
  • the polycrystalline silicon layer has at least one selected group force as sulfur (S), fluorine (F) and chlorine (C1) forces as impurities.
  • a P-type impurity is implanted into the polycrystalline silicon layer, and the polycrystalline silicon layer
  • Deposit layers A sixth step, a seventh step of reacting the metal with the impurity-containing polycrystalline silicon in the impurity-containing polycrystalline silicon layer by heat treatment to form a silicide of the metal containing impurities, and In the sixth process, And an eighth step of removing the metal that does not react with the crystalline silicon.
  • the first gate electrode of the NMOSFET and the second gate electrode of the PMOSFET have a parallel gate length direction of the NMOSFET and a gate length direction of the PMOSFET, and the first gate electrode and the second gate electrode of the PMOSFET. It is preferable that the second gate electrode be formed so as to constitute a line electrode extending in a direction orthogonal to the gate length direction of the NMOS FET in electrical communication.
  • At least one impurity element selected from the group force consisting of sulfur (F), fluorine (F) and chlorine (C1) forces is present on the surface of the gate electrode for NMOSFET that contacts the gate insulating film.
  • FIG. 1 is a cross-sectional view showing the structure of an NMOSFET according to the first embodiment of the present invention.
  • the NMOSFET includes a silicon substrate 1, an element isolation region 2 formed in the silicon substrate 1, and a P-type region that is element-isolated by the element isolation region 2. (P-type semiconductor region; P-well), a gate insulating film 3 formed on the gate insulating film 3, a first gate electrode 13 formed on the gate insulating film 3, and a gate formed covering the side surface of the first gate electrode 13.
  • the first gate electrode 13 has at least one kind of impurity selected from the group force of sulfur (S), fluorine (F) and chlorine (C1) at the interface where the first gate electrode 13 is in contact with the gate insulating film 3. It has a layer 17 in which a physical element exists.
  • a region where the impurity element exists at a high concentration is explicitly represented as a layer 17.
  • the impurity concentration is distributed continuously or intermittently in the thickness direction 61. For this reason, layer 17 may not be clearly identified. Further, the impurity element may be distributed over the thickness direction of the first gate electrode 13.
  • the first gate electrode 13 is connected to the gate insulating film 3 in the layer 17 containing at least one selected impurity element.
  • the metal M is preferably nickel (Ni)! /.
  • Vth a low threshold voltage
  • Ni Si, Ni Si, NiSi, NiSi can be used as the metal M silicide.
  • the gate insulating film 3 used in the NMOSFET according to this embodiment it is preferable to use an oxide.
  • the impurities previously implanted into the gate pattern react with oxygen.
  • a monovalent impurity element can be effectively formed at the interface between the first gate electrode 13 and the gate insulating film 3.
  • a silicon oxide film or a silicon oxynitride film is preferably used as the gate insulating film 3. These films are excellent in film uniformity and stability.
  • the gate insulating film 3 is preferably a HfSiON film.
  • the gate leakage current can be reduced.
  • the threshold voltage decreases as compared with the case where a silicon oxide film or a silicon oxynitride film is used as the gate insulating film 3. The degree decreases.
  • the gate insulating film 3 has a multi-layer structure, and a silicon oxide layer, a silicon oxynitride layer, or a silicon nitride layer is formed as a layer in contact with the first gate electrode 13, and a layer below this layer is formed.
  • the HfSiON layer By providing the HfSiON layer, the effective work function can be reduced.
  • the NMOSFET according to the present embodiment can achieve a low, threshold, and value voltage.
  • a CMOSFET can be configured by combining the NMOSFET according to the first embodiment and the PMOSFET.
  • the second embodiment of the present invention relates to a CMOSFET configured as described above.
  • FIG. 12 shows a CMOSFET according to the second embodiment of the present invention.
  • Fig. 12 (a) is a top view of the CMOSFET according to this embodiment
  • Fig. 12 (b) is a cross-sectional view taken along the line A-A 'in Fig. 12 (a)
  • Fig. 12 (c) is Fig. 12 (a).
  • This is a combination of the cross-sectional view taken along line BB 'in Fig. 12 and the cross-sectional view taken along line CC' in Fig. 12 (a).
  • FIG. 12 (c) is a diagram in which NMOSFETs and PMOSFETs are viewed from different cross sections, and is not a cross sectional view of the CMOSFET according to this embodiment.
  • the dashed line in the center of Fig. 12 (c) indicates that each of the NMOSFET and PMOSFET is viewed from a different cross section.
  • Fig. 7 (b), Fig. 10 and Fig. 11 below.
  • the CMOSFET according to this embodiment includes an NMO SFET 21 and a PMOSFET 22.
  • the CMOSFET according to the present embodiment is element-isolated from the semiconductor substrate 1, the element isolation region 2 formed in the semiconductor substrate 1, and the element isolation region 2 in the semiconductor substrate 1.
  • the gate insulating film 3 formed on the N-type region 27, the first gate electrode 24b formed on the gate insulating film 3 on the P-type region 26, and the gate insulating film 3 on the N-type region 27 are examples of the gate insulating film 3 formed on the N-type region 27, the first gate electrode 24b formed on the gate insulating film 3 on the P-type region 26, and the gate insulating film 3 on the N-type region 27.
  • the NMOSFET 21 includes a P-type region 26, a gate insulating film 3, a first gate electrode 24b, a source Z drain region 25b, and a gate sidewall 35.
  • the PMOSFET 22 includes an N-type region 27 A gate insulating film 3, a second gate electrode 24a, a source Z drain region 25a, and a gate sidewall 35.
  • the NMOSFET 21 and the PMOSFET 22 are arranged so that their gate length directions 30 are parallel to each other.
  • the first gate electrode 24b and the second gate electrode 24a are in electrical communication with each other through the silicide region on the element isolation region 2.
  • the line electrode 28 extends in a direction 29 orthogonal to the gate length direction 30 of the NMOSFET 21.
  • Both the first gate electrode 24b and the second gate electrode 24a are preferably made of a metal M silicide. In this case, even if the thread and composition of the metal M silicide constituting the first gate electrode 24b and the second gate electrode 24a (the atomic thread and composition ratio of the metal M and silicon (Si)) are the same, It may be different.
  • the first gate electrode 24b and the second gate electrode are formed in order to prevent the interdiffusion of the constituent materials of the gate electrode between the gate electrodes having different compositions and to obtain a uniform and excellent gate electrode characteristics. It is preferable that the silicide composition of the metal M constituting 24a is the same. However, in this case, the second gate electrode 24a contains impurities.
  • the first gate electrode 24b and the second gate electrode 24a constitute part of the line electrode 28. ing.
  • the first gate electrode 24b and the second gate electrode 24a are both preferably made of a metal M silicide, but the first gate electrode 24b and the second gate electrode 24a contain impurities contained in each other.
  • the element types are different. Therefore, the entire line-shaped electrode 28 can be formed with a single silicide, the element characteristics of the first gate electrode 24b and the second gate electrode 24a can be made uniform, and the CMOSFET having excellent reliability It is possible to
  • the third embodiment of the present invention relates to a method of manufacturing a CMOSFET according to the second embodiment of the present invention.
  • FIGS. 6 (a) to FIG. 6 (h) and FIG. 7 (a) to FIG. 7 (b) are cross-sectional views showing respective steps in the C MOSFET manufacturing method according to the third embodiment of the present invention.
  • FIGS. 6 (a) to 6 (h) and FIG. 7 (a) show only the NMOSFET manufacturing process).
  • An isolation region 2 was formed using an (isolation) technique.
  • an insulating film layer 3 was formed on the surface of the silicon substrate 1 in the element formation region defined by the element isolation region 2.
  • SiON was used as the insulating film layer 3.
  • a polycrystalline silicon (poly) having a thickness of 80 nm is formed on the insulating film layer 3.
  • the polycrystalline silicon (poly-Si) film 4 is combined with a normal photolithographic process using a resist and ion implantation, so that fluorine (F ) was implanted into the region where the second gate electrode was to be formed.
  • implantation energy and a dose amount of fluorine (F) is set to 5KeV and 5 X 10 15 cm_ 2, boron
  • the implantation energy and dose of (B) were 2 KeV and 6 ⁇ 10 15 cm _2 . Thereafter, as shown in FIG. 6 (b), a 150 nm thick silicon oxide film 5 was formed on the polycrystalline silicon (poly-Si) film 4.
  • the insulating film layer 3 the polycrystalline silicon (poly-Si) film 4 and the silicon oxide film are formed by using lithography technology and RIE (Reactive Ion Etching) technology.
  • the laminated film having a thickness of 5 ⁇ m was patterned to form a gate pattern consisting of a gate insulating film and a first gate electrode and a second gate electrode provided on the gate insulating film (see FIG. 6 (c).
  • the impurity ions are implanted into the semiconductor substrate 1, and the gate pattern is used as a mask.
  • the extension diffusion layer region 6 was formed on the surface of the silicon substrate 1 in a self-aligning manner.
  • a silicon nitride film and a silicon oxide film were sequentially deposited, and then etched back to form gate sidewalls 7 on the side surfaces of the gate pattern.
  • a metal film 9 having a thickness of 20 nm was deposited on the entire surface by sputtering.
  • the gate pattern and the gate sidewall are formed by the salicide technique.
  • a silicide layer 10 having a thickness of about 40 nm was formed only on the source / drain region 8 using 7 and the element isolation region 2 as a mask.
  • This silicide layer 10 can have the lowest contact resistance. Ni monosilicide (Ni +
  • Co silicide or Ti silicide may be used instead of Ni silicide.
  • an interlayer insulating film 11 made of a silicon oxide film was formed on the entire surface.
  • the interlayer insulating film 11 is flattened by the CMP technique, and further, the interlayer insulating film 11 is etched back, so that the polycrystalline silicon (gate pattern) poly—Si) film 4 was exposed.
  • the metal film 12 is a metal capable of forming silicide with the polycrystalline silicon (poly-Si) film 4, such as nickel (Ni), platinum (Pt), tantalum (Ta), cobalt (Co), titanium. (Ti) or their alloys can also be selected, but the electrical resistance of the silicide layer 10 already formed in the source Z drain region 8 should not be higher! A metal that can completely silicide the (poly-Si) film 4 is preferable.
  • NiSi Ni monosilicide
  • poly-Si polycrystalline silicon
  • the subsequent process temperature must be 500 degrees Celsius or less.
  • nickel (Ni) is selected as the metal film 12 in which silicidation proceeds sufficiently at a temperature of 500 degrees Celsius or less.
  • the thickness of the Ni film deposited in this process is such that the polycrystalline silicon (poly—Si) film 4 and the nickel (Ni) react sufficiently to form a polycrystalline silicon (poly—Si) film. 4 is all silicided
  • a Ni film was formed to a thickness of 50 nm at room temperature by DC magnetron sputtering.
  • an additive impurity element for example, F
  • F additive impurity element in the gate pattern for NMOSFET (polysilicon) is formed between the gate electrode and the gate insulating film as shown in FIG. 7 (b). Segregated as a segregated impurity layer 17 at the interface.
  • an additive impurity element for example, in the gate pattern (polysilicon) for PMOSFET
  • the surface density of fluorine (F) as an impurity bonded to oxygen in the gate insulating film made of the SiON film was calculated based on the XPS measurement result, and was measured by the TEM-EELS method.
  • the surface density of fluorine (F) as impurities based on the XPS measurement and TEM-EELS is 9 X 10 13 cm_ 2
  • the effective work function of the first gate electrode 13 was filed at 4. 05eV.
  • Figure 8 shows the drain current of the NMOSFET when the channel impurity concentration is 4 X 10 17 cm_ 3 in the first gate electrode 13 that also comprises NiS whose effective work function is modulated to 4.05 eV. It is the graph which showed the measured value of the dependence with respect to a gate voltage.
  • the threshold voltage (Vth) expected when the effective work function is 4.05 eV was 0.1 V. According to the measured values shown in Fig. 8, The threshold voltage (Vth) of the NMOSFET used as the gate electrode is 0. IV, as expected from the effective work function.
  • the fourth embodiment of the present invention relates to a method for manufacturing a CMOSFET according to the second embodiment of the present invention, which is different from the above third embodiment.
  • FIGS. 9 (a) to 9 (h), FIGS. 10 (a) to 10 (c) and FIGS. 11 (a) to 11 (c) are CMOSFETs according to the fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing each step in the manufacturing method (however, in order to simplify the drawing, only the manufacturing steps of the NMOSFET are shown in FIGS. 9 (a) to 9 (h)).
  • silicide is formed on the source / drain region after silicidation of the gate pattern, and a silicon nitride film is formed to improve the electron mobility by applying strain to the channel region of the NMOSFET. It differs from the third embodiment in that it includes processes.
  • chlorine (C1) is added as an impurity in the gate pattern to be the first gate electrode.
  • a silicon nitride film 15 was formed on the entire surface by a CVD (Chemical Vapor Deposition) method.
  • This silicon nitride film 15 has a role of protecting the silicon substrate 1, the first gate electrode 13, the second gate electrode 14 and the gate sidewall 7 when the interlayer insulating film 11 is later removed by wet processing. And speak.
  • the CVD (Chemical Vapor Deposition) method is used.
  • an interlayer insulating film 11 made of a silicon oxide film was formed on the entire surface.
  • the interlayer insulating film 11 is flattened by the CMP technique, and further, the interlayer insulating film 11 is etched back, so that the polycrystalline silicon (gate pattern) poly—Si) film 4 was exposed.
  • a metal layer 12 made of metal M was deposited on 1.
  • a metal that can form a silicide with the polycrystalline silicon (poly-Si) film 4 such as nickel (Ni), platinum (Pt), tantalum (Ta), conol (Co), Titanium (Ti), tandastene (W) or their alloys can be selected.
  • the silicide layer is still on the source Z drain region 8. Not formed. For this reason, as long as the impurity implanted into the source Z drain region and the channel region does not re-diffusion, the heat treatment conditions can be freely selected and the gate pattern silicide treatment (heat treatment) can be performed. For this reason, the type of silicide that can be used as the material for the gate electrode is wider than that of the third embodiment.
  • tungsten (W) having a relatively high silicide temperature is used as the metal layer 12 having a metal M force.
  • the silicide temperature of tungsten (W) is 80 degrees Celsius.
  • the polycrystalline silicon (polysilicon) constituting the gate pattern is reacted with the metal M. Then, silicide of metal M is formed (first silicidation).
  • the additive element (C1) in the gate pattern for NMOSFET is
  • segregation occurs as a segregation impurity layer 17 at the interface between the gate electrode 13 and the gate insulating film.
  • the additive element (for example, B) in the gate pattern for the PMOSFET is segregated as a segregated impurity layer 18 at the interface between the gate electrode 14 and the gate insulating film, as shown in FIG. 10 (a). .
  • the NMOSFET and PMOSFET shown in FIG. 10 (a) have a full silicide electrode 13 and 14 in which different impurities are prejudice at the interface between the gate electrode and the gate insulating film. Each was formed.
  • the interlayer insulating film 11 was removed with a hydrofluoric acid aqueous solution, and the silicon nitride film 15 was removed with phosphoric acid.
  • a metal film having a thickness of 20 nm is deposited on the entire surface by sputtering, and the gate pattern, gate sidewall 7 and element isolation region 2 are masked by salicide technology.
  • a silicide layer 10 having a thickness of about 40 nm was formed only on the source / drain region 8 (third silicidation).
  • This silicide layer 10 can have the lowest contact resistance. Ni monosilicide (Ni +
  • silicide layer 10 As a material constituting the silicide layer 10, instead of Ni silicide,
  • Co silicide or Ti silicide can also be used.
  • the CVD (Chemical Vapor Deposition) method is used.
  • a silicon nitride film 16 was formed on the entire surface.
  • an interlayer insulating film 17 made of a silicon oxide film was formed on the entire surface.
  • a wiring is formed, and the first MOSFET is formed at the interface between the gate electrode and the gate insulating film, and the NMOSFET having the full silicide electrode 13 in which the first impurity is prayed at the interface between the gate electrode and the gate insulating film.
  • a CMOSFET having a PMOSFET having a full silicide electrode 14 in which a second impurity different from that of the first impurity was prayed was formed.
  • the surface density of the impurity (C1) bonded to oxygen in the gate insulating film made of the SiON film was calculated based on the XPS measurement result and also measured by the TEM-EELS method.
  • the surface density of impurities based on XPS measurement and TEM-EELS was 1.3 ⁇ 10 14 cm — 2 , and the effective work function of the full silicide electrode 13 could be 4.05 eV.
  • the electron mobility can be equivalent to that of a transistor using a combination of poly-SiZSiO.
  • the metal M for siliciding the gate pattern can be silicided at a temperature that does not increase the resistance of the metal silicide formed in the contact region on the source and drain regions, and Any material capable of forming a full silicide gate electrode at that temperature may be used. Therefore, the metal M is not limited to Ni, but tantalum (Ta), white gold (Pt), cobalt (Co), titanium (Ti), tungsten (W), etc. can be used.
  • the source of the metal M for siliciding the gate electrode and the metal element used for silicidation of the source / drain region is also the source.
  • the temperature does not change the silicide on the source / drain region. It is necessary to satisfy the condition that full-silicide of polycrystalline silicon (poly-Si) can be performed.
  • the silicide can be formed by performing heat treatment for a long time. For this reason, the gate electrode is completely silicided by adjusting the heat treatment temperature, heat treatment time and other conditions according to the combination of the silicide metal element constituting the gate electrode and the silicide metal element on the source / drain regions. It becomes possible.
  • a high dielectric constant gate insulating film such as HfSiON can be used as the insulating film.
  • the degree to which the threshold voltage is reduced is smaller than when a silicon oxide film or a silicon oxynitride film is used as the gate insulating film.
  • the gate insulating film has a multilayer structure, and a silicon oxide film layer, a silicon oxynitride film layer, or a silicon nitride film layer is inserted into a portion of the gate insulating film in contact with the gate electrode, and HfSiON is formed as the lower layer.
  • the layer By providing the layer, the effective work function can be reduced. As a result, it is possible to realize a value voltage for NMOSFET! /, Low !, threshold! /.
  • FIG. 1 is a cross-sectional view showing the structure of an NMOSFET according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a state in which XPS measurement is performed on the NMOSFET according to the present invention.
  • FIG. 3 is a graph showing the results of XPS measurement for an NMOSFET according to the present invention.
  • FIG. 4 is a graph showing the relationship between the effective work function of the gate electrode and the surface density of impurities at the interface between the gate electrode and the gate insulating film in the NMOSFET according to the present invention.
  • FIG. 5 is a graph showing the relationship between the channel impurity concentration in the NMOSFET according to the present invention and the threshold voltage of the NMOSFET and the value voltage (Vth) predicted from the effective work function at the channel impurity concentration.
  • FIGS. 6 (a) to 6 (h) are cross-sectional views showing respective steps in the method of manufacturing a CMOSFET according to the third embodiment of the present invention.
  • FIG. 7 (a) and FIG. 7 (b) are cross-sectional views showing respective steps in the method of manufacturing a CMOSFET according to the third embodiment of the present invention.
  • FIG. 8 is a graph showing drain current gate voltage characteristics of the NMOSFET of the present invention.
  • FIG. 9 (a) to FIG. 9 (h) are cross-sectional views showing respective steps in the method of manufacturing a CMOSFET according to the fourth embodiment of the present invention.
  • FIG. 10 (a) to FIG. 10 (c) are cross-sectional views showing respective steps in a CMOSFET manufacturing method according to the fourth embodiment of the present invention.
  • FIGS. 11 (a) to 11 (c) are cross-sectional views showing respective steps in a CMOSFET manufacturing method according to a fourth embodiment of the present invention.
  • FIG. 12 (a) is a top view of the CMOSFET according to the second embodiment of the present invention
  • FIG. 12 (b) is a cross-sectional view taken along line AA in FIG. 12 (a)
  • FIG. ) Is a combination of the cross-sectional view taken along the line BB ′ in FIG. 12 (a) and the cross-sectional view taken along the line CC ′ in FIG. 12 (a).

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　本発明は、半導体基板１と、半導体基板１上に設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設けられた第一ゲート電極１３と、を備えるＮＭＯＳＦＥＴを提供する。第一ゲート電極１３は、金属Ｍのシリサイドと、不純物として硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素とからなり、この不純物は、第一ゲート電極１３中のゲート絶縁膜３と接する面において、不純物層１７として存在している。

Description

明 細 書
NMOSFET及びその製造方法並びに CMOSFET及びその製造方法 技術分野
[0001] 本発明は、不純物を含むフルシリサイドゲート電極を有する NMOSFET及びその 製造方法並びに CMOSFET及びその製造方法に関するものであり、特に、 NMOS FET(N Metal Oxide Semiconductor Field Effect Transistor)の高'性 能化と高信頼性ィ匕に関する。
背景技術
[0002] トランジスタの微細化が進む先端 MOS (Metal Oxide Semiconductor)の開発 ではポリシリコン (poly— Si)電極の空乏化による駆動電流の劣化が問題となってい る。
[0003] そこで、メタルゲート電極を用いて電極の空乏化を回避することにより、駆動電流の 劣化を防ぐ技術が検討されて!ヽる。
[0004] メタルゲート電極に用いる材料としては、純金属や金属窒化物あるいはシリサイド材 料等が検討されている力 いずれの場合においても、 NMOSFETのしきい値電圧（
Vth)を適切な値に設定することが可能でなければならな！/、。
[0005] 高性能 NMOSFETにお!/、てはしき!/、値電圧 (Vth)をできるだけ低くすることが求 められる。従来は、 NMOSFETのしきい値電圧 (Vth)を 0. 3V程度まで下げること が可能であった。
[0006] しかしながら、近年、高性能 NMOSFETにお!/、てはしき!/、値電圧 (Vth)の更なる 低減が求められるようになった。具体的には、ことが求められるようになった。
[0007] しきい値電圧 (Vth)を ±0. IV程度まで低減するためには実効仕事関数が 4. 2e V以下の材料をゲート電極に用いる必要があった。
[0008] ここで、ゲート電極を構成する材料の実効仕事関数の制御を容易にするため、最 近では、多結晶シリコン（poly— Si)電極をニッケル (Ni)、ハフニウム（Hf)、タンダス テン (W)などで完全にシリサイド化したフルシリサイドゲート電極に関する技術が注 目されている。 [0009] 例えば、米国特許 50064636号明細書 (特許文献 1)には、ゲート絶縁膜として二 酸化シリコン（SiO )膜を用い、ゲート電極として Pや Bなどの不純物を注入した多結
2
晶シリコン (poly— Si)電極をニッケル (Ni)で完全にシリサイド化した Niシリサイド電 極を用いた NMOSFETが開示されて!、る。
[0010] 上記米国特許明細書には、（1)この NMOSFETの形成プロセスは従来の MOS形 成プロセスと整合性が高いこと、（2)ゲート電極の形成のためのシリサイド化前に、ゲ ートパターンを構成するポリシリコン中に不純物を添加することにより、しきい値電圧 の制御を行えること、が開示されている。
[0011] これらのことからフルシリサイド電極は仕事関数 (しき!/、値電圧）の制御が容易であり 、有望なメタルゲート電極材料と考えられている。特に、上記（2)のように、フルシリサ イド電極への不純物添カ卩によるしきい値電圧の制御は有効な方法である。
[0012] ここで、従来から半導体形成プロセスにおいて用いられている不純物（N、 P、 As、 Sb、 Bi)を用いると、 NMOSFET用ゲート電極においては、 4. 2乃至 4. 4eV程度の 実効仕事関数が得られ、しき 、値電圧を制御することが可能となる。
[0013] また、近年、 NMOSFETと PMOSFETとからなる CMOSFETにお!/、て、 NMOS FET用ゲート電極と PMOSFET用ゲート電極との実効仕事関数を個別に制御する 技術が提案されている。具体的にこれらを実現する手段として、異なる実効仕事関数 を持った異種の金属又は合金を NMOSFET、 PMOSFETのゲート電極にそれぞ れ使 、分けることにより、トランジスタのしき!/、値電圧 (Vth)を制御する方法 (デュアル メタルゲート技術）が提案されて 、る。
[0014] 例えば、「インターナショナル'エレクトロン'デバイス'ミーティング 'テク-カルダイジ ェスト 2002」（非特許文献 1)には、 SiO膜上に、それぞれタンタル (Ta)からなる NM
2
OSFET用ゲート電極と、ルテニウム（Ru)力 なる PMOSFET用ゲート電極とを有 する CMOSが開示されている。非特許文献 1においては、 NMOSFET用ゲート電 極及び PMOSFET用ゲート電極の実効仕事関数はそれぞれ 4. 15eVと 4. 95eVで あり、この二つのゲート電極間においては 0. 8eVの実効仕事関数の変調が可能で あると述べられている。
特許文献 1：米国特許 50064636号明細書 非特許文献 1：インターナショナル ·エレクトロン'デバイス ·ミーティング ·テク-カルダ インエスト (International electron devices meeting technical digest)2002, p. 359 発明の開示
発明が解決しょうとする課題
[0015] し力しながら、上記の技術にはそれぞれ以下のような問題点が存在していた。
[0016] 米国特許 50064636号明細書 (特許文献 1)のように、二酸ィ匕シリコン (SiO )から
2 なるゲート絶縁膜上にゲート電極として、リン (P)やホウ素（B)などの不純物を注入し たニッケル (Ni)シリサイド電極を形成する場合、上述のように、 NMOSFET用ゲート 電極の実効仕事関数は 4. 2乃至 4. 4eV程度となっていた。このため、しきい値電圧 (Vth)の制御を行うことは可能であるものの、しき 、値電圧 (Vth)の低減化には限界 かあつた。
[0017] また、インターナショナル'エレクトロン'デバイス'ミーティング 'テク-カルダイジエス ト 2002 (非特許文献 1)のように、 NMOSFET用ゲート電極と PMOSFET用ゲート 電極とで異なる実効仕事関数を持った異種の金属又は合金を作り分けるデュアルメ タルゲートにおいては、 NMOSFET用ゲートパターンと PMOSFET用ゲートパター ン上に堆積された層の一方又は双方をエッチング除去するプロセスが必要となる。こ のため、エッチングの際にゲート絶縁膜の品質を劣化させてしまい、素子の特性や信 頼性が損なわれる場合があった。
[0018] 本発明は、上記の問題点に対してなされたものであり、 NMOSFETのしきぃ値電 圧 (Vth)を ±0. IV程度まで低減させることができ、素子特性や信頼性を向上させる NMOSFET及びその製造方法を提供することを目的としている。
[0019] さらに、この NMOSFETを含み、素子特性や信頼性を損なわずに NMOSFETと PMOSFETとのしき!、値電圧（Vth)を個別に制御することが可能な CMOSFET及 びその製造方法を提供することを目的として!/ヽる。
課題を解決するための手段
[0020] そこで、本発明者は様々に検討した結果、 NMOSFET用ゲート電極中に、従来、 用いられて 、なかった不純物元素として硫黄 (S)、フッ素 (F)または塩素（C1)を添カロ し、かつ、これらの不純物元素をゲート電極のゲート絶縁膜との界面に偏祈させること により、従来技術では困難であったしきい値電圧 (Vth)を ±0. IV程度まで低減でき ることを発見した。
[0021] また、 NMOSFETと PMOSFETとからなる CMOSFETにお!/ヽては、 NMOSFE T用ゲート電極と PMOSFET用ゲート電極とを電気的に連通させて共通のライン状 電極を構成し、 NMOSFET用ゲート電極と PMOSFET用ゲート電極とを、一度の 熱処理を行うことによって、組成が同一又は類似のシリサイド力 形成することにより、 製造時のゲート電極材料の劣化を防止し、素子特性や信頼性に優れた CMOSFET が得られることを発見した。
[0022] これらの発見に基づいて、具体的には、本発明は、以下のような NMOSFET及び その製造方法並びに CMOSFET及びその製造方法を提供する。
[0023] すなわち、上記の目的を達成するため、本発明は、半導体基板と、前記半導体基 板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第一ゲート電 極と、を有する NMOSFETであって、前記第一ゲート電極が、金属のシリサイドと、 不純物として硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも 一種の元素と、からなり、前記不純物は、少なくとも前記第一ゲート電極と前記ゲート 絶縁膜との界面に存在することを特徴とする NMOSFETを提供する。
[0024] 前記ゲート絶縁膜は酸ィ匕物からなることが好ま 、。
[0025] 例えば、前記ゲート絶縁膜がシリコン酸ィ匕物又はシリコン酸窒化物力もなる。
[0026] あるいは、前記ゲート絶縁膜は HfSiON力も構成することも可能である。
[0027] 前記ゲート絶縁膜は多層構造を有するものとして形成することも可能である。この場 合、前記ゲート絶縁膜は、例えば、前記第一ゲート電極と接して設けられたシリコン 酸化物層、シリコン酸窒化物層又はシリコン窒化物層からなる第一層と、前記第一層 の下方に形成され、 HfSiON力もなる第二層とから構成される。
[0028] 前記第一ゲート電極がフッ素 (F)を含むものである場合には、前記第一ゲート電極 の前記ゲート絶縁膜と接する面における 1価のフッ素 (F)の面密度が 9 X 1013cm"2 以上であることが好ましい。
[0029] 前記第一ゲート電極が硫黄 (S)を含むものである場合には、前記第一ゲート電極 の前記ゲート絶縁膜と接する面における 1価の硫黄 (S)の面密度が 1. 1 X 1014cm" 2以上であることが好まし!/、。
[0030] 前記第一ゲート電極が塩素（C1)を含むものである場合には、前記第一ゲート電極 の前記ゲート絶縁膜と接する面における 1価の塩素（C1)の面密度が 1. 3 X 1014cm _2以上であることが好まし!/ヽ。
[0031] 前記金属は摂氏 350乃至 500度の範囲内においてシリサイド化する金属であること が好ましい。
[0032] 前記金属は、例えば、ニッケル (Ni)、白金（Pt)、タンタル (Ta)、コバルト（Co)、チ タン (Ti)及びタングステン (W)力もなる群力も選択された少なくとも一つである。
[0033] 前記金属としては、ニッケル (Ni)が特に好ま 、。
[0034] 前記不純物は前記半導体基板の法線方向において前記界面力も上方に向力つて 分布して 、ることが好まし!/、。
[0035] 本発明に係る NMOSFETは以下の（1)及び（2)の構成を有する。
(1)ゲート絶縁膜上に、第一ゲート電極として硫黄 (S)、フッ素 (F)及び塩素 (C1)か らなる群力 選択された少なくとも一種の元素を不純物として含むフルシリサイド電極 を形成する、
(2)第一ゲート電極にお!、ては、上記不純物がフルシリサイド電極 (第一ゲート電極） とゲート絶縁膜との界面に存在して 、る。
[0036] 従来から、シリコン（Si)に用いる不純物としては様々なものが使用されていた力 不 純物元素としての硫黄（S)、フッ素（F)または塩素（C1) S, F, C1については十分に 検討されたことはな力つた。
[0037] また、不純物元素のゲート電極中における濃度分布についても十分に検討された ことはなかった。
[0038] し力しながら、本発明においては、上記（1)及び（2)の構成とすることにより、従来 の NMOSFETと比べて、 NMOSFET用ゲート電極の実効仕事関数をより小さくす ることができ、さらに、 NMOSFETのしきい値電圧をより低くすることができる。
[0039] なお、本明細書にぉ 、て、ゲート電極の「実効仕事関数」とは、ゲート電極を構成す る材料本来の仕事関数に対して、ゲート絶縁膜中の固定電荷 *界面に形成される双 極子'フェルミレベルピユング等の影響を考慮したものである。この意味において、ゲ ート電極を構成する材料本来の「仕事関数」とは区別される。
[0040] ゲート電極の「実効仕事関数」は、一般には、ゲート絶縁膜とゲート電極との C V 柳』定によるフラットノ ンドより求められる。
[0041] 硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも一種の不 純物元素をフルシリサイド電極 (第一ゲート電極)とゲート絶縁膜との界面に存在させ るためには、例えば、以下のような方法を用いることができる。
[0042] まず、半導体基板上に、ゲート絶縁膜及びポリシリコン力もなるゲートパターンを形 成し、次に、ポリシリコンに対して不純物元素 (硫黄 (S)、フッ素 (F)または塩素（C1) ) をイオン注入する。
[0043] その後、ポリシリコン力 なるゲートパターン上に金属 Mの膜を堆積し、熱処理によ つてポリシリコンと金属 Mとを反応させて、ゲートパターンをフルシリサイド化する。
[0044] このフルシリサイドィ匕の際に、厚み方向のゲート絶縁膜側（例えば、図 1及び図 7の 矢印 61の方向）に向かって順次、ゲートパターンのポリシリコンが金属 Mのシリサイド となっていく。
[0045] このシリサイドィ匕に伴い、予め注入された不純物元素はシリサイドに押されるように ゲートパターン内を厚み方向のゲート絶縁膜側に向力つて移動する、いわゆる「雪か き」効果が起こる。
[0046] このため、本発明においては、ゲートパターン上に堆積する金属 Mの膜の厚さ、フ ルシリサイドィ匕を行う際の温度 ·時間、不純物元素の種類その他のファクターを適宜 選択することによって、フルシリサイド電極とゲート絶縁膜との界面まで不純物元素を 移動させ、フルシリサイド電極とゲート絶縁膜との界面に不純物を偏祈させることがで きる。
[0047] なお、本発明においては、不純物元素（S、 F、 CI)は少なくともゲート電極中のゲー ト絶縁膜と接する面に存在している必要がある力 不純物元素はゲート電極のゲート 絶縁膜と接する所定の領域中に存在していても良い。例えば、半導体基板の法線方 向において、ゲート電極とゲート絶縁膜との界面から上方に向力つてゲート電極中の 所定の範囲まで不純物元素が存在して 、ても良 、。
[0048] 本発明者は、 NMOSFETを実際に作製し、上記不純物元素（S、 F、 CI)の偏祈と 、この偏析による効果を確かめる実験を行った。
[0049] まず、図 2に示すように、第一ゲート電極 Zゲート絶縁膜 Z半導体基板が、不純物 として硫黄（S)を添カ卩した NiSi50ZSiO (3nm) 5lZSi52から構成される NMOS
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FETを上記製造方法により作製した。この際、上記製造条件 (シリサイド化の際の温 度'時間、ポリシリコンに注入する不純物濃度）を変化させ、複数の試料としての NM OSFETを作製した。
[0050] これら複数の NMOSFETに対して、 XPS (光電子分光法）測定により、ゲート電極 中の不純物の状態を分析した。
[0051] XPS測定は以下のようにして行った。
[0052] まず、試料の裏面（Si基板）側から化学的機械的研磨（CMP： Chemical Mecha nical Polishing)及び KOH溶液によるウエットエッチングを行い、 Si基板 52を除去 し、第一ゲート電極 (NiSi) 50Zゲート絶縁膜 (SiO ) 51からなる試料を作製した。
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[0053] 次に、図 2に示すように、 X線 53をゲート絶縁膜 51側から入射させることにより放出 される硫黄 (S)の 2s軌道の光電子 54の測定を行った。
[0054] なお、この試料の作製においてゲート絶縁膜 51を残留させた理由は、ゲート絶縁 膜 51まで除去してしまうと、この除去時に第一ゲート電極 50がゲート絶縁膜 51と接 する界面まで損傷を受けてしまい、該界面の状態を正確に分析できなくなってしまう ためである。
[0055] また、このようにゲート絶縁膜 51を残留させても、ゲート絶縁膜 (SiO ) 51の膜厚が
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3nm程度であるので、 XPS測定の条件を適宜設定するか、得られたデータを解析す ることにより、第一ゲート電極 50中のゲート絶縁膜 51と接する界面に存在する不純 物元素からの光電子を検出することができる。
[0056] なお、この XPS測定においてはアルバックフアイ社の「QUANTUM2000 ESC
A system」を用いた。この XPS測定においては、単色化した A1—K α線を入射さ せ、試料の垂直方向から出てくる光電子 54を検出した。
[0057] このようにして得られた複数の NMOSFET試料に対する XPS測定の結果の一例 を図 3に示す。
[0058] 図 3に代表的に示されるように、何れの NMOSFET試料においても XPS測定によ り硫黄（S)の 2s軌道の電子による 4個のピークの重ねあわせ力 なるスペクトルが得 られた。各ピークは、そのピーク位置のエネルギー値を基準とすると、各々、低ェネル ギー側から S、 S1+、 S2+、 S3+ (肩の指数は酸化数を表す）に対応するものである。
[0059] これら不純物元素の酸化状態 (S1+、 S2+、 S3+)は、第一ゲート電極 50とゲート絶 縁膜 51との界面に存在する不純物元素が、ゲート絶縁膜 51の構成元素の影響を受 けて酸ィ匕されたものと考えられる。このように不純物元素の酸ィ匕は、不純物元素が第 一ゲート電極 50とゲート絶縁膜 51との界面に存在している以上、必然的に生じるも のであり、第一ゲート電極 50とゲート絶縁膜 51との界面に存在する不純物元素は、 シリサイドィ匕の条件ゃシリサイドの糸且成、不純物元素の種類等に応じて所定の酸ィ匕 数のものが所定の割合で存在する状態となる。このような不純物元素の酸ィ匕はゲート 絶縁膜 51中に酸素を含んでいる場合には、より顕著となる。
[0060] また、これらの各 NMOSFET試料につ!、て、光電子分光（XPS)測定と並行して、 TEM— EELS測定（TEM : Transmission Electron Microscope (透過型電子 顕微鏡）、 EELS : Electron Energy-Loss Spectroscopy (電子エネルギー損 失スペクトル)）により S°、 S1+、 S2+、 S3+の第一ゲート電極 50とゲート絶縁膜 51との 界面における面密度を測定した。
[0061] この TEM— EELS測定においても、測定条件を設定することにより、第一ゲート電 極 50とゲート絶縁膜 51との界面における各 S°、 S1+、 S2+、 S3+の面密度を測定する ことができる。
[0062] なお、この TEM— EELS測定の結果は、 XPS測定により得られた各ピーク強度（ 図 3に代表的に示されるピーク)力も計算される面密度の値と一致していた。
[0063] 更に、上記のように様々な条件で作製した NMOSFETの各々につ!/、て実効仕事 関数を測定した。
[0064] さらに、これら各 NMOSFET試料の S、 S1+、 S2+、 S3+の面密度と、実効仕事関 数 (しき！/ヽ値電圧)との関係を調べた。
[0065] この結果、実効仕事関数 (しき 、値電圧）が変化した NMOSFET試料では何れも S1+の面密度の変化が認められ、 S°、 s2+、 S3+の面密度の変化はほとんど認められ なかった。このため、本発明者は、実効仕事関数 (しきい値電圧）は主に s1+の面密 度によってのみ決定されることを見出した。
[0066] また、フッ素 (F)及び塩素 (C1)についても硫黄 (S)の場合と同様に、製造条件を変 ィ匕させた様々な NMOSFET試料を作製し、実効仕事関数 (しきい値電圧)、 XPS測 定による不純物元素の酸化状態の確認、各酸化状態の面密度の計算及び TEM— EELS測定による各酸化状態の面密度の測定を行った。
[0067] この結果、 XPS測定と TEM— EELS測定による面密度の値は一致しており、また、 実効仕事関数 (しきい値電圧)の変化が、第一ゲート電極 50とゲート絶縁膜 51との 界面に存在する 1価の酸ィ匕状態の不純物元素 F1+、C11+の面密度によってのみ決定 されることを見出した。
[0068] なお、上記のように、第一ゲート電極 50とゲート絶縁膜 51との界面に存在する不純 物元素は必ず所定の割合で 1価の酸ィ匕状態の不純物元素となっている。このため、 本発明においては、第一ゲート電極 50とゲート絶縁膜 51との界面に不純物元素が 存在することによって、実効仕事関数 (しきい値電圧)を制御することが可能となる。
[0069] 図 4は、 SiO又は SiON力もなるゲート絶縁膜と、不純物を添カ卩した Niシリサイドか
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ら構成され、ゲート絶縁膜上に形成された第一ゲート電極とを備える本発明に係る N MOSFETにおける、 NMOSFET用第一ゲート電極の実効仕事関数と、第一ゲート 電極とゲート絶縁膜との界面に存在する 1価の酸ィ匕状態の不純物（Sb1+、 S1+、 F1+ 、 Cl1+)の面密度との関係を表したグラフである。
[0070] この図 4から、従来力 用いられてきた不純物のうち最も実効仕事関数を減少させ る効果が大き力つた Sb1 +と比較して、 S1+、 F1+または Cl1+を用いた方が、同じ面密 度であっても、小さな実効仕事関数を得ることができることがわかる。
[0071] 特に、同じ面密度では、不純物として Fを添加した場合に最も小さな実効仕事関数 を得ることができることが分力ゝる。
[0072] また、図 4より、面密度が 9 X 1013cm_2 (図 4においては 0. 09 X 1015cm_2)または それ以上のフッ素 (F)を不純物として添加した場合には、高性能用 NMOSFETデ バイスに必要な 4. 2eV以下の実効仕事関数を実現することができることが分かる。
[0073] 同様に、面密度が 1. l X 1014cm_2 (図 4においては 0. 11 X 1015cm_2)またはそ れ以上の硫黄 (S)を不純物として添加した場合、あるいは、面密度が 1. 3 X 1014cm _2 (図 4にお 、ては 0. 13 X 1015cm"2)またはそれ以上の塩素（C1)を不純物として 添加した場合にも、高性能用 NMOSFETデバイスに必要な 4. 2eV以下の実効仕 事関数を実現することができることが分力る。
[0074] すなわち、硫黄 (S)、フッ素 (F)または塩素（C1)を Niシリサイドのゲート電極に添カロ した NMOSFETを作製する場合、第一ゲート電極とゲート絶縁膜との界面に存在す る 1価の酸ィ匕状態にある不純物の面密度は、フッ素 ）に関しては 9 X 1013cm_2以 上が好ましぐ硫黄 (S)に関しては 1. 1 X 1014cm_2が好ましぐ塩素（C1)に関しては 1. 3 X 1014cm_2が好ましい。
[0075] なお、このような 1価の酸ィ匕状態の不純物の面密度は、シリサイドィ匕時の温度 ·時間 などの製造条件、第一ゲート電極を構成するシリサイドの組成、不純物の種類'濃度 などを総合的に適宜調節することによって制御することができる。
[0076] 図 5は、ゲート酸化膜 (SiO又は SiON)の膜厚を 1. 8nmとし、第一ゲート電極とし
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て不純物としてフッ素（F)を注入した NiSiを用いた場合における、チャネル不純物濃 度（単位： cm"3)とそのチャネル不純物濃度のときの実効仕事関数から予想される N MOSFETのしき!/、値電圧 (Vth) (単位： V)との関係を表したグラフである。
[0077] 図 5から明らかであるように、不純物元素 Fを NiSiに添カ卩して実効仕事関数を 4. 2e V以下に制御した第一ゲート電極を用いた場合、通常の NMOSFETデバイスで用 いられるチャネル濃度（1 X 1017cm_3乃至 1 X 1018cm"3)において、従来の不純物 を添カ卩した NiSi電極（ゲート電極）では不可能であった 0. IV程度の低!、しき!/、値電 圧を有する高性能 NMOSFETを実現することができる。
[0078] 本発明は、半導体基板上に絶縁膜層を形成する第一の工程と、前記絶縁膜層上 に多結晶シリコン層を形成する第二の工程と、前記多結晶シリコン層に、不純物とし て、硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも一種の元 素を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程 と、前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパター ユングする第四の工程と、前記ゲートパターン上に金属の層を堆積する第五の工程 と、熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多 結晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第六のェ 程と、前記第六の工程において前記不純物含有多結晶シリコンと反応しな力つた前 記金属を除去する第七の工程と、を有する NMOSFETの製造方法を提供する。
[0079] 本発明に係る NMOSFETの製造方法は、ソース Zドレイン領域を形成する第八の 工程と、前記ソース Zドレイン領域上にシリサイドを形成する第九の工程と、をさらに 備えることができる。この場合、前記第八及び第九の工程は前記第六の工程よりも前 に実施され、前記第六の工程においては、前記ソース Zドレイン領域上に形成され た前記シリサイドの電気抵抗値がより高くならない温度で前記熱処理が行われる。
[0080] 本発明に係る NMOSFETの製造方法は、前記第六の工程の前にソース Zドレイ ン領域を形成する第十の工程と、前記第六の工程の後に前記ソース Zドレイン領域 上にシリサイドを形成する第十一の工程と、をさらに備えることが可能である。
[0081] 本発明に係る NMOSFETの製造方法においては、前記第三の工程において、前 記多結晶シリコン層への前記不純物の注入力 Sイオン注入法により行われることが好ま しい。
[0082] ゲート電極をシリサイドィ匕 (第一シリサイド化)する前にソース/ドレイン領域上にシリ サイド (第二シリサイド化)を形成する場合 (第九の工程)、第五の工程にぉ 、てゲート パターン上に堆積させる金属としては、低温で多結晶シリコン (poly— Si)を完全にシ リサイド化できるものであることが望ましい。このように、ゲートパターン上に堆積させる 金属として低温サリサイドプロセスが可能な金属を選択すると、ソース Zドレイン領域 上に設けたシリサイド層が電気抵抗値の高い物質に変成せず、該シリサイド層の高 抵抗ィ匕を抑制することができる。
[0083] 具体的には、上記の金属は、ソース'ドレイン拡散層上に形成されている一般的な 金属シリサイドの抵抗値を増大させない温度である摂氏 350乃至 500度の範囲で完 全にシリサイドィ匕する金属であることが好ましい。このような金属を用いて多結晶シリコ ン (poly— Si)電極をシリサイドィ匕することにより、自己整合的に電極の組成を決定す ることが可能となり、プロセスのバラツキを抑えることが可能になる。
[0084] 以上より、シリサイドを形成する金属としては、ニッケル (Ni)、白金 (Pt)、タンタル（ Ta)、コバルト（Co)またはチタン (Ti)を用いることが好ましい。その中でも特に-ッケ ル (Ni)が好適である。ニッケルよ を用いることにより摂氏 450度以下の温度でァ- ールを行うことにより、多結晶シリコン (poly— Si)を完全にシリサイドィ匕することが可 能である。
[0085] また、第一ゲート電極のシリサイド化 (第一シリサイド化)後にソース Zドレイン領域 上にシリサイド (第三シリサイド化を形成する場合 (第十一の工程)、ソース Zドレイン 領域にはまだシリサイド層が形成されていないため、第一シリサイドィ匕を行う際の熱処 理条件は、ソース Zドレイン領域やチャネル領域に注入された不純物が再拡散しな い程度の熱処理条件であれば、特に限定されない。このため、金属及びソース Zドレ イン領域上に設けるシリサイドのための金属材料の選択の幅を広げることができる。
[0086] さらに、本発明は、上記の NMOSFETと、半導体基板と、前記半導体基板上に設 けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第二ゲート電極と、を有 する PMOSFETと、を備える CMOSFETであって、前記 NMOSFETのゲート長方 向と前記 PMOSFETのゲート長方向とが平行となるように配置され、前記第二ゲート 電極は、前記金属のシリサイドと、不純物と、を含み、前記第一ゲート電極と前記第 二ゲート電極とは電気的に連通して、前記 NMOSFETの前記ゲート長方向と直交 する方向に延在するライン状電極を構成することを特徴とする CMOSFETを提供す る。
[0087] さらに、本発明は、 NMOSFETと PMOSFETとを有する CMOSFETの製造方法 であって、半導体基板上に絶縁膜層を形成する第一の工程と、前記絶縁膜層上に 多結晶シリコン層を形成する第二の工程と、前記 NMOSFETの形成領域において 、前記多結晶シリコン層に、不純物として、硫黄 (S)、フッ素 (F)及び塩素（C1)力 な る群力 選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物 含有多結晶シリコン層とする第三の工程と、前記 PMOSFETの形成領域において、 前記多結晶シリコン層に、 P型不純物を注入し、前記多結晶シリコン層を不純物含有 多結晶シリコン層とする第四の工程と、前記絶縁膜層及び前記不純物含有多結晶シ リコン層をゲートパターンにパター-ングする第五の工程と、前記ゲートパターン上に 金属の層を堆積する第六の工程と、熱処理により、前記金属と前記不純物含有多結 晶シリコン層中の不純物含有多結晶シリコンとを反応させ、不純物を含有する金属の シリサイドを形成する第七の工程と、前記第六の工程において前記不純物含有多結 晶シリコンと反応しな力つた前記金属を除去する第八の工程と、を有する CMOSFE Tの製造方法を提供する。
[0088] 前記 NMOSFETの第一ゲート電極と前記 PMOSFETの第二ゲート電極とは、前 記 NMOSFETのゲート長方向と前記 PMOSFETのゲート長方向とが平行となり、か つ、前記第一ゲート電極と前記第二ゲート電極とが電気的に連通して、前記 NMOS FETの前記ゲート長方向と直交する方向に延在するライン状電極を構成するように 形成されることが好ましい。
発明の効果
[0089] 本発明によれば、 NMOSFET用ゲート電極のゲート絶縁膜と接する面に、硫黄 )、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも一種の不純物元素 を存在させることによって、 NMOSFETのしき!/、値電圧 (Vth)を低 、値に制御する ことを可能にし、高 、再現性と信頼性を有する NMOSFET及び CMOSFETを実現 することができる。
発明を実施するための最良の形態
[0090] (第一の実施形態）
図 1は、本発明の第一の実施形態に係る NMOSFETの構造を表す断面図である
[0091] 図 1に示されるように、本実施形態に係る NMOSFETは、シリコン基板 1と、シリコン 基板 1内に形成された素子分離領域 2と、素子分離領域 2により素子分離された P型 領域 (P型半導体領域; Pゥエル)上に形成されたゲート絶縁膜 3と、ゲート絶縁膜 3上 に形成された第一ゲート電極 13と、第一ゲート電極 13の側面を覆って形成されたゲ ート側壁 7と、シリコン基板 1内において、 P型領域を挟むようにして形成されたソース Zドレイン拡散層 8と、ソース Zドレイン拡散層 8から第一ゲート電極 13に向力つて延 びるエクステンション拡散層領域 6と、エクステンション拡散層領域 6上に形成された シリサイド層 10と、シリサイド層 10上に形成された層間絶縁膜 11と、を備えている。
[0092] 第一ゲート電極 13は、第一ゲート電極 13がゲート絶縁膜 3と接する界面において、 硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも一種の不純 物元素が存在する層 17を有して 、る。 [0093] なお、図 1においては、不純物元素が高濃度で存在する領域を明示的に層 17とし て表したものである。実際の第一ゲート電極 13においては不純物濃度がその厚み方 向 61に連続的又は断続的に変化して分布している。このため、層 17が明確に判別 できない場合もある。また、不純物元素が第一ゲート電極 13の厚み方向にわたって 分布している場合もある。以下、図 7、図 10及び図 11においても層 17については同 様のことを意味するものとする。
[0094] このように、硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも 一種の不純物元素が存在する層 17を第一ゲート電極 13がゲート絶縁膜 3と接する 界面に形成することにより、第一ゲート電極 13の空乏化を回避することができるだけ でなぐこれまで困難とされて 、た NMOSFETのしき!/、値電圧を低く制御することが でき、高 、再現性と信頼性を有する高性能トランジスタを実現することができる。
[0095] 金属 Mとしてはニッケル (Ni)を用いることが好まし！/、。
[0096] ニッケル (Ni)はしき!/、値電圧（Vth)の制御性に優れるため、金属 Mとしてニッケル
(Ni)を用いることにより低 、しき 、値電圧 (Vth)を達成することができる。
[0097] また、金属 Mのシリサイドとしては、 Ni Si、 Ni Si、 NiSi、 NiSiを用いることができ
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る。
[0098] 本実施形態に係る NMOSFETに用いるゲート絶縁膜 3としては酸ィ匕物を用いるこ とが好ましい。
[0099] ゲート絶縁膜として酸ィ匕物を用いることにより、 NMOSFET用第一ゲート電極 13を 形成する際 (シリサイド化時）に、予めゲートパターン中に注入された不純物と酸素と が反応して効果的に第一ゲート電極 13とゲート絶縁膜 3との界面に 1価の不純物元 素を形成することができる。
[0100] ゲート絶縁膜 3としては、シリコン酸ィ匕物膜又はシリコン酸窒化物膜を用いることが 好ま 、。これらの膜は膜の均一性及び安定性に優れて 、る。
[0101] また、ゲート絶縁膜 3は HfSiON膜であることが好ましい。
[0102] この高誘電率ゲート絶縁膜を用いることにより、ゲートリーク電流を低減することがで きる。ゲート絶縁膜 3として HfSiON膜を用いた場合、ゲート絶縁膜 3としてシリコン酸 化物膜又はシリコン酸窒化物膜を用いた場合と比べて、しきい値電圧が低下する程 度は減少する。
[0103] しかしながら、ゲート絶縁膜 3を多層構造とし、第一ゲート電極 13と接する層として シリコン酸ィ匕物層、シリコン酸窒化物層又はシリコン窒化物層を形成し、この層の下 層に HfSiON層を設けることにより、実効仕事関数を小さくすることができる。この結 果、本実施形態に係る NMOSFETにお 、て低 、しき 、値電圧を実現することができ る。
(第二の実施形態）
上記の第一の実施形態に係る NMOSFETと、 PMOSFETとを組み合わせること により CMOSFETを構成することができる。
[0104] 本発明の第二の実施形態は、このようにして構成される CMOSFETに関する。
[0105] 図 12は本発明の第二の実施形態に係る CMOSFETを示したものである。図 12 (a )は本実施形態に係る CMOSFETの上面図、図 12 (b)は図 12 (a)の A— A'線にお ける断面図、図 12 (c)は図 12 (a)の B— B'線における断面図と図 12 (a)の C C'線 における断面図とを組み合わせたものである。
[0106] なお、図 12 (c)は NMOSFETと PMOSFETとをそれぞれ異なる断面から見たもの をつなぎ合わせた図であり、本実施形態に係る CMOSFETを一断面力 見たもので はない。図 12 (c)の中央の破線は、 NMOSFET及び PMOSFETの各々が異なる 断面から見たものであることを表している。以下、図 7 (b)、図 10及び図 11においても 同様であるものとする。
[0107] 図 12 (a)及び図 12 (b)〖こ示されるように、本実施形態に係る CMOSFETは NMO SFET21と PMOSFET22とを備えている。
[0108] 具体的には、本実施形態に係る CMOSFETは、半導体基板 1と、半導体基板 1内 に形成された素子分離領域 2と、半導体基板 1内において素子分離領域 2により素 子分離された P型領域 (P型半導体領域; Pゥエル) 26と、半導体基板 1内において素 子分離領域 2により素子分離された N型領域 (N型半導体領域; Nゥ ル) 27と、 P型 領域 26及び N型領域 27上に形成されたゲート絶縁膜 3と、 P型領域 26上において ゲート絶縁膜 3上に形成された第一ゲート電極 24bと、 N型領域 27上においてゲート 絶縁膜 3上に形成された第二ゲート電極 24aと、第一ゲート電極 24b及び第二ゲート 電極 24aの側面を覆って形成されたゲート側壁 35と、半導体基板 1内において、 P型 領域 26を挟むようにして形成されたソース Zドレイン領域 25bと、半導体基板 1内に おいて、 N型領域 27を挟むようにして形成されたソース Zドレイン領域 25aと、半導 体基板 1上においてゲート側壁 35を覆って形成された層間絶縁膜 11 (図 12 (c)参照 )と、を備えている。
[0109] NMOSFET21は、 P型領域 26と、ゲート絶縁膜 3と、第一ゲート電極 24bと、ソー ス Zドレイン領域 25bと、ゲート側壁 35とから構成されており、 PMOSFET22は、 N 型領域 27と、ゲート絶縁膜 3と、第二ゲート電極 24aと、ソース Zドレイン領域 25aと、 ゲート側壁 35とから構成されて 、る。
[0110] 図 12 (a)及び図 12 (b)に示すように、本実施形態に係る CMOSFETにおいては、 N型領域 27から素子分離領域 2を経由して P型領域 26に至る領域上には、矢印 29 の方向に延在するように、一つのライン状電極 28が形成されている。このライン状電 極 28のうち N型領域 27上の部分は第二ゲート電極 24aを、 P型領域 26上の部分は 第一ゲート電極 24bをそれぞれ構成して 、る。
[0111] 図 12 (a)に示されるように、 NMOSFET21及び PMOSFET22は互いにそのゲー ト長方向 30が平行になるように配置されて 、る。
[0112] また、第一ゲート電極 24b及び第二ゲート電極 24aは素子分離領域 2上のシリサイ ド領域を介して互いに電気的に連通して 、る。
[0113] ライン状電極 28は NMOSFET21のゲート長方向 30に直交する方向 29に延在し ている。
[0114] 第一ゲート電極 24bと第二ゲート電極 24aは共に金属 Mのシリサイドから構成され ていることが好ましい。この場合、第一ゲート電極 24b及び第二ゲート電極 24aを構 成する金属 Mのシリサイドの糸且成 (金属 Mとシリコン（Si)との原子糸且成比）は同じもの であっても、異なるものであっても良い。
[0115] シリサイドィ匕時に、異なる組成のゲート電極間でゲート電極の構成材料の相互拡散 を防止し、均一で素子特性に優れたゲート電極とするために、第一ゲート電極 24bと 第二ゲート電極 24aを構成する金属 Mのシリサイドの組成は同じであることが好まし い。ただし、この場合、第二ゲート電極 24a中には不純物が含まれる。 [0116] 本発明に係る CMOSFETにおいては、図 12 (a)及び図 12 (b)に示されるように、 第一ゲート電極 24b及び第二ゲート電極 24aがライン状電極 28の一部を構成してい る。
[0117] また、第一ゲート電極 24b及び第二ゲート電極 24aは共に金属 Mのシリサイドから 構成されて 、ることが好ま 、が、第一ゲート電極 24b及び第二ゲート電極 24aでは 互いに含有する不純物元素の種類が異なっている。このため、ライン状電極 28の全 体を一度のシリサイドィ匕で形成することができ、第一ゲート電極 24b及び第二ゲート 電極 24aの素子特性を均一にすることができ、信頼性に優れた CMOSFETとするこ とが可能である。
(第三の実施形態）
本発明の第三の実施形態は、本発明の第二の実施形態に係る CMOSFETの製 造方法に関する。
[0118] 図 6 (a)乃至図 6 (h)及び図 7 (a)乃至図 7 (b)は本発明の第三の実施形態に係る C MOSFETの製造方法における各工程を示した断面図である（ただし、図を単純ィ匕 するため、図 6 (a)乃至図 6 (h)及び図 7 (a)においては、 NMOSFETの製造工程の みを表している）。
[0119] 先ず、図 6 (a)に示すように、シリコン基板 1の表面領域に STI (Shallow Trench
Isolation)技術を用いて素子分離領域 2を形成した。
[0120] 続いて、素子分離領域 2により画定された素子形成領域においてシリコン基板 1の 表面に絶縁膜層 3を形成した。絶縁膜層 3としては SiONを用いた。
[0121] 次いで、図 6 (a)に示すように、絶縁膜層 3上に厚さ 80nmの多結晶シリコン (poly
— Si)膜 4を形成した。
[0122] 次いで、多結晶シリコン (poly— Si)膜 4に対して、レジストを用いた通常のフォトリソ グラフィープロセスとイオン注入とを組み合わせることにより、第一ゲート電極を形成 する領域にはフッ素 (F)を、第二ゲート電極を形成する領域にはホウ素（B)を注入し た。
[0123] フッ素（F)の注入エネルギー及びドーズ量は 5KeV及び 5 X 1015cm_2とし、ホウ素
(B)の注入エネルギー及びドーズ量は 2KeV及び 6 X 1015cm_2とした。 [0124] その後、図 6 (b)に示すように、多結晶シリコン (poly— Si)膜 4上に厚さ 150nmの シリコン酸ィ匕膜 5を形成した。
[0125] 次に、図 6 (c)に示すように、リソグラフィー技術および RIE (Reactive Ion Etchi ng)技術を用いて、絶縁膜層 3、多結晶シリコン (poly— Si)膜 4及びシリコン酸ィ匕膜 5 力もなる積層膜をパターユングし、ゲート絶縁膜と、ゲート絶縁膜上に設けられた第 一ゲート電極及び第二ゲート電極とからなるゲートパターンを形成した (なお、図 6 (c
)においては、第一ゲート電極のみを図示する)。
[0126] 次!、で、半導体基板 1に不純物のイオン注入を行 、、ゲートパターンをマスクとして
、シリコン基板 1の表面にエクステンション拡散層領域 6を自己整合的に形成した。
[0127] さらに、図 6 (d)に示すように、シリコン窒化膜とシリコン酸ィ匕膜とを順次堆積し、その 後、エッチバックすることによってゲートパターンの側面にゲート側壁 7を形成した。
[0128] この状態で再度のイオン注入を行!、、活性ィ匕ァニールを経て、エクステンション拡 散層領域 6の下方の領域にソース'ドレイン領域 8を形成した。
[0129] 次に、図 6 (e)に示すように、厚さ 20nmの金属膜 9をスパッタにより全面に堆積した
[0130] 次いで、図 6 (f)に示すように、サリサイド技術により、ゲートパターン及びゲート側壁
7及び素子分離領域 2をマスクとして、ソース'ドレイン領域 8上のみに厚さ約 40nmの シリサイド層 10を形成した。
[0131] このシリサイド層 10はコンタクト抵抗を最も低くすることができる Niモノシリサイド (Ni
Si)とした。なお、 Niシリサイドの代わりに Coシリサイドや Tiシリサイドを用いてもよい。
[0132] さらに、図 6 (g)に示すように、 CVD (Chemical Vapor Deposition)法によって
、シリコン酸ィ匕膜からなる層間絶縁膜 11を全面に形成した。
[0133] 次いで、図 6 (h)に示すように、層間絶縁膜 11を CMP技術によって平坦ィ匕し、さら に、層間絶縁膜 11のエッチバックを行うことにより、ゲートパターンの多結晶シリコン（ poly— Si)膜 4を露出させた。
[0134] 次に、図 7 (a)に示すように、ゲートパターンの多結晶シリコン (poly— Si)膜 4をシリ サイドィ匕するために、ゲートパターンの多結晶シリコン (poly— Si)膜 4、ゲート側壁 7 及び層間絶縁膜 11上に金属 M力もなる金属膜 12を堆積した。 [0135] 金属膜 12としては、多結晶シリコン (poly— Si)膜 4とシリサイドを形成可能な金属、 例えば、ニッケル (Ni)、白金（Pt)、タンタル (Ta)、コバルト（Co)、チタン (Ti)または それらの合金など力も選択することができるが、ソース Zドレイン領域 8にすでに形成 されて ヽるシリサイド層 10の電気抵抗値が、それ以上高くならな!ヽ温度で多結晶シリ コン (poly— Si)膜 4を完全にシリサイドィ匕することができる金属が好適である。
[0136] 例えば、ソース Zドレイン領域 8に Niモノシリサイド (NiSi)層が形成されている場合 には、多結晶シリコン (poly— Si)膜 4を Niダイシリサイド (NiSi )化することにより、ソ
2
ース Zドレイン領域 8と配線とのコンタクト抵抗が高くなることを防ぐため、その後のプ ロセス温度を摂氏 500度以下にする必要がある。このため、本実施形態においては、 金属膜 12としては、摂氏 500度以下の温度においてシリサイド化が十分進行する- ッケル (Ni)を選択した。
[0137] この工程において堆積する Ni膜の厚さは、多結晶シリコン (poly— Si)膜 4と-ッケ ル (Ni)とが十分に反応して、多結晶シリコン (poly— Si)膜 4が全てシリサイドィ匕して
NiSiとなるのに十分な膜厚に設定する。
[0138] 本実施形態においては、 DCマグネトロンスパッタ法により、室温で Ni膜を 50nmの 厚さに成膜した。
[0139] このゲートパターンのシリサイド化において、 NMOSFET用ゲートパターン（ポリシ リコン）中の添加不純物元素（例えば、 F)は、図 7 (b)に示すように、ゲート電極とゲー ト絶縁膜との界面に偏析不純物層 17として偏析する。
[0140] 同様に、 PMOSFET用ゲートパターン（ポリシリコン）中の添加不純物元素（例えば
、 B)も、図 7 (b)に示すように、ゲート電極とゲート絶縁膜との界面に偏析不純物層 1
8として偏析する。
[0141] この後、熱処理にぉ 、てシリサイド化反応をしな力つた余剰の Ni膜を、硫酸過酸ィ匕 水素水溶液を用いたウエットエッチングにより除去した。
[0142] 以上のような工程を経ることにより、図 7 (b)に示すように、第一ゲート電極 13及び 第二ゲート電極 14の各々とゲート絶縁膜との界面に異なる添加元素が偏祈したフル シリサイド電極をもつ NMOSFET及び PMOSFETを形成した。
[0143] このようにして作製した NMOSFETにおいて、 XPS測定により、 NiSiからなる第一 ゲート電極 13と SiON力もなるゲート絶縁膜との界面において不純物としてのフッ素（ F)が偏祈して 、ることを確認した。
[0144] また、 SiON膜からなるゲート絶縁膜中の酸素と結合した不純物としてのフッ素 (F) の面密度を XPS測定結果に基づき計算するとともに、 TEM— EELS法により測定し た。この結果、 XPS測定及び TEM— EELSに基づく不純物としてのフッ素（F)の面 密度は 9 X 1013cm_2であり、第一ゲート電極 13の実効仕事関数は 4. 05eVであつ た。
[0145] 図 8は、実効仕事関数が 4. 05eVに変調されている NiS も構成される第一ゲート 電極 13において、チャネル不純物濃度を 4 X 1017cm_3とした場合の NMOSFETの ドレイン電流のゲート電圧に対する依存性の実測値を示したグラフである。
[0146] 図 5より、実効仕事関数が 4. 05eVのときに予想されるしきい値電圧 (Vth)は 0. 1 Vであったが、図 8に示した実測値によれば、 NiSiをゲート電極とした NMOSFETの しきい値電圧 (Vth)は実効仕事関数から予想されたとおり、 0. IVとなっている。
[0147] 以上より、不純物を添加した NiSi電極と SiONゲート絶縁膜とを組み合わせること により、優れたトランジスタ特性を得ることができたことが確認できた。
(第四の実施形態）
本発明の第四の実施形態は、上記の第三の実施形態とは別の、本発明の第二の 実施形態に係る CMOSFETの製造方法に関する。
[0148] 図 9 (a)乃至図 9 (h)、図 10 (a)乃至図 10 (c)及び図 11 (a)乃至図 11 (c)は本発明 の第四の実施形態に係る CMOSFETの製造方法における各工程を示した断面図 である（ただし、図を単純化するため、図 9 (a)乃至図 9 (h)においては、 NMOSFET の製造工程のみを表して 、る）。
[0149] 本実施形態は、ゲートパターンのシリサイド化後にソース'ドレイン領域上にシリサイ ドを形成すると共に、 NMOSFETのチャネル領域にひずみを加え、電子移動度を 向上させるためにシリコン窒化膜を形成する工程を含む点において、第三の実施形 態とは異なっている。
[0150] 本実施形態においては、ソース'ドレイン領域形成までは図 7 (a)乃至図 7 (d)に示 した第三の実施形態と同様の工程（図 9 (a)乃至図 9 (d) )が実施されるので、これら の説明を省略し、図 9 (e)に示す次工程力 説明を開始する。
[0151] なお、本実施形態においては、第一ゲート電極となるゲートパターン中には不純物 として塩素（C1)を添加した。
[0152] 図 9 (e)に示すように、 CVD (Chemical Vapor Deposition)法によって、全面 にシリコン窒化膜 15を形成した。このシリコン窒化膜 15は、後に層間絶縁膜 11をゥェ ット処理で除去する際に、シリコン基板 1、第一ゲート電極 13、第二ゲート電極 14及 びゲート側壁 7を保護する役割を有して ヽる。
[0153] さらに、図 9 (f)に示すように、 CVD (Chemical Vapor Deposition)法によって
、シリコン酸ィ匕膜からなる層間絶縁膜 11を全面に形成した。
[0154] 次いで、図 9 (g)に示すように、層間絶縁膜 11を CMP技術によって平坦ィ匕し、さら に、層間絶縁膜 11のエッチバックを行うことにより、ゲートパターンの多結晶シリコン（ poly— Si)膜 4を露出させた。
[0155] 次に、図 9 (h)に示すように、ゲートパターンの多結晶シリコン (poly— Si)膜 4をシリ サイドィ匕するために、多結晶シリコン (poly— Si)膜 4、ゲート側壁 7及び層間絶縁膜 1
1上に金属 Mカゝらなる金属層 12を堆積した。
[0156] 金属膜 12としては、多結晶シリコン (poly— Si)膜 4とシリサイドを形成可能な金属、 例えば、ニッケル (Ni)、白金（Pt)、タンタル (Ta)、コノ ルト（Co)、チタン（Ti)、タン ダステン (W)またはそれらの合金など力 選択することができる。
[0157] 本実施形態においては、第三の実施形態とは異なり、ゲートパターンを構成する多 結晶シリコン (poly— Si)膜 4のシリサイドィ匕時に、ソース Zドレイン領域 8上にはまだ シリサイド層が形成されていない。このため、ソース Zドレイン領域やチャネル領域に 注入された不純物が再拡散しない範囲であれば、熱処理条件を自由に選択して、ゲ ートパターンのシリサイドィ匕処理 (熱処理）を行うことができる。このため、ゲート電極用 材料として使用できるシリサイドの種類は第三の実施形態と比べて広範囲となる。
[0158] 本実施形態においては、金属 M力もなる金属層 12としては、シリサイドィ匕温度が比 較的高 、タングステン (W)を用いた。タングステン (W)のシリサイドィ匕温度は摂氏 80
0度以上である。
[0159] 次に、ゲートパターンを構成する多結晶シリコン (ポリシリコン）と金属 Mとを反応させ て、金属 Mのシリサイドを形成する（第一シリサイド化)。
[0160] 次に、熱処理 (第一シリサイド化）時にシリサイド化反応をしな力つた余剰のタンダス テン膜をウエットエッチングにより除去する。
[0161] このシリサイド化において NMOSFET用ゲートパターン中の添カ卩元素（C1)は、図
10 (a)に示すように、ゲート電極 13とゲート絶縁膜との界面に偏析不純物層 17として 偏析する。
[0162] また、 PMOSFET用のゲートパターン中の添加元素（例えば、 B)も、図 10 (a)に示 すように、ゲート電極 14とゲート絶縁膜との界面に偏析不純物層 18として偏析する。
[0163] このようにして、図 10 (a)に示す NMOSFET及び PMOSFETにお!/、ては、ゲート 電極とゲート絶縁膜との界面に異なる不純物が偏祈したフルシリサイド電極 13及び 1 4をそれぞれ形成した。
[0164] 次に、図 10 (b)に示すように、層間絶縁膜 11をフッ化水素酸水溶液で、また、シリ コン窒化膜 15を燐酸で各々除去した。
[0165] この後、図 10 (c)に示すように、厚さ 20nmの金属膜をスパッタリングにより全面に 堆積し、サリサイド技術により、ゲートパターン、ゲート側壁 7及び素子分離領域 2をマ スクとして、ソース'ドレイン領域 8上にのみに厚さ約 40nmのシリサイド層 10を形成し た (第三シリサイド化)。
[0166] このシリサイド層 10はコンタクト抵抗を最も低くすることができる Niモノシリサイド (Ni
Si)から構成した。シリサイド層 10を構成する材料としては、 Niシリサイドの代わりに、
Coシリサイドや Tiシリサイドを用いることもできる。
[0167] 次に、図 11 (a)に示すように、 CVD (Chemical Vapor Deposition)法によって
、 N型チャネルに引っ張り応力を加え、電子移動度を向上させるために、シリコン窒 化膜 16を全面に形成した。
[0168] さらに、図 11 (b)に示すように、レジスト膜を用いた通常のフォトリソグラフィープロセ スとイオン注入とを組み合わせることにより、 PMOSFET上のシリコン窒化膜 16にィ オン注入を行 、、シリコン窒化膜 16の応力を緩和した。
[0169] 次に、図 11 (c)に示すように、 CVD (Chemical Vapor Deposition)法によって
、全面にシリコン酸ィ匕膜からなる層間絶縁膜 17を形成した。 [0170] 最後に配線を形成し、ゲート電極とゲート絶縁膜との界面に第一の不純物が偏祈し たフルシリサイド電極 13を有する NMOSFETと、ゲート電極とゲート絶縁膜との界面 に第一の不純物とは異なる第二の不純物が偏祈したフルシリサイド電極 14を有する PMOSFETとを有する CMOSFETを形成した。
[0171] このようにして作製した NMOSFETにおいて、 XPS測定により、 NiSi電極からなる ゲート電極 13と SiON膜からなるゲート絶縁膜との界面に塩素（C1)が偏析しているこ とを確認した。
[0172] また、 SiON膜からなるゲート絶縁膜中の酸素と結合した不純物（C1)の面密度を X PS測定結果に基づき計算するとともに、 TEM— EELS法により測定した。
[0173] この結果、 XPS測定及び TEM— EELSに基づく不純物の面密度は 1. 3 X 1014c m_2であり、フルシリサイド電極 13の実効仕事関数を 4. 05eVとすることができた。
[0174] さらに、本実施形態における NMOSFETにおいて、電子移動度は poly— SiZSi Oの組み合わせによるトランジスタと同等の値を得ることができることを確認した。
2
[0175] 以上より、本実施形態において示した不純物含有 NiSi電極と SiONゲート絶縁膜と を組み合わせることにより、優れたトランジスタ特性を得ることができた。
[0176] 以上、本発明に係る実施形態を説明したが、本発明は上記実施形態に限定される ものではなぐ本発明の趣旨を逸脱しない範囲内において、組成、材料及び構造を 変更することが可能である。
[0177] 例えば、ゲートパターンをシリサイド化するための金属 Mは、ソース'ドレイン領域上 のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリ サイドィ匕が可能であり、かつ、その温度でフルシリサイドゲート電極を形成可能なもの であれば良い。このため、金属 Mは Niに限定されるものではなぐタンタル (Ta)、白 金 (Pt)、コバルト（Co)、チタン (Ti)、タングステン (W)などを用いることが可能である
[0178] また、ゲート電極をシリサイド化するための金属 Mと、ソース'ドレイン領域のシリサイ ド化に用いる金属元素との糸且合せは、第三の実施形態においても述べたように、ソー ス Zドレイン領域を形成し、そのソース Zドレイン領域上にシリサイドを形成する場合 には (第二シリサイド化）、ソース ·ドレイン領域上のシリサイドの変質が起こらな 、温度 範囲で多結晶シリコン (poly— Si)のフルシリサイドィ匕を行うことができるという条件を 満たす必要がある。
[0179] ここで、低温でのシリサイドィ匕が困難な金属であっても、長時間の熱処理を行うこと により、シリサイドィ匕が可能となる。このため、ゲート電極を構成するシリサイド金属元 素及びソース ·ドレイン領域上のシリサイド金属元素の組合せに応じて、熱処理温度 や熱処理時間その他の条件を調整することにより、ゲート電極を完全にシリサイド化 することが可能となる。
[0180] また、例えば、ゲート電極上の多結晶シリコン（poly— Si)をアモルファス Siに置き 換えることにより、あるいは、シリサイド化する金属の成膜温度を調整することにより、 シリサイドィ匕温度を低下させることが可能であり、これらの技術を必要に応じて併用す ることにより好適な組合せを実現することができる。
[0181] また、ゲートリーク電流を低減した 、場合には、絶縁膜として HfSiONなどの ヽゎゅ る高誘電率ゲート絶縁膜を用いることができる。この場合、ゲート絶縁膜としてシリコン 酸ィ匕膜又はシリコン酸窒化膜を用いた場合に比べて、しきい値電圧が低下する程度 は減少する。
[0182] しかしながら、ゲート絶縁膜を多層構造とし、ゲート絶縁膜のゲート電極と接する部 分にシリコン酸ィ匕膜層、シリコン酸窒化膜層又はシリコン窒化膜層を挿入し、この下 層として HfSiON層を設けることにより、実効仕事関数を小さくすることができる。この 結果、 NMOSFETにお!/、て低!、しき!/、値電圧を実現することができる。
図面の簡単な説明
[0183] [図 1]本発明の第一の実施形態に係る NMOSFETの構造を表す断面図である。
[図 2]本発明に係る NMOSFETに対して XPS測定を行う状態を示す断面図である。
[図 3]本発明に係る NMOSFETに対する XPS測定の結果を示すグラフである。
[図 4]本発明に係る NMOSFETにおけるゲート電極の実効仕事関数と、ゲート電極 とゲート絶縁膜との界面における不純物の面密度との関係を示すグラフである。
[図 5]本発明に係る NMOSFETにおけるチャネル不純物濃度とそのチャネル不純物 濃度のときの実効仕事関数から予想される NMOSFETのしき 、値電圧 (Vth)との 関係を表したグラフである。 [図 6]図 6 (a)乃至図 6 (h)は本発明の第三の実施形態に係る CMOSFETの製造方 法における各工程を示した断面図である
[図 7]図 7(a)及び図 7(b)は本発明の第三の実施形態に係る CMOSFETの製造方 法における各工程を示した断面図である。
[図 8]本発明の NMOSFETのドレイン電流 ゲート電圧特性を示すグラフである。
[図 9]図 9 (a)乃至図 9 (h)は本発明の第四の実施形態に係る CMOSFETの製造方 法における各工程を示した断面図である。
[図 10]図 10 (a)乃至図 10(c)は本発明の第四の実施形態に係る CMOSFETの製 造方法における各工程を示した断面図である。
[図 11]図 11 (a)乃至図 11 (c)は本発明の第四の実施形態に係る CMOSFETの製 造方法における各工程を示した断面図である。
[図 12]図 12 (a)は本発明の第二の実施形態に係る CMOSFETの上面図、図 12(b) は図 12(a)の A— A，線における断面図、図 12(c)は図 12(a)の B— B'線における 断面図と図 12(a)の C— C'線における断面図とを組み合わせたものである。
符号の説明
1·· 'シリコン基板
2" •素子分離領域
3·· •ゲート絶縁膜
4·· •多結晶シリコン (poly— Si)膜
5·· •シリコン酸ィ匕膜
6·· •エクステンション拡散層領域
7" •ゲート側壁
8·· 'ソース'ドレイン拡散層
9·· •金属膜
lO- ··シリサイド層
ll- ··層間絶縁膜
12· ··第 1金属膜
13· • ·Ν型フルシリサイド電極 (第一ゲート電極) ·• ·Ρ型フルシリサイド電極 (第二ゲート電極) 、 16···シリコン窒化膜
· • 'NMOSFETの不純物元素層
· • 'PMOSFETの不純物元素層
· ■•NMOSFET
· ■•PMOSFET
b ···第一ゲート電極
a …第二ゲート電極
a .25b-- 'ソース ドレイン領域
· ••P型領域
· ••Ν型領域
· ··ゲート側壁

Claims

請求の範囲
[1] 半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜 上に設けられた第一ゲート電極と、を有する NMOSFETであって、
前記第一ゲート電極が、金属のシリサイドと、不純物として硫黄 (S)、フッ素 (F)及 び塩素（C1)力 なる群力 選択された少なくとも一種の元素と、からなり、
前記不純物は、少なくとも前記第一ゲート電極と前記ゲート絶縁膜との界面に存在 することを特徴とする NMOSFET。
[2] 前記ゲート絶縁膜が酸ィ匕物からなることを特徴とする請求項 1に記載の NMOSFE Τ0
[3] 前記ゲート絶縁膜がシリコン酸ィ匕物又はシリコン酸窒化物力 なることを特徴とする 請求項 1に記載の NMOSFET。
[4] 前記ゲート絶縁膜は HfSiON力もなることを特徴とする請求項 1に記載の NMOSF
[5] 前記ゲート絶縁膜が多層からなり、
前記ゲート絶縁膜は、
前記第一ゲート電極と接して設けられたシリコン酸ィ匕物層、シリコン酸窒化物層又 はシリコン窒化物層からなる第一層と、
前記第一層の下方に形成され、 HfSiON力 なる第二層と、
を有することを特徴とする請求項 1に記載の NMOSFET。
[6] 前記第一ゲート電極の前記ゲート絶縁膜と接する面における 1価のフッ素 (F)の面 密度が 9 X 1013cm_2以上であることを特徴とする請求項 1乃至 5の何れか一項に記 載の NMOSFET。
[7] 前記第一ゲート電極の前記ゲート絶縁膜と接する面における 1価の硫黄 (S)の面 密度が 1. 1 X 1014cm_2以上であることを特徴とする請求項 1乃至 5の何れか一項に 記載の NMOSFET。
[8] 前記第一ゲート電極の前記ゲート絶縁膜と接する面における 1価の塩素 (C1)の面 密度が 1. 3 X 1014cm_2以上であることを特徴とする請求項 1乃至 5の何れか一項に 記載の NMOSFET。
[9] 前記金属は摂氏 350乃至 500度の範囲内においてシリサイド化する金属であること を特徴とする請求項 1乃至 8の何れか一項に記載の NMOSFET。
[10] 前記金属は、ニッケル (Ni)、白金（Pt)、タンタル (Ta)、コバルト（Co)、チタン (Ti) 及びタングステン (W)力もなる群力 選択された少なくとも一つであることを特徴とす る請求項 1乃至 9の何れか一項に記載の NMOSFET。
[11] 前記金属がニッケル (Ni)であることを特徴とする請求項 1乃至 9の何れか一項に記 載の NMOSFET。
[12] 前記不純物は前記半導体基板の法線方向において前記界面力も上方に向力つて 分布していることを特徴とする請求項 1乃至 11の何れか一項に記載の NMOSFET
[13] 請求項 1乃至 12の何れか一項に記載の NMOSFETと、
半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜 上に設けられた第二ゲート電極と、を有する PMOSFETと、
を備える CMOSFETであって、
前記 NMOSFETのゲート長方向と前記 PMOSFETのゲート長方向とが平行とな るように配置され、
前記第二ゲート電極は、前記金属のシリサイドと、不純物と、を含み、
前記第一ゲート電極と前記第二ゲート電極とは電気的に連通して、前記 NMOSF ETの前記ゲート長方向と直交する方向に延在するライン状電極を構成することを特 徴とする CMOSFET。
[14] 半導体基板上に絶縁膜層を形成する第一の工程と、
前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、
前記多結晶シリコン層に、不純物として、硫黄 (S)、フッ素 (F)及び塩素（C1)力 な る群力 選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物 含有多結晶シリコン層とする第三の工程と、
前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパター- ングする第四の工程と、
前記ゲートパターン上に金属の層を堆積する第五の工程と、 熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結 晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第六の工程 と、
前記第六の工程において前記不純物含有多結晶シリコンと反応しな力つた前記金 属を除去する第七の工程と、
を有する NMOSFETの製造方法。
[15] ソース Zドレイン領域を形成する第八の工程と、
前記ソース Zドレイン領域上にシリサイドを形成する第九の工程と、をさらに備え、 前記第八及び第九の工程は前記第六の工程よりも前に実施され、
前記第六の工程にぉ 、て、前記ソース Zドレイン領域上に形成された前記シリサイ ドの電気抵抗値がより高くならない温度で前記熱処理を行うことを特徴とする請求項
14に記載の NMOSFETの製造方法。
[16] 前記第六の工程の前にソース Zドレイン領域を形成する第十の工程と、
前記第六の工程の後に前記ソース Zドレイン領域上にシリサイドを形成する第十一 の工程と、
を有することを特徴とする請求項 14に記載の NMSOFETの製造方法。
[17] 前記第三の工程において、前記多結晶シリコン層への前記不純物の注入がイオン 注入法により行われることを特徴とする請求項 14乃至 16の何れか 1項に記載の NM
OSFETの製造方法。
[18] NMOSFETと PMOSFETとを有する CMOSFETの製造方法であって、
半導体基板上に絶縁膜層を形成する第一の工程と、
前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、
前記 NMOSFETの形成領域において、前記多結晶シリコン層に、不純物として、 硫黄 (S)、フッ素 (F)及び塩素 (C1)力 なる群力 選択された少なくとも一種の元素 を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程と 前記 PMOSFETの形成領域において、前記多結晶シリコン層に、 P型不純物を注 入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第四の工程と、 前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパター- ングする第五の工程と、
前記ゲートパターン上に金属の層を堆積する第六の工程と、
熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結 晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第七の工程 と、
前記第七の工程において前記不純物含有多結晶シリコンと反応しな力つた前記金 属を除去する第八の工程と、
を有する CMOSFETの製造方法。
前記 NMOSFETの第一ゲート電極と前記 PMOSFETの第二ゲート電極とは、 前記 NMOSFETのゲート長方向と前記 PMOSFETのゲート長方向とが平行とな り、かつ、前記第一ゲート電極と前記第二ゲート電極とが電気的に連通して、前記 N MOSFETの前記ゲート長方向と直交する方向に延在するライン状電極を構成する ように形成されることを特徴とする請求項 18に記載の CMOSFETの製造方法。
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