WO2007015507A1 - 電子回路装置とその製造方法 - Google Patents

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WO2007015507A1
WO2007015507A1 PCT/JP2006/315279 JP2006315279W WO2007015507A1 WO 2007015507 A1 WO2007015507 A1 WO 2007015507A1 JP 2006315279 W JP2006315279 W JP 2006315279W WO 2007015507 A1 WO2007015507 A1 WO 2007015507A1
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electronic circuit
wiring structure
semiconductor substrate
multilayer wiring
circuit device
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PCT/JP2006/315279
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Ryohei Satoh
Manabu Bonkohara
Yoshiharu Iwata
Shouhei Yasuda
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ZyCube Co Ltd
University of Osaka NUC
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Osaka University NUC
ZyCube Co Ltd
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    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps

Definitions

  • the present invention relates to an electronic circuit device and a method for manufacturing the same, and more specifically, a semiconductor substrate having a plurality of electronic circuit elements interconnected by a wiring layer, and a multilayer wiring structure including a multilayer wiring layer. And an electronic circuit device obtained by interconnecting the wiring layer on the semiconductor substrate and the multilayer wiring layer of the multilayer wiring structure using a plurality of connection electrodes.
  • ultra large-scale integrated circuit devices have been increasingly integrated, and various elements inside the devices have been miniaturized accordingly. It is getting complicated.
  • wirings are, for example, a local (lower) wiring layer in the vicinity of the element and interconnecting the elements, an intermediate wiring layer formed on the local (lower) wiring layer, and the intermediate wiring layer It is configured as a multilayer wiring structure including a global (upper) wiring layer formed on the top.
  • a multilayer wiring structure is formed three-dimensionally separately from the ULSI chip, and the multilayer wiring structure is formed on the ULSI chip. It has been proposed to connect electrically and mechanically to the surface.
  • a technology stacked packaging technology in which an interposer formed separately from a ULSI chip is joined to a ULSI chip to form an electronic circuit device (system).
  • This technology is also called a system-in-a-package (SiP) because the system is built into the package.
  • Patent Document 1 discloses that “a semiconductor device having a structure in which an element formed on a substrate is connected to an electrode of another wiring structure via an electrode penetrating the substrate, A semiconductor device is disclosed in which substantially the entire surface is bonded or bonded to the main surface of the other wiring structure (see claim 1). According to this semiconductor device, the gap between the board and the wiring structure (for example, interposer, other board on which elements are formed, etc.) can be eliminated, so the thickness in the stacking direction can be reduced accordingly. It is possible to further reduce the size of the chip and improve the heat dissipation of the chip ”(see paragraphs (0011) and (0013)).
  • Patent Document 1 also discloses a method for manufacturing two types of semiconductor devices.
  • One is “a step of adhering or bonding another wiring structure having an electrode to an almost entire back surface of a substrate on which an element is formed via an insulating film, and then changing from an element formed on the substrate to another.
  • the substrate on which the element is formed can be bonded to another wiring structure without generating a gap due to the solder bump, and therefore the thickness in the stacking direction can be reduced accordingly.
  • the mounting size can be further reduced, the heat dissipation of the chip can be improved, and when the connection electrode is formed by placing the metal in the hole, the surrounding dielectric strength is increased. Is highly reliable ”(see paragraph (0008)).
  • this manufacturing method the same effect as the above manufacturing method can be obtained, and the effect that “the process can be simplified as compared with the above method” is also obtained (paragraph ( 0010))).
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-012180 (FIGS. 1 to 5)
  • the semiconductor device disclosed in Patent Document 1 described above it is possible to reduce the mounting size and improve the heat dissipation in the semiconductor device using the "through electrode” and the "laminated package technology". is there.
  • the semiconductor device of Patent Document 1 uses the through electrode of the substrate incorporating the element to connect the element in the substrate to the electrode of the wiring structure. It has a structure. Therefore, when manufacturing the semiconductor device of Patent Document 1, the substrate must be processed from both the front and back surfaces, and there is a difficulty in manufacturing the process in a complicated manner.
  • a substrate having a predetermined element and a wiring structure having a predetermined wiring are separately manufactured, and the main structure of the wiring structure is formed on the back surface of the substrate.
  • the force required to bond or bond the surfaces is not mentioned for its production yield.
  • the present invention has been made in consideration of these points, and an object of the present invention is to be able to mount an enormous number of wirings by a relatively simple manufacturing process, and at the very least. It is another object of the present invention to provide an electronic circuit device that can be manufactured with a high yield and a manufacturing method thereof.
  • Another object of the present invention is to provide an electronic circuit device having a wiring structure capable of realizing high-speed signal transmission accompanying the increase in frequency of a clock signal to the GHz order, and a manufacturing method thereof.
  • an electronic circuit device in a first aspect of the present invention, includes a semiconductor substrate having a plurality of electronic circuit elements and a wiring layer interconnecting the electronic circuit elements;
  • a multilayer wiring layer is built in and the thermal expansion coefficient is almost the same as the thermal expansion coefficient of the semiconductor substrate.
  • the thermal expansion coefficient is almost the same as the thermal expansion coefficient of the semiconductor substrate.
  • the surface of the wiring layer of the semiconductor substrate and the joint surface of the multilayer wiring structure are electrically and mechanically interconnected using a connection electrode or without using a connection electrode. And the multilayer wiring structure are integrated.
  • the surface of the wiring layer of the semiconductor substrate having the above configuration and the joint surface of the multilayer wiring structure having the above configuration may be electrically connected with or without using a connection electrode. Mechanically interconnected and thereby integrated. Therefore, an enormous number of wirings can be mounted by a relatively simple manufacturing process. Further, since the thermal expansion coefficient of the multilayer wiring structure is almost the same as the thermal expansion coefficient of the semiconductor substrate, the integrated semiconductor substrate and the multilayer wiring structure may be separated due to a temperature change. Nor.
  • the manufacturing yield of the semiconductor substrate having the above-described configuration is generally about an electronic circuit element on the semiconductor substrate and a wiring layer (for example, a lower wiring portion of about 2 to 3 layers) formed on these elements. 98-99% is obtained.
  • a manufacturing yield of almost 100% can be obtained. Therefore, by manufacturing and testing the semiconductor substrate having the above configuration and determining that it is a non-defective product, the yield of the electronic circuit device as a whole can be substantially increased by joining the multilayer wiring structure having the above configuration. Can be raised to 100%. That is, the electronic circuit device of the present invention can be manufactured with a very high yield.
  • the “semiconductor substrate” may be a semiconductor substrate incorporating any element (electronic element or circuit element). As long as a desired element or circuit can be formed, silicon, a compound semiconductor, or another semiconductor may be used.
  • the structure of the “semiconductor substrate” is also arbitrary, and may be a simple board made of a semiconductor or a so-called SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • a semiconductor substrate having elements and circuits formed therein, that is, a so-called LSI wafer or LSI chip is used, but the invention is not limited to this.
  • chip size obtained by dividing a semiconductor wafer (chip size), or it may be an intermediate size between the wafer size and the chip size, or from the wafer size. It may be a large size.
  • the "multilayer wiring structure” may be integrated with the "semiconductor substrate” as a single ULSI structure, or an interposer structure.
  • connection electrode an adhesive having an electrical insulation property (for example, epoxy resin, polyimide) (Mido) is preferably used in combination.
  • connection electrode any conductive material can be used as long as it can be used as an electrode of a semiconductor device.
  • a semiconductor such as polysilicon, or a metal such as tungsten (W), copper (Cu), or aluminum (A1) can be suitably used.
  • the material of the “connecting electrode” is such that when they are brought into contact with each other while being heated and pressed (for example, gold (Au)), they are mechanically connected by directly contacting them. What should I do? However, if the two are not joined to each other only by doing so (for example, Tandasten (W)), it is necessary to perform mechanical connection between the two with an appropriate joining metal interposed therebetween.
  • the bonding metal for example, an In—Au alloy, a tin (Sn) —gold (Ag) alloy, an In simple substance, an Sn simple substance, or the like can be used.
  • the multilayer wiring structure is integrated with the semiconductor substrate and has a structure similar to a single ULSI.
  • the semiconductor substrate functions as a semiconductor device
  • the multilayer wiring structure is integrated with the semiconductor substrate as an interposer of the semiconductor device.
  • the thermal expansion coefficient and thickness of each layer constituting the multilayer wiring layer of the multilayer wiring structure causes warpage of the multilayer wiring structure due to temperature change. Adjusted to prevent.
  • the warpage of the multilayer wiring structure due to a temperature change is reliably prevented, it is possible to reliably prevent the integrated semiconductor substrate and the multilayer wiring structure from peeling off due to a temperature change.
  • the surface of the wiring layer of the semiconductor substrate and the joint surface of the multilayer wiring structure are electrically and mechanically connected using a connection electrode. Interconnected. In this case, it is preferable that an electrically insulating adhesive is filled between the surface of the wiring layer of the semiconductor substrate and the joint surface of the multilayer wiring structure.
  • the surface of the wiring layer of the semiconductor substrate and the joint surface of the multilayer wiring structure are electrically connected without using a connection electrode. May be interconnected.
  • an amorphous insulating film is disposed on the surface of the wiring layer of the semiconductor substrate and the bonding surface of the multilayer wiring structure, and the two amorphous insulating films are directly bonded to each other. preferable.
  • the multilayer wiring structure includes an insulating layer and a signal line alternately arranged at predetermined intervals along one direction inside the insulating layer. And a ground line, and a pair of ground layers disposed on both sides of the insulating layer in a direction orthogonal to a plane including the signal line and the ground line.
  • the predetermined interval is 2.4 ⁇ m
  • each of the signal line and the ground line has a square cross section with a side of 1.2 / m
  • the signal line and the ground line More preferably, the distance between each of the pair of ground layers is 2.4 zm. This is because it is optimized for high-speed signal transmission as described above.
  • the electronic circuit device is manufactured by integrating the semiconductor substrate and the multilayer wiring structure as described above, and therefore, by a relatively simple manufacturing process. It is possible to mount an enormous number of wires for inter-element connection and to manufacture with extremely high yield.
  • the method includes a step of forming a plurality of connection electrodes for interconnecting the semiconductor substrate and the multilayer wiring structure.
  • the semiconductor substrate and the multilayer wiring structure are interconnected using a plurality of connection electrodes.
  • an epoxy resin or a polyimide resin is used as the adhesive.
  • an amorphous insulating film is disposed on the surface of the wiring layer of the semiconductor substrate and the joint surface of the multilayer wiring structure, respectively.
  • the semiconductor substrate and the multilayer wiring structure are interconnected by directly bonding the two amorphous insulating films.
  • the electronic circuit device and the manufacturing method thereof according to the present invention described above can be applied to any electronic circuit device having the semiconductor substrate and the multilayer wiring structure as described above, and the size thereof is not limited.
  • the electronic circuit device may be a wafer size (in this case, the substrate is the wafer size), a chip size (in this case, the substrate is the chip size), or the wafer size and the chip size. (In this case, the substrate is the intermediate size between the wafer size and the chip size) or larger than the wafer size (in this case, the substrate is larger than the wafer size) It may be.
  • “wafer size” means almost the same size as a semiconductor wafer (for example, 8 inches in diameter).
  • FIG. 1 is a cross-sectional view of a principal part showing a schematic configuration of the electronic circuit device according to the first embodiment of the present invention.
  • this electronic circuit device includes a semiconductor substrate (semiconductor device) 100 having a large number of circuit elements and a local wiring layer that interconnects the circuit elements, and a multilayer wiring structure 200 that functions as an interposer. And.
  • the semiconductor substrate 100 functions as a semiconductor device (semiconductor chip) having a predetermined function.
  • the semiconductor substrate (semiconductor device) 100 and the multilayer wiring structure 200 include the micro-bump electrodes (connection electrodes) 120a, 120b, 120c and 120d of the semiconductor substrate 100 and the corresponding multilayered self-wire structure 200.
  • the micro-knob electrodes (connection electrodes) 222a, 222b, 222c and 222d are joined electrically and mechanically.
  • the semiconductor substrate 100 and the multilayer wiring structure 200 are also joined and integrated with each other by an electrically insulating adhesive 300 filled in a gap between them.
  • the semiconductor substrate 100 has a plate-like silicon substrate 101 having well regions 102a, 102b and 102c therein.
  • the silicon substrate 101 is a first conductivity type (eg, p-type) single crystal silicon (Si), and the well regions 102a, 102b, and 102c are all of the second conductivity type (eg, n-type).
  • Diffusion regions 103a and 103b are formed inside the wel regions 102a and 102b, respectively.
  • Diffusion regions 103c and 103d are formed inside the tool region 102c.
  • the entire surface of the substrate 101 is covered with an insulating film (for example, an SiO film) 104.
  • a patterned conductive film for example, a polysilicon film or a metal month such as A1
  • 112a, 112b, 112c, and 112d force S is formed on the insulating film 104, and is deposited.
  • Conductive moons 112a, 112b, 112c and 112d are diffused through contact holes formed in the insulating film 104, respectively.
  • the regions 103a, 103b, 103c and 103d are brought into contact with each other.
  • These conductive films 112 a, 112 b, 112 c and 112 d are covered with an interlayer insulating film (for example, a SiO film or a BPSG film) 106 formed on the insulating film 104.
  • an interlayer insulating film for example, a SiO film or a BPSG film
  • An insulating film (for example, SiO film) 108 is formed on the interlayer insulating film 106, and a conductive film (for example, a metal film of Al, Cu, etc.) patterned in the insulating film (for example, Al, Cu) 116a, 116b, 116c and 1 16d powers.
  • Conductive films 1 16a, 116b, 116c, and 116di are electrically conductive films through conductive plugs (eg, polysilicon and metal) 114a, 114b, 114c, and 114d embedded in the contact holes of the interlayer insulating film 106, respectively. 112a, 112b, 112c and 1 12d are connected.
  • an interlayer insulating film for example, an SiO film or a BPSG film
  • conductive plugs for example, polysilicon or metal
  • 118a, 118b, 118 The lower ends of the conductive plugs 118a, 118b, 118c, and 118d are connected to the conductive films 116a, 116b, 116c, and 116d, respectively, and the upper ends thereof are connected to the interlayer insulating film 110. It is exposed on the surface.
  • micro bump electrodes 120a, 120b, 120c and 120d force S as connection electrodes are formed and deposited. These micro / cump electrodes 120a, 120b, 120c and 120di, conductive degenerate plugs, top ends of 118a, 118b, 118c and 118d
  • the diffusion layers 103a, 130b, 130c, and 103d formed in the silicon substrate 101 are the micro bump electrodes 120a, 120b, 120c on the upper surface (bonding surface) of the semiconductor substrate 100. And 120d are electrically connected.
  • the multilayer wiring structure 200 includes an interlayer insulating film 202, an insulating film 204, an interlayer insulating film 206, an insulating film 208, and an interlayer insulating film 210 that are stacked in order from the lower end to the upper end. .
  • a noisy mist Inside the insulating film 204, a hot spring film 214 a, 214 b, 214 c and 214 d are formed.
  • patterned wiring films 218a, 218b, 218c, and 218d force S are formed inside the insulating film 208 and are laid out.
  • the wiring films 214a, 214b, 214 (and 214 (1 are respectively connected to the interlayer insulating film 202 through the conductive plugs 212a, 212b, 212c and 212d embedded in the interlayer insulating film 202.
  • the wiring films 218a, 218b, 218c, and 218d are respectively connected to the wiring films 214a, 214b, 214c via the conductive plugs 216a, 216b, 216c, and 216d embedded in the interlayer insulating film 206. And 214d are electrically connected.
  • the wiring films 218b and 218d are electrically connected to the external electrodes 230b and 230d on the upper surface of the interlayer insulating film 210 through the conductive plugs 220b and 220d carried inside the interlayer insulating film 210, respectively. It is connected.
  • the wiring film 218a is electrically connected to an external electrode (not shown) on the upper surface of the interlayer insulating film 210 via a conductive plug 22Oa embedded in the interlayer insulating film 210.
  • the wiring film 218c is electrically connected to an external electrode (not shown) on the upper surface of the interlayer insulating film 210 via a conductive plug (not shown) embedded in the interlayer insulating film 210.
  • the multilayer wiring structure 200 includes a first wiring layer composed of wiring films 214a, 214b, 214c and 214d and a force multilayer wiring structure including a second wiring layer composed of wiring films 218a, 218b, 218c and 218d.
  • Such a multilayer wiring structure 200 can be realized as follows.
  • j3 eucryptite is a ⁇ -quartz solid solution (Li 2 O 4 -AlSiO 2; n ⁇ 2), and is marketed by Nippon Electric Glass Co., Ltd. as “CERST”. Negative expansion ceramic substrate material.
  • the interlayer insulating films 202, 206, and 210 (and the insulating films 204 and 208) may be formed using an organic insulating material.
  • an intermediate interlayer insulating film 206 is formed of crystallized glass called “ ⁇ -eucryptite”, and interlayer insulating films 210 and 202 disposed on both upper and lower sides thereof are made of alumina (A1
  • the intermediate interlayer insulating film 206 is formed of alumina or quartz glass or aluminum nitride, and the interlayer insulating films 210 and 202 disposed on both upper and lower sides thereof are formed of crystallized glass called “ ⁇ -eucryptite”. You can do it.
  • the interlayer insulating films 210 and 202 are formed of the same material and have the same thickness. However, if the thermal expansion coefficient, Young's modulus, and thickness are balanced, the interlayer insulating films 210 and 202 may be formed of different materials. This also makes it possible to avoid warping of the multilayer wiring structure 200.
  • Thickness (t) 0 ⁇ 2mm
  • Interlayer insulating film 206 formed of ⁇ -eucryptite “ ⁇ _70”
  • Thickness (t) 0 ⁇ 3mm
  • Interlayer insulating film 202 same as interlayer insulating film 210 [Specific example 2]
  • Thickness (t) 0 ⁇ 2mm
  • Interlayer insulating film 206 formed with ⁇ -eucryptite “ ⁇ _70”
  • Interlayer insulating film 202 formed of A1N,
  • Interlayer insulation film 210 formed of A1N
  • Thickness (t) 0 ⁇ lmm
  • Interlayer insulating film 206 formed with ⁇ -eucryptite “ ⁇ _70”
  • Thickness (t) 0.037mm
  • Interlayer insulating film 202 same as interlayer insulating film 210
  • an organic material-based low thermal expansion aromatic polyamide (for example, what is called “CDH360J”) can also be used.
  • CDH360J organic material-based low thermal expansion aromatic polyamide
  • the upper and lower interlayer insulating films 210 and 202 may be formed of the above aromatic polyamide, and the intermediate interlayer insulating film 206 may be formed of polyimide resin, epoxy resin, triazine, or the like.
  • the intermediate interlayer insulating film 206 may be formed of polyimide resin, epoxy resin, triazine, or the like.
  • a mixture of the aromatic polyamide in the form of particles and added to a suitable organic material may be used.
  • the Fe_Ni alloy-based Invar alloy has a negative coefficient of thermal expansion, so that it can be used as a base material for the spring films 214a, 214b, 214c, and 214d and the self-powered steam 218a, 218b. , 218c and 218d.
  • a composite structure may be formed by combining a plurality of the above-described insulating films and conductive films as necessary.
  • the above-described insulating film and conductive film can be used for an insulating film 401, a ground line 411, a signal line 412, and ground layers 402 and 403 according to a third embodiment to be described later.
  • the distance (pitch) of the diffusion regions 103a and 103b and the like formed in the semiconductor substrate 100 is about 0.:! To 2 xm, but the conductive plugs 118a, 118b, 118c and 118d, and the micro bumps
  • the pitch of the electrodes 120a, 120b, 120c and 120d is increased to about 3 to 5 ⁇ m.
  • the force of the outer electrode 230a which is about 3 to 5 xm, from the pitch of the micro-clamp electrodes 222a, 222b, 222c and 222d and the conductive plugs 212a, 212b, 212c and 212d of the multilayer wiring structure 200,
  • the pitch of 230b and 230d increases from 30 to 100 ⁇ m.
  • a semiconductor substrate 100 is formed by a known method.
  • the connecting micro-nump electrodes 120a, 120b, 120c, and 120d are formed on the surface of the uppermost interlayer insulating film 110. This can be easily realized by a known method such as patterning after depositing a conductive film on the surface of the interlayer insulating film 110, for example.
  • a multilayer wiring structure 200 is formed on the support substrate 400 by a known method.
  • micro bump electrodes 222a, 222b, 222c and 222d for connection are formed on the lower surface of the interlayer insulating film 202 at the lowest level. This can be easily realized by a known method such as patterning after depositing a conductive film on the lower surface of the interlayer insulating film 202, for example.
  • the multilayer wiring structure 200 mounted on the support substrate 400 is used. After the lower surface of the semiconductor substrate 100 is opposed to the surface of the semiconductor substrate 100, the two are gradually brought close to each other. Then, as shown in FIG. 5 (f), the micro bump electrodes 222a, 222b, 222c and 222d on the lower surface of the multilayer wiring structure 200 are respectively connected to the micro bump electrodes 120a, 120b, 120c and 120di hornworms, and fix them together. In this state, since there is a gap between the lower surface of the multilayer wiring structure 200 and the surface of the semiconductor substrate 100, the gap 300 is filled with an adhesive 300 and cured by heating, ultraviolet irradiation, or the like. Thus, the electronic circuit device according to the first embodiment having the configuration shown in FIG. 1 is manufactured.
  • the surface of the wiring layer of the semiconductor substrate 100 configured as described above and the lower surface of the multilayer wiring structure 200 configured as described above are connected to each other.
  • the pump electrodes 120a, 120b, 120c, and 120d are electrically and mechanically interconnected using the 222a, 222b, 222c, and 222d, and are thereby integrated.
  • the multilayer wiring structure 200 can be formed by using a desired material (an inorganic material such as glass or ceramic, an organic material such as polyimide, a metal, or the like) and performing a desired heat treatment. Therefore, it is possible to implement a huge number of wirings with a relatively simple manufacturing process.
  • the manufacturing yield of the semiconductor substrate 100 having the above-described configuration generally includes the electronic circuit elements on the semiconductor substrate 100 and the wiring layers formed on these elements (that is, the wiring films 112a, 112b, 112c and In the case of 112d, the spring film 116a, 116b, 116c and 116d), 98 to 99% is obtained.
  • the multilayer wiring structure 200 having the above configuration a manufacturing yield of almost 100% can be obtained. Therefore, the semiconductor substrate 100 having the above-described configuration is manufactured and tested, and the multilayer wiring structure 200 having the above-described configuration is joined to and integrated with the semiconductor substrate 100 determined to be non-defective, whereby the electronic device according to the first embodiment is integrated.
  • the overall yield of the circuit device can be increased to almost 100%. That is, it is possible to manufacture the electronic circuit device of the first embodiment with an extremely high yield.
  • FIG. 7 (a) to 11 (g) are partial cross-sectional views showing the method for manufacturing the electronic circuit device according to the second embodiment of the present invention for each step.
  • the actual structure of the semiconductor element is shown.
  • the semiconductor substrate and the multilayer wiring structure are joined and integrated as in the electronic circuit device according to the first embodiment.
  • the semiconductor substrate and the multilayer wiring structure are formed without using the microbump electrode and the adhesive. They are interconnected. Therefore, in the electronic circuit device according to the second embodiment, the multilayer wiring structure is integrated with the semiconductor substrate and has the same structure as a single ULSI.
  • the electronic circuit device according to the second embodiment is manufactured as follows.
  • FIG. 7A is formed by a known method.
  • This configuration has a semiconductor substrate 1 having a large number of semiconductor elements and two wiring films 6 and 9 formed on the surface of the semiconductor substrate 1 and patterned into a predetermined shape.
  • the wiring film 6 and the wiring film 9 are electrically connected to the semiconductor elements on the semiconductor substrate 1, and constitute the “lower wiring” of the electronic circuit device according to the second embodiment of the present invention.
  • Fig. 7 (a) for simplicity, only one MOSFET is shown as a semiconductor element.
  • the semiconductor substrate 11 having the configuration shown in FIG. 7A is manufactured, for example, as follows.
  • a wafer (Si wafer) made of a first conductivity type (eg, n-type) single crystal silicon (Si) is prepared as the semiconductor substrate 1.
  • a second conductivity type (for example, p-type) well region 2 is formed at a predetermined position inside the semiconductor substrate 1 (Si wafer) 11, and then a MOSFET is formed using the wall region 2.
  • Fig. 7 (a) only the MOSFET source drain region 3 (first conductivity type) is shown.
  • other necessary semiconductor elements other than the MOSFET are formed inside the wall region 2 or outside the well region 2.
  • an interlayer insulating film 4 is formed on the surface of the semiconductor substrate 11, and the entire surface of the semiconductor substrate 11 is covered with the interlayer insulating film 4.
  • the interlayer insulating film 4 for example, a silicon dioxide (SiO) film or a silicon nitride (SiN) film is preferably used.
  • contact holes 5 reaching the source / drain regions 3 are formed at predetermined positions of the interlayer insulating film 4 by photolithography and dry etching.
  • a conductive film is formed on the interlayer insulating film 4 to a thickness that can fill the contact hole 5, and the conductive film is patterned into a predetermined shape by a photolithography method and a dry etching method.
  • the conductive film for example, aluminum (A1) or copper (Cu) is preferably used.
  • the wiring film 6 thus formed constitutes a first level (lowest level) wiring.
  • an interlayer insulating film 7 is formed on the wiring film 6 to cover the entire wiring film 6 and the entire interlayer insulating film 4 exposed from the wiring film 6.
  • the interlayer insulating film 7 for example, a SiO film or a SiN film
  • a contact hole 8 reaching the wiring film 6 is formed at a predetermined position of the interlayer insulating film 7 by photolithography and dry etching.
  • a conductive film is formed on the interlayer insulating film 7 with a thickness capable of embedding the contact holes 8, and the conductive film is patterned into a predetermined shape by a photolithographic method and a dry etching method.
  • Form 9. For example, A1 or Cu is preferably used as the conductive film.
  • the wiring film 9 thus formed constitutes the second level (second level from the bottom) wiring.
  • an interlayer insulating film 10 is formed on the wiring film 9 to cover the entire wiring film 9 and the entire interlayer insulating film 7 exposed from the wiring film 9.
  • the interlayer insulating film 10 for example, a SiO film formed by a CVD method is preferably used.
  • the interlayer insulating film 10 is formed by photolithography and dry etching.
  • the wiring film 9 is selectively covered by being patterned into a predetermined shape by a touching method.
  • an interlayer insulating film 11 is formed over the interlayer insulating film 10 to cover the entire interlayer insulating film 10 and the interlayer insulating film 7 exposed from the interlayer insulating film 10.
  • an amorphous SiO film formed by a CVD method is preferably used as the interlayer insulating film 11.
  • the surface of the interlayer insulating film 11 is ground by a known mechanical grinding method and then polished by a CMP (Chemical Mechanical Polishing) method to flatten the entire surface of the interlayer insulating film 11. In this way, the configuration shown in FIG. 7 (a) is obtained.
  • CMP Chemical Mechanical Polishing
  • the CVD method is performed in an oxidizing atmosphere.
  • the amorphous SiO film after the amorphous Si film is formed by the CVD method.
  • a very thin oxide film is formed on the surface of the amorphous SiO film by oxidizing in an oxidizing atmosphere.
  • the interlayer insulating films 11 and 10 are then selectively etched by the photolithography method and the dry etching method. As shown in 7 (b), a contact hole 12 that penetrates both the interlayer insulating films 11 and 10 and reaches the wiring film 9 is formed.
  • Etching of the interlayer insulating films 11 and 10 may be performed by sequentially removing both of the interlayer insulating films 11 and 10 in a single etching process, and the etching of the interlayer insulating films 11 and 10 is performed by another process. May be executed. In the latter case, first, the upper interlayer insulating film 11 is etched using a mask patterned by the photolithographic method, and then the lower layer using the interlayer insulating film 11 as a mask. An interlayer insulating film 10 is etched.
  • a conductive film 13 is formed on the interlayer insulating film 11 with a thickness capable of accommodating the contact hole 12.
  • the conductive film 13 for example, aluminum (A1), copper (Cu), or tungsten (W) is preferably used.
  • the conductive film 13 thus formed is ground by a known mechanical grinding method and then polished by a CMP method, and a portion on the interlayer insulating film 11 is selectively removed. As a result, the conductive film 13 remains only in the contact hole 12 and becomes a contact plug 14 as shown in FIG. The lower end (bottom) of the contact plug 14 is in contact with the surface of the wiring film 9.
  • the surface of the uppermost interlayer insulating film 11 is flattened, and the upper end (top) of the contact plug 14 is exposed on the surface.
  • the semiconductor substrate 1 in this state is bonded to a multilayer wiring structure 50 described later.
  • the multilayer wiring structure 50 has a configuration as shown in FIG. 9 (e). That is, the support substrate 51 Interlayer insulating film 52 with contact plug 53 embedded on the surface (lower surface in the figure), interlayer insulating film 54 with wiring film 55 carried therein, interlayer insulating film 56 with contact plug 57 embedded, wiring film An interlayer insulating film 58 in which 59 is loaded is formed in this order. Under the interlayer insulating film 58, interlayer insulating films 60 and 61 are further stacked in this order. Interlayer insulating films 60 and 61 have contact plugs 62 that penetrate them and reach wiring film 59. The wiring film 55 is in contact with the contact plugs 53 and 57, respectively. The wiring film 59 is in contact with the contact plugs 57 and 56, respectively.
  • an amorphous SiO film that is the same as the interlayer insulating film 11 formed on the uppermost portion of the semiconductor substrate 1 is preferably used.
  • a or Cu or W is preferably used.
  • the interlayer insulating films 52, 54, 56, 58, 60 a film made of an appropriate material is used in consideration of the coefficient of thermal expansion and warpage.
  • the conductive film 59 constitutes a third level wiring, and the conductive film 55 constitutes a fourth level wiring. Therefore, the multilayer wiring structure 50 has two stacked internal wirings.
  • the support substrate 51 can be omitted.
  • the multilayer wiring structure 50 having the configuration shown in FIG. 9 (e) can be easily manufactured by a known method. For example, it can be manufactured as follows.
  • a surface of the support substrate 51 is turned up, and interlayer insulating films 52 and 54 are formed on the support substrate 51 in this order. Thereafter, a wiring trench reaching the interlayer insulating film 52 is formed at a predetermined position of the interlayer insulating film 54 by photolithography and dry etching. Next, similarly, the interlayer insulating film 52 is etched at a predetermined position inside the wiring groove of the interlayer insulating film 54 to form a contact hole reaching the support substrate 51. In this way, interconnected trenches and contact holes are formed.
  • a conductive film is formed on the interlayer insulating film 54 with a thickness capable of embedding both the interconnecting trench and the contact hole, and then interlayer insulation is performed by a known mechanical grinding method and CMP method.
  • the upper part of the membrane 54 is selectively removed.
  • the conductive film remains in the interconnected wiring trench and contact hole, and the contact plug 53 and the wiring film 55 connected to each other are obtained (dual damascene method).
  • the interlayer insulating films 56 and 58 can be formed in the same manner. That is, interlayer insulation Interlayer insulating films 56 and 58 are formed on the film 54 in this order. Thereafter, a trench for wiring reaching the interlayer insulating film 56 is formed at a predetermined position of the interlayer insulating film 58 by photolithography and dry etching. Next, in the same manner, the interlayer insulating film 56 is etched at a predetermined position inside the wiring groove of the interlayer insulating film 58 to form a contact hole reaching the interlayer insulating film 54. Thus, interconnecting trenches and contact holes are formed.
  • a conductive film is formed on the interlayer insulating film 58 with a thickness capable of filling both the interconnecting trench and the contact hole, and then the interlayer is formed by a known mechanical grinding method and CMP method.
  • the portion on the insulating film 58 is selectively removed. As a result, the conductive film remains in the interconnected wiring trench and contact hole, and the contact plug 57 and the wiring film 59 connected to each other are obtained.
  • interlayer insulating films 60 and 61 are formed on the interlayer insulating film 58 so as to overlap in this order.
  • the interlayer insulating films 60 and 61 are selectively etched in order at predetermined positions by photolithography and dry etching to form a contact hole that reaches the wiring film 59 through the interlayer insulating films 60 and 61.
  • a conductive film is formed on the interlayer insulating film 61 with a thickness capable of filling the contact hole, and a portion above the interlayer insulating film 61 is selectively selected by a known mechanical grinding method and CMP method. To remove. As a result, the conductive film remains in the contact hole, and the contact plug 62 is obtained.
  • the multilayer wiring structure 50 having the configuration shown in FIG. 9E is obtained.
  • an amorphous Si film is formed.
  • the semiconductor substrate 1 having a semiconductor element and the multilayer wiring structure 50 having two layers of built-in wiring are separately formed as described above, then, for example, the semiconductor substrate 1 and the multilayer are formed as follows.
  • the wiring structure 50 is bonded to each other.
  • the surface of the semiconductor substrate 1 facing upward is The back surface of the layer wiring structure 50 is brought into contact with the opposite surface.
  • contact plugs 14 and 62 corresponding to each other are brought into contact with each other.
  • Other contact plugs can be similarly brought into contact with each other.
  • it is heated to a predetermined temperature while maintaining the facing / contacting state, and at the same time, a pressing force is applied to at least one of the semiconductor substrate 1 and the multilayer wiring structure 50.
  • the contact plugs 14 and 62 are hot-pressed to each other, and are mechanically interconnected and electrically interconnected.
  • the interconnection of the contact plugs 14 and 62 is realized by mutual diffusion of A1 and Cu atoms constituting the contact plugs 14 and 62.
  • FIG. 6 The state at this time is schematically shown in FIG.
  • the atomic diffusion regions in the contact plugs (ie, electrodes) 14 and 62 are indicated by reference numerals 14a and 62a.
  • atoms for example, A1 or Cu or W atoms
  • atoms for example, A1, Cu or W atoms
  • the contact plugs 14 and 62 are thus joined together by interdiffusion of atoms.
  • Reference numeral 9 a in FIG. 6 represents an atomic diffusion region in the wiring film 9 that is in contact with the contact plug (that is, electrode) 14.
  • atoms for example, A1, Cu or W atoms
  • Reference numeral 59a in FIG. 6 indicates an atomic diffusion region in the wiring film 59 in contact with the contact plug (ie, electrode) 62.
  • atoms for example, A, Cu or W atoms
  • FIG. 12 is a plan view schematically showing an example of the pattern of the wiring film 59. In the figure, it is shown that the wiring film 59 overlaps the contact plug (electrode) 62 at one end thereof.
  • the interlayer insulating film 11 exposed on the surface of the semiconductor substrate 1 and the interlayer insulating film 61 exposed on the back surface of the wiring structure 50 face each other and are in contact with each other over the entire surface. Since the predetermined temperature is set higher than the glass transition temperature of the interlayer insulating films 11 and 61, the interlayer insulating films 11 and 61 soften and flow (reflow). At this time, since the interlayer insulating films 11 and 61 are pressurized with each other, they are bonded to each other. [0103] Due to the heat applied in this bonding process, interlayer insulating films 11 and 61 made of amorphous SiO.
  • the moisture contained therein evaporates, and the moisture contained in the interlayer insulating films 11 and 61 decreases. As a result, the volumes of the interlayer insulating films 11 and 61 shrink.
  • the volume shrinkage of the interlayer insulating films 11 and 61 has an advantage that the adhesion strength between the interlayer insulating films 11 and 61 is increased.
  • a multilayer wiring structure 50 having third to fourth level wirings is formed in a body on the surface of a semiconductor substrate 1 having semiconductor elements and first to second level wirings. Have a configuration. Therefore, this electronic circuit device has the first to fourth level wiring.
  • the contact plug 53 carried in the outermost interlayer insulating film 52 with respect to the semiconductor substrate 1 has an upper end exposed to the outside, and is used as an external lead electrode of the electronic circuit device.
  • the A bump electrode may be formed on the upper end of the contact plug 53, and the bump electrode may be used as an external lead electrode.
  • the semiconductor substrate 1 having the above-described configuration and the multilayer wiring structure 50 are separately formed, and then the semiconductor
  • the interlayer insulating film 11 of the substrate 1 and the interlayer insulating film 61 of the multilayer wiring structure 50 are bonded to each other, and the contact plug (electrode) 14 and the contact plug (in the vicinity of the interface between the interlayer insulating films 11 and 61) Electrode) 62 are bonded to each other, thereby integrating the substrate 1 and the multilayer wiring structure 50.
  • the interlayer insulating films 11 and 61 are bonded to each other by heating, and each of the interlayer insulating films 11 and 61 contracts by dehydration, and a tensile stress is generated between them. For this reason, the bonding strength between the interlayer insulating films 11 and 61 increases. Finally, by partially crystallizing each of the interlayer insulating films 11 and 61 made of an amorphous material, they become chemically stable.
  • the electronic circuit device according to the second embodiment manufactured as described above is a multilayer wiring formed separately from the semiconductor substrate 1 with respect to the semiconductor substrate (semiconductor device) 1 determined to be a non-defective product. Structure By joining the structures 50, the overall yield of the electronic circuit device can be increased to almost 100%. In addition, the force of merely superimposing and joining the multilayer wiring structure 50 on the semiconductor substrate 1 does not unnecessarily increase the size of the electronic circuit device. In other words, it is possible to mount an enormous number of wirings for connecting miniaturized elements without unnecessarily increasing the size of the semiconductor device, and it is possible to manufacture with a very high yield.
  • the interlayer insulating film 11 covering the surface of the semiconductor substrate 1 and the interlayer insulating film 61 covering the back surface of the multilayer wiring structure 50 are bonded to each other, and these interlayer insulating films
  • Each of 11 and 61 is formed of an amorphous material having heat shrinkability and partially crystallized (that is, in the middle of crystallization). For this reason, by heating, a contraction force acts between the interlayer insulating films 11 and 61 bonded to each other, and the interlayer insulating film 61 is bonded in a state of being strongly pulled toward the interlayer insulating film 11. . As a result, there is no problem of bonding strength between the semiconductor substrate 1 having elements and the multilayer wiring structure 50 having built-in wiring.
  • the electronic circuit device of the second embodiment is formed by joining and integrating the semiconductor substrate 1 and the multilayer wiring structure 50 in the same manner as the electronic circuit device of the first embodiment.
  • the semiconductor substrate 1 and the semiconductor substrate 1 can be connected to each other without using the microbump electrodes and the adhesive.
  • Multi-layer wiring structure 50 is interconnected. Therefore, in the electronic circuit device according to the second embodiment, the multilayer wiring structure 50 is integrated with the semiconductor substrate 1 and has the same structure as a single ULSI.
  • FIGS. 13 to 15 are explanatory views showing the configuration of wirings used in the multilayer wiring structure of the electronic circuit device according to the third embodiment of the present invention.
  • the present embodiment has a wiring configuration that enables high-speed signal transmission accompanying the increase in the frequency of the clock signal to the GHz order, and further improves the performance of the electronic circuit device.
  • the wiring structure 400 of FIG. 13 includes an insulating film 401, linear ground (ground) wires 411 and signal lines 412 embedded in the insulating film 401 and extending in parallel with each other, and an insulating film. And ground layers 402 and 403 arranged on both upper and lower surfaces of 401.
  • the wiring structure 400 is different from the conventional wiring structure in ground layers 402 and 403 disposed on both upper and lower surfaces of the insulating film 401. That is, in the conventional wiring structure, a plurality of ground lines orthogonal to the ground line 411 and the signal line 412 are arranged at the position of the ground layer 402, and orthogonal to the ground line 411 and the signal line 412 at the position of the ground layer 403. A plurality of ground lines are arranged. The ground line at the position of the ground layer 402 and the ground line at the position of the ground layer 403 are parallel to each other. That is, the wiring structure 400 corresponds to a conventional wiring structure in which ground layers 402 and 403 are provided instead of the ground lines above and below the insulating film 401.
  • the size and physical characteristics of each element in the model used in the simulations conducted by the inventors are as follows.
  • the width w and height h of the ground line 411 and the signal line 412 are 0.2 xm and 0.44 ⁇ m, respectively.
  • ⁇ , distance between ground wire 411 and signal wire 412 d is 0.2 / im, length of ground wire 411 and signal wire 412 X force S20 / im, thickness of insulating film 401 T force 0.44 / im .
  • the electrical permeability, relative permittivity, and dielectric loss tangent of Insulation 401 are 1, 2.1 and 0, respectively, and the conductivity and relative permeability of ground line 411 and signal line 412 are 5.8 X 10 7 S / m, respectively.
  • 1 see Figure 14
  • the boundary conditions are as follows. That is, the boundary conditions between the X-Y plane (plane parallel to the insulating film 401), the X-Z plane, and the Y-Z plane (plane orthogonal to the insulating film 401) were set so that electromagnetic waves could be emitted.
  • the wiring structure 400 in FIG. 13 is more effective for higher frequencies than the conventional wiring structure described above. It has been found.
  • the optimum positional relationship and dimensional relationship between the ground line 411 and the signal line 412 were found. This is shown in Figure 14.
  • the width w and height h of the dust line 411 or the signal line 412 are both 1.2 ⁇ m, and the ⁇ separation force between the ground line 41 1 and the signal line 412 is 2.4 ⁇ m.
  • the distance between the ground, Oizumi 411 or signal, Oizumi 412 and the ground (ground) layer 402 or 403 is T force. 4 ⁇ m.
  • FIG. 15 is an explanatory diagram showing a schematic configuration of an electronic circuit device 500 according to the third embodiment of the present invention.
  • This electronic circuit device 500 is a combination of four CPU (Central Processing Unit) chips 501 and a plurality of memory chips 502 and 503.
  • the electrical interconnection between adjacent CPU chips 501 is shown in FIG.
  • the wiring structure 400 shown is applied.
  • signal transmission of 10 mm which is the maximum distance of ULSI size, is possible at a clock frequency of 10 GHz.
  • a repeater circuit for signal attenuation countermeasure is not required, and as a result, power consumption can be reduced.
  • wiring structure 400 shown in FIG. 13 can also be used as the wiring of the multilayer wiring structure 200 (which functions as an interposer) of the first embodiment described above.
  • the two interlayer insulating films 60 are stacked on the two interlayer insulating films 10 and 11 in which the contact plugs (electrodes) 14 are stacked and the contact plugs (electrodes) 62 are stacked.
  • the power carried in 61 and 61 is not limited to this.
  • the contact plug (electrode) 14 may be carried in a single interlayer insulating film, and the contact plug (electrode) 62 may also be carried in a single interlayer insulating film.
  • FIG. 1 is a partial cross-sectional view of an electronic circuit device according to a first embodiment of the present invention.
  • FIG. 2 shows a part for each step of the method for manufacturing the electronic circuit device according to the first embodiment of the present invention.
  • the cross-sectional view shows the manufacturing process of the semiconductor substrate.
  • FIG. 3 is a partial cross-sectional view showing the manufacturing method of the electronic circuit device according to the first embodiment of the present invention for each process, showing the manufacturing process of the multilayer circuit structure.
  • FIG. 4 is a partial cross-sectional view showing the method of manufacturing the electronic circuit device according to the first embodiment of the present invention for each step, showing a bonding step between the semiconductor substrate and the multilayer wiring structure.
  • FIG. 5 is a partial cross-sectional view showing the method of manufacturing the electronic circuit device according to the first embodiment of the present invention for each step, and shows a state after the semiconductor substrate and the multilayer wiring structure are joined.
  • FIG. 6 is a partially enlarged cross-sectional view showing a joint portion of an electronic circuit device according to a second embodiment of the present invention.
  • FIG. 7 is a partial cross-sectional view showing the manufacturing method of the electronic circuit device according to the second embodiment of the present invention for each process, and shows the manufacturing process of the semiconductor substrate.
  • FIG. 8 is a partial cross-sectional view showing the method for manufacturing the electronic circuit device according to the second embodiment of the present invention for each step, and is a continuation of FIG.
  • FIG. 9 is a partial cross-sectional view showing the manufacturing method of the electronic circuit device according to the second embodiment of the present invention for each process, and shows the manufacturing process of the multilayer wiring structure.
  • FIG. 10 is a partial cross-sectional view showing the manufacturing method of the electronic circuit device according to the second embodiment of the present invention for each step, showing a bonding step between the semiconductor substrate and the multilayer wiring structure.
  • FIG. 11 is a partial cross-sectional view showing the method of manufacturing the electronic circuit device according to the second embodiment of the present invention for each step, and shows a state where the support substrate is removed after joining the semiconductor substrate and the multilayer wiring structure.
  • FIG. 12 A schematic partial plan view showing an example of a pattern of a wiring film in a multilayer wiring structure in an electronic circuit device according to a second embodiment of the present invention.
  • FIG. 13 is a partially enlarged explanatory view showing an example of wiring used in the multilayer wiring structure of the electronic circuit device according to the third embodiment of the present invention.
  • FIG. 15 is an explanatory cross-sectional view of a relevant part showing an electronic circuit device according to a third embodiment of the present invention. Explanation of symbols Semiconductor substrate Well region Source'drain region Interlayer insulation film Contact Honore Wiring film

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能な電子回路装置とその製造方法を提供し、併せてクロック信号のＧＨｚオーダーへの高周波化に伴う高速信号伝送を実現可能な配線構造を実現する。複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半導体基板１００と、多層配線層を内蔵する多層配線構造２００とを備える。半導体基板１００の前記配線層の表面と多層配線構造２００の接合面とが、接続用電極を用いてあるいは接続用電極を用いずに電気的・機械的に相互接続されることによって、前記半導体基板と前記多層配線構造とが一体化される。

Description

明 細 書
電子回路装置とその製造方法
技術分野
[0001] 本発明は、電子回路装置とその製造方法に関し、さらに言えば、配線層によって相 互接続された複数の電子回路素子を有する半導体基板と、多層配線層を内蔵した 多層配線構造とを備え、前記半導体基板上の前記配線層と前記多層配線構造の前 記多層配線層とを複数の接続用電極を用いて相互接続してなる電子回路装置と、そ の製造方法に関する。
背景技術
[0002] 近年、超大規模集積回路装置（Ultra Large-Scale Integrated Circuit Devices, UL SI)は、ますます高集積化が進んでおり、それに応じて当該装置の内部の各種素子 はますます微細化 ·複雑化している。そして、これらの膨大な数の素子を相互接続し て複雑な電子回路を形成するために、膨大な数の配線が内蔵されている。これら配 線は、例えば、素子の近傍にあって素子間を相互接続するローカル（下位)配線層と 、当該ローカル（下位)配線層の上に形成された中間配線層と、当該中間配線層の 上に形成されたグローバル（上位）配線層とからなる多層配線構造として構成される。
[0003] ULSIチップのサイズが大きくなると、製造コストが上昇し、歩留まりが低下するため 、従来より、 ULSIチップとは別に多層配線構造を三次元的に形成し、その多層配線 構造を ULSIチップの表面に電気的 ·機械的に接続することが提案されている。その 一例が、 ULSIチップとは別個に形成されたインターポーザ（interposer)を、 ULSIチ ップに接合して電子回路装置 (システム）とする技術 (積層パッケージ技術)である。こ の技術は、パッケージ内にシステムが組み込まれることから、システム'イン'ァ 'パッ ケージ（System-in-a-Package、 SiP)とも呼ばれる。
[0004] 例えば、特許文献 1には、「基板に形成された素子から基板を貫通する電極を介し て他の配線構造体の電極に接続する構造を有する半導体装置であって、前記基板 の裏面の略全面が前記他の配線構造体の主面に接着または接合されていることを 特徴とする半導体装置」が開示されている (請求項 1参照)。この半導体装置によれ ば、「基板と配線構造体 (例えばインターポーザー、素子が形成された他の基板など )の間の間隙をなくすことができるため、積層方向の厚さをその分薄くすることができ、 実装サイズのさらなる小型化をすることができるとともに、チップの放熱性を良好にす ることができる」とされている（段落（0011)、（0013)を参照）。
[0005] 特許文献 1には、二種類の半導体装置の製造方法も開示されている。一つは、「素 子が形成された基板の裏面の略全面に絶縁膜を介して電極を有する他の配線構造 体を接着または接合する工程と、その後、前記基板に形成された素子から他の配線 構造体に形成された電極に達する孔を形成する工程と、前記孔内に金属を坦め込 んで、前記素子の電極と前記配線構造体の電極とを接続する接続電極を形成する 工程とを具備することを特徴とする半導体装置の製造方法」である (請求項 8参照)。 この製造方法によれば、「ハンダバンプにともなう間隙を生じることなく素子が形成さ れた基板と他の配線構造体とを接合することができるため、積層方向の厚さをその分 薄くすることができ、実装サイズのさらなる小型化をすることができるとともに、チップ の放熱性を良好にすることができる。また、前記孔に金属を坦め込んで接続電極を 形成した際にその周囲の絶縁耐圧の信頼性が高い」とされている（段落（0008)を参 照）。
[0006] 他の一つは、「素子が形成された基板の素子と電気的に繋がっている電極に対応 する位置にその裏面に達する孔を形成する工程と、少なくとも前記基板の裏面の略 全面に絶縁膜を形成する工程と、前記基板の裏面に前記絶縁膜を介して電極を有 する他の配線構造体を電極が前記孔に対応するように接着または接合する工程と、 前記孔内に金属を埋め込んで、前記素子の電極と前記配線構造体の電極とを接続 する接続電極を形成する工程とを具備することと特徴とする半導体装置の製造方法」 である (請求項 10参照）。この製造方法によれば、上記の製造方法と同じ効果が得ら れると共に、「上記方法よりも工程を簡略化することが可能である」という効果も得られ る、とされている（段落（0010)を参照）。
特許文献 1 :特開 2005— 012180号公報 （図 1〜図 5)
発明の開示
発明が解決しょうとする課題 [0007] 上述した特許文献 1に開示された半導体装置によれば、「貫通電極」と「積層パッケ ージ技術」を用いた半導体装置において実装サイズの小型化と放熱性の改善が可 能である。しかし、特許文献 1の半導体装置は、その請求項 1の記載からも明らかなよ うに、素子を内蔵した基板の貫通電極を利用して、前記基板中の素子を配線構造体 の電極に接続する構造を持つものである。したがって、特許文献 1の半導体装置を 製造する際には、前記基板をその表裏両面から加工しなければならず、製造工程が 複雑であるとレ、う難点がある。
[0008] また、特許文献 1の半導体装置は、所定の素子を有する基板と、所定の配線を有 する配線構造体とを別個に製造しておき、前記基板の裏面に前記配線構造体の主 面を接着または接合することが必要である力 その製造歩留まりにつレ、ては言及され ていない。
[0009] 他方、半導体装置のいっそうの性能向上のため、クロック信号の GHzオーダーへ の高周波化に伴う高速信号伝送を可能にする配線構造が求められている。
[0010] 本発明は、これらの点を考慮してなされたものであって、その目的とするところは、 比較的簡単な製造工程によって膨大な数の配線を実装することができると共に、極 めて高い歩留まりで製造することが可能な電子回路装置とその製造方法を提供する ことにある。
[0011] 本発明の他の目的は、クロック信号の GHzオーダーへの高周波化に伴う高速信号 伝送を実現可能な配線構造を持つ電子回路装置とその製造方法を提供することに ある。
[0012] ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかにな るであろう。
課題を解決するための手段
[0013] (1) 本発明の第 1の観点では、電子回路装置が提供される。この電子回路装置は 複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半 導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨 張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用 電極を用いてあるいは接続用電極を用いずに電気的 ·機械的に相互接続されること によって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とす るものである。
[0014] (2) 本発明の電子回路装置は、上記構成の半導体基板の前記配線層の表面と 上記構成の多層配線構造の接合面とが、接続用電極を用いてあるいは用いずに電 気的'機械的に相互接続されており、それによつて一体化されている。したがって、比 較的簡単な製造工程によって膨大な数の配線を実装することができる。また、前記多 層配線構造の熱膨張係数が前記半導体基板の熱膨張係数とほぼ同一であるので、 一体化された前記半導体基板と前記多層配線構造が、温度変化に起因して剥離す る恐れもない。
[0015] また、上記構成の半導体基板の製造歩留まりは、一般的に、半導体基板上の電子 回路素子とそれら素子の上に形成される配線層（例えば 2〜3層程度の下位配線部） については、 98〜99%が得られる。他方、上記構成の多層配線構造については、 ほぼ 100%の製造歩留まりが得られる。そこで、上記構成の半導体基板を製造して 試験を行い、良品と判断されたものに対して、上記構成の多層配線構造を接合'一 体化することにより、電子回路装置全体としての歩留まりをほぼ 100%に上げることが できる。つまり、本発明の電子回路装置を極めて高い歩留まりで製造することが可能 である。
[0016] (3) 本発明の電子回路装置において、「半導体基板」は、任意の素子（電子素子 または回路素子）を内蔵した半導体基板であればよい。所望の素子や回路を形成で きるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体で もよレ、。 「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆ る S〇I (Silicon On Insulator)基板でもよい。典型的には、内部に素子や回路が形成 された半導体基板、すなわち、いわゆる LSIウェハーまたは LSIチップが使用される 、これに限定されるわけではない。
[0017] 「半導体基板」の物理寸法には制限はなぐ半導体ウェハーのサイズ (ウェハーサイ ズ)でもよレ、し、半導体ウェハーを分割して得られるチップのサイズ (チップサイズ)で もよレ、し、ウェハーサイズとチップサイズの中間のサイズであってもよいし、ウェハーサ ィズより大きいサイズであってもよい。
[0018] 「多層配線構造」は、「半導体基板」と一体化されて単一の ULSIのような構造として もよレ、し、インターポーザの構造でもよい。
[0019] 「半導体基板」と「多層配線構造」の相互接続は、上記「接続用電極」を用いて行う ことができる力 その際に、電気的絶縁性を持つ接着剤（例えばエポキシ樹脂、ポリイ ミド）を併用するのが好ましい。
[0020] 「接続用電極」としては、半導体装置の電極として使用できるものであればよぐ任 意の導電性材料が使用できる。例えば、ポリシリコン等の半導体、タングステン (W)、 銅（Cu)、アルミニウム (A1)等の金属が好適に使用できる。
[0021] 「接続用電極」の材質が、加熱 ·加圧しながら接触させた時に両者が互いに接合す るもの（例えば、金 (Au) )であれば、両者を直接接触させて機械的に接続すればよ レ、。しかし、そのようにしただけでは両者が互いに接合しない場合 (例えば、タンダス テン (W) )は、適当な接合用金属を挟んで両者の機械的接続を行う必要がある。接 合用金属としては、例えば、 In— Au合金、錫（Sn)—金 (Ag)合金、 In単体、 Sn単体 等を使用することができる。
[0022] (4) 本発明の電子回路装置の好ましい例では、前記多層配線構造が、前記半導 体基板と一体化されて単一の ULSIと同様の構造を持つ。
[0023] 本発明の電子回路装置の他の好ましい例では、前記半導体基板が半導体装置と して機能し、前記多層配線構造が前記半導体装置のインターポーザとして前記半導 体基板と一体化される。
[0024] 本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造の前記 多層配線層を構成する各層の熱膨張率及び厚さが、温度変化に伴う前記多層配線 構造の反りを防止するように調整される。この例では、温度変化に伴う前記多層配線 構造の反りが確実に防止されるので、一体化された前記半導体基板と前記多層配線 構造が温度変化によって剥離するのをいつそう確実に防止できる、という利点がある [0025] 本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配 線層の表面と前記多層配線構造の接合面とが、接続用電極を用いて電気的'機械 的に相互接続される。この場合、前記半導体基板の前記配線層の表面と前記多層 配線構造の接合面の間に、電気的絶縁性の接着剤が充填されるのが好ましい。
[0026] 本発明の電子回路装置のさらに他の好ましい例では、前記半導体基板の前記配 線層の表面と前記多層配線構造の接合面とが、接続用電極を用いずに電気的'機 械的に相互接続されてもよい。この場合、前記半導体基板の前記配線層の表面と前 記多層配線構造の接合面に、それぞれアモルファス絶縁膜が配置されており、それ ら二つのアモルファス絶縁膜が直接的に相互接合されるのが好ましい。
[0027] 本発明の電子回路装置のさらに他の好ましい例では、前記多層配線構造が、絶縁 層と、その絶縁層の内部に一方向に沿って所定間隔をあけて交互に配置された信 号線及びグランド線と、前記信号線及びグランド線を含む面に対して直交する方向 において前記絶縁層の両側に配置された一対のグランド層とを備える。この例では、 クロック信号の GHzオーダーへの高周波化に伴う高速信号伝送を実現することが可 能となる、という利点がある。
[0028] この例では、前記所定間隔が 2. 4 μ mであり、前記信号線及び前記グランド線の 各々がー辺 1. 2 / mの正方形断面を持ち、前記信号線及び前記グランド線の各々 と前記一対のグランド層との距離が 2. 4 z mであるのがより好ましい。上記のような高 速信号伝送に最適化されるからである。
[0029] (5) 本発明の第 2の観点では、電子回路装置の製造方法が提供される。この製造 方法は、
複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半 導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨 張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線 構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化するェ 程と を備えたことを特徴とするものである。
[0030] (6) 本発明の電子回路装置の製造方法では、上記のようにして前記半導体基板 と前記多層配線構造とを一体化して電子回路装置を製造するので、比較的簡単な 製造工程によって素子間接続用の膨大な数の配線を実装することができると共に、 極めて高い歩留まりで製造することが可能である。
[0031] (7) 本発明の電子回路装置の製造方法の好ましい例では、前記半導体基板と前 記多層配線構造とを相互接続するための複数の接続用電極を形成する工程を含む 。この場合、前記半導体基板と前記多層配線構造とが、複数の接続用電極を用いて 相互接続せしめられる。この例では、前記半導体基板と前記多層配線構造の間の隙 間に電気的絶縁性の接着剤を充填する工程を含むのが好ましレ、。前記接着剤として は、例えば、エポキシ樹脂またはポリイミド樹脂が使用される。
[0032] 本発明の電子回路装置の製造方法のさらに他の好ましい例では、前記半導体基 板の前記配線層の表面と前記多層配線構造の接合面に、それぞれアモルファス絶 縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に相互接合され ることによって、前記半導体基板と前記多層配線構造とが相互接続せしめられる。こ の例では、前記半導体基板と前記多層配線構造とを相互接続するための複数の接 続用電極を形成する工程が不要であるという利点がある。
[0033] (8) 上述した本発明の電子回路装置およびその製造方法は、上記のような半導 体基板と多層配線構造を持つ任意の電子回路装置に適用可能であり、そのサイズ は問わない。電子回路装置がウェハーサイズ (この場合、基板がウェハーサイズとな る）であってもよいし、チップサイズ (この場合、基板がチップサイズとなる）であっても よいし、ウェハーサイズとチップサイズの中間のサイズ（この場合、基板がウェハーサ ィズとチップサイズの中間のサイズとなる）であってもよいし、ウェハーサイズより大き いサイズ (この場合、基板がウェハーサイズより大きいサイズとなる）であってもよい。こ こに「ウェハーサイズ」とは、半導体ウェハーとほぼ同じサイズ (例えば直径 8インチ）を 意味する。
発明の効果
[0034] 本発明の電子回路装置及びその製造方法では、（i)比較的簡単な製造工程によつ て膨大な数の配線を実装することができると共に、極めて高い歩留まりで製造するこ とが可能である、 (ii)クロック信号の GHzオーダーへの高周波化に伴う高速信号伝 送を実現可能である、といった効果が得られる。
発明を実施するための最良の形態
[0035] 以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する
[0036] (第 1実施形態）
図 1は、本発明の第 1実施形態に係る電子回路装置の概略構成を示す要部断面 図である。
[0037] この電子回路装置は、図 1に示すように、多数の回路素子とそれら回路素子を相互 接続するローカル配線層を有する半導体基板（半導体装置） 100と、インターポーザ として機能する多層配線構造 200とを備えている。半導体基板 100は、所定機能を 持つ半導体装置 (半導体チップ)として機能する。
[0038] 半導体基板（半導体装置） 100と多層配線構造 200は、半導体基板 100のマイクロ バンプ電極（接続用電極） 120a、 120b, 120c及び 120dと、それらに対応する多層 酉己'線構造 200のマイクロノ ンプ電極（接続用電極） 222a、 222b, 222c及び 222dと を接合することにより、電気的 ·機械的に接続されている。半導体基板 100と多層配 線構造 200はまた、両者の間の隙間に充填された電気的絶縁性の接着剤 300によ つて相互に接合 ·一体化されている。
[0039] 半導体基板 100は、内部にゥエル領域 102a、 102b及び 102cを持つ板状のシリコ ン基材 101を有してレ、る。シリコン基材 101は第 1導電型 (例えば p型）の単結晶シリ コン（Si)であり、ゥエル領域 102a、 102b及び 102cはいずれも第 2導電型（例えば n 型）である。ゥエル領域 102a及び 102bの内部には、それぞれ拡散領域 103a及び 1 03bが形成されている。ゥヱル領域 102cの内部には、拡散領域 103c及び 103dが 形成されている。基材 101の全表面は絶縁膜 (例えば SiO膜） 104で覆われている。
[0040] 絶縁膜 104の上には、パターンィ匕された導電膜 (例えばポリシリコン膜や A1等の金 属月莫）112a、 112b, 112c及び 112d力 S形成されてレヽる。導電月莫 112a、 112b, 112 c及び 112dは、それぞれ、絶縁膜 104に形成されたコンタクトホールを介して、拡散 領域 103a、 103b, 103c及び 103dに接触せしめられている。これらの導電膜 112a 、 112b, 112c及び 112dは、絶縁膜 104上に形成された層間絶縁膜 (例えば Si〇 膜や BPSG膜） 106によって覆われている。
[0041] 層間絶縁膜 106の上には、絶縁膜 (例えば SiO膜） 108が形成されており、その中 にパターン化された導電膜 (例えば Al、 Cu等の金属膜） 1 16a、 116b, 116c及び 1 16d力 里め込まれてレヽる。導電膜 1 16a、 116b, 116c及び 116diま、それぞれ、層 間絶縁膜 106のコンタクトホール内に埋め込まれた導電性プラグ (例えばポリシリコン や金属） 114a、 114b, 114c及び 114dを介して、導電膜 112a、 112b, 112c及び 1 12dに接続されている。
[0042] 絶縁膜 108の上には、層間絶縁膜 (例えば SiO膜や BPSG膜） 1 10が形成されて おり、その中に導電性プラグ（例えばポリシリコンや金属） 118a、 118b, 118(：及び1 18dが埋め込まれている。導電性プラグ 118a、 118b, 118c及び 118dの下端は、そ れぞれ、導電膜 116a、 116b, 116c及び 116dに接続され、それらの上端は、層間 絶縁膜 110の表面に露出せしめられている。
[0043] 層間絶縁膜 110の表面には、接続用電極としてのマイクロバンプ電極 120a、 120b 、 120c及び 120d力 S形成されてレヽる。これらマイクロ/くンプ電極 120a、 120b, 120c 及び 120diま、導電十生プラグ、 118a、 118b, 118c及び 118dの上端【こ接続されてレヽる
[0044] 以上のようにして、シリコン基材 101内に形成された拡散層 103a、 130b, 130c及 び 103dは、半導体基板 100の上面（接合面）にあるマイクロバンプ電極 120a、 120 b、 120c及び 120dに対して、電気的に接続されている。
[0045] 多層配線構造 200は、その下端から上端に向かって順に積層形成された層間絶 縁膜 202、絶縁膜 204、層間絶縁膜 206、絶縁膜 208及び層間絶縁膜 210を有して レヽる。絶縁膜 204の内部には、ノ ターンィ匕された酉己,乎泉膜 214a、 214b, 214c及び 21 4dが形成されている。同様に、絶縁膜 208の内部には、パターンィ匕された配線膜 21 8a、 218b, 218c及び 218d力 S形成されてレヽる。
[0046] 配線膜 214a、 214b, 214(及び214(1は、それぞれ、層間絶縁膜 202の内部に埋 め込まれた導電性プラグ 212a、 212b, 212c及び 212dを介して、層間絶縁膜 202 の下面（接合面）にある接続用電極としてのマイクロバンプ電極 220a、 220b, 220c 及び 220dに、電気的に接続されている。
[0047] 配線膜 218a、 218b, 218c及び 218dは、それぞれ、層間絶縁膜 206の内部に埋 め込まれた導電性プラグ 216a、 216b, 216c及び 216dを介して、配線膜 214a、 21 4b、 214c及び 214dに電気的に接続されている。また、配線膜 218b及び 218dは、 それぞれ、層間絶縁膜 210の内部に坦め込まれた導電性プラグ 220b及び 220dを 介して、層間絶縁膜 210の上面にある外部電極 230b及び 230dに電気的に接続さ れている。配線膜 218aは、層間絶縁膜 210の内部に埋め込まれた導電性プラグ 22 Oaを介して、層間絶縁膜 210の上面にある図示しない外部電極に電気的に接続さ れている。配線膜 218cは、層間絶縁膜 210の内部に埋め込まれた図示しない導電 性プラグを介して、層間絶縁膜 210の上面にある図示しない外部電極に電気的に接 続されている。
[0048] 多層配線構造 200は、配線膜 214a、 214b, 214c及び 214dからなる第 1配線層と 、配線膜 218a、 218b, 218c及び 218dからなる第 2配線層とを含んでいる力 多層 配線構造 200全体の熱膨張係数は、半導体基板 100の熱膨張係数 (Siの熱膨張係 数 =約 3〜3. 5 X 10— 6/°C)とほぼ同一となっている。また、温度変化に起因する反 りを防止する構造になっている。このような多層配線構造 200は、次のようにして実現 できる。
[0049] [第 1の方法]
負の熱膨張係数を持つ「 βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）を 、絶縁材料に添加'混合する方法である。
[0050] j3ユークリプタイトは、 β—石英固溶体（Li O -Al〇 -nSiO ;n≥2)であり、 日本 電気硝子株式会社が「CERST」とレ、う名称で市販してレ、るマイナス膨張セラミックス 基板材料である。この材料には「N— 80」、「N— 70」の 2種類があり、「N— 80」は熱 膨張係数が— 82 X 10— 7/°C、「N— 70」は熱膨張係数が— 70 X 10— 7/°Cである。
[0051] 「 βユークリプタイト」を繊維状または粒子状として、エポキシ、ポリイミド等の有機絶 縁材料に添加'混合することにより、当該絶縁膜の熱膨張係数を Siの熱膨張係数（ =約 3〜3. 5 X 10— 6/°C)にほぼ一致させることが可能である。そして、こうして得た 有機絶縁材料を用いて、層間絶縁膜 202、 206、 210 (と絶縁膜 204、 208)を形成 すればよい。
[0052] [第 2の方法]
負の熱膨張係数を持つ「 βユークリプタイト」と呼ばれる結晶化ガラス（セラミック）に よる板に、セラミック板やガラス板を貼り合わせる方法である。
[0053] 当該絶縁膜の熱膨張係数を Siの熱膨張係数（=約 3〜3. 5 X 10—ソ。 C)にほぼ一 致させることが可能である。
[0054] 例えば、中間の層間絶縁膜 206を「 βユークリプタイト」と呼ばれる結晶化ガラスで 形成し、その上下両側に配置される層間絶縁膜 210と 202をそれぞれアルミナ (A1
2
〇）または石英ガラス（SiO )または窒化アルミニウム (A1N)で形成するのである。逆
3 2
に、中間の層間絶縁膜 206をアルミナや石英ガラスゃ窒化アルミニウムで形成し、そ の上下両側に配置される層間絶縁膜 210と 202をそれぞれ「 βユークリプタイト」と呼 ばれる結晶化ガラスで形成してもよレ、。
[0055] 層間絶縁膜 210と 202は、同じ材料で形成し、その厚さは互いに等しくすることが、 簡単で好ましい。しかし、熱膨張係数とヤング率と厚さがバランスしていれば、層間絶 縁膜 210と 202を互いに異なる材料で形成してもよい。これにより、多層配線構造 20 0の反りを回避することも可能となる。
[0056] 具体例を挙げれば次のようになる。
[0057] [具体例 1]
層間絶縁膜 210 : A1〇（純度 = 96%)で形成
ヤング率（
Figure imgf000013_0001
熱膨張係数（ひ ) = 6. 7 X 10
210 —ソ。 C
厚さ（t ) =0· 2mm
210
層間絶縁膜 206 : βユークリプタイト「Ν_ 70」で形成
ヤング率（ γ ) = i . 7 X l 04kg/mm2
206
熱膨張係数（ひ ） = _ 7. 0 X io
206 "V°c
厚さ（t ) =0· 3mm
206
層間絶縁膜 202 : 層間絶縁膜 210と同じ [具体例 2]
層間絶縁膜 210: A1〇（純度 = 96%)で形成
ヤング率（
Figure imgf000014_0001
熱膨張係数（ひ )=6.7X10—ソ。 C
210
厚さ（t )=0· 2mm
210
層間絶縁膜 206: βユークリプタイト「Ν_ 70」で形成
ヤング率（ γ )=i.7Xl 04kg/mm2
206
熱膨張係数（ α ) = -7. OX
206 10V°C
厚さ（t )=0.25mm
206
層間絶縁膜 202： A1Nで形成、
ヤング率（
Figure imgf000014_0002
熱膨張係数（ α ) =4.5 X 10V°C
202
厚さ（t )=0.33mm
202
[具体例 3]
層間絶縁膜 210： A1Nで形成
ヤング率（
Figure imgf000014_0003
熱膨張係数（ α ) =4.5 X 10
210 V°C
厚さ（t )=0· lmm
210
層間絶縁膜 206: βユークリプタイト「Ν_ 70」で形成
ヤング率（ γ )=i.7Xl 04kg/mm2
206
熱膨張係数（ひ
Figure imgf000014_0004
厚さ（t )=0.037mm
206
層間絶縁膜 202: 層間絶縁膜 210と同じ
上記以外の方法としては、有機材料系の低熱膨張率の芳香族ポリアミド (例えば、「 CDH360Jと呼ばれるもの)も使用可能である。この芳香族ポリアミドを膜状に形成す ると、当該膜の面内方向の熱膨張率がゼロとなる特徴がある。
この場合、上下の層間絶縁膜 210と 202を上記芳香族ポリアミドで形成し、中間の 層間絶縁膜 206をポリイミド樹脂やエポキシ樹脂やトリァジン等で形成すればよい。 あるいは、上記芳香族ポリアミドを粒子状として適当な有機材料に添加'混合したも のを使用してもよい。
[0059] また、 Fe _Ni合金系のインバー合金は、マイナス熱膨張係数を持つので、これを 用レヽて酉己'乎泉膜 214a、 214b, 214c及び 214dや酉己'線月莫 218a、 218b, 218c及び 21 8dを形成してもよい。
[0060] さらに、必要に応じて、上述した絶縁膜や導電膜を複数個組み合わせて複合構造 としてもよレ、ことは言うまでもなレ、。
[0061] 上述した絶縁膜や導電膜は、後述する第 3実施形態の絶縁膜 401やグランド線 41 1、信号線 412、グランド層 402、 403にも使用可能である。
[0062] 半導体基板 100中に形成される拡散領域 103a及び 103b等の距離（ピッチ）は、約 0.：!〜 2 x mであるが、導電性プラグ 118a、 118b, 118c及び 118dやマイクロバン プ電極 120a、 120b, 120c及び 120dのピッチは、約 3〜5 μ mまで大きくなつてレヽる 。また、多層配線構造 200のマイクロノくンプ電極 222a、 222b, 222c及び 222dや導 電十生プラグ 212a、 212b, 212c及び 212dのピッチ ίま、約 3〜5 x mである力 外咅 電極 230a、 230b及び 230dのピッチは 30〜： 100 μ mまで大きくなつてレヽる。
[0063] 次に、図 2 (a)〜図 5 (f)を参照しながら、上記構成を持つ第 1実施形態の電子回路 装置の製造方法について説明する。
[0064] まず、図 2 (a)に示すように、公知の方法によって半導体基板 100を形成する。次に 、図 2 (b)に示すように、最上位にある層間絶縁膜 110の表面に、接続用のマイクロ ノ ンプ電極 120a、 120b, 120c及び 120dを形成する。これは、例えば、層間絶縁 膜 110の表面に導電膜を堆積してからパターユングする等の公知の方法によって、 容易に実現できる。
[0065] 他方、図 3 (c)に示すように、公知の方法によって、支持基板 400の上に多層配線 構造 200を形成する。次に、図 3 (d)に示すように、最下位にある層間絶縁膜 202の 下面に、接続用のマイクロバンプ電極 222a、 222b, 222c及び 222dを形成する。こ れは、例えば、層間絶縁膜 202の下面に導電膜を堆積してからパターニングする等 の公知の方法によって、容易に実現できる。
[0066] 次に、図 4 (e)に示すように、支持基板 400上に取り付けられた多層配線構造 200 の下面を、半導体基板 100の表面に対向させてから、両者を徐々に近接させる。そ して、図 5 (f)に示すように、多層配線構造 200の下面のマイクロバンプ電極 222a、 2 22b, 222c及び 222dを、それぞれ、半導体基板 100の表面のマイクロバンプ電極 1 20a, 120b, 120c及び 120diこ接角虫させ、ネ目互 ίこ固着させる。この状態で ίま、多層 配線構造 200の下面と半導体基板 100の表面の間には隙間があいているので、そ の隙間に接着剤 300を充填し、加熱、紫外線照射等によって硬化させる。こうして、 図 1に示す構成を持つ第 1実施形態の電子回路装置が製造される。
[0067] 以上説明したように、本発明の第 1実施形態の電子回路装置では、上記構成の半 導体基板 100の配線層の表面と上記構成の多層配線構造 200の下面とが、マイクロ ノくンプ電極 120a、 120b, 120c及び 120dと 222a、 222b, 222c及び 222dを用レヽ て電気的 ·機械的に相互接続され、それによつて一体化されている。このため、多層 配線構造 200を形成する際に半導体基板 100における加熱温度の制限を考慮する 必要がない。このため、所望の材料 (ガラス、セラミック等の無機材料、ポリイミド等の 有機材料、金属等）を用いて且つ所望の熱処理を行って多層配線構造 200を形成 することができる。したがって、比較的簡単な製造工程によって膨大な数の配線を実 装すること力 Sできる。
[0068] また、上記構成の半導体基板 100の製造歩留まりは、一般的に、半導体基板 100 上の電子回路素子とそれら素子の上に形成される配線層（すなわち、配線膜 112a、 112b, 112c及び 112d、酉己'乎泉膜 116a、 116b, 116c及び 116d)につレヽては、 98〜 99%が得られる。他方、上記構成の多層配線構造 200については、ほぼ 100%の 製造歩留まりが得られる。そこで、上記構成の半導体基板 100を製造して試験を行 レ、、良品と判断されたものに対して、上記構成の多層配線構造 200を接合'一体化 することにより、第 1実施形態の電子回路装置全体としての歩留まりをほぼ 100%に 上げることができる。つまり、第 1実施形態の電子回路装置を極めて高い歩留まりで 製造することが可能である。
[0069] (第 2実施形態）
図 7 (a)〜図 11 (g)は、本発明の第 2実施形態に係る電子回路装置の製造方法を 工程毎に示す部分断面図である。なお、これらの図では、半導体素子の実際の構造 は省略しており、主として本実施形態に関係のある配線の接合部分を示してある。
[0070] 本実施形態の電子回路装置は、第 1実施形態の電子回路装置と同様に、半導体 基板と多層配線構造を接合 ·一体化している。しかし、半導体基板と多層配線構造を マイクロバンプ電極と接着剤を用いて相互接続した第 1実施形態の電子回路装置と は異なり、マイクロバンプ電極と接着剤を用いずに半導体基板と多層配線構造を相 互接続している。したがって、第 2実施形態に係る電子回路装置は、多層配線構造 が半導体基板と一体化されて単一の ULSIと同様の構造を持っている。
[0071] 第 2実施形態に係る電子回路装置は、次のようにして製造される。
[0072] (素子を有する半導体基板 (半導体装置)の形成）
まず最初に、公知の方法によって図 7 (a)に示す構成を形成する。この構成は、多 数の半導体素子を有する半導体基板 1と、その半導体基板 1の表面上に形成され且 つ所定形状にパターン化された二つの配線膜 6及び 9を持つものである。配線膜 6と 配線膜 9は、半導体基板 1上の半導体素子に電気的に接続されており、本発明の第 2実施形態に係る電子回路装置の「下位配線」を構成するものである。図 7 (a)では、 簡単化するため、半導体素子として一つの MOSFETのみが示されている。図 7 (a) に示す構成を持つ半導体基板 11は、例えば、以下のようにして製造される。
[0073] すなわち、まず、半導体基板 1として第 1導電型 (例えば n型）の単結晶シリコン (Si) よりなるウェハー（Siウェハー）を用意する。次に、その半導体基板 1 (Siウェハー） 11 の内部の所定位置に、第 2導電型 (例えば p型）のゥエル領域 2を形成してから、その ゥヱル領域 2を利用して MOSFETを形成する。図 7 (a)では、 MOSFETのソース'ド レイン領域 3 (第 1導電型）のみが示してある。さらに、ゥヱル領域 2の内部あるいはゥ エル領域 2の外部に、当該 MOSFET以外の他の必要な半導体素子も形成する。
[0074] 必要な半導体素子をすベて形成した後、半導体基板 11の表面に層間絶縁膜 4を 形成し、半導体基板 11の表面全体を層間絶縁膜 4で覆う。これによつて、上記 M〇S FETとそれ以外の必要な半導体素子のすべてが層間絶縁膜によって覆われる。層 間絶縁膜 4としては、例えば、二酸化シリコン (Si〇）膜ゃ窒化シリコン (Si N )膜が 好適に使用される。
[0075] 以下の記述では、説明を簡略化するために、上記 MOSFETに関係する部分のみ について説明し、当該 MOSFET以外の他の必要な半導体素子に関係する部分に ついては、説明を省略する。
[0076] 続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜 4の所定位置に ソース'ドレイン領域 3に達するコンタクトホール 5を形成する。次に、層間絶縁膜 4の 上に、コンタクトホール 5を埋め込むことができる厚さで導電膜を形成し、その導電膜 をフォトリソグラフィ法とドライエッチング法により所定形状にパターン化して、配線膜 6 を形成する。導電膜としては、例えば、アルミニウム (A1)や銅（Cu)が好適に使用さ れる。こうして形成された配線膜 6は、第 1レベル (最下位レベル）の配線を構成する。
[0077] 次に、配線膜 6の上に層間絶縁膜 7を形成し、配線膜 6の全体と配線膜 6から露出 した層間絶縁膜 4の全体を覆う。層間絶縁膜 7としては、例えば、 SiO膜や Si N膜
2 3 4 や BPSG膜が好適に使用される。
[0078] 続いて、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜 7の所定位置に 配線膜 6に達するコンタクトホール 8を形成する。次に、層間絶縁膜 7の上に、コンタク トホール 8を埋め込むことができる厚さで導電膜を形成し、その導電膜をフォトリソダラ フィ法とドライエッチング法で所定形状にパターン化して、配線膜 9を形成する。導電 膜としては、例えば、 A1や Cuが好適に使用される。こうして形成された配線膜 9は、 第 2レベル（下から二番目のレベル）の配線を構成する。
[0079] 次に、配線膜 9の上に層間絶縁膜 10を形成し、配線膜 9の全体と配線膜 9から露出 した層間絶縁膜 7の全体を覆う。層間絶縁膜 10としては、例えば、 CVD法により形成 された Si〇膜が好適に使用される。層間絶縁膜 10は、フォトリソグラフィ法とドライエ
2
ツチング法で所定形状にパターン化され、配線膜 9を選択的に覆うようにする。
[0080] 次に、層間絶縁膜 10の上に重ねて層間絶縁膜 11を形成し、層間絶縁膜 10の全 体と層間絶縁膜 10から露出した層間絶縁膜 7を覆う。層間絶縁膜 11としては、例え ば、 CVD法により形成されたアモルファスの SiO膜が好適に使用される。
2
[0081] 次に、層間絶縁膜 11の表面を公知の機械研削法で研削した後、 CMP (Chemical Mechanical Polishing)法により研磨し、層間絶縁膜 11の表面全体を平坦化する。こう して、図 7 (a)に示された構成が得られる。
[0082] アモルファス SiO膜よりなる層間絶縁膜 11の電気的絶縁性を確保するため、例え ば、アモルファス Si〇膜を形成する際に酸化性雰囲気で CVD法を実行することによ
2
り、あるいは CVD法でアモルファス Si〇膜を形成した後にそのアモルファス SiO膜
2 2 酸化性雰囲気で酸化する等により、アモルファス SiO膜の表面にごく薄い酸化膜を
2
形成するのが好ましい。
[0083] 以上のようにして図 7 (a)に示された構成が得られると、引き続いて、フォトリソグラフ ィ法とドライエッチング法により、層間絶縁膜 11と 10を選択的にエッチングし、図 7 (b )に示すように、層間絶縁膜 11と 10の双方を貫通して配線膜 9に達するコンタクトホ ール 12を形成する。層間絶縁膜 11と 10のエッチングは、単一のエッチングプロセス で層間絶縁膜 11と 10の双方を順次除去するようにしてもょレ、し、層間絶縁膜 11と 10 のエッチングを別のプロセスで実行してもよい。後者の場合、最初に、フォトリソグラフ ィ法でパターン化されたマスクを利用して上位にある層間絶縁膜 11のエッチングを行 レ、、次に、層間絶縁膜 11をマスクとして利用して下位にある層間絶縁膜 10のエッチ ングを行うことになる。
[0084] その後、図 8 (c)に示すように、層間絶縁膜 11の上に、コンタクトホール 12を坦め込 むことができる厚さで導電膜 13を形成する。この導電膜 13としては、例えば、アルミ ニゥム (A1)や銅（Cu)やタングステン (W)が好適に使用される。次に、こうして形成さ れた導電膜 13を、公知の機械研削法で研削した後、 CMP法で研磨し、層間絶縁膜 11の上にある部分を選択的に除去する。その結果、導電膜 13はコンタクトホール 12 の内部にのみ残り、図 8 (d)に示すように、コンタクトプラグ 14となる。コンタクトプラグ 14の下端 (底）は、配線膜 9の表面に接触している。
[0085] 図 8 (d)の状態では、最上位にある層間絶縁膜 11の表面が平坦化されており、その 表面にコンタクトプラグ 14の上端 (頂）が露出している。この状態にされた半導体基板 1が、後述する多層配線構造 50と接合される。
[0086] (多層配線構造の形成）
多層配線構造 50全体の熱膨張係数は、第 1実施形態と同様にして、半導体基板 1 の熱膨張係数（Siの熱膨張係数 =約 3〜3. 5 X 10— 6/°C)とほぼ同一となっている。 また、温度変化に起因する反りを防止する構造になっている。
[0087] 多層配線構造 50は、図 9 (e)に示すような構成を持つ。すなわち、支持基板 51の 表面（図中では下面）に、コンタクトプラグ 53が埋め込まれた層間絶縁膜 52、配線膜 55が坦め込まれた層間絶縁膜 54、コンタクトプラグ 57が埋め込まれた層間絶縁膜 5 6、配線膜 59が坦め込まれた層間絶縁膜 58が、この順に形成されている。層間絶縁 膜 58の下には、さらに、層間絶縁膜 60と 61がこの順に重ねて形成されている。層間 絶縁膜 60と 61には、それらを貫通して配線膜 59に達するコンタクトプラグ 62が坦め 込まれている。配線膜 55は、コンタクトプラグ 53と 57にそれぞれ接触している。配線 膜 59は、コンタクトプラグ 57と 56にそれぞれ接触している。
[0088] 最も外側の層間絶縁膜 61としては、半導体基板 1の最上部に形成された層間絶縁 膜 11と同一のアモルファスの Si〇膜が好適に使用される。コンタクトプラグ 53、 57、
2
62としては、 Aほたは Cuまたは W等が好適に使用される。層間絶縁膜 52、 54、 56、 58、 60としては、熱膨張率と反りを考慮して適当な材料の膜が使用される。
[0089] 導電膜 59は第 3レベルの配線を構成し、導電膜 55は第 4レベルの配線を構成する 。したがって、多層配線構造 50は、二つの積層された内蔵配線を持つことになる。
[0090] 多層配線構造 50の厚さが大きぐ製造工程で必要な機械的強度を持っている場合 は、支持基板 51は省略することができる。
[0091] 図 9 (e)に示す構成の多層配線構造 50は、公知の方法で容易に製造することがで きる。例えば、次のようにして製造することができる。
[0092] 支持基板 51の表面を上に向け、その上に層間絶縁膜 52と 54をこの順に重ねて形 成する。その後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜 54の所 定位置に層間絶縁膜 52に達する配線用溝を形成する。次に、同様にして、層間絶 縁膜 54の配線用溝の内部の所定位置で層間絶縁膜 52をエッチングし、支持基板 5 1に達するコンタクトホールを形成する。こうして、相互に連結された配線用溝とコンタ タトホールが形成される。その後、層間絶縁膜 54の上に、連結された配線用溝とコン タクトホールの両方を埋め込むことができる厚さで導電膜を形成してから、公知の機 械研削法と CMP法により層間絶縁膜 54の上の部分を選択的に除去する。その結果 、連結された配線用溝とコンタクトホールの中にその導電膜が残り、相互に接続され たコンタクトプラグ 53と配線膜 55が得られる（デュアルダマシン法)。
[0093] 層間絶縁膜 56と 58についても、これと同様にして形成できる。すなわち、層間絶縁 膜 54の上に層間絶縁膜 56と 58をこの順に重ねて形成する。その後、フォトリソグラフ ィ法とドライエッチング法により、層間絶縁膜 58の所定位置に層間絶縁膜 56に達す る配線用溝を形成する。次に、同様にして、層間絶縁膜 58の配線用溝の内部の所 定位置で層間絶縁膜 56をエッチングし、層間絶縁膜 54に達するコンタクトホールを 形成する。こうして、相互に連結された配線用溝とコンタクトホールが形成される。そ の後、層間絶縁膜 58の上に、連結された配線用溝とコンタクトホールの両方を埋め 込むことができる厚さで導電膜を形成してから、公知の機械研削法と CMP法により 層間絶縁膜 58の上の部分を選択的に除去する。その結果、連結された配線用溝と コンタクトホールの中に導電膜が残り、相互に接続されたコンタクトプラグ 57と配線膜 59が得られる。
[0094] 続いて、層間絶縁膜 58の上に層間絶縁膜 60と 61をこの順に重ねて形成する。そ の後、フォトリソグラフィ法とドライエッチング法により、所定位置で層間絶縁膜 60と 61 を順に選択的にエッチングし、層間絶縁膜 60と 61を貫通して配線膜 59に達するコン タクトホールを形成する。そして、層間絶縁膜 61の上に、そのコンタクトホールを埋め 込むことができる厚さで導電膜を形成してから、公知の機械研削法と CMP法により 層間絶縁膜 61の上の部分を選択的に除去する。その結果、コンタクトホール中に導 電膜が残り、コンタクトプラグ 62が得られる。
[0095] 以上のようにして、図 9 (e)に示す構成の多層配線構造 50が得られる。
[0096] アモルファス Si〇膜よりなる層間絶縁膜 11と同様に、アモルファス SiO膜よりなる
2 2 層間絶縁膜 61の電気的絶縁性を確保するため、例えば、アモルファス Si〇膜を形
2 成する際に酸化性雰囲気で CVD法を実行することにより、あるいは CVD法でァモル ファス SiO膜を形成した後にそのアモルファス SiO膜酸化性雰囲気で酸化する等に
2 2
より、アモルファス SiO膜の表面にごく薄い酸化膜を形成するのが好ましい。
2
[0097] (半導体基板と上部配線構造の接合）
以上のようにして、半導体素子を有する半導体基板 1と、二層の内蔵配線を有する 多層配線構造 50が別個に形成されると、次に、例えば以下のようにして、半導体基 板 1と多層配線構造 50とを相互に接合させる。
[0098] すなわち、図 10 (f)のように、上向きにした半導体基板 1の表面に、下向きにした多 層配線構造 50の裏面を対向して接触させる。この時、相互に対応するコンタクトブラ グ 14と 62が対向して接触せしめられる。図示していない他のコンタクトプラグについ ても、同様に対向して接触せしめられる。そして、その対向 ·接触状態を保ちながら所 定温度まで加熱し、それと同時に半導体基板 1と多層配線構造 50の少なくとも一方 に押圧力を印加する。すると、コンタクトプラグ 14と 62は相互に高温圧着せしめられ 、機械的に相互接続されると同時に電気的にも相互接続される。このコンタクトプラグ 14と 62の相互接続は、コンタクトプラグ 14と 62を構成する A1や Cu原子の相互拡散 によって実現するものである。
[0099] この時の状態を図 6に模式的に示す。図 6では、コンタクトプラグ（すなわち電極） 14 と 62における原子拡散領域を符号 14aと 62aで示している。コンタクトプラグ 14の原 子拡散領域 14aには、コンタクトプラグ 62中の原子（例えば A1または Cuまたは W原 子）が拡散している。コンタクトプラグ 62の原子拡散領域 62aには、コンタクトプラグ 1 4中の原子（例えば A1または Cuまたは W原子）が拡散している。コンタクトプラグ 14と 62は、このように原子の相互拡散によって相互接合される。
[0100] 図 6の符号 9aは、コンタクトプラグ (すなわち電極） 14と接触している配線膜 9にお ける原子拡散領域を示す。配線膜 9の原子拡散領域 9aには、コンタ外プラグ 14中 の原子（例えば A1または Cuまたは W原子）が拡散している。図 6の符号 59aは、コン タクトプラグ (すなわち電極） 62と接触している配線膜 59における原子拡散領域を示 す。配線膜 59の原子拡散領域 59aには、コンタクトプラグ 62中の原子（例えば Aほ たは Cuまたは W原子）が拡散している。
[0101] 図 12は、配線膜 59のパターンの一例を模式的に示した平面図である。同図では、 配線膜 59がその一端でコンタクトプラグ（電極） 62と重なっていることが示されている
[0102] この接合工程では、半導体基板 1の表面に露出した層間絶縁膜 11と、配線構造 5 0の裏面に露出した層間絶縁膜 61とが対向して全面で接触せしめられている力 上 記の所定温度が層間絶縁膜 11と 61のガラス転移温度より高く設定されているため、 層間絶縁膜 11と 61が軟化して流動状態となる（リフローする）。この時、層間絶縁膜 1 1と 61は相互に加圧されているため、相互に接着せしめられる。 [0103] この接合工程で印加された熱により、アモルファス SiOよりなる層間絶縁膜 11と 61
2
中に含まれている水分が蒸発し、層間絶縁膜 11と 61の含有水分が減少する。その 結果、層間絶縁膜 11と 61の体積が収縮する。この層間絶縁膜 11と 61の体積収縮 は、層間絶縁膜 11と 61の間の接着強度の増加をもたらす、という利点がある。
[0104] (配線構造の支持基板の剥離）
上述のようにして半導体基板 1の表面に露出した層間絶縁膜 11と、多層配線構造 50の裏面に露出した層間絶縁膜 61とが相互接合せしめられると、次に、多層配線 構造 50の支持基板 51を層間絶縁膜 52から引き離す。この時の状態は図 11 (g)のよ うになる。こうして、本発明の第 2実施形態に係る電子回路装置が得られる。
[0105] この電子回路装置は、半導体素子と第 1〜第 2レベルの配線を持つ半導体基板 1 の表面に、第 3〜第 4レベルの配線を持つ多層配線構造 50がー体的に形成された 構成を持つ。したがって、この電子回路装置は第 1〜第 4レベルの配線を持つことに なる。また、半導体基板 1に対して最も外側にある層間絶縁膜 52中に坦め込まれた コンタクトプラグ 53は、上端が外部に露出しており、当該電子回路装置の外部引き出 し電極として使用される。なお、コンタクトプラグ 53の上端にバンプ電極を形成し、そ れらバンプ電極を外部引き出し電極としてもよい。
[0106] 以上説明したように、本発明の第 2実施形態に係る電子回路装置の製造方法では 、まず、上述した構成を持つ半導体基板 1と多層配線構造 50を別個に形成してから 、半導体基板 1の層間絶縁膜 11と多層配線構造 50の層間絶縁膜 61とを相互に対 向'接着させ、さらに、層間絶縁膜 11と 61の界面の近傍でコンタクトプラグ（電極） 14 とコンタクトプラグ (電極） 62とを相互に接合させ、それによつて基板 1と多層配線構造 50とを一体化させている。この工程では、加熱により層間絶縁膜 11と 61が相互に接 着されると共に、脱水により層間絶縁膜 11と 61の各々が収縮してそれらの間に引張 応力が生じる。このため、層間絶縁膜 11と 61の間の接合強度が増加する。最後に、 アモルファス材料からなる層間絶縁膜 11と 61の各々を部分的に結晶化させることに より、それらは化学的に安定な状態となる。
[0107] このようにして製造された第 2実施形態の電子回路装置は、良品と判断された半導 体基板（半導体装置） 1に対して、当該半導体基板 1とは別個に形成した多層配線構 造 50を接合することにより、電子回路装置全体としての歩留まりをほぼ 100%に上げ ることができる。また、半導体基板 1の上に多層配線構造 50を重ねて接合するだけで ある力ら、当該電子回路装置のサイズが不必要に増加することもない。つまり、半導 体装置のサイズを不必要に大きくすることなぐ微細化された素子を接続する膨大な 数の配線を実装することができると共に、極めて高い歩留まりで製造することが可能 である。
[0108] さらに、この半導体装置では、半導体基板 1の表面を覆う層間絶縁膜 11と、多層配 線構造 50の裏面を覆う層間絶縁膜 61が、相互に接着されていると共に、それら層間 絶縁膜 11、 61の各々が加熱収縮性を持ち且つ部分的に結晶化した (つまり結晶化 途中の）アモルファス材料により形成されている。このため、加熱することにより、相互 に接着された層間絶縁膜 11と 61の間に収縮力が作用し、層間絶縁膜 61は層間絶 縁膜 11に向かって強く引かれた状態で接合される。その結果、素子を有する半導体 基板 1と、内蔵配線を有する多層配線構造 50との間に接合強度の問題は生じない。
[0109] なお、以上の説明から明らかなように、第 2実施形態の電子回路装置は、第 1実施 形態の電子回路装置と同様に、半導体基板 1と多層配線構造 50を接合 ·一体化した 構成を持っている。しかし、半導体基板 100と多層配線構造 200をマイクロバンプ電 極と接着剤を用いて相互接続した第 1実施形態の電子回路装置とは異なり、マイクロ バンプ電極と接着剤を用いずに半導体基板 1と多層配線構造 50を相互接続してい る。したがって、第 2実施形態に係る電子回路装置は、多層配線構造 50が半導体基 板 1と一体化されて単一の ULSIと同様の構造を持っている。
[0110] 熱膨張係数 (または線膨張係数）の差に起因する問題については、層間絶縁膜 11 及び 61として、熱膨張係数 (線膨張係数)が同じまたは近接した材料をそれぞれ使 用することにより、容易に防止することができる。
[0111] (第 3実施形態）
図 13〜図 15は、本発明の第 3実施形態に係る電子回路装置の多層配線構造に 使用される配線の構成を示す説明図である。本実施形態は、クロック信号の GHzォ ーダ一への高周波化に伴う高速信号伝送を可能にする配線構成を持ち、電子回路 装置のいっそうの性能向上を可能とするものである。 [0112] 図 13の配線構造 400は、絶縁膜 401と、絶縁膜 401の内部に埋設された相互に並 行に延在する直線状のグランド (接地)線 411及び信号線 412と、絶縁膜 401の上下 両面に配置されたグランド (接地)層 402及び 403とを備えている。この配線構造 400 が従来の配線構造と異なる点は、絶縁膜 401の上下両面に配置されたグランド層 40 2及び 403である。すなわち、従来の配線構造では、グランド層 402の位置にグランド 線 411及び信号線 412と直交する複数のグランド線が配置されており、グランド層 40 3の位置にグランド線 411及び信号線 412と直交する複数のグランド線が配置される 。グランド層 402の位置にあるグランド線と、グランド層 403の位置にあるグランド線は 、互いに平行である。つまり、配線構造 400は、従来の配線構造において絶縁膜 40 1の上下にあるグランド線に代えてグランド層 402及び 403を設けたものに相当する。
[0113] 発明者らが行ったシミュレーションに用いたモデルにおける各要素の大きさと物理 特性は、グランド線 411及び信号線 412の幅 wと高さ hが、それぞれ 0. 2 x m、 0. 44 μ ηι、グランド線 411と信号線 412の間の距離 dが 0. 2 /i m、グランド線 411及び信 号線 412の長さ X力 S20 /i m、絶縁膜 401の厚さ T力 0. 44 /i m、絶縁莫 401の it透 磁率、比誘電率及び誘電正接がそれぞれ 1、 2. 1及び 0、グランド線 411及び信号 線 412の導電率と比透磁率がそれぞれ 5. 8 X 107S/m及び 1である（図 14を参照）
[0114] 境界条件は次のとおりである。すなわち、 X—Y面 (絶縁膜 401に平行な面）と X—Z 面及び Y—Z面 (絶縁膜 401に直交する面）の境界条件は、電磁波が放射できるよう に設定した。
[0115] シミュレーションにおいて伝送時における信号減衰、クロストークノイズ、容量性結 合、誘導性結合について比較検討した結果、図 13の配線構造 400は、上記従来の 配線構造よりも高周波化に有効であることが判明した。また、グランド線 411と信号線 412の最適の位置関係と寸法関係が判明した。それを図 14に示す。すなわち、ダラ ンド線 411または信号線 412の幅 wと高さ hがいずれも 1. 2 μ mであり、グランド線 41 1と信号 ,線412の間の β巨離 d力 2. 4 μ mであり、グランド,乎泉 411または信号,乎泉 412とグ ランド（接地）層 402または 403との距離 T力 . 4 μ mである。
[0116] これらの最適値は、 ULSIチップ上で実現するのは困難であるため、インターポー ザ等との組み合わせが必要であると思われる。
[0117] なお、発明者らが行ったこのシミュレーションの詳細は、本発明者らによる下記論文 に記載されている。
[0118] 安田尚平、岩田剛治、佐藤了平、 11th Symposium on "Microjoining and Assembly Technology in Electronics", February 3-4, 2005, Yokohama, pp.451-456，「次世代 S iPに向けた適正配線に関する基礎検討（Basic Study of Proper Circuit Line Structur e for Advanced System in Package)」
図 15は、本発明の第 3実施形態に係る電子回路装置 500の概略構成を示す説明 図である。この電子回路装置 500は、 4個の CPU (Central Processing Unit)チップ 5 01と複数のメモリチップ 502及び 503を組み合わせたものであり、隣接する CPUチッ プ 501間の電気的相互接続に図 13に示す配線構造 400を適用している。本実施形 態によれば、 10GHzのクロック周波数で ULSIサイズの最大距離である 10mmの信 号伝送が可能である。また、伝送される信号の減衰が抑制されるため、信号減衰対 策のためのリピータ回路が不要となり、その結果、消費電力も低減できる。
[0119] なお、図 13に示す配線構造 400は、上述した第 1実施形態の多層配線構造 200 ( これはインターポーザとして機能する）の配線としても使用可能である。
[0120] (変形例）
上述した第 1〜第 3の実施形態は本発明を具体化した例を示すものであり、したが つて本発明はこの実施形態に限定されるものではなぐ本発明の趣旨を外れることな く種々の変形が可能であることは言うまでもない。例えば、上述した実施形態では、コ ンタクトプラグ (電極） 14が積層された二つの層間絶縁膜 10と 11に坦め込まれ、コン タクトプラグ (電極） 62が積層された二つの層間絶縁膜 60と 61に坦め込まれている 力 本発明はこれに限定されない。コンタクトプラグ (電極） 14は単一の層間絶縁膜 に坦め込まれてもよいし、コンタクトプラグ（電極） 62も単一の層間絶縁膜に坦め込ま れてもよいことは言うまでもない。
図面の簡単な説明
[0121] [図 1]本発明の第 1実施形態に係る電子回路装置の部分断面図である。
[図 2]本発明の第 1実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板の製造工程を示している。
[図 3]本発明の第 1実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、多層回線構造の製造工程を示している。
[図 4]本発明の第 1実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板と多層配線構造の接合工程を示している。
[図 5]本発明の第 1実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板と多層配線構造の接合後の状態を示している。
[図 6]本発明の第 2実施形態に係る電子回路装置の接合部を示す部分拡大断面図 である。
[図 7]本発明の第 2実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板の製造工程を示している。
[図 8]本発明の第 2実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、図 7の続きである。
[図 9]本発明の第 2実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、多層配線構造の製造工程を示している。
[図 10]本発明の第 2実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板と多層配線構造の接合工程を示している。
[図 11]本発明の第 2実施形態に係る電子回路装置の製造方法を工程毎に示す部分 断面図で、半導体基板と多層配線構造の接合後に支持基板を外した状態を示して いる。
園 12]本発明の第 2実施形態に係る電子回路装置において、多層配線構造内の配 線膜のパターンの一例を示す概略部分平面図である。
園 13]本発明の第 3実施形態に係る電子回路装置の多層配線構造に使用される配 線の例を示す部分拡大説明図である。
園 14]本発明の第 3実施形態に係る電子回路装置の多層配線構造に使用される配 線の寸法関係を示す説明図である。
[図 15]本発明の第 3実施形態に係る電子回路装置を示す要部断面説明図である。 符号の説明 半導体基板 ゥエル領域 ソース'ドレイン領域 層間絶縁膜 コンタクトホーノレ 配線膜
層間絶縁膜 コンタクトホーノレ 配線膜
層間絶縁膜 層間絶縁膜 コンタクトホール 導電膜 コンタクトプラグ 配線構造 支持基板 層間絶縁膜 コンタクトプラグ 層間絶縁膜 配線膜 層間絶縁膜 コンタク卜プラグ 層間絶縁膜 配線膜 層間絶縁膜 層間絶縁膜 コンタクトプラグ 半導体基板 101 シリコン基材
102a, 102b, 102c ゥエル領域
103a, 103b, 103c, 103d 拡散領域
104 絶縁膜
112a, 112b, 112c, 112d
106 層間絶縁膜
108 絶縁膜
110 層間絶縁膜
116a, 116b, 116c, 116d
118a, 118b, 118c, 118d 導電性プラグ
120a, 120b, 120c, 120d マイクロバンプ電極（接続用電極) 200 多層配線構造
202 層間絶縁膜
204 絶縁膜
206 層間絶縁膜
208 絶縁膜
210 層間絶縁膜
212a, 212b, 212c、 212d 導電性プラグ
214a, 214b, 214c, 214d 配線膜
216a, 216b, 216c, 216d 導電性プラグ
218a, 218b, 218c、 218d 配線膜
220b, 220d 導電性プラグ
222a, 222b, 222c, 222d マイクロノ ンプ電極（接続用電極 230b, 230d 外部電極
300 電気的絶縁性接着剤

Claims

請求の範囲
[1] 複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半 導体基板と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨 張係数を持つ多層配線構造とを備え、
前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用 電極を用いてあるいは接続用電極を用いずに電気的 ·機械的に相互接続されること によって、前記半導体基板と前記多層配線構造とが一体化されていることを特徴とす る電子回路装置。
[2] 前記多層配線構造が、前記半導体基板と一体化されて単一の ULSIのような構造 を持つ請求項 1に記載の電子回路装置。
[3] 前記多層配線構造が、インターポーザとして機能する請求項 1に記載の電子回路 装置。
[4] 前記多層配線構造の前記多層配線層を構成する各層の熱膨張率及び厚さが、温 度変化に伴う前記多層配線構造の反りを防止するように調整される請求項:!〜 3のい ずれか 1項に記載の電子回路装置。
[5] 前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用 電極を用いて電気的 ·機械的に相互接続されている請求項 1〜3のいずれ力 1項に 記載の電子回路装置。
[6] 前記半導体基板の前記配線層の表面と前記多層配線構造の接合面の間に、電気 的絶縁性の接着剤が充填されている請求項 5に記載の電子回路装置。
[7] 前記半導体基板の前記配線層の表面と前記多層配線構造の接合面とが、接続用 電極を用いずに電気的 ·機械的に相互接続されている請求項 1〜3のいずれ力 1項 に記載の電子回路装置。
[8] 前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれ アモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に 相互接合されている請求項 7に記載の電子回路装置。
[9] 前記多層配線構造が、絶縁層と、その絶縁層の内部に一方向に沿って所定間隔 をあけて交互に配置された信号線及びグランド線と、前記信号線及びグランド線を含 む面に対して直交する方向において前記絶縁層の両側に配置された一対のグランド 層とを備えている請求項 1〜3のいずれ力 1項に記載の電子回路装置。
[10] 前記グランド線または前記信号線の幅と高さがいずれも 1. 2 μ mであり、前記ダラ ンド線と前記信号線の間の距離が 2. 4 μ mであり、前記グランド線または前記信号線 と一対の前記グランド層のいずれか一方との距離が 2. 4 μ mである請求項 9に記載 の電子回路装置。
[11] 複数の電子回路素子と、当該電子回路素子を相互接続する配線層とを有する半 導体基板を形成する工程と、
多層配線層を内蔵すると共に、前記半導体基板の熱膨張係数とほぼ同一の熱膨 張係数を持つ多層配線構造を形成する工程と、
複数の接続用電極を用いてあるいは用いずに、前記半導体基板と前記多層配線 構造とを相互接続し、もって前記半導体基板と前記多層配線構造とを一体化するェ 程と
を備えたことを特徴とする電子回路装置の製造方法。
[12] 前記半導体基板と前記多層配線構造とを相互接続するための複数の接続用電極 を形成する工程を含む請求項 11に記載の電子回路装置の製造方法。
[13] 前記半導体基板と前記多層配線構造の間の隙間に電気的絶縁性の接着剤を充 填する工程を含む請求項 12に記載の電子回路装置の製造方法。
[14] 前記半導体基板の前記配線層の表面と前記多層配線構造の接合面に、それぞれ アモルファス絶縁膜が配置されており、それら二つのアモルファス絶縁膜が直接的に 相互接合されることによって、前記半導体基板と前記多層配線構造とが相互接続せ しめられる請求項 11に記載の電子回路装置の製造方法。
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