WO2006126301A1 - 自動利得制御回路 - Google Patents

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WO2006126301A1
WO2006126301A1 PCT/JP2005/023690 JP2005023690W WO2006126301A1 WO 2006126301 A1 WO2006126301 A1 WO 2006126301A1 JP 2005023690 W JP2005023690 W JP 2005023690W WO 2006126301 A1 WO2006126301 A1 WO 2006126301A1
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gain control
gate
control voltage
transistor
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PCT/JP2005/023690
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French (fr)
Inventor
Kazuhisa Ishiguro
Original Assignee
Niigata Seimitsu Co., Ltd.
Ricoh Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs

Definitions

  • the present invention relates to a commercial gain control circuit, and more particularly to a circuit for controlling the gain (gain ') of a signal received by a radio communication apparatus such as a radio receiver.
  • an AGC Automatic Gain Control
  • An RF (Radio Frequency) AGC circuit is an RF signal received by an antenna. Adjust the gain of the signal to keep the level of the received signal constant.
  • FIG. 1 is a diagram showing the configuration of a conventional automatic gain control circuit.
  • the first MO S transistor M l and the second MO S transistor M l are the first MO S transistors M l and the second MO S transistor M l .
  • the frequency amplifier (eg L
  • the force code amplifier is configured as follows.
  • the source of the first M o S transistor M 1 is grounded and the drain has a second M
  • the output terminal OU T is connected to the drain of S ⁇ Rungis M 2 via the load Z.
  • the first MO S transistor ⁇ 1 gate ⁇ has an input m child
  • the antenna input signal is supplied from IN, the second ⁇ OS ⁇ Rungis Yu M 2 AGC control voltage VAGC is supplied to this gate.
  • the first M O S ⁇ runstar M 1 is connected to the third M O S ⁇ transistor M 3 in a power range.
  • the gates of the first MOS ⁇ transistor M 1 and the third MOS ⁇ transistor M 3 are connected in common through the resistor R 1 and the sources are grounded.
  • the antenna input signal (3 ⁇ 4 1S 1S) input from the input terminal IN is amplified by a power stage three-phase amplifier composed of the first MOS ⁇ Runges M1 and the second MOS ⁇ Runges M2. After that, it is output from the output terminal OUT through the load Z connected to the drain of the second M0 Sh range module M2.
  • a G C is input to the gate of 2 M Os ⁇ transistor M 2
  • the gate voltage and the drain current of M 0 S ⁇ Runges evening can be realized by reducing the GC control voltage VAGC.
  • the AGC control characteristics are less than 20 [dB], especially in the region where the AGC control pressure VAGC is less than 1 [V].
  • the gain changes with respect to the change in the AGC control voltage VAGC and becomes critical. As a result, the gain control sensitivity becomes too high in this region, and there is a problem that fine gain control becomes difficult. That is, when controlling the gain of the cascode amplifier, the AGC control voltage V is generally applied to the gate of the second MOS transistor M 2 whose gate is grounded.
  • a method of controlling by applying A G C is adopted.
  • the drain-source voltage V d s of M l becomes smaller, and the first MO S transistor M l operates in the non-saturated region. Therefore, the gain is controlled by changing the mutual conductance g m of the first MOS transistor M 1. However, since the mutual conductance g m is proportional to the drain-source voltage V d s in the non-saturated region, the gain expressed in decibels with respect to the A G C control voltage V A G C changes abruptly.
  • the first M 0 S transistor M l operates in the non-saturated region, so the on-resistance of the first MOS ⁇ transistor M 1 is modulated by the input signal. As a result, distortion will occur. As a result, when the input signal is phase-modulated, it also appears as noise.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2 0 0 2 — 1 4 1 7 5 8 Disclosure of Invention
  • the present invention has been made to solve such a problem, and it is possible to easily set a dynamic range, a noise figure, etc. to an open week value by reducing the gain control sensitivity. aimed to.
  • the g dynamic gain control circuit of the present invention uses the first M O Shranges and the second M O that constitute the force 3-amplification.
  • a MOS ⁇ randomer is connected differentially so that a fixed bias voltage is supplied to the second MOS ⁇ gate of the transistor and a gain control voltage is supplied to the gain control MOS transistor. Yes.
  • the device area ratio of the second MOS ⁇ transistor and the gain control MOS ⁇ transistor is set to 1: N (N ⁇ 1).
  • an interface circuit is further provided that inputs a gain control voltage, converts the function into a function, and supplies the converted gain control voltage to the gate of the gain control MOS transistor.
  • function conversion it is possible to apply function conversion using square root operation.
  • a linear function representing the gain control characteristic in the first region where the gain control voltage is greater than the threshold is expressed as a second function where the gain control voltage is less than the threshold. It is also possible to perform a linear approximation transformation that approximates the gain control characteristics in the above region to a linear function in Table 1.
  • the present invention as described above, it is possible to reduce the sensitivity of the gain change with respect to the increase of the gain control voltage, and to suppress the rapid change of the gain even in the region where the gain control voltage is small.
  • the first MOS MOS runnast's gate and line currents can be made constant ⁇ related to gain control, so that the dynamic range can easily be set to an optimum value such as noise figure, etc. Can do.
  • the sensitivity of gain change with respect to the gain control voltage can be lowered even in a region where the gain control voltage is relatively large.
  • FIG. 1 is a diagram showing a configuration example of a conventional automatic gain control circuit.
  • Fig. 2 shows the conventional AGC control characteristics.
  • FIG. 3 is a diagram illustrating a configuration example of the automatic gain control circuit according to the first embodiment.
  • Figure 4 shows the change in the operating point of the first MOS transistor M l with the change in the A G C control voltage V A G C for the conventional automatic gain control circuit.
  • FIG. 5 is a diagram showing the AGC control characteristics according to the first embodiment.
  • FIG. 6 shows the second MOS transistor M 2 and the first MOS transistor in the first embodiment.
  • Fig. 4 shows the characteristics of the drain current flowing in ⁇ O S ⁇ Rungis evening M4.
  • FIG. 7 is a diagram illustrating a configuration example of an automatic gain control circuit according to the second embodiment.
  • Figure 8 shows the in- stance when Method 1 is adopted in the second embodiment. It is a figure which shows the structural example of the tough circuit INF.
  • FIG. 9 shows the A G when the method 1 is adopted in the second embodiment.
  • FIG. 10 schematically shows the AGC control characteristics shown in FIG. 5, and is a diagram for explaining the method 2 in the second embodiment.
  • FIG. 11 is a diagram showing a configuration example of an interface circuit I N F that can be skipped when the method 2 is adopted in the second embodiment.
  • FIG. 12 is a diagram showing a modification of the automatic gain control circuit according to the first embodiment.
  • Figure 13 shows the relational expression of the drain current in the non-saturated region and the saturated region.
  • Fig. 14 is a diagram showing the equation of mutual conductance in the unsaturated region and the saturated region.
  • FIG. 15 is a diagram showing an equation for converting the AGC control voltage to the gate applied voltage using the square root operation. Form of exhibition ⁇ for carrying out Ming
  • FIG. 3 is a diagram illustrating a configuration example of the automatic gain control circuit according to the first embodiment.
  • the first M O S ⁇ Rungis evening M 1 and the second M 0 S ⁇ Rungis evening M 2 constitute the first cascode amplifier.
  • the source of Sh Runges M 2 is connected. And, the output terminal O U T is connected to the line of the second M O S ⁇ Runges M 2 via the load Z.
  • Load Z is the second M0 s ⁇ Rungis evening M 2 drain and Connected to the power supply VDD
  • the gate of the first MOS transistor M 1 is connected to the signal input terminal I N and supplied with the antenna input signal.
  • the fixed bias m pressure V B is supplied to the gate of the second MOS transistor M 2.
  • the magnitude of the fixed bias voltage V B is determined by the voltage dividing resistors R 2 and R 3 connected in series between the power supply V DD and the ground.
  • the first MOS transistor M 1 is connected to the third MOS transistor M 3 by a power lens mirror, that is, the gates of the first MOS transistor M 1 and the third MOS transistor M 3 are connected to the first MOS transistor M 1.
  • Each source is grounded while being connected in common through a resistor R1.
  • the 3 M O S ⁇ Runges evening M 3 gate is connected to its drain, and the constant current circuit I is connected to its drain.
  • the constant current circuit I is connected between the drain of the third M O S ⁇ Runges M 3 and the power source V DD.
  • the fourth MOS transistor M 4 (which corresponds to the MOS transistor for gain control according to the present invention) further provided with a fourth MOS transistor M 4 is the second MOS transistor M 4.
  • the source of the second MOS transistor M 2 and the source of the fourth MOS transistor M 4 are connected to the second MOS transistor M 2, and the fourth M 0 S
  • the drain of 4 is connected to the power supply VDD.
  • the fourth MOS transistor M 4 has an A G C control voltage V A G
  • the antenna input signal (received signal) input from the input terminal IN is amplified by a cascode amplifier composed of a first MO S transistor M 1 and a second M O S ⁇ transistor M 2. Output from the output terminal OUT through the load Z connected to the drain of the second MOS ⁇ transistor M2.
  • the operation of the AGC is realized by controlling the AGC control voltage VAGC input to the gate of the fourth MOS transistor M 4 that is differentially connected to the second MOS runnast M 2. For example, the received signal If an interference wave is detected from the signal and it is necessary to attenuate the gain of the automatic gain control circuit, the AGC control voltage VA GC to be input to the gate of the 4th MOS ⁇ Runges M 4 is increased by a control circuit (not shown). Can be realized.
  • FIG. 4 is a diagram showing a change in the operating point of the first MOS transistor M 1 with a change in the AGC control voltage VAGC in the conventional automatic gain control circuit.
  • Vds is the drain-source voltage of the first MOS transistor M1
  • Vgs is the gate-source voltage of the first MOS transistor Ml
  • vth is the first MOs.
  • I d is the drain current of the first MOS transistor M l
  • I ref is the drain current of the third MO S transistor M 3 (constant current of the constant current circuit I).
  • FIG. 4 (b) Vds is the drain-source voltage of the first MOS transistor M1
  • Vgs is the gate-source voltage of the first MOS transistor Ml
  • vth is the first MOs.
  • I d is the drain current of the first MOS transistor M l
  • I ref is the drain current of the third MO S transistor M 3 (constant current of the
  • the operating point of the first MOS transistor M 1 changes between a non-saturated region and a saturated region.
  • the first MOS transistor M l operates in the saturation region.
  • the drain-source voltage V ds of the first MOS transistor M 1 grounded at the source decreases.
  • W is the gate width of the first MOS transistor Ml
  • L is the gate length of the first MOS transistor Ml
  • ⁇ is the carrier mobility
  • C ox is the gate oxide capacitance per unit area.
  • region B unsaturated region
  • the gain in decibels changes rapidly with changes in the AGC control voltage VAGC.
  • the mutual conductance gm is proportional to the drain-source voltage V ds in the non-saturated region.
  • the mutual conductance g m is obtained by differentiating the above (Equation 1) and (Equation 2) with the gate-to-gate voltage Vgs, and is expressed as (Equation 3) and (Equation 4) in FIG.
  • the second Mo S ⁇ range M 2 and the fourth MOS transistor M 4 are differentially connected, and the fourth
  • the gain is controlled by applying the AGC control voltage VAGC to the gate of the MOS Runges M4.
  • a constant bias voltage V B is applied to the gain of the second M 0 S ⁇ range M 2 even during gain control.
  • the first MOS transistor M l Since the drain-source voltage Vds of 1 M Os ⁇ Rungis M 1 does not change significantly, the first MOS transistor M l does not always operate in the saturation region.
  • FIG. 5 is a diagram showing the AGC control characteristic according to the present embodiment.
  • FIG. 6 is a diagram showing the characteristics of the drain current flowing in the second MOS transistor M 2 and the fourth MOS transistor ⁇ transistor M 4 in the present embodiment.
  • the horizontal axis represents the AGC control voltage VAGC, and the vertical axis represents the gain. Since the second MOS transistor M2 and the fourth MOS transistor M4 are differentially connected, the gain change with respect to the AGC control voltage VAGC is the reverse of Fig.2.
  • the gain ranges from 0 [dB] to 2 2
  • the amount of change in the AGC control voltage VA GC when changing to 5 [dB] is about 0.6 [V].
  • the amount of change in the AGC control voltage VA GC when the gain changes from 0 [dB] to 22.5 [dB] in the conventional AGC control characteristics is about 0 • 4 5 [V].
  • the gain changes by about 20 [dB] in a small region where the AGC control voltage VAGC is about 3.5 [V] to 3.7 [V].
  • the amount of change in the drain current of the second MOS transistor M 2 is about 1550 [ ⁇ ⁇ ] as shown in FIG. 6 (a).
  • the drain current of the first M 0 S transistor M 1 is constant regardless of the gain control, the dynamic range, noise figure, etc. can be easily set to optimum values.
  • FIG. 7 is a diagram showing a configuration example of an automatic gain control circuit according to the second embodiment.
  • the same reference numerals as those shown in FIG. 3 have the same functions, and therefore redundant description is omitted here.
  • an interface circuit I N F is further provided.
  • the interface circuit I N F inputs the A G C control voltage V A G C and converts it into the gate applied voltage V g. Then, the converted gate applied voltage V g is supplied to the gate of the fourth MOS ⁇ range ⁇ M 4.
  • a G C operation is differentially connected to the second M 0 S ⁇ Rungis evening M 2
  • the circuit INF receives the AGC control voltage VAGC of the input, converts it to the gate applied voltage V g, and inputs the result to the gate of the fourth Mo S transistor M 4 to adjust the gain of amplification. To do.
  • Gain control is realized by changing the current distribution between the differentially connected second MO S transistor M 2 and the fourth MO S transistor M 4.
  • the AGC control voltage VAGC is function-converted by square root calculation to generate a gate applied voltage V g, and this is supplied to the gate of the fourth MOS transistor M 4.
  • the drain current I d, of the fourth MOS transistor M 4 is set to be proportional to the AGC control voltage VAG C.
  • a linear function representing the AGC control characteristic in the first region where the AGC control voltage VAGC is greater than the threshold V 1 and the AGC control characteristic in the second region where the AGC control voltage VAGC is less than or equal to the threshold V 1 A linear approximation conversion is performed to approximate the linear function, and the converted gate applied voltage V g is supplied to the gate of the fourth MOS transistor M4.
  • V g ⁇ VA GC + V t is calculated, and the resulting gate applied voltage V g is
  • the drain current I d ′ of the fourth M 0 S transformer M 4 is proportional to the A G C control voltage V A G C.
  • the gain linearity with respect to the AGC control voltage VAGC can be secured, and the gain control sensitivity that was effective when the AGC control voltage VAGC was squared can be reduced.
  • FIG. 10 is a diagram schematically showing the AGC control characteristics shown in FIG. In Fig. 10 the waveform shown by the solid line (
  • the application of the first embodiment improves the AGC control characteristic (gain control sensitivity) in the second region where the AGC control voltage VAGC is less than or equal to the threshold V 1 (straight line).
  • the threshold V 1 (straight line).
  • C part) AGC control voltage The improvement of the AGC control characteristics in the first region where VAGC is larger than the threshold V 1 is small (part of straight line)).
  • Method 2 is in this first region The characteristics are further improved.
  • the linear function A representing the AGC control characteristic in the first region where the AGC control voltage VAGC is greater than the threshold V 1 is expressed as AGC in the second region where the AGC control voltage VAGC is less than or equal to the threshold V 1.
  • the linear function A in the first region is converted into a linear function B obtained by linearly extending the linear function C in the second region to the first region.
  • V g 4
  • the configuration of F is as shown in Fig. 11.
  • the interface circuit I N F shown in Fig. 11 includes a comparator 21, a switch V 2 2, and a function operation unit 2 3.
  • the comparator 2 1 controls the switch 2 2 by comparing the A G C control voltage V A G C with the threshold voltage V 1 and outputting a Hi or Low signal according to the comparison result.
  • Switch 2 2 inputs A G C control voltage V A G C, and switches between supplying it to function calculation unit 2 3 and outputting it to Direct ⁇ without supplying it.
  • the switch 2 2 is switched to the node a side and A
  • the GC control voltage VAGC is supplied to the function calculator 2 3.
  • VAGC ⁇ V 1 is determined by compare overnight 21 and a low signal is output
  • switch 2 2 is switched to node b and the AGC control voltage VA GC is output to directory ⁇ as gate applied voltage V g.
  • the smaller the value of N the larger the value of V3 and the larger the AGC control voltage VAGC is required, so a larger value of N is preferable.
  • the fourth MOS transistor M4 for gain control is differentially connected to the second MOS transistor M2 that is gate-grounded and constitutes the cascode amplifier.
  • the operating point of the transistor is changed by changing the device area of the second MOS transistor M 2 and the fourth MO S transistor M 4. Then, by applying the AGC control voltage VA GC to the gate of the fourth MOS transistor M4, the drain current of the second MOS transistor M2 grounded at the gate can be varied to obtain the gain control characteristic. ing.
  • the drain current of the first MOS transistor M l can be made constant regardless of gain control, which makes it easy to set the dynamic range, noise figure, etc. to optimum values. Can do.
  • an interface circuit INF that performs function conversion is added, and a gate applied voltage that is function-converted from the AGC control voltage VAGC is added.
  • the pressure V g is supplied to the gate of the fourth MOS transistor M 4.
  • the second embodiment is configured to improve the gain control sensitivity and to ensure linearity. If more emphasis is placed on improving gain control sensitivity, it is not limited to the function formulas shown in Fig. 8 and Fig. 11; it is also possible to use functional formulas that make gain control sensitivity smaller. .
  • the cascode amplifier may have a differential input and differential output configuration as shown in FIG.
  • the in-phase X-one circuit I N F shown in FIG. 7 may be further provided.
  • the present invention is useful for an automatic gain control circuit that adjusts the amplification gain of a signal by a cascode amplifier configured by cascode-connecting MOS transistors.

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

　カスコード増幅器を構成する第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２のうち、第２のＭＯＳトランジスタＭ２に対して利得制御用ＭＯＳトランジスタＭ４を差動接続し、利得制御用ＭＯＳトランジスタＭ４のゲートにＡＧＣ制御電圧ＶＡＧＣを供給するようにするとともに、第２のＭＯＳトランジスタＭ２および利得制御用ＭＯＳトランジスタＭ４のデバイス面積比が１：Ｎ（Ｎ≧１）となるようにすることにより、ＡＧＣ制御電圧ＶＡＧＣが小さい領域においても、利得が急激に変わることを抑制できるようにするとともに、第１のＭＯＳトランジスタＭ１のドレイン電流を利得制御に関係なく一定とすることができるようにする。

Description

自動利得制御回路
技術分野
本発明は商動利得制御回路に関し、 特に、 ラジオ受信機などの無線通 信装置において受信した信号の利得 (ゲイン ' ) の制御を行う回路に関す 明
るものである
糸
¾ 1
書
背景技術
一般に、 ラジオ受信機などの無線通信装置では、 受信信号の利得を調 整するために A G C (Automatic Gain Control) 回路が設けられている R F (Radio Frequency) A G C回路は、 アンテナで受信された R F信 号の増幅ゲインを調節して、 受信信号のレべルを一定に保つようにする ものでめ 。
図 1 は、 従来の自動利得制御回路の構成を示す図である。 図 1 におい て 第 1 の MO S トランジスタ M lおよび第 2の MO S トランジス夕 M
2 によつて、 カスコー ド増幅器が構成されている 。 カスコード増幅器は 出力から入力への帰還が基本的に無いため 周波増幅器 （例えば L
N A Low Noise Amplifier) として多用されている。
力スコー ド増幅器は、 具体的には以下のように構成されている。 第 1 の M o S トランジスタ M 1のソ一スは接地され、 ドレインには第 2の M
0 S 卜ランジスタ M 2のソースが接続されている 。 そして、 第 2の M O
S 卜ランジス夕 M 2の ドレインには、 負荷 Zを介して出力端子 O U Tが 接 されている。 第 1 の MO S トランジスタ Μ 1 のゲー 卜には入力 m子
I Nからアンテナ入力信号が供給され、 第 2·の Μ O S 卜ランジス夕 M 2 のゲ一トには A G C制御電圧 V A G Cが供給される。
第 1 の M O S 卜ランンスタ M 1 には、 第 3 の M O S 卜ランジスタ M 3 が力レン 卜 ラ―接続されている。 すなわち、 第 1 の M O S 卜ランジス タ M 1および第 3の M O S 卜ランジス夕 M 3 の各ゲートが抵抗 R 1 を介 して共通に接 fee aれるとともに、 各ソースが接地されている。 また 、 第
3の M〇 S 卜ランジス夕 M 3のゲー卜が自身の レインに接続され 、 そ のドレインには定電流回路 I が接続されている
次に、 図 1 の うに構成された従来の自動利得制御回路の動作を説明 する 。 入力顺子 I Nより入力されたアンテナ入力信号 （ ¾ 1S 1S号 ) は、 第 1 の M O S 卜ランジス夕 M 1および第 2の M O S 卜ランジス夕 M 2で 構成される力ス 3一ド増幅器により増幅された後 、 第 2の M〇 S hラン ジス夕 M 2の ドレイ ンに接続された負荷 Zを通じて出力端子 O U Tより 出力される。
A G Cの動作は 、 2の M O S 卜ランジスタ M 2のゲ一卜に入力する
A G C制御電圧 V A G Cを制御することによって実現される。 例えば、 受信信号から妨害波が検出され 、 自動利得制御回路の利得を減衰させる 必要がる場合は、 第 2の M O S hランジスタ M 2のゲートに入力する A
G C制御電圧 V A G Cを下げるしとによつて実現する し ごができる しかしながら、 上記図 1 に した従来の自動利得制御回路では、 もと もと M 0 S 卜ランジス夕のゲー h電圧と ドレイ ン電流との関係が線形で ないため、 A G C制御特性は図 2の うに /よる しの図 2から分かるよ うに 、 特に A G C制御 圧 V A G Cが 1 [ V ]より小さい領域では、 2 0 [ d B ]以下の利得が大きく変化し、 A G C制御電圧 V A G Cの変化に対す る利得の変化がク リティカルになる。 そのた.め、 この領域では利得制御 感度が高くなり過ぎてしまい、 細かな利得制御が難しくなるという問題 があった。 すなわち、 カスコー ド増幅器を利得制御するとき、 一般的にはゲート 接地された第 2の M O S トランジスタ M 2 のゲー卜に A G C制御電圧 V
A G Cを印加して制御する方法が採られる。 この場合、 A G C制御電圧
V A G Cが小さいときは、 ソース接地された第 1 の M O S トランジスタ
M l の ドレイン一ソース間電圧 V d sが小さくなり、 第 1 の M〇 S トラン ジス夕 M l は非飽和領域で動作することになる。 よって、 第 1 の M O S トランジスタ M 1 の相互コンダクタンス g mを変化させて利得制御する ことになる。 しかし、 非飽和領域では相互コンダクタンス g mがドレイ ン—ソース間電圧 V d s に対して比例するため、 A G C制御電圧 V A G C に対しデシベル表示した利得は急激に変化する。
また、 A G C制御電圧 V A G Cが小さいときに第 1 の M 0 S トランジ ス夕 M lが非飽和領域で動作するため、 第 1 の M O S 卜ランジスタ M 1 のオン抵抗は入力信号によ り変調を受けることになり、 歪みが発生する ことになる。 これによ り、 入力信号が位相変調を受けると、 ノイズとな つて現れてしまう という問題もあった。
なお、 入力される制御電圧 V c ' を V c に変換するバイアス回路 A 1 を 設けることにより、 制御電圧 V c ' とデシベル利得との関係をリニアにす る技術が提案されている （例えば、 特許文献 1参照） 。 具体的には、 バ ィァス回路 A 1 に備えられる電界効果トランジスタのゲート幅を、 制御 電圧 V c ' とデシベル利得との関係がリニアになるように選んでいる。 特許文献 1 ： 特開 2 0 0 2 — 1 4 1 7 5 8号公報 発明の開示
しかしながら、 上記特許文献 1 に記載の技術では、 カスコ一ド増幅器 の ドレイン電流を変えて利得の制御をしているため、 ダイナミ ックレン ジゃ雑音指数 （ N F ) 等が A G C制御で変化してしまい、 最良の A G C 制御特性が実現できないという問題がある。 利得制御のための ドレイン 電流の変化は、 電界効果トランジスタ 4 0 1 のゲー ト電圧を直接制御し て実現しているため、 制御電圧に対しての ドレイン電流の変化がク リテ ィカルになり、 プロセス、 環境変化等に不利である。
すなわち、 特許文献 1 の図 1 2から分かるように、 0 [d B ]〜 1 5 [d B ]の利得変化に対する制御電圧 V c ' の変化がわずか 0 . 4 [V ]であり 、 制御電圧 V c ' に対する利得変化がク リティカルである。 また、 通常、 A G C制御は 0 [d B]以上で制御するため、 図 1 2のように 0 [d B ]以 下の制御範囲におけるリニアリティ を広く しても、 実用的でない。
本発明は、 このような問題を解決するために成されたものであり、 利 得制御感度を下げられるようにして、 ダイナミ ックレンジや雑音指数等 を展週値に容易に設定できるようにする 二とを目的とする。
上記した課草百を解決するために、 本発明の g動利得制御回路では、 力 ス 3— 増幅 を構成する第 1 の M O S hランジス夕および第 2 の M O
S 卜 ランジスタのうち、 第 2 の M O S トランンス夕に対して利得制御用
M O S 卜 ランンスダを差動接続し、 第 2 の M o s 卜ランジスタのゲー ト に固定のバイァス電圧を供給するとともに 、 利得制御用 M O S ランジ ス夕のゲ ―卜に利得制御電圧を供給するようにしている。 さ らに 、 第 2 の M O S 卜ランジスタおよび利得制御用 M O S 卜ランジス夕のデバィス 面積比が 1 ： N ( N≥ 1 ) となるようにしている。
本発明の他の態様では、 利得制御電圧を入力してこれを関数変換し、 変換後の利得制御電圧を利得制御用 M O S トランジスタのゲー トに供給 するィ ンタフェース回路を更に備えるようにしている。
関数変換の例として、 平方根演算を利用した関数変換を適用すること が可能である。 また、 利得制御電圧が閾値より大きい第 1 の領域におけ る利得制御特性を表す 1次.関数を、 利得制御電圧が閾値以下である第 2 の領域における利得制御特性を表 1次関数へと近似させる直線近似変 換を行う ことも可能である。
上記のよう に ί冓成した本発明によれば 利得制御電圧の亦化に対する 利得変化の感度を下げる とができ、 利得制御電圧が小さい領域におい ても 、 利得が急激に変わることを抑制することができる しかも 、 第 1 の M O S 卜ランンスタの ド、レイ ン電流を利得制御に関係な <一定とする ことができ、 これによつてダイナミ ック レンジゃ雑音指数等 最適値に 容易に設定する とができる。 また、 本発明の他の特徴によれば 、 利得 制御電圧が比較的大さい領域においても 利得制御電圧に対する利得変 化の感度を下げる とがで'きる。 図面の簡単な説明
図 1 は、 従来の自動利得制御回路の構成例を示す図である
図 2は、 従来の A G C制御特性を示す図である。
図 3は、 第 1 の実施形態による自動利得制御回路の構成例を示す図で ある。
図 4は、 従来の自動利得制御回路に関して、 A G C制御電圧 V A G C の変化に伴う第 1 の M O S トランジスタ M l の動作点の変化を示す図で める。
図 5は、 第 1 の実施形態による A G C制御特性を示す図でめ 。
図 6 は、 第 1 の実施形態において第 2の M O S トランジスタ M 2 と第
4の Μ O S 卜ランジス夕 M 4に流れる ドレイン電流の特性を示す図であ る。
図 7は、 第 2の実施形態による自動利得制御回路の構成例を示す図で ある。
図 8は、 第 2の実施形態において方法 1 を採用した場合におけるイ ン タフエ一ス回路 I N Fの構成例を示す図である。
図 9 は 、 第 2の実施形態において方法 1 を採用した場合における A G
C制御特性を示す図である。
図 1 0は 、 図 5 に示した A G C制御特性を模式化して示し 、 第 2 の実 施形態における方法 2 を説明するための図である。
図 1 1 は 、 第 2の実施形態において方法 2 を採用した場合にねけるィ ンタフェ一ス回路 I N Fの構成例を示す図である。
図 1 2は 、 第 1 の実施形態による自動利得制御回路の変形例を示す図 である
図 1 3は 、 非飽和領域、 飽和領域における ドレイン電流の関係式 示 す図である
図 1 4は 、 非飽和領域、 飽和領域における相互コンダクタンスの式を 示す図であ 。
図 1 5は 、 平方根演算を利用して A G C制御電圧をゲート印加電圧に 変換する式を示す図である。 明を実施するための展 ^の形態
(第 1 の実施形態）
以下、 本発明の第 1 の実施形態を図面に基づレ て説明する。 図 3は、 第 1 の実施形態による自動利得制御回路の構成例を示す図である
図 3 において、 第 1 の M O S 卜ランジス夕 M 1および第 2の M 0 S 卜 ランジス夕 M 2 によ て、 カスコー ド増幅器が構成されている 第 1 の
M o S 卜ランジス夕 M 1 のソースは接地され 、 Hレインには第 2の M 0
S hランジス夕 M 2のソ一スが接続されている そして、 第 2の M O S 卜ランジス夕 M 2の レイ ンには、 負荷 Zを介して出力端子 O U Tが接
1¾ 'されている。 負荷 Zは、 第 2の M〇 s 卜ランジス夕 M 2の ドレインと 電源 V D Dとの間に接続されている
第 1 の M O S トランジス夕 M 1 のゲ —トは信号の入力端子 I Nに接続 され、 アンテナ入力信号が供給される 。 また、 第 2の M O S トランジス タ M 2 のゲートには固定のバイァス m圧 V Bが供給される。 この固定バ ィァス電圧 V Bの大きさは、 電源 V D Dとグラン ドとの間に直列接続さ れた分圧抵抗 R 2 ， R 3 によつて決定 ≤ しる 。
第 1 の M O S トランジスタ M 1 には 、 第 3の M O S トランジスタ M 3 が力レン トミラ一接続されている すなわち、 第 1 の M O S トランジス 夕 M 1および第 3の M O S トランジス夕 M 3の各ゲー トが抵抗 R 1 を介 して共通に接続されるとともに 、 各ソースが接地されている。 また 、 第
3の M O S 卜ランジス夕 M 3 のゲ一卜が自身の ドレインに接続され 、 そ の ドレインには定電流回路 I が接続されている。 定電流回路 I は 、 第 3 の M O S 卜ランジス夕 M 3 の ドレインと電源 V D Dとの間に接続されて いる。
本実施形態では、 第 4の M O S トランンス夕 M 4 (本発明の利得制御 用 M O S 卜ランジス夕に相当） を更に設けている 第 4の M O S 卜 ラン ジス夕 M 4は 、 第 2 の M O S トランジス夕 M 2 に差動接 されている すなわち 、 第 2 の M O S トランジスタ M 2 のソ一スと第 4の M O S 卜ラ ンジス夕 M 4のソースとが接続され、 第 4の M 〇 S 卜ランジス夕 M 4の ドレインは電源 V D Dに接続されている。
第 4の M O S トランジスタ M 4のゲ一 卜には 、 A G C制御電圧 V A G
C (本発明の利得制御電圧） が供給されるよう に成されている。 また 、 第 2 の M 〇 S トランジスタ M 2および第 4の M 〇 S 卜 ランンスタ M 4の デバィス面積比が 1 ： N ( N≥ 1 ) となるよう に 、 当該第 2 の M 〇 S 卜 ランジス夕 M 2および第 4の M〇 S トランジス夕 M 4のチャネル幅 、 チ ャネル長を設計している。 次に、 上記のように構成した本実施形態による自動利得制御回路の動 作を説明する。 入力端子 I Nより入力されたァンテナ入力信号 （受信信 号） は、 第 1 の M〇 S トランジスタ M 1および第 2の M 〇 S 卜ランジス タ M 2で構成されるカスコード増幅器により増幅された後 、 第 2 の M O S 卜ランジスタ M 2の ドレインに接続された負荷 Zを通じて出力端子 O U Tより出力される。
A G Cの動作は、 第 2の M O S ランンスタ M 2 に対して差動接続さ れた第 4の MO S トランジスタ M 4のゲートに入力する A G C制御電圧 V A G Cを制御することによって実現される 例えば、 受信信号から妨 害波が検出され、 自動利得制御回路の利得を減衰させる必要がある場合 は、 図示しない制御回路により第 4の M O S 卜ランジス夕 M 4のゲート に入力する A G C制御電圧 VA G Cを上げるしとによつて実現すること ができる。
ここで、 本実施形態の自動利得制御回路における第 1 の M O S トラン ジスタ M lおよび第 2の MO S トランジスタ M 2の動作点について説明 する。 本実施形態の説明をする前に、 従来との比較を分かりやすくする ために、 図 1 のように構成した従来の自動利得制御回路における第 1 の MO S トランジスタ M l の動作点について先ず考察する。
図 4は、 従来の自動利得制御回路に関して、 A G C制御電圧 V A G C の変化に伴う第 1 の MO S トランジスタ M 1 の動作点の変化を示す図で ある。 なお、 図 4 ( b ) において、 Vds は第 1 の MO S トランジスタ M 1 の ドレイン一ソース間電圧、 Vgs は第 1 の MO S トランジスタ M l の ゲー ト—ソース間電圧、 vthは第 1 の MO S トランジスタ M l の閾値電 圧、 I dは第 1 の M O S トランジスタ M l の ドレイン電流、 I ref は第 3 の MO S トランジスタ M 3の ドレイン電流 （定電流回路 I の定電流） で ある。 図 4に示すように、 A G C制御電圧 VA G Cの大きさに応じて、 第 1 の MO S トランジスタ M 1 の動作点は非飽和領域、 飽和領域と変化する 。 A G C制御電圧 VA G Cが大きく、 Vds> Vgs— V thの条件を満たす 領域では、 第 1 の MO S トランジスタ M l は飽和領域で動作する。 これ に対して、 A G C制御電圧 V A G Cが小さくなると、 ソース接地された 第 1 の MO S ト ランジスタ M 1 の ドレイン一ソース間電圧 V dsが小さく なる。 そして、 V ds< Vgs- V th となる A G C制御電圧 VA G Cの領域
(図 4の領域 A, B ) では、 第 1 の M〇 S トランジスタ M 1 の動作点は 飽和領域から非飽和領域に移行する。
非飽和領域、 飽和領域における ドレイン電流 I dの関係式は、 図 1 3の
(式 1 ) および （式 2 ) に示す通りである。 第 1 の M O S トランジスタ M 1 の動作点が変わると、 ドレイン電流 I dの関係式が変わる。 すなわち 、 非飽和領域では、 ドレイン電流 I dは図 1 3 の （式 1 ) に示すように表 され、 飽和領域では、 ドレイ ン電流 I dは図 1 3 の （式 2 ) に示すように 表される。
なお、 上記 （式 1 ) (式 2 ) において、 Wは第 1 の M O S トランジス タ M l のゲー ト幅、 Lは第 1 の M O S トランジスタ M l のゲート長、 μ。 はキャ リアの移動度、 C ox は単位面積当たりのゲート酸化膜容量である 図 4 における領域 B (非飽和領域） において、 A G C制御電圧 V A G Cの変化に対してデシベル表示の利得が急激に変わるのは、 非飽和領域 では相互コンダクタンス g mがドレイ ン一ソ一ス間電圧 V ds に比例する ためである。 相互コンダクタンス g mは、 上記 （式 1 ) (式 2 ) をゲー トーゾ一ス間電圧 Vgs で微分することにより得られ、 図 1 4の （式 3 ) (式 4 ) のように表される。
なお、 （式 4 ) に示されるように、 飽和領域の相互コンダクタンス g mは、 ドレイン電流 I dが一定ならば変化しないが、 実際はチャネル変調 効果によ り相互コンダクタンス g mが変化するため、 図 4の 域 C (飽 和領域） においても利得がわずかに変化している。
以上のような従来技術に対して、 本実施形態では、 第 2 の M o S 卜ラ ンジス夕 M 2 と第 4の M O S トランジスタ M 4 とを差動接続し 、 第 4の
M O S ランジス夕 M 4のゲ一 トに A G C制御電圧 V A G Cを印加する ことによつて利得制御するようにしている。 また、 第 2 の M 0 S 卜ラン ジス夕 M 2 のゲ一 卜には、 利得制御時も一定のバイァス電圧 V Bを印加 している
これによ り、 第 1 の M O S トランジスタ M 1 には利得制御に関係なく 一定電流が供給され、 第 2 の M O S トランジスタ M 2 の ドレィ ン電流が 第 4の M O S 卜ランジスタ M 4 にバィパスされることにより利得制御が 行われることとなる。 また、 A G C制御電圧 V A G Cを変化させても第
1 の M O S 卜ランジス夕 M 1 の ドレインーソース間電圧 Vds が大きく変 わることはないため、 第 1 の M O S トランジスタ M l は常に飽和領域で 動作することになな 。
また 、 本実施形態では、 第 2 の M O S トランジスタ M 2 と第 4の M〇
S 卜ランジス夕 M 4のデバイス面積を変えている。 これによ り 、 ^差動ァ ンプの 作点が変化するため、 A G C制御特性が改善される 図 5 は、 本実施形態による A G C制御特性を示す図である。 また 、 図 6 は、 本実 施形態において第 2 の M O S トランジスタ M 2 と第 4の M O S 卜ランジ スタ M 4に流れる ドレイ ン電流の特性を示す図である。
図 5 において、 横軸は A G C制御電圧 V A G C、 縦軸は利得を示して いる。 第 2の MO S トランジスタ M 2 と第 4の MO S トランジスタ M 4 とが差動接続されているため、 · A G C制御電圧 V A G Cに対する利得変 化は図 2 と逆になつている。 図 5では、 第 4の MO S トランジスタ M 4 のデバイス面積を第 2の MO S トランジスタ M 2の N倍 （N= l， 2， 3 , 4 , 5 , 6 ) とした場合の特性をそれぞれ示している。 また、 図 6 では、 N = 1， 3， 6 とした場合の特性をそれぞれ示している。
図 5 に示すよう に、 例えば N = l のとき （第 2 の M O S トランジスタ M 2 と第 4の M O S トランジスタ M 4のデバイス面積を同じとしたとき ) は、 利得が 0 [ d B ]から 2 2 . 5 [ d B ]まで変化するときの A G C制 御電圧 VA G Cの変化量は約 0 . 6 [V]である。 これに対して、 図 2 に 示したよう に、 従来の A G C制御特性において利得が 0 [ d B ]から 2 2 . 5 [d B]まで変化するときの A G C制御電圧 VA G Cの変化量は約 0 • 4 5 [V]である。 このように、 N = l の場合において、 A G C制御感 度は約 3 3 %改善されている。
また、 N = l のときは、 A G C制御電圧 V A G Cが約 3 . 5 [V]〜 3 . 7 [ V ]のわずかな領域で利得が約 2 0 [ d B ]変化する。 このときにお ける第 2 の M O S トランジスタ M 2 の ドレイ ン電流の変化量は、 図 6 ( a ) に示されるように約 1 5 0 [ α Α]である。
—方、 例えば Ν = 6 としたときは、 図 5 に示されるよう に、 A G C制 御電圧 V A .G Cが約 2. 6 [ V ]〜 3 . 2 5 [ V ]の比較的広い領域で利得 が約 2 0 [d B]変化する。 このときにおける第 2 の M O S トランジスタ M 2 の ドレイン電流の変化量は、 図 6 ( c ) に示されるように約 2. 6 [ mA]である。 したがって、 N = 6 とすることにより、 N = l の場合と比 ベて、 2 0 [d B]以下の ドレイ ン電流の制御範囲を約 1 7倍に大きくす ることができる。 また、 N = 6 とすることによ り、 利得が 0 [ d B ]〜 2 0 [d B ]となる範囲の A G C制御電圧 V A G Cの変化量を、 N = 1 とし た場合の 0. 2 [¥]から 0. 6 5 [V]に改善することができる。
以上詳しく説明したよう に、 本実施形態によれば、 A G C制御電圧 V A G Cが小さい領域においても、 デシベル表示の利得が急激に変わるこ とを抑制する ことができる。 つま り、 A G C制御電圧 V A G Cに対する 利得変化の感度を下げることができる。 また、 第 1 の M 0 S トランジス 夕 M 1 の ドレイ ン電流は利得制御に関係なく一定であるため、 ダイナミ ックレンジや雑音指数等を最適値に容易に設定することができる。
(第 2 の実施形態）
次に、 本発明の第 2の実施形態について説明する。 図 7は、 第 2 の実 施形態による自動利得制御回路の構成例を示す図である。 なお、 この図 7 において、 図 3 に示した符号と同一の符号を付したものは同一の機能 を有するものであるので、 ここでは重複する説明を省略する。
図 7 に示すよう に、 第 2 の実施形態では、 図 3 に示した第 1 の実施形 態による構成に加えて、 イ ンタフェース回路 I N Fを更に設けている。 イ ンタフェース回路 I N Fは、 A G C制御電圧 V A G Cを入力し、 これ をゲー ト印加電圧 V gに変換する。 そして、 変換したゲー ト印加電圧 V gを第 4の M O S 卜ランジス夕 M 4のゲ 卜に供給する。
A G Cの動作は 、 第 2の M 0 S 卜ランジス夕 M 2 に差動接続された第
4の M〇 S 卜ランジス夕 M 4のゲ一卜に入力するゲー ト印加電圧 V gを 制御することにより実現される 。 例えば 受信信号から妨害波が検出さ れ、 自動利得制御回路の利得を減衰させる必要がある場合は、 図示しな い制御回路によつて A G C制御電圧 V A G Cを大きくする。 イ ンタフェ
—ス回路 I N Fは の A G C制御電圧 V A G Cを入力してゲー卜印加 電圧 V gに変換し 、 その結果を第 4の M o S トランジスタ M 4のゲ ― 卜 に入力することにより 増幅のゲインを調整する。
次に、 イ ンタフェース回路 I N Fが行う変換処理の詳細について説明 する。 イ ンタフェース回路 I N Fが行う変換処理としては、 次の 2通り の方法が適用可能である。 方法 1 ) 差動接続された第 2の MO S トランジスタ M 2 と第 4の MO S トランジスタ M 4の電流配分を変えることで利得制御を実現する。 具 体的には、 インタフェース回路 I N Fにおいて A G C制御電圧 V A G C を平方根演算により関数変換してゲー ト印加電圧 V gを生成し、 これを 第 4の MO S トランジスタ M 4のゲートに供給することにより、 第 4の MO S トランジスタ M 4の ドレイ ン電流 I d， が A G C制御電圧 VAG C に比例するようにする。
方法 2 ) 図 5 に示す A G C制御特性においてゝ 利得の変化量が大きい 領域を小さい領域へ直線近似する 。 具体的には 、 ィンタフェ —ス回路 I
N Fにおいて、 A G C制御電圧 V A G Cが閾値 V 1 より大きい第 1 の領 域における A G C制御特性を表す 1次関数を 、 A G C制御電圧 V A G C が閾値 V 1以下である第 2の領域における A G C制御特性を表す 1次関 数へと近似させる直線近似変換を行い、 変換後のゲー ト印加電圧 V gを 第 4の MO S トランジスタ M 4のゲー トに供給する。
以下に、 方法 1および方法 2の詳細を説明する。 まず、 方法 1 につい て説明する。 A G C制御電圧 V A G Cが閾値 V 1 より大きい第 1 の領域 において、 第 4の MO S トランジスタ M 4は常に飽和領域で動作する。 よって、 その ドレイ ン電流 I d' は上記 （式 2 ) と同様の関係式で与えら れ、 当該ドレイン電流 I d' はゲート一ソース間電圧 Vgs (インタフエ一 ス回路 I N Fがない場合の A G C制御電圧 V A G C ) の 2乗に比例する 。 そこで、 A G C制御電圧 VA G Cを図 1 5の （式 5 ) のような平方根 演算を利用した関数式に従いゲー ト印加電圧 V gに変換し、 これを第 4 の MO S トランジスタ M 4のゲー トに供給することにより、 第 4の MO S トランジスタ M 4の ドレイン電流 I d ' が A G C制御電圧 V A G Cに比 例するようにする。
すなわち、 インタフェース回路 I N Fに'おいて、 V g =^VA G C + V t という演算を行い、 その結果得られたゲート印加電圧 V g を第 4の
M O S 卜ランジス夕 M 4のゲー卜に印加すれば、 第 4の M 0 S トランン ス夕 M 4の ドレイン電流 I d' は A G C制御電圧 V A G C こ比例する。 れに Ό A G C制御電圧 V A G Cに対する利得のリニアリティ を確保 する とができるとともに、 A G C制御電圧 VA G Cの 2乗で効いてい た利得制御感度を小さくすることができる。 なお、 このときの第 2の M
O S ランジスタ M 2 のバイァス電圧 V Bは、 V g=7"V A G C + V th のときの利得が 0 [ d B ]となるように値を決めればよい。
以上より、 方法 1 を採用する場合におけるィンタフ ス回路 I N F の構成は 、 図 8 に示す通り となる。 図 8 に示すインタフエース回路 I N
Fでは 関数演算部 1 1 を備え A G C制御電圧 V A G Cを入力して れを V
Figure imgf000016_0001
G C + V th という演算により関数変換し、 変換後のゲ ト印加電圧 V gを第 4の M 0 S トランジス夕 M 4のゲ トに供給する のようなインタフ X ス回路 I N Fを けることにより、 図 9の a に示す A G C制御特性を bに示すような A G C制御特性に改善すること ができる。
次に、 方法 2 について説明する。 図 1 0は 、 図 5 に示した A G C制御 特性を模式化して示した図である。 図 1 0 において、 実線で示す波形 （
C Aで示す部分 ) は 、 図 5 において N = 6 とした場合の A G C制御特 性を示す。 N = 6の場 α V 1 = 3 [V] V 2 = 3. 2 5 [V] V 3 =
4. 2 [V]となる
図 1 0 に示すように 、 第 1 の実施形態を適用することにより、 A G C 制御電圧 V A G Cが閾値 V 1以下である第 2の領域における A G C制御 特性 (利得制御感度） は改善されるが （直線 Cの部分） A G C制御電 圧 V A G Cが閾値 V 1 より大きい第 1 の領域における A G C制御特性の 改善度は少ない （直線 Αの部分） 。 方法 2は 、 この第 1 の領域における 特性を更に改善するものである。
すなわち、 方法 2では、 A G C制御電圧 V A G Cが閾値 V 1 より大き い第 1 の領域における A G C制御特性を表す 1次関数 Aを、 A G C制御 電圧 V A G Cが閾値 V 1以下である第 2の領域における A G C制御特性 を表す 1次関数 Cへと近似させる。 言い換えると、 第 1 の領域における 1次関数 Aを、 第 2の領域における 1次関数 Cを第 1 の領域へ直線延長 した 1次関数 Bに変換する。
で、 1 次関数 Aの傾き は、 a = ( V 2 - V 1 ) Z G 1 、 1次関 数 Bの傾き） 3 は、 i3 = ( V 3 - V 1 ) / G 1 となる。 β Z a = ( V 3 -
V 1 ) / ( V 2 - V 1 ) = ( 4. 2 - 3 ) / ( 3 . 2 5 - 3 ) = 4. 8 であるから、 1 次関数 Aで表される A G C制御電圧 V A G Cから 1 次関 数 Bで表されるゲー ト印加電圧 V gへの ¾線近時の方程式は、 V g = 4
. 8 ( VA G C— 3 ) + 3 となる。
したがって、 方法 2 を採用する場合におけるィ ン夕フェース回路 I N
Fの構成は、 図 1 1 に示す通り となる。 図 1 1 に示すイ ンタフ ース回 路 I N Fでは、 コンパレータ 2 1 、 スィ Vチ 2 2、 関数演算部 2 3 を備 る。 コンパレータ 2 1 は、 A G C制御 圧 V A G C と閾値電圧 V 1 と を大小比較し、 その比較結果に応じて H i または L o wの信号を出力す ることにより、 スィ ッチ 2 2 を制御する。
スィ ツチ 2 2 は、 A G C制御電圧 V A G Cを入力し、 それを関数演算 部 2 3 に供給するか、 供給せずにダイ レク 卜に出力するかを切り替える
。 例えば、 コ ンパレ一夕 2 1 によ り V A G O V 1 と判断され H i の信 号が出力されたときは、 スィ ッチ 2 2 はノー ド a側に切り替えられ、 A
G C制御電圧 V A G Cが関数演算部 2 3 に供給される。 一方、 ンパレ 一夕 2 1 によ り V A G C≤ V 1 と判断され L o wの信号が出力されたと きは、 スィ ッチ 2 2 はノー ド b側に切り替えられ、 A G C制御電圧 V A G Cがゲ一 ト印加電圧 V g としてダイ レク 卜に出力される。
関数演算部 2 3 は、 V g = 4. 8 (V A G C— 3 ) + 3 という直線近 似演算を行う ことによ り、 A G C制御電圧 V A G Cからゲー ト印加電圧 V g を求め、 これを第 4の MO S トランジスタ M 4のゲー トに供給する なお、 ここでは N = 6 の A G C制御特性を利用して 1次関数 Aを 1次 関数 Bに変換する例について説明したが、 N = 1 ， 2 , 3 , 4， 5の A G C制御特性を利用しても良い。 ただし、 Nの値が小さくなるほど、 V 3の値が大きくなり、 大きな A G C制御電圧 V A G Cを要することとな るので、 Nの値は大きい方が好ましい。
以上詳しく説明したように、 第 1 の実施形態では、 カスコード増幅器 を構成するゲー ト接地された第 2の M O S トランジスタ M 2に利得制御 用の第 4の MO S トランジスタ M 4を差動接続する。 また、 第 2 の M O S トランジスタ M 2 と第 4の MO S トランジスタ M 4 とのデバイス面積 を変えることにより、 トランジスタの動作点を変化させる。 そして、 第 4の MO S トランジスタ M 4のゲートに A G C制御電圧 VA G Cを印加 することにより、 ゲート接地された第 2 の MO S トランジスタ M 2の ド レイン電流を可変し利得制御特性を得るようにしている。
これによ り、 A G C制御電圧 V A G Cの変化に対する ドレイ ン電流変 化の特性の感度を下げることができ、 A G C制御電圧 V A G Cが小さい 領域においても、 デシベル表示の利得が急激に変わることを抑制するこ とができる。 また、 第 1 の MO S トランジスタ M l の ドレイ ン電流を利 得制御に関係なく一定とすることができ、 これによつてダイナミ ック レ ンジゃ雑音指数等を最適値に容易に設定することができる。
さ らに、 第 2 の実施形態では、 関数変換を行うイ ンタフェース回路 I N Fを付加し、 A G C制御電圧 V A G Cから関数変換したゲー ト印加電 圧 V gを第 4の M O S トランジスタ M 4のゲー トに供給するよう にして いる。 これによ り、 A G C制御電圧 V A G Cに対する利得変化の感度を 更に改善する ことができる。 すなわち、 A G C制御電圧 V A G Cが大き い領域においても利得制御感度を小さくすることができる。 これと同時 に、 A G C制御電圧 V A G Cの広い範囲に渡ってリニアリティ を確保す ることもできる。
なお、 第 2 の実施形態は、 利得制御感度の改善とともにリニアリティ の確保も目的とした構成となっている。 利得制御感度の改善をより重視 するのであれば、 図 8や図 1 1 に示したような関数式に限定されず、 利 得制御感度がより小さくなるような関数式を用いることも可能である。
また、 図 3 の変形例として、 図 1 2 に示すように、 カスコー ド増幅器 を差動入力、 差動出力の構成としても良い。 また、 図 1 2 の構成に対し て 、 図 7で示したィン夕フ X一ス回路 I N Fを更に設けても良い。
その他、 上記第 1および第 2の実施形態は、 何れも本発明を実施する にあたっての具体化の一例を示したものに過ぎず、 これらによつて本発 明の技術的範囲が限定的に解釈されてはならないものである。 すなわち ゝ 本発明はその精神 、 またはその主要な特徵から远脱することなく、 様 な形で実施することができる 産業上の利用可能性
本発明は、 M O S ランジスタをカスコ一ド接続して構成したカスコ ド増幅器によって信号の増幅ゲイ ンを調整する自動利得制御回路に有 用である。

Claims

1 . カスコード増幅器を構成する第 1 の M O S トランジスタおよび第 2 の M O S トランジスタと、
上記第 2 の M 0 S トランジスタに差動接続された利得制御用 M〇 S ト ランジス夕とを備え、
0a.青
上記第 2 の M O S トランジスタのゲー 卜に固定のバイアス電圧が供給 されるとともに、 上記利得制御用 M O S トランジスタのゲー トに利得制 の 1
御電圧が供給されるように成し、 8
範
上記第 2 の M O S トランジスタおよび上記利得制御用 M O S トランジ 囲
スタのデバイス面積比を 1 ： N ( N≥ 1 ) としたことを特徴とする自動 利得制御回路。
2 . ゲートが信号の入力端子に接続され、 ソースが接地された第 1 の M O S トランジスタと、
上記第 1 の M O S トランジスタの ドレイ ンにソースが接続され、 ゲー 卜に固定のバイアス電圧が供給されるとともに、 ドレイ ンが信号の出力 端子に接続された第 2 の M O S トランジスタと、
上記第 1 の M O S トランジスタにカレン トミ ラー接続された第 3 の M O S 卜ランジス夕と、
上記第 2 の M O S トランジスタに差動接続され、 ゲー トに利得制御電 圧が供給されるように成された利得制御用 M O S トランジスタとを備え
上記第 2 の M O S トランジスタおよび上記利得制御用 M〇 S トランジ ス夕のデバイス面積比を 1 ： N ( N≥ 1 ) としたことを特徴とする自動 利得制御回路。
3 . 上記利得制御電圧を入力してこれを平方根演算によ り関数変換し、 変換後の利得制御電圧を上記利得制御用 M O S トランジスタのゲ一 トに 供給するイ ンタフェース回路を更に備えたことを特徴とする請求の範囲 第 1項に記載の自動利得制御回路。
4 . 上記利得制御電圧を入力し、 上記利得制御電圧が閾値より大きい第 1 の領域における利得制御特性を表す 1次関数を、 上記利得制御電圧が 上記閾値以下である第 2 の領域における利得制御特性を表す 1次関数へ と近似させる直線近似変換を行い、 変換後の利得制御電圧を上記利得制 御用 M O S トランジスタのゲートに供給するインタフェース回路を更に 備えたことを特徴とする請求の範囲第 1項に記載の自動利得制御回路。
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