WO2006095489A1 - 誤りバイト数を制限したバイト内複数スポッティバイト誤り訂正・検出方法及び装置 - Google Patents

誤りバイト数を制限したバイト内複数スポッティバイト誤り訂正・検出方法及び装置 Download PDF

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bytes
bit
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Eiji Fujiwara
Kazuyoshi Suzuki
Toshihiko Kashiyama
Satoshi Ichikawa
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Japan Aerospace Exploration Agency JAXA
Tokyo Institute of Technology NUC
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Japan Aerospace Exploration Agency JAXA
Tokyo Institute of Technology NUC
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    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes

Definitions

  • the present invention relates to a spotty byte light error correction 'detection method and apparatus. More specifically, the present invention relates to a word consisting of a plurality of bits as a byte field and a word (word) composed of the plurality of bytes.
  • An error that causes multiple spotty byte errors within one byte is called ⁇ multi-spotty byte error within a byte '', and when multiple spotty byte errors within that byte occur in a limited number of bytes, Multiple spotty byte error correction within a byte with a limited number of error bytes, which is suitable for detecting or correcting the error, that is, “multiple spotty byte errors within a byte with a limited number of error bytes”. 'Relates to a detection method and apparatus. Background art
  • codes that correct 1-byte errors and detect 2-byte errors are read solo codes (Reed-Solomon codes). It has been proposed as an improved and efficient code, and has already been adopted in main storage devices such as many computer systems (for example, see Non-Patent Document 3 and Non-Patent Document 4).
  • Non-Patent Document 6 gives a comprehensive overview of many of the interrelated code research and development related to the late 1980s.
  • Non-Patent Document 7 also describes a code that corrects a 1-byte error and detects a simultaneous error of 1-bit error and 1-byte error (S b EC — (S + S b ) ED code Is proposed in Non-Patent Document 8 ing.
  • Non-Patent Document 9 discloses a code that corrects a 1-byte error and corrects it if there is a 2-bit error (referred to as S b EC-DEC code). .
  • an error up to t bit (tb) in a byte consisting of b bits is called a tb error or a spotty byte error.
  • S t / b EC code for correcting bets errors, and to correct the 1 Supottibai bets errors, and about the S t / b EC _ S b ED code detecting one byte error exceeding bytes in t bit The invention has already been disclosed (see Patent Document 1).
  • the St / b EC code is disclosed in Non-Patent Document 10.
  • DRAM elements semiconductor memory elements
  • a temporary failure has occurred due to noise, alpha particles, or the like.
  • a fixed failure may occur in which the DRAM device itself deteriorates and becomes inoperable.
  • More than 80% of devices using recent DRAM elements are said to be temporary failures.
  • DRAM elements having multi-bit data input / output of 8 bits or more are 1 in bytes. A relatively small number of bit errors, such as a few bits, are the majority.
  • the S t / b EC- S b ED code that can be configured to give an arbitrary value for the parameter t and b, 8-bit This is a very practical encoding method when used in a memory device that uses DRAM elements equal to or higher than the above.
  • RS code Red Solomon code
  • the S t / b EC- D t / b ED _ S b ED code the DR AM element above 8-bit This is a very practical encoding method when used in the memory device used.
  • the S t / b EC- D t / b ED _ S b ED code is correct the child and is capable of functioning an error of 1 element of up to small t-bit Installing by carbonochloridate I-wide b ( 1 spotty byte error correction, St / b EC), a function that can detect spotty byte errors across 2 elements (2 spotty errors) Byte error detection, D t / b ED), and a function that can detect a 1-byte error that exceeds t bits although the probability of occurrence is small (1 bit error detection, S b ED), which corrects bit errors with a significantly smaller number of check bits compared to the conventional coding method in units of bytes.
  • the present invention has been made in view of the circumstances as described above, and an object of the present invention is to control multiple spotty byte errors in multiple bytes generated in a limited number of bytes. It is an object of the present invention to provide an intra-byte multiple spotty byte error correction / detection method and apparatus having a function capable of performing error correction and limiting the number of error bytes.
  • Another object of the present invention is to detect a single-by-h error that has a small probability of occurrence but exceeds the correction capability of multiple spotty notch errors within the symbol. It is an object of the present invention to provide a multi-spot spot byte error correction / detection method and apparatus having a function to limit the number of error bytes. Disclosure of the invention
  • the present invention provides encoding means for generating a transmission word based on input information data and decoding means for correcting or detecting the error by inputting the transmission in which an error has occurred in an information transmission path as a reception word.
  • the present invention has the above-mentioned object of the present invention to provide a parity check matrix that expresses a spotty-byte error control code and a parity check matrix that expresses a spotty-byte error control code.
  • Syndrome generating means for generating a received word syndrome, and an error correction for correcting or detecting the five received errors based on the syndrome generated by the syndrome generating means.
  • the input information data is composed of a plurality of bytes
  • the input information data is composed of a plurality of bytes. It is assumed that the errors up to the bit (up to bit) are called spotty byte errors, and the error that causes multiple spotty spot errors within one byte is called multiple spotty spot errors within a byte.
  • the Supottibai preparative error control code represented by the parity check matrix occurs i number of by-Bok number of correct the Ri erroneous Supottibai preparative and occurring number of by-Bok;!
  • the information Transmission path is a information communication system this Alternatively, the information transmission path is effectively a memory system, or alternatively, the information transmission path is a bus line circuit.
  • the parity check matrix corrects Ai i spotty byte errors occurring in pi bytes and occurs in p 2 bytes; U 2 spotty bytes Used for the multi-spotty byte error control code (/ only EC-[ 2 ⁇ bED 2 code) within the byte with the error detection function and limited number of error bytes.
  • H r ° H " ⁇ 2 ⁇ " ⁇ r 2i H n- .. "r ° H” .., + Pi-,) i H ". .. Pl + ft- 1 )
  • the matrix H 'is H' [ho ' , H 1 ', ⁇ ' ⁇ , h b —] is a binary matrix of q rows b ⁇ IJ (q ⁇ b) composed of q-order column vectors (0 ⁇ j ⁇ b-1) If ( ⁇ ! + 2 ) t or b is less than or smaller than t or b, the matrix H 'is the unit when ( ⁇ ! + ⁇ 2 ) t ⁇ b.
  • the parity check matrix is generated in p bytes; correction of spotty byte errors and ⁇ 2 spotty byte errors occurring in p 2 bytes.
  • used for the multi-spotted-byte error control code (decompression [/ bEC-[ ⁇ 2 ⁇ bED] p2 code) within the decompression byte with the number of error bytes limited.
  • a matrix, + 2 ) / 2 ”columns that are less than or equal to t or b are linearly independent, where
  • the matrix H '' is a regular matrix including a unit matrix
  • parity check matrix of the code with t + 1, ie, Lo, + 2 ) / 2 ”t-bit error detection function (b, b — r)
  • the parity check matrix is generated in pi bytes; u is corrected in ⁇ ⁇ spotty byte errors, and p 2 is generated in 2 bytes. Limits the number of error bytes, with the ability to detect one spot byte error and detect one byte error that exceeds the correction capability. Multiple spotted byte error control codes (
  • the parity check matrix corrects the number of spotty byte errors occurring in p bytes and includes ⁇ 2 spotty bytes occurring in p 2 bytes. Limits the number of error bytes with the ability to detect errors and detect single-byte errors that exceed the correction capability.
  • R -th order column vector hj (0 ⁇ j ⁇ b-1), which is an r-by-b binary matrix (r ⁇ b), whichever is smaller than t or b
  • [] represents the largest integer not exceeding X, where [(/, + // 2 ) / 2 ”t ⁇
  • the matrix H is a regular matrix including an identity matrix, and when LC", +) / 2 "t ⁇ b, the matrix H" is the minimum nominal distance + / 1 ⁇ 2) / 2 ”parity check matrix of code with t + 1, that is, parity check matrix of (b, b _ r) code with L (A + ⁇ 2 ) / 2” t bit error detection function
  • ⁇ is the primitive element of r 'next extension field GF (2 r ') of GF (2) and y W-I ⁇ i Cho ") ⁇ ' ⁇ (h 1 "), ...
  • the above-described object of the present invention is to provide an intra-byte multiple spotty byte error control code ([ ⁇ , ⁇ / bEC] ⁇ ⁇ [// bED] p2 code) in which the number of error bytes is limited. If the value is set to 1 (t 1), ⁇ ⁇ random bit errors that occur in pi bytes are corrected and ⁇ 2 bytes occur; u 2 random bit errors Or a random bit error control code with a limited number of error bytes, or a plurality of spotty byte error control codes in an extended byte with a limited number of error bytes. (Expansion [/ bEC,-[/ bED] P2 code), when the t value is set to 1
  • the above-described object of the present invention is that when the parity check matrix (H) is t ⁇ b / 1 ( ⁇ , +, the matrix ⁇ 'and the matrix ⁇ "are linearly independent of arbitrary b columns.
  • the parity check matrix (H) is t ⁇ b Z [(// , + 2) / 2 "and the when, the matrix H 'and the matrix H” is any column b linearly independent matrix and Do Ri, Ri by the the child matches the pi bytes when correcting errors and monitor p 2 by the secondary has a feature at detecting an error extension RS code parity check matrix, or the parity check matrix (H), when set to t ⁇ b / [( ⁇ + / 2) / 2 ", the matrix Eta” is Ri Do any b columns linearly independent matrix, Ba By the the child matches the RS code parity check matrix having a With correct bets error and function to detect the monitor P 2 bytes error Ri, Or, the parity check matrix (H) is , T ⁇
  • the error correction means generates a bit error pointer that detects which bit of the received word is incorrect based on the syndrome, and generates the bit error pointer. Based on the bit error pointer, the error of the received word is corrected by inverting the bit value of the received word corresponding to the error bit, and the bit of the received word is corrected.
  • the error correction means outputs an uncorrectable error detection signal, or the error correction means includes an H ′ decoding means, an H ”multiplication means, and a GF ( 2 r ) parallel decoding means, GF (2 b ) error generation means, and inversion Five
  • the H ′ decoding means is configured to detect an error for each byte based on the upper q bits of the syndrome generated by the syndrome generation means. generates a sum (e. a), the H "multiplication means, based on the sum (e a) of errors for each of the bytes that play generated by the H 'decoding means, the error of each of the byte
  • the product of the transposed matrix of the sum (e A ) and H ′′ is generated, and the parallel decoding means on the GF (2 r ) calculates the sum of errors for each byte generated by the H ”multiplication means (e A bit on GF ( 2r ) based on the product of the transposed matrix of A ) and H "and the remaining lower bits excluding the upper q bits of the syndrome generated by the syndrome generation means mis Ri pointer, and was considered impossible error correction in a parallel decoding on GF (2 r) Generating a first uncorrectable error detection signal outputted to come, the error generation means on the GF (2 b), the H
  • the above-mentioned object of the present invention is that the error generating means on the GF (2 b ) is a decoding result obtained from the 1 noise force of the bit error pointer (e ′) on the GF (2 r ).
  • the bit error pointer () outputs a detection signal for 1 byte and i byte of t bit error correction decoding means, and outputs only the number of input detection signal weights for the i bytes.
  • a multi-input sorting means for outputting the 1 from the upper bits continuous to, miscorrection determined conducted, i by outputting a 1-byte of the GF (2 b) on the bit error pointer (e)
  • an error generation means on the GF ( 2b ) includes a t-bit error correction decoding means, a multi-input sorting means, and an i-by-bit sorting means. And t-bit error correction decoding means.
  • the detection signal in i byte ⁇ ⁇ which is a signal for detecting an error exceeding the correction capability is sent to the multi-input sorting means and the i
  • the multi-input sorting means counts the weights (number of 1s) of detection signals in the plurality of i-bytes that are input, and outputs only the number of the weights.
  • the error correction judging means for the i byte is the means for continuously outputting 1 from the upper bits of the output, and the decoding result output from the t bit error correction decoding means for all bytes.
  • Bit error pointer ( ⁇ ) Wherein i detection signal in bytes, and then with the byte input a sum of your capital error (e A), performs erroneous correction determining, the GF (2 b) on the bit error pointer (e ) Or the error generation means on the GF ( 2b ) is the second most significant bit in the signal output from the multi-input sorting means.
  • the GF (2) which is output as the second uncorrectable error detection signal and which collects the signals output from the error correction judging means in the i byte and has the number of bits of code bit length. b ) Effectively achieved by outputting the above bit error pointer.
  • the above-mentioned object of the present invention is to provide the error correction determination means in the i byte, wherein the error correction determination is performed by the following error correction determination formula:
  • the [/ 6EC] p, - [ / bED] p2 - S a ED marks Nos, and the elongation, - [/ bED] 1 ⁇ 2 - For S 6 ED code, S before Symbol H "multiplication means When a syndrome other than! Is newly input, and S!
  • a detection signal is output, and is added to the error generation means on the GF (2 b ).
  • the error generation means on GF (2 b ) checks whether the number of error bytes at error e ′ on GF (2 r ) is 1 or not. This is achieved effectively by configuring the decoding means by checking whether the Hamming weight using the first means is larger than ⁇ it.
  • the present invention provides an encoding process step for generating a transmission word based on input information data, and correcting or detecting the error by inputting the transmission word in which an error has occurred in an information transmission path as a reception word. And a decryption process step 8
  • the above-described object of the present invention is to provide a parity check matrix representing a spotty byte error control code and a parity check matrix.
  • the transmission information is generated by adding the check information generated based on the input information data to the input information data, and the decoding step includes the parity check matrix.
  • a syndrome generation processing step for generating a syndrome of the received word based on the error, and an error correction for correcting or outputting the error of the received word based on the syndrome generated by the syndrome generation processing step
  • the input information data consists of a plurality of bytes, where b (b is an integer greater than or equal to 2) is 1 byte
  • An error up to t bits (l ⁇ t ⁇ b) in a byte is called a spotty error, and an error in which multiple spotty byte errors occur in one byte is a multiple spotty byte in the byte.
  • the spotty-byte error control code represented by the parity check matrix corrects i spotty-byte errors occurring in pj bytes, and p 2 U 2 spotty byte errors are detected, and the t value, b value, p, value, p 2 value, ⁇ i value, and 2 value are set arbitrarily, where pj ⁇ p 2 And i ⁇ 2 are established, and the information transmission path is effectively achieved by being an information communication system, a memory system, or a bus line circuit.
  • the above-described object of the present invention is that the error correction processing step generates a bit error pointer that detects which bit of the received word is incorrect based on the syndrome. Based on the bit error pointer, the received word error is corrected by inverting the bit value of the received word corresponding to the error bit, and the bit error of the received word is corrected. With correction 9
  • the error correction processing step includes an H ′ decoding processing step, an H ”multiplication processing step, and a GF ( 2 r ), a parallel decoding processing step on GF (2 b ), an inversion processing step, and an inversion processing step.
  • the H ′ decoding processing step includes An error sum (e A ) for each byte is generated based on the upper q bits of the syndrome generated in the dream generation processing step
  • the H ”multiplication processing step includes H, based on the sum (e a) of errors for each of the bytes generated by the decoding process stearyl-up, the product of the transposed matrix of the sum of errors for each of the bytes (e a) and H " generated, parallel decoding processing step in the on the GF (2 r), the front H upper q bits of the thin palindrome that product, and generated by the thin palindrome generation processing scan Tetsupu transposed matrix of "error sum of each of the bytes that are generated by the multiplication processing step (e A) and H" based on the remaining lower bits except, GF (2 r) on the bit error pointer, and GF (2 r) impossible error correction in a parallel decoding on.
  • the first uncorrectable error detection signal is generated, and the error generation processing step on the GF ( 2b ) is the error for each byte generated in the H ′ decoding processing step. sum (e a), and, based on the bit error pointer on the GF (2 r) said generated by the parallel decoding processing steps on GF (2 r), bit on GF (2 b) Error pointer, and the second correction that is output when error correction is deemed impossible Impossible to generate an error detection signal, the S rolling process stearyl-up is a bit error pointers of said on GF (2 b) on the GF generated by the error generation process stearyl-up (2 b) On the basis of this, by correcting the error of the received word by inverting the bit value of the received word corresponding to the bit error pointer on the GF ( 2b ).
  • the first uncorrectable error detection signal generated in the parallel decoding processing step on the GF ( 2r ) and the GF ( 2b ) A third that indicates that an error exceeding the correction capability has been detected by taking the logical sum of the second uncorrectable error detection signal generated in the error generation processing step above. This is effectively achieved by outputting a non-correctable error detection signal.
  • the above-described object of the present invention is that the error generation processing step on the GF (2 b ) is performed by decoding from one byte of the bit error pointer (e ′) on the GF (2 r ).
  • a t-bit error correction decoding process step for outputting a detection signal at 1 and i nodes of a bit error pointer (), and detection signals of a plurality of input i bytes.
  • the error generation processing step on the GF (2) includes a t-bit error correction decoding processing step and a multi-bit error correction decoding processing step.
  • the detection signal at i-byte which is a signal, is output to the multi-input sort processing step and the error correction determination processing step at the i-byte, and the multi-input sort processing step includes a plurality of input i Count the weight of the detected signal (number of 1s) in the buy ⁇ , and only the number of weights is the higher order bits of the output. 2 to 1 are output in succession, and the error correction determination processing step for the i byte includes the decoding result bit error pointer (from the t bit error correction decoding processing step for all bytes).
  • the detection signal in the i byte and the sum of errors for each byte (e A ) are input, and an error correction determination is performed, and the bit error pointer (e) on the GF (2 b ) is determined.
  • the error generation processing step on the GF ( 2b ) the higher 2 bits of the signal output from the multi-input sorting processing step are output.
  • the second signal is output as the second uncorrectable error detection signal, and the signals output from the error correction determination processing step in the i byte are collected, and the number of bits of the code bit length is obtained. Said GF (2 b ) Effectively achieved by outputting the above bit error pointer.
  • the above-mentioned object of the present invention is that in the error correction determination processing step in the i byte, the error correction determination is performed by the following error correction determination formula:
  • FIG. 1 is a block diagram showing a schematic configuration of an intra-byte multiple spotty byte error correction / detection device in which the number of error bytes is limited according to an embodiment of the present invention.
  • FIG. 2 is a flowchart showing the overall operation processing procedure in the multiple spotty byte error correction / detection device within a byte with the number of error bytes of the present invention shown in FIG. 1 limited. is there.
  • Fig. 4 shows coding (90, 6 4) [4!] Obtained by transforming the parity check matrix shown in Fig. 3 with a basic row.
  • / 8 EC] is a diagram showing a parity check matrix of two systematic codes.
  • FIG. 5 shows a specific example of the encoding circuit (upper 14 bits) based on the (90, 6 4) [4 1/8 EC] 2 system code shown in Fig. 4.
  • K 6 26 bits from the 4-bit input information data by the parity check matrix.
  • FIG. 3 is a conceptual diagram of a circuit that generates test information on a grid.
  • FIG. 6 shows a specific example of the encoding circuit (lower 12 bits) configured based on the (90, 6 4) [4 x / 8 EC] 2 systematic codes shown in Fig. 4.
  • FIG. 7 is a block diagram showing a schematic configuration of a decoding circuit for a code having a function disclosed in the present invention.
  • FIG. 8 illustrates a syndrome generation circuit (upper 14 bits) specifically configured based on the (90, 6 4) [4 1/8 EC] 2 code shown in FIG. It is a conceptual diagram for.
  • FIG. 9 illustrates a syndrome generator (lower 12 bits) that is specifically configured based on the (90, 6 4) [4 1/8 EC] 2 code shown in FIG. It is a conceptual diagram for.
  • FIG. 10 is a block diagram of an H ′ decoding circuit specifically configured based on the (90, 6 4) [4 1/8 EC] 2 code shown in FIG.
  • FIG. 11 is a block diagram of an H ”multiplier circuit that is specifically configured based on the (90, 6 4) [4 1/8 EC] 2 code shown in FIG.
  • FIG. 12 is a block diagram showing a schematic configuration of a parallel decoding circuit on GF (2 r ) for the (90, 6 4) [4 1/8 EC] 2 code shown in FIG. Figure 1 3 shows the parallel decoding circuit on GF (2 r ) shown in Figure 1 2.
  • Figure 14 shows the parallel decoding circuit on GF (2 r ) shown in Figure 12
  • FIG. 3 is a block diagram showing a schematic configuration of an error generation circuit on GF ( 2b )
  • Decoding result bit error pointer () 7 1 is a block diagram of a circuit that generates the upper 4 bits of () 7 1 from the above bit error pointer.
  • Fig. 17 shows an example of a t-bit error correction decoding circuit in the error generation circuit on GF ( 2b ) shown in Fig. 1.5.
  • GF (2 r
  • FIG. 9 is a block diagram of a circuit that generates the lower 4 bits V of the decoding result bit error pointer () 7 1 from the above bit error pointer.
  • Fig. 18 shows an example of a t-bit h error correction decoding circuit in the error generation circuit on GF ( 2b ) shown in Fig. 15 and detects an error exceeding the correction capability for the first byte.
  • FIG. 18 shows an example of a t-bit h error correction decoding circuit in the error generation circuit on GF ( 2b ) shown in Fig. 15 and detects an error exceeding the correction capability for the first byte.
  • Fig. 19 shows the error generation circuit on GF (2 b ) shown in Fig. 15
  • FIG. 1 is a configuration diagram of a 2-input sort circuit.
  • FIG. 20 is a circuit configuration diagram of an example of an error correction determination circuit for i-by-h in the error generation circuit on GF (2 b ) shown in FIG. 15.
  • FIG. 21 is a block diagram of the exclusive OR circuit with bit h in the error correction judgment circuit in the i byte shown in FIG.
  • FIG. 22 is a block diagram of the bit selection and selection circuit in the error correction determination circuit for i bytes shown in FIG.
  • FIG. 23 is a block diagram of the 16-input sort circuit in the error correction determination circuit for i bytes shown in FIG.
  • FIG. 24 is an example of an inverting circuit for the (90, 6 4) [4 1/8 EC] 2 code shown in FIG. 3 and is a configuration diagram of the inverting circuit for 1-by- ⁇ . (Explanation of symbols)
  • circuits such as memory 3 circuits (communication channels such as memory).
  • the target digital data is a signal (binary code) of a combination of 0 and 1, and the occurrence of bit error is an arbitrary in the code word.
  • the bit is 0 ⁇ 1 or 1 ⁇ hidden.
  • the occurrence of spotty bit errors means that b bits and t bits in the bytes (t ⁇ b) become 0 ⁇ 1 or 1 ⁇ 0. ⁇
  • ⁇ 'J includes all of “bit error J, spotty byte error”. Also, multiple spotty byte errors within 1 byte.
  • FIG. 1 shows an example of a multi-spotty spotty-bit error correction / detection device 100 (hereinafter abbreviated as spotty / kitte correction / detection device 100) according to the present invention. It is a block diagram showing a schematic configuration. O As shown in FIG. 1, a spotty no error ⁇ error correction / detection device 1 0 0 is an encoding circuit 2
  • the circuit 3 and the decoding circuit 4 are provided.
  • the encoding circuit 2 is a circuit that generates inspection information for correcting and detecting errors in the target digital data (hereinafter referred to as input information data 30). Note that the inspection information consists of an arbitrary number of inspection bits.
  • Circuit 3 corresponds to a communication path such as memory, and in this embodiment, there is an error in the data that has passed through circuit 3. It is a configuration that may be included. In other words, there is no error in the data output from the encoding circuit 2 and input to the circuit 3, whereas the data output from the circuit 3 has an error. Contains.
  • the decoding circuit 4 includes a syndrome generation circuit 1 and an error correction circuit 5.
  • the decoding circuit 4 is a circuit for detecting whether or not an error is included in the received word 3 2, specifying the error location, and performing correction. The detailed configuration of the decoding circuit 4 will be described in the decoding process described later.
  • FIG. 2 is a flowchart showing a processing procedure of the overall operation of the spotty byte error correction / detection apparatus 100 of the present invention shown in FIG.
  • this check information (C) is added to the input information 7 (D) 3 0 as a transmission word (V) 3 1 to the circuit 3 which is a communication path such as memory.
  • Step S 2 0 1) o
  • the received word (V ') 3 2 which may contain an error through the circuit 3 is input to the decoding circuit 4 (Step S
  • decoding circuit 4 first, using the parity check matrix (H) used in encoding circuit 2, whether or not an error has occurred in the input received word (V ′) 3 2 is determined. Find out. Specifically, the thin ⁇ generator circuit of the decoding circuit 4
  • a syndrome (S) is generated by multiplying the transposed matrix ( ⁇ ⁇ ), which is the transposition of the parity check matrix (H), by the received word (V ') 3 2 (step S 2 0 3). Syndome (S)
  • the error correction circuit 5 of the decoding circuit 4 first detects the presence / absence of an error based on the value of the syndrome (S) 33 (step S 2 0 4), and if an error is detected, It is determined whether or not the error can be corrected (step S 2 0 5). If the error is correctable as a result of the determination, the error is corrected (step S 2 0 6). Then, the error correction circuit 5 outputs the corrected V ′ as received word output information data (V *) 3 4 when the received word V ′ is corrected for spotty byte errors. (Step S 2 0 7).
  • error correction circuit 5 uses UCE ( Uncorrectable Error) Outputs signal 3 5 (step S 2 0 8).
  • UCE Uncorrectable Error
  • the parity check matrix H of the present invention (hereinafter also referred to as an H matrix, a code matrix, or simply a check matrix) eliminates multiple spotty byte errors that occur in a limited number of bytes. Correction ⁇ This code has a function to detect.
  • a general code configuration method that can be configured for (integer greater than or equal to 2)
  • a decoding circuit is presented, and it is shown that an error can be specifically corrected and detected by the encoding circuit and the decoding circuit.
  • Equation 1 is a binary element of q rows and b columns (q ⁇ b) consisting of q-th order column vectors hi' (0 ⁇ j ⁇ b-1) shown in Equation 2 below.
  • a matrix, and (+ ⁇ 2 ) t or b, whichever is smaller or smaller, is linearly independent.
  • the matrix H "constituting the above equation (1) is the r-th column vector h '" (0 ⁇ j ⁇ b-1) as shown in the following equation (3): r rows b columns (r ⁇ b ) And a column equal to or greater than LC ", + / 1 ⁇ 2) / 2" t or b, which is smaller or larger, is linearly independent.
  • “” represents the largest integer not exceeding X.
  • the matrix H is Ri positive law matrix der containing matrix, + 2) / 2"-out t ⁇ b Noto, the matrix H "is the parity check matrix of the code with the minimum hamming distance L (/, + / 2 ) / 2j t + 1, ie + 2 ) / 2" with t-bit error detection function (b, b — r) Equal to the parity check matrix of the sign.
  • ⁇ is the primitive element of the r-th order extension GF (2 ⁇ ) of GF (2)
  • ⁇ ' ⁇ can be defined by the following equation (4).
  • the parity check matrix (H) shown in Equation 1 above is ⁇ 'and ⁇ "are linearly independent matrices with arbitrary b columns Since the has a function of detecting that the the monitor p 2 bytes error correction conventional P i byte errors, coincides with the parity checking matrix of P l correction p 2 detection RS code. ⁇
  • Equation 5 is a binary element of q rows and b columns (q ⁇ b) composed of q-th order column vectors hj' (0 ⁇ j ⁇ b-1) shown in Equation 6 below.
  • a matrix, (; + 2 ) columns that are equal to or greater than the smaller value of either t or b are linearly independent.
  • H [h. ', H,..., h b —! ']
  • the matrix H ' is a regular matrix including a unit matrix
  • the matrix H' Is the parity check matrix of the code with the minimum Hamming distance (i + i J t + 1), that is, the (b, b-q) code parity check matrix with the ( ⁇ , + ⁇ 2 ) t-bit error detection function Is equal to
  • Equation 7 r row b column (r ⁇ b) consisting of the following column vector hj" (0 ⁇ j ⁇ b-1) , LC ⁇ + 2 ) / 2 "The column that is equal to or greater than the smaller value of t or b is linearly independent.
  • “” represents the maximum integer not exceeding X.
  • the matrix H is a regular matrix including a unit matrix, and when + 2 ) / 2 it ⁇ b, the matrix H "Is the check matrix of the code with the minimum hamming distance L (, + 2 ) / 2" t + 1, ie Lo, + ⁇ 2 ) / 2j t bit error detection function (b, b-r) It is equal to the parity check matrix of the sign.
  • ⁇ 1 H ′′ can be defined by the following equation 8 where ⁇ is the primitive element of the r′-th extended field GF (2 r ′) of GF (2).
  • ⁇ is an additive homomorphi sm from the GF (2 r ) force to GF (2 r ') based on addition, that is, ⁇ : GF (2 r ) ⁇ GF (2 r ') effectively achieved by the Dearuko.
  • the number of rows r 'of H "used for the second row from the second row of H in Formula 5 can take a value larger than r, and the sign represented by Formula 5 is ( ⁇ i + ⁇ 2 — 1) It should be noted that the code can be configured for any code length by increasing the number of check bits bit by bit.
  • the parity check matrix ( ⁇ ) shown in Equation 5 above is no.
  • H 'and H are linearly independent matrices for any b columns.
  • it has a function to detect p 2- byte errors, and matches the parity check matrix of the pi-correction p 2 detection second-order decompression RS code.
  • the parity check matrix H [H. , H ls ..., H n _!] Should satisfy the following necessary and sufficient conditions.
  • H; is a submatrix of RX b.
  • w M (e) is defined by the following number 10 and represents the number of statistic errors.
  • w H (e ,.) is the Hamming weight on Galois field GF (2) in vector nore e.
  • the syndrome (S) 3 3 is determined only by the error (E) without being affected by the transmitted word (V) 31
  • the spotty byte error correction is performed based on the syndrome (S) 33. Whether or not it can be performed can be determined by the result of the value of E ⁇ H ′′ calculated from the parity check matrix (H) and the error (E).
  • Equation 9 The necessary and sufficient condition shown in Equation 9 above is that, for the number of corrections for spotted byte errors ⁇ and the number of detections 2 , there are multiple spotted byte error syndromes that can be corrected and detected, and other errors that can be corrected. This shows that the syndromes of multiple spotty byte errors in all of the bytes are different.
  • ⁇ ⁇ . Je ee ⁇ be the set of (£ 2 ⁇ ⁇ 2 ) spotty byte errors that occur in p 2 (p 2 ⁇ p 2 ) items.
  • w M () ⁇ ⁇ ⁇ w M (eJ 2 .
  • H' is a matrix whose arbitrary M in (( ⁇ ! + ⁇ 2 ) t, b) columns are linearly independent As a result, the following number 15 is obtained.
  • Equation 1 6 The above number 1 to 4, in number 1 6, ⁇ ⁇ ⁇ , e i2 ⁇ ⁇ "', ..., XX e iyi + v2 + + ⁇ each ⁇ ⁇ , and + ⁇ 2 + ⁇ + ⁇ ⁇ , the following equation 1 7 is obtained, where H "is any M in ( t, b) columns are linearly independent
  • Equation 1 satisfies the necessary and sufficient condition shown in Equation 9 above.
  • the parity check matrix ( ⁇ ⁇ ) shown in Equation 1 above shows ⁇ ] spotty byte errors that occur in pi bytes included in the received word (V ') 3 2. corrected, and could with this to prove that you have a function of detecting a ⁇ two Supottibai bets errors occurring [rho two by Bok.
  • Equation 1 the parity check matrix shown in Equation 1 can be constructed. Note that this parity inspection matrix ( ⁇ ) is merely an example, and it goes without saying that the present invention is not limited to this.
  • Equation 24 the 7 ⁇ 8 matrix shown in Equation 24 is shown.
  • the parity check matrix ( ⁇ ) of multiple spotty byte error control codes within a byte with the number of error bytes limited is shown, but the configuration of ⁇ 'is a b-order unit matrix. This makes it possible to construct an intra-byte multi-spotty byte error control code that has a function to detect single-byte errors that exceed the ability to correct multiple intra-byte spotty byte errors and that limits the number of error bytes. You can.
  • the intra-byte multi-spotty byte error control code with a byte error detection function that limits the number of error bytes corrects / ij spotty byte errors that occur in pi bytes. detecting the mu 2 pieces of Supottibai bets errors occurring p 2 pieces of byte, and a code having a function of detecting a byte error occurring in one byte.
  • the code [l t / bEC] Pi - denoted S A ED code - [2 t / bEO] Pi .
  • H r ° H n r 2 H "- ⁇ ⁇ 2 ⁇ ⁇ " -. ⁇ ( "- 1) //" ⁇ ' ⁇ "-.
  • the matrix H "that composes the above expression 2 5 is the r row b column (r ⁇ b) that consists of the r th column vector hj" (0 ⁇ j ⁇ b-1) Binary matrix ([( ⁇ , Larger columns that are equal to or smaller than t or b are linearly independent.
  • “” represents the largest integer not exceeding X.
  • the matrix H is a regular matrix including an identity matrix
  • the matrix H is the minimum Hamming distance and the check matrix of the sign with (, + // 2 ) / 2j t + 1, ie, (, + Equal to the parity check matrix of a (b, b — r) code with t-bit error detection.
  • ⁇ H can be defined by the following equation 27.
  • the parity check matrix (H) shown in Equation 25 above is the parameter tb L (, And when, Eta "has the ability to detect any b because the column has a linearly independent matrix, conventional P l byte error when correcting the monitor p 2 bytes error, P consistent with i corrected P 2 detected R .S code parity check matrix.
  • [EC] p - [2 ⁇ BED] P2 - S 6 Ru can and this defining the ED code extension code.
  • the parity check matrix (H) with R rows and N columns used for the P2 — S 6 ED code can be configured as shown in Equation 28 below. it can.
  • Equation 2 8 The matrix H "that composes the above Equation 2 8 is the r-by-b column (r ⁇ b) that consists of the r-th order column vector hj" (0 ⁇ j ⁇ b-1) shown in Equation 2 9 below.
  • L ” represents the largest integer not exceeding X.
  • the matrix H is a positive including the identity matrix. Is a rule matrix, and when
  • ⁇ 'H can be defined by the following equation 30 when ⁇ is the primitive element of r' next extension field GF (2 r ') of GF (2).
  • ⁇ is an injective homomorphism (injective homomorph i sm) from GF (2 r ) force to GF (2 r '), that is, ⁇ : GF (2 r ) ⁇ GF (2 r ') effectively achieved by the Dearuko.
  • the number of rows r 'of H "used for the second row from the second row of H in Equation 28 can take a value larger than r, and the sign represented by Equation 28 is ( ⁇ i + 2 _ 1) It should be noted that the code can be configured for an arbitrary code length by increasing the number of check bits by one bit.
  • the parity check matrix ( ⁇ ) shown in Equation 28 above is the parameter tb And when, Eta "is because the arbitrary row b is linearly independent matrices and correct the conventional byte error and has a function to detect the monitor p 2 bytes error, p 3 Correction p 2 detection Secondary extension Matches the parity check matrix of the RS code.
  • the code represented by the parity check matrix (H) shown in Equation 25 above corrects the spotty byte error generated in P l bytes, and p 2 detect the Supottei Nokui door error of my occurring ⁇ 2 pieces of by In addition, it shows that it has a function to detect byte errors that occur in one byte.
  • Parity check matrix H [H. , ..., H n _! ] Satisfy the necessary and sufficient conditions shown in the above formula 9 and the following formula 31.
  • H i is the submatrix of RX b.
  • Equation 9 1 1 1 1 1 1 2 .., i V
  • + v 2+ ... + v , (0 i b , 1 no 2,... I Vl + v 2 + ... + v x ⁇ n-1) are all different, and w M (e) is defined by the above number 10 and represents the number of spotty byte errors. 'It can be shown that the conditions shown in Equation 9 and Equation 31 are satisfied, as well as the necessary and sufficient conditions shown in Equation 9 above.
  • Equation 28 the decompression code represented by the parity check matrix (H) shown in Equation 28 above also satisfies the necessary and sufficient conditions shown in Equation 9 and Equation 31 above. .
  • the parity check matrix (H) of the multiple spot-byte error control code in the byte in which the number of error bytes is limited and the number of bytes in which the number of error bytes having the bi-error detection function is limited.
  • Multiple spotty byte replacement paper (Rule 26) Several examples of the method of constructing the parity check matrix (H) of the error control code have been shown. Next, concrete encoding and decoding processes performed using the parity check matrix (H) of the present invention will be described. For each method and each circuit configuration, the intra-byte multiple spotty byte error control code ([A ⁇ 6EC--) is expressed by the parity check matrix (H) shown in Equation 1 above. / bED] p2 code).
  • the encoding circuit 2 has the information part of the parity check matrix (H) obtained by transforming the input information data D (row vector) 30 and the parity check matrix (H) shown in Fig. 3 with basic rows. using H R, generating inspection information C (row base-vector)
  • the encoding circuit 2 uses the parity check matrix based on the information bit length 64 bits and the check bit length 26 bits of the input information data (D) 30.
  • the parity check matrix shown in Fig. 4 is used for encoding
  • the parity check matrix shown in Fig. 3 is used for decoding.
  • the matrix obtained by transforming the basic row is equivalent to the original matrix
  • the code represented by the parity check matrix shown in Fig. 4 is the code represented by the parity check matrix shown in Fig. 3.
  • the parity check matrix shown in Fig. 4 is used for encoding.
  • the encoding circuit 2 generates 26-bit check information (C) based on the above equation 3 2.
  • C D ⁇ H R ⁇ shown in Equation 3 2 above, for example, the inspection bit c in the inspection information (C).
  • C D ⁇ H R ⁇ shown in Equation 3 2 above, for example, the inspection bit c in the inspection information (C).
  • [ 4 J / 8 EC] 2 systematic code matrix, c To generate, in the first row of the fourth for encoding shown in FIG. (9 0, 6 4) [ 4 J / 8 EC] 2 systematic code matrix, c. Except for the bit corresponding to, the operation that takes the sum on GF (2) of the bit corresponding to the place where "1" exists (that is, the sum modulo 2: mod 2) ,.
  • check bit c If you ask for c. And there is a bit of with the exception "1" corresponding to the Rereru is given, d l d 4, d 5 , d 6, d 8, d! J, d J 2> d 2 0, d 2 i, a 2 4 , d 2 6 , d 3 1 ⁇ d 3 3 , d 3 7 , d 3 8 , d 3 9, d 4 0 , d 4 d 4 2 , Q 4 3 , d 4 4 , d 4 7 , D 4 8 , d 5 2 , d 5 4 , d 5 5 , d 5 6 , d 5 7 , d 5 8, and for these 2 9 bits, Take the sum modulo 2 (m 0 d 2).
  • the 29-bit multi-input parity check circuit 20 (0) is formed, and this multi-input parity check circuit is formed.
  • the output of the clock circuit 2 0 (0) is the check bit c. It becomes.
  • Figure 5 shows the upper 14-bit configuration of encoding circuit 2 (consisting of multi-input parity check circuit 20 (0) 20 (25)) that generates c 25 in parallel.
  • 1 Figure 6 shows the 2-bit configuration.
  • V [ ⁇ 0 dd 5 7 d 5 8 c 0 d 5 9 cc 3 ⁇ 6 o ⁇ c 4 d 6 1 c 5 ... c 9 d 6 2 c 1 0 d 6 3 c J j
  • S! SGF (2 q ) is the q-th row vector.
  • S H , S m , and S Ive GF (2 r ) are r-th row vectors, respectively.
  • S! e GF (2 q ) is the q-th order vector. Also S! Each S Ive GF (2 r ') is the next line vector.
  • Shin Drome (S) 3 3 is, for example, it numbered bytes in the ej error, i error of "th byte to e" (w M (e! ) + W M (e n) ⁇ ⁇ When x + ⁇ 2 ) occurs, the following number 3 '5 is obtained.
  • [4 j / 8 EC] 2 code shown in Fig. 3 H 'is a unit matrix.
  • H is a linearly independent matrix with arbitrary M in (2 t, b) columns
  • the error is erroneously corrected (ie, e ⁇ ⁇ ⁇ ), or detected as out-of-control error Is done.
  • e x ⁇ e x .
  • Equation 39 The relationship shown in Equation 39 can be shown because w M (e) satisfies the triangular inequality.
  • w M (e) satisfies the triangular inequality.
  • the determination of erroneous correction for the Hamming distance on GF (2) is described in detail in Non-Patent Document 11.
  • Decoding for RS codes can be realized using parallel decoding for codes with a small number of bytes pj that correct spotty error.
  • the general configuration of this parallel decoding method is described in “Burst Error Pattern Generation Method and Burst and Byte Error Detection / Correction Device” (see Patent Document 5). It is disclosed. .
  • Patent Document 5 Although the parallel decoding method disclosed in Patent Document 5 is capable of high-speed decoding, the problem is that the number of bytes p to correct the code spot error increases, and the amount of circuitry increases. Occurs. For a code with a large number of bytes pi to correct a spotty byte error, for example, a sequential decoding method such as the Barrekamp-Massie method can be used. (Serial), so the problem is that decoding is slow.
  • the configuration of the R S code decoding circuit using the Burlamp Massi method is disclosed in Non-Patent Document 12.
  • the parity check matrix of RS code on 0 (2 r ) with 4 11 1: [.
  • a matrix of 4 r X 2 r] is constructed for H,. Where, is a 4 r X r submatrix.
  • 1 2 r is a unit matrix of 2 r X 2 r.
  • Is a matrix of 2 r X 4 r, and 'H VJ) I 2r . '.
  • the decoding circuit 4 includes a syndrome generation circuit 1 and an error correction circuit 5.
  • the decoding circuit 6 generates a sum of errors (e A ) 3 8 for each byte, based on the upper q bits S i SS of the syndrome (S) 3 3. Also, ⁇ "multiplication circuit 7 is based on the sum of errors for each byte (e A ) 3 8, and the upper q bits S! 3 6 of syndrome (S) 3 3 and ⁇ " Generates the product (S ' x ) 3 9 of the transpose ( ⁇ "'') of.
  • the parallel decoding circuit 8 on GF (2 r ) obtains the product (S ′!) 3 9 of the upper q bit S 3 6 of the syndrome (S) 3 3 and the transpose ( ⁇ “ T ) of ⁇ ”.
  • DS (0) (Detection Signal) 4 1 is generated.
  • the error generation circuit 9 on GF (2 b ) calculates the sum of errors for each byte (e A ) 3 8 and .bit error pointer (e,) 40 on GF (2 r ). based on, by converting the error on GF (2 r) the error on GF (2 b), GF ( 2 b) on the bit error pointer (e) 4 2, and error correction is not Outputs DS (1) (Detection Signal) 4 3, which is output when deemed possible.
  • the inverting circuit 10 uses the bit error pointer (e) 4 2 on GF (2 b ) as the basis of the bit value of the received word (V ′) 3 2 corresponding to the error bit. By inverting it, the error of the received word (V ') 3 2 is corrected.
  • the syndrome generation circuit 1 generates an R bit syndrome (S) 3 3 when an N-bit received word (V ′) 3 2 is input, and then generates the generated R bit.
  • Syndrome (S) 3 3 is divided into upper q bit S j 3 6 and lower 3 r bit S abusiveS ⁇ S IV 3 7.
  • Syndrome (S) 3 3 The upper q bits $! 3 6 are input to the H ′ decoding circuit 6.
  • the lower 3 r bits S resilientS HI S IV 3 7 of the syndrome (S) 3 3 are GF ( 2 r ) is input to the parallel decoding circuit 8 above.
  • H "multiplication circuit 7 will be described in detail later, and H 'sum of errors for each byte that is generated by the decoder circuit 6 (e. A) 3 8 a based, thin draw
  • the product (S, x ) 39 of the high-order q bit S! SS of the program (S) 3 3 and the transpose (H " ⁇ ) of H" is output.
  • Bit error pointer on GF (2 r ) (e [. To do. Here, “ ⁇ indicates the smallest integer exceeding y. In parallel decoding circuit 8 on GF (2 r ), error correction is considered impossible in parallel decoding on GF (2 ⁇ ). At this time, an uncorrectable error detection signal (DS (0)) 4 1 is output.
  • the error generation circuit 9 on GF (2 b ) detects an uncorrectable error detection signal when error correction is deemed impossible.
  • UCE Uncorrectable Error
  • the decompression code (decompression [/ bEC] A- [ 2 ⁇ bED] p2 code) represented by the parity check matrix (H) shown in Equation 5 above, and the parity check matrix (H In the multiple spotty byte error control code in bytes with the byte error detection function with the byte error detection function shown in Fig. 28, and the parity check matrix (H) shown in the above equation 28.
  • the decoding method and circuit configuration of the extension codes (extension [/ bEC] P
  • the parity check matrix of [4 1/8 EC] 2 code shown in Fig. 3 has a 4-stage configuration, so there are four syndromes (S) 3 3 corresponding to this.
  • S! (S o S ⁇ ⁇ g S ⁇ s S g S ⁇ II 1 ⁇ 8 9 1 0 _? 1 1 ⁇ 1 2 1 3 ) ° III ⁇ (° 1 4 1 5 1 6 ° 1 7 ° 1 8 ° 1 9 0 IV— v ° 2 0 2 l ° 2 2 ⁇ 2 3 ⁇ '2 4 J 2 5 / Take o
  • V , V. V 1 V 8 9)
  • the matrix ( ⁇ ⁇ The 0th line of) is the input information ⁇ . 'Is supported.
  • FIG. 8 and 9 show the syndrome generation circuit 1 configured based on the parity check matrix of (9 0 6 4) [4 1/8 EC] 2 code shown in FIG. It is a figure.
  • the lower 12 bits of the syndrome (S) .33 are generated.
  • bit S of syndrome (S) 3 3.
  • the salary allowance l V 0 , V 8 , V i 6, V 2 4, V 3 2 , V 40 , V 4 8 ', V 5 6, V e 4 ', V 7 2 ', V 8 o', V 8 8 ' Take the sum modulo 2. (mod 2).
  • the 8-bit e ⁇ (e A e A e A e A e A e A e A e A e Ai ) 3 8 of the parity check matrix H "shown in Equation 4 3
  • 2 bits corresponding to the place where “1” exists, and the value modulo e can be taken as the sum modulo 2 (mod 2).
  • the exclusive OR circuit 2 2 (Ri That, 2 bits, the value of 6) the 2-bit e A of information is inputted, the value S '. Is output.
  • Equation 44 S 'has the structure shown in Equation 44.
  • a parallel decoding method is used to find the bit error pointer 40 on GF ( 26 ).
  • Figure 12 shows the overall configuration of the parallel decoding circuit 8 on GF ( 26 ).
  • the error generation circuit 5 0 (m) for (i; i) is the circuit that calculates S ' ⁇ H T S' ⁇ ⁇ ] ⁇ S ⁇ Bl for the byte position ij. .
  • the error generation circuit 5 0 (0) 5 0 (6 5) for (ij) has the above-mentioned S 'for the 1st byte of ij (0 ⁇ i ⁇ j ⁇ 1)
  • ⁇ Ri calculating circuit 5 1 over GF (2 6) is a circuit for outputting a G F. (2 6) on the bit error pointer (e ') 4 0.
  • the error generation circuit 5 0 (m) for (ij) generates the error E ' m i E' m j and the generated error EE ' m j to GF
  • the correctable signal 5 3 (m) generated by the error generation circuit 50 (m) for (i j) is input to the 6 6-input N OR gate circuit 5 5.
  • FIG. 13 shows an error generation circuit 50 (0) for (0, 1).
  • the error generation circuit 5 0 (m) for (i, j) is composed of S' ⁇ , 'calculation circuit 60 and S, ⁇ calculation circuit 6 1 and S' ⁇ , / Computation circuit 6 2
  • H corresponds to the 0th 4 lj and the 1st column of Equation 45, respectively. It becomes a matrix.
  • each column of H ' corresponds to the input information, For example, the 0th line of i 0 '. Is the input information S'. It corresponds to. So, to generate each bit of S and ⁇ H,. In each row direction, add the information of syndrome S 'corresponding to the bit having "1" on GF (2) (calculation of mod 2).
  • the 2 4 bit syndrome S, S '. , S 'have ⁇ ⁇ ⁇ , S' Chi sales of 2 3, shown in Equation 5 zero.
  • S, 5 , s' 9, s, 2 , s, 2 3 take the sum modulo 2 (mod 2).
  • the multi-input parity check circuit 6 3 (0) in Fig. 13 has this 5-bit s'. , S '5, s' 9 , s '2 1, s' 2 3 thin mud over beam is input.
  • the multi-input check circuit 6 3 (0) is E 2 'which is 5 2 (0). ,. Outputs the 0th bit. E,. ,. The same applies to the other bits.
  • the multi-input parity check circuit 65 (z), ( Z 0, 1, ... , 1 1).
  • These calculation circuits are S ' ⁇ . ⁇ 7 Can be configured in the same way as the calculation circuit 60.
  • the processing of the error generation circuit 50 (0) for (0, 1) will be described in more detail.
  • the correctable signal 5 3 (0) for (0, 1) and the output signal from the multi-input parity check circuit 6 3 and multi-input parity check circuit 64 are used as 2-input AND gate circuits 6 7 Enter E '. ,. And E, 0 1 are output. These circuits output an error when a pair of bytes in which an error has occurred, and output a pattern of 0 otherwise, (0, 1)
  • the error generation circuit 5 0 (0) for the error E ' ,. , E '. , 5 2 (0) and (0, 1) are finally outputted as correctable signals 5 3 (0).
  • the error generation circuit 50 (0) for (0, 1) has been described as an example, but the same applies to the other bytes (i, j).
  • a configuration example of the error calculation circuit 5 1 on GF (2 6 ) is specifically shown.
  • Figure 14 shows the error calculation circuit 5 1 on GF (2 6 ).
  • the error calculation circuit 51 on GF calculates all the errors E, m ; corresponding to the i-th bit ⁇ by bitwise OR operation circuit 6 8
  • the bit error pointer (e ') 4 0 on GF (2 6 ) is finally output.
  • bit error pointer (e') 40 on GF (2 6 ) has been explained as an example, but other bit values e '. , ' ⁇ ⁇ , E, for the six 5 is also exactly the same.
  • error generation circuit 9 on the GF (2 8) The overall configuration of an error generating circuit 9 over GF (2 8) shown in the first 5 FIG. As shown in Fig. 15, the error generation circuit 9 on GF (2 8 ) has t bit error correction decoding circuit 70, 12 input sorting circuit 73, and i And an error correction judgment circuit 7 4 and a bit error pointer (e,) 40 on GF (2 6 ) and the sum of errors for each byte (e A ) 3 8 It is a circuit that outputs a bit error pointer (e) 4 2 on GF (2 8 ) and an uncorrectable error detection signal (DS (1)) 4 3.
  • DS (1) uncorrectable error detection signal
  • the t-bit error correction decoding circuit in this example, the 2-bit error correction decoding circuit 70, the 1 bit of the bit error pointer (e ') 40 on GF- ( 26 ) 1 bit of decoding result bit error pointer (e) 7 1 and detection signal 72 in i byte that is a signal for detecting an error exceeding the correction capability are output.
  • the 12-input sort circuit 73 receives the detection signal 72 in the i-byte output from the t-bit error correction decoding circuit 70 as an input, This is a circuit that counts the number of weights (number of 1s) and continuously expresses 1 from the upper bits of the output for the number of weights. For example, if there are six 1's in the 12-bit input information, all 6 bits of the output 12 bits of this circuit will output 1 and all the remaining 6 bits will output 0. It is a circuit.
  • the i-byte detection signal 7 2 output from the 2-bit error correction decoding circuit MA 0 is input to the 12-input sorting circuit 7 3.
  • 1 2-input sort circuit 7 When an error is detected in the 2-bit error correction decoding circuit 70 that is 2 bytes or more in the signal output from 3 3, an error is detected as an error outside the control capability. (On the other hand, when an error is detected in the 1-byte 2-bit error correction decoding circuit 70, the error is corrected in the i-byte error correction determination circuit 73, as will be described in detail later.) ) Therefore, in the signal output from the 12-input sort circuit 73, the signal of the second highest bit is output as the uncorrectable error detection signal (D S (1)) 4 3
  • the error correction judgment circuit 7 4 for all i bytes collects the signals output from the detection signals 72 for i-bits, and the 90-bit G F
  • the 2-bit error correction decoding circuit 70 for the first byte a circuit that outputs the upper 4 bits of the decoding result bit error pointer (e) 7 1 for the first byte is shown below.
  • 1 Figure 6 shows the decoding result bit error pointer for the first byte () 7
  • Figure 1 7 shows a circuit that outputs the lower 4 bits of 1, and an error exceeding the correction capability is detected.
  • the 2-bit error correction decoding circuit 70 for the 1st byte receives the 1st byte of the bit error pointer (e,) 40 on GF ( 26 ) and receives the decoding result bit error.
  • Pointer (e) 7 1 This is a circuit that outputs the detection signal 7 2 in the 1st byte and 1st byte.
  • ⁇ ei ' has a bijective relationship with respect to the error resulting from decoding by H "and the error ei ' on GF (2 e ). Therefore, it can be realized with a combinational circuit by performing logic synthesis.
  • H "for any 4 columns are linearly independent matrix, i.e., for 2 a bit error correction code check matrix, [4/8 EC] Oite two codes, the 1 byte 3 If a bit or 4-bit error occurs, the result of decoding with H "is detected as a power that can be erroneously corrected, or an error outside the control capability. If an error of 3 bits or 4 bits is erroneously corrected in 1 bit, as will be described in detail later, it is determined whether or not the error has been corrected by performing an erroneous correction determination. Can be determined.
  • H " T e! '
  • H is a matrix in which any four columns shown in Equation 2 4 are linearly independent. Therefore, since it is a parity check matrix of a 2-bit error correction code, the error ugly and the error ei 'on GF (2 6 ), which is the result of decoding with H "with a weight of 2 or less, are unique. Determined.
  • the output of, is assumed to be don't care *.
  • the value of the 1st bit of the 1st information node is calculated from the correspondence between the error that is the result of decoding by H "shown in Table 1 above and the error e! 'On GF ( 26 ).
  • the value of the 1st bit of the 1st information byte is expressed by the following logical formula.
  • 5 are also NOT gate circuit 8 0 3 input AND gate circuit 8 1 4 input AND gate AND gate circuit 8 3 5 input OR gate circuit 8 4 6 input OR gate circuit 8 5 can be obtained in the same manner.
  • the detection signal output unit of the t-bit error correction decoding circuit (in this example, a 2-bit error correction decoding circuit) 70 can be similarly configured. Inspection The output signal output section detects an error that is the result of decoding by H ”that is not mapped from the error e on GF ( 26 ) as an uncorrectable error.
  • 1 Figure 18 shows the detection signal output section of the 2-bit error correction decoding circuit 70 for the second byte.
  • the value of the detection signal is as follows.
  • each NAND gate circuit is input to the 14-input OR circuit 86 to output the detection signal 7 2 in 1 byte.
  • the t-bit error correction decoding circuit 70 in the first byte has been described in detail as an example, but the same applies to other bytes.
  • Fig. 19 shows a configuration example of the 12-input sort circuit 73.
  • a 2-input 2-output circuit consisting of a pair of OR gate circuit 75 and 2-input AND gate circuit 76 is used as a cell. It is composed.
  • This sort circuit is generally a circuit that outputs 1 for the upper X of n bits and outputs 0 for all the remaining outputs if there are SX powers of 1 in n bits. is there. The general configuration of this circuit is described in Non-Patent Document 13.
  • 1 2 input 1 2 output circuit 1 2 input sort circuit 7 3 uses 3 9 cells (ie, 78 gates) and up to 9 It can be realized with a tenor stage (9 gate stages). For example,
  • Fig. 20 shows an example of the configuration of the error correction judgment circuit 74 in i-no-ku.
  • FIG. 20 shows a configuration example of the error correction determination circuit 74 in one byte specifically configured for the first byte.
  • the 1-byte error correction decision circuit 7 4 consists of an exclusive OR circuit 90 for each bit, a 16-input sort circuit 9 1, and a selection circuit for each bit. 9 6 and.
  • the decoding result bit error pointer other than the 1st byte ( ⁇ ) 7 1... 6 ⁇ ' ⁇ ⁇ 95 and the sum of errors for each byte (e A ) 3 8 are input to the exclusive OR circuit 90 for each bit.
  • the 1st byte decoding result bit error pointer (7 1... 5) and the error sum for each byte (e ⁇ ) 3 8 are input to the exclusive OR circuit 90 for each bit. . then, an error sum (e Alpha) 3 8 per byte, and the output bits per exclusive OR circuit 9 0 input to 1 6 input sorting circuit 9 1. in the Expression 3 9 From the relationship shown, the relationship shown in Equation 5 5 below holds.
  • the output of the 3-input AND gate circuit 95 is used as a control signal, the output of the exclusive OR circuit 90 for each bit, and the 1st byte decoding result bit error pointer ( ⁇ ) 7 1 e% ... and 5 enter each to the selection circuit 9 6 bits, GF (2 8) on the bit error pointer (e) 4 2 1 Nokui bets th (e 8 - -. ei 5) is output.
  • Fig. 21 shows a configuration example of the exclusive OR circuit 90 for each bit. As shown in Fig. 21, it is a circuit that takes the exclusive OR of each bit of two signals each having 8 bits.
  • bitwise exclusive OR circuit 90 As shown in Fig. 21, among the 8-bit signals, the 0-bit Is input to the multi-input exclusive OR circuit 9 7. Multi-input parity check circuit 9 Collects each signal output from 7 and finally outputs it as an 8-bit signal.
  • 16-input sort circuit 91 16-bit input information 2 input OR gate circuit 7 5 and 2 input AND gate circuit 7 6 are paired to form a 2 input 2 output circuit as a cell.
  • the cells are connected in multiple stages.
  • the source DOO circuit generally, if the number of 1 in the n-bit input by X number exists, and outputs a 1 on position X number of n bi bets, circuit outputs all of the remaining output is 0 der
  • 6.3 cells ie, 1 26 gates
  • bit-by-bit selection circuit 96 is shown.
  • the bit-by-bit selection circuit 96 transmits the control signal (that is, the 3-input AND gate circuit 95) to each bit of two signals each having 8 bits. Output circuit).
  • the 2-bit multiplexer 9 8 replaces the 0th bit in the 8-bit signal. To enter. The 2-input multiplexer 9 8 outputs the upper signal when the control signal is 0, and outputs the lower signal when the control signal is 1. Similarly, the signals other than the 0th bit are selected by the control signal. 2-input multiplexer 9 8 Collects each signal output from 8 and finally outputs it as 8-bit signal.
  • FIG. 24 shows an inverting circuit 10 specifically configured for the first byte.
  • the inverting circuit 10 shown in Fig. 24 inverts the received bit value to the bit position where the error location is specifically specified, and receives the received word. This circuit corrects (V ') 3 2.
  • ⁇ 8 'to ⁇ 15 ' are 8 bits corresponding to the 1st note of the received word (V ') 3 2 and V
  • V i 5 * are the corrected output bits.
  • the inverting circuit 10 has a plurality of exclusive OR circuits.
  • a total of 8 exclusive OR circuits 9 9 correspond to the 8 input bits V 8 ′ to V 5 ′.
  • the encoding circuit only needs to generate R-bit check information using a parity check matrix expressed in binary, and can be configured in exactly the same way. Further, decoding the cormorants I mentioned above, in the error e 'on P l correction p 2 detection RS code by Ri obtained decoded GF (2 r), the decoding of the H "for each byte, and Ri by the and this performing erroneous correction determining, GF (2 b) on the error can turn and the determined Melco of Ru can and child configured similarly decoding circuit.
  • the encoding circuit only needs to generate R-bit check information using a binary parity check matrix, and can be configured in exactly the same way. Further, decoding, 'Ri by the sequential decoding method using Masshii method, GF (2 r' said parallel decoding method and bars Rekanpu Ri FOR A FULL decoding of P l correction p 2 detection RS code over) in addition, GF Ri by errors on the (2 r ') on and the child converted as the examples in Ri erroneous on GF (2 b), Ru can be similarly decoded child.
  • the decoding circuit is also changed by changing the parallel decoding circuit 8 on the GF (2 r ) in the above example to a circuit that performs parallel decoding on the GF (2 r ′). It is clear that the decoding circuit can be similarly configured by changing the r bit to the r ′ bit in the error generation circuit 9 on the GF ( 2b ).
  • the encoding circuit has only to generate R-bit check information using a binary parity check matrix, and can be configured in exactly the same way.
  • the number of error bytes is 1 and the nominal weight of S ⁇ is ⁇ t If it is larger, it can be decoded in the same way by detecting that a knock error has occurred.
  • the decoding circuit also inputs a new syndrome other than S: to the H "multiplication circuit in the above example, and outputs a detection signal when S! ⁇ O and the other syndromes are 0.
  • the error generation circuit on GF (2) checks the number of error bytes at error e 'on GF (2 r ). It is clear that the decoding circuit can be configured in the same manner by examining whether or not the S nominating weight is larger than ⁇ l t using the sorting circuit.
  • cormorants I described above, in the present invention for Supottibai door error that have a errors up to t bits in a byte, correct the pi number of Bok occurring ⁇ 1 one-by-spot Ttei Nokui door error and, and provide a code construction with generality of bytes in multiple Supottibai preparative error control code that limits error number of bytes that has the ability to detect mu 2 pieces of spot Ttibai bets errors occurring [rho 2 pieces of byte
  • an encoding circuit which is a circuit that can correct and detect errors
  • the concrete configuration of the decoding circuit was shown, and it was shown that the inspection information can be generated specifically, and that the error can be specifically corrected and detected.
  • the present invention has a function that can control random bit errors that occur in a limited number of bytes. Error correction / detection code.
  • a general code configuration of a multi-spotty spotted bit error control code within a byte in which the number of error bytes having a function of detecting a 1-byte error exceeding the correction capability is limited is given.
  • error correction and specific configurations of the encoding and decoding circuits, which are circuits that can realize detection, are shown, the inspection information can be specifically generated, and the error is specifically corrected. It was shown that it could be detected.
  • the weekly description of the present invention has been focused mainly on memory reformation.
  • the present invention is not limited to this, for example, physical units in such byte units. It can be applied to high-level general information systems, etc., which are composed of independent circuits, monels, and devices, and in which a limited number of errors can occur. It can also be applied to circuits, devices or systems for communication or transmission such as optical communication circuits or bus line circuits.
  • the object of the present invention is to provide a fe medium in which a program code of software that realizes the function of the multiple spotty byte error correction / detection device within the byte in which the number of error bytes of the present embodiment is limited, Needless to say, this can also be achieved by supplying the system or device and the computer (or CPU or MPU) of the system or device finds and executes the program stored in the storage medium. Nare,
  • Storage media for supplying program code include R o M, flexible disk, hard disk, optical disk, magneto-optical disk, CD-ROM, CD-R, magnetic tape, non-volatile This memory card can be used.
  • the parity check matrix representing the code and the input information data are For a received word in which a check word generated based on the check information generated in the input information data may have an error occurring in the information transmission path, a syndrome is generated based on the parity check matrix. In addition to the generation, the error in the received word is corrected or detected based on this syndrome, so t bits such as 1 bit, 2 bits, 3 bits, etc. in 1 byte.
  • Spotty byte errors which are errors up to the first byte, occur in an arbitrarily limited number of bytes, and multiple spotty byte errors in any number of bytes (the error trend is It is possible to arbitrarily determine the number of spots and the number of spotty byte errors).
  • the parity check matrix configuration which is a code for detecting or correcting errors, can be handled in a unified manner without having to correspond to the processing procedure of each error occurrence.
  • the error byte of the present invention which does not exist in the conventional coding technology, has an excellent function such as “control of multiple spotty byte errors in multiple bytes that occurred in a limited number of bytes”.
  • the intra-byte multiple spotty byte error correction / detection method and device the number of bytes is limited compared with the conventional multi-byte error control code using a red solo code (Reed Solmon code).
  • Patent Literature 1 ' Patent Document 2: Japanese Patent Laid-Open No. 2 0 0 4 — 7 2 1 7
  • Patent Document 3 Japanese Patent Application No. 2 0 0 3 — 4 1 6 9 7 8 Specification Patent Document 3:
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  • Patent Document 5 Japanese Patent Application No. 2 0 0 4 — 2 8 7 8 1 0 Specification Patent Document 5 :
  • Non-patent document 1 JP 2 0 0 2 — 3 7 4 1 7 5 gazette
  • Non-patent document 1 JP 2 0 0 2 — 3 7 4 1 7 5 gazette
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  • Non-Patent Document 3
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  • Non-Patent Document 9 M. Hamada-co-authored by E. Fujiwara, “Class Off Error Contests” Mori Systems I S b .EC— (S b + S) ED Co "A Class of Error Control Codes for Byte Organized Memory Systems-SbEC- (Sb + S) ED Codes I, '", IEEE Transactions on Computers, Vol. 46 , No. 1, p.105-109, January 1997
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  • Non-Patent Document 1 1

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Abstract

限られた数のバイトに生じる多重のバイト内複数スポッティバイト誤りを制御することができる機能を備えた誤りバイト数を制限したバイト内複数スポッティバイト誤り訂正・検出装置を提供する。　入力情報データを基に送信語を生成する符号化手段と、情報伝送路中で誤りが発生した送信語を受信語として入力して誤りを訂正または検出する復号手段とを備える誤りバイト数を制限したバイト内複数スポッティバイト誤り訂正・検出装置であって、符号化手段は、スポッティバイト誤り制御符号を表現するパリティ検査行列と、入力情報データとを基に生成した検査情報を入力情報データに付加することにより、送信語を生成し、復号手段は、パリティ検査行列を基に受信語のシンドロームを生成するシンドローム生成手段と、シンドローム生成手段により生成されたシンドロームを基に受信語の誤りを訂正または検出する誤り訂正手段とを備える。

Description

誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出方法及び装置 技術分野
本発明は、 スポッティバイ ト明誤り訂正 ' 検出方法及び装置に関し、 よ り詳しく は、 複数のビッ トをバイ ト田と し、 その複数のバイ トから構成さ れる語 （ワー ド） に対して、 1 バイ ト内に複数のスポッティバイ ト誤り が生じる誤り を 『バイ ト内複数スポッティバイ ト誤り』 と称し、 そのバ ィ ト内複数スポッティバイ ト誤り が制限された数のバイ トに生じている 場合に、 その誤り 、 つま り 、 『誤りバイ ト数を制限したバイ ト内複数ス ポッティバイ ト誤り』 を検出または訂正するために用いて好適な、 誤り バイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出方法 及び装置に関する。 背景技術
近年、 情報化社会の進展や半導体技術の進歩等によ り 、 ディ ジタルデ ータの信頼性向上がますます重要なもの.になってきている。 ディ ジタル データの伝送または記録を正確に行おう とする場合、 送信データが伝送 経路中でノイズ等の影響を受けて誤って伝送されたり 、 素子の故障、 あ るいは記録媒体等の欠陥等によ り生じた誤り を検出 · 訂正する必要があ る。 この誤り の検出 ' 訂正を実現するために、 符号理論を基礎と した誤 り訂正 · 検出符号が従来よ り種々に開発されてきている。
従来の誤り訂正符号と して、 例えば、 b ビッ ト （ b は 2以上の整数） の塊り をバイ ト と称し、 1 バイ ト中の任意の誤り を訂正する符号 （ S b E C符号と称する） と して優れた Hong- Patel 符号が開示されている （ 例えば、 非特許文献 1参照） 。
また、 高速半導体メ モ リ システムにおいて、 従来最もよ く使用された 1 ビッ ト誤り訂正 · 2 ビッ ト誤り検出符号を包含する特徴を有した奇数 重み列バイ ト誤り訂正符号が開示されている （例えば、 非特許文献 2参 照） 。
さ らに、 1 バイ ト誤り を訂正し、 また 2バイ ト誤り を検出する符号 （ S b E C— D b E D符号 と 称する） は、 リ ー ド ソ ロ モ ン符号 （ Reed- Solomon 符号） 、 及びその改良した効率のよい符号と して提案されてお り 、 多く の計算機システム等の主記憶装置にすでに採用されている （例 えば、 非特許文献 3や非特許文献 4参照） 。
また、 バイ ト誤り を検出する符号と しては、 1 ビッ ト誤り を訂正し、 かつ 2 ビッ ト誤り を検出する と と もに、 1 バイ トの誤り をも検出する符 号 （ S E C— D E D— S b E D符号と称する） が発表され、 現在、 計算 機システムの主記憶装置に多ぐ適用されている （例えば、 非特許文献 5 参照） 。
なお、 これら 1 9 8 0年代後半までの相互に関連した多く の符号研究 • 開発に関する具体的な内容は、 非特許文献 6 において総括的に述べら れている。
その後、 新しく 開発された高速半導体メ モ リ 用の符号と しては、 1バ イ トの謓り を訂正し、 かつ 2 ビッ ト誤り を検出する符号 （ S b E C— D E D符号と称する） が下記非特許文献 7 に、 また、 1 バイ 卜の誤り を訂 正し、 かつ 1 ビッ ト誤り と 1 バイ ト誤り との同時誤り を検出する符号 （ S b E C — ( S + S b ) E D符号と称する） が非特許文献 8 に提案され ている。 さ らに、 1 バイ トの誤り を訂正する と と もに 2 ビッ トの誤り が あれば、 これも訂正する符号 （ S b E C— D E C符号と称する） が非特 許文献 9 に開示されている。
特に、 本発明に最も関連する符号と して、 具体的には、 b ビッ トから なるバイ ト内の t ビッ ト （ t b ) までの誤り を t b誤り またはスポ ッティバイ ト誤り と称し、 この 1 スポッティパイ ト誤り を訂正する S t / b E C符号、 及び 1 スポッティバイ ト誤り を訂正し、 かつバイ ト内 t ビッ トを越える 1 バイ ト誤り を検出する S t / b E C _ S b E D符号に関 する発明が既に開示されている （特許文献 1 参照） 。 また、 特に S t / b E C符号については、 非特許文献 1 0 に開示されている。
また、 1 スポッティバイ ト誤り を訂正し、 かつ 2 スポッティバイ ト誤 り を検出する S t / b E C— D t / b E D符号、 及び 1 スポッティバイ ト誤 り を訂正し、 かつ 2スポッティバイ ト誤り を検出 し、 かつバイ ト内 t ビ ッ トを越える 1 バイ ト誤り を検出する S t / b E C _ D t / b E D— S b E D符号に関する発明が既に出願されている （特許文献 2参照） 。
さ らに、 複数個のスポッティバイ ト誤り を考慮した場合、 1 バイ ト内 に 1 スポッティバイ ト誤り のみが生じる誤り を 『バイ ト内単一スポッテ ィバイ ト誤り』 と し、 ノくイ ト内単一スポッティバイ ト誤り に対し、 距離 d を有する一般的な構成法に関する発明が既に出願されている （特許文 献 3参照） 。
また、 1 バイ ト内に複数のスポッティバイ ト誤り （つま り 、 2以上の スポッティバイ ト誤り） が生じる誤り を 『バイ ト内複数スポッティバイ ト誤り』 と し、 距離 d を有する一般的な構成法に関する発明が既に出願 されている （特許文献 4参照） 。
1 9 8 0年代半ばまでは、 半導体メ モ リ 素子にはデータ 1 ビッ ト の入 出力を有する素子が主に使用されたこ とから、 1 素子の誤り を訂正し 2 素子までの誤り を検出する 1 ビッ ト誤り訂正 · 2 ビッ ト誤り検出符号 （ S E C— D E D符号と称する） が多ぐ使用されていた。 と ころが、 1 9 8 0年代半ばからメ モ リ 素子の高集積化ニーズに対応して、 データ 4 ビ ッ 卜の入出力を有する素子が主流となり はじめ、 バイ ト幅 b = 4 ビッ ト である前述の S 4 E C— D 4 E D符号や S E C— D E D— S 4 E D符号が 主に使用されるよ う になってきた。 さ らに、 1 9 9 0年代半ばからはデ ータ 8 ビッ ト、 1 6 ビッ トの入出力を有する半導体メモ リ素子が主流に な り はじめた。
し力 しながら、 従来の S b E C— D b E D符号のバイ ト幅 b に b = 8 または b = l 6 を適用する場合、 全体の符号長に対する検査ビッ ト数の 占める割合がおよそ 3 0 %から 4 0 %と多大となって、 符号化率が低下 し、 実用的に非常に大きな問題となっていた。
と ころで、 これらの半導体メ モ リ 素子 （D R AM素子:、 以下、 単に素 子と も称する） を使用 したメ モ リ装置では、 ノイズやアルフ ァ粒子等に よ—つて一時故障が発生した り 、 D R A M素子自体が劣化して動作しなく なる固定故障が発生した りする。 最近の D R AM素子を用いた装置の 8 0 %以上は一時故障である と言われており 、 特に、 8 ビッ ト以上の多ビ ッ トデータ入出力を有する D R AM素子ではバイ ト中の 1 、 2、 3 ビッ ト程度の比較的小さい数のビッ ト誤り が大半である と されている。
中でも比較的エネルギーレベルの低い電磁ノイズやアルファ粒子によ る一時誤り 、 及びメ モ リ セルの固定故障を原因とする 1 ビッ ト誤り が最 も多く 、 最近では、 前記 D R AM素子を搭載したモパイル機器が多用さ れているこ とから、. 電磁環境が悪い中での使用も考慮しなければならな く なっている。 また、 高い高度を飛行する航空機や軍用機で用いられる 電子機器中の D R AM素子では、 宇宙線に起因するエネルギーレベルの 高い中性子粒子等の衝突によ り 、 2 ビッ ト、 3 ビッ ト程度の誤り を有す る一時故障が発生する可能性が高く な'.つている。 さ らに、 衛星通信や宇 宙通信で用いられる宇宙機器に搭載する D R AM素子では、 エネルギー レベルの高い粒子との衝突によって大きなダメージを受けてしま う こ と を考慮する必要があり 、 この場合 2 ビッ ト以上の誤り を考慮しなければ ならないこ とが知られている。
以上のよ う なビッ ト誤り の発生状況が多岐にわたっているこ と を踏ま えれば、 パラメータ t及び b に任意の値を与えて構成できる前記 S t / b E C— S b E D符号は、 8 ビッ ト以上の D R AM素子を使用 したメ モ リ 装置に用いる場合に、 非常に実用的な符号方式である。 つま り 、 前記 S t / b E C— S b E D符号は、 ノくイ ト幅 b よ り小さな t ビッ ト （この t の 値は、 誤り の—傾向を調査して設計者が任意に決めるこ とが可能である） までの 1 素子の誤り （スポッティバイ ト誤り） を訂正するこ とが可能な 機能、 及び発生確率と しては小さいものの t ビッ トを超える 1 バイ ト誤 り を検出するこ とが可能な機能を備えるこ と によ り 、 従来のバイ ト単位 で行う リ ー ドソ ロモン符号 （ R S符号） 等の誤り制御符号と比較して、 大幅に少ない数の検査ビッ トで誤り を訂正 · 検出するこ とができる。
また、 任意の 2素子 （隣接した 2素子に限らない） にまたがる誤り に 対して、 前記 S t / b E C— D t / b E D _ S b E D符号は、 8 ビッ ト以上 の D R AM素子を使用 したメ モ リ装置に用いる場合に非常に実用的な符 号化方式である。 つま り 、 前記 S t / b E C— D t / b E D _ S b E D符号 は、 ノく ィ ト幅 b よ り小さな t ビッ トまでの 1 素子の誤り を訂正するこ と が可能な機能 （ 1 スポッティバイ ト誤り訂正、 S t / b E C ) 、 2素子に またがるスポッティバイ ト誤り を検出するこ とが可能な機能 （ 2 スポッ ティバイ ト誤り検出、 D t / b E D ) 、 及び発生確率と しては小さいもの の t ビッ トを超える 1 バ イ ト誤り を検出するこ とが可能な機能 （ 1 ノく ィ ト誤り検出、 S b E D ) を備えた符号であ り 、 従来のバイ ト単位で行う 符号方式と比較して、 大幅に少ない数の検査ビッ トでビッ ト誤り を訂正
• 検出するこ とができる。
さ らに 、 2素子以上にまたがる誤り に対しては、 前記バイ 卜内単一ス ポッティバ イ ト誤り及び前記ノく ィ ト内複数スポッテイ ノく ィ h誤り に対し
、 理 §冊上 、 一般に G F ( 2 b ) 上で距離 d を有するスポッティバイ ト誤 り制御符号を構成するこ とによ り 、 その誤り を訂正 · 検出するこ とがで さ るよ うになっている。
しかしながら、 誤り が一度に多く の素子にまたが り生じるこ とは少な く 、 通常 、 限られた数の素子、 つま り 、 制限された数の ヽィ 卜に生じる cL- フ 、 誤り が生じる素子の数は、 高々 2 、 3素子である と考えられる o
本発明は、 上述のよ う な事情に鑑みてなされたものであ 、 本発明の 目的は、 限られた数のバイ トに生じた多重のバイ ト内複数スポッティバ イ ト誤り を制御するこ とができる機能を備えだ、 誤りバィ 卜数を制限し たバイ ト内複数スポッティバイ ト誤り訂正 · 検出方法及び装置を提供す るこ とにある。
また、 本発明のも う 1 つの目的は、 t = l と したと き 、 限られた数の バイ 卜に生じたランダムビッ ト誤り を制御するこ とがでさる機能を備え た、 誤りバイ ト数を制限したバイ ト内複数スポッティバィ 誤り訂正 · 検出方法及び装置を提供するこ とにある。
更に、 本発明のも う 1 つの目的は、 発生確率が小さいもののノくイ ト内 複数スポッテイ ノくィ ト誤り の訂正能力を超える単一バイ h誤り を検出す る機能を備えた、 誤りバイ ト数を制限したバイ ト内複数スポ ッティバイ ト誤り訂正 · 検出方法及び装置を提供するこ とにある。 発明の開示
本発明は、 入力情報データを に送信語を生成する符号化手段と、 情 報伝送路中で誤り が発生した前記送信 を受信語と して入力 して前記誤 り を訂正または検出する復号手段と を備える誤りバイ ト数を制限したバ ィ ト内複数スポッティバイ ト誤 訂正 • 検出装置に関し、 本発明の上述 目的は、 前記符号化手段は、 スポッティバイ ト誤り制御符号を表現する パリ ティ検査行列と、 前記入力情報デ タ と を基に生成した検査情報を 前記入力情報データに付加する とによ り 、 』記 信語を生成し、 刖記 復号手段は、 前記パリ ティ検査行列を基に前記受信語のシン ドロームを 生成するシン ドローム生成手段と 、 刖記シン ドローム生成手段によ り生 成されたシン ドロームを基に前記受信き五の誤り を訂正または検出する誤 り訂正手段と を備えるこ とによ り 、 或レ、は、 前記入力情報データが、 は 2以上の整数） ビッ トを 1 バイ と し、 複数のバイ トから構成さ れる場合に、 ここで、 バイ ト内の ビッ ト （ までの誤り を スポッティバイ ト誤り と称し、 1 バイ 卜内に複数の前記スポッテイ ノ ィ ト誤り が生じる誤り をバイ ト内複数スポッテイ ノ ィ ト誤り と称するこ と を前提と し、 前記パリ ティ検査行列で表現される前記スポッティバイ ト 誤り 制御符号は、 i個のバイ 卜に生じる ！個のスポッティバイ ト誤 り を訂正し、 かつ 個のバイ 卜に生じる ； u 2個のスポッテイ ノくィ ト誤 り を検出する こ と によ り 、 或いは、 前記 値、 値、 P l値、 値、 ！値、 2値を任意に設定し、 ただし、 i 2及び ; u i 2が成立 するこ とによ り 、 或いは、 前記情報伝送路は情報通信システムであるこ とによ り 、 或いは、 前記情報伝送路はメ モ リ システムであるこ とによ り 、 或いは、 前記情報伝送路はバス線回路であるこ とによって効果的に達 成される。
また、 本発明の上述目的は、 前記パリ ティ検査行列は、 p i個のバイ トに生じる Ai i個のスポッティバイ ト誤り を訂正し、 かつ p 2個のバイ トに生じる ； U 2個のスポッティバイ ト誤り を検出する機能を有する、 誤 り バイ ト数を制限したバイ ト内複数スポ ッティ バイ ト誤り 制御符号 （ /み EC - [ 2〃bED 2符号） に用いる、 R行 N列を有する次の行列 Hであり 、
H' H' · ·· Η' · ·· H'
r°H" γΗ" · ·· ,' Γ' - ·· γη-]Η"
H = r°H" γ2Η" · ·· r 2iHn - .. り " r°H" .. 、 +Pi-、）i H" . .. Pl + ft -1) ("-り ただし、 R = q + ( p ！ + p 2 - 1 ) r 、 N = b n 、 0 ≤ i ≤ n - 1 , n = 2 r — l であ り 、 行列 H ' は、 H ' = [ h o ' 、 h 1 ' 、 ■ ' ·、 h b— ] に示す q 次の列べク トノレ ( 0 ≤ j ≤ b - 1 ) から構成され る q行 b歹 IJ ( q ≤ b ) の 2元行列であ り 、 （ μ ！ + 2 ) t または b の う ちいずれか小さい値に等しいか大きい列が線形独立であり 、 ( μ ！ + μ 2 ) t ≥ b のと き、 前記行列 H ' は単位行列を含む正則行列であ り 、
( μ , + μ 2 ) t く b のどき、 前記行列 H， は最小ハミ ング距離 （； u j + β 2 ) t + 1 を有する符号の検查行列、 すなわち、 （ i + μ 2 ) t ビッ ト誤り検出機能を有する （ b 、 b - q ) 符号のパリ ティ検査行列に等し く な り 、 また、 行列 H " は、 H " = [ h 0 " 、 h ， 、 · · ·、 h b ， ] に示す r 次の列べク トル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r行 b列 （ r ≤ b ) の 2元行列であり 、 LO, + 2)/2」 t または b の う ちいずれ か小さい値に等しいか大きい列が線形独立であ り 、 こ こ で、 |は を 超えない最大の整数を表し、 また、 2)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正則行列であ り 、 LC", + ）/2」 t < b のと き、 前記 行列 H " は最小ハミ ング距離 !_ ( ,
Figure imgf000011_0001
t + 1 を有する符号の検査行列 、 すなわち、 LC", + 2)/2」 t ビッ ト誤り検出機能を有する （ b、 b - r ) 符号のパリ ティ検査行列に等しく なり 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって、 γ ' H " = [ ' 1ι 0 " 、 y 1 h ," 、 …、 y 1 h b _！ " ] が成立するよ う に構成されるこ とによって効果的に達成 される。
また、 本発明の上述目的は、 前記パリ ティ検査行列は、 p ェ個のバイ 卜に生じる ； 個のスポッティバイ ト誤り を訂正し、 かつ p 2個のバイ トに生じる μ 2個のスポッティバイ ト誤り を検出する機能を有する、 誤 りバイ ト数を制限した伸長バイ ト内複数スポッティバイ ト誤り制御符号 (伸長 [ /bEC - [〃2〃bED]p2符号） に用いる、 R行 N列を有する次 の行列 Hであ り 、
H' Η' - ·· Η' - ■· Η' Η' 一 qxr' γ0Η" γλΗ" . .. H" - ·· γη-Η" or b r'xr' χ°Η" γ2Η" - ·· γ2ίΗ" - " r'xr' r°H" .. +P2 - i H" . ·. （ + —1) ("— " Or b ただし、 r ' ≥ r であ り 、 R = q + ( P ! + P 2 - 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r ' — 1 であ り 、 ん,は r ' 次 の単位行列で、 （ は零行列であ り 、 行列 H ' は、 H ' = [ h 。 ' 、 h i ' 、 · · ·、 h b _！ ' ] に示す q次の列ベク トル h j ' ( 0 ≤ j ≤ b - 1 0
) から構成される q行 b列 （ q ≤ b ) の 2元行列であ り 、 （ + μ 2 ) t または b の う ちいずれか小さい値に等しいか大きい列が線形独立で あ り 、 （ + 2 ) t ≥ b のと き、 前記行列 H ' は単位行列を含む正 則行列であ り 、 （ μ + μ 2 ) t < b のと き、 前記行列 H， は最小ノヽミ ング距離 （ μ ： + μ 2 ) t + 1 を有する符号の検査行列、 すなわち、 （ μ , + μ 2 ) t ビッ ト誤り検出機能を有する （ b 、 b - q ) 符号のパ リ ティ検查行列に等しく な り 、 また、 行列 H " は、 H " = [ h 。 " 、 " 、 · · ·、 h b _ J " ] に示す r 次の列べク トノレ h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元行列であ り 、 + 2)/2」 t または bの う ちいずれか小さい値に等しいか大きい列が線形独立であり 、 こ こ で、 |_JC」は X を超えない最大の整数を表し、 また、 L ( 1 + 2)/2」 t ≥ b の と き.、 前記行列 H " は単位行列 を含む正則行列で あ り 、
Figure imgf000012_0001
t < b のと き、 前記行列 H " は最小ハミ ング距離
t + 1 を有する符号の検査行列、 すなわち、 Lo, + 2)/2」 t ビッ ト誤り検 出機能を有する （ b 、 b — r ) 符号のパリ ティ検査行列に等しく な り 、 γ は G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であって、 γ 1 !! " = [ y 1 Φ ( h o " ) , y 1 ( h ' ) 、 …、 y 1 Φ ( h b — " ) ] が成立するよ う に構成され、 こ こで、 Φは加法のも とで G F ( 2 r ) 力 ら G F ( 2 r ' ) への単射準同型写像 ( injective homomorph i sm) であり 、 すなわち、 !> : G F ( 2 r ) → G F ( 2 r ' ) であるこ とによつ て効果的に達成される。
また、 本発明の上述目的は、 前記パリ ティ検査行列は、 p i個のバイ 卜に生じる ； u 〗個のスポッティバイ ト誤り を訂正する と と もに、 p 2個 のバイ トに生じる μ 2個のスポッティバイ ト誤り を検出 し、 かつ訂正能 力を超えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限 し た ノく ィ ト 内 複 数 ス ポ ッ テ ィ バ イ ト 誤 り 制 御 符 号 （
[ /bEC] — [ /bED] — S6ED符号） に用いる、 R行 N列を有する次 の行列 Hであり 、
I b
0 γΗ" γ"-Η"
H = r°H" γ2Η' r2iH' 2("- 1) H' r°H" γ Ρι+Ρ2-]
Figure imgf000013_0001
ただし、 R = b + ( p J + p 2 - 1 ) r 、 N = b n、 0 ≤ i ≤ n - 1 , n = 2 r — 1 、 I bは b次の単位行列であり 、 行列 H " は、 H " = [ h 0 " 、 h ' 、 · · ·、 h b — ' ] に示す r 次の列べク トノレ h j " ( 0 ≤ j ≤ b — 1 ) 力、 ら構成 さ れる r 行 b 歹 IJ ( r ≤ b ) の 2 元行列であ り 、 L ( ,
Figure imgf000013_0002
tまたは bの う ちいずれか小さい値に等しいか大きい列が線 形独立であ り 、 こ こで、 」は X を超えない最大の整数を表し、 ここで 、 LO, + ½)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正則行列で あ り 、 !_( , + 2)/2」 t < b の と き 、 前記行列 H " は最小ハ ミ ング距離 L(/,
Figure imgf000013_0003
t + 1 を有する符号の検査行列、 すなわち、 + "2)/2」 t ビ ッ ト誤り検出機能を有する （ b 、 b - r ) 符号のパリ ティ検査行列に等 しく な り 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって 、 7 ' H " = [ γ ; h 0 '， 、 γ ' h ， 、 …、 y ' h b — ' ] が成立するよ う に構成されるこ とによって効果的に達成される。
また、 本発明の上述目的は、 前記パリ ティ検査行列は、 p 個のバイ トに生じる 個のスポッティバイ ト誤り を訂正する と と もに、 p 2個 のバイ 卜に生じる μ 2個のスポッティバイ ト誤り を検出し、 かつ訂正能 力を超えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限 し た伸 長 バ イ ト 内 複数 ス ポ ッ テ ィ バ イ 誤 り 制 御符号 （伸 長 [ /bEC ー /bED 2 -S^D符号） に用いる、 R行 N列を有する次 の行列 Hであり 、 '. . 。 ' γ0Η" γλΗ" - . r'H" · ·· γ"~χΗ" ,xb
γ0Η" γ2Η" . . γ2ίΗ" . .. " H" し r r' γ°Η" Or b ' ただし、 r ' ≥ r であ り 、 R = b + ( P l + p 2 — 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r ' _ l 、 I bは b次の単位行 列であ り 、 ん,は r ' 次の単位行列で、 Oは零行列であ り 、 行列 H " は、 H " = [ h。 " 、 h " 、 · · ·、 h b _！ " ] に示す r 次の列ベク トル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r行 b列 （ r ≤ b ) の 2元行列で あり 、 t または b の う ちいずれか小さい値に等しいか大きい列が線形独 立であ り 、 こ こで、 [ 」は X を超えない最大の整数を表 し、 こ こで、 [( /, +//2)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正則行列であ り 、 LC", + ）/2」 t < b の と き 、 前記行列 H " は最小ノヽ ミ ン グ距離 +/½)/2」 t + 1 を有する符号の検査行列、 すなわち、 L(A +〃2)/2」 t ビ ッ ト誤り検出機能を有する （ b 、 b _ r ) 符号のパリ ティ検査行列に等 しく な り 、 γは G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であ つて、 y W - I^ i C h o" ) γ ' Φ ( h 1 " ) 、 ···、 γ ' Φ ( h b _ j " ) ] が成立する よ う に構成され、 こ こで、 Φは加法のも と で G F ( 2 r ) か ら G F ( 2 Γ ' ) への単射準同型写像 （ injective homomorphism) であり 、 すなわち、 : G F ( 2 r ) → G F ( 2 r ' ) で あるこ とによって効果的に達成される。 3
また、 本発明の上述目的は、 前記誤りバイ ト数を制限したバイ ト内複 数スポッティ バイ ト誤り 制御符号 （ [μ,ί / bEC]^ - [ / / bED]p2符号） は 、 前記 t値を 1 に設定した場合 （ t 1 ) に、 p i個のバイ トに生じる μ ι個のランダムビッ ト誤り を訂正し、 かつ ρ 2個のバイ トに生じる ； u 2 個のランダムビッ ト誤り を検出する機能を有する、 誤りバイ ト数を制限 したランダムビッ ト誤り制御符号となるこ とによ り 、 或いは、 前記誤り ノくィ ト数を制限した伸長バイ ト内複数スポッティバイ ト誤り制御符号 （ 伸長 [ / bEC ， - [ / bED]P2符号） は、 前記 t 値を 1 に設定した場合
( t = 1 ) に、 p i個のバイ トに生じる ； u 個のランダムビッ ト誤り を 訂正し、 かつ p 2個のバイ トに生じる ； u 2個のラ ンダムビッ ト誤り を検 出する機能を有する、 誤りバイ ト数を制限したランダムビッ ト誤り制御 符号となるこ とによ り 、 或いは、 前記誤りバイ ト数を制限したバイ ト内 複数スポッティ バイ ト誤り 制御符号 （ [ /6EC]Pi - [μ2ί / δΕΌ]Ρϊ— S6ED 符号） は、 前記 t値を 1 に設定した場合 （ t = 1 ) に、 p 個のバイ ト に生じる 個のランダム ビッ ト誤り を訂正する と と もに、 p 2個のバ ィ トに生じる 2個のランダム ビッ ト誤り を検出し、 かつ訂正能力を超 えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限したラ ンダムビッ ト誤り制御符号となるこ とによ り 、 或いは、 前記誤りバイ ト 数を制限した伸長バイ ト内複数スポッティバイ ト誤 り 制御符号 （伸長 EC]P|—[ ^ /bED^— S6ED符号） は、 前記 t 値を 1 に設定した場 合 （ t = 1 ) に、 p 個のバイ トに生じる 個のラ ンダム ビッ ト誤り を訂正する と と もに、 p 2個のバイ トに生じる μ 2個のランダム ビッ ト 誤り を検出し、 かつ訂正能力を超えた 1 バイ ト誤り を検出する機能を有 する、 誤りバイ ト数を制限したランダムビッ ト誤り制御符号となるこ と によつて効果的に達成される。 4
また、 本発明の上述目的は、 前記パリ ティ検査行列 （ H ) は、 t ≥ b / 1(μ, + と した場合に、 前記行列 Η ' 及び前記行列 Η " は任意の b 列が線形独立な行列と な り 、 P :1バイ'.ト誤り を訂正する と と もに p 2バ ィ ト誤り を検出する機能を有する R S符号のパリ ティ検査行列と一致す る こ と によ り 、 或いは、 前記パ リ ティ 検查行列 （ H.) は、 t ≥ b Z [(//, + 2)/2」と した場合に、 前記行列 H ' 及び前記行列 H " は任意の b列 が線形独立な行列と な り 、 p iバイ ト誤り を訂正する と と もに p 2バイ ト誤り を検出する機能を有する 2次伸長 R S符号のパリ ティ検査行列と 一致するこ とによ り 、 或いは、 前記パリ ティ検査行列 （H) は、 t ≥ b / [(μ + /2)/2」と した場合に、 前記行列 Η " は任意の b列が線形独立な行 列と な り 、 バイ ト誤り を訂正する と と もに P 2バイ ト誤り を検出す る機能を有する R S符号のパリ ティ検査行列と一致するこ とによ り 、 或 いは、 前記パリ ティ検査行列 （H ) は、 t ≥ bノ L(A + 2)/2」と した場合 に、 前記行列 H " は任意の b列が線形独立な行列と な り 、 p ェバイ ト誤 り を訂正する と と もに p 2バイ ト誤り を検出する機能を有する 2次伸長 R S符号のパリティ検査行列と一致するこ とによって効果的に達成され る。
また、 本発明の上述目的は、 前記誤り訂正手段は、 前記シン ドロ ーム を基に前記受信語の何れのビッ トが誤っているかを検出する ビッ ト誤り ポイ ンタを生成し、 生成された前記ビッ ト誤り ポイ ンタを基に、 誤り ビ ッ トに該当する前記受信語のビッ ト値を反転させるこ とによ り 、 前記受 信語の誤り を訂正し、 また、 前記受信語のビッ ト誤り を訂正できないこ と を検出した場合に、 訂正不可能誤り検出信号を出力するこ とによ り 、 或いは、 前記誤り訂正手段は、 H ' 復号手段と、 H" 乗算手段と、 G F ( 2 r ) 上の並列復号手段と 、 G F ( 2 b ) 上の誤り 生成手段と 、 反転 5
手段とから構成されるこ とによ り 、 或いは、 前記 H ' 復号手段は、 前記 シン ドローム生成手段で生成された前記シン ドロームの上位 q ビッ トを 基に して、 バイ ト ごとの誤り の和 （ e. A ) を生成し、 前記 H " 乗算手段 は、 前記 H ' 復号手段で生成ざれた前記バイ ト ごとの誤り の和 （ e A ) を基にして、 前記バイ ト ごとの誤り の和 （ e A ) と H " の転置行列の積 を生成し、 前記 G F ( 2 r ) 上の'並列復号手段は、 前記 H " 乗算手段で 生成された前記バイ ト ごとの誤り の和 （ e A ) と H " の転置行列の積、 及び前記シン ドローム生成手段で生成された前記シン ドロームの上位 q ビッ トを除く 残り の下位ビッ トを基にして、 G F ( 2 r ) 上のビッ ト誤 り ポイ ンタ、 及び G F ( 2 r ) 上の並列復号において誤り訂正が不可能 とみなされたときに出力される第 1 の訂正不可能誤り検出信号を生成し 、 前記 G F ( 2 b ) 上の誤り 生成手段は、 前記 H ' 復号手段で生成され た前記バイ ト ごとの誤り の和 （ e A ) 、 及び、 前記 G F ( 2 r ) 上の並 列復号手段で生成された前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタを基 に して、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ、 及び誤り訂正が不可能 とみなされたと きに出力される第 2の訂正不可能誤り検出信号を生成し 、 前記反転手段は、 前記 G F ( 2 b ) 上の誤り 生成手段で生成された前 記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタを基に して、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタに対応した前記受信語のビッ ト値を反転させる こ とによ り 、 前記受信語の誤り を訂正するこ とによ り 、 或いは、 前記誤 り訂正手段では、 前記 G F ( 2 r ) 上の並列復号手段で生成された前記 第 1 の訂正不可能誤り検出信号と、 前記 G F ( 2 b ) 上の誤り 生成手段 で生成された前記第 2の訂正不可能誤り検出信号の論理和をと るこ とに よ り 、 訂正能力を超えた誤り を検出したこ と を示す第 3 の訂正不可能誤 り検出信号を出力するこ とによって効果的に達成される。 6
また、 本発明の上述目的は、 前記 G F ( 2 b ) 上の誤り生成手段は、 前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の 1 ノ イ ト力 ら、 復 号結果ビッ ト誤り ポイ ンタ （ ) の 1 バイ ト及び i バイ トにおける検出 信号を出力する t ビッ ト誤り訂正復号手段と、 入力された複数の前記 i バイ トにおける検出信号の重みの数だけを出力の上位ビッ トから 1 を連 続して出力する多入力ソー ト手段と、 誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1 バイ トを出力する i バイ トにお ける誤訂正判定手段と を備えるこ と によ り 、 或いは、 前記 G F ( 2 b ) 上の誤り生成手段は、 t ビッ ト誤り訂正復号手段と、 多入力ソー ト手段 と、 i バイ トにおける誤訂正判定手段と を備えており 、 前記 t ビッ ト誤 り訂正復号手段は、 前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の所定の 1 バイ トを入力と し、 復号結果ビッ ト誤り ポイ ンタ （ ) の前 記所定の 1 バイ トに対応する 1 バイ トを前記 i バイ トにおける誤訂正判 定手段に出力する と と もに、 訂正能力をこえた誤り を検出する信号であ る i バイ 卜における検出信号を前記多入力ソー ト手段と前記 i バイ トに おける誤訂正判定手段に出力する手段であり 、 前記多入力ソー ト手段は 、 入力される複数の前記 i バイ トにおける検出信号の重み （ 1 の数） を 数え、 その重みの数だけを出力の上位ビッ トから 1 を連続して出力する 手段であ り 、 前記 i バイ トにおける誤訂正判定手段は、 すべてのバイ ト の前記 t ビッ ト誤り訂正復号手段から出力される前記復号結果ビッ ト誤 り ポイ ンタ （ έ ) 、 前記 i バイ トにおける検出信号、 及び前記バイ ト ご との誤り の和 （ e A ) を入力 と し、 誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1 バイ トを出力する手段であるこ と によ り 、 或いは、 前記 G F ( 2 b ) 上の誤り 生成手段では、 前記多入力 ソー ト手段から出力された信号において、 その上位 2 ビッ ト 目の信号を 7
前記第 2 の訂正不可能誤り検出信号と して出力し、 また、 前記 i バイ ト における誤訂正判定手段から出力された信号を集め、 符号ビッ ト長のビ ッ ト数を有する前記 G F ( 2 b ) 上の.ビッ ト誤り ポイ ンタを出力するこ とによって効果的に達成される。
また、 本発明の上述目的は、 前記 i バイ トにおける誤訂正判定手段で は、 前記誤訂正判定が次の誤訂正判定数式によって行われ、
ただし、 で定義され、 ス ポ ッ テ ィ バイ ト
Figure imgf000019_0001
誤り の個数を表し、 WH (e; )はべク トノレ e ; におけるガロア体 G F ( 2 ) 上のハミング重みであ り 、 前記誤訂正数式が成立している場合に、 e x = と な り 誤訂正はされていないと判定され、 前記誤訂正数式が成立 していない場合に、 e χ≠ χとな り誤訂正はされている と判定されるよ う にする こ と によ り 、 或いは、 前記 [ /6EC]p,— [ /bED]p2— SAED符 号、 及び前記伸長 ，— [ /bED]½— S6ED符号に対しては、 前 記 H " 乗算手段に S！ 以外のシン ドロームを新たに入力し、 S！≠ 0かつ S t 以外のシン ドロームが 0の場合に、 検出信号を出力 し、 また、 前記 G F ( 2 b ) 上の誤り生成手段に を新たに入力 し、 前記 G F ( 2 b ) 上の誤り 生成手段において、 G F ( 2 r ) 上の誤り e ' において誤りバ ィ ト数が 1 かどう かを調べ、 前記多入力ソー ト手段を用いて のハミ ング重みが μ i t よ り 大きいかどう かを調べる こ と によ り 、 前記復号手 段を構成するこ とによって効果的に達成される。
更に、 本発明は、 入力情報データを基に送信語を生成する符号化処理 ステップと、 情報伝送路中で誤り が発生した前記送信語を受信語と して 入力して前記誤り を訂正または検出する復号処理ステップと を有する誤 8
りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ♦ 検出方 法に関し、 本発明の上述目的は、 前記符号化処理ステップは、 スポッテ ィバイ ト誤り制御符号を表現するパリ.ティ検査行列と、 前記入力情報デ 一タ と を基に生成した検査情報を前記入力情報データに付加するこ とに よ り 、 前記送信語を生成し、 前記復号処理ステ ップは、 前記パリ ティ検 査行列を基に前記受信語のシン ドロームを生成するシン ドローム生成処 理ステップと、 前記シン ドローム生成処理ステップによ り生成されたシ ン ドロームを基に前記受信語の誤り を訂正または 出する誤り訂正処理 ステップとを有し、 前記入力情報データが、 b ( b は 2以上の整数） ビ ッ トを 1 バイ ト と し、 複数のバイ トから構成される場合に、 こ こで、 バ イ ト内の t ビッ ト （ l ≤ t ≤ b ) までの誤り をスポッテイ ノくイ ト誤り と 称し、 1バイ ト内に複数の前記スポッティバイ ト誤り が生じる誤り をバ ィ ト内複数スポッティバイ ト誤り と称するこ と を前提と し、 前記パリ テ ィ検査行列で表現される前記スポ ッティバイ ト誤り制御符号は、 p j個 のバイ トに生じる i 個のスポッティバイ ト誤り を訂正し、 かつ p 2個 のバイ トに生じる ； u 2個のスポッティバイ ト誤り を検出 し、 前記 t値、 b値、 p ,値、 p 2値、 μ i値、 2値を任意に設定し、 ただし、 p j ≤ p 2及び Αί i≤ 2が成立し、 前記情報伝送路は、 情報通信システム、 メ モ リ システム、 又はバス線回路の何れかであるこ とによって効果的に達 成される。
また、 本発明の上述目的は、 前記誤り訂正処理ステップは、 前記シン ドロームを基に前記受信語の何れのビッ トが誤っているかを検出する ビ ッ ト誤り ポイ ンタを生成し、 生成された前記ビッ ト誤り ポイ ンタを基に 、 誤り ビッ トに該当する前記受信語のビッ ト値を反転させるこ とによ り 、 前記受信語の誤り を訂正し、 また、 前記受信語のビッ ト誤り を訂正で 9
きないこ とを検出した場合に、 訂正不可能誤り検出信号を出力するこ と によ り 、 或いは、 前記誤り訂正処理ステップは、 H ' 復号処理ステップ と、 H " 乗算処理ステップと、 G F ( 2 r ) 上の並列復号処理ステップ と、 G F ( 2 b ) 上の誤り 生成処理ステップと、 反転処理ステップと を 有するこ と によ り 、 或いは、 前記 H ' 復号処理ステ ップは、 前記シン ド ローム生成処理ステ ップで生成ざれた前記シン ドロームの上位 q ビッ ト を基に して、 バイ ト ごとの誤り の和 （ e A ) を生成し、 前記 H " 乗算処 理ステップは、 前記 H， 復号処理ステ ップで生成された前記バイ ト ごと の誤り の和 （ e A ) を基に して、 前記バイ ト ごとの誤り の和 （ e A ) と H " の転置行列の積を生成し、 前記 G F ( 2 r ) 上の並列復号処理ステ ップは、 前記 H " 乗算処理ステップで生成された前記バイ トごとの誤り の和 （ e A ) と H " の転置行列の積、 及び前記シン ドローム生成処理ス テツプで生成された前記シン ドロームの上位 q ビッ トを除く残り の下位 ビッ トを基に して、 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ、 及び G F ( 2 r ) 上の並列復号において誤り訂正が不可能.とみなされたと きに出力 される第 1 の訂正不可能誤り検出信号を生成し、 前記 G F ( 2 b ) 上の 誤り生成処理ステ ップは、 前記 H ' 復号処理ステ ップで生成された前記 バイ ト ごとの誤り の和 （ e A ) 、 及び、 前記 G F ( 2 r ) 上の並列復号 処理ステップで生成された前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタを 基にして、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ、 及び誤り訂正が不可 能とみなされたと きに出力 される第 2の訂正不可能誤り検出信号を生成 し、 前記 S転処理ステ ップは、 前記 G F ( 2 b ) 上の誤り生成処理ステ ップで生成された前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタを基に して 、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタに対応した前記受信語のビ ッ ト値を反転させるこ とによ り 、 前記受信語の誤り を訂正するこ とによ り 、 或いは、 前記誤り訂正処理ステ ップでは、 前記 G F ( 2 r ) 上の並 列復号処理ステ ップで生成された前記第 1 の訂正不可能誤り検出信号と 、 前記 G F ( 2 b ) 上の誤り生成処理'ステ ップで生成された前記第 2 の 訂正不可能誤り検出信号の論理和をと るこ とによ り 、 訂正能力を超えた 誤り を検出したこ と を示す第 3の訂正不可能誤り検出信号を出力するこ とによって効果的に達成される。
また、 本発明の上述目的は、 前記 G F ( 2 b ) 上の誤り生成処理ステ ップは、 前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の 1 バイ ト から、 復号結果ビッ ト誤り ポイ ンタ （ ) の 1 ノ イ ト及び i ノくイ トにお ける検出信号を出力する t ビッ ト誤り訂正復号処理ステップと、 入力さ れた複数の前記 i バイ トにおける検出信号の重みの数だけを出力の上位 ビッ トから 1 を連続して出力する多入力ソー ト処理ステップと、 誤訂正 判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1 バイ トを出力する i バイ トにおける誤訂正判定処理ステップとを有する こ と によ り 、 或いは、 前記 G F ( 2 ) 上の誤り 生成処理ステップは、 t ビ ッ ト誤り訂正復号処理ステップと、 多入力ソー ト処理ステップと、 i バ ィ トにおける誤訂正判定処理ステップとを有し、 前記 t ビッ ト誤り訂正 復号処理ステップは、 前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の所定の 1 バイ トを入力と し、 復号結果ビッ ト誤り ポイ ンタ （ έ ) の 前記所定の 1 バイ トに対応する 1 バイ トを前記 i バイ トにおける誤訂正 判定処理ステップに出力する と と もに、 訂正能力をこえた誤り を検出す る信号である i バイ 卜における検出信号を前記多入力ソー ト処理ステツ プと前記 i バイ トにおける誤訂正判定処理ステップに出力 し、 前記多入 力ソー ト処理ステップは、 入力される複数の前記 i バイ 卜における検出 信号の重み （ 1 の数） を数え、 その重みの数だけを出力の上位ビッ トか 2 ら 1 を連続して出力 し.、 前記 i バイ トにおける誤訂正判定処理ステップ は、 すべてのバイ トの前記 t ビッ ト誤り訂正復号処理ステップから出力 される前記復号結果ビッ ト誤り ポイ ンタ （ ) 、 前記 i バイ トにおける 検出信号、 及び前記バイ ト ごとの誤り の和 （ e A) を入力と し、 誤訂正 判定を行い、 前記 G F ( 2 b ) 上の ビッ ト誤り ポイ ンタ （ e ) の 1 バイ トを出力するこ と によ り 、 或いは、 前記 G F ( 2 b ) 上の誤り 生成処理 ステップでは、 前記多入力ソー ト処理ステップから出力された信号にお いて、 その上位 2 ビッ ト 目の信号を前記第 2 の訂正不可能誤り検出信号 と して出力 し、 また、 前記 i バイ トにおける誤訂正判定処理ステップか ら出力された信号を集め、 符号ビッ ト長のビッ ト数を有する前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタを出力する こ とによって効果的に達成さ れる。
また、 本発明の上述目的は、 前記 i バイ トにおける誤訂正判定処理ス テ ツプでは、 前記誤訂正判定が次の誤訂正判定数式によって行われ、
ただし、 wM (e)は wM (e)二 で定義され、 スポ ッティ バイ ト
Figure imgf000023_0001
誤り の個数を表し、 WH ( )はベク トル e ； におけるガロア体 G F ( 2 ) 上のハミ ング重みであ り 、 前記誤訂正数式が成立している場合に、 e x = と な り 誤訂正はされていないと判定され、 前記誤訂正数式が成立 していない場合に、 e χ≠ χとな り誤訂正はされている と判定される よ う にする こ と によ り 、 或いは、 前記 — [ 2〃bED]p2— S6ED符 号、 及び前記伸長！ ,〃bEC - [ /bED]ft - SAED符号に対しては、 前 記 H" 乗算処理ステップに S„、 S m、 S IV を新たに入力 し、 S !^ Oか つ S„= S m= S IV= 0 の場合に、 検出信号を出力 し、 また、 前記 G F ( 2 b ) 上の誤り 生成処理ステップに S T を新たに入力 し、 前記 G F ( 2 b ) 上の誤り 生成処理ステップにおいて、 G F ( 2 r ) 上の誤り e ' において誤りバイ ト数が 1 かどうかを調べ、 前記多入力ソー ト処理ステ ップで S！ のハミ ング重みが μ t よ り 大きい力、どう かを調べる こ と に よ り 、 復号処理を行う こ とによって効果的に達成される。 図面の簡単な説明
第 1 図は、 本発明の一実施形態である、 誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出装置の概略構成を示すプロ ッ ク図である。
第 2図は、 第 1 図に示された本発明の誤.りバ'ィ ト数を制限したバイ ト 内複数スポッティバイ ト誤り訂正 · 検出装置における全体動作の処理手 順を示すフ ローチャー トである。
第 3図は、 本発明によるパリ ティ検查.行列の一例であって、 符号長 N = 9 0 ビッ ト 、 情報長 K = 6 4 ビッ ト、 検査長 R = 2 6 ビッ ト 、 ノくイ ト 長 b = 8 ビッ ト、 バイ ト内訂正ビッ ト数 t = 1 ビッ ト、 訂正数 =検 出数 μ 2 = 4、 誤りバイ ト制限数 ρ , = ρ 2 二 2 の符号パラメータを有す る短縮 （ 9 0、 6 4 ) [ 4 1 / 8 E C ] 2符号のパリ ティ検査行列を示す 図である。
第 4図は、 第 3 図に示すパリ ティ検査行列を基本行変形して得られる 符号化用 （ 9 0 、 6 4 ) [ 4 ！ / 8 E C ] 2組織符号のパリ ティ検査行列 を示す図である。
第 5図は、 第 4 図に示す符号化用 （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2組 織符号をもとに構成した符号化回路 （上位 1 4 ビッ ト） の具体例であり 、 K = 6 4 ビッ ト の入力情報データからパリ ティ検査行列によ り 2 6 ビ ッ トの検査情報を生成する回路の概念図である。
第 6図は、 第 4 図に示す符号化用 （ 9 0、 6 4 ) [ 4 x / 8 E C ] 2組 織符号をも とに構成した符号化回路 （下位 1 2 ビッ ト） の具体例であり 、 K = 6 4 ビッ トの入力情報データからパリ ティ検査行列によ り 2 6 ビ ッ トの検査情報を生成する回路の概念図である。
第 7 図は、 本発明で開示されだ機能を有する符号に対する復号回路の 概略構成を示すプロ ック図である。
第 8 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号をも と に具体的に構成したシン ドローム生成回路 （上位 1 4 ビッ ト） を説明す るための概念図である。
第 9 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号をも と に具体的に構成したシン ドローム生成回路 （下位 1 2 ビッ ト） を説明す るための概念図である。
第 1 0 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号をも とに具体的に構成した H ' 復号回路の構成図である。
第 1 1 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号をも とに具体的に構成した H " 乗算回路の構成図である。
第 1 2 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号に対 する G F ( 2 r ) 上の並列復号回路の概略構成を示すブロ ック図である 第 1 3 図は、 第 1 2 図に示す G F ( 2 r ) 上の並列復号回路における
( i 、 j ) に対する誤り生成回路の一例の回路構成図である。
第 1 4図は、 第 1 2 図に示す G F ( 2 r ) 上の並列復号回路における
G F ( 2 r ) 上の誤り算出回路の構成図である。
第 1 5 図は、 第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号に対 する G F ( 2 b ) 上の誤り 生成回路の概略構成を示すブロ ック図である
6 図は、 第 1 5 図に示す G F ( 2 b ) 上の誤り 生成回路における t ビッ 卜誤り訂正復号回路の例であ り 、 1 ノくイ ト 目に対して G F ( 2 r
) 上のビク ト誤り ポイ ンタから復号結果ビッ ト誤り ポイ ンタ （ ) 7 1 の上位 4 ビッ トを生成する回路の構成図である。
第 1 7 図は、 第 1.5 図に示す G F ( 2 b ) 上の誤り 生成回路における t ビッ 卜誤り訂正復号回路の例であ り 、 1 バイ ト 目 に対して G F ( 2 r
) 上のビク ト誤り ポイ ンタ を復号結果ビッ ト誤り ポイ ンタ （ ) 7 1 の 下位 4 ビ V トを生成する回路の構成図である。
第 1 8 図は、 第 1 5 図に示す G F ( 2 b ) 上の誤り 生成回路における t ビッ h誤り訂正復号回路の例であり 、 1 バイ ト 目に対して訂正能力を こえた誤り を検出する回路の構成図である。
第 1 9 図は、 第 1 5 図に示す G F ( 2 b ) 上の誤り 生成回路における
1 2入力ソ一ト回路の構成図である。
第 2 0図は、 第 1 5 図に示す G F ( 2 b ) 上の誤り生成回路における i バィ hにおける誤訂正判定回路の一例の回路構成図である。
第 2 1 図は、 第 2 0図に示す i バイ トにおける誤訂正判定回路におけ る ビッ h と排他的論理和回路の構成図である。
第 2 2図は、 第 2 0図に示す i バイ トにおける誤訂正判定回路におけ る ビッ 卜 こ と選択回路の構成図である。
第 2 3 図は、 第 2 0図に示す i バイ トにおける誤訂正判定回路におけ る 1 6入力ソー ト回路の構成図である。
第 2 4 図は、 第 3 図に示す （ 9 0、 6 4 ) [ 4 1 / 8 E C ] 2符号に対 する反転回路の一例であり 、 1 バイ 卜に対する反転回路の構成図である (符号の説明）
1 シン ドローム生成回路
2 符号化回路
3 回路 （メ モ リ等の通信路） .
4 復号回路
5 誤り訂正回路
6 H ' 復号回路
7 H" 乗算回路
8 G F ( 2 r ) 上の並列復号回路
9 G F ( 2 b ) 上の誤り生成回路
1 0 反転回路
2 0 多入力パリ ティチェ ック回路
2 1 多入力パリ ティチェ ック回路
2 2 2入力排他的論理和回路
2 3 3入力パリ ティチヱック回路
3 0 入力情報データ
1 ィ吕 5ロ
¾ζ. Ίρロロ
3 3 シン ドローム （ S )
3 4 出力情報データ
3 5 訂正不可能誤り検出信号 （U C E )
3 6 シン ドローム （ S ) 3 3の上位 q ビッ ト （ S
3 7 シン ドローム （ S ) 3 3の下位 3 r ビッ ト （ S„ S m S IV)
3 8 バイ トごとの誤り の和 （ e A ) シン ドローム （ S ) 3 3 の上位 q ビッ ト S t ) の積 （ S ，
G F ( 2 r ) 上のビッ ト誤り ポイ ンタ 訂正不可能誤り検出信号 （D S ( 0 ) ) G F ( 2 b ) 上のビッ ト誤り ポイ ンタ 訂正不可能誤り検出信号 （D S ( 1 ) )
2入力 A N Dゲー ト回路
( i 、 j ) に対する誤り生成回路
G F ( 2 r ) 上の誤り算出回路
( i 、 j ) に対する誤り
( i j ) に対する訂正可能信号
2 4入力 O Rゲー ト回路
6 6入力 N O Rゲー ト回路
2入力 A N Dゲー ト回路
S ' · '計算回路
S ' · 計算回路
S ， . 計算回路
多入力パリ ティチェ ック回路
多入力パリ ティチェ ック回路
多入力パリ ティチェ ック回路
1 2入力 N O Rゲー ト回路
2入力 A N Dゲー ト回路
ビッ ト ごと O R演算回路
1 1 入力 O Rゲー ト回路
t ビッ ト誤り訂正復号回路 7 1 復号結果ビッ ト誤り ポイ ンタ （
7 2 i バイ トにおける検出信号
7 3 1 2入力ソー ト回路
7 4 i バイ トにおける誤訂正判定回路
7 5 2入力 O Rゲー ト回路
7 6 2入力 A N Dゲー ト回路
8 0 N O Tゲー ト回路
8 1 3入力 A N Dゲー ト回路
8 2 4入力 A N Dゲー ト回路
8 3 5入力 A N Dゲー ト回路
8 4 5入力 O Rゲー ト回路
8 5 6入力 O Rゲー ト回路
8 6 1 5入力 O Rゲー ト回路
9 0 ビッ トごと排他的論理和回路
9 1 1 6入力ソー ト回路
9 2 4入力 O Rゲー ト回路
9 3 1 2入力 N O Rゲー ト回路
9 4 N O Tゲー ト回路
9 5 3入力 A N Dゲー ト回路
9 6 ビッ ト ごと選択回路
9 7 多入力パリ ティチェ ック回路
9 8 2入力マルチプレク サ回路
9 9 2入力排他的論理和回路
1 0 0 誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り 訂正 · 検出装置 発明を実施するための最良の形態
以下、 本発明を実施するための最良'.の形態について、 図面を参 がら詳細に説明する。
本発明を説明するための用語を次のよ つ に Λ る。 まず 、 本発明の 実施形態において、 対象とするディ ジタルデータ とは、 0 と 1 との組合 せの信号 ( 2進化符号） であり 、 ビッ 卜誤り の発生とは 、 符号語中の任 意のビク トが、 0→ 1 または 1 →ひになる こ と を意味するこ と とする。 また、 スポッテイ ノくィ ト誤り の発生とは 、 b ビッ トカ、らなるバイ ト中の t ビッ ( t ≤ b ) までが 0 → 1 または 1 → 0 になるこ と を意味するこ と とする ο
なお 、 本実施の形態で 、 Γ誤り 」 とある場合に、 特に明記していない
、
限り 、 冃 'J記 「ビッ ト誤り J 、 「スポッティバイ ト誤り」 のすベてを包含 しているこ と とする。 またヽ 1 バイ ト内に複数のスポッティバイ ト誤り
(つま り 、 2以上のスポクテイ ノくイ ト誤 Ό ) が生じる誤り を 『バイ ト内 複数スポッテイ ノくィ ト誤 と称する o 更に、 ノく ィ ト内複数スポッティ バイ ト誤り が限られた数のノ イ トに生じている場合、 その誤り を 『誤り バイ ト数を制限したバイ 内複数スポクティバイ ト誤り と称する。
ここで 、 まず、 本発明に係る誤り バィ 卜数を制限したノ Sィ ト内複数ス ッティバイ ト誤り訂正 • 検出装置 1 0 0 の全体構成につレ、て説明する
。 第 1 図は、 本発明のバィ 卜数を制限したバイ ト内複数スポッテイ ノくィ ト誤り訂正 · 検出装置 1 0 0 (以下、 スポッティ /くィ ト 訂正 · 検出 装置 1 0 0 と略す） の概略構成を示すブ Π ック図である o 第 1 図に示す よ う に 、 スポッテイ ノくィ 卜誤り訂正 · 検出装置 1 0 0は 符号化回路 2
、 回路 3 、 復号回路 4等を備えた構成になつている。 符号化回路 2は、 対象のディ ジタルデータ （以下、 入力情報データ 3 0 と称する） に対して、 誤り の訂正 ' 検出を行う検査情報を生成する回 路である。 なお、 検査情報は、 任意個'.の検査ビッ トよ り構成されている 回路 3 は、 メ モ リ等の通信路に相当 し、 本実施形態では、 回路 3 を経 たデータには誤り が含まれる可能性が存在する構成と している。 つま り 、 符号化回路 2 よ り 出力されて回路 3 に入力されるデータには誤り が生 じていないのに対して、 回路 3 から出力されるデータには、 誤り が発生 している場合を含んでいる。
復号回路 4は、 シン ドローム生成回路 1 と誤り訂正回路 5 と を備えた 構成になっている。 復号回路 4 は、 受信語 3 2 に誤り が含まれているか 否かを検出し、 その誤り箇所を特定して訂正を行うための回路である。 復号回路 4の詳細な構成については、 後述する復号処理で説明する。
なお、 後述する符号化処理及び復号処理では、 ガロ ア体理論に基づい た行列演算を行う こ とから、 符号化回路 2 、 復号回路 4 、 または通信路 中における各データを、 英字で付した行列、 またはべク トルで表現する 。 具体的には、 例えば、 入力情報データ D、 符号 （パリ ティ検査行列） H、 検査情報 C、 送信語 V、 受信語 V ' 、 シン ドローム S と表している 次に、 本発明のスポッティバイ ト誤り訂正 · 検出装置 1 0 0の全体動 作について説明する。 第 2 図は、 第 1 図に示された本発明のスポッティ バイ ト誤り訂正 · 検出装置 1 0 0の全体動作の処理手順を示すフ ローチ ヤー トである。
第 2図に示されるよ う に、 まず、 符号化回路 2では、 入力情報データ ( D ) 3 0が入力される と、 詳細については後述するパリ ティ検査行列 (H) を用いて検査情報 （ C ) を生成する （ステップ S 2 0 0 ) 。 次に
、 符号化回路 2では、 この検査情報 （ C ) を入力情報 7 タ ( D ) 3 0 に付加して、 送信語 （ V ) 3 1 と して.メモ リ 等の通信路である回路 3 に 送出する （ステップ S 2 0 1 ) o そして、 回路 3 を経て誤 を含む可能 性のある受信語 （ V ' ) 3 2 は、 復号回路 4 に入力される (ステップ S
2 0 2 ) 。
次に、 復号回路 4では、 まず、 符号化回路 2で用いたパ y ティ検査行 列 （ H ) を利用 して、 入力された受信語 （ V ' ) 3 2 に誤 が発生して いるか否かを調べる。 具体的には 、 復号回路 4 のシン Κ π一ム生成回路
1 が、 符号を表現してレヽるノヽ。リ ティ検査行列 （H) を転置させた転置行 列 （Ητ) を、 受信語 ( V ' ) 3 2 に対して乗算する こ と によ り 、 シン ドローム （ S ) を生成する （ステップ S 2 0 3 ) 。 シン ド ーム （ S )
3 3 の値は、 受信語 （ V ' ) 3 2 に応じて変化するため、 受信語 （V '
) 3 2 に誤り が含まれているかを判断するこ とが可能となる。
そこで、 復号回路 4の誤り訂正回路 5 は、 前記シン ドローム （ S ) 3 3 の値に基づいて、 まず誤り の有無を検出し （ステップ S 2 0 4 ) 、 誤 り が検出された場合に、 その誤り が訂正可能か否かを判断し （ステップ S 2 0 5 ) 、 前記判断の結果、 その誤り が訂正可能であれば、 誤り の訂 正を行う （ステップ S 2 0 6 ) 。 そ して、 誤り訂正回路 5 は、 受信語 V ' に対してスポッティバイ ト誤り の訂正処理を施した場合に、 訂正後の V ' を受信語出力情報データ （V *) 3 4 と して出力する （ステップ S 2 0 7 ) 。 これに対して、 ステップ S 2 0 5の判断の結果、 訂正不可能 なスポッティバイ ト誤り等が検出された場合には、 誤り訂正回路 5 は、 訂正不可能な誤り検出信号と しての U C E (Uncorrectable Error) 信 号 3 5 を出力する （ステップ S 2 0 8 ) 。 次に、 前述した符号化回路 2及び復号回路 4で用いられるパリ ティ検 査行列 （H) の構成について、 詳細に説明する。 本発明のパリ ティ検査 行列 H (以下、 Hマ ト リ ク ス、 符号マ ト リ ク ス、 または単に検査行列と も称する） は、 制限された数のバイ トに生じる複数のスポッティバイ ト 誤り を訂正 · 検出する機能を有する符号である。
本実施の形態では、 任意の P い P 2 ( P J ≤ P 2 ) 、 μ μ 2 ( ！ ≤ μ 2 ) 、 t ( は 1 以上 b以下の整数） 、 及び！） （ 2以上の整数） に 対して構成できる一般的な符号構成法を提示する と と もに、 その符号に よ り実際に誤り の訂正 · 検出ができる方法を示し、 またそのための符号 化回路および復号回路を提示し、 前記符号化回路及び復号回路によって 誤り が具体的に訂正 · 検出できるこ とを示す。
こ こで、 まず、 p 個のバイ トに生じる 個のスポッティバイ ト誤 り を訂正し、 かつ ρ 2個のバイ トに生じる i 2個のスポッティバイ ト誤 り を検出するこ と を具体的に示す。
以下では、 P l個のバイ トに生じる μ ι個のスポッティバイ ト誤り を 訂正し、 かつ ρ 2個のバイ トに生じる 2個のスポッティバイ ト誤り を 検出する機能を有する、 『誤りバイ ト数を制限したバイ ト内複数スポッ ティバイ ト誤り 制御符号』 を [ /bEC — [ /bED^符号と表す。 例 えば、 2個のバイ 卜に生じる 3個のスポッティバイ ト誤り訂正符号の場 合に、 [ T t / b E C ] 2符号と表し、 μ ι = μ 2 = 3 、 P l = p 2 = 2 と なる。
また、 本発明の符号構成法において、 t = b の とき、 正確には後述す るよ う に、 t ≥ bノし ( , +//2)/2」のと き、 従来のバイ ト誤り制御符号であ る リー ド · ソ ロモン符号 （ R S符号） に一致する。
いま、 Kビッ ト の入力情報データ （D) 3 0 に対して Rビッ トの検査 情報 （ C ) を付加し、 ある機能を満足する N = K + R ビッ トの長さを有 する送信語 V ( N ビッ トの行べク トル） を構成するこ とができたと きに 、 この送信語 （ V ) と、 誤り制御符号.を規定する R行 N列の 2元パリ テ ィ検查行列 （ H ) との間には、 V · H τ = 0の関係が成立する。 こ こで 、 H Tはパリ ティ検査行列 （H) の行と列を入れ替えて生成した転置行 列であ り 、 また、 右辺の 0は R ビッ トの零行べク トルを示している。
本実施形態では、 p i個のバイ トに生じる i個のスポッティパイ ト 誤り を訂正し、 かつ p 2個のバイ 卜に生じる 2個のスポッティバイ ト 誤り を検出する機能を有する、 誤り バイ ト数を制限したバイ ト内複数ス ポッティバイ ト誤り 制御符号 （ [ /bEC] - [ /2〃bED]p2符号） に用い る R行 N列を有するパリ ティ検査行列 （ H ) を、 下記数 1 に示すよ うな 構成と している。 '
【数 1 】
H' H' - ·· Η' - ·· H'
r°H" γΗ" . .· H" .
H = r°H" γ2Η" . ·. γ2'Η" - .. γ 2("-^ " γϋΗ" .. y Pi+Pi -、、 (n -、 H ただし、 R = q + ( p 1 + p 2— l ) r 、 N = b n 、 0 ≤ i n 、 n = 2 r — 1 である。
上記数 1 を構成する行列 H ' は、 下記数 2 に示す q次の列べク トル h i ' ( 0 ≤ j ≤ b - 1 ) から構成される q行 b列 （ q ≤ b ) の 2元行列 であ り 、 （ + μ 2 ) t または b の う ちいずれか小さい値に等しいか 大きい列が線形独立である。
【数 2 】 H ' = [ h o ' 、 h ! ' 、 · ·ヽ h b _ ! ' ]
こ こで、 （； u i + μ 2 ) t b のと き、 前記行列 H ' は単位行列を含 む正則行列であ り 、 （ ！ + 2 ) t < b のと き、 前記行列 H ' は最小 ハミ ング距離 （； u i + μ 2 ) t + 1 を有する符号の検査行列、 すなわち 、 ( μ , + μ 2 ) t ビッ ト誤り検出機能を有する （ b 、 b — q ) 符号の パリ ティ検査行列に等しい
また、 上記数 1 を構成する行列 H " は、 下記数 3 に示す r 次の列べク トノレ h 』 " ( 0 ≤ j ≤ b - 1 ) 力 ち構成される r 行 b列 （ r ≤ b ) の 2 元行列であ り 、 LC", +/½)/2」 t または b の う ちいずれか小さい値に等しい か大きい列が線形独立である。 こ こで、 」は X を超えない最大の整数 を表す。
【数 3】
H = [ h 0 、 h i 、 - ' '、 h b 一 】 」
ここで、 LC", + 2)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正 則行列であ り 、 + 2)/2」 t < b のと き、 前記行列 H " は最小ハミ ング 距離 L(/, + /2)/2j t + 1 を有する符号の検査行列、 すなわち、 + 2)/2」 t ビッ ト誤り検出機能を有する （ b 、 b — r ) 符号のパリ ティ検査行列 に等しい。
次に、 γ を G F ( 2 )の r 次の拡大体 G F ( 2 Γ ) の原始元とする と き に、 γ ' Η " は下記数 4で定義するこ とができる。
【数 4 】
' H = [ 7 1 h 0 、 γ ' 1ΐ ι 、 '"、 y ' h b— i ]
このと き、 最大符号長 Nは、 N = b ( 2 r - 1 ) である。
上記数 1 に示したパ リ ティ検査行列 （ H ) は、 ノ、 "ラメ ータ t ≥ b Z
Figure imgf000035_0001
と した場合に、 Η ' 及び Η " は任意の b列が線形独立な行列 となるため、 従来の P iバイ ト誤り を訂正する と と もに p 2バイ ト誤り を検出する機能を有する、 P l訂正 p 2検出 R S符号のパリ ティ検査行 列と一致する。 ·
また、 本実施形態では、 [ 〃 EC]P|— / bED] 符号の伸長符号を 定義する こ とができ る。 P l個のバイ トに生じる μ ι個のスポッティバ ィ ト誤り を訂正し、 かつ ρ 2個のバイ トに生じる μ 2個のスポッティバ ィ ト誤り を検出する機能を有する、 誤りバイ ト数を制限した伸長バイ ト 内複数スポッティ バイ ト誤り 制御符号 （伸長 [ /6EC]P| -[ 2t/bEO p2 符号） に用いる R行 N列を有するパリ ティ検査行列 （H ) は、 下記数 5 に示すよ うな構成とするこ とができる。
【数 5】
H' H' · ·· H' - - Η' H'
r°H" γ、Η" - • · H" - - γη-]Η"
r°H" γ2Η" - • . y2iH" - r°H" y 、 、、 H" - ' ただし、 r ' ≥ r であ り 、 R = q + ( P l + p 2 — 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r ' — 1 であ り 、 / は r ' 次の単位行列で、 Oは零行列である。
上記数 5 を構成する行列 H ' は、 下記数 6 に示す q次の列べク トル h j ' ( 0 ≤ j ≤ b - 1 ) から構成される q行 b列 （ q ≤ b ) の 2元行列 であ り 、 （； + 2 ) t または b の う ちいずれか小さい値に等しいか 大きい列が線形独立である。
【数 6】
H， = [ h 。 ' 、 h 、 …、 h b—！ ' ] こ こで、 （ i + μ 2 ) t ≥ b のと き、 前記行列 H ' は単位行列を含 む正則行列であ り 、 （ i + μ 2 ) t く b のと き、 前記行列 H ' は最小 ハミ ング距離 （ i + i J t + 1 を有する符号の検査行列、 すなわち 、 ( μ , + μ 2 ) t ビッ ト誤り検出機能を有する （ b 、 b - q ) 符号の パリ ティ検査行列に等しく なる。
また、 上記数 5 を構成する行列 Ή " は、 下記数 7 に示す！： 次の列べク トノレ h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2 元行列であり 、 LC^ + 2)/2」 t または bの う ちいずれか小さい値に等しい か大きい列が線形独立である。 ここで、 」はは X を超えない最大の整 数を表す。
【数マ 】
H " = [ h 0 " 、 h 、 …、 h b _ : " ]
こ こで、 LC", + "2)/2」 t bのと き、 前記行列 H " は単位行列を含む正 則行列であ り 、 + 2)/2i t < b のと き、 前記行列 H " は最小ハミ ング 距離 L ( , + 2)/2」 t + 1 を有する符号の検査行列、 すなわち、 Lo, +^2)/2j t ビッ ト誤り検出機能を有する （ b 、 b - r ) 符号のパリ ティ検査行列 に等しく なる。
次に、 γ を G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元とする と きに、 γ 1 H " は下記数 8で定義するこ とができる。
【数 8 】
y ' H " = [ y ' Φ ( h o " ) 、 γ ' Φ ( h , " ) 、 · · ·、 y 1 Φ ( h b _ ） ]
ここで、 Φは加法のも とで G F ( 2 r ) 力 ら G F ( 2 r ' ) への.単射準 同型写像 ( injective homomorphi sm) であ り 、 すなわち、 Φ ： G F ( 2 r ) → G F ( 2 r ' ) であるこ とによって効果的に達成される。 このと き 、 最大符号長 Nは、 N = b · 2 r ' + r ' である。 数 5 の Hの 2行目か ら下の行に用いる H " の行数 r ' は、 r よ り大きい値をと るこ とができ 、 数 5 で表される符号は、 （ μ i + μ 2— 1 ) ビッ トずつ検査ビッ ト数 を増大させるこ とによ り 、 任意の符号長に対して構成できる符号である こ とに注意する必要がある。
上記数 5 に示したパ リ ティ検査行列 （ Η ) は、 ノ、。ラメ ータ t ≥ b L(", +/½)/2」と した場合に、 H ' 及び H " は任意の b列が線形独立な行列 と なるため、 従来の バイ ト誤り を訂正する と と もに p 2バイ ト誤り を検出する機能を有する、 p i訂正 p 2検出 2次伸長 R S符号のパリ テ ィ検査行列と一致する。
次に、 上記数 1 に示したパリ ティ検査行列 （ H ) で表される符号が、
P l個のバイ トに生じる 個のスポッティバイ ト誤り を訂正し、 かつ p 2個のバイ トに生じる 2個のスポッティバイ ト誤り を検出する こ と を具体的に示す。 一般に、 パリ ティ検査行列 H = [H。 、 H l s · · ·、 H n _ ! ] が、 以下に示す必要十分条件を満た しているこ とを示せばよい。 ただし、 H； は R X b の小行列である。
【数 9 】
ej -H^ +.-. + ej ' 1" + ·Η「 +··. + ε· ·Η「
+ '. + e; ·ΗΤ +--- + e. U ≠0
νϊ+ν2+...+νλ-1+1 1ν1+ν2+···+νλ_1+1 Ιν1+ν2+·..+νλ ΐν,+ν2+···+νλ
Figure imgf000038_0001
0 < ν, < ρ, + ρ2 , 0 < ν2 < min (|_(μ, + μ2 ) / 2 J , ρ, + ρ2 ) ,
••·，0≤ νλ≤min (し (μ, + μ^/λ^ρ, +ρ2) ここで、 e i は誤りベク トル e における i χ番目のバイ トであり 、 χ レ\
= レ」は y以下である最大の整数、 |z|は Z 以上である最小の整数 をそれぞれ表す。
また v*+v —
1 + ν. (0 ¾ η 2+···+νλ 、 い 2 、 、 ν1+ν2+ · +νλ
^替 え 用 紙（規則 26) 1 ) は、 すべて異なる ものと し、 wM(e)は下記数 1 0 で定義され、 ス ッテイ ノくィ ト誤り の個数を表 している。 ただし、 wH(e,.)はべク トノレ e におけるガロア体 G F ( 2 ) 上のハミ'ング重みである。
【数 1 0 】
Figure imgf000039_0001
スポッティバイ ト誤り訂正 · 検出は、 前述したシン ドローム生成回路 1 が生成するシン ドローム （ S ) 3 3 を用いて実行する。 こ こで、 シン ドローム （ S ) 3 3 と前記パリ ティ検査行列 （ H ) との関係は、 S = V ' · H で表される。 いま、 受信語 （ V ' ) 3 2が元々 の送信語 （ V ) 3 1 に対して誤り （ E ) を含み、 V ' = V + Eで表されると き、 シン ド 口一ム （ S ) 3 3 は、 S = V， · Η Τ = ( V + Ε ) · Η Ί = ν · Η τ + Ε • Η となる。
前述したよ う に、 ν · Η τ = 0 の関係が成立してレ、るこ とから、 結局 、 シン ドローム S = E ' H Tが成り 立つ。 つま り 、 シン ドローム （ S ) 3 3 は、 送信語 （ V ) 3 1 に影響されずに誤り ( E ) のみで決まるこ と から、 シン ドローム （ S ) 3 3 に基づいてスポッティバイ ト誤り訂正を 行う こ とが可能か否かは、 パリ ティ検査行列 （H ) と誤り （ E ) とから 計算される E · H ''の値の結果によって決定できるものである。
上記数 9 に示した必要十分条件は、 スポッティバイ ト誤り の訂正数 μ ュ及び検出数 2に対し、 訂正 · 検出可能なすべてのバイ ト内複数ス ポ ッティバイ ト誤り のシン ドロームと訂正可能な他のすべてのバイ ト内複 数スポッティバイ ト誤り のシン ドロームが異なる こ と を示している。
すなわち、 ρ 2個以下のバイ トに生じる At 2個以下のバイ ト内複数ス ポッティ バイ ト誤り のシン ドローム と他の P i個以下のバイ トに生じる W l個以下のバイ ト內複数スポッティバイ ト誤り のシン ドロームが異な ればよい。
こ こで、 ( P ！ ≤ P ！ ) バイ トに生じる ( £,≤ β 個のスポッ ティバイ ト誤り の集合を Ω, = ,, ，…, e,Jとする。 ただし、 wM(e, ) え 、
Figure imgf000040_0001
である。
また、 p 2 ( p 2≤ p 2 ) イ トに生じる ( £2≤ μ 2 ) 個のスポッテ ィバイ ト誤り の集合を Ω^. = je e eん， }とする。 ただし、 wM( )≤ λ ∑ wM(eJ 2である。
このと き、 - 2t/bEO]Pi符号は、 Ω j及び Ω ) における誤り パ ターンにおいて、 下記数 1 1 の関係が成り 立つ。
e,- -H +eh -Hl + --- + et -H ≠eゾf -H +ej -Hノ +■■■ + ej
Figure imgf000040_0002
Ω ；及び Ω j におけるスポッティバイ ト誤り は、 同 じバイ トに誤り 力 S 生じているものがある。 V { 0 ≤ V ≤ P}) トにおいて、 同 じバイ ト に誤り が生じている とする と、 下記数 1 2が得られる。
【数 1 2 】 + -H
Figure imgf000040_0003
よって、 上記数 1 2 よ り 下記数 1 3が得られる
【数 1 3 】
Figure imgf000040_0004
こ こで、 x = l 2 · · · Vに対し、 w,
1 3 において、 (e. +e人 )を と置き換え、 p · + v λ とする と、 上記数 9 に示した必要十分条件が成立する。 よって、 数 1 に示すパリ ティ検査行列で表現される符号が、 上記数 9 に示した必要十分条件を満たすこ と を示すこ と によ り 、 P l個のバイ ト に生じる i個のスポッティバイ ト誤り を訂正し、 かつ p 2個のバイ ト に生じる 2個のスポッティバイ ト誤り を検出するこ と を具体的に示す
シン ドローム S と して、 下記数 1 4 の関係が成立している と仮定する
【数 1 4 】 、
Η' Η' γ!Ή" γ'νι+1Η"
e- γ2ί,Η" + ··· + ε·
'ν|+1 γ2ίν'+1Η" + ·
(Ρι+Ρ2-1)ΐιρ« γ(Ρι+Ρ2-ΐ)ίν1+.Η„
γ
Figure imgf000041_0001
上記数 1 4の (∑^T2+ '+ eiy)'H'T =° において、 H ' は任意の M i n ( ( μ ！ + μ 2 ) t 、 b ) 列が線形独立な行列である こ と によ り 、 下 記数 1 5 が得られる。
【数 1 5 】
差替 え 用紙（規則 26)
Figure imgf000042_0001
上記数 1 5 において、 右から H " τをかける と、 下記数 1 6 が得られ る。
【数 1 6 】
Figure imgf000042_0002
上記数 1 4 、 数 1 6 において、 ·ΙΤΤ、 ei2 ·Η"'、 …、 eiyi+v2+ +^ をそれぞれ X X χν,+ν2+···+νλと 、 下記数 1 7 が得られ る。 こ こで 、 H " は任意の M i n (
Figure imgf000042_0003
t , b ) 列が線形独立な
X ν1+ν2+···+ν.
行列である こ と によ り 、 X l ≠ 0 、 χ 2 ≠ 0 、 …、 (μ1+μ2)/2] ≠ 0 となる
【数 1 7 】
^Λν,+ν2+···+νλ リ
γ
Figure imgf000042_0004
(Pl+p2-l)i, , v(Pi+P2-l)i2v _L ... - ν (ρι+ρ2_1)ίν1+ν2+ ··+νλ _Γ) Υ χι卞 χ2卞 卞 λν,+ν2+···+νλ — υ 上記数 1 7 において、 上力 ら 1 + 2 + ' ' ' + ；1 (≤ p ！ + ρ 2 ) 個 の式を行列の形で表すと、 下記数 1 8 が得られる。
【数 1 8 】
差替 え 用 紙 （規則 26)
Figure imgf000043_0001
上記数 1 8 中の V l + v 2 + + V え仃 V i + V 2 + · · · + V λ列の行列 は、 ヴア ンデルモン ドの行列の形をしているため、 正則行列である。 よ つて、 上記数 1 8の両辺に左からこの行列の逆行列を乗算する と、 下記 数 1 9 が得られる。
【数 1 9 】
0
x2 0
二
X3 0
0 上記数 1 9 は 、 - X 2 = 0 X ν1+ν2+...+νλ = 0 となり 、 前提 である X 1 ≠ 0 、 ≠ ο 、 ··· 、 χνν2+...+>ι+μ2)/2」 ≠ οに矛盾する。 よって、 数 1 で表される符号は、 上記数 9で示される必要十分条件を満 た している。
したがって、 前述した証明結果よ り 、 上記数 1 に示すパリ ティ検査行 列 （ Η ) は、 受信語 （ V ' ) 3 2 に含まれる p i個のバイ トに生じる μ 】個のスポッティバイ ト誤り を訂正し、 かつ ρ 2個のバイ 卜に生じる 〃 2 個のスポッティバイ ト誤り を検出する機能を有しているこ と を証明する こ とができた。
また、 上記数 5 に示したパリ ティ検査行列 （Η ) で表される伸長符号
差眷ぇ用紙（規則 26) も、 同様に上記数 9 に示した必要十分条件を満たすこ と を示すこ とによ り 、 P i個のバイ トに生じる 個のスポッテイ ノくィ ト誤り を訂正し、 かつ p 2個のバイ 卜に生じる μ 2個のスポッティバイ ト誤り を検出する こ とを示すこ とができる。
ここでは、 具体的な符号パラメ一タ を与えて、 上記数 1 に示すパリ テ ィ検査行列 （Η ) を構成でき るこ と を示す。 なお、 このパリ ティ検査行 列 （ Η ) は、 あく まで一例であって、 本発明がこれに限定されないこ と は言う までもない。
いま、 読み書きデータ幅と して、 8 ビッ トを有するメモ リ 素子を使用 したメモ リ システムを対象に、 b = 8 、 t = l 、 ^ ! = ^ 2 = 4 , p , = ρ 2 =: 2 のノ ラメータを与え、 ノく ィ ト内 1 ビッ 卜の誤り をスポッティバ ィ ト誤り と して、 2バイ トに生じる 4個のバイ ト内複数スポッティバイ ト誤り （本例の場合、 ビッ ト誤り） を訂正する機能を有する [ 4 1 / 8 Ε C ] 2符号のパリ ティ検査行列 （Η ) を構成するこ と とする。
このと き、 M i n ( ( μ , + μ 2 ) t 、 b ) = M i n ( 8 、 8 ) = 8 よ り 、 行列 H ' と して、 任意の 8列が線形独立な行列を構成すればよい 。 この一例と して、 下記数 2 0 に示す 8 X 8 ( 8行 8列を意味する） 単 位行列を構成すればよい。
【数 2 0】
W 200
43
1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
H' = IS 二
0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 また 1 i n ( L( Mi +M 2)Z2」 t と して、 任意の 4列が線形独立な 4 ビッ ト誤り検出符号の検査行 列を構成すればよレ の一例と して、 下記数 2 1 に示す 6 X 8行列を 示す。
【数 2 1 】
行
Figure imgf000045_0001
次に、 γ を G F ( 2 ) 上の 6次の原始多項式 g ( X ) = X 6 + X + 1 の根とする と 、 γ は、 6次の列べク ト ノレ 7 = ( 0 1 0 0 0 0 ) τと表現 するこ とができる。
つま り 、 γ のべき表示 γ ' とベク トル表示との対応を示すと、 次のよ う になる。
y 0 = ( 1 0 0 0 0 0 ) '\ γ 1 = ( 0 1 0 0 0 0 ) '\ 7 2 = ( 0 0 1 0 0 0 ) '\
3 ―
Ύ = ( 0 0 0 1 0 0 ) Ύ ( 0 0 0 0 1 0 ) 5 ― ( 0 0 （ 0 ΐ I T 0
I ) =： 、 .1. ( I 0 I T I I ) - o ん .,. ( Τ X 0 Τ Τ 0 ) = 6 ε ん
\.. ( 0 I I 0 I
X ) = 8 ε ん ( I 0 I I 0 0 ) ε ん .1. ( 0 Τ 0 ΐ Τ 0 ) = 9 ε ん
. （ 0 0 I 0 τ
Τ ) = s ε ん . ( t 0 0 T 0 0 ) - ん ... ( 0 ΐ 0 0 X 0 ) = ε ε ん
\,. ( 0 0 X 0 0
I ) = ζ ε ん ( X 0 0 ΐ 0 1 ) - t Ε ん ( T I 0 0 I I ) = 0 ε ん
\,. ( t I T 0 0
0 ) = β s ん ( 0 I I Τ 0 0 ) = 8 s ん Ο Ο ΐ ΐ ΐ Ο ) = L Z に
Figure imgf000046_0001
1 ) = 9 1 0 0 0 1 0 ) = s ζ ん .,. ( 0 T 0 0 0 I ) = ^ ^ ん
- ( I 0 ΐ 0 0
I ) = ε s ん \,. ( ΐ X 0 t 0 I ) = ん ( I I Τ 0 Τ Τ ) = τ s ん ヽ ΐ Τ ΐ 0
0 ) = 0 ん 、 j. ( 0 I T I 1 0 ) = 6 I ん ( 0 0 I I I τ ) = 8 t ん （ τ ο ο τ I ο ) = , τ ん . ( 0 1 0 0 τ τ ) = 9、 ん ( I 0 I 0 0 0 ) = s I ん
Figure imgf000046_0002
ο ) = 【 ん \ .1. ( 0 0 T 0 I 0 ) = ε ι ん .,. ( 0 0 0 X 0 1 ) = z
Figure imgf000046_0003
1 ) = τ t ん ... ( I X o 0 0 0 ) = 0 t ん 0 1 T 0 0 0 ) = 6 ん
0 0 )
Figure imgf000046_0004
( ΐ ο ο ο
St≤f∑:0/S00Z;df/I3d 68^§60/900Z O/W 4 2 _ ( o 1 0 1 T
y 1 1 ) τ 、 7 4 3 = ( 1 1 1 0 1 1 ) , 7 4 4 = ( 1
0 1 1 0 T
1 ) 、
4 5 _ T
y ( 1 0 0 1 1 o ) T 、 y 4 6 = ( 0 1 0 0 1 1 ) . y 4 7 = ( 1
1 1 0 0 T
1 ) 、
4 8 _
y ( 1 0 1 1 0 0 ) γ 4 9 = ( 0 1 0 1 1 0 ) T
ヽ . 7 5 ° = ( 0
0 1 0 1 T
1 ) 、
5 1
y ( 1 1 0 1 0 1 ) τ ゝ y 5 2 = ( 1 0 1 0 1 0 ) T
ヽ . 7 5 3 = ( 0
1 0 1 0 T
1 ) 、
5 4 _
Ύ ( 1 1 1 0 1 o ) τ ゝ γ 5 5 = ( 0 1 1 1 0 T
1 ) ヽ , y 5 6 = ( 1
1 1 1 1 0 ) T
、
5 7 _ T
Ύ ( 0 1 1 1 1 1 ) 丁 ゝ γ 5 8 = ( 1 1 1 1 1 1 ) ヽ 7 5 9 = ( 1
0 1 1 1 T
1 ) 、
6 0 =
7 ( 1 0 0 1 1 1 ) '\ 6 1 = ( 1 0 0 0 1 Ύ
1 ) 、 7 6 2 = ( 1
0 0 0 0 T
1 )
これよ <9 、 上記数 2 1 に示す行列 Η は、 H " 0
： [ y Ύ Ύ Ύ y
4 5 1 2 0
y Ύ 8 y j と表すこ とができる, よつて、 上歸 1 に示したパリ ティ検査行列 （H) は、 H ' 及び H" を用いて、 具体的な （ 5 0 4 、 4 7 8 ) [ 4 1 / 8 E C ] 2符号を構成するこ とができ る。 こ の符号の最後 から 4 1 4列削除するこ とによって得られた （ 9 0 、 6 4 ) [ 4 1 / a E C ] 2符号の検査行列を第 3 図に示す。
なお、 第 3図に示すよ う に、 パリ ティ検査行列 （ H ) の H ' 及び H " に相当する行単位の箇所を明確化するため、 その境界に実線を引いて示 してレ、る。
いま、 ノ、。リ ティ検査行列 （ H ) の構成要素である γ 3 H " が、 第 3 図 に示す実際のビッ ト値と対応 しているかを具体的に確認する。 前述した よ う に、 H，， = [ 4 ^ 5 ^ 1 2。] よ り 、 γ 3 Η" = y 3 2 y W 0 ] 二 [ 7 3 7 4 y 5 7 6 7 7 y 8 y 2 1 2 3 ] となる。 このべき表示をべク'.トル表示 （例えば、 y ° = ( 1 0 0 0 0 0 ) τ等） に変換すれば、 第 3図に示す a 部分に相当 し、 この a 部分は明らかにパリ ティ検査行列 （ H ) の γ 3 H " 部分である。 同様に して、 ノ リ ティ検査行列 （Η) における他の構成要素についても、 ベタ トル表示に変換すれば、 全体と して第 3図に示すビッ ト表現の 2 6行 9 0列の構成となる。
こ こで、 = ^ 2 = 3 に対しては、 M i n ( ( μ ！ + μ 2 ) t 、 b ) = M i n ( 6 、 8 ) = 6 よ り 、 行列 H ' と して、 任意の 6列が線形独立 な 6 ビッ ト誤り検出符号の検查行列を構成すればよい。 この一例と して 、 下記数 2 2 に示す 7 X 8行列を示す。
【数 2 2 】
1 0 0 0 0 0 0 1
0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 1
0 0 0 1 0 0 0 1
0 0 0 0 1 0 0 1
0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 1
また、 M i n ( [_( ' + 2)/2」 t 、 b ) =M i n ( 3 、 8 ) =^ 3 よ り 、 行 列 H " と して、 任意の 3列が線形独立な 3 ビッ ト誤り検出符号の検査行 列を構成すればよレ、。 この一例と して、 下記数 2 3 に示す 4 X 8行列を 示す。
【数 2 3 】
Figure imgf000049_0001
また、 t = 2 に対しては、 例えば、 】 = ;2 2 = 3 、 P i = p 2 = 2 の パラメータを有する [T 2 / 8 E C ] 2符号では、 M i n ( ( M ！ + ^ 2 ) t 、 b ) = M i n ( 1 2 、 8 ) = 8 よ り 、 行列 H， と して、 任意の 8列 が線形独立な行列を構成すればよレ、。 この一例と して、 上記数 2 0 に示 す 8 X 8 ( 8行 8列を意味する） 単位行列を構成すればよい。
また、 M i n ( [(i, +//2)/2j t 、 b ) =M i n ( 6 、 8 ) = 6 よ り 、 .行 列 H " と して、 任意の 6列が線形独立な 6 ビッ ト誤り検出符号の検査行 列を構成すればよい。 この一例と して、 下記数 2 4 に示す 7 X 8行列を 示す。
【数 2 4 】
1 0 0 0 0 0 0 1
0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 1
0 0 0 1 0 0 0 1
0 0 0 0 1 0 0 1
0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 1 なお、 以上は最近最も使用されている、 バイ ト幅 b = 8 ビッ ト入出力 を有する半導体メモ リ 素子を対象と して、 パリ ティ検査行列 H (符号） の一例を構成して説明 したが、 他にも多く使用されている多ビッ ト入出 力素子、 例えば、 b = 1 6 ビッ ト入出力を有する素子等に対しても、 本 発明の誤り バイ ト数を制限したバイ ト内複数スポ ッティバイ ト誤り制御 符号のパリ ティ検查行列 Hを構成可能であるこ とは明らかである。 また 、 1 以上の任意の整数値を有する t に対しても、 そ して、 任意の P l、 ρ 2、 μ μ 2に対しても、 本発明の.誤りバイ ト数を制限したバイ ト内 複数スポッティバイ ト誤り制御符号のパリ ティ検査行列 Ηを構成可能で あるこ とは明 らかである。
このよ う に、 上記では、 誤りバイ ト数を制限したバイ ト内複数スポッ ティバイ ト誤り制御符号のパリ ティ検査行列 （ Η ) を示したが、 Η ' の 構成を b次の単位行列にするこ とによ り 、 バイ ト内複数スポッティバイ ト誤り の訂正能力を超えた 1 バイ ト誤り を検出する機能を有する、 誤り バイ ト数を制限したバイ ト内複数スポッティバイ ト誤り制御符号を構成 するこ とができる。
すなわち、 バイ ト誤り検出機能を有する誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り制御符号とは、 p i個のバイ トに生じる /i j個のスポッティバイ ト誤り を訂正する と と もに、 p 2個のバイ トに 生じる μ 2個のスポッティバイ ト誤り を検出し、 かつ 1 バイ トに生じる バイ ト誤り を検出する機能を備える符号である。 以下では、 この符号を [ lt/bEC]Pi -[ 2t/bEO]Pi— SAED符号と表す。
本実施形態では、 -[μ2ί/δΕΌ]Ρι— S6ED符号に用いる R行 N列を有するパリ ティ検査行列 （H) を、 下記数 2 5に示すよ う な構成 と している。
【数 2 5】 · ·· ' - γ°Ηη rlH" - ·· H" · ·· パ-、 H"
H = r°Hn r2H" - ·· χ2ίΗ" . - ·· ("-1)//" γ'Η" - . ただし、 R = b + ( P α + p 2 - 1 ) r 、 N = b n、 0 ≤ i ≤ n - 1 、 n = 2 r — 1 、 I bは' b次の単位行列である。
上記数 2 5 を構成する行列 H " は、 下記数 2 6 に示す r 次の列べク ト ル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ^ b ) の 2元 行列であ り 、 [(μ,
Figure imgf000051_0001
t または b の う ちいずれか小さい値に等 しいか 大きい列が線形独立である。 こ こで、 」は X を超えない最大の整数を 表す。
【数 2 6 】
H，， = [ h 0 " 、 h j " 、 …、 h b _ 1 " ]
こ こで、 し ( , + ）/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正 則行列であり 、 LO, + 2)/2」 t < b のと き、 前記行列 H " は最小ハミ ング 距離し ( , +//2)/2j t + 1 を有する符号の検査行列、 すなわち、 し ( ， +
Figure imgf000051_0002
t ビッ ト誤り検出機能を有する （ b、 b — r ) 符号のパリ ティ検査行列 に等しい。
次に、 Ύ を G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元とする と き に、 γ H " は下記数 2 7 で定義するこ とができる。
【数 2 7 】
Ύ 1 H = [ y 1 h 0 > 7 1 h 7 ' h b _ j ]
このと き、 最大符号長 Nは、 N = b ( 2 r - 1 ) である。
上記数 2 5 に示したパリ ティ検査行列 （ H ) は、 パラメータ t bノ L ( ,
Figure imgf000052_0001
と した場合に、 Η " は任意の b列が線形独立な行列となるた め、 従来の P lバイ ト誤り を訂正する と と もに p 2バイ ト誤り を検出す る機能を有する、 P i訂正 P 2検出 R .S符号のパリ ティ検査行列と一致 する。
また、 本実施形態では、 [ EC]p — [ 2〃bED]P2— S6ED符号の伸長 符号を定義する こ とができ る。 伸長 [ /bEC¾ -^2t/bEO)P2— S6ED符 号に用いる R行 N列を有するパリ ティ検査行列 （H ) は、 下記数 2 8 に 示すよ う な構成とするこ とができる。
【数 2 8 】 . ··
γ'Η" γΗ" - ·· Η" . or、b し r'xr' χ°Η" γ2Η" - ·· γ2Ή" . • · 2("— 1) , r°H" .. Ρ2 - "("-1) JLf"
' ただし、 r ' ≥ r であ り 、 R = b + ( p ! + p 2 - 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r ' — 1 、 I bは b次の単位 行列であ り 、 は r ' 次の単位行列で、 Oは零行列である。
上記数 2 8 を構成する行列 H " は、 下記数 2 9 に示す r 次の列べク ト ル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元 行列であ り 、 L(A + "2)/2」 t または bの う ちいずれか小さい値に等しいか 大きい列が線形独立である。 こ こで、 L 」は X を超えない最大の整数を 表す。
【数 2 9 】
H " = [ h 0 " 、 h , " 、 · · ·、 h b _！ " ]
こ こで、 |(/,+ ） /2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正 則行列であ り 、 | ", + i)/21 t < bのと き、 前記行列 H " は最小ハミ ング 距離 LC", + /2)/2j t + 1 を有する符号の検査行列、 すなわち、 し + 2)/2」 t ビッ ト誤り検出機能を有する （ b 、 ·. b — r ) 符号のパリ ティ検查行列 に等しく なる。
次に、 γ を G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元とする と きに、 γ ' H " は下記数 3 0で定義するこ とができる。
【数 3 0】
7 ' H " = [ 7 ' Φ ( h 0 " ) 、 γ ' Φ ( h ） 、 · · ·、 γ Φ ( h b _
) ]
こ こで、 Φは加法のも とで G F ( 2 r ) 力 ら G F ( 2 r ' ) への単射準 同型写像 ( injective homomorph i sm) であり 、 すなわち、 Φ ： G F ( 2 r ) → G F ( 2 r ' ) であるこ とによって効果的に達成される。 このと き 、 最大符号長 Nは、 N = b · 2 r ' + r ' である。 数 2 8 の Hの 2行目 から下の行に用いる H " の行数 r ' は、 r よ り大きい値をと るこ とがで き、 数 2 8 で表される符号は、 （ μ i + 2 _ 1 ) ビッ トずつ検査ビッ ト数を増大させるこ とによ り 、 任意の符号長に対して構成できる符号で あるこ とに注意する必要がある。
上記数 2 8 に示したパリ ティ検査行列 （ Η ) は、 パラメータ t b
Figure imgf000053_0001
と した場合に、 Η " は任意の b列が線形独立な行列となるた め、 従来の バイ ト誤り を訂正する と と もに p 2バイ ト誤り を検出す る機能を有する、 p 3訂正 p 2検出 2次伸長 R S符号のパリ ティ検査行 列と一致する。
次に、 上記数 2 5 に示したパリ ティ検査行列 （ H ) で表される符号が 、 P l個のバイ トに生じる / 個のスポッティ バイ ト誤り を訂正する と と もに、 p 2個のバイ 卜に生じる μ 2個のスポッテイ ノくィ ト誤り を検出 し、 かつ 1バイ トに生じるバイ ト誤り を検出する機能を有していること を具体的に示す。 パリ ティ検査行列 H = [H。 、 · · ·、 H n _！ ] が 上記数 9及び下記数 3 1 に示す必要十分条件を満たしていることを示せ ばよい。 ただし、 H iは R X bの小行列である。
【数 3 1 】
e H; +e Hf + "'+eL .H^ +e( Ή\ +···+ -ΗΪ
+ ··· -H +···+^ Ή[ ≠0
0<Σ:Γ、
< j≤ ，0≤ 2
Figure imgf000054_0001
_ ( + ½)/2」, ) -，0≤ ≤ηώι(|_( + },Ρ]) ここで、 は誤りべク トル e における i b番目のバイ トに生じるバイ ト誤り で、 は誤りべク トノレ e における i x番目のバイ トで、 =「6/t"|
、 は y以下である最大の整数、 1は z以上である最小の整数をそれ ぞれ表す。
^- 】し ' 、 1 い 1 1 、 1 2 、 .··、 iV|+v2+...+v, ( 0 = i b 、 1 い ェ 2 、 . · .ゝ iVl+v2+...+vx≤ n - 1 ) は、 すべて異なるものと し、 wM (e)は上記数 1 0で 定義され、 スポッティバイ ト誤りの個数を表している。 ' 上記数 9に示した必要十分条件と同様に、 上記数 9及び上記数 3 1 に 示した条件を満たしているこ とを示すことができる。
また、 上記数 2 8に示したパリティ検査行列 （ H ) で表される伸長符 号も、 同様に上記数 9及び上記数 3 1 に示した必要十分条件を満たして いることを示すことができる。
このよ う に、 上記では、 誤りバイ ト数を制限したバイ ト内複数スポッ ティバイ ト誤り制御符号のパリティ検査行列 （ H ) 、 及びバイ 卜誤り検 出機能を有する誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト 差替 え用 紙（規則 26) 誤り制御符号のパリ ティ検査行列 （ H ) の構成法の幾つかの例を示した が、 次に、 本発明のパリ ティ検査行列 （H) を用いて行う符号化処理と 復号処理の具体的な方法とそれぞれの.回路構成について、 上記数 1 に示 したパリティ検査行列 （ H ) で表される、 誤りバイ ト数を制限したバイ ト内複数スポッティ バイ ト誤り 制御符号 （ [A〃6EC - / bED]p2符 号） を例に取って説明する。
< A >符号化の方法及びこれを実現する回路の構成について
まず、 第 1 図に示す符号化回路 2が行う符号化処理の具体的な方法に ついて説明する。
符号化回路 2は、 入力情報データ D (行ベク トノレ） 3 0 と 、 3 図に 示すノ リ ティ検査行列 （H) を基本行変形して得られるパリ ティ検査行 列 （H) の情報部 H Rを用いて、 検査情報 C (行べク トル） を生成する
。 この検 情報 ( C ) の生成は、 下記数 3 2 によ り求めるこ とができる o
【数 3 2 1
C = D · H T
R
具体的には、 符号化回路 2 は、 入力情報テータ （ D ) 3 0の情報ビッ ト長 6 4 ビッ 卜及び検查ビッ ト長 2 6 ビッ 卜を基に、 パリ ティ検查行列
Hである ( 5 0 4 、 4 7 8 ) [ 4 1 / 8 E C ] 2符号を構成した後に、 後 半 4 1 4 ビッ 卜に相当する列べク ト ノレ 4 1 4列を削除するこ とによ り 、 符号ビッ 卜長 9 0 ビッ ト、 情報長 6 4 ビッ hを有する第 3図に示す （ 9
0 、 6 4 ) [ 4 ！ / 8 E C ] 2符号を構成するこ とができ る。 この符号の パリ ティ検査行列 Hを基本行変形する と、 組織符号と してのパリ ティ検 查行列 Hを構成するこ とができる。 第 4 図は、 （ 9 0、 6 4 ) [ 4 1 / 8 E C ] 2組織符号のパリ ティ検査行列を示している。
第 4図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2組織符号のパリ ティ検 查行列において、 d 。〜（！ 6 3が情報ビッ トに相当 し、 c 。〜 c 2 5が検査 ビッ トに相当する。 こ こで、 第 4図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2組織符号のパ リ ティ検査行列において、 情報ビッ 卜に相当する d 。 〜 d 6 3の列べク トルを集めた行列が、 パリ ティ検査行列の情報部 H Rと なる。 .
'ここで、 符号化では第 4 図に示すパリ ティ検查行列を使用 し、 復号で は第 3 図に示すパリ ティ検査行列を使用する。 基本行変形して得られた 行列は、 も との行列と等価であり 、 第 4図に示すパリ ティ検査行列で表 される符号は、 第 3 図に示すパリ ティ検査行列で表される符号と、 その 性質は全く 変化しない。 これよ り 、 符号化においては、 第 4図に示すパ リ ティ検査行列を使用するこ と とする。
次に、 符号化回路 2 は、 上記数 3 2 を基に、 2 6 ビッ トの検査情報 （ C ) を生成する。 上記数 3 2 に示す C = D · H R τから明 らかなよ う に 、 例えば、 検査情報 （ C ) における検査ビッ ト c 。を生成するには、 第 4 図に示す符号化用 （ 9 0 、 6 4 ) [ 4 J / 8 E C ] 2組織符号の行列の 1 行目 において、 c 。に対応する ビッ トを除いて " 1 " が存在する箇所 に対応する ビッ トの G F ( 2 ) 上の和 （すなわち、 2 を法とする和 ： m o d 2 ) をと る演算を行えばよレ、。
例えば、 検査ビッ ト c 。を求める場合に、 c 。に対応する ビッ トを除 いて " 1 " が存在してレヽるのは、 d l d 4、 d 5、 d 6、 d 8、 d ! J , d J 2 > d 2 0、 d 2 i 、 a 2 4、 d 2 6、 d 3 1 ^ d 3 3、 d 3 7、 d 3 8、 d 3 9、 d 4 0、 d 4 い d 4 2、 Q 4 3、 d 4 4、 d 4 7、 d 4 8、 d 5 2、 d 5 4 、 d 5 5、 d 5 6、 d 5 7、 d 5 8であ り 、 これら 2 9個のビッ トについて、 2 を法とする和 （ m 0 d 2 ) をとればよい。
これを実現するには、 第 5図に示すよ う に、 前記 2 9 ビッ トを多入力 パリ ティチェ ック回路 2 0 ( 0 ) を構.成すればよ く 、 この多入力パリ テ イ チエ ック回路 2 0 ( 0 ) の出力が検査ビッ ト c 。 となる。 他の検査ビ ッ ト c i c 2 5についても、 検査ビッ ト c 。 と 同様に して生成するこ と ができる。 2 6 ビッ トの検査ビッ ト c 。 c 2 5を並列に生成する符号化 回路 2 (多入力パリ ティチェ ック回路 2 0 ( 0 ) 2 0 ( 2 5 ) からな る） の上位 1 4 ビッ トの構成を第 5図に、 下位 1 2 ビッ トの構成を第 6 図にそれぞれ示す。
次に、 符号化回路 2によって生成した検査情報 （ C ) を、 入力情報デ ータ （D ) 3 0に付加した符号語を下記数 3 3 に示す。 これが回路 3 に 送られる送信語 （ V ) ( 9 0 ビッ トのベク トル） となる。
【数 3 3 】
V = [ α 0 d d 5 7 d 5 8 c 0 d 5 9 c c 3 ^ 6 o ^ c 4 d 6 1 c 5 · · · c 9 d 6 2 c 1 0 d 6 3 c J j
C 2 5 ]
< B 〉復号の方法及びこれを実現する回路の構成について
次に、 送信語 （ V ) 3 1 に誤り が生じたと き （すなわち、 受信語 3 2 に誤り が含まれている と き） に、 その誤り に対する訂正 · 検出処理が、 第 3 図に示す （ 9 0 6 4 ) [ 4 1 / 8 E C ] 2符号を用いて生成される シン ドローム （ S ) 3 3の値に基づいて可能なこ とを示す。
第 3 図に示す （ 9 0 6 4 ) [ 4 1 / 8 E C ] 2符号の検査行列は、 p 1 = p 2 = 2 を有する こ とから、 上記数 1 に示すよ う に、 パ リ ティ検査 行列 H ' H ". による 4段構成を有する。 これよ り 、 1段目 よ り得られ る q = 8 ビッ ト のシン ドロームを Sい 2段目 よ り 得られる r = 6 ビッ 卜 のシン ドロームを S！い 3段目 よ り得られる r = 6 ビッ ト のシン ドロ ームを S„い 4段目 よ り得られる r =.6 ビッ 卜のシン ドロームを S IV と する。
これらの情報を用いて、 次のよ う に誤り の訂正 . 検出を行う。 受信語 ( V ' ) 3 2 とパリ ティ検査行列 （ H ) と力 ら、 シン ドローム （ S ) 3 3は、 下記数 3 4 によ り求めるこ とができ る。
【数 3 4 】 .
V ' - H ^ S ^ t S ^ n S n! S ^]
こ こで、 S !S G F ( 2 q ) は、 q次の行ベク トルである。 また、 S H 、 S m、 S Ive G F ( 2 r ) は、 それぞれ r 次の行ベク トルである。
上記数 5 に示す伸長符号の場合に、 S！ e G F ( 2 q ) は、 q次の行べ ク トルである。 また、 S！い S„い S Ive G F ( 2 r ' ) は、 それぞれ ， 次の行べク トルである。
なお、 シン ドローム （ S ) 3 3は、 例えば、 i t番目のバイ トに e jの 誤り 、 i „ 番目のバイ トに e„ の誤り （ wM ( e！) + wM ( e n) ≤ μ x + μ 2 ) が生じている ときに、 下記数 3' 5 となる。
【数 3 5 】
S = [ e , · H ' Γ + e π · H ' · 、 y 1 e , · Η " τ + γ j e π · Η " '\ γ 2 ' e , . Η " τ + y 2 j e π · Η " ' γ 3 1 e , - Η" τ + y 3 j e π · Η " 'Ί
S j に注目する と、 下記数 3 6 が成り 立つ。 数 3 6 において、 H ' は 任意の M i n ( ( μ , + μ 2 ) t 、 b ) 列が線形独立な行列であるため 、 e t+ e n ( = e Aとする） を求める こ とができ る。 第 3 図に示す （ 9 0 、 6 4 ) [ 4 j / 8 E C ] 2符号の場合に、 H ' は単位行列であるため 、 e = e i+ e II= S I となる。'
【数 3 6 】
( e , + e π ) · H ' τ = S ,
次に、 e i + e u H " Tを右から乗算し、 乗算した結果を S ， G F ( 2 r ) とする。 つま り 、 下記数 3 7の関係が成立する。
【数 3 7 】
S ' , = ( e , + e π ) · H " T
こ こで、 e ! · H " T、 e „ · H " 丁 ( e G F ( 2 r ) ) を G F ( 2 r ) 上の誤り e ， い e ' „ と し、 S ， = [ S ， ! S „ S UI S IV] とする と、 下 記数 3 8 の関係が成り立つ。
【数 3 8 】
S ' = [ S ' ！ S n S ra S ^ ] = . [ e ' , + e ' n、 y ' e ' , + γ j e ' n、 7 2 ' e ' J + γ 2 j e ' π、 γ 3 1 e ' } + y 3 ' e ' n ]
数 3 8 に示す S ' は、 2バイ ト誤り訂正 R S符号 （距離 d = 5 ) にお いて誤り e ' い e ' „ におけるシン ドロ ームの式と一致する。 よって '、 距離 d = 5 を有する G F ( 2 r ) 上の R S符号の復号法を用いる こ と で、 誤り位置 i い i „及び G F ( 2 r ) 上の誤り e ' い e ' „を求める こ とができる。 また、 誤り位置が求ま らない場合に、 誤り の訂正が不可 能と して誤り を検出する。
次に、 G F ( 2 r ) 上の誤り e ' い e ' „ 力 ら、 G F ( 2 b ) 上の誤 り eい e„ を求める。 つま り 、 e τ · H " T = e ' い e „ · H " T = e ' „の関係から e t及び e„を求める。 求めた結果を 、 とする。
H " は任意の M i n ( 2 t 、 b ) 列が線形独立な行列であるため、 1 バイ トに t ビッ ト以上の誤り が生じた場合に、 その誤り は、 誤訂正され る （すなわち、 e χ ≠ χとなる） 、 または制御能力外誤り と して検出 される。 しかし、 t ビッ ト以上の誤り が生じるバイ トは、 高々 1 っでぁ るため、 e x≠ exとなるバイ トは高々 1 つである。
そして、 下記数 3 9 によ り 、 誤訂正されているかどう かを判定するこ とができ る。 つま り 、 下記数 3 9 によ り 、 e χ = χが成立するかど う か を判定するこ とができる。 すなわち、 下記数 3 9が成立している場合に 、 e χ = とな り誤訂正はされてレ、ないと判定され、 下記数 3 9が成立 していない場合に、 e χ≠ χとな り誤訂正はされている と判定される。 【数 3 9 】
wM fe + eA ;i≤n ( )
なお、 数 3 9 に示す関係は、 w M ( e ) が三角不等式を満足している こ とから、 示すこ とができ る。 また、 G F ( 2 ) 上のハミ ング距離に対 する誤訂正の判定は、 非特許文献 1 1 に詳しく 述べられている。
最後に、 誤訂正されている （すなわち、 e x ≠ Sxとなっている） バイ ト、 または制御能力外誤り と して検出されたバイ トにおいて、 上記にお いて正しく 訂正された誤りパターンおよび e Aの排他的論理和をと るこ とによ り 、 誤訂正されているバイ. トにおける誤りパターンを復元するこ とができる。
なお、 任意の p 、 p 2、 IX J , μ 2に対し、 つま り 、 前記で示した例 と同様に、 上記数 3 9 によ り 、 誤訂正されているかどう かを判定し、 高 々 1 つである誤りバイ 卜の誤りパターンを、 正しく訂正された誤りパタ ーンと e Λと に基づいて、 復先可能であるこ とは明らかである。
R S符号に対する復号は、 スポ ッティバイ ト誤り を訂正するバイ ト数 p jが小さい符号に対しては、 並列復号法を用いて実現する こ とができ る。 この並列復号法の一般的構成は、 『バース ト誤りパターン生成方法 及びバース トおよびバイ ト誤り検出 · 訂正装置』 （特許文献 5参照） に 開示されている。 .
しかしながら、 特許文献 5 に開示された並列復号法は、 高速な復号が 可能であるが、 符号のスポッティバイ. ト誤り を訂正するバイ ト数 p が 大き く なる と、 回路量が大き く なる という 問題が生じる。 スポッティバ イ ト誤り を訂正するバイ ト数 p iが大きい符号に対しては、 例えば、 バ —レカンプ · マッシイ法などの逐次復号法を用いるこ とができ るが、 逐 次復号法による復号は、 逐次 （シリ アル） に行われるため、 復号が遅い といった問題が生じる。 なお、 バーレカンプ ' マッシイ法を用いた R S 符号の復号回路の構成は、 非特許文献 1 2 に開示されている。
特許文献 5 に開示された並列復号法によれば、 例えば、 P = P 2 = 2の符号に対しては、 次のよ う な手順によ り復号する。
まず、 4 11 1： を有する 0 ( 2 r ) 上の R S符号のパリ ティ検查 行列 = [ 。 H, ··· —, ]に対し、 4 r X 2 r の行列 ]を構 成する。 ただし、 ,は 4 r X r の小行列である。
次に、 こ の行列 (,·ゾ）に 4 r X 2 r の行歹 IJ B ( ; , j ) を付カ卩 し、 4 r X 4 r の正則行列 , = [H(i J) BVJ)]を構成する。
そ して、 A ( i j ) の逆行列 T1 を求める と、 下記数 4 0 の関係が成り 立つ。
【数 4 0 】
Figure imgf000061_0001
こ こ で、 は r X 4 r の行列であり、 H,† = と なる。 ただし、 I rは r X r の単位行列である。 また、 ^；は r X 4 r の行列であり、 . H = Ir と なる。 また、 Bl j)は 2 r X 4 r の行列であ り 、 · B , n = /2rと なる。 ただし、 12 rは 2 r X 2 r の単位行列である。 また、 は 2 r X 4 r の行列であり 、 ' HVJ) = I2rとなる。 '.
前記 、 H]、 Blu)に対し、 S ' · Bl ' = 0 となるバイ ト位置 i ， j が 誤り の位置 i い i „ となり 、 S， ·
Figure imgf000062_0001
S' · H が誤り の大き さ e ' j 、 e ' „ となる。 これから、 2ノくイ トの誤り を訂正するこ とができる。 また、 S ' ' Bl = 0 と なるバイ ト位置 i , j が存在しない場合に、 誤 り の訂正が不可能と して誤り を検出する。
次に、 本発明において、 前述した p i = p 2 = 2 の符号に対する並列 復号方法を実現する復号回路 4 の概略構成を第 7図に示す。
第 1 図に示したよ う に、 復号回路 4 は、 シン ドローム生成回路 1 と誤 り訂正回路 5 とから構成されている。
また、 第 7 図に示すよ う に、 誤り訂正回路 5は、 Η ' 復号回路 6 と、 Η " 乗算回路 7 と、 G F ( 2 r ) 上の並列谆号回路 8 と、 G F ( 2 b ) 上の誤り生成回路 9 と、 反転回路 1 0 とから構成されている。
こ こで、 Η， 復号回路 6 は、 シン ドローム （ S ) 3 3 の上位 q ビッ ト S i S S を基に して、 バイ ト ごとの誤り の和 （ e A) 3 8 を生成する。 また、 Η" 乗算回路 7 は、 バイ ト ごとの誤り の和 （ e A) 3 8 を基に して、 シン ドロ ーム （ S ) 3 3 の上位 q ビ ッ ト S！ 3 6 と Η " の転置 （ Η" '' ) の積 （ S ' x) 3 9 を生成する。
次に、 G F ( 2 r ) 上の並列復号回路 8 は、 シン ドローム （ S ) 3 3 の上位 q ビッ ト S 3 6 と Η " の転置 （ Η " T ) の積 （ S ' ！) 3 9 、 及 びシン ドロ ーム （ S ) 3 3 の下位 3 r ビ ッ ト S„ S m S IV 3 7 を基に し て、 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) 4 0 、 及び G F ( 2 Γ ) 上の並列復号において誤り訂正が不可能とみなされたと きに出力さ れる D S ( 0 ) (Detection Signal) 4 1 を生成する。
そして、 G F ( 2 b ) 上の誤り 生成回路 9 は、 バイ ト ごとの誤り の和 ( e A) 3 8 、 及び G F ( 2 r ) 上の.ビッ ト誤り ポイ ンタ （ e ， ) 4 0 を基に して、 G F ( 2 r ) 上の誤り を G F ( 2 b ) 上の誤り に変換して 、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) 4 2 、 及び誤り訂正が不 可能とみなされたと きに出力される D S ( 1 ) (Detection Signal) 4 3 を出力する。
最後に、 反転回路 1 0は、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) 4 2 を基にして、 誤り ビッ トに該当する受信語 （ V ' ) 3 2 のビッ ト 値を反転させるこ とによ り 、 受信語 （V ' ) 3 2 の誤り を訂正する。
次に、 第 7 図に示される復号回路 4 で行われる動作手順の概略を説明 する。
まず、 シン ドローム生成回路 1 では、 Nビッ トからなる受信語 （ V ' ) 3 2が入力される と、 R ビッ トのシン ドローム （ S ) 3 3 を生成する 次に、 生成された R ビッ トのシン ドローム （ S ) 3 3 は、 上位 q ビッ ト S j 3 6 と 、 下位 3 r ビッ ト S„ S ^ S IV 3 7 とに分けられる。 シン ド ロ ーム （ S ) 3 3 の上位 q ビ ッ ト $ ! 3 6 は、 H ' 復号回路 6 に入力さ れる。 また、 シン ドロ ーム （ S ) 3 3 の下位 3 r ビッ ト S„ S HI S IV 3 7 は、 G F ( 2 r ) 上の並列復号回路 8 に入力される。
そして、 H ' 復号回路 6 では、 詳細は後述するが、 シン ドロ一ム生成 回路 1 で生成されたシン ドローム （ S ) 3 3 の上位 q ビッ ト S t 3 6 を 基にして、 b ビッ トのバイ ト ごとの誤り の和 （ e A) 3 8 を出力する。
そして、 H" 乗算回路 7 では、 詳細は後述するが、 H ' 復号回路 6 で 生成されたバイ ト ごとの誤り の和 （ e .A ) 3 8 を基に して、 シン ドロー ム （ S ) 3 3 の上位 q ビッ ト S ! S S と H " の転置 （H " τ) の積 （ S， x) 3 9 を出力する。
また、 G F ( 2 r ) 上の並列復号回潞 8では、 詳細は後述するが、 H " 乗算回路 7 で生成されたシン ドローム （ S ) 3 3 の上位 q ビッ ト S 3 6 と H " の転置 （H " τ) の積 （ S， τ) 3 9 、 及びシン ドローム生成 回路 1 で生成されたシン ドローム （ S ) 3 3 の下位 3 r ビッ ト S „ S m S IV 3 7 を基に して、 G F ( 2 r ) 上の誤り を指摘する r「N/み]ビッ トの
G F ( 2 r ) 上の ビッ ト誤り ポイ ンタ = ( e[ .■·· 4 0 を生
Figure imgf000064_0001
成する。 こ こで、 「^は yを超える最小の整数を示す。 また、 G F ( 2 r ) 上の並列復号回路 8 では、 G F ( 2 Γ ) 上の並列復号において、 誤り 訂正が不可能とみなされたと きに、 訂正不可能誤り検出信号 （ D S ( 0 ) ) 4 1 を出力する。
そ して、 G F ( 2 b ) 上の誤り 生成回路 9 では、 詳細は後述するが、 H ' 復号回路 6 で生成されたバイ ト ごとの誤り の和 （ e A) 3 8 、 及び G F ( 2 Γ ) 上の並列復号回路 8 で生成された G F ( 2 r ) 上のビッ ト 誤り ポイ ンタ （ e ' ) 4 0 を基にして、 G F ( 2 b ) 上の誤り を指摘す る Nビッ トの G F ( 2 b ) 上のビッ ト誤り ポイ ンタ e = ( e。、 e い ·· ·、 e N ) 4 2 を生成する。 また、 G F ( 2 b ) 上の誤り 生成回路 9 では、 誤り訂正が不可能とみなされたと きに、 訂正不可能誤り検出信号
( D S ( 1 ) ) 4 3 を出力する。
次に、 反転回路 1 0では、 G F ( 2 b ) 上の誤り 生成回路 9 で生成さ れた Nビッ トの G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) 4 2 、 及び 受信語 （ V ' ) 3 2 を基に して、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ
( e ) 4 2 に対応した受信語 （ V ' ) 3 2 のビッ トを反転する。 最後に、 反転回路 1 0 では、 N ビッ トの誤り訂正された受信語 V *か ら、 Kビッ ト の情報語 D *を取り 出 し、 出力情報データ 3 4 と して出力 する。 '.
また、 G F ( 2 r ) 上の並列復号回路 8 で生成された訂正不可能誤り 検出信号 （D S ( 0 ) ) 4 1 と、 G F ( 2 b ) 上の誤り 生成回路 9 で生 成された訂正不可能誤り検出信号 （D S ( 1 ) ) 4 3 の論理和をと るこ とによ り 、 訂正不可能誤り検出信号 U C E (Uncorrectable Error) 3 5 の値を出力する。 例えば、 この訂正不可能誤り検出信号 U C E 3 5の 値が " 1 " であれば、 訂正能力を超えた誤り を検出したこ と を示してい る。
なお、 上記数 5 に示すパリ ティ検査行列 （H) で表される伸長符号 （ 伸長 [ /bEC]A -[ 2〃bED]p2符号） 、 上記数 2 5 に示すパリ ティ検査行 列 （H) .で表されるバイ ト誤り検出機能を有する誤りバイ ト数を制限し たバイ ト内複数スポッティバイ ト誤り制御符号、 及び上記数 2 8 に示す パ リ テ ィ 検 査 行 列 （ H ) で 表 さ れ る 伸 長 符 号 （ 伸 長 [ /bEC]P| -[ 2〃bED]½— S^ED符号） についても、 それらの復号方法 及び回路構成は、 上述した復号方法及び回路構成と基本的に同一である 次に、 シン ドローム生成回路 1 、 H ' 復号回路 6 、 H " 乗算回路 7、 G F ( 2 r ) 上の並列復号回路 8 、 G F ( 2 b ) 上の誤り 生成回路 9 、 及び反転回路 1 0のそれぞれの具体的な構成例を、 第 3図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号を用いて説明する。
< a 〉 シン ドローム生成回路 1 の構成
こ こでは、 シン ドローム生成回路 1 の構成に いて詳細に説明する まず、 シン ドローム生成回路では、 N = 9. 0 ( = 6 4 + 2 6 ) ビッ ト からなる受信語 （ V ' ) 3 2 を、 下記数 4 1 に示すよ う に表現したとき 、 こ の受信語 （V ' ) 3 2 を入力 して'.、 下記数 4 2 に示す 。、 S 1 ¾ . · · S 2 5力、らなる R = 2 6 ビッ ト のシン ドロ ーム （ S ) 3 3 を生成す る。
前述したよ う に、 第 3 図に示す [ 4 1 / 8 E C ] 2符号のパリ ティ検査 行列が 4段構成を有するこ とから、 これに対応してシン ドローム （ S ) 3 3 も 4個の部分に区分け し、 S != ( S o S ^ ^ g S ^ s S g S ^ II一 \ 8 9 1 0 _? 1 1 ^ 1 2 1 3 ) ° III ~ ( ° 1 4 1 5 1 6 ° 1 7 ° 1 8 ° 1 9 0 IV— v ° 2 0 2 l ° 2 2 ^ 2 3 ^' 2 4 J 2 5 / と る o
【数 4 1 】
V = 、 V 。 V 1 V 8 9 )
【数 4 2 】
S S ' l S n l S m l S
― ( 0 1 2 ° 3 4 ° 5 ο 6 ^' 7 I 8 ° 9 ° 1 0 1 1 ° 1 2 ° 1 3 I 1 4 1 5 1 6 ° 1 7 1 8 ° 1 9 1 2 0 2 1 ο 2 2 ο 2 3 2 4 ^ 2 5 )
上記数 3 4 に示したよ う に、 シン ドローム S = V ' · Η τよ り 、 転置 したパリ ティ検査行列 （ Η τ ) の各行は、 入力する情報に対応し、 例え ば、 行列 （Η τ) の第 0行は、 入力情報の ν 。 ' に対応している。
そこで、 シン ドローム （ S ) 3 3 の各ビッ トを生成するには、 符号で あるパリ ティ検査行列 （ Η τ ) の各列方向に、 " 1 " を有する ビッ トに 対応する受信語 （ V ' ) 3 2 の受信情報を G F ( 2 ) 上で加算 （m o d 2の計算） すればよい。
第 8図及び第 9図は、 第 3図に示した （ 9 0 6 4 ) [ 4 1 / 8 E C ] 2符号のパリ ティ検査行列を基に構成したシン ドローム生成回路 1 を示 す図である。 第 8 図では、 S 。、 S ！ , · · ·、 S 3 と レ、つたシン ドロ一 ム （ S ) 3 3 の上位 1 4 ビッ ト、 また、 第 9 図では、 S i 4、 S ！ 5 , ' · •、 S 2 5 といったシン ドローム （ S ) .3 3 の下位 1 2 ビッ トをそれぞれ 生成している。
第 8図及び第 9 図に示すよ う に、 本実施例では、 シン ドローム生成回 路 1 において、 まず、 2 6個の多入力パリ ティチェ ック回路 2 1 ( p ) 、 （ p = 0、 1く · ' ·、 2 5 ) に、 第 3 図に示した （ 9 0、 6 4 ) [ 4 ！ / 8 E C ] 2符号のパリ ティ検査行列の対応する各行のビッ ト " 1 " を 有する受信情報 （ v q， ) 、 （ q = 0、 1 、 · · ·、 8 9 ) が入力する。 ' 次に、 各多入力パリ ティ チェ ック回路 2 1 ( p ) 、 （ p = 0、 1 、 · · ·、 2 5 ) において、 前記入力された受信情報 （ V q ' ) に対して、 2 を法とする和 （m o d 2 ) の計算を行い、 その結果が S pである。
具体的に、 例えば、 シン ドローム （ S ) 3 3 の ビッ ト S。を生成する には、 9 0 ビッ ト の受信語 V 。 ' 、 V J ' 、 · · ·、 V 8 9， の う ち、 第 3 図に示すパリ ティ検査行列の第 0行目において、 " 1 " が存在する箇所 に丰日当 l V 0 、 V 8 、 V i 6 、 V 2 4 、 V 3 2 、 V 4 0 、 V 4 8 ' 、 V 5 6， 、 V e 4 ' 、 V 7 2 ' 、 V 8 o ' 、 V 8 8 ' の 1 2 ビッ ト につい て、 2.を法とする和 （m o d 2 ) をとればよレ、。 第 8 図の多入力パリ テ イチエ ック回路 2 1 ( 0 ) は、 前記 1 2 ビッ ト の受信情報を入力と して 、 値 S 。を出力するよ う になってレ、る。 シン ドローム （ S ) 3 3 の他の ビッ ト S p、 （ p = l 、 · · ·、 2 5 ) についても同様である。
< b > H ' 復号回路 6 の構成
次に、 H ' 復号回路 6 について説明する。
H ' 復号回路 6 を第 1 0図に示す。 数 3 6 に示した （ e i+ e iI) - H ' τ = S ! において、 H ' は任意の M i n ( ( μ , + μ 2 ) t 、 b ) 列が 線形独立な行列であるため、 e t+ e n ( = e Aとする） を求めるこ とが できる。 よって、 論理合成を行う こ とによ り 、 組み合わせ回路で実現す るこ とができ る。
第 3 図に示す （ 9 0 、 6 4 ) [ 4 1 / 8 E C ] 2符号の場合、 H ' は単 位行列であるため、 e A = e t + e „ = S！ と なる。 すなわち、 e A = ( 。 „„ 7)、 S != ( S o S i S s S s S S s S e S j に対し 、 第 1 0 図に示すよ う に、 。 = S ό、 eA = S ！ , ^ = S 2、 = S 3、 = S 4、 5 = S 5、 e = S 6、 7 = S 7 となる。
一方、 H ' が単位行列でない場合に、 < e 〉において後述する方法を 用いる。
< c > H " 乗算回路 7の構成
次に、 H " 乗算回路 7 について説明する。
H " 乗算回路 7 を第 1 1 図に示す。 数 3 7 に示した S ' != ( e !+ e „) · H " τ = e A · H " Tを計算する。 下記数 4 3 に示す H " の対応す る各行のビッ ト " 1 " を有する e. Aの情報が、 H " 乗算回路 7 に入力さ れる。 そ して、 H " 乗算回路 7では、 前記入力された e Aの情報に対し 、 m o d 2 の計算を行い、 その結果を S ' p ( p = 0 、 1 、 · · ·、 5 ) と して出力する。
【数 4 3 】
Figure imgf000069_0001
具体的に、 例えば、 シン ドロ ーム （ S ) 3 3 の上位 q ビ ッ ト S t 3 6 と H " の転置 （ H " τ ) の積 （ S ， ,) 3 9 の ビッ ト S ' 。を生成するに は、 8 ビッ ト の e Α = {eA eAeA eA eA eA eA eAi )3 8の う ち、 数 4 3 に示す パリ ティ検査行列 H " の第 0行目において、 " 1 " が存在する箇所に相 当する 2 ビッ ト 。、 eんの値に対して、 2 を法とする和 （ m o d 2 ) を とればよい。
第 1 1 図において、 排他的論理和回路 2 2 では、 前記 2 ビッ ト の e A の情報 （つま り 、 2 ビッ ト 、 6の値） が入力されて、 値 S ' 。を出 力 しているこ とを示している。
シン ドローム （ S ) 3 3の上位 q ビッ ト S！ 3 6 と H " の転置 （ H " '1' ) の積 （ S ' ！) 3 9 のほかのビッ ト S ， pについても、 同様に、 排他的 論理和回路 2 2及び 3入力パ リ ティチェック回路 2 3 を用いて、 構成す る こ とができ る。
こ こで、 S ' は数 4 4 に示す構成とする。
【数 4 4 】
= ( S ' 0 S ： s ' 2 ° 3 ° 4 S ' 51 s 8 ^ 9 ° 1 0 ^ 1 1 ^ 1 2 ^ 1 3
1 s : 4 S ： 5 s 1 6 ° 1 7 ° 1 8 ° 1 9 1 s : ； 0 ° 2 1 ° 2 2 ° 2 3 ° 2 4 ° 2 5 )
= ( s 3 ' 0 S 2 ° 3 ° » s ， 5 | s ， 6 ° s ， 7 S ' 8 S ' 9 ' ， ，
1 0 ° ： 1 1 S 1 2 ° 1 3 ° 1 4 s , ！ 5 S ' 1 6 ° 71 s ' , 8 S ' S 2 0 s 2 1 s 2 2 s 2 3
< d > G F ( 2 6 ) 上の並列復号回路 8の構成
次に、 G F ( 2 6 ) 上の並列復号回路 8 について説明する。
G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ 4 0 を求めるために、 並列復号 法を用いる。 G F ( 2 6 ) 上の並列復号回路 8 の全体構成を第 1 2図に 示す。
第 1 2 図に示されるよ う に、 G F ( 2 6 ) 上の並列復号回路 8 は、 1
,12、
2バイ ト中任意の 2バイ トの組 = 6 6個を選び、 j 番目の 2バ 、2ノ イ ト （以下、 （ i j ) と表現するこ と とする） に関する各々の誤り を 生成する回路である （ i j ) に対する誤り 生成回路 5 0 ( 0 ) ...5 0 ( 6 5 ) 、 （以下、 代表と して 5 0 (m) 0 ≤ m≤ 6 5 , と称する ) と、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ) 4 0 を出力する G F ( 2 6 ) 上の誤り算出回路 5 1 とから構成されている。
まず、 （ i ； i ) に対する誤り 生成回路 5 0 (m) は、. バイ ト位置 i j に対して、 上述した S ' · H T S ' · Η]Γ S · Bl を計算す る回路である。 要するに、 （ i j ) に対する誤り生成回路 5 0 ( 0 ) 5 0 ( 6 5 ) は、 符号語の 1 2バイ ト中の i j ( 0 ≤ i < j ≤ 1 1 番目のバイ トに対する前述した S '
Figure imgf000070_0001
を計算し、 E ' m E ' j になる誤り 5 2 (m) 0 ≤ m≤ 6 5 , 0 ≤ i く j ≤ 1 1 (それぞれ r ビッ 卜のベタ トル） 、 及び訂正可能信号 5 3 (m) 、 0 ≤ m≤ 6 5 , を出力する。
また、 G F ( 2 6 ) 上の^り 算出回路 5 1 は、 G F. ( 2 6 ) 上のビッ ト誤り ポイ ンタ ( e ' ) 4 0 を出力する回路である。 要するに、 G F ( 2 6 ) 上の誤り算出回路 5 1 は、 誤り 生成回路 5 0 (m) の出力である 誤り E ' m i E ' j を入力と し、 G F ( 2 6 ) 上のビッ ト誤り ボイ ンタ （ e ' ) 4 0 を出力する。
こ こで、 G F ( 2 6) 上の並列復号回路 8 の処理をよ り詳しく 説明す る と、 第 1 2図に示すよ う に、 まず、 2 4 ビッ トの S ' (シン ドローム
( S ) 3 3 の上位 q ビッ ト S 3 6 と H " の転置 （ H " T ) の積 （ S ' x ) 3 9 、 及びシン ローム （ S ) 3 3 の下位 3 1： ビッ ト 3 113 1113 „ 3 7 ) を （ i j ) に対する誤り生成回路 5 0 (m) に入力する。
次に、 （ i j ) に対する誤り生成回路 5 0 (m) は、 誤り E ' m i E ' m j を生成し、 そして、 生成した誤り E E ' m j を G F
( 2 6 ) 上の誤り算出回路 5 1 に入力する。 次に、 G F ( 2 6 ) 上の誤 り 算出回路 5 1 は、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ) 4 0 を出力する。
また、 2 4 ビッ ト の S ' (シン ドローム （ S ) 3 3 の上位 q ビッ ト S j 3 6 と H " の転置 （ H " τ ) の積 （ S ' ！) 3 9 、 及びシシン ドロ ーム ( S ) 3 3 の下位 3 r ビッ ト S U S ^ S S 7 ) を 2 4 ビッ ト入力 O R ゲー ト回路 5 4 に入力する。
一方、 （ i j ) に対する誤り生成回路 5 0 (m) によって生成され る訂正可能信号 5 3 (m) を、 6 6入力 N O Rゲー ト回路 5 5 に入力す る。 ，
2 4 ビッ ト入力 O Rゲー ト回路 5 4及び 6 6入力 N O Rゲー ト回路 5 5 からそれぞれ出力された 2本の信号を 2入力 A N Dゲー ト回路 5 6 に 入力する。 2入力 A N Dゲー ト回路 5 6 は、 訂正不可能誤り検出信号 （ D S ( 0 ) ) 4 1 を出力する。 これらの回路によ り 、 シン ドロームが非 零且つ訂正可能信号がすべて 0の場合に、 誤り を検出する。 次に、 （ i 、 ； j ) に対する誤り生成回路 5 0 (m) の構成例を具体的 に示す。 例と して、 （ 0、 1 ) に対する誤り生成回路 5 0 ( 0 ) を第 1 3図に示す。 第 1 3図に示されるよ う 'に、 （ i 、 j ) に対する誤り生成 回路 5 0 (m) は、 S ' · ,'計算回路 6 0 と、 S ， · 計算回路 6 1 と、 S ' · ，/計算回路 6 2 とを備える。
こ こで、 は下記数 4 5に示す G F ( 2 6 ) 上の R S符号の検査行列 であり、 符号長 7 2 ビッ 卜 と検査ビッ ト長 2 4 ビッ ト とを有する。 ただ し、 γは G F ( 2 6 ) の元であり 、 下記数 4 6 に示すよ うに、 生成多項 式 g ( X ) = x 6 + x + l で定義 される 2 元の 6 X 6 随伴行列 （ companion matrix) で表現される。
【数 4 5】
1 1 1 1 1 1 1 1 1 1 1 1
1 Ϊ r2 r3 r4 r5 r6 r1 r8 r9 r10 /11
1 γ2 r4 r6 f r10 r ru 6 r18 r20 r22
1 r3 r6 r9 5 8 r21 4 r11 r30 r33
【数 4 6 】
0 0 0 0 0 1
1 0 0 0 0 1
0 1 0 0 0 0
r =
0 0 1 0 0 0
0 0 0 1 0 0
0 0 0 0 1 0
例えば、 （ 0 、 1 ) に対する誤り生成回路 5 0 ( 0 ) では、 い H, は、 数 4 5の第 0歹 lj、 第 1列に相当 し、 それぞれ下記数 4 7に示す 2 4 X 6行列となる。
【数 4 7】
Figure imgf000073_0001
次に、 。、 ^から 2 4 X 1 2 の行列 、) =[H0 ]を構成し、 . に 2 4 X 1 2 の行列 B (。， ） を付加する こ と によ り 、 下記数 4 8 に示す
2 4 X 2 4 の正則行列 40J) =[H(0,,) ^(o,,)]を構成する。 こ こで、 B (。， は A ( 0 , ) が正則行列と なる よ う に求めた 2 4 X 1 2 の行列であ り 、 一例である。
【数 4 8 】
^(0,1) = [^0 ^\ -^(0,1) ]= 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 0
0 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 、1 1 0 0 0
0 0 0 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 0 1
0 0 0 0 1 0 0 o 1 0,卞卞 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 0
1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 0
0 1 0 0 0 0 1 0 0 0 0 1 ひ 0 1 0 0 1 1 1 1 0 0 0
0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0
0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1
0 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 0
1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 0
0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0
0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 1 0 1 1 0 1 0
0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 1 1 1 1
1 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 1 1 0 1 1 1 0
0 1 0 0 0 0 0 0 0 1 1 0 0 1 1 0 1 1 1 1 0 1 1 0
0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0
0 0 0 1 0 0 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 0
0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0
0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 次に、 A ， i ) の逆行列 —1 を求める と、 下記数 4 9 の関係が成り 立 つ。 い H,†、 は、 それぞれ下記数 5 0 、 数 5 1 、 数 5 2 に示す行 列となる。
【数 4 9 】 0,
Figure imgf000074_0001
(0,1
【数 5 0 】 W 一
1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0
0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1
1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1
【数 5 1 】
0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1
1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0
1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0
0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0
0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1
0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1
【数 5 2 】
Figure imgf000075_0001
1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 ひ 0 0 0 0 0 0
0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0
0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0
0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0
0 0 0 0 0 0 . 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1
0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0
S ' . 。† 計算回路 6 0では、 H 'の各列が入力する情報に対応し、 例えば、 i0'.の第 0行が入力情報の S ' 。に対応している。 そこで、 S ， · H の各ビッ トを生成するには、 。ナの各行方向に、 " 1 " を有する ビッ トに対応するシン ドローム S ' の情報を G F ( 2 ) 上で加算 （m o d 2 の計算） すればよレ、。
要するに、 S ' 計算回路 6 0 は、 まず、 前記 。†7 'の対応する各 行のビッ ト " 1 " を有するシン ドローム情報 （ S ' p ) 、 （ p = 0 、 1 、 · · ·、 2 3 ) をそれぞれ 6個の多入力パリ ティ チェ ック回路 6 3 ( u ) 、 （ u = 0 、 1 、 · · ·、 5 ) に入力する。 次に、 これらのシン ドロー ム情報について m o d 2の計算を行い、 その結果と して E ' 。、 。、 E ' 0、 ！を出力する。
具体的に、 例えば、 E ' 。、 。の 0 ビッ ト 目 を生成するには、 2 4 ビッ ト のシン ドローム S ， = S ' 。、 S ' い · · ·、 S ' 2 3の う ち、 上記数 5 0 に示す 。†の第 0行目 において " 1 " が存在する箇所に相当する 5 ビッ ト s ， 。、 s ， 5、 s ' 9、 s ， 2 、 s ， 2 3の値について、 2 を法 とする和 （m o d 2 ) をとればよレ、。 第 1 3図の多入力パリ ティチエ ツ ク回路 6 3 ( 0 ) は、 こ の 5 ビッ ト s ' 。、 s ' 5、 s ' 9、 s ' 2 1 、 s ' 2 3のシン ドロ ームが入力される。 また、 多入カノく リ テイ チエ ッ ク 回路 6 3 ( 0 ) は、 5 2 ( 0 ) である E ' 。、 。の 0 ビッ ト 目 を出力する 。 なお、 E， 。、 。の他のビッ トについても同様である。
また、 第 1 3 図に示されるよ う に、 S， · # 計算回路 6 1 は、 6個 の多入カノ、。リ ティ チェ ック回路 6 4 ( w ) 、 (w = 0 、 1 、 · · ·、 5 ) で構成され、 そ して、 S ' · ¾1} 7'計算回路 6 2 は、 1 2個の多入力パ リ ティ チェ ック回路 6 5 ( z ) 、 （ Z = 0 、 1 、 · · ·、 1 1 ) で構成さ れる。 これらの計算回路は、 S ' · 。†7計算回路 6 0 と同様の方法で構 成する こ と ができ る。 こ こで、 （ 0 、 1 ) に対する誤り生成回路 5 0 ( 0 ) の処理をよ り詳 しく説明する と、 第 1 3図に示すよ う に、 2 4 ビッ トのシン ドローム S ， を多入カノ リ テイ チエ ック回路 6 3 ( u ) 、 （ u = 0 、 1 、 · · ·、 5 ) に入力するこ とによ り 、 E ' 。、 。を生成する。 また、 2 4 ビッ トのシ ン ドローム S ， を多入力パリ ティチェ ック回路 6 4 ( w ) 、 （w = 0 、 1 、 · · ·、 5 ) に入力するこ とによ り 、 E ， 。、 iを生成する。
また、 2 4 ビッ トのシン ドローム S ' を多入力パリ ティチェ ック回路 6 5 ( z ) 、 （ z = 0 、 1 、 · · · , 1 1 ) に入力する。 多入力パリ ティ チェ ック回路 6 5 ( z ) 、 （ z = 0 、 1 、 · · ·、 1 1 ) から出力される 1 2 ビッ トの信号を 1 2入力 N O Rゲー ト回路 6 5 に入力し、 （ 0 、 1 ) に対する訂正可能信号 5 3 ( 0 ) を出力する。 これらの回路は、 S ' • = 0 と なるバイ トの組 （ i 、 j ) が誤り のバイ トの組であるた め、 S ' · B^{) r = 0 である こ と を検出 し、 バイ トの組 （ i 、 j ) で訂 正可能であるこ と を意味する。
また、 （ 0 、 1 ) に対する訂正可能信号 5 3 ( 0 ) と多入力パリ ティ チェ ック回路 6 3 、 多入力パリ ティチェ ック回路 6 4からの出力信号を 2入力 A N Dゲー ト回路 6 7 に入力 し、 E ' 。、 。及び E， 0 1を出力す る。 これらの回路は、 誤り が生じているバイ トの組である場合に、 誤り を出力 し、 そ うでない場合に、 0のパターンを出力するよ う にしている 以上よ り 、 （ 0 、 1 ) に対する誤り 生成回路 5 0 ( 0 ) は、 誤り E ' 。、 。、 E ' 。、 5 2 ( 0 ) 、 及び （ 0 、 1 ) に対する訂正可能信号 5 3 ( 0 ) を最終的に出力する。 こ こでは、 （ 0 、 1 ) に対する誤り 生成回 路 5 0 ( 0 ) を例にして説明 したが、 他のバイ ト （ i 、 j ) に対しても 同様である。 次に、 G F ( 2 6) 上の誤り算出回路 5 1 の構成例を具体的に示す。
G F ( 2 6 ) 上の誤り算出回路 5 1 を第 1 4 図に示す。
第 1 4 図に示されるよ う に、 G F (.2 6 ) 上の誤り算出回路 5 1 は、 i 番目のバイ 卜に対応するすべての誤り E， m ； をビッ ト ごと O R演算 回路 6 8 に入力 し、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ' ) 4 0 を最終的に出力する。 これらの回路は、 i 番目に対応するバイ トの組 （ i 、 j ) 力ゝらの誤り E ' m、 i を統合し、 i 番目の誤り を出力する よ う にしてレヽる。
具体的に、 例えば、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ' ) 4 0 の e ' 6を出力するには、 （ 0 、 1 ) に対する誤り 生成回路 5 0 ( 0 ) 、 （ 1 、 2 ) に対する誤り生成回路 5 0 ( 1 1 ) 、 · · ·、 及び （ 1 、 1 1 ) に対する誤り 生成回路 5 0 ( 2 0 ) から出力される E > 0 1 、 E ' ！ ！ 、 い · · ·、 E ' 2 。 ， iの 0 ビッ ト 目 をビッ ト ごとの O R演算回路 6 8 に入力するこ と によ り得られる。 ビッ ト ごとの O R演算回路 6 8 では 、 6 ビッ トを有する E， 0、 、 E， ！ ！ , j , · · ·、 E ' 2 0 、 丄の 0 ビッ ト 目 をそれぞれ 1 1 入力 O R回路 6 9 に入力するこ とによ り 、 E ' Q 1 、 E ' ！ j , j , · · ·、 E ' の 0 ビッ ト 目 を統合し、 e 6， を出力 して いる。
以上では、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ' ) 4 0 の e ' 6を例に して説明 したが、 他のビッ ト値 e ' 。、 ' · ·、 e ， 6 5について も、 まったく 同様である。
< e > G F ( 2 8 ) 上の誤り 生成回路 9の構成
次に、 G F ( 2 8 ) 上の誤り 生成回路 9 について説明する。 G F ( 2 8 ) 上の誤り 生成回路 9の全体構成を第 1 5図に示す。 第 1 5 図に示すよ う に、 G F ( 2 8 ) 上の誤り 生成回路 9 は、 t ビッ ト誤り訂正復号回路 7 0 と、 1 2入力ソー ト回路 7 3 と、 i ノくイ トにお ける誤訂正判定回路 7 4 と を備えており 、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ， ) 4 0 と、 バイ ト ごとの誤り の和 （ e A ) 3 8 とを入力 と し、 G F ( 2 8 ) 上のビッ ト誤り ポイ ンタ （ e ) 4 2 と、 訂正不可能 誤り検出信号 （D S ( 1 ) ) 4 3 と を出力する回路である。
ここで、 t ビッ ト誤り訂正復号回路 （本例では、 2 ビッ ト誤り訂正復 号回路） 7 0 では、 G F - ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e ' ) 4 0 の 1 バイ トを入力と し、 復号結果ビッ ト誤り ポイ ンタ ( e) 7 1 の 1 バ イ ト と、 訂正能力をこえた誤り を検出する信号である i バイ トにおける 検出信号 7 2 とを出力する。
そして、 1 2入力ソー ト回路 7 3 は、 t ビッ ト誤り訂正復号回路 7 0 か-ら出力される i バイ トにおける検出信号 7 2 を入力と し、 入力される 1 2 ビッ トの情報中の重み （ 1 の数） を数え、 その重みの数だけ出力の 上位ビッ トから 1 を連続して表記する回路である。 例えば、 1 2 ビッ ト の入力情報中に 1 が 6個存在する場合、 この回路の出力 1 2 ビッ トの う ち上位 6 ビッ トはすべて 1 を、 残り の 6 ビッ トはすべて 0 を出力する回 路である。
最後に、 i バイ トにおける誤訂正判定回路 7 4 では、 すべてのバイ ト の t ビッ ト誤り訂正復号回路 7 0から出力される復号結果ビッ ト誤り ポ イ ンタ （ e) 7 1 と、 i バイ トにおける検出信号 7 2 と、 バイ ト ごとの 誤り の和 （ e A ) 3 8 と を入力と し、 G F ( 2 8 ) 上のビッ ト誤り ボイ ンタ （ e ) 4 2 の 1 バイ トを出力する。
こ こで、 G F ( 2 8) 上の誤り 生成回路 9 の処理をよ り詳しく 説明す る と、 第 1 5 図に示すよ う に、 G F ( 2 6 ) 上のビッ ト誤り ポイ ンタ （ e， ) 4 0 を 6 ビッ トずつに分け、 2 ビッ ト誤り訂正復号回路 7 0 にそ れぞれ入力する。
そして、 2 ビッ ト誤り訂正復号回路マ 0から出力された i バイ トにお ける検出信号 7 2 は、 1 2入力ソー ト回路 7 3 に入力される。 1 2入力 ソー ト回路 7 3から出力された信号において、 2バイ ト以上の 2 ビッ ト 誤り訂正復号回路 7 0 において誤り を検出 した場合に、 制御能力外の誤 り が生じたと して誤り を検出する （一方、 1 バイ トの 2 ビッ ト誤り訂正 復号回路 7 0 において誤り を検出した場合に、 詳しく は後述するよ う に 、 i バイ トにおける誤訂正判定回路 7 3 において誤り の訂正を行う） 。 よって、 1 2入力ソ一ト回路 7 3から出力された信号において 、 その上 位 2 ビッ 卜 目の信号を訂正不可能誤り検出信号 （D S ( 1 ) ) 4 3 と し て出力する
また、 すベてのノく ィ トの 2 ビッ ト誤り訂正復号回路 7 0 力 ら出力され た復号結果ビッ ト誤り ポイ ンタ （ e ) 7 1 と、 i ノく ィ トにおける検出信 号 7 2 と 、 バイ ト ごとの誤り の和 （ e A ) 3 8 と を、 それぞれ i ノく ィ 卜 における誤訂正判定回路 7 4 に入力する。
そして 、 すべての i バイ トにおける誤訂正判定回路 7 4では 、 i ノく ィ トにおける検出信号 7 2から出力された信号を集め、 9 0 ビッ ト の G F
( 2 b ) 上のビッ ト誤り ポイ ンタ 4 2 を出力する。
次に、 2 ビッ ト誤り訂正復号回路 7 0の構成例を具体的に示す。
例と して、 1 バイ ト 目に対する 2 ビッ ト誤り訂正復号回路 7 0 におい て、 1 バイ ト 目 に対する復号結果ビッ ト誤り ポイ ンタ （ e ) 7 1 の上位 4 ビッ トを出力する回路を第 1 6 図に、 1 バイ ト 目に対する復号結果ビ ッ ト誤り ポイ ンタ （ ） 7 1 の下位 4 ビッ トを出力する回路を第 1 7 図 に、 そ して、 訂正能力をこえた誤り が検出されたと きに " 1 " を出力す る 1 バイ トにおける検出信号 7 2 を出力する回路 （つま り 、 後述する検 出信号出力部） を第 1 8図にそれぞれ示す。
1 バイ ト 目 に対する 2 ビッ ト誤り訂正復号回路 7 0 は、 G F ( 2 6 ) 上のビッ ト誤りポイ ンタ （ e ， ) 4 0の 1 バイ ト 目 を入力と し、 復号結 果ビッ ト誤り ポイ ンタ （ e ) 7 1 の 1 バイ ト 目及び 1 バイ トにおける検 出信号 7 2 を出力する回路である。
上述したよ うな 2 ビッ ト誤り訂正復号回路 7 0では、 H " によ り復号 した結果である誤り 及び G F ( 2 e ) 上の誤り e i ' に対し、 → e i ' は単射の関係となっている。 よって、 論理合成を行う こ とによ り 、 組 み合わせ回路で実現するこ とができ る。
ただし、 H " は任意の 4列が線形独立な行列であるため、 すなわち、 2 ビッ ト誤り訂正符号の検査行列であるため、 [ 4 / 8 E C ] 2符号に おいて、 1 バイ トに 3 ビッ トや 4 ビッ トの誤り が生じた場合、 H " で復 号した結果が誤訂正される力 、 または制御能力外誤り と して検出される 。 1 ノくィ トに 3 ビッ トゃ 4 ビッ トの誤り が誤訂正された場合に、 詳しく は後述するよ う に、 誤訂正判定を行う こ とによ り 、 誤訂正されているか どう かを判別するこ とができ る。
具体的に、 例えば、 第 1 6 図において、 情報 1 バイ ト 目では、 . H " T = e！ ' であり 、 H " は、 上記数 2 4 に示す任意の 4列が線形独立な 行列であるため、 すなわち、 2 ビッ ト誤り訂正符号の検査行列であるた め、 重みが 2以下の H " によ り復号した結果である誤り έい 及び G F ( 2 6 ) 上の誤り e i ' は一意に定まる。
よ って、 重みが 2 以下の H " によ り 復号 した結果である誤り = (ese9e]0euene] 3el4el5 )、 及び G F '( 2 6 ) 上の誤り e = ( e 6 ' e 7 ' e 8 ' e 9， e J o ' e , ) は、 下記表 1 に示す関係を有する。 0 0 0 I T 0 0 0 0 T I I 0 0 1 0 0 0 T 0 0 0 I 0 T 0 0 0
0 I 0 0 T T I 0 T 0 0 0 0 1 X 0 0 0 1 0 0 0 0 0 0 X 0 0
0 0 0 ΐ T 0 0 0 T 0 T I 0 0 0 T 0 0 0 X 0 0 τ o o I o o
0 I 0 0 0 0 0 0 0 1 0 0 0 X 0 X 0 0 T T 0 0 0 0 T I 0 0
T I I 0 0 0 0 T T I I 0 0 0 0 0 X 0 I I 0 I 0 0 0 0 X 0
I 0 0 0 0 T 0 0 0 0 T 0 I 0 0 0 I 0 0 0 X 0 0 T 0 0 I 0
0 0 0 0 0 0 0 0 I 0 T 0 0 0 I 0 T 0 0 T I 0 0 0 0 T I 0
I て I 0 0 0 0 T T I 0 I 0 0 0 0 0 I X X T 0 0 0 0 0 0 I
T 0 0 0 0 I 0 0 0 0 0 1 I 0 0 0 0 T 0 0 0 1 0 X 0 0 0 T
0 0 0 0 0 0 0 0 T 0 0 I 0 0 T 0 0 T 0 I 0 I 0 0 0 X 0 1
0 0 0 0 I I . I 0 0 0 T I 0 0 0 0 T X I I 0 0 0 0 0 0 0 0
0 0 0 I I 0 0 0 T i l l 0 0 0 0 0 0 0 0 0 0 I 0 0 0 0 0
0 I 0 0 0 0 0 0 0 0 0 0 0 T 0 0 0 0 1 0 0 0 0 0 X 0 0 0
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 X 0 0 0 0 T 0 0 0 0 0 T 0
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 T 0 0 0 0 0 0 0 0 0 0
6θ 8θ ζθ 9θ 6θ δθ Ld 9θ
【 T挲】
0 8
Sl7SCZ0/S00Zdf/13d 6817S60/900Z OAV 8
Figure imgf000083_0001
ここで、 G F ( 2 6 ) 上の誤り e i' は 3 7パターンあるが、 残り の 2 6— 3 7 = 2 7パターンに対する は、 訂正能力外誤り （制御能力外誤 り ） と して検出し、 の出力は ドン トケア * とする。
例えば、 上記表 1 に示された H " によ り復号した結果である誤り と G F ( 2 6 ) 上の誤り e！ ' の対応関係から、 情報 1ノ イ ト 目 の 1 ビッ ト 目 の値 e8は、 = ( e 6 e 7 e 8 e 9 e 1 0 e ！ 1 ) = ( 1 0 0 0 0 0 ) 、 （ 1 1 0 0 0 0 ) 、 （ 1 0 1 0 0 0 ) 、 ( 1 0 0 1 0
0 ) 、 ( 0 1 1 1 0 0 ) 、 ( 1 0 0 0 1 0 ) 、 ( 1 0 1 1 1 1 ) 、 ( 1
0 0 0 0 1 ) のと きに、 1 となる。
また 、 上記表 1 に示された H" によ 復号した結果である誤り と G
F ( 2 6 ) 上の誤り e ！ ' の対応関係に いて、 残った 2 7ノ ターンの G
F ( 2 6 ) 上の誤り e j ' = ( e 6 e 7 e 8 e 9 θ 1 0 e ！ 1 )
= ( 1 0 0 1 1 0 ) 、 ( 1 1 0 1 1 0 ) 、 ( 0 1 0 1 1 0 ) 、 ( 0 1 1
1 1 0 ) 、 ( 1 0 1 1 1 0 ) 、 （ 1 1 0 0 1 0 ) '、 （ 0 1 1 0 1 0 ) 、
( 1 1 1 0 1 0 ) 、 （ 1 0 1 0 1 0 ) 、 ( 1 0 0 0 1 1 ) 、 ( 0 1 0 0
1 1 ) 、 ( 0 1 1 0 1 1 ( 1 1 1 0 1 1 ) 、 ( 1 0 1 0 1 1 に (
1 0 0 1 1 1 ) , ( 1 1 0 1 1 1 ) 、 ( 0 1 0 1 1 1 ) 、 ( 1 1 1 1 1
1 ) 、 ( 1 0 0 1 0 1 ) 、 ( 1 1 0 1 0 1 ) 、 ( 0 1 0 1 0 1 ) 、 ( 0 1 1 1 0 1 ) 、 （ 1 0 1 1 0 1 ) 、 （ 1 1 0 0 0 1 ) 、 ( 0 1 1 0 0 1 ) 、 （ 1 1 1 0 0 1 ) 、 （ 1 0 1 0 0 1 ) に対する情報 1バイ ト 目の 1 ビッ ト 目の値 は、 ドン トケ了 * とす.る。
これらの論理関数を簡単化する と、 情報 1 バイ ト 目の 1 ビッ ト 目の値 は、 下記数 5 3 に示す論理式で表される。
【数 5 3 】
/\ I― I― , ,― ,一 f― I ― , I 1― I―， ,― I ,― f I― , t I
8 6 7 8 V 6 8 9 10 V ^6^7^8^9^11 ^β^1^%^9 ν 】 ただし、 'は の否定で、 7e8'は Λ Λ であ り 、 また、 Vは論 理和を、 Λは論理積を表す。
よって、 第 1 6 図に示されるよ う に、 まず、 G F ( 2 6 ) 上のビッ ト 誤り ホイ ンタ 4 0 e 6 e 7. e ' 8 e 9 e 1 0 e を N O Tゲー ト回路 8 0 に入力 し、 を生成する。 そ して、 ，^， を 3 入力 A N Dゲー ト回路 8 1 に、 を 4入力 A N Dゲー ト回路 8 2 に、 ， ， ， ' ,を 5 入力 A N Dゲー ト回路 8 3 に、 β6',ΈΊ' ,e&'^9'を 4入力 A N Dゲー ト回路 .8 2 に、 ，^, ， を 4入力 A N Dゲ一 ト回路 8 2 にそれぞれ入力する。 それぞれの A N Dゲー ト回路から出力された 信号を 5入力 O Rグー ト回路 8 4 に入力するこ とによ り 、 情報 1 バイ ト 目 の 1 ビッ ト 目の値 が得られる。
第 1 6 図及び第 1 7 図に示される よ う に、 他のビッ トの値 、 · · ·、 έ|5も、 N O Tゲー ト回路 8 0 3入力 A N Dゲー ト回路 8 1 4入力 A N Dゲー ト回路 8 2 5入力 A N Dゲー ト回路 8 3 5入力 O Rゲー ト回路 8 4 6入力 O Rゲー ト回路 8 5 によ り 、 同様に して得られる。 また、 t ビッ ト誤り訂正復号回路 （本例では、 2 ビッ ト誤り訂正復号 回路） 7 0の検出信号出力部も同様に して、 構成するこ とができる。 検 出信号出力部は、 G F ( 2 6 ) 上の誤り e から写像されるこ とのない H" によ り復号した結果である誤り を訂正不可能な誤り と して検出す る。 例えば、 1 バイ ト 目 に対する 2 ビ.ッ ト誤り訂正復号回路 7 0の検出 信号出力部を第 1 8 図に示す。
具体的に、 例えば、 情報 1 バイ ト 目 において、 上記表 1 に示された H によ り復号した結果である誤り と G F ( 2 6 ) 上の誤り e の対応 関係において、 残った 2 7パターンの G F ( 2 6 ) 上の誤り e = ( e
J Ϊ
6 C 7 e 8 9 e 1 0 e 1 ) = ( 1 0 0 1 1 0 ) 、 ( 1 1 0
1 1 0 ) 、 ( 0 1 0 1 1 0 ) 、 ( 0 1 1 1 1 0 ) 、 ( 1 0 1 1 1 0 ) 、
( 1 1 0 0 1 0 ) 、 （ 0 1 1 0 1 0 ) 、 ( 1 1 1 0 1 0 ) 、 ( 1 0 1 0
1 0 ) 、 ( 1 0 0 0 1 1 ) -、 ( 0 1 0 0 1 1 ) 、 ( 0 1 1 0 1 1 ) 、 (
1 1 1 0 1 1 ) 、 （ 1 0 1 0 1 1 ) 、 ( 1 0 0 1 1 1 ) 、 （ 1 1 O i l
1 ) 、 ( 0 1 0 1 1 1 ) 、 ( 1 1 1 1 1 1 ) 、 ( 1 0 0 1 0 1 ) 、 ( 1
1 0 1 0 1 ) 、 ( 0 1 0 1 0 1 ) 、 （ 0 1 1 1 0 1 ) 、 ( 1 0 1 1 0 1
) 、 ( 1 1 0 0 0 1 ) 、 ( 0 1 1 0 0 1 ) ( 1 1 1 0 0 1 ) 、 ( 1 0
1 0 0 1 ) に対する検出信号の値を 1 にし 、 誤り を検出する。
よって、 これらの論理関数を簡単化する と 、 検出信号の値は、 下記数
5 4 に示す論理式で表される o
【数 5 4 】 v e6e7e8e]0eu v e6e7e8ei0eu v e6e-je9e]0e v e6e7e8el0en v e6e1ese]0e]]
v e6e7e8el0e v β^Ίβ^ιοβ v e6e7e8el0ell
よって、 第 1 8 図に示されるよ う に、 まず、 G F ( 2 6 ) 上のビッ ト 誤り ポイ ンタ 4 0 e ， 6 、 e ， い e ' 8、 e ' 9、 e ' 1 0、 e ' 】 を N O.Tゲー ト回路 8 0 に入力 し、 を生成する。 そして、 ¾ e ， e^' e^' e7' e e" , « 0 , ， e^' e^' e^ ,
, ey7es'e0eu' , e^e^' e^ , e^' e^'e^ ,を合.計 l 4個の 4入力 A N Dゲー ト 8 2及び 5入力 AN Dゲー ト 8 3 にそれぞれ入力する。
最後に、 それぞれの A N Dゲー ト回路から出力された信号を、 1 4入 力 O R回路 8 6 に入力するこ とによ り 、 1 バイ トにおける検出信号 7 2 を出力する。
なお、 以上では、 1 バイ ト 目における t ビッ ト誤り訂正復号回路 7 0 を例と して詳細に説明したが、 他のバイ トについてもまったく 同様であ る。
次に、 1 2入力ソー ト回路 7 3の構成例を第 1 9図に示す。
第 1 9 図に示すよ う に、 1 2 ビッ トの入力情報がソ ト され 、 2入力
O Rゲー ト回路 7 5 、 及び 2入力 A N Dゲー ト回路 7 6 が対になって構 成された 2入力 2 出力回路をセルと して、 1 2入力に対してこのセノレを 多段に接続して構成している。 このソー ト回路は、 一般に、 n ビッ ト入 力中に 1 の数力 S X個存在すれば、 n ビッ トの上位 X個に 1 を出力 し、 残 り の出力はすべて 0 を出力する回路である。 なお、 の回路の一般的な 構成は、 非特許文献 1 3 に述べられている。
第 1 9 図に示すよ う に、 1 2入力 1 2 出力の回路である 1 2入力ソー ト回路 7 3 では、 このセルを 3 9個 （すなわち、 7 8 ゲ一 ト） 使用 し、 最大 9段のセノレ （ 9 ゲー ト段） で実現するこ とが可能である。 例えば、
1 2 ビッ トの入力情報と して （ 0 0 1 0 1 1 0 0 1 0 1 1 ) のよ う な重 み 6 の情報のと き 、 1 2入力ソー ト回路 7 3 の出力は 、 ( 1 1 1 1 1 1
0 0 0 0 0 0 ) となる。
次に、 i ノくィ. 卜における誤訂正判定回路 7 4の構成例を第 2 0図に示 す。
例えば、 1 バイ ト 目 に対して、 具体的に構成した 1 バイ トにおける誤 訂正判定回路 7 4の構成例を第 2 0図に示す。 第 2 0図に示すよ う に、 1バイ トにおける誤訂正判定回路 7 4 は、 ビッ ト ごと排他的論理和回路 9 0 と、 1 6入力ソ一 ト回路 9 1 と、 ビッ トごと選択回路 9 6 と を備え ている。
ここで、 1 バイ トにおける誤訂正判定回路 7 4 の処理をよ り詳しく説 明する と、 第 2 0図に示すよ う に、 1 バイ ト 目以外の復号結果ビッ ト誤 り ポイ ンタ （ έ) 7 1 … 6 ·'·έ95と、 バイ ト ごとの誤り の和 （ e A) 3 8 と をビッ ト ごと排他的論理和回路 9 0 に入力する。 また、 1 バイ ト 目の復号結果ビッ ト誤り ポイ ンタ （ 7 1 … 5と、 バイ ト ごとの誤 り の和 （ e Α ) 3 8 とをビッ ト ごと排他的論理和回路 9 0 に入力する。 次に、 バイ ト ごとの誤り の和 （ e Α ) 3 8 と、 ビッ ト ごと排他的論理 和回路 9 0の出力と を 1 6入力ソー ト回路 9 1 に入力する。 上記数 3 9 に示した関係よ り 、 下記数 5 5 に示す関係が成り 立つ。
【数 5 5 】
^( + )+ ^( ≤ よって、 1 6入力ソー ト回路 9 1 の出力において、 1 の数が 4個以下 である場合、 1 を出力するよ う にする。 すなわち、 1 6入力ソー ト回路 9 1 の出力において、 上位 4 ビッ トを 4入力 O Rゲー ト回路 9 2 に、 下 位 1 2 ビッ トを 1 2入力 N O Rゲー ト回路 9 3 にそれぞれ入力する。 ま た、 1 バイ 卜における検出信号を N O Tゲー ト回路 9 4 に入力する。 そ して、 4入力 O Rゲー ト回路 9 2からの出力と、 1 2入力 N O Rゲー ト 回路 9 3 からの出力と、 N O Tゲー ト回路 9 4からの出力と を 3入力 A N Dゲー ト回路 9 5 に入力する。
最後に、 3入力 A N Dゲー ト回路 9 5の出力を制御信号と して、 ビッ トごと排他的論理和回路 9 0の出力と、 1 バイ ト 目の復号結果ビッ ト誤 り ポイ ンタ （ έ ) 7 1 e%… 5とをビッ ト ごと選択回路 9 6 に入力し、 G F ( 2 8 ) 上のビッ ト誤り ポイ ンタ （ e ) 4 2の 1 ノくイ ト 目 （ e 8 - -. e i 5 ) を出力する。 その結果、 正しく 訂正されている場合に、 e x = を 出力 し、 誤訂正されている、 または制御能力外誤り と して検出された場 合に、 その他のバイ トにおいて正しく 訂正された誤り パターンと e Aの 排他的論理和をと るこ とによ り 、 誤訂正されているバイ トにおける誤り パターンを復元するこ とができる。
次に、 ビッ トごと排他的論理和回路 9 0の構成例を第 2 1 図に示す。 第 2 1 図に示すよ う に、 それぞれ 8 ビッ トを有する 2つの信号の各ビッ ト どう しの排他的論理和をと る回路である。
こ こで 、 ビッ ト ごと排他的論理和回路 9 0の処理をよ り詳し < 説明す る と、 第 2 1 図に示すよ う に、 8 ビッ トの信号の中で 0 ビッ 卜 巨 どう し を多入力排他的論理和回路 9 7 に入力する。 多入力パリ ティチェ ック回 路 9 7から出力された各信号をま と めて、 最終的に 8 ビッ トの信号と し て出力す Ο
次に、 1 6入力ソー ト回路 9 1 の構成例を第 2 3 図に示す 第 2 3図 に示されるよ う に、 1 6入力ソー ト回路 9 1 では、 1 6 ビッ 卜の入力情 報がソ一 ト され、 2入力 O Rゲー ト回路 7 5 、 及び 2入力 A N Dゲー ト 回路 7 6 が対になって構成された 2入力 2 出力回路をセルと して 、 1 6 入力に対してこのセルを多段に接続して構成している。 このソ ト回路 は、 一般に、 n ビッ ト入力中に 1 の数が X個存在すれば、 n ビ トの上 位 X個に 1 を出力 し、 残り の出力はすべて 0 を出力する回路であ また、 第 2 3図に示すよ う に、 1 6入力 1 6 出力の回路である 1 6入 力ソー ト回路 9 1 では、 このセルを 6.3個 （すなわち、 1 2 6 ゲー ト） 使用 し、 最大 1 0段のセル （ 1 ひゲ一.ト段） で実現するこ とが可能であ る。
最後に、 ビッ ト ごと選択回路 9 6 の構成例を具体的に示す。
第 2 2図に示すよ う に、 ビッ ドごと選択回路 9 6は、 それぞれ 8 ビッ トを有する 2つの信号の各ビッ ト どう しを制御信号 （つま り 、 3入力 A N Dゲー ト回路 9 5 の出力である） に従って選択する回路である。
ここで、 ビッ ト ごと選択回路 9 6 の処理をよ り詳しく 説明する と、 第 2 2図に示すよ う に、 8 ビッ トの信号の中で 0 ビッ ト 目 どう しを 2入力 マルチプレクサ 9 8 に入力する。 2入力マルチプレクサ 9 8では、 制御 信号が 0 の場合に、 上の信号を出力し、 制御信号が 1 の場合に、 下の信 号を出力する。 0 ビッ ト 目以外の信号に関しても同様に、 制御信号によ り選択を行う。 2入力マルチプレクサ 9 8から出力された各信号をま と めて、 最終的に 8 ビッ 卜の信号と して出力する。
以上では、 b = 8、 t = l、 μ l = μ 2 = 4 , p ^ P s ^ S とレ、つた 符号パラメ一タを有する [ 4 1 / 8 E C ] 2符号を例と して説明 したが、 前記以外の符号パラメータ を有する符号についても、 同様に上述した回 路を構成するこ とができるこ とは明らかである。
( f ) 反転回路 1 0の構成
最後に、 反転回路 1 0の構成について説明する。
例えば、 1 バイ ト 目に対して、 具体的に構成した反転回路 1 0 を第 2 4 図に示す。 第 2 4図に示す反転回路 1 0 は、 誤り の箇所を具体的に指 摘されたビッ ト位置に対して、 受信したビッ ト値の反転を行って受信語 ( V ' ) 3 2 を訂正する回路である。 第 2 4 図において、 ν 8 ' 〜 ν 1 5 ' は、 受信語 （ V ' ) 3 2の 1 ノ イ ト 目 に相当する 8 ビッ トであり 、 V
8 *〜 V i 5 *は訂正後の出力ビッ トである。
反転回路 1 0は、 複数の排他的論理和回路を有している。 第 2 4 図に 示された 1 バイ ト 目 における反転回路 1 0 において、 合計 8個の排他的 論理和回路 9 9 は、 8入力ビッ V 8 ' 〜 V 5 ' に対して、 対応する ビ ッ ト誤り ポイ ンタ e i ( i = 8 、 9 、 · · ·、 1 5 ) と の排他的論理和を と り 、 例えば、 ビッ ト誤り ポイ ンタが " 1 " のと き、 入力ビッ ト値が反 転されて訂正されるこ とになる。
なお、 反転回路 1 0は、 各バイ トにそれぞれ対応するよ う にするため 、 N = 9 0 ビッ トの受信語 （ V ' ) に対しては、 9 0個の排他的論理和 回路が必要となる。 反転回路 1 0は、 最後に、 N = 9 0 ビッ トの受信語 ( V ' ) 力ゝら、 下記数 5 6 に示す 6 4 ビッ トの訂正語 D *を得る。
【数 5 6 】
- ( 0 V J * ' * V 5 7 V 5 8 V 6 0 V 6 4 V 6 6 V 7 2 V 7 4 J 以上では、 第 3 図に示す b = 8 、 t = l 、 μ i = μ 2 = 4 、 p J = ρ 2 = 2 といった符号パラメータを有する [ 4 1 / 8 E C ] 2符号を例にと り 、 誤り バイ ト数を制限したバイ ト内複数スポッティバイ ト誤り制御符号 における符号化回路及ぴ復号回路の具体的な構成を詳細に説明 した。 こ こ で、 G F ( 2 r ) 上の並列復号回路 8 において、 例えば、 前記バー レ カンプ ' マ ッシイ法を用いた逐次復号を行う場合に、 誤り位置多項式お よび誤り評価多項式から、 誤り位置および誤り を求める既存の手法を用 いればよい。 この手法の実現手段は、 ハー ドウェアでも ソフ ト ウェアで もよい。
また、 前記以外の符号パラメータを有する、 誤りバイ ト数を制限した バイ ト内複数スポッティバイ ト誤り制御符号に対しては、 次のよ う な考 えで構成するこ とができ 。
まず、 符号化回路は、 2元で表現したパリ ティ検査行列によ り 、 R ビ ッ トの検査情報を生成すればよ く 、 全く 同様に構成するこ とができ る。 また、 復号は、 前述したよ う に、 P l訂正 p 2検出 R S符号の復号に よ り得られた G F ( 2 r ) 上の誤り e ' において、 各バイ トに対し H " の復号、 及び誤訂正判定を行う こ と によ り 、 G F ( 2 b ) 上の誤り を求 めるこ とができ、 同様に復号回路を構成するこ とができ る。
さ らに、 上記数 5 に示されたパリ ティ検査行列で表現ざれる、 誤りバ ィ ト数を制限した伸長バイ ト内複数スポッティバイ ト誤り制御符号に対 しては、 次のよ う な考えで構成するこ とができる。
まず、 符号化回路は、 2元で表現したパリ ティ検査行列によ り 、 R ビ ッ 卜の検査情報を生成すればよ く 、 全く 同様に構成するこ とができ る。 また、 復号は、 前記並列復号法やバー レカンプ ' マッシイ法を用いた 逐次復号法によ り 、 G F ( 2 r ' ) 上の P l訂正 p 2検出 R S符号の復号 をするこ とによ り 、 また、 G F ( 2 r ' ) 上の誤り を G F ( 2 b ) 上の誤 り に前記の例と同様に変換するこ とによ り 、 同様に復号するこ とができ る。
よって、 復号回路も前記の例における前記 G F ( 2 r ) 上の並列復号 回路 8 を G F ( 2 r ' ) 上で並列復号を行う 回路に変更する こ と によ り 、 また、 前記め例における前記 G F ( 2 b ) 上の誤り 生成回路 9 におい て、 r ビッ トを r ' ビッ トに変更するこ とによ り 、 復号回路を同様に構 成できるこ とは明らかである。
また、 上記数 2 5及び上記数 2 8 に示されたパリ ティ検査行列で表現 される、 バイ 卜誤り検出機能を有する誤りバイ ト数を制限したバイ ト内 複数スポッティバイ ト誤り制御符号に対しては、 次のよ うな考えで構成 するこ とができる。
まず、 符号化回路は、 2元で表現したパリ ティ検査行列によ り 、 Rビ ッ トの検査情報を生成すればよく 、 全く 同様に構成する こ とができる。 また、 復号は、 前述したよ う に、 シン ドロームを計算した後に、 H " が LC", + "2)/2j t または b の う ちいずれか小さレヽ値に等しいか大きレ、列カ 線形独立であるため、 S！≠ 0かつ S„ = S m = S I V = 0 の場合、 バイ ト 誤り が生じている と して検出を行う。 また、 前述した P l訂正 p 2検出 R S符号の復号によ り得られた G F ( 2 r ) 上の誤り e ' において、 誤 り バイ ド数が 1 かつ S 〖 のノヽ ミ ング重みが μ t よ り 大きい場合、 ノくィ ト誤り が生じている と して検出を行う こ とによ り 、 同様に復号するこ と ができる。
よって、 復号回路も前記の例における H " 乗算回路に S： 以外のシン ドロームを新たに入力 し、 S ! ^ Oかつ 以外のシン ドロームが 0の場 ， 合、 検出信号を出力する。 また、 G F ( 2 b ) 上の誤り 生成回路に を新たに入力 し、 G F ( 2 ) 上の誤り 生成回路において、 G F ( 2 r ) 上の誤り e ' において誤りバイ ト.数が 1 かどうかを調べ、 前記ソー ト 回路を用いて S のノヽミ ング重みが〃 l t よ り 大きいかど う かを調べる こ とによ り 、 復号回路を同様に構成できるこ とは明らかである。
前述したよ う に、 本発明では、 バイ ト中に t ビッ トまでの誤り を有す るスポッティバイ ト誤り に対し、 p i個のバイ 卜 に生じる μ 1個のスポ ッテイ ノくィ ト誤り を訂正 し、 かつ ρ 2個のバイ トに生じる μ 2個のスポ ッティバイ ト誤り を検出する能力を有する誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り制御符号の一般性のある符号構成を与え る と と もに、 誤り の訂正 · 検出が実現でき る回路である符号化回路及び 9
復号回路の具体的な構成を示して、 検査情報が具体的に生成できるこ と 、 及び誤り が具体的に訂正 · 検出でさ るこ と を示した。
また、 本発明は t = 1 と したと き 、 '限られた数のバイ トに生じたラン ダム ビッ 卜誤り を制御するこ とができる機能を備えた誤りバイ ト数を制 限したランダム ビッ ト誤り訂正 · 検出符号となるこ と を示した。
また、 本発明では、 訂正能力を超えた 1 バイ ト誤り を検出する機能を 有する誤りバイ ト数を制限したバイ ト内複数スポッテイ ノくィ ト誤り制御 符号の一般性のある符号構成を与える と と もに、 誤り の訂正 · 検出が実 現できる回路である符号化回路及び復号回路の具体的な構成を示して、 検査情報が具体的に生成できるこ と 、 及び誤り が具体的に訂正 · 検出で きるこ とを示した。
以上の説明では、 主と してメモリ装直に注目 して本発明の週用 述ベ たが、 本発明は、 それに限定されるものではなく 、 例えば、 このよ う な バイ ト単位で物理的に独立した回路と、 モン ールと、 装置とから構成 され、 この中で限定した数の誤り が生じる可能性の高レヽ一般の情報シス テム等に適用可能である。 また、 光通信回路ゃバス線回路等の通 また は伝送のための回路、 装置またはシステムにも適用可能である
また、 本発明の目的は、 本実施の形態の誤りバィ ト数を制限したバィ ト内複数スポッティバイ ト誤り訂正 • 検出装置の機能を実現する ソフ 卜 ウェアのプログラムコー ドを記述した fe媒体を 、 システム或いは装置 に供給し、 そのシステム或いは装置のコンピュータ (又は C P Uや M P U ) が記憶媒体に格納されたプロ グラム — ドを み出して実行するこ とによっても、 達成されるこ とは言う までもなレ、
この場合、 記憶媒体から読み出されたプ口 グラム n一 ド'自体力 本実施 の形態の機能を実現するこ と となり 、 そのプ口 グラムコ一 ドを αί '慮した 記憶媒体及び当該プロ グラムコー ドは本発明を構成するこ と となる。 プ ロ グラムコー ドを供給するための記憶媒体と しては、 R o M、 フ レキシ ブルディスク、 ハー ドディ スク、 光ディ スク、 光磁気ディスク、 C D— R O M , C D— R、 磁気テープ、 不揮発性のメモリ カー ド等を用いるこ とができる。
また、 コ ンピュータが読み出したプログラムコー ドを実行するこ とに よ り 、 前記本実施の形態の機能が実現されるだけでなく 、 そのプロダラ ムコー ドの指示に基づき、 コ ンピュータ上で稼動している O S等が実際 の処理の一部又は全部を行い、 その処理によって本実施の形態の機能が 実現される場合も含まれるこ とは言う までもない。 産業上の利用可能性
以上説明したよ う に、 本発明に係る、 誤りバイ ト数を制限したバイ ト 内複数スポッティバイ ト誤り訂正 ' 検出方法及び装置によれば、 符号を 表現するパリ ティ検査行列と入力情報データ と を基に生成した検査情報 を前記入力情報データに付加した送信語が、 情報伝送路中で発生した誤 り を有する可能性のある受信語に対し、 前記パリ ティ検査行列を基にシ ン ドロームを生成する と と もに、 このシン ドロームを基に前記受信語の 誤り を訂正または検出するよ う にしているので、 1 バイ ト中の 1 ビッ ト 、 2 ビッ ト、 3 ビッ ト等の t ビッ トまでの誤り であるスポッティバイ ト 誤り に対し、 任意に制限された数のバイ トに生じた、 任意の数のバイ ト 内複数スポッティバイ ト誤り （誤り の傾向を調査して、 設計者がバイ ト の数及びスポッティバイ ト誤り の個数を任意に決めるこ とができる） を 訂正 ' 検出する機能を有する、 誤りバイ ト数を制限したバイ ト内複数ス ポッティバイ ト誤り制御符号を実現するこ とができた。 これによ り 、 誤り を検出または訂正する符号であるパリ ティ検査行列 の構成ゃ復号の処理手順を、 誤り の発生状況ごとに対応させる必要がな く 統一的に扱う こ とが可能となり 、 本発明の符号機能における t値、 b 値、 P 値、 P 2値、 i値、 2値を任意に設定するだけで、 パリ ティ 検査行列 Hゃ復号手順を統一的に扱う こ とが可能とな り 、 誤り の発生状 態に柔軟に対応できる符号機能を提供するこ とができる。
さ らに、 b ビッ トであるバイ ト長よ り も小さな整数ビッ ト長 t を選ぶ こ とによ り 、 従来のバイ ト誤り制御符号 （ t = b に相当） と比較して、 検査ビッ ト数を大幅に減少するこ とが可能となる。 これによ り 、 符号長 に対する検査ビッ 'ト数の占める割合を小さ く させて、 符号化率を格段に 向上するこ とが可能となり 、 高効率且つ高信頼性のあるデータ転送を実 現するこ とができ る。
要するに、 従来の符号技術では存在しない、 『制限された数のバイ ト に生じた、 多重のバイ ト内複数スポッティバイ ト誤り を制御でき る』 と いった優れた機能を備える本発明の誤りバイ ト数を制限したバイ ト内複 数スポッティバイ ト誤り訂正 ·検出方法及び装置によれば、 従来の リ ー ドソ ロ モ ン符号 （R e e d-S o l omo n 符号） による多重バイ ト誤り制御符号 と比較して、 検査ビッ ト数を少なく して符号化率を向上させるこ とがで き、 また、 特に、 t = l と した場合、 従来の B C H符号による多重ビッ ト誤り制御符号と比較して、 検査ビッ ト数を少なく して符号化率を向上 させるこ とができ、 さ らに、 ビッ ト誤り の発生状態に柔軟に対応できる 符号機能を提供するこ とができる といった顕著な効果を奏する。 ぐ参考文献一覧〉
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Claims

請 求 の 範 囲
1 . 入力情報データを基に送信語を生成する符号化手段と、 情報伝送路 中で誤り が発生した前記送信語を受信語と して入力して前記誤り を訂正 または検出する復号手段とを備える誤りバイ ト数を制限したバイ ト内複 数スポッティバイ ト誤り訂正 ' 検出装置であって、
前記符号化手段は、 スポッティバイ ト誤り制御符号を表現するパリ テ ィ検査行列と、 前記入力情報データ と を基に生成した検査情報を前記入 力情報データに付加するこ とによ り 、 前記送信き π Eαを生成し、
前記復号手段は、 前記パジ ティ検査行列を基に前記受信語のシン ドロ
—ムを生成するシン ドローム生成手段と、 前記シン ドローム生成手段に よ り生成されたシン ドロームを に リ記 ¾信卩五の誤り を訂正または検出 する誤り訂正手段と を備えるこ と を特徴とする誤りバイ ト数を制限した バ イ ト内複数スポッテイ ノく ィ ト誤り訂正 · 検出 ia。
装
2 . 前記入力情報データが 、 b ( b は 2以上の整数） ビッ トを 1 ノくイ ト と し、 複数のバイ トから構成される場合に、 ここで、 ノくイ ト内の t ビッ ト （ l ^ t ^ b ) までの誤 をスポッテイ ノくィ 卜誤り と称し、 1 ノ イ ト 内に複数の前記スポッティノヽィ ト誤り が生じる り をバイ ト内複数スポ
- ッテイ ノくィ ト誤り と称する と を前提と し、
前記パリ ティ検査行列で表現される前記スポ -yティバイ ト誤り制御符 号は、 P 1個のバイ 卜に生じる μ 1個のスポッティ バイ ト誤り を訂正し
、 かつ ρ 2個のバイ 卜に生じる μ 2個のスポッティバイ ト誤り を検出す る請求の範囲第 1 項に記載の誤りバイ ト数を制限したバイ ト内複数スポ ッティバイ ト誤り訂正 · 検出装置。
3 . 前記 t値、 b値、 p i値、 p 2値、 μ i値、 μ 2値を任意に設定し、 ただし、 p ！ ≤ p 2及び； z ！≤ μ 2が成立する請求の範囲第 2項に記載の 誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出 装置。
4 . 前記情報伝送路は、 情報通信システムである請求の範囲第 1 項乃至 請求の範囲第 3項のいずれかに記載の誤り バイ ト数を制限したバイ ト内 複数スポッティバイ ト誤り訂正 · 検出装置。
5 . 前記情報伝送路は、 メモリ システムである請求の範囲第 1 項乃至請 求の範囲第 3項のいずれかに記載の誤りバイ ト数を制限したバイ ト内複 数スポッティバイ ト誤り訂正 . 検出装置。
6 . 前記情報伝送路は、 バス線回路である請求の範囲第 1 項乃至請求の 範囲第 3項のいずれかに記載の誤りバイ ト数を制限したバイ ト内複数ス ポッティバイ ト誤り訂正 ♦ 検出装置。
7 . 前記パ リ ティ検査行列は、 ρ 個のバイ トに生じる 個のスポッ ティバイ ト誤り を訂正し、 かつ p 2個のバイ 卜に生じる μ 2個のスポッ ティバイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限したバイ ト内複数スポ ッテ ィバイ ト誤り 制御符号 （ [ /bEC; ^ - 2〃bED] p^ 号） に用いる、 R行 N列を有する次の行列 Hであり 、 Η' Η' · · . Η' … Η'
χ0Η" γΧΗ" . · · Η" … γ"-λΗ"
H = γ'Η" γ2Η" . · · y2iH" . … 、、 Η
Figure imgf000103_0001
ただし、 R = q + ( P J + P 2 - 1 ) r 、 N = b n 、 0 ≤ i n 、 n = 2 r— 1 であ り 、 行列 H ' は、 H ' = [ h o ' 、 h 1 ' 、 · · ·、 h b— ] に示す q次の列べク トノレ h j ' ( 0 ≤ j ≤ b - 1 ) から構成さ れる q行 b列 （ q ≤ b ) の 2元行列であ り 、 （ μ i + μ 2 ) t または b の う ちいずれか小さい値に等しいか大きい列が線形独立であ り 、 （ i + μ 2 ) t ≥ b のと き、 前記行列 H ' は単位行列を含む正則行列であ り 、 ( μ , + μ 2 ) t < b のと き、 前記行列 H ' は最小ハミ ング距離 （ μ i + μ 2 ) t + 1 を有する符号の検査行列、 すなわち、 （ μ + 2 ) t ビ ッ ト誤り検出機能を有する （ b 、 b - q ) 符号のパリ ティ検査行列に等 しく な り 、 また、 行列 H " は、 H " = [ h 0 " 、 h j " 、 · · ·、 h b ， ] に示す r 次の列べク ト ノレ h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r b ) の 2元行列であ り 、 LC", + 2)/2」 t または b の う ちいず れか小さい値に等 しいか大きい列が線形独立であ り 、 こ こ で、 」は X を超えない最大の整数を表し、 また、 + / ）/2」 t ≥ b のと き、 前記行 列 H " は単位行列を含む正則行列であ り 、 L(A + ）/2」 t < b のと き、 前 記行列 H " は最小ハミ ング距離 + μ2)/2} t + 1 を有する符号の検査行 列、 すなわち、 LC", + 2)/2」 t ビ ッ ト誤り検出機能を有する （ b 、 b — r ) 符号のパリ ティ検査行列に等しく な り 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって、 1 H " = [ γ ' h 。 " 、 γ ' h ， 、 … 、 7 1 h b _ j " ] が成立する よ う に構成される請求の範囲第 2項乃至請 求の範囲第 6項のいずれかに記載の誤りバイ ト数を制限したバイ ト内複 数スポッティバイ ト誤り訂正 · 検出装置。
8 . 前記パ リ ティ検査行列は、 p 個のバイ トに生じる 個のスポッ ティバイ ト誤り を訂正し、 かつ p 2個のバイ トに生じる μ 2個のスポッ ティバイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限した伸長 バ イ ト 内 複 数 ス ポ ッ テ イ ノく ィ ト 誤 り 制 御 符 号 （ 伸 長
[ /bEC]Pi -[ /bED]p2符号） に用いる、 R行 N列を有する次の行列
Hであ り 、 -
H' H' · • Η' · ·· Η' H'
γ0Η" . γλΗ" · • H" · ·· γ"-]Η"
γ°Η" γ2Ηη - - γ2ίΗ" . .. H" " r'xr' r°H" ·· （Λ+ — り 〃
or、b ' ただし、 r ' r であ り 、 R = q + ( P l + p 2 — 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 n = 2 r ' — 1 であ り 、 / は r : 次の単位行列で、 Oは零行列であ り 、 行列 H ' は、 H ' = [ h 。 ' 、 h 、 · · ·、 h b _！ ' ] に示す q次の列ベク トル h j ' ( 0 ≤ j ≤ b - 1 ) から構成される q行 b列 （ q ≤ b ) の 2元行列であ り 、 （ μ + μ 2 ) t または b のう ちいずれか小さい値に等しいか大きい列が線形独立で あ り 、 （ μ i + μ 2 ) t ≥ b のと き、 前記行列 H ' は単位行列を含む正 則行列であ り 、 （ i + 2 ) t < b のと き、 前記行列 H ' は最小ハミ ング距離 （ i + μ 2 ) t + 1 を有する符号の検査行列、 すなわち、 （ U , + μ 2 ) t ビッ ト誤り検出機能を有する （ b 、 b - q ) 符号のパ リ ティ検査行列に等 しく な り 、 また、 行列 H " は、 H " = [ h 0 " 、 h , 0 3
" 、 · · ·、 h b ， ] に示す r 次の列べク トル h j " ( 0 ≤ j ≤ b — 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元行列であ り 、 + "2)/2」 t または b のう ちいずれか小さい値に等.しいか大きい列が線形独立であり 、 こ こで、 |_」は X を超えない最大の整数を表し、 また、 LC", + 2)/21 t ≥ b の と き 、 前記行列 H " は単位行列 を含む正則行列で あ り 、 (μ, +μ2)/2} t く b のと き、 前記行列 H " は最小ハミ ング距離 LO, +/½)/2」 t + 1 を有する符号の検査行列、 すなわち、 LC", + ½)/2」 t ビッ ト誤り検 出機能を有する （ b 、 b - r ) 符号のパリ ティ検査行列に等しく なり 、 γ は G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であって、 γ ' Η " = [ γ ' Φ ( h ο " ) , ' ( h ! " ) 、 …、 Φ ( h b ェ " ) ] が成立するよ う に構成され、 こ こで、 Φは加法のも とで G F ( 2 r ) 力 ら G F ( 2 r ' ) への単射準同型写像 ( injective homomorphi sm) であ り 、 すなわち、 : G F ( 2 r ) → G F ( 2 r ' ) である請求の範囲 第 2項乃至請求の範囲第 6項のいずれかに記載の誤りバイ ト数を制限し たバイ ト内複数スポッティバイ ト誤り訂正 · 検出装置。
9 . 前記パリ ティ検査行列は、 p 個のバイ トに生じる u i個のスポッ ティバイ ト誤り を訂正する と と もに、 p 2個のバイ 卜に生じる ； u 2個の スポッティバイ ド誤り を検出し、 かつ訂正能力を超えた 1バイ ト誤り を 検出する機能を有する、 誤りバイ ト数を制限したバイ ト内複数スポッテ ィバイ ト誤り 制御符号 （ [ /bEC — [ 2〃bED]p2— S6ED符号） に用い る、 R行 N列を有する次の行列 Hであり 、 - ·· ib …
r°H" r]Hn . ·· γ'Ηη ··· γ"-χΗ"
H = r°H" r2Hn . ·' r 2iH" ··· ("—')
Figure imgf000106_0001
ただし、 R = b + ( p ！ + p 2 - 1 ) r 、 N = b n、 0 ≤ i ≤ n - 1 、 n = 2 r — 1 、 I bは b次の単位行列であ り 、 行列 H " は、 H " 二 [ h 0，， 、 h J " , · · ·、 h b _ j " ] に示す r 次の列べク トノレ h 』 " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元行列であ り 、 [( , +μ2)/2} t または b の う ちいずれか小さい値に等しいか大きい列が線 形独立であ り 、 こ こ で、 L」は X を超えない最大の整数を表し、 こ こ で 、 LO, + ） /2」 t bのと き、 前記行列 H " は単位行列を含む正則行列で あ り 、 LO, +〃2)/2」 t く b の と き 、 前記行列 H " は最小ハ ミ ング距離 1(μ +μ2)/2] t + 1 を有する符号の検査行列、 すなわち、 |_ ( ， + ） /2」 t ビ ッ ト誤り検出機能を有する （ b、 b - r ) 符号のパリ ティ検査行列に等 しく な り 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって 、 γ ; H " = [ 7 1 h o " 、 γ ; h ' 、 …、 y 1 h b — ' ] が成立する よ う に構成'される請求の範囲第 2項乃至請求の範囲第 6項のいずれかに記 載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 . 検出装置。
1 0 . 前記パリ ティ検査行列は、 p 個のバイ トに生じる ：個のスポ ッテイ ノくィ ト誤り を訂正する と と もに、 p 2個のバイ トに生じる μ 2個 のスポッティバイ ト誤り を検出し、 かつ訂正能力を超えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限した伸長バイ ト内複数ス ポッティバイ ト誤り制御符号 （伸長 [ /WEC;^, -[ lt/bEO]P2 - S6ED符 号） に用いる、 R行 N列を有する次の行列 Hであり 、 . 。w χ°Η" γΗ" . - r"
H = γ'Η" χ2Η" . ·· γ2ίΗ" · H" orxb
Figure imgf000107_0001
' ただし、 r ' ≥ r であ り 、 R = b + ( p + p 2 - 1 ) r ， 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r — 1 、 I bは b次の単位 行列であ り 、 ,は r ' 次の単位行列で、 Oは零行列であ り 、 行列 H " は 、 H " = [ h 。 " 、 h ' 、 · · ·、 h b — ， ] に示す r 次の列ベク トル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元行列 であり 、
t または bの う ちいずれか小さい値に等しいか大きい列が線形独立であ り 、 こ こ で 、 」は X を超 え な い最大 の整数 を 表 し 、 こ こ で 、 (μ +//2)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正則行列であ り 、 L(A +/"2)/2j t < b の と き 、 前記行列 H " は最小ハ ミ ン グ距離 [(/,
Figure imgf000107_0002
t + 1 を有する符号の検査行列、 すなわち、 + 2)/2」 t ビ ッ ト誤り検出機能を有する （ b 、 b — r )' 符号のパリ ティ検査行列に等 しく な り 、 γ は G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であ つて、 y i H" = [ γ ' Φ ( h ο " ) 、 y 1 Φ ( λ " ) 、 · · ·、 y ' Φ ( h b — ' ) ] が成立するよ う に構成され、 こ こで、 Φは加法のも と で G F ( 2 r ) カゝ ら G F ( 2 r ' ) への単射準同型写像 （ injective homomorphism) であり 、 すなわち、 : G F ( 2 r ) → G F ( 2 r ' ) で ある請求の範囲第 2項乃至請求の範囲第 6項のいずれかに記載の誤りバ ィ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出装置。
1 1 . 前記誤りバイ ト数を制限したバ'.ィ ト内複数スポッティバイ ト誤り 制御符号 （ / EC]Pi -[ 2〃bED]p2符号） は、 前記 t値を 1 に設定し た場合 （ t 二 1 ) に、 p i個のバイ トに生じる 個のランダム ビッ ト 誤り を訂正し、 かつ p 2個のバイ トに生じる 2個のランダムビッ ト誤 り を検出する機能を有する、 誤りバイ ト数を制限したランダムビッ ト誤 り制御符号となる請求の範囲第 7項に記載の誤り バイ ト数を制限したバ ィ ト内複数スポッティバイ ト誤り訂正 · 検出装置。
1 2. 前記誤りバイ ト数を制限した伸長バイ ト内複数スポッティバイ ト 誤り 制御符号 （伸長 [ /bEC]Pi - [ 2〃bED]P2符号） は、 前記 t値を 1 に設定した場合 （ t = l ) に、 P l個のバイ 卜に生じる μ ι個のラ ンダ ム ビッ ト誤り を訂正し、 かつ ρ 2個のバイ トに生じる μ 2個のラ ンダム ビッ ト誤り を検出する機能を有する、 誤りバイ ト数を制限したランダム ビッ ト誤り制御符号となる請求の範囲第 8項に記載の誤りバイ ト数を制 限したバイ ト内-複数スポッティバイ ト誤り訂正 · 検出装置。
1 3. 前記誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り 制御符号 （ -[ 2t/bEO]P2 - SAED符号） は、 前記 t値を 1 に 設定した場合 （ t = l ) に、 P l個のバイ トに生じる / 1個のラ ンダム ビッ ト誤り を訂正する と と もに、 p 2個のバイ トに生じる μ '2個のラ ン ダムビッ ト誤り を検出し、 かつ訂正能力を超えた 1バイ ト誤り を検出す る機能を有する、 誤りバイ ト数を制限したランダムビッ ト誤り制御符号 となる請求の範囲第 9項に記載の誤りバイ ト数を制限したバイ ト内複数 スポッティバイ ト誤り訂正 · 検出装置。
1 4 . 前記誤りバイ ト数を制限した伸.長バイ ト内複数スポッティバイ ト 誤り制御符号 （伸長 [ /み EC]p, - [ 2〃bED]P2 - S6ED符号） は、 前記 t 値を 1 に設定した場合 （ t == l ) に、 P l個のバイ トに生じる μ ι個の ラ ンダムビッ ト誤り を訂正する と と もに、 ρ 2個のバイ 卜に生じる 2 個のランダムビッ ト誤り を検出し、 かつ訂正能力を超えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限したラ ンダム ビッ ト誤り 制御符号となる請求の範囲第 1 0項に記 の誤りバイ ト数を制限したバ イ ト内複致スポッティバイ ト誤り訂正 · 検出装置。
1 5 . 前記ノヽ0リ ティ検査行列 （ H ) は、 t ≥ b し^ + ^と した場合 に、 前記行列 Η ' 及び前記行列 H は任 , の b列が線形独立な行列とな り 、 Ρ ェバイ ト誤り を訂正する と と もに Ρ 2バイ ト誤り を検出する機能 を有する R S符号のパリ ティ検査行列と一致する請求の範囲第 7項に記 載の誤りバイ ト数を制限したバイ 卜内複数スポッティバイ ト誤り訂正 · 検出装 irf 。
1 6 . 前記ノ リ ティ検査行列 （ H ) は、 t ≥ b z L ( , + ） / 2」と した場合 に、 前記行列 H ' 及び前記行列 H は任思の b列が線形独立な行列とな り 、 Ρ iバイ ト誤り を訂正する と と もに Ρ 2バイ ト誤り を検出する機能 を有する 2次伸長 R S符号のノ リ ティ検査行列と一致する請求の範囲第
8項に記載の誤りバイ ト数を制限したバィ ト内複数スポッティバイ ト誤 り訂正 • 検出装置
1 7 . 前記パリ ティ検査行列 （H) は、 t ≥ b /^(〃 ^)/2」と した場合 に、 前記行列 H " は任意の b列が線形独立な行列とな り 、 p バイ ト誤 り を訂正する と と もに p 2バイ ト誤り 'を検出する機能を有する R S符号 のパリ ティ検査行列と一致する請求の範囲第 9項に記載の誤りバイ ト数 を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出装置。
1 8 . 前記パリ ティ検査行列 （H) は、 t bノし^+ ） 」と した場合 に、 前記行列 H " は任意の b列が線形独立な行列と な り 、 p iバイ ト誤 り を訂正する と と もに p 2バイ ト誤り を検出する機能を有する 2次伸長 R S符号のパリ ティ検査行列と一致する請求の範囲第 1 0項に記載の誤 りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出装 置。
1 9. 前記誤り訂正手段は、 前記シン ドロームを基に前記受信語の何れ の ビッ トが誤っているかを検出する ビッ ト誤り ポイ ンタを生成し、 生成 された前記ビッ ト誤り ポイ ンタを基に、 誤り ビッ トに該当する前記受信 語のビッ ト値を反転させるこ とによ り 、 前記受信語の誤り を訂正し、 ま た、 前記受信語のビッ ト誤り を訂正できないこ と を検出した場合に、 訂 正不可能誤り検出信号を出力する請求の範囲第 1 項乃至請求の範囲第 1 8項のいずれかに記載の誤りバイ ト数を制限したバイ ト内複数スポッテ ィパイ ト誤り訂正 · 検出装置。
2 0. 前記誤り訂正手段は、 H ' 復号手段と、 H" 乗算手段と、 G F ( 2 r ) 上の並列復号手段と、 G F ( 2 b ) 上の誤り生成手段と、 反転手 段とから構成ざれる請求の範囲第 7項乃至請求の範囲第 1 8項のいずれ かに記載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り 訂正 · 検出装置。
2 1 . 前記 H ' 復号手段は、 前記シン ドローム生成手段で生成された前 記シン ドロームの上位 q ビッ トを基に して、 バイ ト ごとの誤り の和 （ e A) を生成し、
前記 H" 乗算手段は、 前記 H ' 復号手段で生成された前記バイ ト ごと の誤り の和 （ e A) を基に して、 前記バイ ト ごとの誤り の和 （ e A) と H " の転置行列の積を生成し、
前記 G F ( 2 r ) 上の並列復号手段は、 前記 H" 乗算手段で生成され た前記バイ ト ごとの誤り の和 （ e A ) と H " の転置行列の積、 及び前記 シン ドローム生成手段で生成された前記シン ドロームの上位 q ビッ トを 除く 残り の下位ビッ トを基にして、 G F ( 2 r ) 上のビッ ト誤り ポイ ン タ、 及び G F ( 2 r ) 上の並列復号において誤り訂正が不可能とみなさ れたと きに出力される第 1 の訂正不可能誤り検出信号を生成し、
前記 G F ( 2 b ) 上の誤り 生成手段は、 前記 H ' 復号手段で生成され た前記バイ ト ごと の誤り の和 （ e A ) 、 及び、 前記 G F ( 2 r ) 上の並 列復号手段で生成された前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタを基 に して、 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ、 及び誤り訂正が不可能 とみなされたと きに出力される第 2 の訂正不可能誤り検出信号を生成し 前記反転手段は、 前記 G F ( 2 b ) 上の誤り 生成手段で生成された前 記 G F ( 2 b ') 上のビッ ト誤り ポイ ンタ を基に して、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタに対応した前記受信語のビッ ト値を反転させる こ とによ り 、 前記受信語の誤り を訂正する請求の範囲第 2 0項に記載の 誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出 装置。
2 2 . 前記誤り訂正手段では、 前記 G F ( 2 r ) 上の並列復号手段で生 成された前記第 1 の訂正不可能誤り検出信号と、 前記 G F ( 2 b ) 上の 誤り生成手段で生成された前記第 2 の訂正不可能誤り検出信号の論理和 をと るこ とによ り 、 '訂正能力を超えた誤り を検出したこ とを示す第 3の 訂正不可能誤り検出信号を出力する請求の範囲第 2 1 項に記載の誤りバ ィ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出装置。
2 3 . 前記 G F ( 2 b ) 上の誤り生成手段は、
前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の 1 ノくイ ト力 ら、 復号結果ビッ ト誤り ポイ ンタ （ e ) の 1 バイ ト及び i バイ トにおける検 出信号を出力する t ビッ ト誤り訂正復号手段と、
入力された複数の前記 i バイ トにおける検出信号の重みの数だけを出 力の上位ビッ トから 1 を連続して出力する多入力ソー ト手段と、
誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1バイ トを出力する i バイ トにおける誤訂正判定手段と、
を備えた請求の範囲第 2 1項又は請求の範囲第 2 2項に記載の誤りバ ィ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出装置。
2 4 . 前記 G F ( 2 b ) 上の誤り 生成手段は、 t ビッ ト誤り訂正復号手 段と、 多入力ソー ト手段と、 i バイ トにおける誤訂正判定手段と を備え ており 、
前記 t ビッ ト誤り訂正復号手段は、 前記 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ （ e ' ) の所定の 1 バイ トを入力と し、 復号結果ビッ ト誤り ポ イ ンタ （さ） の前記所定の 1 バイ トに対応する 1 バイ ト を前記 i バイ ト における誤訂正判定手段に出力する と'と もに、 訂正能力をこえた誤り を 検出する信号である i バイ 卜における検出信号を前記多入力ソー ト手段 と前記 i バイ トにおける誤訂正判定手段に出力する手段であり 、
前記多入力ソー ト手段は、 入力される複数の前記 i バイ トにおける検 出信号の重み （ 1 の数） を数え、 その重みの数だけを出力の上位ビッ ト から 1 を連続して出力する手段であり 、
前記 i バイ トにおける誤訂正判定手段は、 すべてのバイ トの前記 t ビ ッ ト誤り訂正復号手段から出力される前記復号結果ビッ ト誤り ポイ ンタ ( e ) 、 前記 i バイ トにおける検出信号、 及び前記バイ ト ごとの誤り の 和 （ e A ) を入力と し、 誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1バイ トを出力する手段である請求の範囲第 2 1 項又は請求の範囲第 2 2項に記載の誤りバイ ト数を制限したバイ ト内 複数スポッティバイ ト誤り訂正 ' 検出装置。
2 5 . 前記 G F ( 2 b ) 上の誤り 生成手段では、 前記多入力ソー ト手段 から出力された信号において、 その上位 2 ビッ ト 目の信号を前記第 2 の 訂正不可能誤り検出信号と して出力 し、 また、 前記 i バイ トにおける誤 訂正判定手段から出力された信号を集め、 符号ビッ ト長のビッ ト数を有 する前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタを出力する請求の範囲第 2 3項又は請求の範囲第 2 4項に記載の誤りバイ ト数を制限したバイ ト 内複数スポッティバイ ト誤り訂正 · 検出装置。
2 6 . 前記 i バイ トにおける誤訂正判定手段では、 前記誤訂正判定が次 2
の誤訂正判定数式によって行われ、
WH(e,リ
ただし、 で定義され、 スポ ッ テ ィ バイ
Figure imgf000114_0001
ト誤り の個数を表し、 WH ^,. )はベク トル e iにおけるガロア体 G F ( 2 ) 上のハミ ング重みであり 、
前記誤訂正数式が成立している場合に、 e x = とな り誤訂芷はされ ていないと判定され、 前記誤訂正数式が成立していない場合に、 e x≠ χと な り誤訂正はされている と判定される よ う にする請求の範囲第 2 5項に記載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤 り訂正 · 検出装置。
2 7. 前記 /bEC — [〃2〃bED]p2— S^ED符号、
及び前記伸長 [ /6EC]P| -[μ2ί/δΕΌ]Ρ2— S6ED符号に対しては、
前記 H" 乗算手段に 以外のシン ドロームを新たに入力 し、 S !^ O かつ S :以外のシン ドロームが 0の場合に、 検出信号を出力 し、
また、 前記 G F ( 2 b ) 上の誤り 生成手段に S t を新たに入力 し、 前 記 G F ( 2 b ) 上の誤り 生成手段において、 G F ( 2 r ) 上の誤り e ' において誤り バイ ト数が 1 かどうかを調べ、 前記多入力ソー ト手段を用 いて S t のハ ミ ング重みが ！ t よ り 大きいかど う かを調べる こ と によ り 、 前記復号手段を構成する請求の範囲第 2 6項に記載の誤りバイ ト数 を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出装置。
2 8. 入力情報データを基に送信語を生成する符号化処理ステップと、 情報伝送路中で誤り が発生した前記送信語を受信語と して入力 して前記 誤り を訂正または検出する復号処理ステ ップと を有する誤りバイ ト数を 制限したバイ ト内複数スポッティバィ ト誤り訂正 · 検出方法であって、 前記符号化処理ステ ップは、 スポッ'ティバイ ト誤り制御符号を表現す るパリティ検査行列と、 前記入力情報データ と を基に生成した検査情報 を前記入力情報データに付加するこ とによ り 、 前記送信語を生成し、 前記復号処理ステップは、 前記パリ ティ検査行列を基に前記受信語の シン ドロームを生成するシン ドローム生成処理ステップと、 前記シン ド ローム生成処理ステ ップによ り 生成されたシン ドロームを基に前記受信 語の誤り を訂正または検出する誤り訂正処理ステップと を有し、
前記入力情報データが、 b ( b は 2以上の整数） ビッ トを 1 ノ イ ト と し、 複数のバイ トから構成される場合に、 こ こで、 バイ ト内の t ビッ ト ( 1 ≤ t ≤ b ) までの誤り をスポッ ィ ヽ r n¾ V d . Fし、 1 ノくイ ト内 に複数の前記スポッティバイ ト誤り が生じる誤り をバイ ' ト内複数スポッ ティバイ ト誤り と称するこ と を前提と し、
前記パリ ティ検査行列で表現される前記スポッテイ ノ ィ ト誤り制御符 号は、 p 個のバイ トに生じる j個のス ポ ッテ ィ バイ ト誤 を訂正し 、 かつ p 2個のバイ トに生じる μ 2個のスポッティバイ ト誤 を検出 し 前記 t 値、 b値、 p i値、 p 2値、 μ 値、 μ 2値を任意に設定し、 た だ'し、 P j ^ P s及び i ^ /Z sカ 成立し、
前記情報伝送路は、 情報通信システム、 メ モ リ システム、 又はバス線 回路の何れかであるこ とを特徴とする誤りバイ ト数を制限したバイ ト内 複数スポッティバイ ト誤り訂正 · 検出方法。
2 9 . 前記パリ ティ検査行列は、 p 個のバイ トに生じる ； u 個のスポ 4
ッティバイ ト誤り を訂正し、 かつ p 2個のバイ 卜に生じる μ 2個のスポ ッティバイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限したバ ィ ト内複数ス ポ ッティ バイ ト誤り 制御符号 （ /bEC -[μ2ί/όΕΌ] Pi 符号） に用いる、 R行 Ν列を有する次の行列 Ηであり 、
H' H' ·· - Η' - ·· H'
r°H" γλΗ" .· . Hn ' ·· γ"-Η"
H r°H" γ2Η" ·· . γ2Ή" . .. ("-))
Figure imgf000116_0001
ただし、 R = q + ( P ! + P 2 - 1 ) r 、 N = b n 、 0 ≤ i ≤ n - 1 、 n = 2 r — 1 であ り 、 行列 H ' は、 H ' = [ h 。 ， ゝ h 、 · · ·、 h b―】 ' ] に示す q次の列べク トノレ h j ' ( 0 ≤ j ≤ b - 1 ) から構成さ れる q行 b 歹 IJ ( q ≤ b ) の 2元行列であ り 、 （ μ 〗 + 2 ) t または b の う ちいずれか小さい値に等しいか大きい列が線形独立であ り 、 （； u ！ + μ 2 ) t b のと き、 前記行列 H ' は単位行列を含む正則行列であ り 、 ( μ , + μ 2 ) t < b のと き、 前記行列 H ' は最小ハ ミ ング距離 （ μ 丄 + μ 2 ) t + 1 を有する符号の検查行列、 すなわち、 （ μ i + μ 2 ) t ビ ッ ト誤り検出機能を有する （ b 、 b - q ) 符号のパリ ティ検査行列に等 しく な り 、 また、 行列 H " は、 H " = [ h 0 " 、 h , " 、 · · ·、 h b — ' ] に示す r 次の列べク トノレ h j " ( 0 ≤ j ≤ b - 1 ) 力、ら構成される r 行 b歹 lj ( r ≤ b ) の 2元行列であ り 、 +〃2)/2」 t または b の う ちいず れか小さい値に等しいか大きい列が線形独立であ り 、 こ こ で、 」は X を超えない最大の整数を表し、 また、 L(A +"2)/2」 t ≥ b のと き、 前記行 列 H " は単位行列を含む正則行列であ り 、 +y"2)/2j t < b のと き、 前 記行列 H " は最小ハミ ング距離 LO, +/2)/2j t + 1 を有する符号の検査行 列、 すなわち、 L(A + "2)/2j t ビッ ト誤り検出機能を有する （ b、 b — r ) 符号のパリ ティ検査行列に等しく な り 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって、 γ ' H，， = [ γ 1 h 0" 、 y [ 、 … 、 γ 1 h b _ J " ] が成立するよ う に構成される請求の範囲第 2 8項に記 載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出方法。
3 0 . 前記パリ ティ検査行列は、 p 個のバイ ト に生じる ； u 個のスポ ッテイ ノくィ ト誤り を訂正し、 かつ p 2個のバイ 卜に生じる 個のスポ ッティバイ ト誤り を検出する機能を有する、 誤りバイ 小数を制限した伸 長 ノく ィ ト 内 複 数 ス ポ ッ テ ィ バ イ ト 誤 り 制 御 符 号 （ 伸 長 [ /bEC ，- [ /bED]ft符号） に用いる、 R行 N列を有する次の行列 Hであ り 、
Η' H' · ·· Η' · ·· H' H'
r°H" γ、Η" . ·· H" . ·· γ "-、 H"
r°H" γ2Η" - ·· γ2ίΗ" - .. 严1) " し r'xr' r°H" yP、+Pl-、H" . ' ただし、 r ， r であ り 、 ！^ = ^ + ( + 2 — 1 ) r ， 、 N = b ( n + 1 ) + r ， 、 0 ≤ i ≤ n - 1 n = 2 r ' — 1 であ り 、 ん.は r ' 次の単位行列で、 Oは零行列であ り 、 行列 H ' は、 H ' = [ h 。， 、 h 、 · · ·、 h b ] に示す q次の列ベク トル ( 0 ≤ j ≤ b - 1 ) から構成される q行 b列 （ q b ) の 2元行列であ り 、 ( i + 2 ) t または b のう ちいずれか小さい値に等しいか大きい列が線形独立で あ り 、 （ μ i + μ 2 ) t b のと き、 前記行列 H ' は単位行列を含む正 6
則行列であ り 、 （ μ + μ 2 ) t < b のと き、 前記行列 H ' は最小ハミ ング距離 （ i + μ 2 ) t + 1 を有する符号の検査行列、 すなわち、 （ μ , + μ 2 ) t ビッ ト誤り検出機能を有する （ b、 b - q ) 符号のパリ ティ検査行列に等しく な り 、 また、 行列 H " は、 H " = [ h 。 " 、 h i " 、 · · ·、 h b _ J " ] に示す r 次の列ベク トル h ； " ( 0 ≤ j ≤ b - 1 ) から構成される r行 b列 （ r ≤ b ) の 2元行列であ り 、 LC", + 2)/2」 t または b の う ちいずれか小さい値に等しいか大きい列が線形独立であり 、 こ こ で、 」は X を超えない最大の整数を表し、 また、 L( , +〃2)/2」t ≥ b の と き 、 前記行列 H " は単位行列 を含む正則行列であ り 、 L ( , +/2)/2j t < b のと き、 前記行列 H " は最小ハミ ング距離 + ）/2」 t + 1 を有する符号の検査行列、 すなわち、 L ( ,+ 2)/2」 t ビッ ト誤り検 出機能を有する （ b、 b - r ) 符号のパリ ティ検査行列に等しく な り 、 γ は G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であって、 1 !! " = [ y ' Φ ( h 0 " ) , y 1 Φ ( h ' ) 、 …、 γ ; Φ ( h b—】，' ) ] が成立するよ う に構成され、 こ こで、 Φは加法のも とで G F ( 2 1 ) 力 ら G F ( 2 ） への単射準同型写像 ( injective homomorph i sm) であり 、 すなわち、 : G F ( 2 r ) -→ G F ( 2 r ' ) である請求の範囲 第 2 8項に記載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出方法。
3 1 . 前記パリ ティ検査行列は、 p 個のバイ トに生じる i '個のスポ ッティバイ ト誤り を訂正する と と もに、 p 2個のバイ 卜に生じる 2個 のスポッティバイ ト誤り を検出 し、 かつ訂正能力を超えた 1 バイ ト誤り を検出する機能を有す 、 誤りバイ ト数を制限したバイ ト内複数スポッ ティバイ ト誤り 制御符号 （ — [ 2〃bED]p2— S6ED符号） に用 7
R行 N列を有する次の行列 Hであり · '· - ··
r γ ·' γ -- γ
r γ ·· γ ·· ("-1)//" r .· γ 、+Ρ ただし、 R = b + ( p ！ + p 2 - 1 ) r 、 N = b n 、 0 ≤ i ≤ n - 1 、 n = 2 r — 1 、 I bは b 次の単位行列であ り 、 行列 H " は、 H " = [ h o " 、 h ' 、 · · ·、 h b ' ] に示す r 次の列ベク トル h 】 " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r b ) の 2元行列であ り 、 [(μ,
Figure imgf000119_0001
t または b の う ちいずれか小さい値に等しいか大きい列が線 形独立であ り 、 こ こで、 」は X を超えない最大の整数を表し、 こ こで 、 +〃2)/2」 t ≥ b のと き、 前記行列 H " は単位行列を含む正則行列で あ り 、 L(A + ）/2」 t く b の と き 、 前記行列 H，， は最小ノヽ ミ ング距離 L(/,
Figure imgf000119_0002
t + 1 を有する符号の検査行列、 すなわち、 L(A + 2)/2」 t ビ ッ ト誤り検出機能を有する （ b 、 b - r ) 符号のパリ ティ検査行列に等 しく な り 、 γ は G F ( 2 )の r 次の拡大体 G F ( 2 r ) の原始元であって 、 y 1 H = L 7 ' h 0 、 y ' h " ·■·、 γ 1 h b _ j " ] が成立するよ う に構成される請求の範囲第 2 8項に記載の誤りバイ ト数を制限したバ イ ト内複数スポッティバイ 卜誤り訂正 · 検出方法。
3 2 . 前記パ リ ティ検查行列は、 p 個のバイ トに生じる ； u 】個のスポ ッティ バイ ト誤り を訂正する と と もに、 p 2個のバイ 卜に生じる μ 2個 のスポッティバイ ト誤り を検出し、 かつ訂正能力を超えた 1 バイ ト誤り を検出する機能を有する、 誤りバイ ト数を制限した伸長パイ ト内複数ス ポッティバイ ト誤り 制御符号 （伸長 [〃 /6EC -[ 2t/bEO]P2 -S6ED符 号） に用いる、 R行 N列を有する次の行列 Hであり 、 . ··
γ0Η" γΗ" . ·· r"-]H" ^ r'xr' χ°Η" γ2Η" . " H" or b R°H" 、 +P2-、H" · ' ただし、 r ， ≥ r であ り 、 R = b + ( p j + p 2 - 1 ) r ' 、 N = b ( n + 1 ) + r ' 、 0 ≤ i ≤ n - 1 , n = 2 r ' — 1 、 I Ji b次の単位 行列であ り 、 ん,は r ' 次の単位行列で、 6>は零行列であ り 、 行列 H" は
、 H " = [ h 0" 、 h 1 " 、 · · ·、 h b ' ] に示す r 次の列ベク トル h j " ( 0 ≤ j ≤ b - 1 ) から構成される r 行 b列 （ r ≤ b ) の 2元行列 であり 、
t または b の う ちいずれか小さい値に等しいか大きい列が線形独立であ り 、 こ こ で 、 [ 」は X を超 え な い最大 の整数 を 表 し 、 こ こ で 、 LO, + 2)/2」 t≥ bのと き、 前記行列 H " は単位行列を含む正則行列であ り 、 LO, + 2)/2」 t < b の と き 、 前記行列 H " は最小ノヽ ミ ン グ距離 LO, + /2)/2j t + 1 を有する符号の検査行列、 すなわち、 し
Figure imgf000120_0001
t ビ ッ ト誤り検出機能を有する （ b 、 b - r ) 符号のパリ ティ検査行列に等 しく な り 、 γ は G F ( 2 )の r ' 次の拡大体 G F ( 2 r ' ) の原始元であ つて、 y i H" = [ γ 1 Φ ( h 0 " ) ·、 y ' Φ ( h " ) 、 · · ·、 y Φ ( h b ' ) ] が成立する よ う に構成され、 こ こで、 Φは加法のも と で G F ( 2 r ) カゝ ら G F ( 2 r ' ) への単射準同型写像 （ injective homomorphism) であり 、 すなわち、 <!> : G F ( 2 Γ ) → G F ( 2 r ' ) で ある請求の範囲第 2 8項に記載の誤りバイ ト数を制限したバイ ト内複数 スポッティバイ ト誤り訂正 · 検出方法
3 3 . 前記誤り訂正処理ステ ップは、 '前記シン ドロームを基に前記受信 語の何れのビッ トが誤っているかを検出する ビッ ト誤り ポイ ンタを生成 し、 生成された前記ビッ ト誤り ポイ ンタを基に、 誤り ビッ トに該当する 前記受信語のビッ ト値を反転させるこ とによ り 、 前記受信語の誤り を訂 正し、 また、 前記受信語のビッ ト誤り を訂正できないこ とを検出した場 合に、 訂正不可能誤り検出信号を出力する請求の範囲第 2 8項乃至請求 の範囲第 3 2項のいずれかに記載の誤りバイ ト数を制限したバイ ト内複 数スポッティバイ ト誤り訂正 · 検出方法。
3 4 . 前記誤り訂正処理ステップは、 H ' 復号処理ステップと、 H " 乗 算処理ステップと、 G F ( 2 r ) 上の並列復号処理ステップと、 G F (
2 b ) 上の誤り 生成処理ステップと 、 反転処理ステップと を有する請求 の範囲第 2 9項乃至請求の範囲第 3 2項のいずれかに記載の誤り.バイ ト 数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出方法。
3 5 . 前記 H ' 復号処理ステップは、 前記シン ドローム生成処理ステツ プで生成された前記シン ドロームの上位 q ビッ トを基にして、 バイ ト ご との誤り の和 （ e A ) を生成し、
前記 H " 乗算処理ステ ップは、 前記 H ' 復号処理ステ ップで生成され た前記バイ ト ごとの誤り の和 （ e A ) を基にして、 前記バイ ト ごとの誤 り の和 （ e A ) と H " の転置行列の積を生成し、
前記 G F ( 2 r ) 上の並列復号処理ステップは、 前記 H " 乗算処理ス テツプで生成ざれた前記バイ ト ごとの誤り の和 （ e A ) と H " の転置行 列の積、 及び前記シン ドロ "ム生成処理ステ ップで生成された前記シン ドロームの上位 q ビッ トを除く残り の下位ビッ トを基にして、 G F ( 2 r ) 上のビッ ト誤り ポイ ンタ、 及び G 'F ( 2 r ) 上の並列復号において 誤り訂正が不可能とみなされたと きに出力される第 1 の訂正不可能誤り 検出信号を生成し、
前記 G F ( 2 b ) 上の誤り 生成処理ステ ップは、 前記 H ' 復号処理ス テツプで生成された前記バイ ト ごとの誤り の和 （ e A ) 、 及び、 前記 G F ( 2 r ) 上の並列復号処理ステ ップで生成された前記 G F ( 2 r ) 上 のビッ ト誤り ポイ ンタを基にして、 G F ( 2 b ) 上のビッ ト誤り ポイ ン タ、 及び誤り訂正が不可能とみなされたと きに出力される第 2 の訂正不 可能誤り検出信号を生成し、
前記反転処理ステップは、 前記 G F ( 2 b ) 上の誤り 生成処理ステツ プで生成された前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタを基にして、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタに対応した前記受信語のビッ ト値を反転させるこ とによ り 、 前記受信語の誤り を訂正する請求の範囲 第 3 4項に記載の誤りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出方法。
3 6 . 前記誤り訂正処理ステ ップでは、 前記 G F ( 2 Γ ) 上の並列復号 処理ステップで生成された前記第 1 の訂正不可能誤り検出信号と、 前記
G F ( 2 b ) 上の誤り 生成処理ステップで生成された前記第 2 の訂正不 可能誤り検出信号の論理和をと るこ とによ り 、 訂正能力を超えた誤り を 検出したこ と を示す第 3 の訂正不可能誤り検出信号を出力する請求の範 囲第 3 5項に記載の誤りバイ ト数を制限したバイ ト内複数スポッティバ ィ ト誤り訂正 ' 検出方法。
3 7 . 前記 G F ( 2 b ) 上の誤り生成処理ステップは、
前記 G F ( 2 r ) 上のビッ ト誤り ポ'.ィ ンタ （ e ' ) の 1 バイ ト力 ら、 復号結果ビッ ト誤り ポイ ンタ （ ） の 1 ノくイ ト及び i バイ トにおける検 出信号を出力する t ビッ ト誤り訂正復号処理ステップと、
入力された複数の前記 i バイ 卜における検出信号の重みの数だけを出 力の上位ビッ トから 1 を連続して出力する多入力ソー ト処理ステップと 誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1バイ トを出力する i バイ トにおける誤訂正判定処理ステップと、 を有する請求の範囲第 3 5項又は請求の範囲第 3 6項に記載の誤りバ ィ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 ' 検出方法。
3 8 . 前記 G F ( 2 b ) 上の誤り 生成処理ステップは、 t ビッ ト誤り訂 正復号処理ステップと、 多入力ソー ト処理ステップと、 i バイ トにおけ る誤訂正判定処理ステップと を有し、
前記 t ビッ ト誤り訂正復号処理ステップは、 前記 G F ( 2 r ) 上のビ ッ ト誤り ポイ ンタ （ e ' ) の所定の 1 バイ トを入力と し、 復号結果ビッ ト誤り ポイ ンタ （ e ) の前記所定の 1 バイ トに対応する 1 バイ トを前記 i バイ トにおける誤訂正判定処理ステップに出力する と と もに、 訂正能 力をこえた誤り を
検出する信号である i バイ トにおける検出信号を前記多入力ソー ト処理 ステップと前記 i バイ トにおける誤訂正判定処理ステップに出力 し、 前記多入力ソー ト処理ステップは、 入力される複数の前記 i バイ 卜に おける検出信号の重み （ 1 の数） を数え、 その重みの数だけを出力の上 位ビッ トから 1 を連続して出力 し、
前記 i バイ トにおける誤訂正判定処理ステップは、 すべてのバイ トの 前記 t ビッ ト誤り訂正復号処理ステツ.プから出力される前記復号結果ビ ッ ト誤り ボイ ンタ （さ） 、 前記 i バイ トにおける検出信号、 及び前記バ イ ト ごとの誤り の和 （ e A ) を入力と し、 誤訂正判定を行い、 前記 G F ( 2 b ) 上のビッ ト誤り ポイ ンタ （ e ) の 1 バイ トを出力する請求の範 囲第 3 5項又は請求の範囲第 3 6項に記載の誤りバイ ト数を制限したバ ィ ト内複数スポッティバイ ト誤り訂正 · 検出方法。
3 9 . 前記 G F ( 2 b ) 上の誤り 生成処理ステップでは、 前記多入力ソ ー ト処理ステップから出力された信号において、 その上位 2 ビッ ト 目の 信号を前記第 2の訂正不可能誤り検出信号と して出力 し、 また、 前記 i バイ トにおける誤訂正判定処理ステップから出力された信号を集め、 符 号ビッ ト長のビッ ト数を有する前記 G F ( 2 b ) 上のビッ ト誤り ポイ ン タを出力する請求の範囲第 3 7項又は請求の範囲第 3 8項に記載の誤り バイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出方法
4 0 . 前記 i バイ トにおける誤訂正判定処理ステップでは、 前記誤訂正 判定が次の誤訂正判定数式によって行われ、
ただし、 wM (e) tt wM (e) で定義され、 スポ ッ テ ィ バイ
Figure imgf000124_0001
ト誤り の個数を表し、 WH ( )はべク ト ノレ e i におけるガロア体 G F ( 2 ) 上のハミ ング重みであり 、 前記誤訂正数式が成立している場合に、 e x = と な り誤訂正はされ ていないと判定され、 前記誤訂正数式が成立していない場合に、 e x≠ έχとな り 誤訂正はされている と判定される よ う にする請求の範囲第 3 9項に記載の誤り バイ ト数を制限したバイ ト内複数スポッティバイ ト誤 り訂正 · 検出方法。
4 1 . 前記 [〃 - [/2〃bED]P2 - S6ED符号、
及び前記伸長 [ /6EC]P| - [ 2t/bEO]P2— S6ED符号に対しては、
前記 H" 乗算処理ステップに 以外のシン ドロームを新たに入力 し 、 S !^ Oかつ 以外のシン ドロームが 0 の場合に、 検出信号を出力 し また、 前記 G F ( 2 b ) 上の誤り 生成処理ステ ップに S T を新たに入 力 し、 前記 G F ( 2 b ) 上の誤り 生成処理ステップにおいて、 G F ( 2 r ) 上の誤り e ' において誤りバイ ト数が 1 かど う かを調べ、 前記多入 カソー ト処理ステ ップで S t のノ、ミ ング重みが μ ！ t よ り 大きいかど う かを調べるこ とによ り 、 復号処理を行う請求の範囲第 4 0項に記載の誤 りバイ ト数を制限したバイ ト内複数スポッティバイ ト誤り訂正 · 検出方 法。
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