WO2006090459A1 - 無線ｉｃタグおよびその製造方法 - Google Patents

無線ｉｃタグおよびその製造方法 Download PDF

Info

Publication number
WO2006090459A1
WO2006090459A1 PCT/JP2005/003025 JP2005003025W WO2006090459A1 WO 2006090459 A1 WO2006090459 A1 WO 2006090459A1 JP 2005003025 W JP2005003025 W JP 2005003025W WO 2006090459 A1 WO2006090459 A1 WO 2006090459A1
Authority
WO
WIPO (PCT)
Prior art keywords
wireless
hole
tag
rom
pulse width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/003025
Other languages
English (en)
French (fr)
Inventor
Mitsuo Usami
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2007504593A priority Critical patent/JP4724708B2/ja
Priority to PCT/JP2005/003025 priority patent/WO2006090459A1/ja
Priority to US11/722,942 priority patent/US7800200B2/en
Priority to TW095100624A priority patent/TW200636596A/zh
Publication of WO2006090459A1 publication Critical patent/WO2006090459A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/699—Insulating or insulated package substrates; Interposers; Redistribution layers for flat cards, e.g. credit cards

Definitions

  • the present invention relates to a wireless IC tag and a manufacturing technique thereof, and more particularly, to a technique for enhancing the functionality of a wireless IC tag and realizing it at a low cost.
  • a wireless IC tag is a non-contact type tag in which desired data is written into a memory circuit in a semiconductor chip and this data is read using radio waves such as microwaves.
  • Patent Document 1 JP-A-2002-184872 discloses a method for generating a recognition number by generating a random number in advance as a method as a method for assigning a unique recognition number to each wireless IC tag.
  • a method of forming a contact hole and a through hole in a memory circuit using an electron beam drawing method and writing the identification number depending on the presence or absence of the contact hole and the through hole is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-184872
  • the resistance value and / or capacitance value formed in the pulse width detection circuit must be controlled with high accuracy. Is required. However, it is difficult to repeatedly manufacture resistors and capacitors with uniform values due to variations in manufacturing conditions. [0006] Therefore, in order to control the resistance and capacitance values with high accuracy, it is necessary to correct the resistance and capacitance values during the semiconductor manufacturing process. For example, to correct the resistance value, the interval between the through holes connecting the resistor and the wiring may be changed. Specifically, three or more candidate positions for through-holes that connect resistors and wiring are prepared.
  • adding a through hole forming step as described above during the semiconductor manufacturing process causes an increase in cost due to an increase in the number of steps.
  • the through-hole is formed using photoresist technology using a photomask, the cost of creating a photomask is also added, making it difficult to achieve both high-performance wireless IC tags and low cost. .
  • An object of the present invention is to provide a technology capable of promoting the enhancement of the functionality of a wireless IC tag without causing a significant increase in manufacturing cost.
  • the wireless IC tag of the present invention includes a memory circuit having a ROM in which a unique identification number is written, and a plurality of clock signals having different pulse widths transmitted from a reader based on resistance and capacitance values.
  • a semiconductor chip on which a pulse width detection circuit for detection is formed, and writing of the identification number to the ROM is performed through the first through-hole that conducts between the upper and lower wirings connected to the transistors constituting the ROM.
  • the resistance value of the pulse width detection circuit is controlled by the position of the second through hole that conducts between the upper and lower wirings connected to the resistor,
  • the first through hole and the second through hole are the same on the semiconductor chip. It is formed on the insulating layer.
  • one of the above-described methods for manufacturing a wireless IC tag includes: (a) a transistor constituting the ROM of the memory circuit and the pulse width detection circuit are configured by a semiconductor wafer diffusion step; Forming a semiconductor element including a resistor, and (b) forming a first lower layer wiring connected to the transistor and a second lower layer wiring connected to the resistor above the transistor and the resistor.
  • FIG. 1 is a plan view (front side) showing a wireless IC tag according to an embodiment of the present invention.
  • FIG. 2 is an enlarged plan view showing a part of FIG.
  • FIG. 3 is a side view showing a wireless IC tag according to one embodiment of the present invention.
  • FIG. 4 is a plan view (back side) showing a wireless IC tag according to one embodiment of the present invention.
  • FIG. 5 is an enlarged plan view showing a part of FIG.
  • FIG. 6 is an enlarged plan view (front side) of a main part of a wireless IC tag according to one embodiment of the present invention.
  • FIG. 7 is an enlarged plan view (back side) of a main part of a wireless IC tag according to an embodiment of the present invention.
  • FIG. 8 is a block diagram of a circuit formed on a semiconductor chip of a wireless IC tag according to one embodiment of the present invention.
  • FIG. 9 is a circuit diagram formed on a semiconductor chip of a wireless IC tag according to one embodiment of the present invention. It is.
  • FIG. 10 is a waveform diagram of a signal that also transmits the reader power of the wireless IC tag.
  • FIG. 11 is a circuit diagram of a pulse width detection circuit formed on a semiconductor chip of a wireless IC tag according to one embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a memory circuit formed on a semiconductor chip of a wireless IC tag according to one embodiment of the present invention.
  • FIG. 13 is a plan view showing a main part of a memory circuit formed on a semiconductor chip of a wireless IC tag according to one embodiment of the present invention.
  • FIG. 14 is a sectional view taken along line AA in FIG.
  • FIG. 15 is a flowchart of manufacturing steps of a wireless IC tag according to an embodiment of the present invention.
  • FIG. 16 is a plan view of a pulse width detection circuit and a memory circuit showing through-hole candidate positions formed by electron beam drawing.
  • FIG. 17 is a cross-sectional view showing the pulse width detection circuit at the time when step (201) shown in FIG. 15 is completed.
  • FIG. 18 is a cross-sectional view showing the memory circuit at the time when step (201) shown in FIG. 15 is completed.
  • FIG. 19 is a cross-sectional view of a pulse width detection circuit showing a step of forming a through hole using an electron beam drawing method.
  • FIG. 20 is a cross-sectional view of a memory circuit showing a step of forming a through hole using an electron beam drawing method.
  • FIG. 21 is a plan view of a pulse width detection circuit and a memory circuit showing a step of forming a through hole using an electron beam drawing method.
  • FIG. 22 is a cross-sectional view of the pulse width detection circuit showing the manufacturing process following FIG. 19.
  • FIG. 23 is a cross-sectional view of the memory circuit showing a manufacturing step following that of FIG. 20;
  • FIG. 1 is a plan view (front side) showing a wireless IC tag of the present embodiment
  • FIG. 2 is a plan view showing a part of FIG. 1 in an enlarged manner
  • FIG. 4 is a side view showing the wireless IC tag
  • FIG. 4 is a plan view (back side) showing the wireless IC tag of this embodiment
  • FIG. 5 is an enlarged view of part of FIG. FIG.
  • the wireless IC tag 1 of the present embodiment includes an antenna 3 made of a Cu foil adhesive bonded to one surface of a narrow rectangular insulating film 2, and a surface and side surfaces sealed with a potting resin 4.
  • the semiconductor chip 5 is connected to the antenna 3 in a state of being in the state.
  • a force bar film 6 for protecting the antenna 3 and the semiconductor chip 5 is laminated on one surface of the insulating film 2 (the surface on which the antenna 3 is formed) as necessary.
  • the length of the antenna 3 along the long side direction of the insulating film 2 is optimized so that microwaves with a frequency of 2.45 GHz can be received efficiently (for example, 56 mm).
  • the width of the antenna 3 is optimized (for example, 3 mm) so that the wireless IC tag 1 can be both compact and strong.
  • the sealed semiconductor chip 5 is mounted.
  • FIG. 6 and 7 are enlarged plan views showing the vicinity of the central portion of the antenna 3 in which the slit 7 is formed.
  • FIG. 6 shows the front side of the wireless IC tag 1
  • FIG. 7 shows the back side. Each is shown.
  • the potting resin 4 and the cover film 6 for sealing the semiconductor chip 5 are not shown.
  • a device hole 8 formed by punching out a part of the insulating film 2 is formed in the middle of the slit 7 formed in the antenna 3, and the semiconductor chip 5 is formed in the center of the device hole 8. It is arranged in the part.
  • each of these Au bumps 9a, 9b, 9c, 9d is connected to a lead 10 that is formed integrally with the antenna 3 and whose one end extends inside the device hole 8.
  • the two leads 10 extend inwardly of the device hole 8 of the antenna 3 divided into two by the slit 7, and are electrically connected to the Au bumps 9 a and 9 c of the semiconductor chip 5.
  • Connected to The The remaining two leads 10 extend from the other side of the antenna 3 to the inside of the device hole 8 and are electrically connected to the Au bumps 9b and 9d of the semiconductor chip 5.
  • FIG. 8 is a block diagram of a circuit formed on the semiconductor chip 5.
  • the semiconductor chip 5 has a single crystal silicon substrate having a thickness of about 0.15 mm, and on its main surface, a reception circuit 302, a transmission circuit 303, a memory circuit 304, a pulse detection circuit 305 that operate according to a signal from a reader. Etc. are formed.
  • the reception circuit 302 and the transmission circuit 303 are connected to the antenna 3 and the memory circuit 304, respectively.
  • the reception circuit 302 is connected to the pulse width detection circuit 305.
  • the noise width detection circuit 305 includes a resistor 306 whose resistance value is adjusted by electron beam drawing.
  • the memory circuit 304 includes a ROM 307 having a storage capacity of 128 bits.
  • the storage capacity of 128 bits is an example, and may be before or after that.
  • the identification number of the wireless IC tag 1 is written.
  • a through hole is formed in the insulating film using an electron beam drawing method in the diffusion process of the semiconductor wafer.
  • FIG. 9 is a diagram showing a part of a circuit formed in the semiconductor chip 5.
  • a rectifier circuit that converts electromagnetic waves into a DC power source is required.
  • the rectifier circuit is realized by a combination of a capacitor and a diode, for example.
  • the clock signal is demodulated, amplified by the amplifier 310, and input to the 3-bit counter 311.
  • the carry of the 3-bit counter 311 is input to the 7-bit counter 312 and sequentially counted up.
  • This 7-bit counter 312 is decoded by the decoder 313 to sequentially select the memory cells in the ROM307.
  • FIG. 10 is an example of a waveform showing a signal from the reader.
  • a signal waveform 201 having a long pulse width (T2) and a signal waveform 202 having a short pulse width (T1) information can be simply transmitted from the reader to the semiconductor chip 5.
  • the page number in the semiconductor chip 5 is set in the counter or the counter is counted up by the signal waveform 201 having a long pulse width (T2).
  • T2 the signal waveform 201 having a long pulse width
  • T2 indicates the address position of writing, and the semiconductor chip 5 can be made to write data.
  • the processing to the semiconductor chip 5 is completed in a short time by reducing the total number of pulses and reducing the ratio of long pulses to short pulses. In this case, efficiency is improved by reducing the time difference between the pulse widths of long pulses and short pulses.
  • the product of the resistance value and the capacitance value may be made constant by adjusting the resistance value and / or the capacitance value of the pulse width detection circuit 305.
  • FIG. 11 is a circuit diagram of the pulse width detection circuit 305.
  • a power supply terminal 101 is connected to one end of the resistor 102, and an output terminal 103 is connected to the other end.
  • the output terminal 103 is connected to the transistor 104 and the capacitor 105.
  • Dividing resistors 111, 112, and 113 are connected to the gate input of the transistor 104, and one terminal of the dividing resistor 111 is an input terminal 107.
  • One end of each of the upper metal wirings 106 and 108 and the lower metal wiring 109 is connected to the dividing resistors 111, 112, and 113. Further, there are through-hole candidate positions 110 for connecting them between the upper metal wiring 106 and the lower metal wiring 109 and between the upper metal wiring 108 and the lower metal wiring 109.
  • the norse width detection circuit 305 is a circuit in which the change of the output terminal 103 depends on the product of the resistance value and the capacitance value due to the change of the input terminal 107.
  • the resistance is determined by the dividing resistors 111, 112, and 113, and the capacitance is determined by the capacitor 105.
  • the product of the resistance value and the capacitance value is the product of the resistance value determined by the sum of the divided resistors 111, 112, and 113 and the capacitance value determined by the capacitor 105. If this product is constant, the time setting determined by this product will be constant and can be used for signal waveform detection.
  • Dividing resistors 111, 112, 113 and capacitor 105 are formed by a well-known semiconductor manufacturing process.
  • the dividing resistors 111, 112, 113 are formed by a diffusion layer in the semiconductor substrate or a polycrystalline silicon film on the semiconductor substrate, and the capacitor 105 is formed by the gate capacitance of the transistor 104 or the capacitance between metal wirings. Is done.
  • Dividing resistors 111, 112, 113 and capacitor 105 are not It is difficult to repeatedly manufacture at various values. Therefore, in the present embodiment, the resistor is divided into three divided resistors 111, 112, and 113, and through-hole candidate positions 110 and 114 are selected according to the finished state of the resistor to form a through-hole. To adjust the resistance value. At this time, if the through hole is formed by photolithography technology using a photomask, there arises a problem that the mask cost is generated and the design flexibility is lowered. However, by forming the through hole by using the electron beam drawing method, These problems can be avoided.
  • FIG. 12 is a circuit diagram of the memory circuit 304.
  • the source side of each of the 128 transistors 501 (only one is shown in the figure) constituting the ROM 307 is connected to the common line 503 via the connection point 502, and the drain side is connected to the common power line 504. It is connected.
  • the gate of the transistor 501 is connected to the decode line 505 from the memory counter, so that the transistors 501 are selected in order.
  • the gate of the selected transistor 501 is electrically at the H level, when the connection point 502 is short-circuited by an electron beam, a current flows between the drain and the source, and the parasitic capacitance (not shown) of the power supply line 504 The accumulated charge is discharged. Due to this discharge, the power supply line 504 becomes L level, and the memory OUT output 506 becomes H level. The power supply line 504 accumulates electric charge in the parasitic capacitance so that the gate of the transistor 501 is at the H level before the gate of the transistor 501 is at the H level. In this way, by using electron beam drawing, it is possible to freely set the short-circuited or disconnected state of the wiring.
  • FIG. 13 is a plan view showing the main part of the memory circuit 304
  • FIG. 14 is a cross-sectional view taken along the line AA in FIG.
  • a word line 503 constituting a part of the upper metal wiring is connected to the source wiring 512 through a through hole 511 formed in the interlayer insulating film 510.
  • the gate electrode 513 is shared by a plurality of transistors (memory cells) constituting the ROM (307).
  • the identification number is written by forming a through hole 511 with an electron beam at a through hole candidate position of the interlayer insulating film 510.
  • FIG. 15 is a flowchart showing manufacturing steps of the circuit shown in FIG. First, elements (transistors, resistors, capacitors) constituting a circuit are formed by a semiconductor wafer diffusion step (step 201). At this time, the memory circuit 304 includes a transistor constituting the ROM 307, etc. And a resistor 306 and the like are formed in the pulse width detection circuit 305.
  • elements transistor, resistors, capacitors
  • the electrical resistance value of the resistor 306 formed in the pulse width detection circuit 305 is measured (step 202).
  • the resistance value is measured using a known probe or the like.
  • some of the resistors 306 formed in the semiconductor wafer are selected, the resistance values are measured, and the finished state is quantified.
  • the deviation from the standard force is obtained based on this value, and it is determined whether or not the resistance value is adjusted. If it is determined that adjustment is necessary, a resistance value is set, and the length of the resistance 306 corresponding to this resistance value is obtained. Then, the position pattern of the through hole is determined based on the resistance length (step 203).
  • FIG. 16 is a plan view showing through hole candidate positions formed by electron beam drawing.
  • the memory circuit 304 has a through-hole candidate position 114 between the source wiring 512 and the word line 503 shown in FIG. 14, and the pulse width detection circuit 305 has the lower metal wiring 109 and the upper layer shown in FIG.
  • a resistor 306 shown in FIG. 16 corresponds to the divided resistors 111, 112, and 113 shown in FIG.
  • FIG. 17 is a cross-sectional view showing pulse width detection circuit 305 at the time when step 201 shown in FIG. 15 is completed.
  • a portion indicated by a broken line in the interlayer insulating film 510 is a through hole candidate position 110.
  • 18 is a cross-sectional view showing the memory circuit 304 at the time when the step 201 shown in FIG. 15 is completed.
  • a portion indicated by a broken line in the interlayer insulating film 510 is a through hole candidate position 114.
  • step 202 shown in FIG. 15 the electric resistance value of the resistor 306 is measured, and in step 203, the through hole position pattern is determined.
  • a random number is generated by the program and the position of the through hole is determined.
  • through-holes 115 are formed in the interlayer insulating film 510 of the Norse width detection circuit 350 using an electron beam drawing method.
  • a through hole 511 is also formed in the interlayer insulating film 510 of the memory circuit 304.
  • Fig. 22 and Fig. 23 Show J U, Snoley Honore 115, 511
  • a word line 503 is formed on the interlayer insulating film 510 of the memory circuit 304.
  • the resistance value of the pulse width detection circuit 305 is adjusted by the electron beam drawing method using the process of writing the identification number unique to the wireless IC tag 1 into the ROM (307) of the memory circuit 304. By doing so, the wireless IC tag 1 can be improved in functionality without causing an increase in cost due to an increase in the number of processes and photomasks.
  • the present invention can be applied to enhancement of functionality of a wireless IC tag.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　無線ＩＣタグ１は、認識番号が書き込まれたＲＯＭ３０７を含むメモリ回路３０４と、リーダからの信号波形を検出するための分割抵抗１１１、１１２、１１３とコンデンサ１０５とを含むパルス幅検出回路３０５とを備えている。パルス幅検出回路３０５の抵抗値の調整は、工程数やフォトマスクの増加を抑制するために、メモリ回路３０４のＲＯＭ（３０７）に無線ＩＣタグ１に固有の認識番号を書き込む工程を利用し、電子線描画法で行なわれる。

Description

明 細 書
無線 ICタグおよびその製造方法
技術分野
[0001] 本発明は、無線 ICタグおよびその製造技術に関し、特に、無線 ICタグの高機能化 と、それを低コストで実現する技術に関するものである。
背景技術
[0002] 無線 ICタグは、半導体チップ内のメモリ回路に所望のデータを書き込み、マイクロ 波のような無線を使ってこのデータを読み取るようにした非接触型のタグである。
[0003] 特開 2002-184872号公報 (特許文献 1)は、各無線 ICタグに対して固有の認識 番号を付与する方法として、あらかじめプログラムで乱数を発生させて認識番号を生 成しておき、半導体ウェハの拡散工程において、電子線描画法を用いてメモリ回路 にコンタクトホールおよびスルーホールを形成し、このコンタクトホールおよびスルー ホールの有無によって上記認識番号を書き込む方法が開示されている。
特許文献 1：特開 2002-184872号公報
発明の開示
発明が解決しょうとする課題
[0004] 近年、無線 ICタグは、高機能化と低コストィ匕の実現が主要な課題となって 、る。無 線 ICタグにさらなる機能を付与する方法として、リーダ力 無線 ICタグに発信するクロ ック信号をパルス幅の異なる複数のクロック信号で構成して情報量を増やす方法が 考えられる。この方法によれば、無線 ICタグの半導体チップに、抵抗値と容量値の時 定数によってクロック信号のパルス幅を検出するパルス幅検出回路を付加するだけ でよいので、半導体チップに形成される回路規模の大幅な増大を招くことなぐ無線 I Cタグの高機能化を実現することができる。
[0005] 上記のようなパルス幅の異なる複数のクロック信号を高精度に検出するためには、 パルス幅検出回路に形成される抵抗の値または容量の値もしくはその両方を高精度 に制御することが要求される。しかしながら、抵抗や容量は、製造条件のばらつきに より、一様な値で繰り返し製造することは困難である。 [0006] 従って、抵抗や容量の値を高精度に制御するためには、半導体製造プロセスの途 中で抵抗や容量の値を補正する必要がある。例えば抵抗の値を補正するには、抵抗 と配線とを接続するスルーホールの間隔を変えればよい。具体的には、抵抗と配線と を接続するスルーホールの候補位置をあら力じめ 3箇所以上設けておく。そして、抵 抗の実測値と標準値との偏差に基づいて抵抗値の調整を行うかどうかを判断する。 調整が必要と判断された場合は、抵抗値を設定し、この抵抗値に対応する抵抗の長 さを求める。そして、この抵抗長に基づいて 3箇所以上のスルーホール候補位置から 2箇所を選択し、そこにスルーホールを形成する。容量の値を補正する場合も同様に して行う。
[0007] し力しながら、半導体製造プロセスの途中で上記のようなスルーホール形成工程を 追加することは工程数の増加によるコスト増を引き起こす。また、フォトマスクを使った フォトレジスト技術で上記スルーホールを形成する場合は、フォトマスクの作成費用も 追加されるので、無線 ICタグの高機能化と低コストィ匕を両立させることが困難になる。
[0008] 本発明の目的は、製造コストの大幅な増加を引き起こすことなぐ無線 ICタグの高 機能化を推進することができる技術を提供することにある。
[0009] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0010] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0011] 本発明の無線 ICタグは、固有の認識番号が書き込まれた ROMを有するメモリ回路 と、リーダ力 発信されたノ ルス幅の異なる複数のクロック信号を、抵抗および容量の 値に基づいて検出するパルス幅検出回路とが形成された半導体チップを有し、 前記 ROMへの認識番号の書き込みは、前記 ROMを構成するトランジスタに接続 される上下層の配線間を導通させる第 1スルーホールの有無によって行われ、 前記パルス幅検出回路の前記抵抗の値は、前記抵抗に接続される上下層の配線 間を導通させる第 2スルーホールの位置によって制御され、
前記第 1スルーホールと前記第 2スルーホールは、前記半導体チップ上の同一の 絶縁層に形成されて 、るものである。
[0012] また、上記した無線 ICタグの製造方法の一つは、（a)半導体ウェハの拡散工程に よって、前記メモリ回路の前記 ROMを構成するトランジスタと、前記パルス幅検出回 路を構成する抵抗とを含む半導体素子を形成する工程と、 (b)前記トランジスタおよ び前記抵抗の上部に、前記トランジスタに接続される第 1下層配線および前記抵抗 に接続される第 2下層配線を形成する工程と、（c)前記第 1および第 2下層配線の上 部に絶縁膜を形成した後、前記第 1下層配線の上部の前記絶縁膜に第 1スルーホー ルを形成し、前記第 2下層配線の上部の前記絶縁膜に第 2スルーホールを形成する 工程と、（d)前記第 1および第 2スルーホールが形成された前記絶縁膜上に、前記第 1スルーホールを介して前記第 1下層配線に接続される第 1上層配線と、前記第 2ス ルーホールを介して前記第 2下層配線に接続される第 2上層配線とを形成する工程 とを含むものである。
発明の効果
[0013] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0014] 製造コストの大幅な増加を引き起こすことなぐ無線 ICタグの高機能化を推進するこ とがでさる。
図面の簡単な説明
[0015] [図 1]本発明の一実施の形態である無線 ICタグを示す平面図（表面側)である。
[図 2]図 1の一部を拡大して示す平面図である。
[図 3]本発明の一実施の形態である無線 ICタグを示す側面図である。
[図 4]本発明の一実施の形態である無線 ICタグを示す平面図 (裏面側)である。
[図 5]図 4の一部を拡大して示す平面図である。
[図 6]本発明の一実施の形態である無線 ICタグの要部拡大平面図（表面側）である。
[図 7]本発明の一実施の形態である無線 ICタグの要部拡大平面図 (裏面側)である。
[図 8]本発明の一実施の形態である無線 ICタグの半導体チップに形成された回路の ブロック図である。
[図 9]本発明の一実施の形態である無線 ICタグの半導体チップに形成された回路図 である。
[図 10]無線 ICタグのリーダ力も発信される信号の波形図である。
[図 11]本発明の一実施の形態である無線 ICタグの半導体チップに形成されたパルス 幅検出回路の回路図である。
[図 12]本発明の一実施の形態である無線 ICタグの半導体チップに形成されたメモリ 回路の回路図である。
[図 13]本発明の一実施の形態である無線 ICタグの半導体チップに形成されたメモリ 回路の主要部を示す平面図である。
[図 14]図 13の A— A線に沿った断面図である。
[図 15]本発明の一実施の形態である無線 ICタグの製造工程のフロー図である。
[図 16]電子線描画によって形成するスルーホールの候補位置を示すパルス幅検出 回路およびメモリ回路の平面図である。
[図 17]図 15に示す工程 (201)が完了した時点のパルス幅検出回路を示す断面図で ある。
[図 18]図 15に示す工程（201)が完了した時点のメモリ回路を示す断面図である。
[図 19]電子線描画法を用 V、てスルーホールを形成する工程を示すパルス幅検出回 路の断面図である。
[図 20]電子線描画法を用いてスルーホールを形成する工程を示すメモリ回路の断面 図である。
[図 21]電子線描画法を用 V、てスルーホールを形成する工程を示すパルス幅検出回 路およびメモリ回路の平面図である。
[図 22]図 19に続く製造工程を示すパルス幅検出回路の断面図である。
[図 23]図 20に続く製造工程を示すメモリ回路の断面図である。
発明を実施するための最良の形態
[0016] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。
[0017] 図 1は、本実施の形態の無線 ICタグを示す平面図（表面側）、図 2は、図 1の一部を 拡大して示す平面図、図 3は、本実施の形態の無線 ICタグを示す側面図、図 4は、 本実施の形態の無線 ICタグを示す平面図（裏面側）、図 5は、図 4の一部を拡大して 示す平面図である。
[0018] 本実施の形態の無線 ICタグ 1は、幅の狭い長方形の絶縁フィルム 2の一面に接着 された Cu箔カゝらなるアンテナ 3と、表面および側面がポッティング榭脂 4で封止された 状態でアンテナ 3に接続された半導体チップ 5とを備えて 、る。絶縁フィルム 2の一面 (アンテナ 3が形成された面）には、アンテナ 3や半導体チップ 5を保護するための力 バーフィルム 6が必要に応じてラミネートされている。
[0019] 上記絶縁フィルム 2の長辺方向に沿ったアンテナ 3の長さは、周波数 2. 45GHzの マイクロ波を効率よく受信できるように最適化されている（例えば 56mm)。また、アン テナ 3の幅は、無線 ICタグ 1の小型化と強度の確保とが両立できるように最適化され ている（例えば 3mm)。
[0020] 上記アンテナ 3のほぼ中央部には、その一端がアンテナ 3の外縁に達する「L」字状 のスリット 7が形成されており、このスリット 7の中途部には、ポッティング榭脂 4で封止 された半導体チップ 5が実装されて 、る。
[0021] 図 6および図 7は、上記スリット 7が形成されたアンテナ 3の中央部付近を拡大して 示す平面図であり、図 6は無線 ICタグ 1の表面側、図 7は裏面側をそれぞれ示してい る。なお、これらの図は、半導体チップ 5を封止するポッティング榭脂 4およびカバー フィルム 6の図示を省略してある。
[0022] アンテナ 3に形成されたスリット 7の中途部には、絶縁フィルム 2の一部を打ち抜いて 形成したデバイスホール 8が形成されており、前記半導体チップ 5は、このデバイスホ ール 8の中央部に配置されている。半導体チップ 5の寸法は、縦 X横 =0. 48mm X 0. 48mm程度である。
[0023] 図 6に示すように、半導体チップ 5の主面上には、例えば 4個の Auバンプ 9a、 9b、 9c、 9dが形成されている。 Auバンプ 9a、 9b、 9c、 9dは、例えば周知の電解メツキ法 を用いて形成されたもので、その高さは、例えば 15 m程度である。また、これらの A uバンプ 9a、 9b、 9c、 9dのそれぞれには、アンテナ 3と一体に形成され、その一端が デバイスホール 8の内側に延在するリード 10が接続されている。これらのリード 10のう ち、 2本のリード 10は、スリット 7によって 2分割されたアンテナ 3の一方力もデバイスホ ール 8の内側に延在し、半導体チップ 5の Auバンプ 9a、 9cと電気的に接続されてい る。また、残り 2本のリード 10は、アンテナ 3の他方からデバイスホール 8の内側に延 在し、半導体チップ 5の Auバンプ 9b、 9dと電気的に接続されている。
[0024] 図 8は、上記半導体チップ 5に形成された回路のブロック図である。半導体チップ 5 は、厚さ =0. 15mm程度の単結晶シリコン基板力 なり、その主面には、リーダから の信号に従って動作する受信回路 302、送信回路 303、メモリ回路 304、パルス検 出回路 305などが形成されている。受信回路 302と送信回路 303は、アンテナ 3およ びメモリ回路 304にそれぞれ接続されている。また、受信回路 302は、パルス幅検出 回路 305に接続されている。ノ ルス幅検出回路 305は、電子線描画によって抵抗値 が調整された抵抗 306を備えて 、る。
[0025] メモリ回路 304は、 128ビットの記憶容量を有する ROM307を備えている。ここで、 128ビットという記憶容量は一例であり、その前後であってもよい。この ROM307に は、無線 ICタグ 1の認識番号が書き込まれている。 ROM307に認識番号を書き込む には、後述するように、半導体ウェハの拡散工程において、電子線描画法を用いて 絶縁膜にスルーホールを形成する。
[0026] 図 9は、上記半導体チップ 5に形成された回路の一部を示す図である。無線 ICタグ 1を電池なしで動作させるためには、エネルギーを電波で受信する必要があるので、 電磁波を直流電源に変換する整流回路が必要となる。整流回路は、例えばコンデン サとダイオードの組み合わせによって実現される。リーダ力 の搬送波と変調されたク ロック信号とが無線 ICタグ 1の半導体チップ 5に到達すると、クロック信号は復調され てアンプ 310で増幅され、 3ビットカウンタ 311に入力される。 3ビットカウンタ 311のキ ャリ一は 7ビットカウンタ 312に入力されて、順次カウントアップされる。この 7ビットカウ ンタ 312はデコーダ 313によりデコードされて ROM307のメモリセルを逐次選択する
[0027] 図 10は、リーダからの信号を示す波形の例である。長いパルス幅 (T2)の信号波形 201と短いパルス幅 (T1)の信号波形 202を組み合わせることによって、リーダから半 導体チップ 5に簡潔に情報を送ることができる。この信号の組み合わせによる方法で は、長いパルス幅 (T2)の信号波形 201によって、半導体チップ 5内のページ番号を カウンタにセットしたり、カウンタのカウントアップをしたりすることにより、幅模帘 lj御を効 率的に行うことができる。また、長いパルス幅 (T2)の信号波形 201により、書き込み のアドレス位置であることを示し、半導体チップ 5にデータの書き込みを行わせること もできる。長いパルスと短いパルスを組み合わせた場合、合計のパルス数を低減させ 、かつ短いパルスに対する長いパルの比率を小さくすることにより、短時間で半導体 チップ 5への処理が完了する。この場合、長いパルスと短いパルスとで、パルス幅の 時間差を少なくすると効率が向上する。パルス幅の時間差を検出するためには、半 導体チップ 5内のパルス幅検出回路 305の高精度化が必要である。そのためには、 パルス幅検出回路 305の抵抗値または容量値もしくはその両方を調整することによ つて、抵抗値と容量値の積を一定にすればよい。
[0028] 図 11は、パルス幅検出回路 305の回路図である。抵抗 102の一端には電源端子 1 01が接続されており、他端には出力端子 103が接続されている。出力端子 103は、 トランジスタ 104およびコンデンサ 105に接続されている。トランジスタ 104のゲート入 力には、分割抵抗 111、 112、 113が接続されており、分割抵抗 111の一方の端子 は入力端子 107になっている。分割抵抗 111、 112、 113には、上層メタル配線 106 、 108および下層メタル配線 109のそれぞれの一端が接続されている。また、上層メ タル配線 106と下層メタル配線 109との間、および上層メタル配線 108と下層メタル 配線 109との間には、それらを接続するためのスルーホール候補位置 110がある。
[0029] 上記ノルス幅検出回路 305は、入力端子 107の変化によって、出力端子 103の変 化が抵抗の値と容量の値の積に依存する回路である。抵抗は分割抵抗 111、 112、 113によって決定され、容量はコンデンサ 105によって決定される。抵抗値と容量値 の積は、分割抵抗 111、 112、 113の和によって決定される抵抗値と、コンデンサ 10 5によって決定される容量値の積である。この積が一定であれば、この積で決定され る時間の設定が一定となり、信号波形の検出に活用することができる。
[0030] 分割抵抗 111、 112、 113およびコンデンサ 105は、周知の半導体製造プロセスに よって形成される。すなわち、分割抵抗 111、 112、 113は、半導体基板内の拡散層 や半導体基板上の多結晶シリコン膜などによって形成され、コンデンサ 105は、トラン ジスタ 104のゲート容量やメタル配線間の容量などによって形成される。
[0031] 分割抵抗 111、 112、 113およびコンデンサ 105は、製造条件のばらつきにより、一 様な値で繰り返し製造することが困難である。そこで、本実施の形態では、抵抗を分 割抵抗 111、 112、 113に 3分割し、抵抗の仕上がり状態に応じてスルーホール候補 位置 110、 114のいずれかを選択してスルーホールを形成することにより、抵抗値の 調整を行う。このとき、フォトマスクを使ったフォトリソグラフィ技術によってスルーホー ルを形成すると、マスク費用の発生と設計の柔軟性の低下という問題が生じるが、電 子線描画法を使ってスルーホールを形成することにより、これらの問題を回避するこ とがでさる。
[0032] 図 12は、メモリ回路 304の回路図である。 ROM307を構成する 128個のトランジス タ 501 (図には 1個のみ示す）のそれぞれのソース側は、接続ポイント 502を介してヮ 一ドライン 503に接続され、ドレイン側は、共通の電源ライン 504に接続されている。ト ランジスタ 501のゲートは、メモリカウンタからのデコードライン 505に接続され、トラン ジスタ 501が順番に選択されるようになって ヽる。
[0033] 選択されたトランジスタ 501のゲートは電気的に Hレベルとなるため、接続ポイント 5 02が電子線によりショートされると、ドレイン ソース間に電流が流れ、電源ライン 504 の寄生容量（図示せず）に蓄積された電荷が放電される。この放電によって、電源ラ イン 504は Lレベルとなり、メモリ OUT出力 506は Hレベルとなる。電源ライン 504は、 トランジスタ 501のゲートが Hレベルになる前にー且 Hレベルとなるように寄生容量に 電荷を蓄積する。このように、電子線描画を利用することにより、配線のショート、断線 状態を自由に設定することができる。
[0034] 図 13は、メモリ回路 304の主要部を示す平面図、図 14は、図 13の A— A線に沿つ た断面図である。上層メタル配線の一部を構成するワードライン 503は、層間絶縁膜 510に形成されたスルーホール 511を通じてソース配線 512に接続されて!、る。ゲー ト電極 513は ROM (307)を構成する複数のトランジスタ (メモリセル）で共有されて!ヽ る。認識番号の書き込みは、層間絶縁膜 510のスルーホール候補位置に電子線で スルーホール 511を形成することによって行われる。
[0035] 図 15は、前記図 8に示す回路の製造工程を示すフロー図である。まず、半導体ゥ ェハの拡散工程により、回路を構成する素子（トランジスタ、抵抗、コンデンサ）を形成 する（工程 201)。このとき、メモリ回路 304には ROM307を構成するトランジスタなど が形成され、パルス幅検出回路 305には抵抗 306などが形成される。
[0036] 次に、パルス幅検出回路 305に形成された抵抗 306の電気抵抗値を測定する（ェ 程 202)。抵抗値の測定は、周知のプローブなどを使用して行う。ここでは、半導体ゥ ェハ内に形成された抵抗 306のいくつかを選んで抵抗値を測定し、仕上がり状況を 数値化する。そして、この数値に基いて標準力ゝらの偏差を求め、抵抗値の調整を行う カゝどうかを判断する。調整が必要と判断された場合は、抵抗値を設定し、この抵抗値 に対応する抵抗 306の長さを求める。そして、この抵抗長に基づいてスルーホールの 位置パターンを決定する（工程 203)。
[0037] 図 16は、電子線描画によって形成するスルーホールの候補位置を示す平面図で ある。メモリ回路 304には、前記図 14に示すソース配線 512とワードライン 503との間 にスルーホール候補位置 114があり、パルス幅検出回路 305には、前記図 11に示 す下層メタル配線 109と上層メタル配線 106、 108との間にスルーホール候補位置 1 10がある。図 16に示す抵抗 306は、前記図 11の分割抵抗 111、 112、 113に対応 している。
[0038] 図 17は、図 15に示す工程 201が完了した時点のパルス幅検出回路 305を示す断 面図である。層間絶縁膜 510の破線で示す箇所がスルーホール候補位置 110であ る。図 18は、図 15に示す工程 201が完了した時点のメモリ回路 304を示す断面図で ある。層間絶縁膜 510の破線で示す箇所がスルーホール候補位置 114である。次に 、図 15に示す工程 202で抵抗 306の電気抵抗値を測定し、さらに工程 203でスルー ホールの位置パターンを決定する。一方、無線 ICタグ 1に固有の認識番号をメモリ回 路 304の ROM (307)に書き込むため、プログラムによって乱数を発生させ、スルー ホールの位置を決定する。
[0039] 次に、図 19および図 21に示すように、電子線描画法を用いてノ ルス幅検出回路 3 05の層間絶縁膜 510にスルーホール 115を形成する。このとき、図 20および図 21に 示すように、メモリ回路 304の層間絶縁膜 510にもスルーホール 511を形成する。
[0040] 次【こ、図 22お Jび図 23【こ示す Jう【こ、スノレーホ一ノレ 115、 511【こメタノレプラグ 116 を埋め込んだ後、パルス幅検出回路 305の層間絶縁膜 510上に上層メタル配線 10 6、 108を形成し、メモリ回路 304の層間絶縁膜 510上にワードライン 503を形成する [0041] このように、無線 ICタグ 1に固有の認識番号をメモリ回路 304の ROM (307)に書き 込む工程を利用して、電子線描画法でパルス幅検出回路 305の抵抗値の調整を行 うことにより、工程数やフォトマスクの増加によるコスト増を引き起こすことなぐ無線 IC タグ 1の高機能化を実現することができる。
[0042] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0043] 前記実施の形態では、パルス幅検出回路の抵抗値の調整を行う場合について説 明したが、コンデンサの容量値を調整する場合も、同様の方法で行うことができる。ま たその際、スルーホールの位置や形状をアナログ的に設定し、形状をプログラム的に 自動発生させることも可能である。
[0044] さらに、パルス幅検出回路の抵抗や容量の調整だけでなぐトランジスタやダイォー ドといった他の素子の特性の調整を電子線描画法によって行うことも可能である。 産業上の利用可能性
[0045] 本発明は、無線 ICタグの高機能化に適用することができる。

Claims

請求の範囲
[1] 固有の認識番号が書き込まれた ROMを有するメモリ回路と、リーダから発信された パルス幅の異なる複数のクロック信号を、抵抗および容量の値に基づ 、て検出する パルス幅検出回路とが形成された半導体チップを有し、
前記 ROMへの認識番号の書き込みは、前記 ROMを構成するトランジスタに接続 される上下層の配線間を導通させる第 1スルーホールの有無によって行われ、 前記パルス幅検出回路の前記抵抗の値は、前記抵抗に接続される上下層の配線 間を導通させる第 2スルーホールの位置によって制御され、
前記第 1スルーホールと前記第 2スルーホールは、前記半導体チップ上の同一の 絶縁層に形成されて ヽることを特徴とする無線 ICタグ。
[2] 絶縁フィルムと、前記絶縁フィルムの一面に形成された導体膜からなるアンテナとを さらに有し、前記半導体チップは、前記アンテナに電気的に接続されていることを特 徴とする請求項 1記載の無線 ICタグ。
[3] 前記半導体チップは、バンプ電極を介して前記アンテナに電気的に接続され、榭 脂によって封止されていることを特徴とする請求項 2記載の無線 ICタグ。
[4] 前記リーダ力も発信される前記クロック信号の周波数は、 2. 45GHzであることを特 徴とする請求項 1記載の無線 ICタグ。
[5] 前記抵抗は、拡散抵抗力もなることを特徴とする請求項 1記載の無線 ICタグ。
[6] 固有の認識番号が書き込まれた ROMを有するメモリ回路と、リーダから発信された パルス幅の異なる複数のクロック信号を、抵抗および容量の値に基づ 、て検出する パルス幅検出回路とが形成された半導体チップを有し、
前記 ROMへの認識番号の書き込みは、前記 ROMを構成するトランジスタに接続 される上下層の配線間を導通させる第 1スルーホールの有無によって行われ、 前記パルス幅検出回路の前記抵抗の値は、前記抵抗に接続される上下層の配線 間を導通させる第 2スルーホールの位置によって制御され、
前記パルス幅検出回路の前記容量の値は、前記容量に接続される上下層の配線 間を導通させる第 3スルーホールの位置によって制御され、
前記第 1、第 2および第 3スルーホールは、前記半導体チップ上の同一の絶縁層に 形成されて ヽることを特徴とする無線 ICタグ。
[7] 固有の認識番号が書き込まれた ROMを有するメモリ回路と、リーダから発信された パルス幅の異なる複数のクロック信号を、抵抗および容量の値に基づ 、て検出する パルス幅検出回路とが形成された半導体チップを有し、
前記 ROMへの認識番号の書き込みは、前記 ROMを構成するトランジスタに接続 される上下層の配線間を導通させる第 1スルーホールの有無によって行なわれ、 前記パルス幅検出回路の前記抵抗の値は、前記抵抗に接続される上下層の配線 間を導通させる第 2スルーホールの位置によって制御される無線 ICタグの製造方法 であって、
(a)半導体ウェハの拡散工程によって、前記メモリ回路の前記 ROMを構成するトラン ジスタと、前記パルス幅検出回路を構成する抵抗とを含む半導体素子を形成するェ 程と、
(b)前記トランジスタおよび前記抵抗の上部に、前記トランジスタに接続される第 1下 層配線および前記抵抗に接続される第 2下層配線を形成する工程と、
(c)前記第 1および第 2下層配線の上部に絶縁膜を形成した後、前記第 1下層配線 の上部の前記絶縁膜に第 1スルーホールを形成し、前記第 2下層配線の上部の前記 絶縁膜に第 2スルーホールを形成する工程と、
(d)前記第 1および第 2スルーホールが形成された前記絶縁膜上に、前記第 1スルー ホールを介して前記第 1下層配線に接続される第 1上層配線と、前記第 2スルーホー ルを介して前記第 2下層配線に接続される第 2上層配線とを形成する工程と、 を含むことを特徴とする無線 ICタグの製造方法。
[8] 前記第 1および第 2スルーホールは、電子線描画法によって形成することを特徴と する請求項 7記載の無線 ICタグの製造方法。
[9] 前記工程 (c)に先だって、前記抵抗の値を測定する工程と、前記抵抗の値に基づ いて前記第 2スルーホールの位置パターンを決定する工程とをさらに含むことを特徴 とする請求項 7記載の無線 ICタグの製造方法。
[10] 前記工程 (d)の後、
(e)前記半導体ウェハをダイシングして複数の半導体チップに分割する工程と、 (f)前記それぞれの半導体チップを、絶縁フィルムの一面に形成された導体膜からな るアンテナに接続する工程と、
をさらに含むことを特徴とする請求項 7記載の無線 ICタグの製造方法。
[11] 前記リーダ力も発信される前記クロック信号の周波数は、 2. 45GHzであることを特 徴とする請求項 7記載の無線 ICタグの製造方法。
[12] 前記抵抗は、拡散抵抗力 なることを特徴とする請求項 7記載の無線 ICタグの製造 方法。
PCT/JP2005/003025 2005-02-24 2005-02-24 無線ｉｃタグおよびその製造方法 Ceased WO2006090459A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007504593A JP4724708B2 (ja) 2005-02-24 2005-02-24 無線ｉｃタグ
PCT/JP2005/003025 WO2006090459A1 (ja) 2005-02-24 2005-02-24 無線ｉｃタグおよびその製造方法
US11/722,942 US7800200B2 (en) 2005-02-24 2005-02-24 Wireless IC tag and method for manufacturing same
TW095100624A TW200636596A (en) 2005-02-24 2006-01-06 Wireless IC tag and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/003025 WO2006090459A1 (ja) 2005-02-24 2005-02-24 無線ｉｃタグおよびその製造方法

Publications (1)

Publication Number Publication Date
WO2006090459A1 true WO2006090459A1 (ja) 2006-08-31

Family

ID=36927110

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/003025 Ceased WO2006090459A1 (ja) 2005-02-24 2005-02-24 無線ｉｃタグおよびその製造方法

Country Status (4)

Country Link
US (1) US7800200B2 (ja)
JP (1) JP4724708B2 (ja)
TW (1) TW200636596A (ja)
WO (1) WO2006090459A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123035A (ja) * 2007-11-16 2009-06-04 Hitachi Ltd 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007060629A2 (en) * 2005-11-24 2007-05-31 Nxp B.V. Data carrier with sensor
US8018323B2 (en) * 2006-01-30 2011-09-13 Baohua Qi RFID sensor device based on pulse-processing
US8013714B2 (en) * 2006-03-27 2011-09-06 Baohua Qi RFID sensor using pulse processing
JP4986114B2 (ja) * 2006-04-17 2012-07-25 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の設計方法
US8026795B2 (en) * 2007-02-22 2011-09-27 Baohua Qi RFID sensor array and sensor group based on pulse-processing
JP4535209B2 (ja) * 2008-04-14 2010-09-01 株式会社村田製作所 無線ｉｃデバイス、電子機器及び無線ｉｃデバイスの共振周波数の調整方法
JP2013134553A (ja) * 2011-12-26 2013-07-08 Tetsuro Wada 電子タグ
US10002266B1 (en) 2014-08-08 2018-06-19 Impinj, Inc. RFID tag clock frequency reduction during tuning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772364A (en) * 1980-10-24 1982-05-06 Matsushita Electric Ind Co Ltd Integrated circuit
JP2002184872A (ja) * 2000-12-15 2002-06-28 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置
JP2003209194A (ja) * 2001-12-19 2003-07-25 Samsung Electronics Co Ltd 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508296B2 (en) * 2003-08-11 2009-03-24 Hitachi, Ltd. Reading method, responder, and interrogator

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772364A (en) * 1980-10-24 1982-05-06 Matsushita Electric Ind Co Ltd Integrated circuit
JP2002184872A (ja) * 2000-12-15 2002-06-28 Hitachi Ltd 認識番号を有する半導体装置、その製造方法及び電子装置
JP2003209194A (ja) * 2001-12-19 2003-07-25 Samsung Electronics Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123035A (ja) * 2007-11-16 2009-06-04 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
TW200636596A (en) 2006-10-16
US20070285254A1 (en) 2007-12-13
JPWO2006090459A1 (ja) 2008-07-17
JP4724708B2 (ja) 2011-07-13
US7800200B2 (en) 2010-09-21

Similar Documents

Publication Publication Date Title
KR100741039B1 (ko) 반도체칩 및 이것을 사용한 반도체장치
US11611193B2 (en) Low inductance laser driver packaging using lead-frame and thin dielectric layer mask pad definition
US6841871B2 (en) Semiconductor device utilizing pads of different sizes connected to an antenna
US6342724B1 (en) Thin film capacitor coupons for memory modules and multi-chip modules
US6867981B2 (en) Method of mounting combination-type IC card
US6531765B2 (en) Interdigitated capacitor design for integrated circuit lead frames and method
CN109148423B (zh) 半导体装置
US20070132594A1 (en) Electronic device and fabrication method thereof
US20150070863A1 (en) Low package parasitic inductance using a thru-substrate interposer
CN1989702A (zh) 扩展频谱隔离器
JP3377786B2 (ja) 半導体チップ
JPWO1998029261A1 (ja) 半導体装置及びその製造方法
JP4724708B2 (ja) 無線ｉｃタグ
CN114496990B (zh) 集成在玻璃衬底中的罗果夫斯基线圈
TW200910556A (en) Method for connecting an electronic chip to a radiofrequency identification device
CN110854084B (zh) 半导体封装及制造半导体封装的方法
US20120087099A1 (en) Printed Circuit Board For Board-On-Chip Package, Board-On-Chip Package Including The Same, And Method Of Fabricating The Board-On-Chip Package
US6791127B2 (en) Semiconductor device having a condenser chip for reducing a noise
JP2904123B2 (ja) 多層フィルムキャリアの製造方法
CN113270384B (zh) 半导体封装及其制造方法
KR100787547B1 (ko) 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법
JP2007073600A (ja) 半導体装置およびその製造方法
CN100367499C (zh) 芯片装置
JP2007189498A (ja) 半導体装置およびその製造方法
JP2007180762A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007504593

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11722942

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 11722942

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 05719475

Country of ref document: EP

Kind code of ref document: A1

WWW Wipo information: withdrawn in national office

Ref document number: 5719475

Country of ref document: EP