WO2006085363A1 - 半導体装置及び電子回路 - Google Patents

Abstract

　半導体装置は、支持基板と、前記支持基板に固定されたリードフレーム部と、前記リードフレーム部に接続された半導体デバイスとを有し、前記リードフレーム部は、その中央部に所定のパターンで形成されたインダクタと、複数のリード部品とを有し、前記インダクタは中央部に開口を残してスパイラル状に形成され、前記半導体デバイスは前記開口を介して前記支持基板に固定される。上記よりインダクタは半導体デバイスに遮られないから半導体デバイスとインダクタとを接続する位置が全く制限されないという点でボンディングの自由度を得ることができる。

Description

明 細 書

半導体装置及び電子回路

技術分野

[0001] 本発明はリードフレーム部にインダクタを形成した半導体装置、更にはそのような半 導体装置を実装基板に実装した電子回路に関し、例えばインダクタをスイッチングレ ギユレータの LCフィルタ (平滑回路）に利用する半導体装置に適用して有効な技術 に関する。

背景技術

[0002] 特許文献 1にはリードフレーム部のアイランド部をスパイラル状又はミアンダ状に形 成してインダクタ機能を持たせた技術が記載される。これにより、高周波用半導体素 子の外にインダクタを形成可會 になる。

[0003] 特許文献 1 :特開平 11 145371号公報

発明の開示

発明が解決しょうとする課題

[0004] 本発明者はリードフレーム部にインダクタを形成する技術について検討した。これ によれば、特許文献 1に記載のようにアイランド部にインダクタを形成すると、インダク タと半導体デバイスとのボンディングの自由度が損なわれるということが本発明者によ つて見出された。

[0005] また、本発明者は半導体デバイスにオンチップされたスイッチングレギユレ一タの平 滑回路に利用するインダクタをリードフレーム部に形成することを検討した。この場合 には、特許文献 1のようなアンテナ用途とは異なり、レギユレ一タカ 平滑回路を介し て形成された電源を半導体デバイスの各部に安定に給電できるように考慮することの 必要性が本発明者によって見出された。例えばレギユレータのスイッチング回路で形 成し LCフィルタで平滑ィ匕した降圧電圧を半導体デバイス内部に一つのノードから供 給すると、半導体デバイス内での電力消費状態が偏ると部分的に降圧電圧が不所 望に電圧ドロップしてしまう虞がある。また、スペース的な制限に対して形成できるィ ンダクタンスを大きくしたり、或いは、インダクタンスの損失を少なくすることについても 考慮することの必要性が本発明者によって見出された。

[0006] 本発明の目的は、リードフレーム部に形成したインダクタと半導体デバイスとのボン デイングの自由度が制限され難い半導体装置を提供することにある。

[0007] 本発明の別に目的は、リードフレーム部に形成したインダクタを半導体デバイスに オンチップされたスイッチングレギユレータの平滑回路に利用するときスイッチングレ ギュレータカゝら平滑回路を介して形成された電源を半導体デバイスの各部に安定に 給電することができる半導体装置を提供することにある。

[0008] 本発明の更に別の目的は、リードフレーム部に形成したインダクタのインダクタンス を大きくするのに好適な半導体装置を提供することにある。

[0009] 本発明の更に別の目的は、リードフレーム部に形成したインダクタのインダクタンス 損失を抑制することができる電子回路を提供することにある。

[0010] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。

課題を解決するための手段

[0011] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。

[0012] 〔1〕《ボンディングの自由度拡大》

本発明の代表的な一つの半導体装置は、支持基板 (2)と、前記支持基板に固定さ れたリードフレーム部（3)と、前記リードフレーム部に接続された半導体デバイス (4) とを有し、前記リードフレーム部は、その中央部に所定のパターンで形成されたイン ダクタ（6)と、複数のリード部品（7)とを有し、前記インダクタは中央部に開口を残して スパイラル状に形成され、前記半導体デバイスは前記開口を介して前記支持基板に 固定される。上記よりインダクタは半導体デバイスに遮られないから半導体デバイスと インダクタとを接続する位置が全く制限されないという点でボンディングの自由度を得 ることができる。半導体デバイス力インダクタの端部に重なってしまうと、重なった部分 をボンディングワイヤで直接接続することができなくなる。インダクタの端部が半導体 デバイスで遮られないようにリードフレーム部に対して変則的に位置をずらして半導 体デバイスを支持基板に固定すると、今度はその他のボンディングパッドとリード部品 との相対位置が不規則になってボンディングに支障を生ずることになる。

[0013] 本発明の代表的な別の一つの半導体装置では前記インダクタは途中力 前記開 口に向けて分岐した複数個の突片 (20)を有し、前記半導体デバイスは前記複数個 の突片に支持されて固定される。突片を採用する場合にも上記同様にボンディング の自由度を得ることができる。

[0014] 上記発明の一つの具体的な形態として、前記インダクタは半導体装置の対角線上 のリード部品 (7A)に支えられている。前記インダクタの支持には外部端子との接続に 利用可能な有効リードを使用しなくても済む。

[0015] 上記発明の一つの具体的な形態として、前記インダクタは半導体デバイスと非接続 である。半導体デバイス力 Sインダクタを利用せず、実装基板上の他の半導体装置が インダクタを利用するのに好適である。

[0016] 上記発明の一つの具体的な形態として、前記半導体デバイスに前記インダクタの 一端が接続され、半導体装置の外部との接続に利用される所定のリード部品に前記 インダクタの他端が接続される。例えば半導体装置に外付けされた容量素子とともに インダクタを用いて LCフィルタを構成するような用途に対応できる。

[0017] 上記発明の一つの具体的な形態として、前記半導体デバイスに前記インダクタの 一端が接続され、前記半導体装置の外部との接続に利用される所定のリード部品と 前記インダクタの他端との間に容量素子 (21)が接続される。上記容量素子とインダク タを用いて LCフィルタを構成することができる。

[0018] 上記発明の一つの具体的な形態として、前記リードフレーム部は、前記半導体装 置の外部との接続に利用される一対の離間されたリード部品に結合していて前記半 導体デバイスの辺に沿って延在するバスバー（25A— 25D)を有する。前記バスバ 一を半導体装置の電源用又はグランド (接地電位)用の外部端子に接続しておけば 、当該ノ スバーの任意の位置で半導体デバイスの電源パッド又はグランドパッドとの ボンディングを行うことができ、電源又はグランド用のボンディングに自由度が得られ る。

[0019] 上記発明の一つの具体的な形態として、前記半導体デバイスは前記インダクタの 一端部に接続されたスイッチングレギユレータ部 (36A)を有し、前記リードフレーム部 は前記インダクタの他端部に接続されていて前記半導体デバイスの辺に沿って延在 するバスバー (25G)を有し、前記半導体デバイスは前記スイッチングレギユレータ部 で生成された内部電源を前記ノ スバーを介して入力する複数の電源端子（51— 54 )を有する。前記インダクタをスイッチングレギユレータの平滑回路として利用するとき 、前記ノ スバーにはスイッチングレギユレータびの動作に基づいて生成された内部電 源が供給され、バスバーを介して半導体デバイスの各部に内部電源を供給すること が可能になる。これにより、半導体デバイス内での電力消費状態が偏っても部分的に 内部電源が不所望に電圧ドロップする虞は少なくなる。周囲のバスバーから半導体 デバイスの各部に対する内部電源の供給効率という点では前記バスバーを閉路に 形成するのがよい。

[0020] 上記において、前記半導体装置の外部力 グランド電位を受ける所定のリード部品 と前記インダクタの他端部とに接続された容量素子 (32)を有することにより、上記イン ダクタ（6)と容量素子 (32)により半導体装置内部でスイッチングレギユレータ用の LC フィルタを構成することができる。半導体装置の外付け容量素子を用いて LCフィルタ を構成する場合には、半導体装置の外部との接続に利用されるリード部品から半導 体デバイスのパッド電極に至る経路の寄生インダクタンス成分にスイッチングレギユレ ータ部の動作に伴う高周波電流が流れることになつて、上記内部電源やグランド電 位が不安定になり易くなる。容量素子が半導体装置内部に搭載されている場合には 高周波電流の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなるの で、内部電源やグランド電位は変動し難くなる。

[0021] 〔2〕《インダクタの電流経路長増大》

本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレ ーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、その中央部 に所定パターンで形成されたインダクタを有し、前記インダクタの所定パターンは中 心部を異にした複数個の電気的に導通するスパイラル (6A、 6B)を有する。インダクタ を単一スパイラルで構成する場合に比べて連続する複数個のスノィラルを形成した 方がスパイラルの長さを長くするのが容易であるから、インダクタンスを大きくし易!、。

[0022] このとき、前記複数個のスパイラルの相互隣接部分における電流の向きはスパイラ ル相互間で同じ向きとする。これによつて隣接するスパイラル相互間の相互インダク タンスが大きくなる。電流の向きをスパイラル相互間で逆向きとする場合には相互イン ダクタンスは小さくなり、不適切である。

[0023] 〔3〕《内部電源安定化 _位相差駆動》

本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレ ーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、中央部に所 定のパターンで形成された複数のインダクタ（31 A、 31B)と、複数のリード部品とを 有し、前記インダクタは半導体デバイスの対角線上のリード部品に支えられ、前記半 導体デバイスは前記インダクタに支持され、前記半導体デバイスはスイッチングレギ ユレータ部 (36)を有し、前記スイッチングレギユレ一タ部は前記インダクタと一対一対 応で接続される複数のスイッチング回路（30A、 30B)を有し、前記複数のスィッチン グ回路は相互に位相がずれたクロック (CLK1、 CLK2)に同期したスイッチング動作 を行う。相互に位相がずれたスイッチング動作によって内部電源を生成するから内部 電源の平滑化が促進される。前記インダクタの支持には外部端子との接続に利用可 能な有効リードを使用しなくても済む。

[0024] 〔4〕《内部電源安定化 _給電用バスバー》

本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレ ーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、その中央部 に所定パターンで形成されたインダクタ（6)と、複数のリード部品とを有し、前記半導 体デバイスは前記インダクタの一端部に接続されたスイッチングレギユレータ部 (36) を有し、前記リードフレーム部は前記インダクタの他端部に接続されたバスバー (25G )を有し、前記半導体デバイスは前記スイッチングレギユレータ部の動作に基づ 、て 生成された内部電源を前記バスバーを介して入力する複数の電源端子（51— 54)を 有する。前記インダクタをスイッチングレギユレータの平滑回路として利用するとき、バ スバーにはスイッチングレギユレータ部の動作に基づいて生成された内部電源が供 給され、バスバーを介して半導体デバイスの各部に内部電源を供給することが可能 になる。これにより、半導体デバイス内での電力消費状態が偏っても部分的に内部電 源が不所望に電圧ドロップする虞は少なくなる。周囲のバスバーから半導体デバイス の各部に対する内部電源の供給効率という点では前記バスバーを閉路に形成する のがよい。

[0025] 上記において、前記半導体装置の外部力 グランド電位を受ける所定のリード部品 と前記インダクタの他端部との間に接続された容量素子 (32)を有することにより、上 記インダクタと容量素子により半導体装置内部でスイッチングレギユレータ用の LCフ ィルタを構成することができる。半導体装置の外付け容量素子を用いて LCフィルタを 構成する場合には、外部端子との接続に利用されるリード部品から半導体デバイス のパッド電極に至る経路の寄生インダクタンス成分にスイッチングレギユレータ部の動 作に伴う高周波電流が流れることになつて、上記内部電源やグランド電位が不安定 になり易くなる。容量素子が半導体装置内部に搭載されている場合には高周波電流 の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなるので、内部電 源やグランド電位は変動し難くなる。

[0026] 〔5〕《内部電源安定化 _給電用バスバー _位相差駆動》

本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレ ーム部に搭載された半導体デバイス (4H)とを有し、前記リードフレーム部は、その中 央部に所定パターンで形成された複数のインダクタ（31A— 31D)と、複数のリード部 品とを有し、前記半導体デバイスはスイッチングレギユレ一タ部を有し、前記スィッチ ングレギユレ一タ部は前記複数のインダクタに一対一対応される複数のスイッチング 回路（30A— 30D)を有し、各々のスイッチング回路は対応するインダクタの一端部 に接続され、前記リードフレーム部は前記インダクタの他端部に共通接続されたバス バー (25G)を有し、前記半導体デバイスは前記スイッチングレギユレータ部の動作に 基づいて生成された内部電源 (Vdd)を前記バスバーを介して入力する複数の電源端 子 (71)を有する。ノ スバーにはスイッチングレギユレータ部の動作に基づいて生成さ れた内部電源が供給され、ノ スバーを介して半導体デバイスの各部に内部電源を供 給することが可能になるから、半導体デバイス内での電力消費状態が偏っても部分 的に内部電源が不所望に電圧ドロップする虡は少なくなる。

[0027] 複数の前記スイッチング回路に対し相互に位相がずれたスイッチング動作によって 内部電源を生成することにより内部電源の平滑ィ匕を促進することができる。 [0028] 周囲のバスバーから半導体デバイスの各部に対する内部電源の供給効率という点 では前記バスバーを閉路に形成するのがよい。

[0029] 前記半導体装置の外部力 グランド電位を受ける所定のリード部品と前記インダク タの他端部との間に接続された容量素子（32A— 32D)を有することにより、上記イン ダクタと容量素子により半導体装置内部でスイッチングレギユレータ用の LCフィルタ を構成することができる。半導体装置の外付け容量素子を用いて LCフィルタを構成 する場合には、外部端子との接続に利用されるリード部品から半導体デバイスのパッ ド電極に至る経路の寄生インダクタンス成分にスイッチングレギユレータ部の動作に 伴う高周波電流が流れることになつて、上記内部電源やグランド電位が不安定になり 易くなる。容量素子が半導体装置内部に搭載されている場合には高周波電流の経 路に寄生する負所望なインダクタンス成分が上記よりも小さくなるので、内部電源や グランド電位は変動し難くなる。

[0030] 〔6〕《渦電流による損失抑制》

本発明の代表的な一つの電子回路は、実装基板 (82)と、この実装基板に搭載され た半導体装置 (80)とを有し、前記半導体装置は所定のパターンで形成されたインダ クタ (81)を有し、前記実装基板は電源プレーン (85)及びグランドプレーン (84)を有し 、前記グランドプレーンは、前記インダクタに重なる領域に沿って形成された複数個 のスリット (87)を有する。インダクタに電流が流れると、グランドプレーンにはそれとは 逆方向の渦電電流のような電流ループが誘起される。この誘起電流はインダクタのィ ンダクタンスを小さくするように作用する。このとき前記スリットは前記インダクタに重な る領域を避けるように誘起電流の電流ループを大きくするから、これによつてインダク タンスの低下が抑制される。

[0031] 本発明の具体的な一つの形態として、前記電源プレーンにも、前記インダクタに重 なる領域に沿って複数個のスリットを形成してよい。一般に電流引抜を優先させた方 が動作上望ましいと考えられる場合が多いから、多くの場合、実装基板上において 電源プレーンよりもグランドプレーンの方が半導体装置に近くされているが、電源プレ ーンに対してもスリットを形成しておくことにより同じような効果を期待することができる [0032] スリットの大きさ及び数は、グランドプレーンや電源プレーンとしての電流拡散機能 や強度に対してトレードオフの関係にあるので、それを考慮して適当に決定されれば よい。前記スリットはインダクタに流れる電流方向に沿った長さよりも前記電流方向に 直角な向きが長い方が電流ループを大きく迂回させることができると考えられる。 発明の効果

[0033] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。

[0034] 本発明の代表的な一つによれば、インダクタの開口部に半導体デバイスを配置す る構造によってリードフレーム部に形成したインダクタと半導体デバイスとのボンディ ングの自由度に対する制限を緩和することができる。

[0035] 本発明の代表的な別の一つによれば、インダクタに複数のスパイラル状を有するパ ターンを採用することによって、リードフレーム部に形成したインダクタのインダクタン スを大きくすることができる。

[0036] 本発明の代表的な更に別の一つによれば、リードフレーム部に形成したインダクタ を半導体デバイスにオンチップされたスイッチングレギユレータの平滑回路に利用す るとき、給電用のノ スバーなどを採用することにより、スイッチングレギユレータから平 滑回路を介して形成された電源を半導体デバイスの各部に安定に給電することがで きる。

[0037] 本発明の代表的な更に別の一つによれば、半導体装置のインダクタによって実装 基板のグランドプレーンに誘起される電流ループに対し当該電流ループを部分的に 大きくするためのスリットをグランドプレーンに形成することにより、半導体装置のリー ドフレーム部に形成したインダクタのインダクタンス損失を抑制することができる。 図面の簡単な説明

[0038] [図 1]半導体装置の平面的構成を例示する平面図である。

[図 2]図 1の II II断面である。

[図 3]別の半導体装置の平面的構成が例示する平面図である。

[図 4]図 3の IV— IV断面図である。

[図 5]更に別の半導体装置の平面的構成を例示する平面図である。 [図 6]図 5の VI— VI断面である。

圆 7]更に別の半導体装置の平面的構成を例示する平面図である。

[図 8]図 3の VIII— VIII断面図である。

圆 9]更に別の半導体装置の平面的構成を例示する平面図である。

圆 10]インダクタを半導体デバイスと非接続とした半導体装置の平面的構成を例示 する平面図である。

圆 11]インダクタの一端を外部接続用のリード部品に、他端を半導体デバイスに接続 した半導体装置の平面的構成を例示する平面図である。

圆 12]図 11に対してインダクタの一端と外部接続用のリード部品との間に容量素子 を接続した半導体装置の平面的構成を例示する平面図である。

圆 13]図 9に対してバスバーを設けた半導体装置の平面的構成がを例示する平面図 である。

圆 14]図 13に対して一部のバスバーを分割した半導体装置の平面的構成を例示す る平面図である。

[図 15]隣接する 2個のスパイラルを有するインダクタがリードフレーム部に形成された 半導体装置を例示する平面図である。

[図 16]電流の向きをスパイラル相互間で逆向きとする場合を例示する平面図である。 圆 17]外部との接続に利用される有効リードと同じタブ吊リードにインダクタを結合し た半導体装置を例示する平面図である。

圆 18]2個のスパイラルを持つインダクタを採用した別の半導体装置の平面的構成を 例示する平面図である。

圆 19]空きスペースとの関係を考慮して途中で屈曲させたインダクタを採用した半導 体装置の平面的構成を例示する平面図である。

[図 20]図 19において SOP (small Outline package)構造を採用した半導体装置の平 面的構成を例示する平面図である。

圆 21]図 15の半導体装置の製造過程における一つの縦断構造を例示する断面図 である。

圆 22]図 21に続く製造過程における一つの縦断構造を例示する断面図である。 圆 23]図 22に続く製造過程における一つの縦断構造を例示する断面図である。 圆 24]図 23に続く製造過程における一つの縦断構造を例示する断面図である。 圆 25]図 24に続く製造過程における一つの縦断構造を例示する断面図である。 圆 26]図 25に続く製造過程における一つの縦断構造を例示する断面図である。 圆 27]図 26に続く製造過程における一つの縦断構造を例示する断面図である。 圆 28]図 27に続く製造過程における一つの縦断構造を例示する断面図である。 圆 29]図 15の半導体装置の製造過程における一つの平面構造を例示する平面図 である。

[図 30]図 29に続く製造過程における一つの平面構造を例示する平面図である。

[図 31]図 30に続く製造過程における一つの平面構造を例示する平面図である。

[図 32]図 31に続く製造過程における一つの平面構造を例示する平面図である。

[図 33]図 32に続く製造過程における一つの平面構造を例示する平面図である。

[図 34]スイッチングレギユレータを例示する回路図である。

[図 35]内部電源を生成するために図 34のスイッチングレギユレータを備えた半導体 装置の平面的構成を示す平面図である。

[図 36]図 35の XXXVI— XXXVI断面図である。

[図 37]リードフレームで構成した内部電源の給電用バスバーと共にスイッチングレギ ユレータを示す回路図である。

[図 38]図 37のスイッチングレギユレータを備えた半導体装置の平面的構成を例示す る平面図である。

[図 39]図 38の変形例に係る半導体装置の平面的構成を例示する平面図である。

[図 40]図 38の変形例に係る別の半導体装置の平面的構成を例示する平面図である 圆 41]半導体装置の外付け容量素子を用いて LCフィルタを構成する場合にパッケ ージの外部接続用リード部品に寄生する大きなインダクタンス成分にスイッチングレ ギユレータ部の動作に伴う高周波電流が流れる様子を示す説明図である。

圆 42]容量素子を半導体装置内部に搭載したときスイッチング回路の nチャンネル型 パワー MOSトランジスタがオン状態にされたときの高周波電流の経路を例示する説 明図である。

圆 43]容量素子を半導体装置内部に搭載したときスイッチング回路の pチャンネル型 パワー MOSトランジスタがオン状態にされたときの高周波電流の経路を例示する説 明図である。

圆 44]容量素子のデバイス構造を例示する縦断面図である。

[図 45]SONのパッケージ構造に給電用バスバーを適用した半導体装置の平面図で ある。

圆 46]図 19の構成に図 45と同様の変形を施した半導体装置の平面図である。

[図 47]リードフレーム部に形成した 4個のインダクタをスイッチングレギユレータに用い ると共に給電用バスバーを採用した半導体装置の平面的構成を例示する平面図で ある。

[図 48]図 47の半導体装置に適用されるスイッチングレギユレータの回路構成を例示 する回路図である。

[図 49]4個のインダクタをリードフレーム 3部に形成すると共に LCフィルタ用の容量素 子とバイパス用の容量素子を半導体デバイス内部に形成した半導体装置の平面的 構成を例示する平面図である。

圆 50]所定のパターンで形成されたインダクタを有する半導体装置が用いられた電 子回路の縦断面構造を例示する断面図である。

圆 51]図 50の半導体装置の平面的構成を模式的に示す平面図である。

[図 52]スリットを設けたグランドプレーンの平面的構成を例示する平面図である。

[図 53]インダクタに電流が流れたときグランドプレーンにはそれとは逆方向の渦電電 流のような電流ループが誘起されると共にスリットの作用によりインダクタに重なる領 域を避けるように誘起電流の電流ループが大きくされる様子を示す説明図である。

[図 54]スリットがないときの誘起電流の電流ループを示す説明図である。

[図 55]スリットを形成した場合と形成しない場合のインダクタンスを対比して示すシミュ レーシヨン結果の説明図である。

[図 56]2重コイルで構成されたインダクタを採用する場合におけるスリットの配置を例 示する説明図である。 [図 57]単一コイルと 2重コイルの場合のインダクタンスを対比して示すシミュレーション 結果の説明図である。

[図 58]インダクタのパターンに採用可能な折り返レ、。ターンの説明図である。

[図 59]インダクタのパターンに採用可能なスパイラルと折り返しの組み合わせパター ンの説明図である。

符号の説明

1一 11X 半導体デバイス

2 支持基板

3 リードフレーム部

4、4A— J 半導体デバイス

5 バンプ電極

6 インダクタ

6A、 6B スパイラル

7 リード部品

8 樹脂

9 絶縁性フィルム

20 突片

25A 25J バスバー

30A— 30D スイッチング回路

31A— 31D インダクタ

32 容量素子

32A-32D 容量素子

33 レベルセンサ

34 クロック発生回路

35A—35D スィッチ制御回路

36、 36A スイッチングレギユレータ部

40— 43 ボンディングパッド

44 内部電源の幹線 Vdd 内部電源

Vcc 外部電源

Vss グランド電位

50— 54 ボンディングパッド

56 容量素子

56A— 56D 容量素子

70— 73 ボンディングパッド

80 半導体装置

81 インダクタ

82 実装基板

83 信号配線層

84 グランドプレーン

85 電源プレーン

87 スリット

発明を実施するための最良の形態

[0040] 《ボンディングの自由度拡大》

図 1には半導体装置の平面的構成が例示される。図 2には図 1の II II断面が示され る。特に図 1はリードフレーム部の平面的形状を主体として示してある。

[0041] 同図に示される半導体装置 1は、特に制限されないが、 QFN (Quad Flat

Non-leaded package)のパッケージ構造を有し、支持基板 2と、前記支持基板 2に固 定されたリードフレーム部 3と、前記リードフレーム部 3に接続された半導体デバイス 4 とを有し、バンプ電極 5を露出させて全体が榭脂 8で封止されている。バンプ電極 5は 半導体装置 1の外部端子とされ、半導体装置 1の各縁辺に 2列で千鳥状に多数配置 されている。前記リードフレーム部 3と半導体デバイス 4との接続は代表的に示された ボンディングワイヤ 10、 11、 12で行われる。半導体デバイス 4には代表的に示された ボンディングパッド 13, 14, 15が配置されている。特に図示はしないが、実際には半 導体デバイスの各辺に沿って多数のボンディングパッドが配置されている。

[0042] 前記リードフレーム部 3は、その中央部に所定のパターンで形成されたインダクタ 6 と、複数のリード部品 7とを有する。リードフレーム部 3はエッチングでパターンユング され、バンプ電極 5が設けられる部分に比べてその他の部分は薄くなるようにエッチ ング (所謂ハーフエッチ）されて 、る。リード部品 7は^ &み立て前の状態ではタブ (TA B)で吊られたタブ吊リード部品とされており、組み立て時にタブの枠力も切り離され たリード部品 7とインダクタ 6は支持基板 2に固定されて!/ヽる。支持基板 2は例えば銅 箔の一面に絶縁性を有する接着性榭脂を被覆して構成された放熱性接着シートとさ れ、接着性榭脂面にリード部品 7、インダクタ 6及び半導体デバイス 4が固定されてい る。半導体デバイスと接着性榭脂面との間には更に図に示される絶縁フィルム 9が介 在されている。

[0043] 前記インダクタ 6は中央部に開口を残してスパイラル状に形成され、前記半導体デ バイス 4は前記開口を介して前記支持基板 2に固定される。上記よりインダクタ 6は半 導体デバイス 4に遮られないから半導体デバイス 4とインダクタ 6とを接続する位置が 全く制限されないという点でボンディングの自由度を得ることができる。例えば図 1に お 、てインダクタ 6の一端はボンディングパッド 13にボンディングワイヤ 11で接続され 、インダクタ 6の他端はボンディングパッド 14にボンディングワイヤ 12で接続されるが 、半導体デバイス 4がインダクタ 6の一部に重なってしまうと、インダクタ 6の他端をボン デイングパッド 14にボンディングワイヤ 12で直接接続することができなくなる。インダ クタ 6の他端が半導体デバイスで遮られないようにリードフレーム部 3に対して変則的 に位置をずらして半導体デバイス 4を支持基板 2に固定すると、今度は代表町に示さ れたその他のボンディングパッド 15とリード部品 7との相対位置が不規則になってボ ンデイングに支障を生ずることになる。

[0045] 図 3には別の半導体装置 1Aの平面的構成が例示される。図 4には図 3の IV— IV断 面が示される。特に図 3はリードフレーム部の平面的形状を主体として示してある。図 1及び図 2との相違点は、半導体装置 1Aが QFP(Quad Flat Package)のパッケージ 構造を有する点と、インダクタ 6が半導体装置 1 Aの対角線上のタブ吊リード部品 7A に支えられている点である。その他の構成は図 1及び図 2と同じであり、それらと同一 機能を有するものには同一符号を付してその詳細な説明を省略する。 [0046] 図 5には更に別の半導体装置 IBの平面的構成が例示される。図 6には図 5の VI— VI断面が示される。特に図 5はリードフレーム部の平面的形状を主体として示してあ る。図 3及び図 4との相違点は、前記インダクタ 6が途中力も前記開口に向けて分岐し た複数個の突片 20を有し、前記半導体デバイス 4は前記複数個の突片 20に支持さ れて固定されている点である。突片 20は所謂ダイパッドとして機能される。支持基板 2は廃止されている。その他の構成は図 3及び図 4と同じであり、それらと同一機能を 有するものには同一符号を付してその詳細な説明を省略する。

[0047] 図 7には更に別の半導体装置 1Cの平面的構成が例示される。図 8には図 3の VIII— VIII断面が示される。特に図 7はリードフレーム部の平面的形状を主体として示してあ る。図 5及び図 6との相違点は、外部接続用リード部品を各辺毎に一列に配置した一 列リードの QFNのパッケージ構造を採用した点である。その他の構成は図 5及び図 6 と同じであり、それらと同一機能を有するものには同一符号を付してその詳細な説明 を省略する。

[0048] 図 9には更に別の半導体装置 1Dの平面的構成が例示される。同図に示される半 導体装置 1Dは図 1の QFNパッケージ構造において支持基板 2の代わりに突片 20を 採用した構造を備える点が図 1と相違され、その他の点は図 1と同じである。尚、イン ダクタ 6の巻き数は適宜決定されればょ 、。

[0049] 図 10には前記インダクタ 6を半導体デバイス 4Aと非接続とした半導体装置 1Eの平 面的構成が例示される。ここでは、図 9の構成に対し、例えばインダクタ 6の一端を外 部接続用のリード部品 7Bにボンディングワイヤ 11で接続し、インダクタ 6の他端を外 部接続用のリード部品 7Cにボンディングワイヤ 12で接続している。この構成は、半導 体デバイス 4Aがインダクタ 6を利用せず、半導体装置 1Eが実装される実装基板上の 他の半導体装置力 Sインダクタ 6を利用するのに好適である。

[0050] 図 11には前記インダクタ 6の一端を外部接続用のリード部品に、他端を半導体デ バイス 4Bに接続した半導体装置 1Fの平面的構成が例示される。ここでは、図 10の 構成に対し、例えばインダクタ 6の一端を外部接続用のリード部品 7Bにボンディング ワイヤ 11で接続し、インダクタ 6の他端を半導体デバイス 4のボンディングパッド 14に ボンディングワイヤ 12で接続して 、る。例えば半導体装置 1Fの実装基板上にぉ 、て 半導体装置 IFのリード部品 7Bに外付けされた容量素子と共にインダクタ 6を用いて LCフィルタを構成するような用途に対応できる。

[0051] 図 12には図 11に対して前記インダクタ 6の一端と外部接続用のリード部品との間に 容量素子 21を接続した半導体装置 1Gの平面的構成が例示される。即ち、インダクタ 6の上に容量素子 21を固定し、前記容量素子 21の一方の蓄積電極にインダクタ 6の 一端をボンディングワイヤ 23で接続し、前記容量素子 21の他方の蓄積電極に外部 接続用のリード部品 7Bをボンディングワイヤ 22で接続し、半導体デバイス 4Cのボン デイングパッド 14にインダクタ 6の他端をボンディングワイヤ 12で接続して 、る。これ により、半導体装置 1 Gに組み込まれた上記容量素子 21とインダクタ 6を用 V、て LCフ ィルタを構成することができる。

[0052] 図 13には図 9に対してバスバーを設けた半導体装置 1Hの平面的構成が例示され る。即ち、前記リードフレーム部 3は、前記半導体装置 1Hの外部との接続に利用され る一対の離間されたリード部品 7D, 7Eに結合していて前記半導体デバイスの辺に 沿って延在するバスバー 25A、同じくリード部品 7F, 7Gに結合していて前記半導体 デバイスの辺に沿って延在するノ スバー 25B、同じくリード部品 7H, 7Jに結合してい て前記半導体デバイスの辺に沿って延在するバスバー 25C、同じくリード部品 7K, 7 Lに結合していて前記半導体デバイスの辺に沿って延在するバスバー 25Dを有する 。例えば半導体装置 1Hの実装基板上の電源ラインに前記バスバー 25A、 25Cのリ ード部品 7D、 7E、 7H、 7Jを接続し、また、同じく実装基板上のグランドラインに前記 バスバー 25Bゝ 25Dのリード部品 7F、 7G、 7K、 7Lを接続する。これにより、バスバ 一 25A、 25Cの任意の位置で半導体デバイスの電源パッド (Vcc)とのボンディングを 行うことができ、バスバー 25B、 25Dの任意の位置で半導体デバイスのグランドパッド (Vss)とのボンディングを行うことができ、これによつて、電源又はグランド用のボンディ ングに対して自由度が得られる。

[0053] 図 14には図 13に対して一部のバスバーを分割した半導体装置 1Jの平面的構成が 例示される。図 13に対してバスバー 25Bを 25Eと 25Fに 2分割した点が相違される。 例えば 25Eを電源用、 25Fをグランド用に分けて振り分けることが可能になる。

[0054] 《インダクタの電流経路長増大》 次に、リードフレーム部に形成するインダクタの電流経路長を増大させる構成につ いて説明する。

[0055] 図 15には隣接する 2個のスパイラルを有するインダクタがリードフレーム部に形成さ れた半導体装置の例が示される。同図に示される半導体装置 1Kは、図 9に半導体 装置 1Dに対し、 2個のスパイラルを有するインダクタがリードフレーム部に形成されて いる点が相違される。即ち、前記リードフレーム部 3は、その中央部に所定パターンで 形成されたインダクタ 6を有し、前記インダクタ 6は中心部を異にした 2個の電気的に 導通するスパイラル 6A、 6Bを有する。インダクタ 6を単一スパイラルで構成する場合 に比べて連続する 2個のスパイラルを形成した方がスノィラルの長さを長くするのが 容易である。要するに双方のスパイラル 6A、 6Bの隣接部分によってその長さが長く なる。これにより、インダクタンスを大きくし易い。

[0056] このとき、前記 2個のスパイラル 6A、 6Bの相互隣接部分における電流の向きはスパ ィラル 6A、 6B相互間で同じ向きとする。これによつて隣接するスパイラル 6A, 6B相 互間の相互インダクタンスが大きくなる。矢印 CURは電流の向きを示す。図 16のよう に電流の向きをスパイラル相互間で逆向きとする場合には相互インダクタンスは小さ い。インダクタ 6の電流経路長を長くしてインダクタンスを大きくしょうとするのであれば 、当然図 15のように隣接部での電流の向きをスパイラル相互間で同じ向きにすること が必要である。

[0057] 尚、図 15においてリードフレーム切断前にインダクタ 6を支えていたタブ吊リードは 外部との接続には用いられないリード部品 7Aであった力 図 17の半導体装置 1Lの ように外部との接続に利用される有効リードと同じタブ吊リード 7Mにインダクタ 6を結 合してもょ 、。当然組み立て後にお 、てリード部品 7Mは電源入力や信号入出力に は用いられることはない。

[0058] 図 18には 2個のスパイラル 6A、 6Bを持つインダクタ 6を採用した別の半導体装置 1 Mの平面的構成が例示される。同図に示される半導体装置 1Mは、 SON (small Outline Non-leaded package)のパッケージ構造に適用されるリードフレーム部 3を有 し、このリードフレーム部 3の中央部分に 2個のスパイラル 6A、 6Bを持つインダクタ 6 が形成され、その上に半導体デバイス 4Dが搭載されている。リードフレーム切断前 にインダクタ 6を支えていたタブ吊リードは外部との接続には用いられないリード部品 7Aである。

[0059] 図 18よりも大きな半導体デバイスを搭載するとき、それに合わせてインダクタを単に 大きくするだけでなぐ図 19の半導体装置 1Nのように空きスペースとの関係を考慮し て途中で屈曲させてもよい。また、ノ ッケージは図 20の半導体装置 1Pのような SOP ( small Outline package)構造で &)つてもよ ヽ。

[0060] 図 21乃至図 28には図 15の半導体装置の製造過程における縦断構造が例示され る。図 29乃至図 33には図 15の半導体装置の製造過程における平面構造が例示さ れる。

[0061] エッチングによりリードフレームが形成される（図 20)。厚さ方向にもエッチングを行 うハーフエッチにてパターンが形成され、バンプ電極が形成される部分はその他の部 分に比べて肉厚にされる。リードフレームの平面構造は図 29に例示される。

[0062] インダクタ 65から分岐形成されたダイパッド 20の上に絶縁性フィルム 9を介して半 導体デバイス 4を固定する（図 21)。その平面構造は図 30に示される。半導体デバイ ス 4のボンディングパッドはリードフレーム部 6の対応するリード部品 7にボンディング ワイヤ 10でボンディングされる（図 23)。ボンディングされた状態の平面構造は図 31 に例示される。ボンディングされた半導体デバイス 4はリードフレームと共にモールド 金型 26、 27に挟まれ、内部空間に開口部 28から樹脂が充填される（図 24)。榭脂が 凝固した後に金型 26、 27を取り外す（図 25)。金型 26、 27から取り出された榭脂 8の 底面にはリードフレームの肉厚部分が露出されており、その部分に半田めつき、スクリ ーン印刷、又はリフローによる半田付けで、バンプ電極 5が形成される（図 26)。バン プ電極の形成面を上にした平面構造が図 32に例示される。次いで、ダイシングブレ ード 28により切断され（図 27)、半導体装置 1Kの個片に分割される（図 28)。分割さ れた半導体装置 lkの平面構造は図 33に例示される。

[0063] 《内部電源安定化 _位相差駆動》

前記リードフレーム部に形成したインダクタをスイッチングレギユレータのための LC フィルタとして用いる場合について説明する。ここでは特にスイッチングレギユレータ を位相差駆動して内部電源を安定ィ匕する構成について説明する。 [0064] 図 34にはスイッチングレギユレータが例示される。同図に示されるスイッチングレギ ユレ一タは降圧回路を構成する。このスイッチングレギユレータは、 CMOS出力回路 で構成された 2個のスイッチング回路 30A、 30Bと、スイッチング回路 30A、 30Bの各 々の出力ノードに結合されたインダクタ 31A, 31Bと、インダクタ 31A, 31Bと回路の グランド電位 Vssとの間に配置された容量素子 32と、容量素子 32の蓄積ノードに得 られる降圧電圧（内部電源） Vddのレベルを検出するレベルセンサ (LVS)33と、レべ ルセンサ 33による検出電圧に応ずる周波数のクロック CLK1, CLK2を生成するクロ ック発生回路 (CKGN)34と、クロック CLK1, CLK2に同期してスイッチング回路 30 A、 30Bを相補スィッチ動作させるスィッチ制御回路 (SWCNT)35A、 35Bと力も成る 。インダクタ 31 A, 31Bと容量素子 32はスイッチングレギユレータの LCフィルタを構 成する。 LCフィルタ以外の回路要素である前記スイッチング回路 30A、 30B、レベル センサ 33、クロック発生回路 34及びスィッチ制御回路 35A、 35Bを総称してスィッチ ングレギユレータ部 (SWRP)36と称する。スイッチング回路 30Aは pチャンネル形の パワー MOSトランジスタ MP1と nチャンネル形のパワー MOSトランジスタ MN1との 直列回路によって構成される。スイッチング回路 30Bは pチャンネル形のパワー MO Sトランジスタ MP2と nチャンネル形のパワー MOSトランジスタ MN2との直列回路に よって構成される。

[0065] 図 35には内部電源を生成するために図 34のスイッチングレギユレータを備えた半 導体装置の平面的構成が示される。図 36には図 35の XXXVI— XXXVI断面が示され る。同図に示される半導体装置 1Qは QFNのノ¾ /ケージ構造を有し、リードフレーム 部 3の中央部に前記インダクタ 31 A, 31Bが形成され、前記インダクタ 31 A、 3 IBは 半導体装置 1Qの対角線上のリード部品 7Aに支えられ、半導体デバイス 4Eが前記 インダクタ 31A, 31Bに支持されている。前記半導体デバイス 4Eは、例えばマイクロ コンピュータ、フラッシュメモリ、又は画像処理などに特ィ匕した専用コントローラなどの 機能と共に、内部電源を生成するために前記スイッチングレギユレータ部 36及び容 量素子 32を有する。インダクタ 31 Aの一端部が結合されるボンディングパッド 40はス イッチング回路 30Aの出力ノードに結合され、インダクタ 31 Aの他端部が結合される ボンディングパッド 41はレベルセンサ 33の入力及び容量素子 32の蓄積電極に結合 される。インダクタ 3 IBの一端部が結合されるボンディングパッド 42はスイッチング回 路 30Bの出力ノードに結合され、インダクタ 31Bの他端部が結合されるボンディング ノ ッド 43はレベルセンサ 33の入力及び容量素子 32の蓄積電極に結合される。前記 ボンディングパッド 41, 43は半導体デバイス内部において図 34に例示される内部電 源の幹線 44に結合され、この幹線 44を介して半導体デバイス内のその他所定の回 路部分 (OTH) 45に内部電源 Vddが供給される。

[0066] 前記スイッチングレギユレータ部において前記クロック CLK1、 CLK2の位相は 180 度ずらされ、これによつてスィッチ回路 30A、 30Bは相互に位相がずれたクロック〖こ 同期したスイッチング動作を行う。相互に位相がずれたスイッチング動作によって内 部電源 Vddを生成するから内部電源の平滑化が促進される。半導体装置 1Qの外部 力 供給される外部電源 Vccを例えば 3. 3Vとすると、内部電源 Vddは 1. 8Vのよう な電圧とされる。尚、前述と同様のその他の構成についてはそれと同一符号を付して その詳細な説明を省略する。

[0067] 《内部電源安定化—給電用バスバー》

前記リードフレーム部に形成したインダクタをスイッチングレギユレータのための LC フィルタとして用いるとき、特にリードフレームに内部電源の給電用バスバーを採用し た構成について説明する。ここでは図 37に示されるように 1個のスイッチング回路 30 Aを有するスイッチングレギユレータ部 36Aを一例とする。

[0068] 図 38には内部電源を生成するために図 37のスイッチングレギユレータを備えた半 導体装置の平面的構成が示される。同図に示される半導体装置 1Rは、図 9の半導 体装置 1Dに対し、インダクタ 6の端部に接続してその外側を周回する給電用のバス バー 25Gを形成したリードフレーム部 3を有する。バスバー 25Gは閉路を成す。前記 リード部品 7Aはバスバー 25Gに結合されている。

[0069] 半導体デバイス 4Fは、例えばマイクロコンピュータ、フラッシュメモリ、又は画像処理 などに特ィ匕した専用コントローラなどの機能と共に、内部電源を生成するために図 37 に示される前記スイッチングレギユレータ部 36A及び容量素子 32を有する。半導体 デバイス 4Fには代表的に 5個のボンディングパッド 50— 54が示されている。インダク タ 6の一端部が結合されるボンディングパッド 50はスイッチング回路 30Aの出力ノー ドに結合される。インダクタ 6の他端部と共に給電用バスバー 25Gに接続された 4個 のボンディングパッド 51— 54は内部電源 Vddの電源パッドとされる。電源パッド 51— 54は半導体デバイス 4F内部において内部電源の幹線 44に結合されると共に、前記 レベルセンサ 33の入力及び容量素子 32の蓄積電極に結合される。この幹線 44を介 して半導体デバイス 4F内のその他所定の回路部分 (OTH) 45に内部電源 Vddが供 給される。

[0070] これにより、前記インダクタ 6をスイッチングレギユレータ部 36Aの平滑回路として利 用するとき、バスバー 25Gにはスイッチングレギユレータ部 36の動作に基づいて生成 された内部電源 Vddが供給され、バスバー 25Gを介して半導体デバイス 1Fの所定 の各回路部分 45に内部電源 Vddを供給することが可能になる。特に半導体デバイス 4F内の電源幹線 44にはバスバー 25Gを介して 4箇所から内部電源 Vddが供給され る。従って、半導体デバイス 4F内での電力消費状態が偏っても部分的に内部電源 V ddが不所望に電圧ドロップする虡は少なくなる。前記バスバー 25Gは閉路に形成さ れているから、周囲のバスバー 25Gから半導体デバイス 4Fの各部に対する内部電 源 Vddの供給は効率的である。尚、前述と同様のその他の構成についてはそれと同 一符号を付してその詳細な説明を省略する。

[0071] 図 39には図 38の変形例に係る半導体装置の平面的構成が示される。同図に示さ れる半導体装置 1Sは、図 38の給電用バスバー 25Gに対し、 4個のバスバー 25A— 25Dをボンディングワイヤ 26で接続して、インダクタ 6を周回する電源バスバーとして 構成した。その他の構成は図 38と同じである。

[0072] 図 40には図 38の変形例に係る別の半導体装置 1Tの平面的構成が示される。半 導体デバイス 4Gは容量素子 32を内蔵していない。ここでは前記半導体装置 1Tの外 部からグランド電位 Vssを受ける所定のリード部品 7Nと前記インダクタ 6の他端部との 間に容量素子 32を接続する。これにより、上記インダクタ 6と容量素子 32により半導 体装置 1T内部でスイッチングレギユレータ用の LCフィルタを構成することができる。 容量素子 32を半導体デバイス内部に形成する場合に許容されるチップサイズとの関 係から必要な大きさの容量をオンチップできないときに有効である。また、半導体装 置 1Tの外付け容量素子を用いて LCフィルタを構成する場合に比べても以下の効果 がある。すなわち、半導体装置 ITの外付け容量素子を用いて LCフィルタを構成す る場合には、図 41に例示されるようにそのための外部端子との接続に利用されるリー ド部品から半導体デバイスのノッド電極に至る経路の寄生インダクタンス成分、特に ノ ッケージの外部接続用リード部品に寄生する大きなインダクタンス成分 (LPKG)に スイッチングレギユレータ部の動作に伴う高周波電流が流れる。これによつて、上記 電源 vccやグランド電位 Vssが不安定になって内部電源 Vddも不安定になり易くなる 。一方、容量素子 32が半導体装置内部に搭載されている場合には高周波電流の経 路に寄生する負所望なインダクタンス成分が上記よりも小さくなる、換言すれば、特に ノ ッケージの外部接続用リード部品に寄生する大きなインダクタンス成分 (LPKG)に スイッチングレギユレータ部の動作に伴う高周波電流が流れない。この様子は図 42 および図 43に例示する。図 42には容量素子 32を半導体装置 1T内部に搭載したと きスイッチング回路の nチャンネル型パワー MOSトランジスタ MN1がオン状態にされ たときの高周波電流の経路が示される。図 43は容量素子 32を半導体装置 1T内部 に搭載したときスイッチング回路の Pチャンネル型パワー MOSトランジスタ MP1がォ ン状態にされたときの高周波電流の経路が示される。したがって、容量素子 32を半 導体装置 1Tに内蔵する方が電源 vccやグランド電位 Vssが変動し難ぐ内部電源 Vd dは安定ィ匕する。

[0073] 図 43では外部電源 Vccと回路の設置電位 Vssとの間に容量素子 56が配置され、こ の容量 56を介して高周波電流の経路を確保して 、る。図 43ではこの容量の作用に よって外部接続用リード部品に寄生する大きなインダクタンス成分 (LPKG)にスイツ チングレギユレータ部の動作に伴う高周波電流が流れない。図 40には前記容量素 子の図示は省略してあるが、後で説明する図 47の例では図示してある。

[0074] 図 44には容量素子 32、 56の一例が示される。ここに示される容量素子は通常のセ ラミックコンデンサではなぐ半導体プロセスで製造されている。これは、パッケージに 組み立てた後の製品の信頼性を確保し、ノ ッケージ組み立てプロセスとの整合性を 確保するため、即ち、半導体装置に半導体デバイス 4を組み込むのと同じ組み立て 手法で容量素子 32, 56を半導体装置に^ &み込み可能にするためである。同図に示 される容量素子は、通常シリコンチップ内で用いられる拡散層ドープタイプのコンデ ンサでなぐ MIM (metal insulator metal)タイプを用いる。これは、拡散層ドープタイ プでは、層を重ねることができないため、面積あたりの容量値が十分ではないからで ある。例えば、発明者らの検討では、 0. 1 F程度の容量値を必要とするが、 MIMタ イブでは、 High— K (高誘電率)材として K= 10程度の酸ィ匕ハフニウムを絶縁膜に用 いることで、 5層間メタルで約 2 X 1mm程度の素子サイズで必要な容量値を実現する ことができる。図 44において 60は一方の端子、 61は他方の端子、 62はアルミニウム などの金属層、 63は銅などの金属層、 64は Hight— K材料などの絶縁膜、 65は酸ィ匕 膜、 66はシリコンなどの基板である。

[0075] 図 45には SONのパッケージ構造に給電用バスバーを適用した半導体装置 1Uが 示される。同図に示される半導体装置 1Uは図 18の半導体装置 1Mに対し、半導体 装置 1Uの一長手辺の左右両端のリード部品 7P、 7Qに給電用バスバー 25Hを差し 渡し、半導体装置 1Uの他方の長手辺の左右両端のリード部品 7R、 7Sに給電用バ スバー 25Jを差し渡し、インダクタ 6の一端を前記ボンディングパッド 51と共に前記給 電用バスバー 25H、 25Jにボンディングワイヤで接続し、インダクタ 6の他端を前記ボ ンデイングパッド 50にボンディングワイヤで接続し、前記内部電源 Vdd用の電源パッ ド 52, 53を一方の給電用バスバー 25Jに、前記内部電源 Vdd用の電源パッド 554を 他方の給電用バスバー 25Hに接続して構成される。その他の構成は図 18及び図 38 と同様である。

[0076] 図 46には図 19の構成に図 45と同様の変形を施した半導体装置 IVが示される。

[0077] 《内部電源安定化 _給電用バスバー _位相差駆動》

図 47には前記リードフレーム部に形成した 4個のインダクタをスイッチングレギユレ ータに用いるとともに給電用バスバーを採用した半導体装置 1Wの例が示される。図 48には半導体装置 1Wに適用される半導体装置 4におけるスイッチングレギユレータ の回路構成が例示される。

[0078] 先ず図 48に基づいてスイッチングレギユレータの回路構成を概略的に説明する。リ ードフレーム 3には 4個のインダクタ 31 A— 31Dが形成され、各インダクタ 31 A— 31 Dに対応してスイッチング回路 30A— 30D、スィッチ制御回路 35A— 35Dが設けら れる。スィッチ制御回路 35A— 35Dはクロック CLK1一 CLK4により各々位相が 90 度ずらされてスィッチ制御される。クロック CLK1一 CLK4はクロック発生回路 34Aが 生成し、クロック周波数はレベルセンサ 33による内部電源 Vddの検出電圧に応じて フィードバック制御される。インダクタ 31A— 31Dは容量素子 32A— 32Dと共に LC フィルタを構成し、インダクタ 31A— 31Dと容量素子 32A— 32Dとの接続ノードはレ ベルセンサ 33に入力される。スイッチング回路 30A— 30Dの各々の外部電源（Vcc )供給ノードとグランド電位 (Vss)供給ノードとの間には高周波電流をバイパスさせる 容量素子 56A— 56Dが配置される。図において 7で示される部分は外部接続用のリ ード部品を総称し、リード部品などに寄生するインダクタンス成分は LPKGとして示さ れている。

図 48に基づいて半導体装置 1Wの構成を説明する。前記半導体デバイス 4Hは、 例えばマイクロコンピュータ、フラッシュメモリ、又は画像処理などに特化した専用コン トローラなどの機能と共に、内部電源を生成するために図 48に示される前記スィッチ ングレギユレ一タ部を有する。前記スイッチングレギユレ一タ部は図 48においてインダ クタ 31A— 31D、容量素子 32A— 32D、及び容量素子 56A— 56Dを除く回路部分 である。半導体デバイス 4Hには、インダクタ 31A— 31Dに対応するボンディングパッ ドとして各々 4個のボンディングパッド 70— 73を有する。インダクタ 31A— 31Dの一 端部が結合されるボンディングパッド 70はスイッチング回路 30A— 30Dの出力ノード に結合される。インダクタ 31A— 31Dの他端部と共に給電用バスバー 25Gに接続さ れたボンディングパッド 71は内部電源 Vddの電源パッドとされる。電源パッド 71は半 導体デバイス 4H内部において内部電源の図示を省略する幹線に結合されると共に 前記レベルセンサ 33の入力に結合される。前記幹線を介して半導体デバイス 4H内 の図示を省略するその他所定の回路部分に内部電源 Vddが供給される。電源パッド 71は容量素子 32A— 32Dの一方の端子にボンディングされ、容量素子 32A— 32D の他方の端子は外部力 グランド電位 (Vss)が供給されるリード部品 7Nにボンディ ングされる。ボンディングパッド 72は半導体デバイス 4Hの代表的に示されたグランド ノ ッドであり前記リード部品 7Nに接続される。ボンディングパッド 73は半導体デバイ ス 4Hの代表的に示された外部電源パッドであり、外部から外部電源 (Vcc)が供給さ れるリード部品 7Tにボンディングされ、スイッチング回路 30A— 30Dに動作電源を供 給する。前記バイパス用の容量素子 56A— 56Dは前記電源パッド 73とグランドパッ ド 72との間に接続されて搭載される。容量素子 32A— 32D、 56A— 56Dには図 44 の容量素子を用いるのがよ 、が、通常のチップコンデンサを用いることも可能である。

[0080] 上記半導体装置 1Wによれば、バスバー 25Gにはスイッチングレギユレータ部の動 作に基づ 、て生成された内部電源 Vddが供給され、バスバー 25Gを介して半導体 デバイス 4Hの各部に内部電源 Vddを供給することが可能になるから、半導体デバイ ス 4H内での電力消費状態が偏っても部分的に内部電源が不所望に電圧ドロップす る虡は少なくなる。

[0081] 複数の前記スイッチング回路 30A— 30Dに対し相互に位相がずれたスイッチング 動作によって内部電源 Vddを生成することにより内部電源の平滑ィ匕を促進することが できる。前記バスバー 25Gは閉路を形成するからバスバー 25Gから半導体デバイス 4Hの各部に対して効率的に内部電源 Vddを供給することができる。

[0082] 容量素子 32A— 32Dとインダクタ 31A— 31D、更にバイパス用の容量素子 56A— 56Dを半導体装置 1Wのパッケージ内に有するから、スイッチングレギユレータ用の L Cフィルタを半導体装置 1W内部で実現することができる。更に図 41乃至図 43に基 づ 、て説明したように、半導体装置の外付け容量素子を用いて LCフィルタを構成す る場合に比べて、スイッチングレギユレータ部の動作に伴う高周波電流が寄生インダ クタンス成分 (LPKG)に流れ難ぐ外部電源 Vcc、内部電源 Vdd、グランド電位 Vss の不所望な変動を抑えることができる。バイパス用の容量素子 56A— 56Dは図 43に 示される容量素子 56と等価の機能を実現する。

[0083] 尚、図 49に例示されるようにインダクタ 31A— 31Dをリードフレーム 3部に形成し、 前記容量素子 32A— 32Dとバイパス用の容量素子 56A— 56Dを半導体デバイス J 内部に形成して半導体装置 IXを実現してもよい。

[0084] 《渦電流による損失抑制》

図 50には所定のパターンで形成されたインダクタを有する半導体装置が用いられ た電子回路の縦断面構造が例示される。図 51には図 50の半導体装置の平面的構 成が模式的に示される。

[0085] 半導体装置 (LSI)80は所定のパターンで形成されたインダクタ 81を有する。前記ィ ンダクタ 81は例えば前述のリードフレーム部 3に形成されたインダクタ 6とされる。半 導体装置 80は実装基板 82に搭載される。前記実装基板 82は例えば金属配線層を 3層持ち、最上層が信号配線層 83、第 2層目がグランドプレーン (GND) 84、第 3層 目が電源プレーン (VCC)85とされる。半導体装置 80のグランド端子はグランドスル 一ホール 86を介してグランドプレーン 84に接続される。半導体装置 80の電源端子 は電源スルーホール 87を介して電源プレーン 85に接続される。 92は半導体装置 80 の外部端子である。

[0086] 図 52にはグランドプレーン 84の平面的構成が例示される。前記グランドプレーン 8 6は、前記インダクタ 81に重なる領域に沿って形成された複数個のスリット 87を有す る。 88は電源スルーホール 87用のクリアランス孔、 89はグランドスルーホール 86のラ ンドである。インダクタ 81に電流が流れると、図 53に例示されるよいうにグランドプレ ーン 86にはそれとは逆方向の渦電電流のような電流ループ 90が誘起される。この誘 起電流はインダクタ 81のインダクタンスを小さくするように作用する。このとき前記スリ ット 87は前記インダクタ 81に重なる領域を避けるように誘起電流の電流ループを大き くするから、これによつてインダクタンス 81の低下が抑制される。前記スリット 87がなけ れば誘起電流の電流ループは図 54のようにインダクタに完全に重なってします。図 5 5のシミュレーション結果に示されるように、結果 Aに示されるインダクタ 81だけでは単 位長さ当たりのインダクタンスが 3. 23 (nHZmm)のとき、結果 Bに示されるスリット 8 7を形成しな 、場合にはインダクタンスは 2. 23 (nH/mm)に低下 (約 30%低下）し 、結果 Cに示される前記グランドプレーンにスリット 87を形成した場合にはインダクタ ンスは 2. 84 (nH/mm)に回復（役 18%回復）した。

[0087] 前記電源プレーン 85にも、前記インダクタ 81に重なる領域に沿って複数個のスリツ トを形成してよい。一般に電流引抜を優先させた方が動作上望ましいと考えられる場 合が多いから、多くの場合、実装基板上において電源プレーンよりもグランドプレー ンの方が半導体装置に近くされているが、電源プレーンに対してもスリットを形成して おくことにより同じような効果を期待することができる。スリットを形成する位置はグラン ドプレーン 84に形成した位置と同じ位置とするのがよい。グランドプレーンのスリット によって回復したインダクタンスが電源プレーン上で再び小さくならな 、ようにするの に効果的と考えられるからである。

[0088] スリットの大きさ及び数は、グランドプレーンや電源プレーンとしての電流拡散機能 や強度に対してトレードオフの関係にあるので、それを考慮して適当に決定されれば よい。前記スリットはインダクタに流れる電流方向に沿った長さよりも前記電流方向に 直角な向きが長い方が電流ループを大きく迂回させることができると考えられる。

[0089] 図 56のようにインダクタ 81が図 15のような 2重コイルで構成されている場合にもコィ ルパターンに沿ってスリット 87を形成する。図 52の単一コイルのコイル長を 196mm とすると、図 56の 2重コイルではコイル長を 276mmとすることができる。夫々のグラン ドプレーンにスリットを形成しとき図 57のシミュレーション結果に示されるように、結果 Cに対応される前記単一コイルの場合にはインダクタンスは 557 (nH)で、単位長さ 当たりのインダクタンスが 2. 84 (nHZmm)とされる。結果 Dに示される 2重コイルの 場合にはインダクタンスは 584 (nH)で、単位長さ当たりのインダクタンスは 2. 11 (n HZmm)とされる。結果 Cと結果 Dを比較すると、コイル長が長くなればインダクタン スの絶対値は大きくなるが単位長さ当たりのインダクタンスは小さくなる。コイル長に 比例して寄生抵抗が大きくなるので、必要なインダクタンスと、インダクタンス特'性を 劣化させる寄生抵抗とを考慮して最適コイル長を決定することが望ましい。

[0090] 以上の説明ではインダクタのパターンをスパイラルとした力 図 58に例示されるよう な折り返しパターン、或いは図 59に例示されるようなスパイラルと折り返しの組み合わ せパターンとすることも可能である。

[0091] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。

[0092] 例えば半導体装置のパッケージは上記に限定されず SOJ (Small Outline J-leader Package) QFJ (Quad Flat J-leader Package)などであってもよい。半導体デバイスは マイクロコンピュータやフラッシュメモリチップに限定されず、その他適宜の半導体デ バイスを採用することができる。また、スイッチングレギユレータの用途は降圧回路に 限定されず昇圧回路であってもよ ヽ。

産業上の利用可能性 [0093] 本発明はスイッチングレギユレータを有する半導体装置に広く適用することができる

Claims

請求の範囲

[1] 支持基板と、前記支持基板に固定されたリードフレーム部と、前記リードフレーム部 に接続された半導体デバイスとを有する半導体装置であって、

前記リードフレーム部は、その中央部に所定のパターンで形成されたインダクタと、 複数のリード部品とを有し、

前記インダクタは中央部に開口を残してスパイラル状に形成され、

前記半導体デバイスは前記開口を介して前記支持基板に固定された半導体装置

[2] リードフレーム部と、前記リードフレーム部に接続された半導体デバイスとを有する 半導体装置であって、

前記リードフレーム部は、中央部に所定のパターンで形成されたインダクタと、複数 のリード部品とを有し、

前記インダクタは中央部に開口を残してスパイラル状に形成され、

前記インダクタは途中から前記開口に向けて分岐した複数個の突片を有し、 前記半導体デバイスは前記複数個の突片に支持されて固定された半導体装置。

[3] 前記インダクタは前記半導体装置の対角線上のリード部品に支えられた請求項 1 又は 2記載の半導体装置。

[4] 前記インダクタは半導体デバイスと非接続である請求項 1又は 2記載の半導体装置

[5] 前記半導体デバイスに前記インダクタの一端が接続され、前記半導体装置の外部 との接続に利用される所定のリード部品に前記インダクタの他端が接続された請求 項 1又は 2記載の半導体装置。

[6] 前記半導体デバイスに前記インダクタの一端が接続され、前記半導体装置の外部 との接続に利用される所定のリード部品と前記インダクタの他端との間に容量素子が 接続された請求項 1又は 2記載の半導体装置。

[7] 前記リードフレーム部は、前記半導体装置の外部との接続に利用される一対の離 間されたリード部品に結合していて前記半導体デバイスの辺に沿って延在するバス バーを有する請求項 1又は 2記載の半導体装置。

[8] 前記半導体デバイスは前記インダクタに接続されたスイッチングレギユレ一タ部を有 し、

前記リードフレーム部は前記インダクタに接続されていて前記半導体デバイスの辺 に沿って延在するバスバーを有し、

前記半導体デバイスは前記スイッチングレギユレータ部の動作に基づいて生成され た内部電源を前記バスバーを介して入力する複数の電源端子を有する請求項 1又は

2記載の半導体装置。

[9] 前記バスバーは閉路を形成する請求項 8記載の半導体装置。

[10] 前記半導体装置の外部力 グランド電位を受ける所定のリード部品と前記インダク タとの間に接続された容量素子を有する請求項 9記載の半導体装置。

[11] リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する 半導体装置であって、

前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタを有し 前記インダクタは中心部を異にした複数個の電気的に導通するスパイラルを有する 半導体装置。

[12] 前記複数個のスパイラルの相互隣接部分における電流の向きはスパイラル相互間 で同じ向きとされる請求項 11記載の半導体装置。

[13] リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する 半導体装置であって、

前記リードフレーム部は、中央部に所定のパターンで形成された複数のインダクタ と、複数のリード部品とを有し、

前記インダクタは半導体デバイスの対角線上のリード部品に支えられ、 前記半導体デバイスは前記インダクタに支持され、

前記半導体デバイスはスイッチングレギユレ一タ部を有し、前記スイッチングレギュ レータ部は前記インダクタと一対一対応で接続される複数のスイッチング回路を有し 前記複数のスイッチング回路は相互に位相がずれたクロックに同期したスィッチン グ動作を行う半導体装置。

[14] リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する 半導体装置であって、

前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタと、複 数のリード部品とを有し、

前記半導体デバイスは前記インダクタに接続されたスイッチングレギユレ一タ部を有 し、

前記リードフレーム部は前記インダクタに接続されたノ スバーを有し、

前記半導体デバイスは前記スイッチングレギユレータ部の動作に基づいて生成され た内部電源を前記バスバーを介して入力する複数の電源端子を有する半導体装置

[15] 前記バスバーは閉路を形成する請求項 14記載の半導体装置。

[16] 前記半導体装置の外部力 グランド電位を受ける所定のリード部品と前記インダク タとの間に接続された容量素子を有する請求項 15記載の半導体装置。

[17] リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する 半導体装置であって、

前記リードフレーム部は、その中央部に所定パターンで形成された複数のインダク タと、複数のリード部品とを有し、

前記半導体デバイスはスイッチングレギユレ一タ部を有し、前記スイッチングレギュ レータ部は前記複数のインダクタに一対一対応される複数のスイッチング回路を有し 、各々のスイッチング回路は対応するインダクタに接続され、

前記リードフレーム部は前記インダクタに共通接続されたノ スバーを有し、 前記半導体デバイスは前記スイッチングレギユレータ部の動作に基づいて生成され た内部電源を前記バスバーを介して入力する複数の電源端子を有する半導体装置

[18] 前記複数のスイッチング回路は相互に位相がずれたクロックに同期したスィッチン グ動作を行う請求項 17記載の半導体装置。

[19] 前記バスバーは閉路を形成する請求項 18記載の半導体装置。

[20] 前記半導体装置の外部力 グランド電位を受ける所定のリード部品と前記インダク タとの間に接続された容量素子を有する請求項 19記載の半導体装置。

[21] 実装基板と、この実装基板に搭載された半導体装置とを有する電子回路であって、 前記半導体装置は所定のパターンで形成されたインダクタを有し、

前記実装基板は電源プレーン及びグランドプレーンを有し、

前記グランドプレーンは、前記インダクタに重なる領域に沿って形成された複数個 のスリットを有する電子回路。

[22] 前記電源プレーンは、前記インダクタに重なる領域に沿って形成された複数個のス リットを有する請求項 21記載の電子回路。

[23] 前記スリットはインダクタに流れる電流方向に沿った長さよりも、前記電流方向に直 角な向きが長い請求項 21又は 22記載の電子回路。