WO2006082783A1 - 多層プリント配線板 - Google Patents

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    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Definitions

  • the present invention relates to a multilayer printed wiring board, and more particularly to a build-up multilayer printed wiring board that can be suitably used for a package substrate for mounting an IC chip.
  • an interlayer insulating resin is formed on both sides or one side of a core substrate in which a through hole is formed by a drill for interlayer conduction. These via holes are opened by laser or photoetching to form an interlayer resin insulation layer.
  • a conductor layer is formed on the inner wall of the via hole by plating or the like, and a pattern is formed through etching or the like to create a conductor circuit.
  • a build-up multilayer printed wiring board can be obtained by repeatedly forming an interlayer insulating layer and a conductor layer.
  • a conductor layer (covering layer) covering the surface of the through-hole is provided, and a via hole is formed on the covering. Is done.
  • Patent Document 1 Patent Document 2, and the like are known build-up multilayer wiring boards having a through hole provided with a cover layer.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-127435
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-208778
  • via holes in the build-up multilayer wiring board are formed by forming an electroless plating film and forming an electrolytic plating film.
  • the electroless plating film formed earlier contains organic matter, hydrogen molecules, hydrogen atoms and the like and is brittle, it is considered that cracks are likely to occur in the electroless plating film.
  • the electroless plating film has low ductility, so if the printed wiring board is warped when an IC chip or the like is mounted, the electroless plating film cannot follow the warping! / Easy to peel off!
  • the present invention has been made to solve the above-described problems.
  • the purpose of the present invention is to reduce connection reliability using a small-diameter via hole! / To provide a multilayer printed wiring board.
  • the via hole formed on the lid-like conductor layer (covered layer), the bottom of which is mostly formed on the through hole, is the second interlayer resin insulation. Simulations have shown that the stress applied during the heat cycle is smaller than the via hole formed in the layer (second via hole).
  • the via hole in a circle with a radius (R + rZ3) centered on the center of gravity of the through hole has a small diameter by making the bottom radius smaller than the bottom hole radius formed in the second interlayer resin insulation layer. Using this via hole, it was made possible to increase the integration rate and not reduce the connection reliability.
  • r is 1Z2 which is a straight line connecting both ends (the two most distant points) on the outer periphery.
  • through holes For example, if it is an ellipse, it is 1Z2 with the major axis, and if it is a rectangle, it is 1Z2 with a straight line connecting diagonals.
  • FIG. 7 shows a cross-sectional view of the multilayer printed wiring board 10
  • FIG. 8 shows a state in which the IC chip 90 is attached to the multilayer printed wiring board 10 shown in FIG.
  • the conductor circuit 34 is formed on the surface of the core substrate 30.
  • the front surface and the back surface of the core substrate 30 are connected via a through hole 36.
  • the through hole 36 includes lidded layers 36a and 36d constituting the through hole land, and a side wall conductor layer 36b, and the side wall conductor layer 36b is filled with a resin filler 37.
  • solder bump 78 U on the upper surface side of the multilayer printed wiring board 10 is connected to the land 92 of the IC chip 90.
  • the lower solder bump 78D is connected to the land 96 of the daughter board 94!
  • FIG. 9A is a plan view of a capped layer (through-hole land) 36a.
  • the opening for the through hole is formed with a drill between 0.08mm and 0.25mm.
  • the lid claw layer 36a is formed in a circular shape, and the bottom of the via hole 60A on the lid plating layer 36a has a radius of the through hole opening 16 as R, and the radius of the bottom of the via hole 60A having a center of gravity of 60g as r.
  • the center of gravity of the hole is 36g.
  • the radius R of the through hole opening 16 is 50 ⁇ m
  • the radius r of the bottom of the via hole 60A is 22.5 / z m.
  • the radius r3 of the bottom of the via hole 160 formed in the upper interlayer insulating layer 150 shown in FIG. 7 is 25 ⁇ m.
  • Fig. 9 (C), (D), and (E) show different forms of the capped layer (through-hole land) 36 and the first via hole position.
  • FIG. 9 (B) shows another form of the lidded layer (through-hole land).
  • the lidded layer 36d The bottom of via hole 60B on the lid plating layer 36d is formed in the shape of a dharma that combines two semicircles. Similarly to via hole 60A, the radius around the center of gravity 36g of the through hole is within the circle of R + r / 3 It is formed!
  • 3D thermal stress simulation was performed by the finite element method (FEM). If the analytical structure contains a material with remarkable plastic 'creep characteristics, such as solder, a nonlinear thermal stress simulation considering the plastic' creep characteristics is required.
  • FEM finite element method
  • the multi-scaling (sub-modeling) method is used for the analysis of the mesh, and the calculated displacement is also used as the boundary condition of the sub-model divided by the mesh.
  • the thermal stress during the thermal shock test applied to the micro-layer of the high-layer / high-density organic package was analyzed.
  • the via holes 60A and 60B which are on the lid layers 36a and 36d and whose bottoms are in the circle of R + rZ3 described above, have a force of 35 MPa. Via holes formed in the upper layers of the via holes It turns out that 90MPa is added to 160.
  • the bottom of the via hole is formed in a circle of radius R + rZ3 on the lid-like conductor layers (covered layers) 36a and 36d and centered on the center of gravity 36g of the through hole.
  • Via holes 60A and 60B have less stress applied during the heat cycle than via hole 160 formed in second interlayer resin insulation layer 150.
  • the bottom of the via hole is formed in a circle of radius R + rZ3 centering on the center of gravity of the through hole on the lid-like conductor layer (covered layer) 36a.
  • the radius r of the bottom of each via hole is made smaller than the bottom diameter r3 of the via hole 160 formed in the second interlayer resin insulation layer 150, so that the connection reliability is not lowered.
  • the radius of the bottom of the second via hole is 30 ⁇ m or less, and the radius of the through-hole opening is 100 ⁇ m
  • the through-hole pitch is 385 m or less, it is significant to apply the present invention. This is because in a core in which small-diameter through holes are arranged at a narrow pitch, the printed wiring board is more likely to warp due to environmental changes, and stress tends to concentrate on the second via hole.
  • FIG. 9C, FIG. 9D, and FIG. 9E show the shape of another example of the lidded layer.
  • the lidded layer does not need to be a dharma type.
  • the cover-clad layer 36d protrudes only in the direction in which the via hole is placed with respect to the through-hole opening (inner diameter) 36b. It becomes.
  • filler 37 containing copper particles with an average particle size of 10 ⁇ m is screen-printed on through-hole 36 Fill, dry, and cure (Fig. 2 (A)). This is applied to the substrate on which a mask having an opening in the through hole portion is placed by a printing method so that the through hole is filled, and after filling, dried and cured.
  • the filler 37 protruding from the through hole 36 was removed by belt sander polishing using # 600 belt polishing paper (manufactured by Sankyo Rigaku), and further by this belt sanding polishing. Perform puffing to remove scratches and flatten the surface of the substrate 30 ( (See Figure 2 (B)). In this way, the substrate 30 is obtained in which the side wall conductor layer 36b of the through hole 36 and the resin filler 37 are firmly adhered to each other through the rough coating layer 36a.
  • An electroless copper having a thickness of 0.6 m is formed by applying a palladium catalyst (manufactured by Atotech) to the surface of the substrate 30 flattened in the above (3) and applying electroless copper plating.
  • a plating film 23 is formed (see FIG. 2C).
  • electrolytic copper plating is performed under the following conditions to form an electrolytic copper plating film 24 having a thickness of 15 m, thickening the portion to become the conductor circuit 34, and filling the through hole 36. A portion to be a lidded layer (through-hole land) covering the filled filler 37 is formed (Fig. 2 (D)).
  • the portions of the plating films 23, 24 and the copper foil 32 where the etching resist 25 is not formed are dissolved and removed with an etching solution mainly composed of salty cupric copper, and further, The etching resist 25 is stripped and removed with 5% KOH to form the independent conductor circuit 34 and the lid plating layers 36a and 36d covering the filler 37 (see FIG. 3A).
  • the resin film for the interlayer resin insulation layer is subjected to main pressure bonding on the substrate under the conditions of a vacuum of 67 Pa, a pressure of 0.4 Mpa, a temperature of 85 ° C., a pressure bonding time of 60 seconds, and then at 170 ° C. for 40 minutes. Heat cured.
  • catalyst nuclei are attached to the surface of the interlayer resin insulation layer and the inner wall surface of the via hole opening.
  • the above substrate is made of palladium chloride (PbC) and stannous chloride (SnC
  • the catalyst was applied by dipping in a catalyst solution containing 2) and depositing palladium metal.
  • the catalyst was placed in an electroless copper plating aqueous solution (Sulcup PEA) manufactured by Uemura Kogyo Co., Ltd.
  • the surface of the interlayer resin insulation layer 50 including the inner wall of the via hole opening 51 is formed by immersing the applied substrate to form an electroless copper plating film having a thickness of 0.3 to 3.0 m over the entire rough surface.
  • a substrate on which an electroless copper plating film 52 was formed was obtained (FIG. 4B).
  • the substrate is washed with 50 ° C. water and degreased, washed with 25 ° C. water and further washed with sulfuric acid, and then subjected to electrolytic plating under the following conditions, followed by plating.
  • An electrolytic copper plating film 56 having a thickness of 15 m was formed on the portion where the resist 54 was not formed (FIG. 5A).
  • a rough surface 58a was formed on the surface of OB.
  • the thickness of the lower conductor circuit 58 was 15 m (Fig. 5 (C)). However, the thickness of the lower conductor circuit may be between 5 and 25 / ⁇ ⁇ .
  • solder resist composition 70 is applied to both sides of the multilayer wiring board at a thickness of 20 ⁇ m, and the conditions are 70 ° C for 20 minutes and 70 ° C for 30 minutes. After the drying process, a photomask with a thickness of 5 mm on which the pattern of the opening of the solder resist was drawn was brought into close contact with the solder resist layer 70, exposed to 1000 miZcm2 ultraviolet light, developed with DMTG solution, and 200 m A diameter opening 71 was formed (FIG. 6A).
  • solder resist layer is cured by heating at 80 ° C for 1 hour, 100 ° C for 1 hour, 120 ° C for 1 hour, and 150 ° C for 3 hours, respectively. Then, a solder resist pattern layer having a thickness of 15 to 25 ⁇ m was formed.
  • the substrate on which the solder resist layer 70 is formed is made of nickel chloride (2.3 X lO 'mol ZD, sodium hypophosphite (2.8 X 10—imolZD, sodium taenoate (1
  • a single layer of tin or a noble metal layer may be formed.
  • solder paste containing soot-lead is printed on the opening 71 of the solder resist layer 70 on the surface on which the IC chip of the substrate is placed, and further the opening of the solder resist layer on the other surface
  • solder bumps solder bodies
  • IC chip 90 is attached via solder bump 78U. Then, it is attached to the daughter board 94 via the solder bump 78D (FIG. 8).
  • the diameter of the opening 16 was changed by changing the diameter of the drill used for drilling, and the pitch was changed by inputting the drilling position data into the drilling machine.
  • the radius of the bottom of the via hole on the lid-like conductor layer and the radius of the bottom of the second via hole are adjusted by adjusting the laser conditions shown in step (10). (10) This was done by setting the correction amount for the alignment mark position in the laser machine as shown in the process.
  • An IC chip was mounted on the multilayer printed wiring boards of Examples and Comparative Examples produced as described above, and a sealing resin was filled between the IC chip and the multilayer printed wiring board to obtain an IC mounting substrate.
  • the bottom of the via hole formed on the lid-like conductor layer is within a circle with a radius (R + rZ3) centered on the center of gravity of the through hole, and the radius of the bottom of the via hole on the lid-like conductor layer Example (hereinafter referred to as the first radius) smaller than the bottom radius (hereinafter referred to as the second radius) of the via hole (second via hole) formed in the second interlayer resin insulation layer 1 to 120 cleared at least the target specifications and passed even after 1500 cycles (R: radius of through hole, r: radius of bottom of via hole on lid-like conductor layer).
  • the bottom of the via hole formed on the lid-like conductor layer centers the center of gravity of the through hole.
  • the via hole on the lid-like conductor layer and the insulating layer around it are not easily deformed so as to relieve the stress, so that the stress during heating and cooling is between the bottom of the second via hole and the lower conductor layer (land) 58. Concentrating, it is speculated that the junction between the bottom of the second via hole and the land weakened and the connection resistance increased.
  • the radius of the second via hole / the radial force of the first via hole is preferably 1.3 to 1.7. In this range, the bonding force between the lid-like conductor layer and the bottom of the via-hole on the lid-like conductor layer (adhesion force per unit area X junction area) is the same between the second via-hole and the lower via-hole.
  • FIG. 1 is a process diagram showing a method for producing a multilayer printed wiring board according to a first embodiment of the present invention.
  • FIG. 2 is a process diagram showing a method for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 3 is a process diagram showing a method for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 4 is a process diagram showing a method for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 5 is a process diagram showing a method for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 6 is a process diagram showing a method for producing the multilayer printed wiring board according to the first embodiment.
  • FIG. 7 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing a state where an IC chip is placed on the multilayer printed wiring board according to the first embodiment.
  • FIG. 9 is a plan view of a through hole lidded layer.
  • FIG. 10 is a chart showing evaluation results of examples.
  • FIG. 11 is a chart showing evaluation results of examples.
  • FIG. 12 is a chart showing evaluation results of examples.
  • FIG. 13 is a chart showing evaluation results of examples and comparative examples.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

　　【課題】　小径のバイアホールを用いて接続信頼性を低下させない多層プリント配線板を提供する。 　　【解決手段】　蓋めっき層３６ａ、３６ｄの上であって、スルーホールの重心を中心とする半径：Ｒ（スルーホール半径）＋ｒ（バイアホール低半径）／３の円内にバイアホールの底が形成されているバイアホール６０Ａ、６０Ｂは、第２の層間樹脂絶縁層１５０に形成されるバイアホール１６０よりヒートサイクル時に加わる応力が小さい。このため、バイアホール６０Ａ、６０Ｂの底径を、バイアホール１６０の底径よりも小さくする。

Description

多層プリント配線板
技術分野
[0001] この発明は、多層プリント配線板に係り、特に、 ICチップ実装用のパッケージ基板 に好適に用い得るビルドアップ多層プリント配線板に関する。
背景技術
[0002] ICチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、ドリ ルによりスルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁榭脂を 形成し、層間導通のためのバイァホールをレーザもしくはフォトエッチングにより開口 させて、層間榭脂絶縁層を形成させる。そのバイァホール内壁にめっきなどにより導 体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。 さら〖こ、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリン ト配線板が得られる。最新のビルドアップ多層配線板では、スルーホール及びビルド アップ層の配線密度を高めるために、スルーホール表面を覆う導体層（蓋めつき層） を設け、その蓋めつき上にバイァホールを形成することが行われて 、る。
[0003] 蓋めつき層を設けたスルーホールを有する従来技術のビルドアップ多層配線板とし ては、特許文献 1、特許文献 2などがある。
特許文献 1 :特開 2001— 127435公報
特許文献 2：特開 2002— 208778号公報
発明の開示
発明が解決しょうとする課題
[0004] 上述した配線長の短縮のため蓋めつき上にバイァホールを形成する構造を取ると、 バイァホールの信頼性が下がり易ぐバイァホール径を小さくすることが困難であった 。一般的に、バイァホールの底径が小さくなると、ノィァホールに形成した導体と下 層の導体 (ランド）間の接続面積が小さくなるので、バイァホールとランドとの接合力 が低下し、ヒートサイクル試験等を施すと、両者間で接続抵抗が増大する傾向が見ら [0005] ここで、ビルドアップ多層配線板にぉ 、て、バイァホールは、無電解めつき膜を形成 してカゝら電解めつき膜を形成することにより成る。先に形成する無電解めつき膜は、有 機物、水素分子、水素原子等を含み脆いために、該無電解めつき膜において、クラッ クが発生し易いと考えられる。また、無電解めつき膜は延性が低いため、 ICチップ等 の実装時にプリント配線板に反りが発生した場合、無電解めつき膜は、その反りに追 従できな!/、ため、ランドから剥離しやす!/、ためと考えられる。
[0006] 本発明は、上述した課題を解決するためになされたものであり、その目的とするとこ ろは、小径のバイァホールを用いて接続信頼性を低下させな！/、多層プリント配線板 を提供することにある。
課題を解決するための手段
[0007] 発明者が鋭意研究した結果、多層プリント配線板にぉ 、て特定の部位でバイァホ ールの信頼性が低下する傾向があることが明らかになつた。
ここで、蓋状導体層（蓋めつき層）の上に形成されているノィァホールであって、そ の底部の大部分がスルーホール上に形成されるバイァホールは、第 2の層間榭脂絶 縁層に形成されるバイァホール (第 2バイァホール)よりヒートサイクル時に加わる応力 が小さいことがシミュレーションにより分かった。
[0008] 請求項 1では、蓋状導体層（蓋めつき層）上に形成するノィァホールであって、スル 一ホールの半径を R、蓋めつき層上のバイァホールの半径を rとした時、スルーホー ルの重心を中心とする半径 (R+rZ3)の円内のバイァホールは、底の半径を第 2の 層間榭脂絶縁層に形成されるバイァホールの底の半径よりも小さくすることで、小径 のバイァホールを用いて集積率を高めながら、接続信頼性を低下させないことを可 會 にした。
[0009] なお、バイァホールが円ではなぐ楕円の場合や多角形の場合、 rは外周において 両端 (最も離れた 2点）を結んだ直線の 1Z2とする。スルーホールの場合も同様であ る。例えば、楕円であれば長径の 1Z2であり、長方形であれば対角を結んだ直線の 1Z2である。
発明を実施するための最良の形態
[0010] [第 1実施例] 先ず、本発明の第 1実施例に係る多層プリント配線板 10の構成について、図 1〜図 8を参照して説明する。図 7は、該多層プリント配線板 10の断面図を、図 8は、図 7に 示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状 態を示している。図 7に示すように、多層プリント配線板 10では、コア基板 30の表面 に導体回路 34が形成されて ヽる。コア基板 30の表面と裏面とはスルーホール 36を 介して接続されている。スルーホール 36は、スルーホールランドを構成する蓋めつき 層 36a、 36dと、側壁導体層 36bとから成り、側壁導体層 36bの内部には榭脂充填材 37が充填されている。榭脂充填剤なしで銅だけで充填してもよい。蓋めつき層 (スル 一ホールランド） 36a、 36dの上にノィァホール 60A、 60B及び導体回路 58の形成 された層間榭脂絶縁層 50と、バイァホール 160及び導体回路 158の形成された層 間榭脂絶縁層 150とが配設されている。該バイァホール 160及び導体回路 158の上 層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 7 1を介して、バイァホール 160及び導体回路 158にバンプ 78U、 78Dが形成されて いる。
[0011] 図 8中に示すように、多層プリント配線板 10の上面側のハンダバンプ 78Uは、 IC チップ 90のランド 92へ接続される。一方、下側のハンダバンプ 78Dは、ドータボード 94のランド 96へ接続されて!、る。
[0012] 図 9 (A)は、蓋めつき層（スルーホールランド） 36aの平面図である。スルーホール 用の開口はドリルにより 0. 08mm〜0. 25mmで形成されている。蓋めつき層 36aは、 円形に形成され、該蓋めっき層 36a上のバイァホール 60Aの底部は、スルーホール の開口 16の半径を R、重心 60gのバイァホール 60Aの底部の半径を rとした時、スル 一ホールの重心 36gを中心とする半径: R+rZ3の円内に形成されている。ここで、 スルーホール開口 16の半径 Rは 50 μ m、バイァホール 60Aの底部の半径 rは 22. 5 /z mに形成されている。一方、図 7中に示すバイァホール 60Aの上層の層間絶縁層 150に形成されるバイァホール 160の底部の半径 r3は 25 μ mに形成されている。さ らに、蓋めつき層（スルーホールランド） 36と第 1ビアホール位置の別形態を図 9 (C) 、 (D)、 (E)に示す。
[0013] 図 9 (B)は、蓋めつき層（スルーホールランド）の別形態を示す。蓋めつき層 36dは、 半円を 2つ合わせたダルマ型に形成され、該蓋めっき層 36d上のバイァホール 60B の底部もバイァホール 60Aと同様に、スルーホールの重心 36gを中心とする半径: R +r/3の円内に形成されて!、る。
[0014] ここで、蓋めつき層 36a、 36dの上のノィァホール 60A、 60Bと、該バイァホールの 上層に形成されるバイァホール 160にヒートサイクル時に加わる応力をシミュレーショ ンした結果にっ 、て説明する。
ここでは、有限要素法 (FEM)による 3D熱応力シミュレーションを行った。半田等のよ うな塑性'クリープ特性の顕著な材料が解析構造体に含まれている場合には、塑性' クリープ特性を考慮した非線形熱応力シミュレーションが必要なため、まず基板全体 を含むモデルを粗 、メッシュで解析し、そこ力も計算された変位を細カ^、メッシュで分 割されたサブモデルの境界条件とし、問題視する部分の精密な解析をするマルチス ケ—リング (サブモデリング)手法を用い、高多層'高密度有機パッケージのマイクロビ ァに力かる熱衝撃試験時の熱応力を解析した。即ち、ノ ッケージの Coarseモデルを 解析し、その変位をサブモデルの境界条件として設定し、半田の塑性を考慮して、 -5 5°C〜125°Cの熱衝撃試験条件で非線形熱応力解析を行った。
[0015] この結果、蓋めつき層 36a、 36dの上であって、その底が、前述した R+rZ3の円内 であるバイァホール 60A、 60Bには 35MPa力 該バイァホールの上層に形成される バイァホール 160には 90MPa加わることが分かった。
[0016] 即ち、蓋状導体層（蓋めつき層） 36a、 36dの上であって、スルーホールの重心 36g を中心とする半径: R+rZ3の円内にバイァホールの底が形成されているバイァホー ル 60A、 60Bは、第 2の層間榭脂絶縁層 150に形成されるバイァホール 160よりヒー トサイクル時に加わる応力が小さい。
[0017] このため、第 1実施例では、蓋状導体層（蓋めつき層） 36a上であってスルーホール の重心を中心とする半径: R+rZ3の円内にバイァホールの底が形成されているバ ィァホールの底の半径 rを、第 2の層間榭脂絶縁層 150に形成されるバイァホール 1 60の底径 r3よりも小さくするこれにより、接続信頼性を低下させないように、それぞれ の部位で最小径のバイァホールを用いて、集積率を高めることを可能にした。
第 2バイァホールの底の半径が 30 μ m以下、スルーホール開口の半径が 100 μ m 以下、スルーホールピッチが 385 m以下の場合、本発明を適用する意義が大きい 。なぜなら、小径のスルーホールが狭ピッチに配置されているコアでは環境変化によ りプリント配線板がより反りやすいため、第 2バイァホールに応力が集中しやすい。
[0018] 図 9 (C)、図 9 (D)、図 9 (E)は、別例の蓋めつき層の形状を示している。このように 蓋めつき層はダルマ型とする必要はない。図 9 (E)の場合、蓋めつき層 36dがスルー ホール開口（内径） 36bに対して、バイァホールが載る方向にのみ突出しているので スルーホールピッチを狭ピッチ化とすることができるため高密度化となる。
[0019] 引き続き、図 7を参照して上述した多層プリント配線板 10の製造方法について図 1 〜図 6を参照して説明する。
( 1)厚さ 0. 2〜0. 8mmのガラスエポキシ榭脂または BT (ビスマレイミドトリアジン)榭 脂からなる絶縁性基板 30の両面に 5〜250 μ mの銅箔 32がラミネートされて 、る銅 張積層板 30Aを出発材料とした（図 1 (A) )。まず、この銅張積層板をドリル削孔して 通孔 16を穿設し（図 1 (B) )、無電解めつき処理および電解めつき処理を施し、スルー ホール 36の側壁導体層 36bを形成した（図 1 (C) )。通孔 16の開口径は、ドリルの選 択により 0. 1〜0. 25mm0>で形成し、そのピッチは 0. 15〜0. 575mmとした。
[0020] (2)スルーホール 36を形成した基板 30を水洗いし、乾燥した後、 NaOH ( 10g/l)、 NaClO (40gZD、Na PO
3 4 (6gZDを含む水溶液を黒化浴 (酸化浴）とする黒ィ匕
2
処理、および、 NaOH (10gZD、 NaBH4 (6gZDを含む水溶液を還元浴とする還 元処理を行い、スルーホール 36の側壁導体層 36b及び表面に粗化面 36 aを形成 する（図 1 (D) )。
[0021] (3)次に、平均粒径 10 μ mの銅粒子を含む充填剤 37 (タッタ電線製の非導電性穴 埋め銅ペースト、商品名： DDペースト）を、スルーホール 36ヘスクリーン印刷によつ て充填し、乾燥、硬化させる（図 2 (A) )。これは、スルーホール部分に開口を設けた マスクを載置した基板上に、印刷法にて塗布することによりスルーホールに充填させ 、充填後、乾燥、硬化させる。
[0022] 引き続き、そして、スルーホール 36からはみ出した充填剤 37を、 # 600のベルト研 磨紙 (三共理ィ匕学製)を用 、たベルトサンダー研磨により除去し、さらにこのベルトサ ンダー研磨による傷を取り除くためのパフ研磨を行い、基板 30の表面を平坦化する（ 図 2 (B)参照)。このようにして、スルーホール 36の側壁導体層 36bと榭脂充填剤 37 とが粗ィ匕層 36 aを介して強固に密着した基板 30を得る。
[0023] (4)前記（3)で平坦ィ匕した基板 30表面に、パラジウム触媒 (アトテック製)を付与し、 無電解銅めつきを施すことにより、厚さ 0. 6 mの無電解銅めつき膜 23を形成する（ 図 2 (C)参照)。
[0024] (5)ついで、以下の条件で電解銅めつきを施し、厚さ 15 mの電解銅めつき膜 24を 形成し、導体回路 34となる部分の厚付け、およびスルーホール 36に充填された充填 剤 37を覆う蓋めつき層（スルーホールランド）となる部分を形成する（図 2 (D) )。 〔電解めつき水溶液〕
硫酸 180 g/1
硫酸銅 80 g/1
添加剤 (アトテックジャパン製、商品名：カノ ラシド GL)
1 ml/1
〔電解めつき条件〕
電流密度 lAZdm2
時間 70分
温度 室温
[0025] (6)導体回路および蓋めつき層となる部分を形成した基板 30の両面に、市販の感光 性ドライフィルムを張り付け、マスクを載置して、 lOOmjZcm2で露光、 0. 8%炭酸 ナトリウムで現像処理し、厚さ 15 mのエッチングレジスト 25を形成する（図 2 (E)参 照)。蓋めつき層の形状はマスクのパターンを調整することで変更可能である。
[0026] (7)そして、エッチングレジスト 25を形成してない部分のめっき膜 23, 24と銅箔 32を 、塩ィ匕第 2銅を主成分とするエッチング液にて溶解除去し、さらに、エッチングレジス ト 25を 5%KOHで剥離除去して、独立した導体回路 34、および、充填剤 37を覆う蓋 めっき層 36a、 36dを形成する（図 3 (A)参照)。
[0027] (8)次に、導体回路 34および充填剤 37を覆う蓋めつき層 36a、 36dの表面に Cu— N i—P合金力もなる厚さ 2. 5 mの粗ィ匕層（凹凸層） 34 18を形成し、さらにこの粗化層 34 j8の表面に厚さ 0. 3 mの Sn層を形成した（図 3 (B)参照、但し、 Sn層について は図示しない)。
[0028] (9)基板の両面に、基板より少し大きめの層間榭脂絶縁層用榭脂フィルム（味の素社 製：商品名； ABF— 45SH) 50 yを基板上に載置し、圧力 0. 45MPa、温度 80°C、 圧着時間 10秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネ 一ター装置を用いて貼り付けることにより層間榭脂絶縁層 50を形成した (図 3 (C) )。 すなわち、層間榭脂絶縁層用榭脂フィルムを基板上に、真空度 67Pa、圧力 0. 47M Pa、温度 85°C、圧着時間 60秒の条件で本圧着し、その後、 170°Cで 40分間熱硬化 させた。
[0029] (10)次に、波長 10. 4 μ mの C02ガスレーザにて、ビーム径 4. Omm、トップハット モード、パルス幅 3〜30 秒、マスクの貫通孔の径 1. 0〜5. Omm、 1〜3ショットの 条件で層間榭脂絶縁層 2にバイァホール用開口 51を形成した（図 3 (D) )。ここで、 蓋めつき層 36a、 36dの上には、バイァホールの底面の半径が 22. 5 /z mになるよう に、上記レーザ条件を調整した。また、その形成位置は、レーザ加工用のァライメント マークを読み取って、ァライメント基準通りに加工したり補正してカ卩ェすることでバイァ ホール力卩ェの位置を調整した。第 1実施例ではバイァホールの底の外周が、スルー ホールの重心を中心とする半径 =R+rZ3に接し、かつその底がその円内とした。
[0030] (11)バイァホール用開口 51を形成した基板を、 60gZlの過マンガン酸を含む 80°C の溶液に 10分間浸漬し、層間榭脂絶縁層 2の表面に存在する粒子を除去することに より、バイァホール用開口 51の内壁を含む層間榭脂絶縁層 50の表面に粗ィ匕面 50 αを形成した (図 4 (A) )。
[0031] (12)次に、上記処理を終えた基板を、中和溶液 (シプレイ社製）に浸漬してカゝら水洗 いした。
さらに、粗面化処理 (粗ィ匕深さ 3 m)した該基板の表面に、パラジウム触媒を付与す ることにより、層間榭脂絶縁層の表面およびバイァホール用開口の内壁面に触媒核 を付着させた。すなわち、上記基板を塩化パラジウム (PbC )と塩化第一スズ (SnC
12 1
2 )とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与し た。
[0032] (13)次に、上村工業社製の無電解銅めつき水溶液 (スルカップ PEA)中に、触媒を 付与した基板を浸漬して、粗面全体に厚さ 0. 3〜3. 0 mの無電解銅めつき膜を形 成し、バイァホール用開口 51の内壁を含む層間榭脂絶縁層 50の表面に無電解銅 めっき膜 52が形成された基板を得た (図 4 (B) )。
〔無電解めつき条件〕
34°Cの液温度で 45分
[0033] ( 14)無電解銅めつき膜 52が形成された基板に市販の感光性ドライフィルムを張り付 け、マスクを載置して、 l lOmjZcm2で露光し、 0. 8%炭酸ナトリウム水溶液で現像 処理することにより、厚さ 25 μ mのめつきレジスト 54を設けた（図 4 (C) )。
[0034] ( 15)ついで、基板を 50°Cの水で洗浄して脱脂し、 25°Cの水で水洗後、さらに硫酸 で洗浄してから、以下の条件で電解めつきを施し、めっきレジスト 54非形成部に、厚 さ 15 mの電解銅めつき膜 56を形成した（図 5 (A) )。
〔電解めつき液〕
硫酸 2. 24 mol/1
硫酸銅 0. 26 mol/1
添加剤 19. 5 ml/1
(アトテックジャパン社製、カバラシド GL)
〔電解めつき条件〕
電流密度 1 AZdm2
時間 70 分
温度 22 ± 2 °C
[0035] ( 16)さらに、めっきレジスト 54を 5%KOHで剥離除去した後、そのめつきレジスト下 の無電解めつき膜を硫酸と過酸ィ匕水素との混合液でエッチング処理して溶解除去し
、独立の導体回路 58及びバイァホール 60A、 60Bとした（図 5 (B) )。
[0036] ( 17)ついで、上記（4)と同様の処理を行い、導体回路 58及びバイァホール 60A、 6
OBの表面に粗ィ匕面 58 aを形成した。下層の導体回路 58の厚みは 15 mの厚みで あった（図 5 (C) )。ただし、下層の導体回路の厚みは、 5〜25 /ζ πιの間で形成しても よい。
[0037] ( 18)上記（9)〜（17)の工程を繰り返すことにより、さらに上層の導体回路 158、バイ ァホール 160を有する層間絶縁層 150を形成し、多層配線板を得た（図 5 (D) )。ここ で、バイァホール 160の底面の半径は 25 μ mとなるように調整した。
[0038] (19)次に、多層配線基板の両面に、市販のソルダーレジスト組成物 70を 20 μ mの 厚さで塗布し、 70°Cで 20分間、 70°Cで 30分間の条件で乾燥処理を行った後、ソル ダーレジスト開口部のパターンが描画された厚さ 5mmのフォトマスクをソルダーレジ スト層 70に密着させて 1000miZcm2の紫外線で露光し、 DMTG溶液で現像処理 し、 200 mの直径の開口 71を形成した（図 6 (A) )。
そして、さらに、 80°Cで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間 の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、そ の厚さが 15〜25 μ mのソルダーレジストパターン層を形成した。
[0039] (20)次に、ソルダーレジスト層 70を形成した基板を、塩化ニッケル (2. 3 X lO' mol ZD、次亜リン酸ナトリウム（2. 8 X 10— imolZD、タエン酸ナトリウム（1. 6 X 10_1mol ZDを含む ρΗ=4. 5の無電解ニッケルめっき液に 20分間浸漬して、開口部 71に厚 さ 5 mのニッケルめっき層 72を形成した。さらに、その基板をシアンィ匕金カリウム（7 . 6 X 10— 3molZD、塩化アンモ-ゥム（1. 9 X 10— imolZD、タエン酸ナトリウム（1. 2 X 10_1mol/1)、次亜リン酸ナトリウム（1. 7 X 10— imol/l)を含む無電解金めつき液 に 80°Cの条件で 7. 5分間浸漬して、ニッケルめっき層 72上に、厚さ 0. 03 mの金 めっき層 74を形成した（図 6 (B) )。ニッケル 金層以外にも、スズ、貴金属層（金、銀 、ノ《ラジウム、白金など）の単層を形成してもよい。
[0040] (21)この後、基板の ICチップを載置する面のソルダーレジスト層 70の開口 71に、ス ズー鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の 開口にスズ—アンチモンを含有するはんだペーストを印刷した後、 200°Cでリフロー することによりはんだバンプ（はんだ体）を形成し、はんだバンプ 78U、 78Dを有する 多層プリント配線板を製造した（図 7)。
[0041] 半田バンプ 78Uを介して ICチップ 90を取り付ける。そして、半田バンプ 78Dを介し てドータボード 94へ取り付ける（図 8)。
[0042] 以下に、第 1実施例の多層プリント配線板 10の効果を実証するための実施例につ いて説明する。まず、 蓋状導体層上バイァホールの底の半径、蓋状導体層上バイァ ホールの底の位置、第 2バイァホールの底の半径、スルーホールの半径、スルーホ ールのピッチらと加熱'冷却を繰り返した後の電気抵抗の変化率との関係について 説明する。ここでは、図 10〜図 13中に示す実施例 1〜120、比較例 1〜6の多層プリ ント配線板を上述した第 1実施例に準じて作製した。具体的には、図 1 (B)において 、穴あけに用いるドリルの径を変化させて開口 16の径を変化させ、そのピッチは穴あ け機に孔あけ位置データを入力して変化させた。また、蓋状導体層上バイァホール の底の半径及び第 2バイァホールの底の半径は、（10)工程で示したレーザ条件を 調整することで行い、蓋状導体層上バイァホールの底の位置は、（10)工程で示した ようにレーザカ卩工機にァライメントマーク位置に対する補正量を設定することで行った 。このように作製した各実施例、比較例の多層プリント配線板に ICチップを実装し、そ の後 ICチップと多層プリント配線板との間に封止榭脂を充填し IC搭載基板とした。そ して、 ICチップを介した特定回路の電気抵抗 (IC搭載基板の ICチップ搭載面とは反 対側の面に露出し ICチップと導通している一対の電極間の電気抵抗)を測定し、そ の値を初期値とした。その後、それらの IC搭載基板に、— 55度 X 5分、 125度 X 5分 を 1サイクルとし、これを 2000回繰り返すヒートサイクル試験を行った。このヒートサイ クノレ試験において、 500、 1000、 1500、 1750、 2000サイクノレ巨の電気抵抗を ¾J定 し、初期値との変化率（100 X (測定値一初期値) Z初期値 (％；) )を求めた。その結 果を図 10〜図 13中に示す。図中、電気抵抗の変化率が ± 5%以内のものを「良好」 (〇）、 ± 5〜10%のものを「ふつう」（△)、 ± 10を越えたものを「不良」（X )とした。な お、目標スペックは 1000サイクル目の変化率が ± 10%以内（つまり評価で「良好」か 「ふつう」）である。また、 ± 10%以内のものを「合格」とした。
この評価結果より、蓋状導体層上に形成するバイァホールの底を、スルーホールの 重心を中心とする半径 (R+rZ3)の円内とし、さらに、蓋状導体層上のバイァホール の底の半径 (以下、第 1半径と言う）を、第 2の層間榭脂絶縁層に形成されるバイァホ ール (第 2バイァホール)の底の半径 (以下、第 2半径と言う）よりも小さくした実施例 1 〜120は、少なくとも目標スペックをクリア一し、さらに 1500サイクル目にても合格で あった (R:スルーホールの半径、 r:蓋状導体層上のバイァホールの底の半径)。そ れに対して、蓋状導体層上に形成するバイァホールの底がスルーホールの重心を中 心とする半径 (R+rZ3)の円内ではある力 蓋状導体層上のバイァホールの底の半 径と第 2半径が同等な比較例 1〜比較例 6は、目標スペックのサイクルにおいて、「ふ つう」か「不良」であって、 1500サイクル目では全て「不良」であった。比較例 1〜比較 例 6では、第 1半径と第 2半径が同等なため、蓋状導体層と蓋状導体層上バイァホー ル間の接合が応力に対して強固となる。なぜなら、蓋状導体層と蓋状導体層上バイ ァホール間の応力は小さいからである。そのため、蓋状導体層上バイァホールやそ の周りの絶縁層等が応力を緩和するよう変形し難くなるので、加熱'冷却時の応力が 第 2バイァホール底部と下層の導体層（ランド） 58間に集中して、第 2バイァホール底 部とランド間の接合が弱くなり接続抵抗が増カロしたのではないかと推察している。
[0044] また、比較例 1〜比較例 4と比較例 5、比較例 6の比較から、第 1半径と第 2半径が 同等であっても、スルーホール径とそのピッチが低密度な場合においては、目標スぺ ックをクリア一している力 第 1半径と第 2半径が同等であって、スルーホールの半径 力 μ m以下でそのピッチが 385 μ m以下となると 1000サイクノレ目において不良 であった。この違いは、後者の方が発生する応力が大きいからと推察している。その 理由は、比較例 5、比較例 6では、絶縁性基板 30に絶縁性基板 (熱膨張係数: 50〜 60ppm)とは熱膨張係数が大きく異なるスルーホール導体 (銅： 16ppm)が高密度に 設けられるため、多層プリント配線板の変形が大きくなるからと推察している。従って、 スルーホールの半径が 100 μ m以下でそのピッチが 385 μ m以下の多層プリント配 線板に本願発明を適用する意義が大きいことが分かる。
[0045] 実施例 1〜120における 1500、 1750サイクル目の結果より、第 2バイァホールの 半径/第 1のバイァホールの半径力 1. 3〜1. 7が好ましいことが分かる。これは、こ のような範囲であれば、蓋状導体層と蓋状導体層上バイァホールの底との間の接合 力（単位面積当たりの密着力 X接合面積)が、第 2バイァホールと下層の導体層 (ラ ンド） 58との間の接合力より低くても、両者間における応力に差があるため、接合力 Z応力がほぼ同等となるためと推察している（両者に差があると弱い方に応力が集中 し、その部分で剥離等の問題が発生しやすい)。
[0046] さらに、 1750、 2000サイクル目の結果より、蓋状導体層上バイァホールの底は、 R
+rZ6以内が好ましいことが分かる。これは、蓋状導体層上バイァホールの底の内、 R+rZ6を越え R+rZ3内に位置する部分が多くなると、絶縁性基板上に位置する 部分が多くなるので、スルーホールと絶縁性基板の両方の物性 (ヤング率、ポアソン 比、熱膨張係数など)の影響を受けて変形するため、その動きが複雑となり、より多く の応力が第 2バイァホールに伝達するのではないかと推察している。
図面の簡単な説明
[0047] [図 1]本発明の第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 2]第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 3]第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 4]第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 5]第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 6]第 1実施例の多層プリント配線板を製造方法を示す工程図である。
[図 7]第 1実施例に係る多層プリント配線板の断面図である。
[図 8]第 1実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図 である。
[図 9]スルーホールの蓋めつき層の平面図である。
[図 10]実施例の評価結果を示す図表である。
[図 11]実施例の評価結果を示す図表である。
[図 12]実施例の評価結果を示す図表である。
[図 13]実施例及び比較例の評価結果を示す図表である。
符号の説明
[0048] 30 基板
34 導体回路
36 スノレーホ一ノレ
36a 蓋めつき層（スルーホールランド）
36b 側壁導体層
36d 蓋めつき層（スルーホールランド）
40 榭脂充填層
50 層間榭脂絶縁層 導体回路
A、 60B バイァホール ソノレダーレジスト層 開口
U、 78D 半田ノ ンプ0 バイァホール

Claims

請求の範囲
スルーホール (半径 R)を有するコア基板に、第 1の層間榭脂絶縁層と無電解めつき 膜及び電解めつき膜からなる第 1バイァホール (底の半径 r)、導体回路とを積層し、 該第 1の層間榭脂絶縁層の上に第 2の層間榭脂絶縁層と無電解めつき膜及び電解 めっき膜からなる第 2バイァホール、導体回路とを積層してなる多層プリント配線板で あって、
前記スルーホール端には該スルーホールを閉塞する蓋状導体層が形成され、 前記第 1バイァホールの内、スルーホール重心を中心とする半径 D (D= (R+r/3 ) )の領域内に底があって、前記蓋状導体層の上に形成されている第 1バイァホール は、底の半径を、前記第 2バイァホールの底の半径よりも小さくしたことを特徴とする 多層プリント配線板。
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