WO2006038637A1

WO2006038637A1 - Ｄａｃとｓｃｆを有する電子回路及び半導体装置

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Publication number: WO2006038637A1
Application number: PCT/JP2005/018402
Authority: WO
Inventors: Taisuke Chida
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Current assignee: Rohm Co Ltd
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Filing date: 2005-09-28
Publication date: 2006-04-13
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Abstract

ＤＡＣ等の電圧選択出力回路とＳＣＦとを有し、電圧選択出力回路の選択スイッチの選択条件に、ＳＣＦの入力側スイッチの駆動条件を加える。これにより、選択スイッチを入力側スイッチとして兼用させて、ＭＯＳトランジスタなどのスイッチの直列数を少なくする。したがって、スイッチのオン抵抗を低くできる。これにより、クロックフィードスルーの増大やバッファアンプのリニアリティエラーによる出力誤差の増加を避ける。

Description

明細書

DACと S CFを有する電子回路及び半導体装置技術分野

本発明は、ディジタル 'アナログ変換器（以下、 DAC) とスィッチドキャパシタフィルタ回路（以下、 SCF) を備えた電子回路及び半導体装置に関する。背景技術

従来から、各種の電子機器の信号処理回路において、ディジタル信号をアナログ信号に変換する DACと、この DACから出力されるアナログ信号をフィルタリングする SCFが用いられることが多い（特開平 1 1— 3 08 1 08号公報；特開平 0 6— 2048 6 6号公報）。

これらの D AC 1 0と S CF 20は、例えば図 6のように構成される。図 6では、 DAC 1 0は、電源電圧 V c c点とグランド間に抵抗分圧回路が接続される。分圧抵抗 1 1— 0〜1 1一 Nの各接続点にそれぞれ選択スィツチ 1 2— 1〜 1 2— Nの一端が接続される。これらの選択スィツチ 1 2— 1〜 1 2—Nの他端は共通に接続される。選択スィツチ 1 2— 1〜1 2— Nの各々は、選択スィツチ駆動回路 30に入力されるディジタル信号 D nの値に応じて、いずれか 1つがオン状態にされる。選択スイツチ 1 2— 1〜 1 2— Nで選択された電圧が、バッファアンプ 1 3、この例ではボルテ一ジフォロア、を介して出力される。したがって、 DAC 1 0からは、ディジタル信号 D riが変換されたアナログ信号 S aが出力される。

S CF 20は、第 1キャパシタ 2 1と、演算増幅器 2 7と、この演算増幅器 2 7の反転入力端一と出力端間に接続された第 2キャパシタ 22と、入力側と第 1キャパシタ 2 1の一端との間に設けられた入力側スィツチである第 1スィツチ 23と、第 1キャパシタ 2 1の他端と基準電圧 V s s点（例えば、グランド）との間に接続された第 2スィツチ 24と、基準電圧 V s s点と第 1キャパシタ 2 1の一端との間に設けられた第 3スィツチ 2 5と、第 1キャパシタ 2 1の他端と演算増幅器 2 7の反転入力端一間に接続された出力側スィッチである第 4スィッチ 2 6とを備えている。なお、演算増幅器 2 7の非反転入力端は、基準電圧 V s s点に接続されている。

第 1クロック信号 φ 1と第 2クロック信号 φ 2は、一方が高（H) レベルのときに他方が低（L ) レベルにある 2相クロック信号であり、両方とも Lレベルの期間を持つようにされている。

第 1、第 2スィッチ 2 3、 2 4は、第 1クロック信号 ψ 1によって同時にオン（例、 φ 1 ； Hレベル）、オフ（例、 φ 1 ； Lレベル）され、オンされたときに第 1キャパシタ 2 1をアナログ信号 S aにしたがって充電する。また、第 3、第 4スィッチ 2 5、 2 6は、第 2クロック信号 φ 2によって同時にオン（例、 φ 2 ； Hレベル）、オフ（例、 φ 2 ； Lレベル）され、オンされたときに第 1キャパシタ 2 1の電荷を放電する。この第 1〜第 4スィツチ 2 3〜 2 6のオン、オフにより、 S C F 2 0は、入力されるアナログ信号 S aをフィルタリングして、出力信号 S o u tを出力する。

図 6の従来の信号処理回路では、 D A C 1 0に設けられるバッファアンプ 1 3の出力インピーダンスは、きわめて低いから、第 1キャパシタ 2 1の充電動作に支障を来すようなことは、避けられる。

しかし、バッファアンプ 1 3を設けることによって、バッファアンプ自体のリニアリティエラー（非直線性誤差）の分だけ S C F 2 0の出力誤差が生じたり、また、バッファアンプ 1 3の動作に要する電流分だけ消費電流が増加する、という問題がある。また、バッファアンプ 1 3を省略することも、考えられる。しかし、この場合には、 2つのスィッチ、即ち、選択スィツチ 1 2— 1〜1 2— Nのいずれかと第 1スィッチ (入力側スィッチ） 2 3と力;、直列に接続されることになる。

これらのスィッチは、通常 M O S トランジスタなどで構成される。一般に、信号処理回路用に用いられる M O S トランジスタは、そのトランジスタサイズを小さくする関係上、オン抵抗値が高いものが使用される。例えば、その M O S トランジスタのォン抵抗値は 1〜 2 k Ωである。この M O S トランジスタのオン抵抗値は、分圧抵抗 1 1— 0〜 1 1一 Nの抵抗値（例えば、数 1 0〜数 1 0 0 Ω ) に比しても十分に高い値である。

これら高抵抗値の M O S トランジスタが直列に接続される場合には、第 1キャパシタ 2 1の充電動作に支障を来してしまうことにもなるから、 M O S トランジスタのォン抵抗をその分だけ低くする必要がある。

しかし、 M O S トランジスタのオン抵抗を W/ L比を大きくすることによって、ォン抵抗値を低くする場合には、そのゲートの浮遊容量が WZ L比に応じて増大するから、クロックフィードスル一が大きくなる。このクロックフィードスルーの増大によつて、 S C F 2 0の出力誤差が大きくなつてしまうという、別の問題が生じてくる。そこで、本発明は、 D A C等電圧選択出力回路と S C Fとを有する電子回路及び半導体装置において、直列接続されるスィッチの数を少なくするとともに、バッファァンプのリニアリティエラーによる出力誤差の増加や、ク口ックフィードスルーの増大を避けることを目的とする。発明の開示

本発明の電子回路及び半導体装置は、複数の異なる電圧のうちの 1つの電圧を、複数の選択スィツチによって選択して選択電圧として出力する電圧選択出力回路と、前記選択電圧が入力されるスィッチドキャパシタフィルタ回路とを備えた電子回路及ぴ半導体装置であって、

前記複数の選択スィッチの選択条件に、前記スィッチドキャパシタフィルタ回路の入力側スィツチの駆動条件を加えて、前記複数の選択スィツチを前記入力側スィツチとして兼用する。

また、前記電圧選択出力回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の異なる電圧とする。

本発明の電子回路及び半導体装置は、ディジタル信号に基づいて、複数の選択スィツチの内の 1つの選択スィツチを選択してディジタル信号に応じたアナログ信号を出力するディジタル ·アナログ変換回路と、前記アナログ信号が入力されるスィツチドキャパシタフィルタ回路とを備えた電子回路及び半導体装置であって、

前記ディジタル ·アナログ変換回路は、前記ディジタル信号に、前記スィッチドキャパシタフィルタ回路の入力側スィツチの駆動条件を加えて、前記複数の選択スィッチを前記入力側スィッチとして兼用する。

また、前記ディジタル ·アナログ変換回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の選択スィッチをそれぞれ介して前記アナログ電圧とする。また、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記スィツチドキャパシタフィルタ回路の入力側スィツチの駆動条件となるべきクロック信号とを入力し、前記複数の選択スィッチへの選択信号とする複数の論理回路とを含む選択スィツチ駆動回路を有する。

本発明の電子回路及び半導体装置は、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第 1選択スィツチ群の内の 1つの選択スィツチを選択して前記ディジタル信号に応じたアナログ信号を入力側スィツチを持つ第 1回路への入力信号として出力すると共に、第 2選択スィッチ群の内の 1つの選択スィッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スィツチを持つ第 2回路への入力信号として出力するディジタル ·アナログ変換回路を備えた電子回路及び半導体装置であって、ディジタル · アナログ変換回路は、前記ディジタル信号に前記第 1回路の入力側スィツチの駆動条件を加えて前記第 1選択スィツチ群を前記第 1回路の入力側スィツチとして兼用すると共に、前記ディジタル信号に前記第 2回路の入力側スィッチの駆動条件を加えて前記第 2選択スィツチ群を前記第 2回路の入力側スィツチとして兼用する。

また、前記ディジタル ·アナログ変換回路は、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記第 1回路の入力側スィツチの駆動条件となるべき第 1クロック信号とを入力し、前記第 1選択スィッチ群への選択信号とする第 1論理回路群と、前記デコード信号と前記第 2回路の入力側スィツチの駆動条件となるべき第 2ク口ック信号とを入力し、前記第 2選択スィツチ群への選択信号とする第 2論理回路群とを含む選択スィツチ駆動回路を有することを特徴とする。

本発明の電子回路及び半導体装置は、 2次 Δ Σ Α/D変換装置用変調器の第 1次スイッチドキャパシタ積分器と、第 2次スィッチドキャパシタ積分器と、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第 1選択スィツチ群の内の 1つの選択スイッチを選択して前記ディジタル信号に応じたアナログ信号を前記第 1次スィッチドキャパシタ積分器への第 1帰還信号として出力すると共に、第 2選択スィツチ群の內の 1つの選択スィツチを選択して前記ディジタル信号に応じたアナログ信号を前記第 2次スィツチドキャパシタ積分器への第 2帰還信号として出力する帰還用ディジタル *アナログ変換回路と、を含む電子回路及び半導体装置であって、

前記帰還ディジタル ·アナログ変換回路は、前記ディジタル信号に前記第 1次スィツチドキャパシタ積分器の駆動条件を加えて前記第 1選択スィツチ群を前記第 1次スィツチドキャパシタ積分器の帰還用入力側スィツチとして兼用すると共に、前記ディジタル信号に前記第 2次スィツチドキャパシタ積分器の駆動条件を加えて前記第 2選択スィツチ群を前記第 2次スィツチドキャパシタ積分器の帰還用入力側スィツチとして兼用することを特徴とする。

また、前記帰還用ディジタル ·アナログ変換回路は、前記ディジタル信号をデコードしてデコ一ド信号を出力するデコーダと、前記デコ一ド信号と前記第 1次スィツチドキャパシタ積分器の帰還用入力側スィツチの駆動条件となるべき第 1ク口ック信号とを入力し、前記第 1選択スィッチ群への選択信号とする第 1論理回路群と、前記デコード信号と前記第 2次スィツチドキャパシタ積分器の帰還用入力側スィツチの駆動条件となるべき第 2クロック信号とを入力し、前記第 2選択スィツチ群への選択信号とする第 2論理回路群とを含む選択スィッチ駆動回路を有する

本発明によれば、 D A C等の電圧選択出力回路と S C F等の他回路を有し、 D A C などの複数の選択スィツチの選択条件に、 S C F等の入力側スィツチへの駆動条件を加えて、その複数の選択スィッチを入力側スィッチとして兼用させる。このように、 S C F等の入力側スィッチを、単独に設けなくして、 M O S トランジスタなどのスィツチの直列数を少なくする。したがって、スィッチのオン抵抗を低くできる。これにより、より小さいサイズのスィッチを使用できるので、スイッチングに伴うクロックフィードスルーを低減することができる。よって、回路システムにおける誤差を小さくできる。

また、スィッチ間にバッファアンプを用いる必要がないので、バッファアンプを設けることによる、リニアリティエラ一による出力誤差をなくすことができるし、そのバッファアンプ分の消費電流を少なくでき且つ I C ( L S I ) の所要面積を削減できる。図面の簡単な説明

【図 1】本発明の第 1実施例に係る D A Cと S C Fを備えた電子回路の構成を示す【図 2】図 1の選択スィッチ駆動回路の内部構成例を示す図

【図 3】本発明の第 2実施例に係る D A Cと S C Fを備えた電子回路の構成を示す

【図 4】図 3のクロック信号のタイミングチャートを示す図

【図 5】図 3の帰還用の D A Cの構成を示す図

【図 6】 D A Cと S C Fを備えた従来の電子回路の構成を示す図発明を実施するための最良の形態

以下、本発明の電子回路の実施例について、図を参照して説明する。なお、本発明の電子回路は、 L S Iに作り込まれるので、半導体装置と言い換えてもよい。

図 1は、本発明の第 1実施例に係る電子回路の構成を示す図である。

図 1において、ディジタル信号 D nをアナログ信号（即ち、アナログ電圧） S aに変換する D AC 1 0Aと、この DAC 1 0 Aから出力されるアナログ信号 S aをフィルタリングする S CF 2 OAが設けられている。これらの DAC 1 OAと S CF 20 Aは、各種の電子機器の信号処理回路に用いられる。 DAC 1 0Aは、複数の異なる電圧のうちの 1つの電圧を、複数の選択スィツチによって選択して選択電圧として出力する電圧選択出力回路であればよい。

図 1では、従来の図 6と比して、まずバッファアンプ 1 3が省略されており、また選択スィツチ 1 2— 1〜 1 2— Nが S C F 20 Aの入力側スィツチ（図 6の 23に相当）と兼用されている。したがって、選択スィッチ 1 2— 1〜1 2— Nは、機能的に見ると、図 1のように、 DAC 1 OAと S CF 2 OAとの双方に含まれることになる。また、 S C F 20 Aの入力側スィッチ（図 6の 2 3に相当）は、単独では設けられていないので、省略されている、とも言える。この点は、他の実施例でも同様である。選択スィッチ駆動回路 3 OAは、複数 nビット（例えば、 4ビット）のディジタル信号 Dnと、 S CF 2 OAの入力側スィツチの駆動条件である第 1ク口ック信号 φ 1 とを入力し、選択スィッチ 1 2— 1〜1 2— Νの選択信号（駆動信号）をディジタル信号 D ηと第 1クロック信号 φ 1 とに基づいて形成する。

選択スィッチ駆動回路 30 Αの内部構成例が、図 2に示されている。選択スィッチ駆動回路 3 OAは、ディジタル信号 Dnをデコードしてデコード信号を出力するデコ —ダ 3 1 と、そのデコード信号の 1つと第 1クロック信号 ψ 1 とによって、選択スィツチ 1 2— 1〜 1 2—Nへの選択信号を得る複数の論理回路 3 2— 1〜3 2— Nとを含んでいる。ここでは、論理回路 3 2— 1〜32— Nはアンド回路で構成されている。デコード信号は、デコーダ ₃ 1のいずれか 1つの出力端から出力される。

選択スィツチ駆動回路 30 Aでは、ディジタル信号 D nに応じていずれか 1つのデコード信号がデコーダ 3 1から出力される。その 1つのデコード信号が入力されるァンド回路 3 2—：！〜 3 2— Nから第 1ク口ック信号 φ 1に応じたタイミングで選択スイッチ 1 2— 1〜 1 2— Nへの選択信号が出力される。これにより、選択スィッチ 1 2— 1〜1 2—Nが接続された抵抗分圧回路 1 1一 0〜1 1—Nからの分圧電圧が選択されて、アナログ信号 S aとして第 1クロック信号 φ 1に同期して S CF 20 Aに入力される。

S CF 2 OAは、入力側と第 1キャパシタ 2 1の一端との間に設けられた入力側スイッチである第 1スィッチ（即ち、図 6のスィッチ 2 3に相当）が選択スィッチ 1 2 一 1〜 1 2— Nと兼用されている。即ち、 S C F 20 Aの入力側スィッチは、単独では設けられていないから、アナログ信号 S aが選択スィツチ 1 2— 1〜 1 2— Nから直接に第 1キャパシタ 2 1に印加される。図 1は、その他の点では従来の図 6と同様であり、対応する構成要素には同一の符号を付している。

このように、ディジタル信号 D nに、 S C F 20 Aの入力側スィツチの駆動条件（即ち、第 1クロック信号 φ 1 ) を加えて、複数の選択スィツチ 1 2— 1〜1 2_Nを、 S C F 20 Aの入力側スィッチとして兼用させ、 S C F 20 Aの入力側スィッチ（即ち、図 6のスィッチ 23に相当）を省略する。

この図 1では、選択スィツチ 1 2— 1〜1 2— Nの各々は、 D AC 1 0 Aの選択スィツチ駆動回路 3 OAに入力されるディジタル信号 Dnの値と第 1クロック信号 ψ 1 とに応じて、いずれか 1つが第 1クロック信号 φ 1 と同期してオン 'オフ状態にされる。したがって、 DAC 1 0Aからは、ディジタル信号 D nが変換されたアナログ信号 S aが第 1クロック信号 φ 1と同期して出力される。

SCF 20Aでは、入力側スィッチである第 1スィッチ（即ち、図 6のスィッチ 2 3に相当）が省略されているが、入力されるアナログ信号 S aが第 1クロック信号 φ 1に同期して入力される。したがって、第 2スィッチ 24が、第 1クロック信号 φ 1 によってオン（例、 φ 1 ； Hレベル）、オフ（例、 φ 1 ； Lレベル）され、オンされたときに第 1キャパシタ 2 1をアナログ信号 S aにしたがって充電する。また、第 3、第 4スィッチ 2 5、 26は、第 2クロック信号 ψ 2によって同時にオン（例、 φ 2 ; Ηレベル）、オフ（例、 φ 2 ； Lレベル）され、オンされたときに第 1キャパシタ 2 1 の電荷を放電する。この第 2〜第 4スィッチのオン、オフにより、 S CF 20Aは、入力されるアナログ信号 S aをフィルタリングして、出力信号 S o u tを出力する。このように、 D AC 1 0 Aの複数の選択スィツチ 1 2—：!〜 1 2—Nの選択条件に、 S CF 2 OAの入力側スィツチを駆動するべき第 1ク口ック信号 φ 1を加えて、その複数の選択スィツチ 1 2— 1〜 1 2— Nを S C F 20 Aの入力側スィツチとして兼用させる。即ち、 S CF 2 OAの入力側スィツチを省略して、 DAC 1 0 Aと S CF 2 OAとにおける MOS トランジスタなどのスィッチの直列数を少なくしている。したがって、スィッチのオン抵抗を低くできる。

これにより、本発明では、 MO S トランジスタなどのスィッチとして小さいサイズのものを使用できるので、スィツチングに伴うクロックフィードスルーを低減することができる。よって、回路システムにおける誤差を小さくできる。

また、本発明の電子回路は L S Iなどの I Cに作り込まれるが、従来のようにスィツチ間にバッファアンプ 1 3を用いる必要がない。したがって、バッファアンプを設けることによる、リニアリティエラーによる出力誤差をなくすことができるし、そのバッファアンプ分の消費電流を少なくでき且つ I C (L S I ) の所要面積を削減できる。

なお、選択スィッチ駆動回路 30 Aは、図 1では D AC 1 0 Aに設けることとして説明したが、これに限らず、別に設けてもよいし、また S CF 2 OAに設けてもよい。図 3は、本発明の電子回路の第 2実施例に係り、 2次 Δ∑ A/D変換装置内の変調器の構成を示す図である。図 4は、図 3の第 2実施例に用いるクロック信号 φ 1〜 φ 3のタイミングチャートを示す図であり、図 5は、図 3の第 2実施例に用いる帰還用の D AC 90の構成を示す図である。

図 3において、 2次 Δ∑ A/D変換装置内の変調器は、第 1次スィッチドキャパシタ積分器 40と、第 2次スィッチドキャパシタ積分器 60と、アナログ 'ディジタル変換回路（ADC) 80と、帰還用の DAC 9 0とを備えている。

第 1次スィッチドキャパシタ積分器 40は、第 1キャパシタ 4 1と、演算増幅器 4 7と、この演算増幅器 47の反転入力端一と出力端間に接続された第 2キャパシタ 4 2と、入力信号 S i ηが入力される入力側と第 1キャパシタ 4 1の一端との間に設けられた入力側スィツチである第 1スィツチ 4 3と、第 1キャパシタ 4 1の他端と基準電圧 V s s点間に接続された第 2スィッチ 4 4と、基準電圧 V s s点と第 1キャパシタ 4 1の一端との間に設けられた第 3スィッチ 4 5と、第 1キャパシタ 4 1の他端と演算増幅器 4 7の反転入力端一間に接続された出力側スィツチである第 4スィツチ 4 6とを備えている。なお、演算増幅器 4 7の非反転入力端は、基準電圧 V s s点に接続されている。

また、第 1次スィッチドキャパシタ積分器 4 0は、帰還用回路として、帰還信号がスィツチングされて入力される第 3キャパシタ 5 1 と、この第 3キャパシタ 5 1の他端と基準電圧 V s s点間に接続された第 6スィツチ 5 4と、基準電圧 V s s点と第 3 キャパシタ 5 1の一端との間に設けられた第 7スィツチ 5 5と、第 3キャパシタ 5 1 の他端と演算増幅器 4 7の反転入力端一間に接続された出力側スィッチである第 8スイッチ 5 6とを備えている。この帰還用回路では、帰還信号が入力される帰還用入力側と第 3キャパシタ 5 1の一端との間に設けられるべき帰還用入力側スィツチである第 6スィツチが省略されている。

第 2次スィッチドキャパシタ積分器 6 0には、第 1次スィッチドキャパシタ積分器 4 0の出力信号が入力される。第 2次スィッチドキャパシタ積分器 6 0は、第 1キヤパシタ 6 1と、演算増幅器 6 7と、この演算増幅器 6 7の反転入力端一と出力端間に接続された第 2キャパシタ 6 2と、第 1次スィツチドキャパシタ積分器 4 0の出力信号が入力される入力側と第 1キャパシタ 6 1の一端との間に設けられた入力側スィッチである第 1スィツチ 6 3と、第 1キャパシタ 6 1の他端と基準電圧 V s s点間に接続された第 2スィツチ 6 4と、基準電圧 V s s点と第 1キャパシタ 6 1の一端との間に設けられた第 3スィッチ 6 5と、第 1キャパシタ 6 1の他端と演算増幅器 6 7の反転入力端一間に接続された出力側スィツチである第 4スィツチ 6 6とを備えている。なお、演算増幅器 6 7の非反転入力端は、基準電圧 V s s点に接続されている。また、第 2次スィッチドキャパシタ積分器 6 0は、帰還用回路として、帰還信号がスィツチングされて入力される第 3キャパシタ 7 1 と、この第 3キャパシタ 7 1の他端と基準電圧 V s s点間に接続された第 6スィッチ 7 4と、基準電圧 V s s点と第 3 キャパシタ 7 1の一端との間に設けられた第 7スィツチ 7 5と、第 3キャパシタ 7 1 の他端と演算増幅器 6 7の反転入力端一間に接続された出力側スィッチである第 8スイッチ 7 6とを備えている。この帰還用回路では、帰還信号が入力される帰還用入力側と第 3キャパシタ 7 1の一端との間に設けられるべき帰還用入力側スィッチである第 6スィツチが省略されている。

これら第 1次スィツチドキャパシタ積分器 4 0、第 2次スィツチドキャパシタ積分器 6 0の各スィツチは、周期 Tの 3相のクロック信号 ψ 1〜 φ 3によって駆動される。 3相のクロック信号 φ 1〜ψ 3は、図 4に示されるように、いずれかのクロック信号が Ηレベルのときに他方が Lレベルにある 3相クロック信号であり、全てが Lレベルの期間を持つようにされている。

第 1次スィッチドキャパシタ積分器 4 0の各スィッチ 4 3、 4 4、 5 4は第 1クロック信号 φ 1で駆動され、各スィッチ 4 5、 4 6、 5 5， 5 6は第 2クロック信号 φ 2で駆動される。第 2次スィッチドキャパシタ積分器 6 0の各スィッチ 6 3、 6 4、 7 4は第 2クロック信号 ψ 2で駆動され、各スィッチ 6 5、 6 6、 7 5 , 7 6は第 3 クロック信号 Φ 3で駆動される。なお、スィッチドキャパシタ積分器 4 0、 6 0の動作は、図 1や図 6における動作と同様であるので、再度の説明は省略する。

A D C 8 0は、第 2次スィツチドキャパシタ積分器 6 0から出力されるアナログ信号を複数 ηビット（例えば、 4ビット）のディジタル信号に変換して、出力信号 S o u tとして出力する。

帰還用の D A C 9 0は、出力信号 S o u tをアナログ信号に変換すると共に、第 1 クロック信号 Ψ 1に同期した第 1帰還信号 S a 1を第 1次スィッチドキャパシタ積分器 4 0に帰還信号として帰還させる。また、同様に、第 2クロック信号 φ 2に同期した第 2帰還信号 S a 2を第 2次スィッチドキャパシタ積分器 6 0に帰還信号として帰還させる。

図 5に、 D A C 9 0の構成例が示されている。電源電圧 V c c点とグランド間に抵抗分圧回路が接続される。分圧抵抗 9 1— 0〜9 1— Nの各接続点に、第 1選択スィツチ群 9 2— 1〜9 2— Nのそれぞれの一端が接続され、また第 2選択スィツチ群 9 3— 1〜9 3—Nのそれぞれの一端が接続される。これらの第 1選択スィツチ群 9 2 — 1〜9 2 _ Nの他端は共通に接続され、その共通接続点から第 1帰還信号 S a 1が出力される。また第 2選択スィッチ群 9 3— 1〜9 3—Nの他端は共通に接続され、その共通接続点から第 2帰還信号 S a 2が出力される。

デコーダ 9 6は、ディジタル信号である出力信号 S o u tをデコードしてデコード信号を出力する。このデコード信号は、ディジタル信号値に応じて、デコーダ 9 6のいずれか 1つの出力端から出力される。

第 1論理回路群の各論理回路 9 4— 1〜 9 4— Nは、デコード信号と、帰還用入力側スィツチの駆動条件となるべき第 1ク口ック信号とが入力され、第 1選択スィツチ群 9 2— ：！〜 9 2—Nへの選択信号を出力する。また、第 2論理回路群の各論理回路 9 5— 1〜 9 5— Nは、デコード信号と、帰還用入力側スィッチの駆動条件となるベき第 2クロック信号とが入力され、第 2選択スィツチ群 9 3— 1〜 9 3—Nへの選択信号を出力する。これらの各論理回路 9 4— 1〜9 4— N、 9 5— 1〜9 5— Nは、アンド回路でよい。

このように、ディジタル信号である出力信号 S o u tに、第 1次スィッチドキャパシタ積分器 4 0及び第 2次スィツチドキャパシタ積分器 6 0の帰還用入力側スィツチの駆動条件、即ち、第 1クロック信号 ψ 1及ぴ第 2クロック信号 φ 2、を加える。そして、第 1選択スィッチ群 9 2 _ 1〜9 2— N及び第 2選択スィッチ群 9 3— 1〜9 3— Nを、第 1次スィツチドキャパシタ積分器 4 0及び第 2次スィツチドキャパシタ積分器 6 0の帰還用入力側スィツチとして兼用させる。

この図 3、図 5では、第 1選択スィツチ群 9 2— 1〜9 2— N及ぴ第 2選択スィッチ群 9 3—：！〜 9 3—Nの各選択スィツチの各々は、 D A C 9 0に入力される出力信号 S o u tのディジタル値と第 1ク口ック信号 φ 1及び第 2ク口ック信号 ψ 2とに応じて、いずれか 1つが第 1クロック信号 φ 1及び第 2クロック信号 φ 2と同期してォン 'オフ状態にされる。したがって、 D A C 9 0からは、出力信号 S o u tが変換されたアナログ信号が第 1クロック信号 φ 1、第 2クロック信号 φ 2と同期して、第 1 帰還信号 S a 1、第 2帰還信号 S a 2として出力される。

なお、図 3の第 2実施例においては、 2次の Δ∑ AZD変換装置内の変調器について示したが、 3次以上の高次の場合にも同様に適用することができる。

これにより、図 3の第 2実施例においても、図 1の第 1実施例におけると同様の効果を得ることができる。

また、 Δ∑AZD変換装置内の変調器への摘要に限ることなく、他のスィッチドキャパシタ回路を用いる電子回路にも同様に適用することができる。この場合には、第 1次スィッチドキャパシタ積分器 4 0に代えて入力側スィッチを持つ第 1回路が用いられ、また、第 2次スィッチドキャパシタ積分器 6 0に代えて入力側スィッチを持つ第 2回路が用いられることになる。産業上の利用可能性

本発明は、ディジタル信号をアナログ信号に変換する D A Cと、この D A Cから出力されるアナログ信号をフィルタリングする S C Fが用いられる各種の電子機器において、直列接続されるスィッチの数を少なくするとともに、クロックフィードスルーの増大を避ける、電子機器に好適に利用できる。

Claims

請求の範囲

1 . 複数の異なる電圧のうちの 1つの電圧を、複数の選択スィッチによって選択して選択電圧として出力する電圧選択出力回路と、前記選択電圧が入力されるスィツチドキャパシタフィルタ回路とを備えた電子回路であって、

前記複数の選択スィツチの選択条件に、前記スィツチドキャパシタフィルタ回路の入力側スィツチの駆動条件を加えて、前記複数の選択スィツチを前記入力側スィツチとして兼用することを特徴とする、電子回路。

2 . 前記電圧選択出力回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の異なる電圧とすることを特徴とする、請求項 1に記載の電子回路。

3 . ディジタル信号に基づいて、複数の選択スィッチの内の 1つの選択スィッチを選択してディジタル信号に応じたアナログ信号を出力するディジタル ·アナログ変換回路と、前記アナログ信号が入力されるスィッチドキャパシタフィルタ回路とを備えた電子回路であって、

前記ディジタル ·アナログ変換回路は、前記ディジタル信号に、前記スィツチドキャパシタフィルタ回路の入力側スィツチの駆動条件を加えて、前記複数の選択スィッチを前記入力側スィツチとして兼用することを特徴とする、電子回路。'

4 . 前記ディジタル ·アナログ変換回路は、抵抗分圧回路を有し、該抵抗分圧回路の各分圧電圧を前記複数の選択スィッチをそれぞれ介して前記アナログ電圧とすることを特徴とする、請求項 3に記載の電子回路。

5 . 前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコ一ド信号と前記スィツチドキャパシタフィルタ回路の入力側スィツチの駆動条件となるべきクロック信号とを入力し、前記複数の選択スィツチへの選択信号とする複数の論理回路とを含む選択スィツチ駆動回路を有することを特徴とする、請求項 4に記載の電子回路。

6 . 抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第 1選択スィッチ群の内の 1つの選択スィッチを選択して前記ディジタル信号に応じたアナログ信号を入力側スィツチを持つ第 1回路への入力信号として出力すると共に、第 2選択スィツチ群の内の 1つの選択スィッチを選択して前記デイジタル信号に応じたアナログ信号を入力側スィツチを持つ第 2回路への入力信号として出力するディジタル ·アナログ変換回路を備えた電子回路であって、

ディジタル ·アナログ変換回路は、前記ディジタル信号に前記第 1回路の入力側スィツチの駆動条件を加えて前記第 1選択スィツチ群を前記第 1回路の入力側スィツチとして兼用すると共に、前記ディジタル信号に前記第 2回路の入力側スィッチの駆動条件を加えて前記第 2選択スィツチ群を前記第 2回路の入力側スィッチとして兼用することを特徴とする、電子回路。

7 . 前記ディジタル *アナログ変換回路は、前記ディジタル信号をデコードしてデコ一ド信号を出力するデコーダと、前記デコード信号と前記第 1回路の入力側スィッチの駆動条件となるべき第 1クロック信号とを入力し、前記第 1選択スィツチ群への選択信号とする第 1論理回路群と、前記デコード信号と前記第 2回路の入力側スイツチの駆動条件となるべき第 2ク口ック信号とを入力し、前記第 2選択スィッチ群への選択信号とする第 2論理回路群とを含む選択スィツチ駆動回路を有することを特徴とする、請求項 6に記載の電子回路。

8 . 2次 Δ∑AZD変換装置用変調器の第 1次スィッチドキャパシタ積分器と、第 2次スィツチドキャパシタ積分器と、抵抗分圧回路の各分圧電圧をディジタル信号に基づいて、第 1選択スィツチ群の内の 1つの選択スィッチを選択して前記ディジタル信号に応じたアナログ信号を前記第 1次スィツチドキャパシタ積分器への第 1帰還信号として出力すると共に、第 2選択スィツチ群の内の 1つの選択スィツチを選択して前記ディジタル信号に応じたアナログ信号を前記第 2次スィツチドキャパシタ積分器への第 2帰還信号として出力する帰還用ディジタル 'アナログ変換回路と、を含む電子回路であって、

前記帰還用ディジタル ·アナ口グ変換回路は、前記ディジタル信号に前記第 1次スィツチドキャパシタ積分器の駆動条件を加えて前記第 1選択スィツチ群を前記第 1次スィツチドキャパシタ積分器の帰還用入力側スィツチとして兼用すると共に、前記デイジタル信号に前記第 2次スィツチドキャパシタ積分器の駆動条件を加えて前記第 2 選択スィツチ群を前記第 2次スィツチドキャパシタ積分器の帰還用入力側スィツチとして兼用することを特徴とする、電子回路。

9 . 前記帰還用ディジタル ·アナログ変換回路は、前記ディジタル信号をデコードしてデコード信号を出力するデコーダと、前記デコード信号と前記第 1次スィッチドキャパシタ積分器の帰還用入力側スィツチの駆動条件となるべき第 1ク口ック信号とを入力し、前記第 1選択スィッチ群への選択信号とする第 1論理回路群と、前記デコ一ド信号と前記第 2次スィツチドキャパシタ積分器の帰還用入力側スィツチの駆動条件となるべき第 2クロック信号とを入力し、前記第 2選択スィッチ群への選択信号とする第 2論理回路群とを含む選択スィッチ駆動回路を有することを特徴とする、請求項 8に記載の電子回路。

1 0 . 複数の異なる電圧のうちの 1つの電圧を、複数の選択スィッチ回路によって選択して選択電圧として出力する電圧選択出力回路と、前記選択電圧が入力されるスィツチドキャパシタフィルタ回路とを集積した半導体装置であって、

前記複数の選択スィツチ回路の選択条件に、前記スィツチドキャパシタフィルタ回路の入力側スィツチ回路の駆動条件を加えて、前記複数の選択スィツチ回路を前記入力側スィツチ回路として兼用することを特徴とする、半導体装置。