WO2005125019A1 - ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置 - Google Patents

ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置 Download PDF

Info

Publication number
WO2005125019A1
WO2005125019A1 PCT/JP2004/008524 JP2004008524W WO2005125019A1 WO 2005125019 A1 WO2005125019 A1 WO 2005125019A1 JP 2004008524 W JP2004008524 W JP 2004008524W WO 2005125019 A1 WO2005125019 A1 WO 2005125019A1
Authority
WO
WIPO (PCT)
Prior art keywords
block
path metric
storage means
bit sequence
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2004/008524
Other languages
English (en)
French (fr)
Inventor
Takahiko Nakamura
Rui Sakai
Hideo Yoshida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006519196A priority Critical patent/JPWO2005125019A1/ja
Priority to PCT/JP2004/008524 priority patent/WO2005125019A1/ja
Publication of WO2005125019A1 publication Critical patent/WO2005125019A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding

Definitions

  • TECHNICAL FIELD An error correction decoding method for a turbo code and an error correction decoding device for a turbo code.
  • the present invention relates to an error correction code used in the field of communications, and more particularly to a turbo code error correction decoding method and a turbo code error correction decoding device.
  • a reception sequence is decoded using a maximum a posteriori algorithm. Learning by backward processing is performed, and thereafter, the first result value by backward processing is calculated and stored, and at the same time as the learning time, the second result value by forward processing is calculated.
  • the decoding output is determined using the two result values and the first result value stored before the first result value.
  • the block length W of the first stage is changed according to the code length N which is the length of the reception sequence.
  • the present invention has been made to solve the above problems, and an error correction decoding method for a turbo code and a turbo code error correction decoding method capable of easily determining a start position of calculation of a backward path metric. It is an object to obtain an error correction decoding device.
  • the error correction decoding method for a turbo code uses an information bit system 1J, a detection bit system 1J1 corresponding to an encoder without interleaving, and an interleave from a received sequence of a turbo code of code length N.
  • Into a check bit sequence 2 corresponding to a coded encoder divide each separated sequence into multiple blocks, and calculate the backward path metric and the forward path metric for each of the divided blocks.
  • each separated sequence is selected for each M symbols from the beginning, and one block is constructed and divided into K blocks.
  • the block length of this block has a configuration of M symbols
  • the block length of the last block K has a configuration of (N_M (K-1)) symbols.
  • FIG. 1 is a block diagram showing a configuration of a turbo code error correction decoding apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a method of dividing a reception sequence in an error correction decoding device for turbo codes according to Embodiment 1 of the present invention.
  • FIG. 3 is a flowchart showing a turbo code decoding procedure of the turbo code error correction decoding device according to Embodiment 1 of the present invention.
  • FIG. 4 is a diagram for explaining the timing of path metric calculation in turbo decoding of the error correction decoding device for turbo codes according to Embodiment 1 of the present invention.
  • FIG. 5 is a flowchart showing a soft input / soft output decoding procedure corresponding to an encoder without interleaving in the turbo code error correction decoding apparatus according to Embodiment 1 of the present invention.
  • FIG. 6 An interleaver in a turbo code error correction decoding apparatus according to Embodiment 1 of the present invention. 6 is a flowchart showing a soft-input soft-output decoding procedure corresponding to an encoder having a loop.
  • FIG. 7 is a flowchart showing a turbo code decoding procedure of the turbo code error correction decoding device according to Embodiment 2 of the present invention.
  • FIG. 8 is a diagram for explaining the timing of the path metric calculation in turbo decoding in the turbo code error correction decoding apparatus according to Embodiment 3 of the present invention.
  • FIG. 9 is a diagram showing addresses of a backward path metric storage unit that stores a backward path metric calculated by a backward path metric calculation unit in a turbo code error correction decoding apparatus according to Embodiment 5 of the present invention. .
  • FIG. 10 is a diagram showing addresses of a backward path metric storage unit that stores a backward path metric calculated by a backward path metric calculation unit in a turbo code error correction decoding apparatus according to Embodiment 5 of the present invention. is there.
  • FIG. 11 is a diagram showing an address of a backward path metric storage unit that stores a backward path metric calculated by a backward path metric calculation unit in the error correction decoding apparatus for turbo codes according to Embodiment 5 of the present invention. is there.
  • FIG. 12 is a block diagram showing a configuration of a turbo code error correction decoding device according to Embodiment 6 of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a turbo code error correction decoding apparatus according to Embodiment 1 of the present invention.
  • the error correction decoding device for turbo codes includes a reception data storage unit.
  • Received data storage means 1 stores the information bit sequence, check bit sequence 1 and check bit sequence 2 separated from received sequence 101, and external information storage means 2 calculates LLR calculation means 8 The stored external information sequence is stored.
  • the backward branch metric calculation means 3 calculates the backward branch metric
  • the backward path metric calculation means 4 calculates the backward path metric
  • the backward path metric storage means 5 calculates the calculated backward direction. Is stored.
  • Forward branch metric calculation means 6 calculates a forward branch metric
  • forward path metric calculation means 7 calculates a forward path metric
  • LLR calculation means 8 calculates a forward branch metric calculation means 6. Based on the calculated forward branch metric, the forward path metric calculated by the forward path metric calculation means 7 and the backward path metric stored in the backward path metric storage means 5, In order to perform decoding, the external information sequence is calculated and updated, and a hard-decision decoding sequence is generated and output as a decoding result 102.
  • a reception sequence 101 from a demodulator (not shown) installed in a stage preceding the error correction decoding device for turbo codes corresponds to an information bit sequence and a test corresponding to the encoding data from the encoding side. It is separated into three sequences, a bit sequence 1 and a check bit sequence 2, and stored in the received data storage means 1.
  • check bit sequence 1 is a check bit sequence corresponding to an encoder without interleaving
  • check bit sequence 2 is a check bit sequence corresponding to an encoder with interleaving.
  • ⁇ > is a function that rounds up the decimal point if it is not divisible.
  • the detection bit sequence 1 and the detection bit system IJ2 are read.
  • one block is formed by selecting every M symbols from the beginning, divided into K blocks, and blocks from block l [Block # l] to block (K_l) [Block # (Kl)]
  • the length is composed of M symbols
  • the block of the last block K [Block # K] is The lock length is made up of the remaining (N_M (K-1)) symbols.
  • the external information sequence stored in the external information storage means 2 is not shown in FIG. 2, similar to the information bit system “system! J”, the check bit sequence 1 and the check bit sequence 2, Select one block for each M symbol, divide it into K blocks, and start from block 1 [Block # 1] to block (K-1) [Block # (K-1)]
  • the block length of is set to M symbols, and the block length of the last block K [Block # K] is set to the remaining (N-M (K-1)) symbolonore.
  • a soft input / soft output process is performed on each of the divided blocks as described below, and a soft input / soft output calculation method is performed using a logMAP algorithm or a MaxlogMAP algorithm.
  • FIG. 3 is a flowchart showing a decoding procedure of the turbo code.
  • the external information sequence is calculated and updated in order to perform the next decoding by the soft-input soft-output decoding procedure corresponding to the encoder without interleaving on the decoding side.
  • step ST 13 the updated external information sequence is rearranged in the interleaving order and stored in external information storage means 2.
  • step ST14 the information bit sequence read out in the interleaving order stored in the reception data storage means 1, the check bit sequence 2 stored in the reception data storage means 1, and the external information storage means 2 Reverse branch metric calculation means 3, reverse path metric calculation means 4, reverse path metric storage means 5, forward branch metric calculation means 6 based on the stored external information sequence in the updated interleave order.
  • the external information sequence is calculated and updated, and a hard-decision decoded sequence is generated by the soft-input / soft-output decoding procedure corresponding to the encoder having the loop.
  • step ST 15 the external information sequence updated in step ST 14 is deinterleaved, rearranged in the order of the received bit sequence, and stored in external information storage means 2.
  • step ST16 it is checked whether the number of decoding iterations j has reached a predetermined number of decoding iterations P. If not, the number of decoding iterations j is updated in step ST17. The above steps ST12 and ST15 are repeated.
  • step ST 18 the hard decision decoding sequence in the last decoding is output as the decoding result 102.
  • FIG. 4 is a diagram illustrating the timing of path metric calculation in turbo decoding.
  • external information sequence from block 1 [Block # 1] to block K [Block # K] by LLR calculation means 8 The timing of the calculation and the output of the decoding result 102 are shown.
  • the L symbol 201 added before the block l [Block # 1] is the first L symbol in the M symbol of the subsequent block 2 [Block # 2].
  • the first L symbol in the next M symbol in block 2 is calculated in order to calculate the initial value of the path metric in the backward direction. This indicates that learning of the backward path metric calculation is performed using the number of margin symbols. In other words, this shows that the reverse path metric of block 1 is calculated from the L symbol eye weight of block 2.
  • the L symbolons 202, 203, 208, and 209 attached to the front of each block are the first L symbols in the M symbols of the subsequent blocks, respectively, and Before performing the backward path metric calculation for M symbols, the M symbols for each subsequent block This indicates that the learning of the path metric calculation in the reverse direction is performed using the first L symbols in as the number of margin symbols. However, for the last block K [Block # K], there is no subsequent block, and therefore learning using the L symbol 209 is not actually performed.
  • the backward path metric calculation means 4 also calculates the backward path metric of block 1 and the L symbol eye weight of block 2 and calculates the calculated backward path metric.
  • the metric is stored in the backward path metric storage means 5.
  • the backward path metric calculation means 4 calculates the backward path metric of block 2 from the L-th symbol of block 3 and stores it in the backward path metric storage means 5, and at the same time, the forward path metric calculation means 7
  • the forward path metric of block 1 is calculated, and then the LLR calculating means 8 calculates an external information sequence for the backward path metric and the forward path metric of block 1 and stores the calculated external information sequence in the external information. Store in means 2.
  • the backward path metric calculation means 4 calculates the backward path metric of the block K and stores it in the backward path metric storage means 5, and at the same time, the forward path metric calculation means 7 calculates the forward path metric of the block (K 1), and then calculates the extrinsic information series for the backward path metric and the forward path metric of the block (K 1). Is stored in the external information storage means 2. Finally, the forward path metric calculation means 7 calculates the forward path metric of the block K, and then the LLR calculation means 8 outputs the external information sequence for the backward path metric and the forward path metric of the block K. Is calculated, and the calculated external information sequence is stored in the external information storage means 2.
  • FIG. 5 is a flowchart showing a soft input / soft output decoding procedure corresponding to an encoder without interleaving in step ST12 of FIG.
  • step ST21 the information bit sequence stored in the reception data storage means 1 is divided into K blocks in the order of reception and read out, and the detection bit sequence 1 stored in the reception data storage means 1 is read out. Is read out after being divided into K blocks, and each of the external information sequences stored in the external information storage means 2 (the value of the external information sequence is assumed to be 0 during the first decoding) is K And read out.
  • step ST22 after the backward branch metric calculation means 3 calculates the backward branch metric, the backward path metric calculation means 4 outputs the backward path metric of the block l [Block # 1] to block 2.
  • the L ( ⁇ M) symbol visual power of [Block # 2] is calculated, and the backward path metric of block 1 among the calculated backward path metrics is stored in the backward path metric storage means 5.
  • step ST24 it is determined whether or not the block number variable i is the last block K. If it is not block K, the process proceeds to step ST25.
  • the backward path metric calculation means 4 calculates the backward path metric of the block 2 [Block # 2] from the L (L M) symbolonole of the block 3 [Block # 3] and calculates the same.
  • the backward path metric of the block 2 among the backward path metrics is stored in the backward path metric storage means 5.
  • the forward path metric calculation means 7 calculates the forward path metric of the block 1.
  • the LLR calculation means 8 calculates the backward path metric of the block 1 stored in the backward path metric storage means 5 and the forward branch of the block 1 calculated by the forward branch metric calculation means 6. Based on the metric and the forward path metric of block 1 calculated by the forward path metric calculation means 7, the external information sequence of block 1 is calculated, and the external information sequence is stored in the external information storage means 2 and hardened. Calculate the judgment value.
  • step ST26 the variable i of the block number is updated, and the processing of steps ST24 and ST25 is repeated.
  • the backward path metric calculation of the block (i + 1) [Block # (i + 1)] is performed.
  • the block i [Block #i] are simultaneously subjected to the forward path metric calculation using the updated external information sequence, and the LLR calculation means 8 calculates the block stored in the backward path metric storage means 5
  • the backward path metric of i, the forward branch metric of the block i calculated by the forward branch metric calculation means 6, and the forward path metric of the block i calculated by the forward path metric calculation means 7 The external information sequence of the block i is calculated and updated and stored in the external information storage means 2, and the hard decision value is calculated.
  • the forward path metric calculation means 7 uses the updated external information sequence to Compute the direction path metric.
  • the LLR calculation means 8 calculates the backward path metric of the block ⁇ stored in the backward path metric storage means 5, the forward branch metric of the block ⁇ calculated by the forward branch metric calculation means 6, Based on the forward path metric of the block ⁇ ⁇ ⁇ calculated by the forward path metric calculation means 7, the external information sequence of the block ⁇ is calculated and updated and stored in the external information storage means 2 and the hard decision value is calculated.
  • FIG. 6 is a flowchart showing a soft-input soft-output decoding procedure corresponding to an interleaved encoder in step ST14 of FIG.
  • step ST31 the information bit sequence stored in the reception data storage means 1 is divided into ⁇ ⁇ ⁇ ⁇ blocks in an interleaving order and read out, and the check bit sequence 2 stored in the reception data storage means 1 is read out.
  • External information sequence read out after being divided into blocks and rearranged in the interleaving order stored in the external information storage means 2 (however, the value of the external information sequence is 0 at the first decoding) ) Are divided into ⁇ ⁇ ⁇ ⁇ blocks and read out.
  • step ST32 after the backward branch metric calculation means 3 calculates the backward branch metric, the backward path metric calculation means 4 outputs the backward path metric of the block l [Block # 1] to block 2.
  • the L ( ⁇ M) symbol visual power of [Block # 2] is calculated, and the backward path metric of block 1 among the calculated backward path metrics is stored in the backward path metric storage means 5.
  • step ST34 it is confirmed whether or not the block number variable i is the last block K. If it is not block K, the process proceeds to step ST35.
  • the backward path metric calculation means 4 calculates the backward path metric of the block 2 [Block # 2] from the L ( ⁇ M) symbolonore of the block 3 [Block # 3] and calculates the same.
  • the backward path metric of the block 2 among the backward path metrics is stored in the backward path metric storage means 5.
  • the forward branch metric calculation means 6 calculates the forward branch metric of the block 1, and then the forward path metric calculation means 7 Computes the forward path metric for block 1.
  • the LLR calculation means 8 calculates the backward path metric of the block 1 stored in the backward path metric storage means 5 and the forward branch metric of the block 1 calculated by the forward branch metric calculation means 6.
  • the external information sequence of block 1 is calculated and stored in the external information storage means 2 by the forward path metric of block 1 calculated by the forward branch metric calculation means 6 and the hard decision value. I do.
  • step ST36 the variable i of the block number is updated, and the processing in steps ST34 and ST35 is repeated. Similarly, the path metric calculation in the opposite direction of the block (i + 1) [Block # (i + 1)] is performed.
  • the block i [Block #i] are simultaneously subjected to the forward path metric calculation using the updated external information sequence, and the LLR calculation means 8 calculates the block stored in the backward path metric storage means 5
  • the backward path metric of i, the forward branch metric of block i calculated by the forward branch metric calculation means 6, and the forward path metric of block i calculated by the forward path metric calculation means 7 The external information sequence of the block i is calculated and updated and stored in the external information storage means 2, and the hard decision value is calculated.
  • the forward path metric calculation means 7 uses the updated external information sequence to Compute the path metric for the direction.
  • the LLR calculation means 8 calculates the backward path metric of the block K stored in the backward path metric storage means 5, the forward branch metric of the block K calculated by the forward branch metric calculation means 6, Based on the forward path metric of block K calculated by the forward path metric calculation means 7, the external information sequence of block K is calculated and the hard decision value is calculated.
  • the information bit system M ′, the detection bit sequence 1, the detection bit sequence 2, and the external information sequence have M symbol lengths from the head of N symbols.
  • Each block is composed and divided into K blocks.
  • Each block is divided into 1 block (K-1), and the symbol is M.
  • the last block, K, and the remaining ( The N-M (K-1)) symbol starts the calculation of the path metric in the reverse direction regardless of the code length N when performing the soft-input soft-output processing on each of the divided blocks. Easy to locate The effect that can be obtained is obtained.
  • the block diagram showing the configuration of the error correction decoding apparatus for turbo codes according to the second embodiment of the present invention is the same as FIG. 1 of the first embodiment. Also, the method of dividing the receiving sequence of the second embodiment is the same as that of FIG. 2 of the first embodiment, and the timing of the path metric calculation of the second embodiment is the same as that of FIG. 4 of the first embodiment. Is the same as In the first embodiment, the LLR calculation means 8 outputs the hard-decision decoding sequence as a decoding result 102 in the order of interleaving of the information bit sequence, but in the second embodiment, the LLR calculation means 8 The hard decision decoding sequence is output as a decoding result 102 in the order of the bit sequence, that is, in the order of the head of the information bit sequence.
  • FIG. 7 is a flowchart showing a turbo code decoding procedure of the turbo code error correction decoding apparatus according to Embodiment 2 of the present invention.
  • the flowchart shown in FIG. 7 is basically the same as that in the first embodiment described above except that the processing of steps ST12 and ST13 and the processing of steps ST14 and ST15 in FIG. 3 are replaced.
  • step ST42 in FIG. 7 is basically the same as the processing in step ST14 in FIG. 3, and the hard-decision decoding sequence generation processing performed in step ST14 in FIG. Step ST42 in FIG. 7 must not be performed.
  • the processing in step ST43 in FIG. 7 is the same as the processing in step ST15 in FIG. 3, and the processing in step ST44 in FIG. 7 is basically the same as the processing in step ST12 in FIG.
  • the process of generating a hard-decision decoded sequence not performed in step ST12 of FIG. 3 is performed in step ST44 of FIG.
  • the processing in step ST45 in FIG. 7 is the same as the processing in step ST13 in FIG. 3, and the processing in the other steps ST41, ST46, ST47, and ST48 in FIG. , ST16, ST17, ST18.
  • the external information sequence is updated by combining the information bit system 1J in the interleaving order, the detection bit sequence 2, and the external information sequence in the interleaving order. Dint-leaving the information sequence and rearranging it in the received bit sequence order, combining the information bit system in the received bit sequence order, the detection bit sequence 1, and the external information sequence Calculate the part information sequence.
  • the LLR calculation means 8 outputs a hard decision decoding sequence as a decoding result 102 in the order of the reception bit sequence of the information bit sequence, that is, in the order of the head of the information bit sequence.
  • a hard-decision decoding sequence is used as a decoding result 102 in the interleaving order of the information bit sequence. Since it is output, it is necessary to store the decoding result 102 in a memory (not shown) and rearrange it in the order of the received bit sequence, and then perform the CRC operation.
  • the hard-decision decoding sequence By outputting the hard-decision decoding sequence as the decoding result 102, it is possible to perform error detection operation processing such as CRC, which does not need to be stored in a memory or rearranged, at high speed.
  • the external information sequence is updated by combining the information bit system U in the interleaving order, the detection bit sequence 2, and the external information sequence in the interleaving order. Then, the updated external information sequence is subjected to dint-leaving and rearranged in the order of the received bit sequence, and the information bit system I in the received bit sequence order, the check bit sequence 1, and the external information system IJ are combined.
  • the decoding result 102 is output in the order of the head of the information bit sequence, and the effect that the error detection operation such as CRC can be performed at high speed can be obtained.
  • the block diagram showing the configuration of the error correction decoding apparatus for turbo codes according to the third embodiment of the present invention is the same as FIG. 1 of the first embodiment. Further, the method of dividing the reception sequence according to the third embodiment is the same as that in FIG. 2 of the first embodiment.
  • the reverse direction is used. The calculation of the path metric is performed using tilbits.
  • the flowchart showing the decoding procedure of the turbo code according to the third embodiment is the same as the processing shown in FIG. 3 of the first embodiment, and the soft input corresponding to the encoder without interleaving according to the third embodiment.
  • the flowchart showing the soft-output decoding procedure and the flowchart showing the soft-input soft-output decoding procedure corresponding to the interleaved encoder are the same as those in FIGS. 5 and 6 of the first embodiment, respectively.
  • FIG. 8 is a diagram for explaining the timing of the path metric calculation in turbo decoding according to the third embodiment. Compared with FIG. 4 in the first embodiment, the path metric calculation in the reverse direction is performed.
  • the L symbol 208 added before the block (K-1) becomes the Lx symbol 218, and the L symbol 209 added before the block K becomes the tail bit (Tail) 219.
  • the L symbol 208 added before the block (K-1) becomes the Lx symbol 218, and the L symbol 209 added before the block K becomes the tail bit (Tail) 219.
  • Tail tail bit
  • the backward path metric calculation means 4 calculates the backward path metric, the number of margin symbols L for learning, which serves as a margin, L Is a predetermined fixed value, and when performing a backward path metric calculation, the block length of the final block K (NM (K ⁇ 1)) The symbol is short, and the symbol 208 of the block (K1) in FIG. 4 does not have a predetermined fixed value, and the path metric calculation of the block (K1) is performed in the reverse direction.
  • the backward path metric calculation means 4 calculates the backward path metric
  • the value of the code length N and the number L of margin symbols are used as shown in FIG.
  • the value of the number of margin symbols L is roughly changed to a predetermined fixed value which is determined in advance.
  • For block K take the large value of state 0 as the initial value of the backward path metric, calculate the path metric of the tilt bit, and then calculate the path metric of the block K in the reverse direction.
  • Information can be used effectively, and the backward path metric can be calculated quickly and efficiently, and the learning period for the backward path metric calculation of block (K-1) and block K can be secured, and the entire decoding operation can be performed. In this case, the performance can be improved.
  • the third embodiment similarly to the first embodiment, it is possible to easily determine the starting position of the calculation of the path metric in the backward direction regardless of the code length N. The effect is obtained.
  • the backward path metric is calculated by using the tilt bit, whereby the tilt is calculated.
  • the bit information can be effectively used, the backward path metric can be calculated quickly and efficiently, and the performance can be improved even in the entire decoding operation.
  • the same effect can be obtained by performing decoding in the decoding procedure of the second embodiment.
  • the block diagram showing the configuration of the turbo code error correction decoding apparatus according to the fourth embodiment of the present invention is the same as FIG. 1 of the first embodiment.
  • the method of dividing the receiving sequence, the flowchart showing the turbo code decoding procedure, the timing of the path metric calculation, the soft input soft output decoding procedure corresponding to the encoder without interleave, and the interleave The soft-input / soft-output decoding procedure corresponding to the coder not provided is the same as that of FIG. 2, FIG. 3, FIG. 4, FIG. 5, and FIG.
  • the forward path metric of the last block of the block is temporarily saved in a memory (not shown) or the like, and is used as an initial value when calculating the forward path metric of the next (i + 1) -th block.
  • the forward path metric at the end of block 1 in the forward path metric calculation in Fig. 4 is temporarily saved in memory and used as the initial value when calculating the forward path metric of the next block 2. .
  • the forward path metric at the end of the i-th block is temporarily saved in memory, and is used as an initial value when calculating the forward path metric of the next (i + 1) -th block.
  • the accuracy of the forward path metric is improved, and the performance can be improved in the entire decoding operation.
  • the forward path metric calculation means 7 calculates the forward path metric
  • the forward path metric at the end of each block is temporarily saved.
  • the accuracy of the forward path metric is improved, and the performance can be improved even in the entire decoding operation. Is obtained.
  • Embodiment 4 similar effects can be obtained by performing decoding in the decoding procedure of Embodiment 2 described above.
  • the block diagram showing the configuration of the error correction decoding apparatus for turbo codes according to the fifth embodiment of the present invention is the same as FIG. 1 of the first embodiment.
  • the reception sequence division method, the flowchart showing the decoding procedure of the turbo code, the timing of the path metric calculation, the soft input soft output decoding procedure corresponding to the encoder without interleaving, and the interleaving The soft-input / soft-output decoding procedure corresponding to the coder not provided is the same as that of FIG. 2, FIG. 3, FIG. 4, FIG. 5, and FIG.
  • the reverse path metric storage means 5 needs a memory capacity of a total of 2 M words of M words in the write area and M words in the read area.
  • FIG. 9 is a diagram showing addresses of the backward path metric storage means 5 for storing the backward path metrics calculated by the backward path metric calculation means 4 in FIG.
  • FIG. 9 (a) shows a write address when writing a path metric in the reverse direction of block 1 [Block # 1].
  • FIG. 9 (b) shows the read address and block i [Blo ck when reading the path metric in the reverse direction of block (i-1) [B lock # (i_l)] when the variable i of the block number is even.
  • # i] indicates the write address when writing the path metric in the reverse direction.
  • FIG. 9 (a) shows a write address when writing a path metric in the reverse direction of block 1 [Block # 1].
  • FIG. 9 (b) shows the read address and block i [Blo ck when reading the path metric in the reverse direction of block (i-1) [B lock # (i_l)] when the variable i of the block number is even.
  • # i]
  • FIG. 10 is a diagram showing addresses of the backward path metric storage means 5 for storing the backward path metrics calculated by the backward path metric calculation means 4 in FIG.
  • FIG. 10 (a) shows the read address and block K [Block # K when reading the path metric in the reverse direction of block (K-1) [Block # (K-1)] when the final block number K is even. ] Indicates the write address when writing the path metric in the reverse direction of [].
  • FIG. 10 (b) shows the read address when reading the path metric in the reverse direction of the block K [Block #K] when the final block number K is an even number.
  • FIG. 11 is a diagram showing addresses of the backward path metric storage means 5 for storing the backward path metrics calculated by the backward path metric calculation means 4 in FIG.
  • FIG. 11 (a) shows the read address and block K [Block # K when reading the path metric in the reverse direction of the block (K-1) [Block # (K-1)] when the final block number K is an odd number. ] Indicates the write address when writing the path metric in the reverse direction of [].
  • Fig. 11 (b) It indicates the read address when reading the path metric in the reverse direction of the block K [Block # K] when the final block number K is an odd number.
  • the backward path metric calculation means 4 calculates the backward path metric of the block 1, as shown in FIG. 9 (a), the backward path metric of the block 1 is calculated in the backward direction. Write in ascending order from address 0 to address (M_l) of the path metric storage means 5.
  • the backward path metric calculation means 4 performs the backward path metric calculation of the block 2 (i is an even number) and the forward path metric calculation means 7 simultaneously performs the forward path metric calculation of the block 1
  • the LLR calculation means 8 descends the path metric of the block 1 in the backward direction to the address (M-1) force of the backward path metric storage means 5 to address 0.
  • the backward path metric calculation means 4 writes the backward path metric of the block 2 into the backward path metric storage means 5, but the LLR calculation means 8 reads the backward path metric value of the block 1.
  • the address (M-1) of the backward path metric storage means 5 is written in descending order to address 0.
  • the timing difference between the reading of the backward path metric of block 1 and the writing of the backward path metric of block 2 at this time is the learning period of the backward path metric calculation of block 2.
  • the LLR calculation means 8 reads the backward path metrics of the block 2 from the address 0 to the address (M-1) of the backward path metric storage means 5 in ascending order. .
  • the backward path metric calculation means 4 writes the backward path metric of the block 3 into the backward path metric storage means 5 .
  • the LLR calculation means 8 reads the backward path metric of the block 2 The data is written in ascending order from the address 0 of the direction path metric storage means 5 to the address (M-1). The timing difference between the reading of the backward path metric of block 2 and the writing of the backward path metric of block 3 at this time is the learning period for the backward path metric calculation of block 3.
  • the path in the reverse direction depends on the even or odd block number of the block to be processed.
  • Write Metric By replacing the address of the backward path metric storage means 5 at the time of writing with the address in descending or ascending order, the memory capacity of the backward path metric storage means 5 can be suppressed to M words.
  • an address of the backward path metric storage means 5 is generated as shown in FIGS. 10 and 11 according to the even or odd number of the final block number K.
  • the LLR calculating means 8 stores the backward path metric of the block (K ⁇ 1) in the backward path metric storing means 5. From address (M-1) to address 0 in descending order. At this time, at the same time, the backward path metric calculation means 4 causes the backward path metric storage means 5 to store the backward path metric of the block K in the backward path metric storage means 5. The LLR calculation means 8 outputs the backward path metric of the block (K-1). After reading, write from address (M_l) to address (MK-N) in descending order.
  • the timing difference between the reading of the backward path metric of the block (K 1) and the writing of the backward path metric of the block K is the learning period of the backward path metric calculation of the block K.
  • the forward path metric calculation means 7 calculates the forward path metric of the block K, as shown in FIG. 10 (b)
  • the LLR calculation means 8 calculates the backward path metric of the block K.
  • the data is read out from the address (MK-N) to the address (M-1) in the backward path metric storage means 5 in ascending order.
  • the LLR calculating means 8 stores the backward path metric of the block (K 1) in the backward path metric storing means 5 as shown in FIG. Read from address 0 to address (M-1) in ascending order.
  • the backward path metric calculation means 4 causes the backward path metric storage means 5 to store the backward path metric of the block K in the backward path metric storage means 5.
  • the LLR calculation means 8 outputs the backward path metric of the block (K-1). After reading, write from address 0 to address (N-M (K_1) -1) in ascending order.
  • the forward path metric calculation means 7 calculates the forward When performing the path metric calculation, as shown in FIG.
  • the path metric in the reverse direction of K is stored in the address of the reverse path metric storage means 5 (N ⁇ M (K—1)
  • the addresses shown in FIG. 9, FIG. 10, and FIG. 11 are generated by address generation means (not shown) connected to the backward path metric storage means 5 in FIG. it can.
  • the fifth embodiment similarly to the first embodiment, it is possible to easily determine the start position of the calculation of the path metric in the backward direction regardless of the code length N. The effect is obtained.
  • the address of the backward path metric storage means 5 at the time of writing the backward path metric is written in descending order or according to the even or odd block number of the block to be processed.
  • the memory capacity of the backward path metric storage means 5 can be reduced to M words, and the memory capacity of the backward path metric storage means 5 can be reduced.
  • FIG. 12 is a block diagram showing a configuration of a turbo code error correction decoding apparatus according to Embodiment 6 of the present invention.
  • This error correction decoding apparatus for turbo codes has a configuration shown in FIG. 1 of the first embodiment, in which a reverse read address generation means 31, a forward read address generation means 32, a reverse read address generation means 33, The read address generating means 34, the external information write address generating means 35, the switching means 36, the switching means 37, the write address generating means 38, the read address generating means 39 and the control means 40 are added.
  • reception data storage unit 1 includes an information bit sequence storage unit 11, a check bit sequence 1 storage unit 12, and a check bit sequence 2 storage unit 13, and the external information storage unit 2 includes a reception bit sequence.
  • a bit sequence order external information storage means 21 and an interleave order external information storage means 22 are provided.
  • the information bit sequence storage means 11 stores the information bit sequence separated from the received sequence 101 (not shown), and the check bit sequence 1 storage means 12 stores the test bit sequence separated from the received sequence 101.
  • the bit sequence 1 is stored, and the check bit sequence 2 storage means 13 stores the test bit sequence 2 separated from the received sequence 101.
  • the external information storage unit 21 stores the external information sequence from the LLR calculation unit 8 in the order of the received bit sequence, and the external information storage unit 22 stores the external information sequence from the LLR calculation unit 8 in the interleave order. .
  • the reverse read address generation means 31 stores the read addresses of the information bit sequence storage means 11, the received bit sequence order external information storage means 21 and the interleave order external information storage means 22 for calculating the backward path metric.
  • the forward read address generation means 32 generates the read address of the information bit sequence storage means 11 for calculating the path metric in the forward direction, the reception bit sequence order external information storage means 21 and the interleave order external information storage means 22. Generate.
  • the reverse read address generation means 33 generates a read address of the verification bit system for calculating the path metric in the reverse direction 12 and the test bit sequence 2 storage means 13, and generates the forward read address.
  • the generating means 34 generates a read address of the check bit sequence 1 storage means 12 and the check bit sequence 2 storage means 13 for calculating the forward path metric.
  • the external information write address generating means 35 generates a write address for writing the external information sequence from the LLR calculating means 8 into the external information storage means 21 in the received bit sequence and the external information storage means 22 in the interleaved order.
  • the switching means 36 selects the output of the test bit sequence 1 storage means 12 or the test bit sequence 2 storage means 13 output, and the switching means 37 is the reception bit sequence order external information storage means 21 or the interleave order external information storage means. Select the output from 22.
  • the write address generation means 38 generates a write address for writing the backward path metric in the reverse path metric storage means 5, and the read address generation means 39 is stored in the reverse path metric storage means 5. Generate a read address to read the reverse path metric.
  • the control means 40 previously calculates and holds the code length N, the number of blocks K, the block length ⁇ , and the number of margin bits L, and gives each held value to each means, and Generates control signals for processing.
  • a method for dividing a reception sequence according to the sixth embodiment a flowchart showing a turbo code decoding procedure, a timing of path metric calculation, a soft input / soft output decoding procedure corresponding to an encoder without interleaving, and an encoder with interleaving.
  • the soft-input / soft-output decoding procedure to be performed is basically the same as that of FIG. 2, FIG. 3, FIG. 4, FIG. 5, and FIG. Details of generation of read address and write address of storage means 11, inspection bit sequence 1 storage means 12, test bit sequence 2 storage means 13, received bit sequence order external information storage means 21, and interleaving order external information storage means 22 Will be described.
  • the received sequence 101 demodulated by a demodulator (not shown) is separated into an information bit sequence, a check bit sequence 1 and a check bit sequence 2 as soft-decision information.
  • the test bit sequence 1 is stored in the storage means 12 and the test bit sequence 2 storage means 13.
  • the addresses of the reverse direction read address generation means 31 and the reverse direction read address generation means 33 are set to (M + L-1).
  • This address (M + L-1) is the head address of the L symbol 201 in the backward path metric calculation in FIG.
  • the information bit sequence, the test bit sequence 1 and the external information sequence are read out from the information bit sequence storage unit 11, the check bit system storage unit 12 and the received bit sequence order external information storage unit 21, respectively.
  • the external information sequence read from the external information storage means 21 in the order of the received bit sequence is 0.
  • the values read from the inspection bit system 1U storage unit 12 and the received bit sequence order external information storage unit 21 are selected by the switching unit 36 and the switching unit 37 and input to the backward branch metric calculation unit 3.
  • the backward branch metric calculation means 3 calculates the backward branch metric
  • the backward path metric calculation means 4 calculates the backward path metric.
  • the value of the backward read address generator 31 and the value of the backward read address generator 33 are counted down, and the address becomes 0 (the last address of block 1 in the backward path metric calculation in Fig. 4). The same operation is repeated until the backward path metric calculation means 4 calculates the backward path metric.
  • the backward path metric storage means 5 stores the backward path metric value of the backward read address generating means 31 and the backward read address generating means 33 whose address is from M to 1 in the backward direction.
  • the write address generation means 38 generates the write address of the backward path metric storage means 5 by, for example, the procedure described in the fifth embodiment.
  • This address (iM + L_l) is the first address of the L symphony 202, 203,..., 208, 209 in the nosmetric calculation in the reverse direction of FIG.
  • the information bit system, the test bit sequence 1, and the external information sequence are read from the information bit sequence storage unit 11, the check bit sequence 1 storage unit 12, and the received bit sequence order external information storage unit 21, respectively.
  • the external information sequence read from the external information storage means 21 in the order of the received bit sequence is 0.
  • the addresses of the forward read address generation means 32 and the forward read address generation means 34 are set to (M (i-2)).
  • This address (M (i-2)) is the head address of block 1 block K in the forward path metric calculation in FIG.
  • the information bit sequence, the check bit sequence 1 and the external information sequence are read out from the information bit sequence storage unit 11, the check bit sequence 1 storage unit 12, and the received bit sequence in-order information storage unit 21, respectively.
  • the external information sequence to be read is set to 0 in the order of the received bit sequence external information storage means.
  • the values read from the check bit system Ijl storage means 12 and the reception bit sequence order external information storage means 21 by the addresses of the reverse read address generation means 31 and the reverse read address generation means 33 are: It is selected by the switching means 36 and the switching means 37 and input to the backward branch metric calculation means 3.
  • Reverse branch metric calculation means 3 is reverse The branch metric in the direction is calculated, and the backward path metric calculation means 4 calculates the backward path metric.
  • the address of the forward read address generating means 32 and the forward read address generating means 34 is used to check the check bit system system Ijl storage means 12 and the received bit sequence forward external information storage means 21. Are selected by the switching means 36 and the switching means 37 and input to the forward branch metric calculation means 6.
  • the forward branch metric calculation means 6 calculates a forward branch metric
  • the forward path metric calculation means 7 calculates a forward path metric.
  • the LLR calculation means 8 includes the forward branch metric calculated by the forward branch metric calculation means 6, the forward path metric calculated by the forward path metric calculation means 7, and the fifth embodiment.
  • the external information sequence is calculated from the backward path metric read from the backward path metric storage means 5 using the address of the read address generation means 39 generated in the procedure described in the above.
  • the address of the external information write address generation means 35 is set to (M (i-2)). This address (M (i-2)) is the start address of block 1 block K in the external information calculation shown in FIG. Then, the external information sequence calculated by the LLR calculation means 8 is written to the external information storage means 22 in the interleaving order.
  • the addresses of the backward read address generating means 31 and the backward read address generating means 33 are counted down to ((M_l) i).
  • This address ((M_l) i) is the last address of block 2-block K in the backward path metric calculation in FIG.
  • the addresses of the forward read address generating means 32 and the forward read address generating means 34 are counted up to (M (i-1) _1).
  • This address (M (i-l) -l) is the last address of block 1 to block K in the forward path metric calculation in FIG.
  • the address of the external information write address generation means 35 is counted up to (M (i_l) _l), and the external information sequence is sequentially calculated and written into the interleaved external information storage means 22.
  • This address (M (i_l) _l) is the last address of one block per block in the external information calculation in FIG.
  • the addresses of the forward read address generator 32 and the forward read address generator 34 are set to (M (K-1)).
  • This address (M (K-1)) Is the start address of block K in the forward path metric calculation in FIG.
  • the address of the external information write address generating means 35 is set to ( ⁇ ( ⁇ —1)).
  • This address (M (K-1)) is the first address of block ⁇ ⁇ ⁇ ⁇ in the external information calculation in FIG.
  • the information bit sequence, the check bit sequence 1 and the external information sequence are read out from the information bit sequence storage unit 11, the check bit sequence 1 storage unit 12, and the received bit sequence order external information storage unit 21, respectively.
  • the external information sequence read from the external information storage means 21 in the order of the received bit sequence is 0.
  • the values read from the check bit system Ijl storage means 12 and the reception bit sequence forward external information storage means 21 by the addresses of the forward read address generation means 32 and the forward read address generation means 34 are as follows. It is selected by the switching means 36 and the switching means 37 and input to the forward branch metric calculation means 6.
  • the forward branch metric calculation means 6 calculates a forward branch metric
  • the forward path metric calculation means 7 calculates a forward path metric.
  • the LLR calculation means 8 includes the forward branch metric calculated by the forward branch metric calculation means 6, the forward path metric calculated by the forward path metric calculation means 7, and the fifth embodiment.
  • the external information sequence is calculated from the backward path metric read from the backward path metric storage means 5 based on the address of the read address generation means 39 generated in the procedure described in the above, and the external information write address generation means 35 Write to the address of the external information storage means 22 in the specified interleaving order.
  • the addresses of the forward read address generator 32 and the forward read address generator 34 are counted up to (N ⁇ 1).
  • This address (N-1) is the last address of block K in the forward path metric calculation in FIG.
  • the address of the external information write address generation means 35 is counted up to (N-1).
  • This address (N-1) is the last address of block K in the external information calculation in FIG.
  • the address of the backward read address generation means 31 is set to the (M + L-1) th address in a turbo interleave table (not shown), and the information bit sequence storage means 11 and the The information bit sequence and the external information sequence are read from the slave order external information storage means 22. Further, the address of the backward read address generation means 33 is set to (M + L-1), and the inspection bit sequence 2 is read from the inspection bit system IJ2 storage means 13. The values read from the check bit sequence 2 storage means 13 and the interleaved-order external information storage means 22 are selected by the switching means 36 and the switching means 37 and input to the backward branch metric calculation means 3. The backward branch metric calculating means 3 calculates the backward branch metric, and the backward path metric calculating means 4 calculates the backward path metric.
  • the address of the backward read address generator 31 is sequentially set to the previous address in the turbo interleave table, and the address of the backward read address generator 33 is counted down until the address becomes 0.
  • the backward path metric calculation means 4 calculates the backward path metric, and the backward path metric storage means 5 stores the backward path metric whose address of the backward read address generating means 33 is up to 1 in the reverse direction. To memorize.
  • the write address generation means 38 also generates the address 0 for the write address (M-1) force of the backward path metric storage means 5 by the procedure described in the fifth embodiment, for example.
  • the addresses of the reverse read address generation means 31 and the reverse read address generation means 33 are used to read from the check bit sequence 2 storage means 13 and the interleave order external information storage means 22.
  • the output value is selected by the switching means 36 and the switching means 37 and input to the backward branch metric calculation means 3.
  • the backward branch metric calculation means 3 calculates a backward branch metric
  • the backward path metric calculation means 4 calculates a backward path metric.
  • the values read from the check bit sequence 2 storage means 13 and the interleaved-order external information storage means 22 at the addresses of the forward read address generation means 32 and the forward read address generation means 34 are switched by the switching means. It is selected in 36 and switching means 37 and input to the forward branch metric calculation means 6.
  • the forward branch metric calculation means 6 calculates a forward branch metric
  • the forward path metric calculation means 7 calculates a forward path metric.
  • the LLR calculation means 8 includes the forward branch metric calculated by the forward branch metric calculation means 6, the forward path metric calculated by the forward path metric calculation means 7, and the fifth embodiment.
  • the external information sequence is calculated from the backward path metric read from the backward path metric storage means 5 using the address of the read address generation means 39 generated in the procedure described in the above.
  • the address of the external information write address generation means 35 is set to the (M (i-2)) th address in a turbo interleave table (not shown), and the external information sequence is written to the external information storage means 21 in the order of the received bit sequence.
  • the address of the backward read address generating means 31 is sequentially set to the previous address in the turbo interleave table, and the address of the backward read address generating means 33 is counted down to ((M-l) i). .
  • the address of the forward read address generation means 32 is sequentially set to the next address in the one-pointer leave table, and the address of the forward address generation means 34 is counted up to (M (i_l) _l).
  • the address of the external information write address generating means 35 is sequentially set to the next address in the turbo interleave table, and the external information sequence is sequentially calculated and written to the external information storage means 21 in the order of the received bit sequence.
  • the address of the forward read address generator 32 is set to the (M (K-1)) th address in the turbo interleave table, and the address of the forward read address generator 34 is set to ( M (K-1)).
  • information bit sequence storage means 1 Read the information bit sequence, test bit sequence 2 and external information sequence from the check bit sequence 2 storage means 13 and the interleaved order external information storage means 22, respectively.
  • the values read from the check bit sequence 2 storage means 13 and the interleaved-order external information storage means 22 are changed by the switching means 36 and the switching means. It is selected in the means 37 and input to the forward branch metric calculation means 6.
  • the forward branch metric calculation means 6 calculates a forward branch metric
  • the forward path metric calculation means 7 calculates a forward path metric.
  • the LLR calculation means 8 includes the forward branch metric calculated by the forward branch metric calculation means 6, the forward path metric calculated by the forward path metric calculation means 7, and the fifth embodiment.
  • the external information sequence is calculated from the backward path metric read from the backward path metric storage means 5 based on the address of the read address generation means 39 generated in the procedure described in the above, and designated by the external information write address generation means 35. Write to the address of the external information storage means 22 in the order of the interleave.
  • the address of the forward read address generating means 32 is sequentially set to the next address in the turbo interleave table, and the address of the forward read address generating means 34 is counted up to (N-1).
  • the address of the external information write address generation means 35 is sequentially set to the next address in the single pointer leave table.
  • the above processing is repeated a predetermined number of times, and the hard decision decoding sequence finally output by the LLR calculation means 8 is output as the decoding result 102.
  • the generation means 35 is a read address for the information bit sequence storage means 11, the detection bit sequence 1 storage means 12, the check bit sequence 2 storage means 13, the reception bit sequence order external information storage means 21, and the interleaving order external information storage means 22. Pula By generating the unit address as described above, the information bit sequence can be configured with a common storage means without storing interleaved and non-interleaved sequences in separate storage means, and the storage capacity can be reduced. The effect is obtained.
  • the error correction decoding method for turbo codes according to the present invention is suitable for easily determining the start position of the calculation of the backward path metric regardless of the code length N.

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

　符号長Ｎのターボ符号の受信系列から、情報ビット系列、インタリーブのない符号器に対応する検査ビット系列１及びインタリーブのある符号器に対応する検査ビット系列２に分離し、分離した各系列を複数のブロックに分割し、分割した各ブロックに対して逆方向のパスメトリックと順方向のパスメトリックを計算して軟入力軟出力復号処理を行うターボ符号の誤り訂正復号方法において、分離した各系列について先頭からＭシンボルごとに選択を行って１つのブロックを構成してＫ個のブロックに分割し、ブロック１からブロック（Ｋ−１）のブロック長をＭシンボルの構成にし、最後のブロックＫのブロック長を（Ｎ−Ｍ（Ｋ−１））シンボルの構成にするターボ符号の誤り訂正復号方法。

Description

明 細 書
ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置 技術分野
[0001] この発明は、通信分野で使用されている誤り訂正符号に関し、特にターボ符号の誤 り訂正復号方法及びターボ符号の誤り訂正復号装置に関するものである。
背景技術
[0002] 従来のターボ符号の誤り訂正復号方法では、例えば特開 2002 - 204173号公報 に示すように、受信シーケンスを最大事後アルゴリズムを用いてデコーディングするも のにおいて、一定の長さの間、逆方向のプロセッシングによる学習を行レ、、以後、逆 方向のプロセッシングによる第 1結果値を計算して格納し、上記学習の時間と同時に 順方向プロセッシングによる第 2結果値を計算して、この第 2結果値と上記第 1結果 値以前に格納された第 1結果値を用いてデコーディングの出力を決定している。
[0003] ここでは、逆方向又は順方向のプロセッシングの長さを Wとし、学習の長さを Lとし、 受信シーケンスの長さをプロセッシングの長さ Wで割った余りを Wとすると、処理の
0
番号 nが 1以上の定数であるとき、受信シーケンスのナンパ" W +nW+L"から" W
0 0
+nW' 'のシンボルの間で逆方向のプロセッシングによって学習を行レ、、以後に、 "W
0
+nW"から" W + (n— 1)W"までのシンボルで逆方向のプロセッシングによる第 1結
0
果値を格納し、上記演算の後に、 " W + (n— 1)W+L"から" W +nW"までのシン
0 0
ボルで順方向のプロセッシングによる第 2結果値を計算して、この第 2結果値ど' W
0
+ (n— 1)W"から" W +nW"まで計算されて格納された第 1結果値を用いてデコー
0
デイングのビットを決定してレ、る。
[0004] 従来のターボ符号の誤り訂正復号方法は以上のようになされているので、受信シー ケンスの長さである符号長 Nに応じて、最初の段のブロック長 Wが他の段のブロック
0
長と異なっているために、最初の段のブロック長を計算する必要が生じ、逆方向のパ スメトリックの計算を行う際に一定の学習の長さ Lの開始位置を計算すると、符号長 N によって値が変化するために、逆方向のパスメトリックの計算の開始位置を容易に定 めることができないという課題があった。 [0005] この発明は上記のような課題を解決するためになされたもので、逆方向のパスメトリ ックの計算の開始位置を容易に定めることができるターボ符号の誤り訂正復号方法 及びターボ符号の誤り訂正復号装置を得ることを目的とする。
発明の開示
[0006] この発明に係るターボ符号の誤り訂正復号方法は、符号長 Nのターボ符号の受信 系列から、情報ビット系歹 1J、インタリーブのない符号器に対応する検查ビット系歹 1J1及 びインタリーブのある符号器に対応する検査ビット系列 2に分離し、分離した各系列 を複数のブロックに分割し、分割した各ブロックに対して逆方向のパスメトリックと順方 向のパスメトリックを計算して軟入力軟出力復号処理を行うものにおいて、分離した 各系列について先頭から Mシンボルごとに選択を行って 1つのブロックを構成して K 個のブロックに分割し、ブロック 1力 ブロック（K一 1)のブロック長を Mシンボルの構 成にし、最後のブロック Kのブロック長を（N_M (K— 1) )シンボルの構成にするもの である。
[0007] この発明により、分割された各々のブロックに対して軟入力軟出力処理を行う際に、 符号長 Nによらず逆方向のパスメトリックの計算の開始位置を容易に定めることがで きるという効果が得られる。
図面の簡単な説明
[0008] [図 1]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置の構成を示すブ ロック図である。
[図 2]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置における受信系 列の分割方法を説明する図である。
[図 3]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置のターボ符号の 復号手順を示すフローチャートである。
[図 4]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置のターボ復号に おけるパスメトリック計算のタイミングを説明する図である。
[図 5]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置におけるインタリ ーブのない符号器に対応する軟入力軟出力復号手順を示すフローチャートである。
[図 6]この発明の実施の形態 1によるターボ符号の誤り訂正復号装置におけるインタリ ーブのある符号器に対応する軟入力軟出力復号手順を示すフローチャートである。
[図 7]この発明の実施の形態 2によるターボ符号の誤り訂正復号装置のターボ符号の 復号手順を示すフローチャートである。
[図 8]この発明の実施の形態 3によるターボ符号の誤り訂正復号装置のターボ復号に おけるパスメトリック計算のタイミングを説明する図である。
[図 9]この発明の実施の形態 5によるターボ符号の誤り訂正復号装置における逆方向 パスメトリック計算手段が計算した逆方向のパスメトリックを記憶する逆方向パスメトリツ ク記憶手段のアドレスを示す図である。
[図 10]この発明の実施の形態 5によるターボ符号の誤り訂正復号装置における逆方 向パスメトリック計算手段が計算した逆方向のパスメトリックを記憶する逆方向パスメト リック記憶手段のアドレスを示す図である。
[図 11]この発明の実施の形態 5によるターボ符号の誤り訂正復号装置における逆方 向パスメトリック計算手段が計算した逆方向のパスメトリックを記憶する逆方向パスメト リック記憶手段のアドレスを示す図である。
[図 12]この発明の実施の形態 6によるターボ符号の誤り訂正復号装置の構成を示す ブロック図である。 発明を実施するための最良の形態
[0009] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形 態について、添付の図面に従って説明する。
実施の形態 1.
第 1図はこの発明の実施の形態 1によるターボ符号の誤り訂正復号装置の構成を 示すブロック図である。このターボ符号の誤り訂正復号装置は、受信データ記憶手段
1、外部情報記憶手段 2、逆方向ブランチメトリック計算手段 3、逆方向パスメトリック計 算手段 4、逆方向パスメトリック記憶手段 5、順方向ブランチメトリック計算手段 6、順方 向パスメトリック計算手段 7、 LLR (Long Likelihood Ratio)計算手段 8を備えて いる。
[0010] 受信データ記憶手段 1は受信系列 101から分離された情報ビット系列、検査ビット 系列 1及び検査ビット系列 2を記憶し、外部情報記憶手段 2は LLR計算手段 8が計算 した外部情報系列を記憶する。
[0011] 逆方向ブランチメトリック計算手段 3は逆方向のブランチメトリックを計算し、逆方向 パスメトリック計算手段 4は逆方向のパスメトリックを計算し、逆方向パスメトリック記憶 手段 5は計算された逆方向のパスメトリックを記憶する。
[0012] 順方向ブランチメトリック計算手段 6は順方向のブランチメトリックを計算し、順方向 パスメトリック計算手段 7は順方向のパスメトリックを計算し、 LLR計算手段 8は順方向 ブランチメトリック計算手段 6により計算された順方向のブランチメトリックと、順方向パ スメトリック計算手段 7より計算された順方向のパスメトリックと、逆方向パスメトリック記 憶手段 5に記憶されている逆方向のパスメトリックにより、次の復号を行うために外部 情報系列を計算して更新すると共に硬判定復号系列を生成して復号結果 102として 出力する。
[0013] 次に動作について説明する。
ターボ符号の誤り訂正復号装置の前段に設置されてレ、る復調器（図示せず）からの 受信系列 101は、符号ィ匕側からの符号ィ匕データに対応して、情報ビット系列、検査ビ ット系列 1及び検査ビット系列 2の 3つの系列に分離されて受信データ記憶手段 1に 記憶される。ここで、検査ビット系列 1はインタリーブのない符号器に対応する検查ビ ット系列であり、検査ビット系列 2はインタリーブのある符号器に対応する検査ビット系 列である。
[0014] 第 2図は受信系列の分割方法を説明する図である。受信データ記憶手段 1に記憶 される情報ビット系列、検査ビット系列 1及び検査ビット系列 2の 3つの系列は、符号 長 N、ブロック長 M、分割されるブロック数 Kとすると、 K= < N/M >に分割されて、 逆方向ブランチメトリック計算手段 3や順方向ブランチメトリック計算手段 6に読み出さ れる。ここで、 " < > "は割り切れない場合に小数点以下を切り上げる関数である。
[0015] すなわち、第 2図に示すように、受信データ記憶手段 1から情報ビット系列を受信ビ ット系列順及びインタリーブ順に読み出す場合や、検查ビット系列 1及び検查ビット系 歹 IJ2を読み出す場合には、先頭から Mシンボルごとに選択を行って 1つのブロックを 構成して K個のブロックに分割し、ブロック l [Block # l]からブロック（K_l) [Block # (K-l) ]のブロック長を Mシンボルの構成にし、最後のブロック K[Block # K]のブ ロック長を、残りの（N_M (K— 1) )シンボルの構成にする。
[0016] また、第 2図では外部情報記憶手段 2に記憶される外部情報系列については図示 されていないが、情報ビット系歹 !J、検査ビット系列 1及び検査ビット系列 2と同様に、先 頭力、ら Mシンボルごとに選択を行って 1つのブロックを構成して K個のブロックに分割 し、ブロック 1 [Block # 1]からブロック（K—1) [Block # (K—1) ]のブロック長を Mシ ンボルの構成にし、最後のブロック K[Block # K]のブロック長を、残りの（N— M (K- 1) )シンポノレの構成にする。
[0017] 分割された各々のブロックに対して、以下に示すように軟入力軟出力処理を行うが 、軟入力軟出力計算の方法については、 logMAPアルゴリズムや MaxlogMAPアル ゴリズムを使用して行う。
[0018] 第 3図はターボ符号の復号手順を示すフローチャートである。ステップ ST11にお いて、復号繰り返し回数 j = lに設定し、ステップ ST12において、受信データ記憶手 段 1に記憶されている受信ビット系列順に読み出された情報ビット系列と、受信デー タ記憶手段 1に記憶されてレ、る検査ビット系列 1と、外部情報記憶手段 2に記憶され ている外部情報系列（ただし、 1回目の復号時は外部情報系列の値はすべて 0とする )に基づき、逆方向ブランチメトリック計算手段 3、逆方向パスメトリック計算手段 4、逆 方向パスメトリック記憶手段 5、順方向ブランチメトリック計算手段 6、順方向パスメトリ ック計算手段 7及び LLR計算手段 8により行われる後述の符号化側のインタリーブの ない符号器に対応する軟入力軟出力復号手順により、次の復号を行うために外部情 報系列を計算して更新する。
[0019] ステップ ST13において、更新された外部情報系列はインタリーブ順に並び替えら れて外部情報記憶手段 2に記憶される。
[0020] ステップ ST14において、受信データ記憶手段 1に記憶されているインタリーブ順に 読み出された情報ビット系列と、受信データ記憶手段 1に記憶されている検査ビット 系列 2と、外部情報記憶手段 2に記憶されている更新されたインタリーブ順の外部情 報系列とに基づき、逆方向ブランチメトリック計算手段 3、逆方向パスメトリック計算手 段 4、逆方向パスメトリック記憶手段 5、順方向ブランチメトリック計算手段 6、順方向パ スメトリック計算手段 7及び LLR計算手段 8により行われる後述の符号化側のインタリ ーブのある符号器に対応する軟入力軟出力復号手順により、次の復号を行うために 外部情報系列を計算して更新すると共に硬判定復号系列を生成する。
[0021] ステップ ST15において、ステップ ST14で更新された外部情報系列はディンタリー ブされて受信ビット系列順に順序を並び替えられて外部情報記憶手段 2に記憶され る。
[0022] ステップ ST16において、復号繰り返し回数 jが予め定められた所定の復号繰り返し 回数 Pになつたかを確認し、なっていない場合には、ステップ ST17において復号繰 り返し回数 jを更新して、上記ステップ ST12 ST15を繰り返す。
[0023] 復号繰り返し回数 jが予め定められた所定の復号繰り返し回数 Pになった場合には 、ステップ ST18において、最後の復号における硬判定復号系列を復号結果 102と して出力する。
[0024] 第 4図はターボ復号におけるパスメトリック計算のタイミングを説明する図である。こ こでは、逆方向パスメトリック計算手段 4によるブロック 1 [Block # 1]からブロック K[B lock # K]までの逆方向のパスメトリック計算のタイミングと、順方向パスメトリック計算 手段 7によるブロック l [Block # l]からブロック K[Block # K]までの順方向のパスメ トリック計算のタイミングと、 LLR計算手段 8によるブロック 1 [Block # 1]からブロック K[Block # K]までの外部情報系列の計算及び復号結果 102の出力のタイミングを 示している。
[0025] 第 4図の逆方向のパスメトリック計算において、ブロック l [Block # 1]の前に付加さ れている Lシンボル 201は後続のブロック 2 [Block # 2]の Mシンボルにおける先頭 の Lシンボル分であり、ブロック 1の Mシンボルの逆方向のパスメトリック計算を行う前 に、逆方向のパスメトリックの初期値を計算するために、次のブロック 2の Mシンボル における先頭の Lシンボル分をマージンシンボル数として使用して逆方向パスメトリツ ク計算の学習を行うことを示している。すなわち、ブロック 1の逆方向のパスメトリックを ブロック 2の Lシンボル目力、ら計算することを示してレ、る。
[0026] 同様に、各ブロックの前に付カロされてレヽる Lシンポノレ 202， 203, 208, 209は、そ れぞれ後続のブロックの Mシンボルにおける先頭の Lシンボル分であり、各ブロックの Mシンボルの逆方向のパスメトリック計算を行う前に、後続の各ブロックの Mシンボル における先頭の Lシンボル分をマージンシンボル数として使用して逆方向のパスメトリ ック計算の学習を行うことを示している。ただし、最後のブロック K[Block # K]につい ては、後続のブロックが存在しないので、 Lシンボル 209を使用した学習は実際には 行われない。
[0027] 第 4図の逆方向のパスメトリック計算において、逆方向パスメトリック計算手段 4がブ ロック 1の逆方向のパスメトリックをブロック 2の Lシンボル目力も計算し、計算した逆方 向のパスメトリックを逆方向パスメトリック記憶手段 5に記憶させる。次に逆方向パスメト リック計算手段 4がブロック 2の逆方向のパスメトリックをブロック 3の Lシンボル目から 計算して逆方向パスメトリック記憶手段 5に記憶させると同時に、順方向パスメトリック 計算手段 7がブロック 1の順方向のパスメトリックを計算し、その後、 LLR計算手段 8が ブロック 1の逆方向のパスメトリックと順方向のパスメトリックに対する外部情報系列を 計算し、計算した外部情報系列を外部情報記憶手段 2に記憶させる。以下のブロック についても同様に行われ、逆方向パスメトリック計算手段 4がブロック Kの逆方向のパ スメトリックを計算して逆方向パスメトリック記憶手段 5に記憶させると同時に、順方向 パスメトリック計算手段 7がブロック (K 1)の順方向のパスメトリックを計算し、その後、 ブロック（K 1)の逆方向のパスメトリックと順方向のパスメトリックに対する外部情報系 列を計算し、計算した外部情報系列を外部情報記憶手段 2に記憶させる。最後に、 順方向パスメトリック計算手段 7がブロック Kの順方向のパスメトリックを計算し、その後 、LLR計算手段 8がブロック Kの逆方向のパスメトリックと順方向のパスメトリックに対 する外部情報系列を計算し、計算した外部情報系列を外部情報記憶手段 2に記憶さ せる。
[0028] 第 5図は第 3図のステップ ST12におけるインタリーブのない符号器に対応する軟 入力軟出力復号手順を示すフローチャートである。ステップ ST21において、受信デ ータ記憶手段 1に記憶されている情報ビット系列が受信順に K個のブロックに分割さ れて読み出され、受信データ記憶手段 1に記憶されている検查ビット系列 1が K個の ブロックに分割されて読み出され、外部情報記憶手段 2に記憶されている外部情報 系列（ただし、 1回目の復号時は外部情報系列の値はすべて 0とする）がそれぞれ K 個のブロックに分割されて読み出される。 [0029] ステップ ST22において、逆方向ブランチメトリック計算手段 3が逆方向のブランチメ トリックを計算した後、逆方向パスメトリック計算手段 4はブロック l [Block # 1]の逆方 向のパスメトリックをブロック 2 [Block # 2]の L (く M)シンボル目力ら計算し、計算し た逆方向のパスメトリックのうちブロック 1の逆方向のパスメトリックを逆方向パスメトリツ ク記憶手段 5に記憶させる。
[0030] ステップ ST23において、ブロック番号の変数 i= lに設定し、ステップ ST24におい て、ブロック番号の変数 iが最終のブロック Kであるか否かを確認し、ブロック番号の変 数 iが最終のブロック Kでなければステップ ST25に移行する。
[0031] ステップ ST25において、逆方向パスメトリック計算手段 4はブロック 2 [Block # 2] の逆方向のパスメトリックをブロック 3 [Block # 3]の L (く M)シンポノレ目から計算し、 計算した逆方向のパスメトリックのうちブロック 2の逆方向のパスメトリックを逆方向パス メトリック記憶手段 5に記憶させる。また、同時に、順方向ブランチメトリック計算手段 6 が順方向のブランチメトリックを計算した後、順方向パスメトリック計算手段 7はブロック 1の順方向のパスメトリックを計算する。そして、 LLR計算手段 8は、逆方向パスメトリ ック記憶手段 5に記憶されているブロック 1の逆方向のパスメトリックと、順方向ブラン チメトリック計算手段 6により計算されたブロック 1の順方向のブランチメトリックと、順方 向パスメトリック計算手段 7により計算されたブロック 1の順方向のパスメトリックにより、 ブロック 1の外部情報系列を計算して外部情報系列を外部情報記憶手段 2に記憶さ せると共に硬判定値を計算する。
[0032] ステップ ST26において、ブロック番号の変数 iを更新し、上記ステップ ST24, ST2 5の処理を繰り返し、同様にしてブロック（i+ 1) [Block # (i+ 1) ]の逆方向のパスメト リック計算とブロック i[Block # i]の順方向のパスメトリック計算を、更新された外部情 報系列を使用して同時に行い、 LLR計算手段 8は、逆方向パスメトリック記憶手段 5 に記憶されているブロック iの逆方向のパスメトリックと、順方向ブランチメトリック計算 手段 6により計算されたブロック iの順方向のブランチメトリックと、順方向パスメトリック 計算手段 7により計算されたブロック iの順方向のパスメトリックによりブロック iの外部 情報系列を計算し更新して外部情報記憶手段 2に記憶させると共に硬判定値を計算 する。 [0033] 上記ステップ ST24でブロック番号の変数 iが最終のブロック Kになった場合には、 ステップ ST27において、順方向パスメトリック計算手段 7は更新された外部情報系列 を使用してブロック Κの順方向パスメトリックを計算する。そして、 LLR計算手段 8は逆 方向パスメトリック記憶手段 5に記憶されているブロック Κの逆方向のパスメトリックと、 順方向ブランチメトリック計算手段 6により計算されたブロック Κの順方向のブランチメ トリックと、順方向パスメトリック計算手段 7により計算されたブロック Κの順方向のパス メトリックによりブロック Κの外部情報系列を計算し更新して外部情報記憶手段 2に記 憶させると共に硬判定値を計算する。
[0034] 第 6図は第 3図のステップ ST14におけるインタリーブのある符号器に対応する軟入 カ軟出力復号手順を示すフローチャートである。ステップ ST31において、受信デー タ記憶手段 1に記憶されている情報ビット系列がインタリーブ順に Κ個のブロックに分 割されて読み出され、受信データ記憶手段 1に記憶されている検査ビット系列 2が Κ 個のブロックに分割されて読み出され、外部情報記憶手段 2に記憶されているインタ リーブ順に並び替えられた外部情報系列 (ただし、 1回目の復号時は外部情報系列 の値はすべて 0とする）がそれぞれ Κ個のブロックに分割されて読み出される。
[0035] ステップ ST32において、逆方向ブランチメトリック計算手段 3が逆方向のブランチメ トリックを計算した後、逆方向パスメトリック計算手段 4はブロック l [Block # 1]の逆方 向のパスメトリックをブロック 2 [Block # 2]の L (く M)シンボル目力ら計算し、計算し た逆方向のパスメトリックのうちブロック 1の逆方向のパスメトリックを逆方向パスメトリツ ク記憶手段 5に記憶させる。
[0036] ステップ ST33において、ブロック番号の変数 i= lに設定し、ステップ ST34におい て、ブロック番号の変数 iが最終のブロック Kであるか否かを確認し、ブロック番号の変 数 iが最終のブロック Kでなければステップ ST35に移行する。
[0037] ステップ ST35において、逆方向パスメトリック計算手段 4はブロック 2 [Block # 2] の逆方向のパスメトリックをブロック 3 [Block # 3]の L (く M)シンポノレ目から計算し、 計算した逆方向パスメトリックのうちブロック 2の逆方向のパスメトリックを逆方向パスメ トリック記憶手段 5に記憶させる。また、同時に、順方向ブランチメトリック計算手段 6が ブロック 1の順方向のブランチメトリックを計算した後、順方向パスメトリック計算手段 7 はブロック 1の順方向のパスメトリックを計算する。そして、 LLR計算手段 8は、逆方向 パスメトリック記憶手段 5に記憶されているブロック 1の逆方向のパスメトリックと、順方 向ブランチメトリック計算手段 6により計算されたブロック 1の順方向のブランチメトリツ クと、順方向ブランチメトリック計算手段 6により計算されたブロック 1の順方向のパスメ トリックにより、ブロック 1の外部情報系列を計算して外部情報記憶手段 2に記憶させ ると共に硬判定値を計算する。
[0038] ステップ ST36において、ブロック番号の変数 iを更新し、上記ステップ ST34， ST3 5の処理を繰り返し、同様にしてブロック（i+ 1) [Block # (i+ 1) ]の逆方向のパスメト リック計算とブロック i[Block # i]の順方向のパスメトリック計算を、更新された外部情 報系列を使用して同時に行い、 LLR計算手段 8は、逆方向パスメトリック記憶手段 5 に記憶されているブロック iの逆方向のパスメトリックと、順方向ブランチメトリック計算 手段 6により計算されたブロック iの順方向のブランチメトリックと、順方向パスメトリック 計算手段 7により計算されたブロック iの順方向のパスメトリックにより、ブロック iの外部 情報系列を計算し更新して外部情報記憶手段 2に記憶させると共に硬判定値を計算 する。
[0039] 上記ステップ ST34でブロック番号の変数 iが最終のブロック Kになった場合には、 ステップ ST37において、順方向パスメトリック計算手段 7は更新された外部情報系列 を使用してブロック Kの順方向のパスメトリックを計算する。そして、 LLR計算手段 8は 逆方向パスメトリック記憶手段 5に記憶されているブロック Kの逆方向のパスメトリックと 、順方向ブランチメトリック計算手段 6により計算されたブロック Kの順方向のブランチ メトリックと、順方向パスメトリック計算手段 7により計算されたブロック Kの順方向のパ スメトリックによりブロック Kの外部情報系列を計算すると共に硬判定値を計算する。
[0040] 以上のように、この実施の形態 1によれば、情報ビット系歹' J、検查ビット系列 1、検查 ビット系列 2及び外部情報系列について、符号長 Nシンボルの先頭から Mシンボルご とに 1つのブロックを構成して K個のブロックに分割し、ブロック 1力 ブロック（K一 1) につレ、ては Mシンボルとし、最後のブロック Kにつレ、ては残りの（N— M (K-1) )シン ボルとすることにより、分割された各々のブロックに対して軟入力軟出力処理を行う際 に、符号長 Nによらず逆方向のパスメトリックの計算の開始位置を容易に定めることが できるという効果が得られる。
[0041] 実施の形態 2.
この発明の実施の形態 2によるターボ符号の誤り訂正復号装置の構成を示すプロ ック図は、上記実施の形態 1の第 1図と同じである。また、この実施の形態 2の受信系 列の分割方法は上記実施の形態 1の第 2図と同じであり、この実施の形態 2のパスメト リック計算のタイミングは上記実施の形態 1の第 4図と同じである。上記実施の形態 1 では、 LLR計算手段 8が情報ビット系列のインタリーブ順に硬判定復号系列を復号 結果 102として出力しているが、この実施の形態 2では、 LLR計算手段 8が情報ビット 系列の受信ビット系列順、すなわち、情報ビット系列の先頭順に硬判定復号系列を 復号結果 102として出力する。
[0042] 次に動作について説明する。
第 7図はこの発明の実施の形態 2によるターボ符号の誤り訂正復号装置のターボ符 号の復号手順を示すフローチャートである。第 7図に示すフローチャートは、上記実 施の形態 1の第 3図のステップ ST12, ST13の処理と、ステップ ST14, ST15の処 理とを入れ替えたものと基本的には同じである。
[0043] すなわち、第 7図のステップ ST42の処理は第 3図のステップ ST14の処理は基本 的には同じであり、第 3図のステップ ST14で行っていた硬判定復号系列の生成処理 を、第 7図のステップ ST42では実施しなレ、。また、第 7図のステップ ST43の処理は 第 3図のステップ ST15の処理と同じであり、第 7図のステップ ST44の処理は第 3図 のステップ ST12の処理と基本的には同じであり、第 3図のステップ ST12で行ってい ない硬判定復号系列の生成処理を、第 7図のステップ ST44では実施している。さら に、第 7図のステップ ST45の処理は第 3図のステップ ST13の処理と同じであり、第 7 図のその他のステップ ST41, ST46, ST47, ST48の処理は、第 3図のステップ ST 11 , ST16, ST17, ST18の処理と同じである。
[0044] このように、最初に、インタリーブ順の情報ビット系歹 1J、検查ビット系列 2、インタリー ブ順の外部情報系列を組み合わせて外部情報系列の更新を行い、次に、更新され た外部情報系列にディンタリーブを行って受信ビット系列順に並べ替えを行レ、、受信 ビット系列順の情報ビット系歹' j、検查ビット系列 1、外部情報系列を組み合わせて外 部情報系列の計算を行う。この演算を繰り返して復号処理を行うことで、 LLR計算手 段 8が情報ビット系列の受信ビット系列順、すなわち、情報ビット系列の先頭順に硬 判定復号系列を復号結果 102として出力する。
[0045] 情報ビット系列に例えば CRC (Cyclic Redundancy Check)等の誤り検出符号 が付加されている場合には、上記実施の形態 1では情報ビット系列のインタリーブ順 に硬判定復号系列を復号結果 102として出力しているので、復号結果 102をメモリ（ 図示せず）に格納して受信ビット系列順に並び替えてから CRC演算を行う必要があ るが、この実施の形態 2では情報ビット系列の先頭順に硬判定復号系列を復号結果 102として出力することにより、メモリへの格納や並び替えを行う必要がなぐ CRC等 の誤り検出操処理を高速に行うことができる。
[0046] 以上のように、この実施の形態 2によれば、上記実施の形態 1と同様に、符号長 Nに よらず逆方向のパスメトリックの計算の開始位置を容易に定めることができるという効 果が得られる。
[0047] また、この実施の形態 2によれば、最初に、インタリーブ順の情報ビット系歹 U、検查ビ ット系列 2、インタリーブ順の外部情報系列を組み合わせて外部情報系列の更新を 行レ、、次に、更新された外部情報系列にディンタリーブを行って受信ビット系列順に 並べ替えを行い、受信ビット系列順の情報ビット系歹 I」、検査ビット系列 1、外部情報系 歹 IJを組み合わせて外部情報系列の計算を行うことにより、復号結果 102が情報ビット 系列の先頭順に出力され、 CRC等の誤り検出操処理を高速に行うことができるという 効果が得られる。
[0048] 実施の形態 3.
この発明の実施の形態 3によるターボ符号の誤り訂正復号装置の構成を示すプロ ック図は、上記実施の形態 1の第 1図と同じである。また、この実施の形態 3の受信系 列の分割方法は上記実施の形態 1の第 2図と同じである。この実施の形態 3は、プロ ック終端での内部状態が固定値 (通常は 0)となるように、受信系列 101のブロック終 端にティルビットが揷入されている場合に、逆方向のパスメトリックの計算をティルビッ トを利用して行うものである。
[0049] 次に動作について説明する。 この実施の形態 3におけるターボ符号の復号手順を示すフローチャートは、上記実 施の形態 1の第 3図に示す処理と同じであり、この実施の形態 3におけるインタリーブ のない符号器に対応する軟入力軟出力復号手順を示すフローチャート及びインタリ ーブのある符号器に対応する軟入力軟出力復号手順を示すフローチャートは、それ ぞれ上記実施の形態 1の第 5図及び第 6図と同じである。
[0050] 第 8図はこの実施の形態 3のターボ復号におけるパスメトリック計算のタイミングを説 明する図であり、上記実施の形態 1の第 4図と比較して、逆方向のパスメトリック計算 におけるブロック（K—1)の前に付加されている Lシンボル 208が Lxシンボル 218とな り、ブロック Kの前に付加されている Lシンボル 209がティルビット（Tail) 219となって レ、る点が相違している。
[0051] ここでは、復号手順を示すフローチャートについては、上記実施の形態 1において 説明したものと同じであり、上記実施の形態 1で説明した部分と異なる部分の動作を 第 8図に基づいて説明する。
[0052] 外部情報系列を計算する過程において、上記実施の形態 1では、逆方向パスメトリ ック計算手段 4が逆方向のパスメトリックを計算するときに、マージンとなる学習のため のマージンシンボル数 Lの値が所定の固定値であり、逆方向のパスメトリック計算を行 う際に、受信データ記憶手段 1に記憶されている情報ビット系列について、最終のブ ロック Kのブロック長 (N-M (K-1) )シンボルが短く、第 4図のブロック（K 1)の ン ンボル 208が所定の固定値を取れず、ブロック（K 1)の逆方向のパスメトリック計算 を行っている。
[0053] 一方、この実施の形態 3では、逆方向パスメトリック計算手段 4が逆方向のパスメトリ ックの計算を行う際に、符号長 N及びマージンシンボル数 Lの値によって、第 8図に 示すように、ブロック 1 [Block # 1]からブロック（K_2) [Block # (K_2) ] (図示せず） については、マージンシンボル数 Lの値をあら力、じめ定められた所定の固定値をとり 、ブロック（K_l) [Block # (K—1) ]については、マージンシンボル数 Lxの値を、 Lx = Min (L, N_M (K_1) )をとり、すなわち、マージンシンポノレ数 Lの値か、ブロック [Block # K]のブロック長（N—M (K—l) )の値の小さぃ方をとる。そして、 Lx = Lの 場合は、逆方向のパスメトリックの初期値を各状態がすべて同一の値 Lから計算を行 レ、、 Lx = N_M (K— 1)の場合は、状態 0の値を大きくとり、ティルビットのパスメトリック を計算してから、ブロック K[Block # K]の Lxシンボル目力 逆方向のパスメトリック の計算を行う。ブロック Kについては、逆方向のパスメトリックの初期値として状態 0の 値を大きくとり、ティルビットのパスメトリックを計算してから、ブロック Kの逆方向のパス メトリックの計算を行うことにより、ティルビットの情報を有効に活用でき、高速に効率 良く逆方向のパスメトリックの計算が可能になり、ブロック (K一 1)及びブロック Kの逆 方向のパスメトリック計算における学習期間を確保でき全体の復号動作においても性 能向上を図ることができる。
[0054] 以上のように、この実施の形態 3によれば、上記実施の形態 1と同様に、符号長 Nに よらず逆方向のパスメトリックの計算の開始位置を容易に定めることができるという効 果が得られる。
[0055] また、この実施の形態 3によれば、受信系列のブロック終端にティルビットが揷入さ れている場合に、ティルビットを利用して逆方向のパスメトリックを計算することにより、 ティルビットの情報を有効に活用でき、高速に効率良く逆方向のパスメトリックの計算 が可能になり、全体の復号動作においても性能向上を図ることができるという効果が 得られる。
[0056] なお、この実施の形態 3については、上記実施の形態 2の復号手順で復号を行つ ても同様の効果が得られる。
[0057] 実施の形態 4.
この発明の実施の形態 4によるターボ符号の誤り訂正復号装置の構成を示すプロ ック図は、上記実施の形態 1の第 1図と同じである。また、この実施の形態 4の受信系 列の分割方法、ターボ符号の復号手順を示すフローチャート、パスメトリック計算のタ イミング、インタリーブのない符号器に対応する軟入力軟出力復号手順及びインタリ ーブのない符号器に対応する軟入力軟出力復号手順は、それぞれ上記実施の形態 1の第 2図、第 3図、第 4図、第 5図及び第 6図と同じである。
[0058] 次に動作について説明する。
第 5図のステップ ST25及び第 6図のステップ ST35において、順方向パスメトリック 計算手段 7が順方向のパスメトリックを計算する際に、 i (i= l， 2, · · · , (K_l) )番目 のブロックの最終時点の順方向のパスメトリックをメモリ（図示せず)等に一時退避させ てやり、次の（i+ 1)番目のブロックの順方向のパスメトリックを計算するときの初期値 とする。例えば、第 4図の順方向のパスメトリック計算におけるブロック 1の最終時点の 順方向のパスメトリックをメモリに一時退避させ、次のブロック 2の順方向のパスメトリツ クを計算するときの初期値とする。このように、 i番目のブロックの最終時点の順方向 のパスメトリックをメモリに一時退避させ、次の（i+ 1)番目のブロックの順方向のパスメ トリックを計算するときの初期値とすることにより、順方向のパスメトリックの精度が向上 し、全体の復号動作においても性能向上を図ることができる。
[0059] 以上のように、この実施の形態 4によれば、上記実施の形態 1と同様に、符号長 Nに よらず逆方向のパスメトリックの計算の開始位置を容易に定めることができるという効 果が得られる。
[0060] また、この実施の形態 4によれば、順方向パスメトリック計算手段 7が順方向のパスメ トリックを計算する際に、各ブロックの最終時点の順方向のパスメトリックを一時退避さ せてやり、次のブロックの順方向のパスメトリックを計算するときの初期値とすることに より、順方向のパスメトリックの精度が向上し、全体の復号動作においても性能向上を 図ることができるという効果が得られる。
[0061] なお、この実施の形態 4については、上記実施の形態 2の復号手順で復号を行つ ても同様の効果が得られる。
[0062] 実施の形態 5.
この発明の実施の形態 5によるターボ符号の誤り訂正復号装置の構成を示すプロ ック図は、上記実施の形態 1の第 1図と同じである。また、この実施の形態 5の受信系 列の分割方法、ターボ符号の復号手順を示すフローチャート、パスメトリック計算のタ イミング、インタリーブのない符号器に対応する軟入力軟出力復号手順及びインタリ ーブのない符号器に対応する軟入力軟出力復号手順は、それぞれ上記実施の形態 1の第 2図、第 3図、第 4図、第 5図及び第 6図と同じである。
[0063] 次に動作について説明する。
逆方向パスメトリック計算手段 4が計算したブロック長 Mシンボルのブロックの逆方 向のパスメトリック値を逆方向パスメトリック記憶手段 5に記憶する際に、逆方向パスメ トリック記憶手段 5として Mワードのメモリ容量が必要になる。逆方向パスメトリック計算 手段 4が次のブロックの逆方向のパスメトリック値を計算すると、 LLR計算手段 8が逆 方向パスメトリック記憶手段 5に記憶されている逆方向のパスメトリックを読み出すのと 同時に、計算された次のブロックの逆方向のパスメトリックを逆方向パスメトリック記憶 手段 5に記憶する必要がある。そのため、上記実施の形態 1では、逆方向パスメトリツ ク記憶手段 5として、書き込み領域 Mワードと読み出し領域 Mワードの合計 2Mワード のメモリ容量が必要になる。
[0064] 第 9図は第 1図における逆方向パスメトリック計算手段 4が計算した逆方向のパスメト リックを記憶する逆方向パスメトリック記憶手段 5のアドレスを示す図である。第 9図（a )はブロック 1 [Block # 1]の逆方向のパスメトリックを書き込む際のライトアドレスを示 している。また、第 9図（b)はブロック番号の変数 iが偶数時におけるブロック (i-1) [B lock # (i_l) ]の逆方向のパスメトリックを読み出す際のリードアドレスとブロック i[Blo ck # i]の逆方向のパスメトリックを書き込む際のライトアドレスを示してレ、る。さらに、 第 9図（c)はブロック番号の変数 iが奇数時におけるブロック (ト 1) [Block # (ト 1) ] の逆方向のパスメトリックを読み出す際のリードアドレスとブロック i[Block # i]の逆方 向のパスメトリックを書き込む際のライトアドレスを示している。
[0065] 第 10図は第 1図における逆方向パスメトリック計算手段 4が計算した逆方向のパス メトリックを記憶する逆方向パスメトリック記憶手段 5のアドレスを示す図である。第 10 図（a)は最終のブロック番号 Kが偶数時におけるブロック（K-1) [Block # (K-1) ] の逆方向のパスメトリックを読み出す際のリードアドレスとブロック K[Block # K]の逆 方向のパスメトリックを書き込む際のライトアドレスを示している。また、第 10図（b)は 最終のブロック番号 Kが偶数時におけるブロック K[Block # K]の逆方向のパスメトリ ックを読み出す際のリードアドレスを示している。
[0066] 第 11図は第 1図における逆方向パスメトリック計算手段 4が計算した逆方向のパス メトリックを記憶する逆方向パスメトリック記憶手段 5のアドレスを示す図である。第 11 図（a)は最終のブロック番号 Kが奇数時におけるブロック（K一 1) [Block # (K— 1) ] の逆方向のパスメトリックを読み出す際のリードアドレスとブロック K[Block # K]の逆 方向のパスメトリックを書き込む際のライトアドレスを示している。また、第 11図（b)は 最終のブロック番号 Kが奇数時におけるブロック K[Block # K]の逆方向のパスメトリ ックを読み出す際のリードアドレスを示している。
[0067] まず、逆方向パスメトリック計算手段 4がブロック 1の逆方向のパスメトリック計算を行 うときに、第 9図（a)に示すように、ブロック 1の逆方向のパスメトリックを逆方向パスメト リック記憶手段 5のアドレス 0からアドレス（M_l)まで昇順に書き込む。
[0068] 次に、逆方向パスメトリック計算手段 4がブロック 2 (iが偶数）の逆方向のパスメトリツ ク計算と順方向パスメトリック計算手段 7がブロック 1の順方向のパスメトリック計算を同 時に行うときに、第 9図（b)に示すように、 LLR計算手段 8がブロック 1の逆方向のパ スメトリックを逆方向パスメトリック記憶手段 5のアドレス（M— 1)力、らアドレス 0まで降順 に読み出していく。また、同時に、逆方向パスメトリック計算手段 4がブロック 2の逆方 向のパスメトリックを逆方向パスメトリック記憶手段 5に書き込むが、 LLR計算手段 8が ブロック 1の逆方向のパスメトリック値を読み出した後に、逆方向パスメトリック記憶手 段 5のアドレス（M—1)力 アドレス 0まで降順に書き込んでいく。このときのブロック 1 の逆方向のパスメトリックの読み出しとブロック 2の逆方向のパスメトリックの書き込み のタイミング差は、ブロック 2の逆方向のパスメトリック計算の学習期間となっている。
[0069] 次に、逆方向パスメトリック計算手段 4によるブロック 3 (iが奇数）の逆方向のパスメト リック計算と順方向パスメトリック計算手段 7によるブロック 2の順方向のパスメトリック 計算を同時に行うときに、第 9図（c)に示すように、 LLR計算手段 8がブロック 2の逆 方向のパスメトリックを逆方向パスメトリック記憶手段 5のアドレス 0からアドレス（M-1) まで昇順に読み出していく。また、同時に、逆方向パスメトリック計算手段 4がブロック 3の逆方向のパスメトリックを逆方向パスメトリック記憶手段 5に書き込む力 LLR計算 手段 8がブロック 2の逆方向のパスメトリックを読み出した後に、逆方向パスメトリック記 憶手段 5のアドレス 0力、らアドレス（M—1)まで昇順に書き込んでいく。このときのブロッ ク 2の逆方向のパスメトリックの読み出しとブロック 3の逆方向のパスメトリックの書き込 みのタイミング差は、ブロック 3の逆方向のパスメトリック計算の学習期間となっている
[0070] 以下同様に、ブロック 4以降についても、第 9図（b)及び第 9図（c)に示すように、処 理するブロックのブロック番号の偶数又は奇数に応じて、逆方向のパスメトリックを書 き込む際の逆方向パスメトリック記憶手段 5のアドレスを降順又は昇順に入れ替えて 生成することにより、逆方向パスメトリック記憶手段 5のメモリ容量を Mワードに抑える こと力 Sできる。
[0071] 次に最終のブロック番号 Kのブロック Kの逆方向のパスメトリック計算とブロック（K一
1)順方向のパスメトリック計算を行うときには、最終のブロック番号 Kの偶数又は奇数 に応じて、第 10図及び第 11図に示すように逆方向パスメトリック記憶手段 5のァドレ スを生成する。
[0072] ブロック番号 Kが偶数の場合には、第 10図（a)に示すように、 LLR計算手段 8がブ ロック（K一 1)の逆方向のパスメトリックを逆方向パスメトリック記憶手段 5のアドレス（M —1)からアドレス 0まで降順に読み出していく。このとき、同時に、逆方向パスメトリック 計算手段 4がブロック Kの逆方向のパスメトリックを逆方向パスメトリック記憶手段 5に 記憶させる力 LLR計算手段 8がブロック (K一 1)の逆方向のパスメトリックを読み出し た後に、アドレス（M_l)からアドレス（MK— N)まで降順に書き込んでいく。このとき のブロック（K 1)の逆方向のパスメトリックの読み出しとブロック Kの逆方向のパスメト リックの書き込みのタイミング差は、ブロック Kの逆方向のパスメトリック計算の学習期 間となっている。最後に、順方向パスメトリック計算手段 7によるブロック Kの順方向の パスメトリック計算を行うときに、第 10図（b)に示すように、 LLR計算手段 8がブロック Kの逆方向のパスメトリックを逆方向パスメトリック記憶手段 5のアドレス（MK— N)から アドレス（M— 1)まで昇順に読み出してレ、く。
[0073] ブロック番号 Kが奇数の場合には、第 11図（a)に示すように、 LLR計算手段 8がブ ロック（K 1)の逆方向のパスメトリックを逆方向パスメトリック記憶手段 5のアドレス 0か らアドレス（M— 1)まで昇順に読み出していく。このとき、同時に、逆方向パスメトリック 計算手段 4がブロック Kの逆方向のパスメトリックを逆方向パスメトリック記憶手段 5に 記憶させる力 LLR計算手段 8がブロック (K一 1)の逆方向のパスメトリックを読み出し た後に、アドレス 0からアドレス（N—M (K_1)—1)まで昇順に書き込んでいく。このと きのブロック（K一 1)の逆方向のパスメトリックの読み出しとブロック Kの逆方向のパスメ トリックの書き込みのタイミング差は、ブロック Kの逆方向のパスメトリック計算の学習期 間となっている。最後に、順方向パスメトリック計算手段 7によるブロック Kの順方向の パスメトリック計算を行うときに、第 11図（b)に示すように、 LLR計算手段 8がブロック
Kの逆方向のパスメトリックを逆方向パスメトリック記憶手段 5のアドレス（N-M (K— 1)
_1)からアドレス 0まで降順に読み出していく。
[0074] なお、第 9図、第 10図及び第 11図に示すアドレスは、第 1図の逆方向パスメトリック 記憶手段 5に接続されたアドレス生成手段（図示せず）により生成すること力 Sできる。
[0075] 以上のように、この実施の形態 5によれば、上記実施の形態 1と同様に、符号長 Nに よらず逆方向のパスメトリックの計算の開始位置を容易に定めることができるという効 果が得られる。
[0076] また、この実施の形態 5によれば、処理するブロックのブロック番号の偶数又は奇数 に応じて、逆方向のパスメトリックを書き込む際の逆方向パスメトリック記憶手段 5のァ ドレスを降順又は昇順に入れ替えて生成することにより、逆方向パスメトリック記憶手 段 5のメモリ容量を Mワードに抑えることができ、逆方向パスメトリック記憶手段 5のメモ リ容量を削減することができるという効果が得られる。
[0077] なお、この実施の形態 5については、上記実施の形態 2の復号手順で復号を行つ ても同様の効果が得られる。
[0078] 実施の形態 6.
第 12図はこの発明の実施の形態 6によるターボ符号の誤り訂正復号装置の構成を 示すブロック図である。このターボ符号の誤り訂正復号装置は、上記実施の形態 1の 第 1図に示す構成に、逆方向リードアドレス生成手段 31、順方向リードアドレス生成 手段 32、逆方向リードアドレス生成手段 33、順方向リードアドレス生成手段 34、外部 情報ライトアドレス生成手段 35、切り換え手段 36、切り換え手段 37、ライトアドレス生 成手段 38、リードアドレス生成手段 39及び制御手段 40を追加したものである。
[0079] また、受信データ記憶手段 1には、情報ビット系列記憶手段 11、検査ビット系列 1記 憶手段 12及び検査ビット系列 2記憶手段 13を備えており、外部情報記憶手段 2には 、受信ビット系列順外部情報記憶手段 21及びインタリーブ順外部情報記憶手段 22 を備えている。
[0080] 情報ビット系列記憶手段 11は受信系列 101 (図示せず)から分離された情報ビット 系列を記憶し、検査ビット系列 1記憶手段 12は受信系列 101から分離された検查ビ ット系列 1を記憶し、検査ビット系列 2記憶手段 13は受信系列 101から分離された検 查ビット系列 2を記憶する。受信ビット系列順外部情報記憶手段 21は LLR計算手段 8からの外部情報系列を受信ビット系列順に記憶し、インタリーブ順外部情報記憶手 段 22は LLR計算手段 8からの外部情報系列をインタリーブ順に記憶する。
[0081] 逆方向リードアドレス生成手段 31は、逆方向のパスメトリック計算のための情報ビッ ト系列記憶手段 11、受信ビット系列順外部情報記憶手段 21及びインタリーブ順外部 情報記憶手段 22のリードアドレスを生成し、順方向リードアドレス生成手段 32は、順 方向のパスメトリック計算のための情報ビット系列記憶手段 11、受信ビット系列順外 部情報記憶手段 21及びインタリーブ順外部情報記憶手段 22のリードアドレスを生成 する。
[0082] 逆方向リードアドレス生成手段 33は逆方向のパスメトリック計算のための検查ビット 系歹 Ij l記憶手段 12及び検査ビット系列 2記憶手段 13のリードアドレスを生成し、順方 向リードアドレス生成手段 34は順方向のパスメトリック計算のための検査ビット系列 1 記憶手段 12及び検査ビット系列 2記憶手段 13のリードアドレスを生成する。
[0083] 外部情報ライトアドレス生成手段 35は受信ビット系列順外部情報記憶手段 21及び インタリーブ順外部情報記憶手段 22に LLR計算手段 8からの外部情報系列を書き 込むためのライトアドレスを生成する。
[0084] 切り換え手段 36は検査ビット系列 1記憶手段 12又は検査ビット系列 2記憶手段 13 力 の出力を選択し、切り換え手段 37は受信ビット系列順外部情報記憶手段 21又 はインタリーブ順外部情報記憶手段 22からの出力を選択する。
[0085] ライトアドレス生成手段 38は逆方向のパスメトリックを逆方向パスメトリック記憶手段 5に書き込むためのライトアドレスを生成し、リードアドレス生成手段 39は逆方向パス メトリック記憶手段 5に記憶されている逆方向のパスメトリックを読み出すためのリード アドレスを生成する。
[0086] 制御手段 40は、符号長 N、ブロック数 K、ブロック長 Μ、マージンビット数 Lをあらか じめ計算して保持しており、保持している各数値を各手段に与えて各処理を行うため の制御信号を生成する。
[0087] その他の逆方向ブランチメトリック計算手段 3、逆方向パスメトリック計算手段 4、逆 方向パスメトリック記憶手段 5、順方向ブランチメトリック計算手段 6、順方向パスメトリ ック計算手段 7及び LLR計算手段 8は実施の形態 1と同様である。
[0088] 次に動作について説明する。
この実施の形態 6の受信系列の分割方法、ターボ符号の復号手順を示すフローチ ヤート、パスメトリック計算のタイミング、インタリーブのない符号器に対応する軟入力 軟出力復号手順及びインタリーブのある符号器に対応する軟入力軟出力復号手順 は、それぞれ上記実施の形態 1の第 2図、第 3図、第 4図、第 5図及び第 6図と基本的 に同じであるが、ここでは、情報ビット系列記憶手段 11、検查ビット系列 1記憶手段 1 2、検査ビット系列 2記憶手段 13、受信ビット系列順外部情報記憶手段 21及びインタ リーブ順外部情報記憶手段 22のリードアドレスやライトアドレスの生成について詳細 に説明する。
[0089] 復調器 (図示せず）によって復調された受信系列 101は、軟判定情報として、情報 ビット系列、検査ビット系列 1及び検査ビット系列 2に分離されて、それぞれ情報ビット 系列記憶手段 11、検査ビット系列 1記憶手段 12及び検査ビット系列 2記憶手段 13に 記憶される。
[0090] 最初にインタリーブのない符号器に対応する復号操作を行う。
まず、ブロック番号の変数 i= lのブロック 1に対して以下の操作を行う。
[0091] 逆方向リードアドレス生成手段 31及び逆方向リードアドレスアドレス生成手段 33の アドレスを（M + L—1)に設定する。このアドレス（M + L—1)は第 4図の逆方向のパス メトリック計算における Lシンボル 201の先頭のアドレスである。そして、情報ビット系 列記憶手段 11、検査ビット系歹 Ij l記憶手段 12及び受信ビット系列順外部情報記憶 手段 21から、それぞれ情報ビット系列、検査ビット系列 1及び外部情報系列を読み出 す。ただし、 1回目の復号時は受信ビット系列順外部情報記憶手段 21から読み出さ れる外部情報系列は 0とする。検査ビット系歹 1U記憶手段 12及び受信ビット系列順外 部情報記憶手段 21から読み出された値は、切り換え手段 36及び切り換え手段 37に よりそれぞれ選択されて逆方向ブランチメトリック計算手段 3に入力される。逆方向ブ ランチメトリック計算手段 3は逆方向のブランチメトリックを計算し、逆方向パスメトリック 計算手段 4は逆方向のパスメトリックを計算する。 [0092] 逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33の値をカウ ントダウンして、アドレスが 0 (第 4図の逆方向のパスメトリック計算におけるブロック 1の 最終のアドレス）になるまで同様の操作を繰り返し、逆方向パスメトリック計算手段 4が 逆方向パスメトリックを計算する。
[0093] そして、逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33の アドレスが Mから 1までの逆方向のパスメトリック値を逆方向パスメトリック記憶手段 5に 記憶させる。このとき、ライトアドレス生成手段 38は例えば実施の形態 5で説明した手 順で逆方向パスメトリック記憶手段 5のライトアドレスを生成する。
[0094] 次に、ブロック番号の変数 i (i= 2, 3, · · ·， K)の各ブロックに対して以下の操作を 繰り返す。
逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33のアドレス を（iM + L_l (i= 2, 3， ·■·, K) )に設定する。このアドレス（iM + L_l)は第 4図の逆 方向のノ スメトリック計算における Lシンポノレ 202, 203, · · · , 208, 209の先頭のァ ドレスである。そして、情報ビット系列記憶手段 11、検査ビット系列 1記憶手段 12及 び受信ビット系列順外部情報記憶手段 21から、それぞれ情報ビット系歹 lj、検査ビット 系列 1及び外部情報系列を読み出す。ただし、 1回目の復号時は受信ビット系列順 外部情報記憶手段 21から読み出される外部情報系列は 0とする。
[0095] また、同時に、順方向リードアドレス生成手段 32及び順方向リードアドレス生成手 段 34のアドレスを（M (i-2) )に設定する。このアドレス（M (i-2) )は第 4図の順方向 のパスメトリック計算におけるブロック 1一ブロック Kの先頭のアドレスである。そして、 情報ビット系列記憶手段 11、検査ビット系列 1記憶手段 12及び受信ビット系列順外 部情報記憶手段 21から、それぞれ情報ビット系列、検査ビット系列 1及び外部情報 系列を読み出す。ただし、 1回目の復号時は受信ビット系列順外部情報記憶手段 21 力 読み出される外部情報系列は 0とする。
[0096] 逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33のアドレス で、検査ビット系歹 Ij l記憶手段 12及び受信ビット系列順外部情報記憶手段 21から読 み出された値は、切り換え手段 36及び切り換え手段 37において選択されて逆方向 ブランチメトリック計算手段 3に入力される。逆方向ブランチメトリック計算手段 3は逆 方向のブランチメトリックを計算し、逆方向パスメトリック計算手段 4は逆方向のパスメト リックを計算する。
[0097] また、順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のァ ドレスで、検査ビット系歹 Ij l記憶手段 12及び受信ビット系列順外部情報記憶手段 21 力 読み出された値は、切り換え手段 36及び切り換え手段 37において選択されて 順方向ブランチメトリック計算手段 6に入力される。順方向ブランチメトリック計算手段 6は順方向のブランチメトリックを計算し、順方向パスメトリック計算手段 7は順方向の パスメトリックを計算する。
[0098] LLR計算手段 8は、順方向ブランチメトリック計算手段 6により計算された順方向の ブランチメトリックと、順方向パスメトリック計算手段 7により計算された順方向のパスメ トリックと、上記実施の形態 5で説明した手順で生成されたリードアドレス生成手段 39 のアドレスにより逆方向パスメトリック記憶手段 5から読み出された逆方向のパスメトリ ックから外部情報系列を計算する。外部情報ライトアドレス生成手段 35のアドレスを（ M (i— 2) )に設定する。このアドレス（M (i— 2) )は第 4図の外部情報計算におけるプロ ック 1一ブロック Kの先頭のアドレスである。そして、 LLR計算手段 8により計算された 外部情報系列をインタリーブ順外部情報記憶手段 22へ書き込む。
[0099] 以下、逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33のァ ドレスを（（M_l) i)までカウントダウンさせる。このアドレス（（M_l) i)は第 4図の逆方 向のパスメトリック計算におけるブロック 2—ブロック Kの最終のアドレスである。また、 順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のアドレスを (M (i— 1)_1)までカウントアップさせる。このアドレス（M (i-l) -l)は第 4図の順方向 のパスメトリック計算におけるブロック 1一ブロック Kの最終のアドレスである。さらに、 外部情報ライトアドレス生成手段 35のアドレスを（M (i_l) _l)までカウントアップさせ て、外部情報系列を逐次計算してインタリーブ順外部情報記憶手段 22に書き込む。 このアドレス（M (i_l) _l)は第 4図の外部情報計算におけるブロック 1一ブロック の 最終のアドレスである。
[0100] 最後のブロック Kについては、順方向リードアドレス生成手段 32及び順方向リード アドレス生成手段 34のアドレスを（M (K-1) )に設定する。このアドレス（M (K-1) ) は第 4図の順方向のパスメトリック計算におけるブロック Kの先頭のアドレスである。ま た、外部情報ライトアドレス生成手段 35のアドレスを (Μ (Κ— 1) )に設定する。このァ ドレス（M (K-1) )は第 4図の外部情報計算におけるブロック Κの先頭のアドレスであ る。そして、情報ビット系列記憶手段 11、検査ビット系列 1記憶手段 12及び受信ビッ ト系列順外部情報記憶手段 21から、それぞれ情報ビット系列、検査ビット系列 1及び 外部情報系列を読み出す。ただし、 1回目の復号時は受信ビット系列順外部情報記 憶手段 21から読み出される外部情報系列は 0とする。
[0101] 順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のアドレス で、検査ビット系歹 Ij l記憶手段 12及び受信ビット系列順外部情報記憶手段 21から読 み出された値は、切り換え手段 36及び切り換え手段 37において選択されて順方向 ブランチメトリック計算手段 6に入力される。順方向ブランチメトリック計算手段 6は順 方向のブランチメトリックを計算し、順方向パスメトリック計算手段 7は順方向のパスメト リックを計算する。
[0102] LLR計算手段 8は、順方向ブランチメトリック計算手段 6により計算された順方向の ブランチメトリックと、順方向パスメトリック計算手段 7により計算された順方向のパスメ トリックと、上記実施の形態 5で説明した手順で生成されたリードアドレス生成手段 39 のアドレスにより逆方向パスメトリック記憶手段 5から読み出された逆方向のパスメトリ ックから外部情報系列を計算し、外部情報ライトアドレス生成手段 35により指定され たインタリーブ順外部情報記憶手段 22のアドレスに書き込む。
[0103] 以下、順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のァ ドレスを（N—1)までカウントアップさせる。このアドレス（N—1)は第 4図の順方向のパ スメトリック計算におけるブロック Kの最終のアドレスである。また、外部情報ライトアド レス生成手段 35のアドレスを（N—1)までカウントアップさせる。このアドレス（N—1)は 第 4図の外部情報計算におけるブロック Kの最終のアドレスである。
[0104] 次にインタリーブのある符号器に対応する復号操作を行う。
まず、ブロック番号の変数 i= lのブロック 1に対して以下の操作を行う。
[0105] 逆方向リードアドレス生成手段 31のアドレスをターボインタリーブテーブル（図示せ ず）で (M + L— 1)番目のアドレスに設定し、情報ビット系列記憶手段 11及びインタリ ーブ順外部情報記憶手段 22から情報ビット系列及び外部情報系列を読み出す。ま た、逆方向リードアドレス生成手段 33のアドレスを（M + L— 1)に設定し、検査ビット系 歹 IJ2記憶手段 13から検査ビット系列 2を読み出す。検査ビット系列 2記憶手段 13及び インタリーブ順外部情報記憶手段 22から読み出された値は、切り換え手段 36及び 切り換え手段 37において選択されて逆方向ブランチメトリック計算手段 3に入力され る。逆方向ブランチメトリック計算手段 3は逆方向のブランチメトリックを計算し、逆方 向パスメトリック計算手段 4は逆方向のパスメトリックを計算する。
[0106] 逆方向リードアドレス生成手段 31のアドレスをターボインタリーブテーブルで順次 1 つ前のアドレスに設定し、逆方向リードアドレス生成手段 33のアドレスをカウントダウ ンして、アドレスが 0になるまで同様の操作を繰り返し、逆方向パスメトリック計算手段 4が逆方向のパスメトリックを計算し、逆方向リードアドレス生成手段 33のアドレスが M 力 1までの逆方向のパスメトリックを逆方向パスメトリック記憶手段 5に記憶させる。こ のとき、ライトアドレス生成手段 38は例えば実施の形態 5で説明した手順で逆方向パ スメトリック記憶手段 5のライトアドレス（M— 1)力もアドレス 0を生成する。
[0107] 次に、ブロック番号の変数 i (i= 2, 3, · · · , K)の各ブロックに対して以下の操作を 繰り返す。
逆方向リードアドレス生成手段 31のアドレスをターボインタリーブテーブルで（iM + L-1)番目（i= 2, 3, · · · , K)のアドレスに設定し、逆方向リードアドレス生成手段 33 のアドレスを (iM + L_l (i= 2, 3, · · · , K) )に設定する。そして、情報ビット系列記 憶手段 11、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22 から、それぞれ情報ビット系列、検査ビット系列 2及び外部情報系列を読み出す。
[0108] また、同時に、順方向リードアドレス生成手段 32のアドレスをターボインタリーブテ 一ブル（図示せず）で（M (i_2) )番目（i = 2, 3，■·■, K)のアドレスに設定し、順方向 リードアドレス生成手段 34のアドレスを (M (ト 2) )に設定する。そして、情報ビット系 列記憶手段 11、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22から、それぞれ情報ビット系列、検査ビット系列 2及び外部情報系列を読み出す。
[0109] 逆方向リードアドレス生成手段 31及び逆方向リードアドレス生成手段 33のアドレス で、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22から読み 出された値は、切り換え手段 36及び切り換え手段 37において選択されて逆方向ブ ランチメトリック計算手段 3に入力される。逆方向ブランチメトリック計算手段 3は逆方 向のブランチメトリックを計算し、逆方向パスメトリック計算手段 4は逆方向のパスメトリ ックを計算する。
[0110] また、順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のァ ドレスで、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22から 読み出された値は、切り換え手段 36及び切り換え手段 37において選択されて順方 向ブランチメトリック計算手段 6に入力される。順方向ブランチメトリック計算手段 6は 順方向のブランチメトリックを計算し、順方向パスメトリック計算手段 7は順方向のパス メトリックを計算する。
[0111] LLR計算手段 8は、順方向ブランチメトリック計算手段 6により計算された順方向の ブランチメトリックと、順方向パスメトリック計算手段 7により計算された順方向のパスメ トリックと、上記実施の形態 5で説明した手順で生成されたリードアドレス生成手段 39 のアドレスにより逆方向パスメトリック記憶手段 5から読み出された逆方向のパスメトリ ックから外部情報系列を計算する。外部情報ライトアドレス生成手段 35のアドレスを ターボインタリーブテーブル（図示せず）で (M (i— 2) )番目のアドレスに設定し、外部 情報系列を受信ビット系列順外部情報記憶手段 21へ書き込む。
[0112] 以下、逆方向リードアドレス生成手段 31のアドレスをターボインタリーブテーブルで 順次 1つ前のアドレスに設定し、逆方向リードアドレス生成手段 33のアドレスを（（M— l) i)までカウントダウンさせる。また、順方向リードアドレス生成手段 32のアドレスをタ 一ポインタリーブテーブルで順次 1つ後のアドレスに設定し、順方向アドレス生成手 段 34のアドレスを (M (i_l) _l)までカウントアップさせる。さらに、外部情報ライトアド レス生成手段 35のアドレスをターボインタリーブテーブルで順次 1つ後のアドレスに 設定し、外部情報系列を逐次計算して受信ビット系列順外部情報記憶手段 21に書 き込む。
[0113] 最後のブロック Kについては、順方向リードアドレス生成手段 32のアドレスをターボ インタリーブテーブルで (M (K-1) )番目のアドレスに設定し、順方向リードアドレス 生成手段 34のアドレスを (M (K— 1) )に設定する。そして、情報ビット系列記憶手段 1 1、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22から、それ ぞれ情報ビット系列、検査ビット系列 2及び外部情報系列を読み出す。
[0114] 順方向リードアドレス生成手段 32及び順方向リードアドレス生成手段 34のアドレス で、検査ビット系列 2記憶手段 13及びインタリーブ順外部情報記憶手段 22から読み 出された値は、切り換え手段 36及び切り換え手段 37において選択されて順方向ブ ランチメトリック計算手段 6に入力される。順方向ブランチメトリック計算手段 6は順方 向のブランチメトリックを計算し、順方向パスメトリック計算手段 7は順方向のパスメトリ ックを計算する。
[0115] LLR計算手段 8は、順方向ブランチメトリック計算手段 6により計算された順方向の ブランチメトリックと、順方向パスメトリック計算手段 7により計算された順方向のパスメ トリックと、上記実施の形態 5で説明した手順で生成したリードアドレス生成手段 39の アドレスにより逆方向パスメトリック記憶手段 5から読み出された逆方向のパスメトリック から外部情報系列を計算し、外部情報ライトアドレス生成手段 35により指定されたィ ンタリーブ順外部情報記憶手段 22のアドレスに書き込む。
[0116] 以下、順方向リードアドレス生成手段 32のアドレスをターボインタリーブテーブルで 逐次 1つ後のアドレスに設定し、順方向リードアドレス生成手段 34のアドレスを (N— 1 )までカウントアップさせる。また、外部情報ライトアドレス生成手段 35のアドレスをタ 一ポインタリーブテーブルで逐次 1つ後のアドレスに設定する。
[0117] 上記の処理をあらかじめ定められた回数繰り返し行い、 LLR計算手段 8により最終 的に出力される硬判定復号系列を復号結果 102として出力する。
[0118] 以上のように、この実施の形態 6によれば、上記実施の形態 1と同様に、符号長 Nに よらず逆方向のパスメトリックの計算の開始位置を容易に定めることができるという効 果が得られる。
[0119] また、この実施の形態 6によれば、逆方向リードアドレス生成手段 31、順方向リード アドレス生成手段 32、逆方向リードアドレス生成手段 33、順方向リードアドレス生成 手段 34及び外部情報ライトアドレス生成手段 35が、情報ビット系列記憶手段 11、検 查ビット系列 1記憶手段 12、検査ビット系列 2記憶手段 13、受信ビット系列順外部情 報記憶手段 21及びインタリーブ順外部情報記憶手段 22に対するリードアドレスゃラ イトアドレスを上記のように生成することにより、情報ビット系列を、インタリーブのある 系列とインタリーブのない系列を別々の記憶手段に記憶させることなく共通の記憶手 段で構成でき、記憶容量を削減できるという効果が得られる。
[0120] なお、この実施の形態 6については、上記実施の形態 2の復号手順で復号を行つ ても同様の効果が得られる。
産業上の利用可能性
[0121] 以上のように、この発明に係るターボ符号の誤り訂正復号方法は、符号長 Nによら ず逆方向のパスメトリックの計算の開始位置を容易に定めるのに適している。

Claims

請求の範囲
[1] 符号長 Nのターボ符号の受信系列から、情報ビット系列、インタリーブのない符号 器に対応する検查ビット系歹' U及びインタリーブのある符号器に対応する検查ビット 系列 2に分離し、分離した各系列を複数のブロックに分割し、分割した各ブロックに対 して逆方向のパスメトリックと順方向のパスメトリックを計算して軟入力軟出力復号処 理を行うターボ符号の誤り訂正復号方法において、
分離した各系列について先頭力 Mシンボルごとに選択を行って 1つのブロックを 構成して K個のブロックに分割し、ブロック 1力 ブロック（K一 1)のブロック長を Mシン ボルの構成にし、最後のブロック Kのブロック長を（N_M (K— 1) )シンボルの構成に することを特徴とするターボ符号の誤り訂正復号方法。
[2] 各ブロックの逆方向のパスメトリックを計算する際に、後続のブロックの Mシンボルに おける先頭の Lシンボル分を使用して逆方向のパスメトリック計算の学習を行うことを 特徴とする請求の範囲第 1項記載のターボ符号の誤り訂正復号方法。
[3] 各ブロックに対する軟入力軟出力復号処理として、インタリーブのない符号器に対 応する軟入力軟出力復号処理後に、インタリーブのある符号器に対応する軟入力軟 出力復号処理を行うことを特徴とする請求の範囲第 1項記載のターボ符号の誤り訂 正復号方法。
[4] 各ブロックに対する軟入力軟出力復号処理として、インタリーブのある符号器に対 応する軟入力軟出力復号処理後に、インタリーブのない符号器に対応する軟入力軟 出力復号処理を行うことを特徴とする請求の範囲第 1項記載のターボ符号の誤り訂 正復号方法。
[5] 符号長 Nのターボ符号の受信系列にティルビットが付加されている場合に、ブロッ ク (K一 1)と最後のブロック Kの逆方向のパスメトリックを計算する際に、上記ティルビ ットを使用して逆方向のパスメトリック計算の学習を行うことを特徴とする請求の範囲 第 1項記載のターボ符号の誤り訂正復号方法。
[6] 順方向のパスメトリックを計算する際に、各ブロックの最終時点の順方向のパスメトリ ックを保持し、次のブロックの順方向のパスメトリックを計算するときの初期値とするこ とを特徴とする請求の範囲第 1項記載のターボ符号の誤り訂正復号方法。
[7] 軟入力軟出力復号処理過程で、計算した各ブロックの逆方向のパスメトリックを逆 方向パスメトリック記憶手段に記憶する際に、各ブロックのブロック番号により上記逆 方向パスメトリック記憶手段のアドレスを昇順と降順に交互に生成することを特徴とす る請求の範囲第 1項記載のターボ符号の誤り訂正復号方法。
[8] 符号長 Nのターボ符号の受信系列から分離された情報ビット系列を記憶する情報 ビット系列記憶手段と、上記受信系列から分離されたインタリーブのない符号器に対 応する検査ビット系列 1を記憶する検査ビット系列 1記憶手段と、上記受信系列から 分離されたインタリーブのある符号器に対応する検査ビット系列 2を記憶する検查ビ ット系列 2記憶手段と、上記情報ビット系列記憶手段、上記検査ビット系列 1記憶手段 及び上記検查ビット系列 2記憶手段に記憶されている各系列について先頭から Mシ ンボルごとに選択を行って 1つのブロックを構成して K個のブロックに分割し、ブロック 1力、らブロック（K一 1)のブロック長を Mシンボルの構成にし、最後のブロック Kのブロ ック長を (N-M (K-l) )シンボルの構成にして読み出し、分割した各ブロックに対し て逆方向のパスメトリックと順方向のパスメトリックを計算して軟入力軟出力復号処理 を行うことにより計算された外部情報系列を受信ビット系列順に記憶する受信ビット系 列順外部情報記憶手段と、上記外部情報系列をインタリーブ順に記憶するインタリ ーブ順外部情報記憶手段とを備え、
逆方向のパスメトリック計算及び順方向のパスメトリック計算のための上記情報ビット 系列記憶手段、上記受信ビット系列順外部情報記憶手段及び上記インタリーブ順外 部情報記憶手段のリードアドレスを別々に生成し、逆方向のパスメトリック計算及び順 方向のパスメトリック計算のための上記検査ビット系列 1記憶手段及び上記検査ビット 系列 2記憶手段のリードアドレスを別々に生成し、上記受信ビット系列順外部情報記 憶手段及び上記インタリーブ順外部情報記憶手段に上記外部情報系列を書き込む ためのライトアドレスを生成し、上記検查ビット系歹 1U記憶手段又は上記検查ビット系 歹 IJ2記憶手段からの出力を選択し、上記受信ビット系列順外部情報記憶手段又は上 記インタリーブ順外部情報記憶手段からの出力を選択し、上記情報ビット系列記憶 手段からの出力により、逆方向のパスメトリック計算及び順方向のパスメトリック計算を 行うことを特徴とするターボ符号の誤り訂正復号装置。
PCT/JP2004/008524 2004-06-17 2004-06-17 ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置 Ceased WO2005125019A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006519196A JPWO2005125019A1 (ja) 2004-06-17 2004-06-17 ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置
PCT/JP2004/008524 WO2005125019A1 (ja) 2004-06-17 2004-06-17 ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/008524 WO2005125019A1 (ja) 2004-06-17 2004-06-17 ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置

Publications (1)

Publication Number Publication Date
WO2005125019A1 true WO2005125019A1 (ja) 2005-12-29

Family

ID=35510065

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/008524 Ceased WO2005125019A1 (ja) 2004-06-17 2004-06-17 ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置

Country Status (2)

Country Link
JP (1) JPWO2005125019A1 (ja)
WO (1) WO2005125019A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041960A (ja) * 2004-07-28 2006-02-09 Nec Corp ターボ復号装置及びターボ復号方法並びにプログラム
JP2009105772A (ja) * 2007-10-24 2009-05-14 Panasonic Corp 反復復号装置及び反復復号方法
WO2025017868A1 (ja) * 2023-07-19 2025-01-23 日本電信電話株式会社 軟判定装置、軟判定方法及びプログラム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267937A (ja) * 2000-02-10 2001-09-28 Motorola Inc 畳込み符号用のソフト出力デコーダ
JP2001267936A (ja) * 2000-02-10 2001-09-28 Motorola Inc 畳込み符号用のソフト判定出力デコーダ
JP2002076921A (ja) * 2000-09-01 2002-03-15 Nec Corp 誤り訂正符号復号方法及び装置
JP2002204173A (ja) * 2000-10-16 2002-07-19 Lg Electronics Inc ターボデコーディング方法
JP2002314437A (ja) * 2001-04-17 2002-10-25 Nec Corp ターボ復号方式及びその方法
JP2003032126A (ja) * 2001-05-23 2003-01-31 Texas Instruments Inc ターボ復号方法及びターボ復号装置
JP2004080508A (ja) * 2002-08-20 2004-03-11 Nec Electronics Corp 誤り訂正符号の復号方法、そのプログラム及びその装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267937A (ja) * 2000-02-10 2001-09-28 Motorola Inc 畳込み符号用のソフト出力デコーダ
JP2001267936A (ja) * 2000-02-10 2001-09-28 Motorola Inc 畳込み符号用のソフト判定出力デコーダ
JP2002076921A (ja) * 2000-09-01 2002-03-15 Nec Corp 誤り訂正符号復号方法及び装置
JP2002204173A (ja) * 2000-10-16 2002-07-19 Lg Electronics Inc ターボデコーディング方法
JP2002314437A (ja) * 2001-04-17 2002-10-25 Nec Corp ターボ復号方式及びその方法
JP2003032126A (ja) * 2001-05-23 2003-01-31 Texas Instruments Inc ターボ復号方法及びターボ復号装置
JP2004080508A (ja) * 2002-08-20 2004-03-11 Nec Electronics Corp 誤り訂正符号の復号方法、そのプログラム及びその装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041960A (ja) * 2004-07-28 2006-02-09 Nec Corp ターボ復号装置及びターボ復号方法並びにプログラム
JP2009105772A (ja) * 2007-10-24 2009-05-14 Panasonic Corp 反復復号装置及び反復復号方法
WO2025017868A1 (ja) * 2023-07-19 2025-01-23 日本電信電話株式会社 軟判定装置、軟判定方法及びプログラム

Also Published As

Publication number Publication date
JPWO2005125019A1 (ja) 2008-04-17

Similar Documents

Publication Publication Date Title
JP3898574B2 (ja) ターボ復号方法及びターボ復号装置
US6445755B1 (en) Two-step soft output viterbi algorithm decoder using modified trace back
KR100761306B1 (ko) 디코딩 방법 및 장치
EP1122890A2 (en) MAP decoding with parallelized sliding window processing
TWI313107B (en) Unified viterbi/turbo decoder for mobile communication systems
JP2002009633A (ja) 復号回路および復号方法、並びに符号化回路および符号化方法
JP3451246B2 (ja) 最大事後確率復号方法及び装置
JP4054221B2 (ja) ターボ復号方法及びターボ復号装置
JP4432781B2 (ja) 誤り訂正復号器
US7277507B2 (en) Viterbi decoder
US20050273687A1 (en) Apparatus and method for turbo decoding using a variable window size
JP3233847B2 (ja) ビタビ復号方法及びビタビ復号回路
JP2005109771A (ja) 最大事後確率復号方法及び装置
WO2005125019A1 (ja) ターボ符号の誤り訂正復号方法及びターボ符号の誤り訂正復号装置
JP2002076921A (ja) 誤り訂正符号復号方法及び装置
JP2003152556A (ja) 誤り訂正符号復号装置
JP4580927B2 (ja) ビタビ復号装置、およびビタビ復号方法
JP3753822B2 (ja) ビタビ復号方法および装置
WO1995001008A1 (en) Bit error counting method and counter
JP3845822B2 (ja) データ受信方法及び装置
JP3987839B2 (ja) ターボ復号装置
JP4043501B2 (ja) ターボ復号方法及びターボ復号装置
JP3235333B2 (ja) ビタビ復号方法およびビタビ復号化装置
KR100491016B1 (ko) 역방향 상태 천이의 연속적 제어에 의한 역추적 비터비복호기 및 그 방법
JP4357539B2 (ja) ターボ復号装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 2006519196

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase