WO2005122406A1 - 発振器 - Google Patents

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WO2005122406A1
WO2005122406A1 PCT/JP2005/008947 JP2005008947W WO2005122406A1 WO 2005122406 A1 WO2005122406 A1 WO 2005122406A1 JP 2005008947 W JP2005008947 W JP 2005008947W WO 2005122406 A1 WO2005122406 A1 WO 2005122406A1
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WO
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frequency
signal
phase
oscillator
phase difference
Prior art date
Application number
PCT/JP2005/008947
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English (en)
French (fr)
Inventor
Koyo Kegasa
Chitaka Manabe
Original Assignee
Kabushiki Kaisha Kobe Seiko Sho
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Publication date
Application filed by Kabushiki Kaisha Kobe Seiko Sho filed Critical Kabushiki Kaisha Kobe Seiko Sho
Publication of WO2005122406A1 publication Critical patent/WO2005122406A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Definitions

  • the present invention relates to an oscillator used in, for example, a communication device for performing wired or wireless communication.
  • the control unit 150 receives a latch signal LE, a data signal DATA, and a clock signal CLK output from the MPU 100.
  • the oscillator B is a reference signal REF externally and precisely adjusted to be a reference for obtaining an output signal of a desired frequency.
  • a phase difference between the reference signal REF and the frequency signal RF is detected based on the frequency signal RF to be detected, and a phase difference signal for controlling the frequency signal RF to a desired frequency is detected based on the detection result.
  • a loop filter 300 that performs smoothing processing on the phase difference signal, and a voltage controlled oscillator 400 that generates a frequency signal RF having a desired frequency based on the phase difference signal that has been smoothed by the loop filter 300. It is configured to include:
  • the frequency signal RF is output from the RF output terminal 170 to the outside, and the reference signal REF is also received by the REF signal input terminal 160 from the outside. Further, the frequency signal RF output from the voltage controlled oscillator 400 is frequency-divided by the frequency divider 110 at a predetermined frequency division ratio N before being acquired by the phase detector 130 to obtain a signal FN1. The reference signal REF received by the REF signal input terminal 160 is acquired by the phase detector 130. Before being divided, the frequency is divided by the frequency divider 120 at a predetermined frequency division ratio R to obtain a signal FR1. In this case, the dividing ratio N and the dividing ratio R are set so that the period of the signal FN1 and the period of the signal FR1 are the same.
  • signals FN1 and FR1 are output from dividers 110 and 120 to phase detector 130. If the cycle of the reference signal REF and the cycle of the frequency signal RF are the same, the frequency divider 110,
  • the charge pump 140 converts the output signal of the phase detector 130 into a positive constant current output, a negative constant current output, or a no output (off) in accordance with the phase difference between the signal FN1 and the signal FR1. It is converted into a mode, and can be omitted.
  • the frequency synthesizer IC is an example of an IC chip in which the frequency divider 110, the frequency divider 120, the phase detector 130, the charge pump 140, and the control unit 150 are configured as one integrated circuit.
  • the oscillator B configured as described above acquires and generates each signal at a timing as shown in FIG. 4, for example.
  • the signal FR1 and the signal FN1 are acquired by the phase detector 130 as signals having the same period.
  • Phase detector 130 detects a phase difference between acquired signal FR1 and signal FN1, and outputs a phase difference signal according to the phase difference.
  • the charge pump 140 generates a phase difference signal CP1 by processing the phase difference signal output from the phase detector 130. Then, the phase difference signal CP1 is further subjected to a smoothing process by the loop filter 300. Further, the voltage controlled oscillator 400 outputs a frequency signal RF having a desired frequency to the frequency divider 110 and the RF output terminal 170 based on the signal subjected to the smoothing process.
  • phase difference signal CP1 As a positive constant current pulse having a pulse width corresponding to the phase difference.
  • the charge pump 140 outputs the phase difference signal CP1 as a negative constant current pulse having a pulse width corresponding to the phase difference. Note that the output of the charge pump is released during the period when there is no pulse.
  • voltage-controlled oscillator 400 controls the frequency of frequency signal RF to a desired value according to the polarity and pulse width of the constant current pulse of phase difference signal CP1.
  • the oscillator B shown in FIG. 3 is used for frequency conversion at the time of demodulating such a digital modulation signal. Therefore, it is required to reduce the phase noise generated in the oscillator B as much as possible.
  • phase noise generated by this oscillator increases as the frequency division ratio of the frequency dividers 110 and 120 increases.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a phase comparator which does not increase the frequency of a signal to be phase-compared by the phase comparator and which has a particularly high precision. It is to reduce phase noise without using it.
  • An oscillator receives a reference signal indicating a frequency reference from the outside, receives a frequency control signal indicating a frequency, and responds to the frequency control signal.
  • a frequency signal output unit for outputting a frequency signal; and a phase difference signal representing the phase difference according to a phase difference between the reference signal received by the reception unit and the frequency signal output from the frequency signal output unit.
  • a control for generating the frequency control signal and outputting the frequency control signal to the frequency signal output unit A signal generator is provided, and a power supply for generating a power supply voltage for operating the plurality of phase detectors is provided.
  • the frequency control signal is generated based on the plurality of phase difference signals output from the plurality of phase detectors, the frequency control signal is virtual compared to the case where one phase detector is used. Since the signal is equivalent to the case where the phase comparison is performed at a frequency proportional to the number of phase detectors, the signal frequency input to each phase detector can be reduced. The phase noise can be reduced without increasing the frequency of the signal and without using a particularly accurate phase comparator.
  • phase noise of each phase detector is substantially random, a part of the phase noise output from each phase detector is included in the frequency control signal generated based on the plurality of phase difference signals. Since they cancel each other out, the phase can be reduced by providing multiple phase detectors. Noise can be reduced.
  • FIG. 1 is a schematic configuration diagram of an oscillator A having a first configuration for explaining the principle of the oscillator according to the present invention.
  • FIG. 2 is a timing chart in signal processing of an oscillator A.
  • FIG. 3 is a schematic configuration diagram of a conventional oscillator B.
  • FIG. 4 is a timing chart in signal processing of an oscillator B.
  • FIG. 5 is a timing chart in signal processing of an oscillator B.
  • FIG. 6 is a schematic configuration diagram of an oscillator A1 for explaining the principle of the oscillator according to the present invention.
  • FIG. 7 is a timing chart in signal processing of an oscillator A1.
  • FIG. 8 is a timing chart when the phase difference force S of the input signal in the signal processing of the oscillator A1 is small.
  • FIG. 9 is a timing chart when the phase difference between input signals in the signal processing of the oscillator A1 is large.
  • FIG. 10 is a graph showing a spectrum of a phase noise in a conventional oscillator B.
  • FIG. 11 is a graph showing the spectrum of phase noise in an oscillator in which two phase detectors are arranged in parallel.
  • FIG. 12 is a graph showing a spectrum of a phase noise in an oscillator in which three phase detectors are arranged in parallel.
  • FIG. 13 is a graph showing the spectrum of phase noise in an oscillator having four phase detectors arranged in parallel.
  • FIG. 14 is a graph showing the spectrum of phase noise in an oscillator in which eight phase detectors are arranged in parallel.
  • FIG. 15 is a schematic configuration diagram of an oscillator XI according to a first embodiment of the present invention.
  • FIG. 16 is a schematic configuration diagram of an oscillator X2 according to a second embodiment of the present invention.
  • FIG. 17 is a schematic configuration diagram of an oscillator X3 according to a third embodiment of the present invention.
  • FIG. 18 is a schematic configuration diagram of an oscillator X4 according to a fourth embodiment of the present invention.
  • FIG. 19 is a schematic configuration diagram of an oscillator X5 according to a fifth embodiment of the present invention.
  • FIG. 20 is a schematic configuration diagram of an oscillator X6 according to a sixth embodiment of the present invention.
  • FIG. 21 is a schematic configuration diagram of a phase detector unit included in an oscillator X7 according to a seventh embodiment of the present invention.
  • FIG. 22 is a schematic configuration diagram of an oscillator X7 in which a plurality of phase detector units are connected in parallel to a mother board.
  • FIG. 1 is a schematic configuration diagram of an oscillator A for describing in advance an operation principle of a basic portion in an oscillator according to an embodiment of the present invention described later, and FIG. FIG. 3 is a timing chart in the signal processing of the oscillator B, and FIG. 3 is a timing chart in the signal processing of the oscillator B.
  • FIG. 1 is a schematic configuration diagram of an oscillator A for describing in advance an operation principle of a basic portion in an oscillator according to an embodiment of the present invention described later
  • FIG. FIG. 3 is a timing chart in the signal processing of the oscillator B
  • FIG. 3 is a timing chart in the signal processing of the oscillator B.
  • FIG. 6 is a schematic configuration diagram of an oscillator A1 for describing in advance an operation principle of a basic portion in an oscillator according to an embodiment of the present invention described later
  • FIG. 7 is a timing chart of signal processing of the oscillator A1.
  • 8 is a timing chart when the phase difference of the input signal is small in the signal processing of the oscillator A1
  • FIG. 9 is a timing chart when the phase difference of the input signal is large in the signal processing of the oscillator A1
  • Fig. 11 is a graph showing the spectrum of phase noise in an oscillator with two phase detectors in parallel
  • Fig. 12 is a phase in an oscillator with three phase detectors in parallel.
  • Graph showing the spectrum of noise Fig. 13 is the graph showing the spectrum of phase noise in an oscillator with four phase detectors in parallel, and Fig. 14 is eight phase detectors. Is a graph representing the spectrum of the phase noise in parallel with the oscillator.
  • FIG. 15 is a schematic configuration diagram of an oscillator XI according to a first embodiment of the present invention
  • FIG. 16 is a schematic configuration diagram of an oscillator X2 according to a second embodiment of the present invention
  • FIG. 3 According to the embodiment
  • FIG. 18 is a schematic configuration diagram of a vibrator X3
  • FIG. 18 is a schematic configuration diagram of an oscillator X4 according to a fourth embodiment of the present invention
  • FIG. 19 is a schematic configuration diagram of an oscillator X5 according to a fifth embodiment of the present invention
  • FIG. FIG. 21 is a schematic configuration diagram of an oscillator X6 according to a sixth embodiment of the present invention
  • FIG. 21 is a schematic configuration diagram of a phase detector unit forming the oscillator X7 according to the seventh embodiment of the present invention
  • FIG. 22 is a plurality of phase detectors.
  • FIG. 7 is a schematic configuration diagram of an oscillator X7 in which units are connected in parallel to a mother board.
  • Oscillator A is composed of integrated circuits IC1 and IC2 having functions such as a phase detector and the like, and is combined with integrated circuits IC1 and IC2 to form a PLL and based on the output signals of integrated circuits IC1 and IC2.
  • Filter 310 control signal generation unit
  • voltage control oscillator 410 frequency signal output unit
  • MPU 10 that controls integrated circuits IC1 and IC2
  • latch signal output from MPU 10 D-flip-flop circuits 21 and 22 for adjusting timing are provided.
  • Oscillator A has a REF signal input terminal 160 for receiving a reference signal REF and an RF output terminal 170 for outputting a frequency signal RF output from voltage-controlled oscillator 410 to the outside.
  • the reference signal REF is a signal that has been externally and precisely adjusted so as to be a reference for obtaining an output signal of a desired frequency from the RF output terminal 170.
  • the integrated circuit IC1 includes a frequency divider 121 that divides the reference signal REF received by the REF signal input terminal 160 and outputs the frequency-divided signal as a signal FR1 to the phase detector 131, and a frequency signal output from the voltage-controlled oscillator 410.
  • a frequency divider 111 that divides RF and outputs it as a signal FN1 to a phase detector 131, and a phase detector that outputs a phase difference signal representing the phase difference according to the phase difference between the signal FR1 and the signal FN1 131, a charge pump 141 for outputting a positive or negative constant current pulse as a phase difference signal CP1 according to the phase difference signal from the phase detector 131, and a control for controlling the operation timing of each part in the integrated circuit IC1 With part 151!
  • the phase detector 131 generates a phase difference signal according to the phase difference between the reference signal REF received by the signal REF signal input terminal 160 and the frequency signal RF output from the voltage controlled oscillator 410 This corresponds to an example of a phase detector that performs the above.
  • the reference signal REF If the period of the frequency signal RF is the same, there is no need to provide the frequency dividers 111 and 121. Further, the charge pump 141 may not be provided.
  • the integrated circuit IC2 includes components having the same functions as the integrated circuit IC1, but the first digit of the code is set to “2” to distinguish it from the integrated circuit IC1 (for example, when the phase detector of the integrated circuit IC1 is 131, the phase detector of the integrated circuit IC2 is 132), and the description thereof will be omitted.
  • the loop filter (LF) 310 smoothes (smoothing process) and combines the phase difference signal CP1 output from the charge pump 141 and the phase difference signal CP2 output from the charge pump 142, and This is a filter circuit that generates the control signal VLF.
  • the voltage controlled oscillator 410 is a so-called VCO (Voltage Controlled Oscillator), generates a frequency signal RF according to the voltage of the frequency control signal VLF, and outputs it to the RF output terminal 170 and the frequency dividers 111 and 112.
  • the integrated circuits IC1 and IC2 configured as described above are controlled by the MPU 10 for controlling the integrated circuits IC1 and IC2. Specifically, the MPU 10 transmits the latch signal LE, the data signal DATA, and the clock signal CLK ⁇ to the control units 151 and 152 provided inside the integrated circuits IC1 and IC2, thereby transmitting the integrated circuits IC1 and IC2. Control the operation!
  • the D-flip * flop circuit 21 delays the latch signal output from the MPU 10 and outputs the delayed signal to the control unit 151.
  • the D flip-flop circuit 22 further delays the latch signal delayed by the D flip-flop circuit 21 and outputs the latch signal to the control unit 152.
  • the latch signals are input to the control units 151 and 152 of the integrated circuits IC1 and IC2 at different timings, so that the operation start timings of the integrated circuits IC1 and IC2 are different.
  • the operation start timing of the frequency dividers 111 and 121 in the integrated circuit IC1 is smaller than the operation start timing of the frequency dividers 112 and 122 in the integrated circuit IC2.
  • the advance phase is set in advance so that the waveform of the reference signal REF is advanced by one cycle. (For example, the rising edge of the signal FR1 is advanced by one cycle in the waveform of the reference signal REF with respect to the rising edge of the signal FR2.)
  • the operation of the oscillator A configured as described above will be described with reference to FIGS.
  • the MPU 10 sends a latch signal LE, and the sent latch signal LE is delayed by the D-flip flop circuits 21 and 22, respectively, so that the integrated circuits IC1 and IC2 each It is input to the control units 151 and 152 provided.
  • the D-flip 'flop circuits 21 and 22 set the operation start timings of the integrated circuits IC1 and IC2 so that the phases thereof differ by one cycle in the waveform of the reference signal REF. First, after the integrated circuit IC1 starts operating first, the operation of the integrated circuit IC2 starts.
  • the phase detector 131 detects a phase difference between the signal FR 1 and the signal FN 1, and outputs a phase difference signal corresponding to the phase difference to the charge pump 141. Then, the phase difference signal from the phase detector 131 is processed by the charge pump 141 and output to the loop filter 310 as the phase difference signal CP1. Further, the phase difference signal CP1 is subjected to smoothing processing by the loop filter 310.
  • the integrated circuit IC2 performs the same operation as the integrated circuit IC1, but the operation start timing is delayed by one cycle with the waveform of the reference signal REF as described above.
  • the signal FR2 and the signal FN2 are converted into signals having the same cycle and received by the phase detector 132.
  • the phase detector 132 detects a phase difference between the signal FR2 and the signal FN2, and outputs a phase difference signal corresponding to the phase difference to the charge pump 142. Then, the charge pump 142 processes the phase difference signal from the phase detector 132, The phase difference signal CP2 is output to the loop filter 310. Further, the phase difference signal CP2 is subjected to a smoothing process by the loop filter 310.
  • Phase difference signals CP1 and CP2 subjected to smoothing processing by loop filter 310 are combined, and output to voltage controlled oscillator 410 as frequency control signal VLF, which is a voltage signal indicating a frequency.
  • phase difference signals CP1 and CP2 will be described.
  • the timing at which the phase difference signals CP1 and CP2 are input to the loop filter 310 is as shown in FIG.
  • phase difference signals CP 1 and CP 2 are alternately output from the integrated circuits IC 1 and IC 2 every cycle with the waveform of the reference signal REF, and are input to the loop filter 310.
  • the reason why the output timings of the phase difference signals CP1 and CP2 are alternated every cycle in the waveform of the reference signal REF is that the operation of the integrated circuits IC1 and IC2 having the phase detectors 131 and 132 respectively starts. This is because the timing is shifted by one cycle in the waveform of the reference signal REF as described above.
  • the loop filter 310 generates a new synthesized signal CP by simply synthesizing the phase difference signals CP1 and CP2 whose phases are shifted as described above, and smoothes this to control the frequency.
  • the operation of the voltage controlled oscillator 410 is controlled by generating the signal VLF and transmitting it to the voltage controlled oscillator 410.
  • the frequency of the synthesized signal CP generated by the loop filter 310 is simply obtained by synthesizing the phase difference signals CP1 and CP2, the frequency is twice the frequency of the phase difference signal CP1 or CP2. (Increases in proportion to the number of phase detectors).
  • the frequency control signal VLF obtained by smoothing the composite signal CP is a signal indicating a frequency twice as high as the frequency of the phase difference signal CP1 or CP2. It can be considered that the frequency has apparently doubled.
  • the oscillator A is composed of the same phase detector and the same phase detector as the conventional oscillator B described above, the oscillator A is virtually twice as large as the oscillator B compared to the oscillator B. It becomes possible to input the frequency control signal VLF, which has been phase-compared at the frequency, to the voltage-controlled oscillator 410.
  • phase noise of each of the phase difference signals CP1 and CP2 is almost random, Part of the phase noise cancels each other out by the synthesis, and the phase noise of the frequency control signal VLF does not increase so as to be proportional to the number of the plurality of phase detectors, and theoretically only about (2) times. No. Therefore, the floor level of the phase noise can be reduced as compared with the oscillator B. As a result, the frequency of the signal input to each phase detector can be reduced, and the performance of the signal compared with the phase comparator can be increased without using a high-precision phase comparator. It is possible to reduce the phase noise (improve the SZN ratio) while using a (low-cost) phase detector with the (accuracy) as it is.
  • the oscillator A outputs the frequency control signal VLF at twice the frequency of the conventional oscillator B.
  • the number of D-flip 'flop circuits is three, which is the same as that of the integrated circuit IC1.
  • the number of the oscillator B is an integral multiple.
  • the frequency control signal VLF indicating the frequency can be output.
  • a current control oscillator may be used as long as the control signal output from the power loop filter 310 shown in the case of the voltage control oscillator is a current value. ⁇ .
  • the oscillator A has a configuration in which the phases of the frequency signal RF and the reference signal REF are shifted by a predetermined amount for each phase detector (for each IC) by the D-flip 'flop circuits 21 and 22.
  • the phase may not be changed.
  • FIG. 6 is a diagram illustrating a schematic configuration of an oscillator A1 for explaining a principle in which a phase is not changed for each phase detector (for each IC).
  • the oscillator A 1 is obtained by removing the MPU 10 and the two D-flip flop circuits 21 and 22 from the oscillator A shown in FIG. As a result, the phases of the output signals of the integrated circuits IC1 and IC2 may be slightly shifted due to the variation in the characteristics of the integrated circuits IC1 and IC2. It is only. Also, in the oscillator A1, in order to limit the current flowing when the output currents of the charge pump 141 and the charge pump 142 have opposite polarities, the signal path from the integrated circuits IC1 and IC2 to the loop filter 310 is limited. Are provided with resistors 51 and 52.
  • a filter F1 is provided in a power supply path to the integrated circuit IC1 including the phase detector 131, and a filter F2 is provided in a power supply path to the integrated circuit IC2 including the phase detector 132. .
  • the level (pulse) of the output signal of each circuit section constituting the integrated circuits IC1 and IC2 is changed. It changes almost all at once. For this reason, if the integrated circuits IC1 and IC2 are directly connected by sharing one power supply, a large pulse-like current flows almost simultaneously to each circuit part, causing the power supply voltage to drop in a pulse-like manner. obtain. This voltage drop becomes pulse noise. Therefore, by providing the filters Fl and F2, generation of such pulse-like noise is prevented.
  • the filters Fl and F2 are RC low-pass filters including the resistors 61 and 62 and the capacitors 71 and 72, respectively, but are not limited thereto.
  • an LC filter consisting of a coil and a capacitor or an active filter such as a three-terminal regulator can be avoided.
  • FIG. 7 is a timing chart showing signal processing in the oscillator A1. As shown in FIG. 7, the waveforms of the phase difference signals CP1 and CP2 output from the charge pumps 141 and 142 are slightly delayed from the original timings indicated by broken lines.
  • An IC integrated circuit
  • a digital circuit which is composed of a digital circuit, and passes through a digital circuit due to random noise of a semiconductor element or random noise or fluctuation of a power supply voltage.
  • the delay time of the signal changes randomly within a certain time width.
  • Such fluctuation (variation) of the delay time is called jitter.
  • the delay of the waveforms of the phase difference signals CP1 and CP2 shown in Fig. 7 is due to the effect of jitter, and this delay varies randomly. Also, since the integrated circuits IC1 and IC2 are independent circuits, there is almost no correlation between the jitter generated in the phase difference signal CP1 and the jitter generated in the phase difference signal CP2. Random for each It is. Therefore, it is considered that the jitter component in the frequency control signal VLF generated by combining the phase difference signals CP1 and CP2 by the loop filter 310 is the power sum of the jitter components of the output signals of the integrated circuits IC1 and IC2. .
  • the reference signal REF and the frequency signal RF produce the original phase comparison signal component (the original output excluding one jitter component in the integrated circuits IC1 and IC2).
  • Signal is considered to be a synchronized signal.
  • the original phase comparison signal component in the signal synthesized by the loop filter 310 is the current sum of the respective original phase comparison signal components in the phase difference signals CP1 and CP2.
  • N 2
  • Noize 3dB.
  • the SN ratio (Signal / Noise) is improved by 3db, and the floor level of the phase noise is improved by 3dB.
  • the oscillator A and the oscillator A1 operate the two integrated circuits IC1 and IC2 in parallel, but the present invention is not limited to this, and the same effect can be obtained by using three or more.
  • the floor level of the phase noise can be improved by 10 X log (N). It can.
  • the configuration of parallel operation as shown in Fig. 6 can be easily realized by arranging a plurality of integrated circuits on a printed circuit board.
  • FIGS. 10 to 14 are graphs showing an example of the spectrum of the phase noise of the oscillator (analysis result of the frequency signal RF output), and the horizontal axis shows the deviation (frequency offset) from a predetermined carrier frequency.
  • the vertical axis represents the level of phase noise.
  • the plot portions of the marker numbers 2 to 4 represent the level of the phase noise of the voltage controlled oscillator 410.
  • FIG. 10 shows the spectrum of the phase noise in the conventional oscillator B (when there is one phase detector) shown in FIG. 3, and FIG. 11 shows the spectrum in the case where two phase detectors are arranged in parallel.
  • the phase noise spectrum of oscillator A1 shown in Fig. 12, Fig. 12 is the phase noise spectrum of the oscillator when three phase detectors are connected in parallel, and Fig. 13 is the phase of the oscillator when four phase detectors are connected in parallel.
  • FIG. 14 is an example of a graph showing the spectrum of the phase noise in the oscillator when eight phase detectors are arranged in parallel.
  • the floor level (level at a point of 10 kHz from the carrier) of the phase noise derived from the phase detector is as follows when one phase detector (conventional) is used. 99. l ldBcZHz, with two phase detectors— 103.58 dBcZHz, with three phase detectors— 105.59 dBc / Hz, with phase detector power—107.30 dBc / Hz, phase For eight detectors-110. OOdBc / ⁇ . This result also indicates that the more the number of phase detectors is, the more the phase noise can be reduced.
  • the wiring length for supplying the frequency signal RF and the reference signal REF to a plurality of integrated circuits such as the integrated circuits IC1 and IC2 is as follows. Pulse noise does not overlap each other even if the lengths differ by about l to 100 mm. Therefore, interference can be reduced, and as a result, phase correlation is reduced due to the loss of noise correlation.
  • the oscillator XI shown in Fig. 15 has a REF signal input terminal 160 (receiver) for receiving a reference signal REF indicating the frequency reference from the outside, a frequency control signal VLF, and a frequency control signal VLF.
  • the frequency control oscillator 410 (frequency signal output unit) that outputs the corresponding frequency signal RF, and the reference signal REF received by the REF signal input terminal 160 are frequency-divided, and the phase detector 131, Frequency dividers 121 and 122 output to 132, respectively, and frequency dividers 111 and 112 which divide the frequency signal RF output from the voltage controlled oscillator 410 and output them to the phase detectors 131 and 132 as signals FNl and FN2.
  • a phase detector 131, 132 that outputs a phase difference signal representing the phase difference according to the phase difference between the signal F R1 and the signal FN1, and positive or negative according to the phase difference signal from the phase detector 131, 132.
  • Charge pump 141 which outputs the constant current pulses of the phase difference signals CP1 and CP2, respectively.
  • 142 a loop filter 310 (control signal generation unit) that generates a frequency control signal VLF based on the phase difference signals CP1 and CP2, and a power supply voltage to operate internal circuits such as the phase detectors 131 and 132 And a start-up control circuit 7.
  • the frequency divider 111, the frequency divider 121, the phase detector 131, the charge pump 141, and the lock detection circuit 161 are integrated.
  • the integrated circuit IC1 is configured.
  • a frequency divider 112, a frequency divider 122, a phase detector 132, a charge pump 142, and a lock detection circuit 162 are integrated to form an integrated circuit IC2.
  • the lock detection circuits 161 and 162 are provided in a general frequency synthesizer IC.
  • the detection method is different depending on the IC.
  • the phase difference between the signal FN1 (signal FN2) and the signal FR1 (signal FR2) is continuous for a predetermined period (for example, 5 periods) and a predetermined phase difference time (for example, If it is less than 15 nanoseconds (or less than a predetermined phase angle), it is determined that the phases are synchronized, and the lock-on signal is output ON, and in other cases, it is output OFF. And so on.
  • the integrated circuits IC1 and IC2 respectively Resistors 51 and 52 are provided on a signal path leading to the loop filter 310.
  • the activation control circuit 7 determines the frequency of the phase difference signals CP 1 and CP 2 output from the integrated circuits IC 1 and IC 2, that is, the frequency division ratio N of the frequency dividers 111 and 112 and the frequency division ratio of the frequency dividers 121 and 122 This is a control circuit that sets R, resets and starts the integrated circuits IC1 and IC2.
  • the power supply units 11 and 12 supply the integrated circuits IC 1 and IC 2, that is, the phase detectors 131 and 132, respectively, with one-to-one operation power supply voltages.
  • the power supply units 11 and 12 are DC stabilized power supplies having sufficiently low noise so as not to deteriorate the phase noise of the phase detectors 131 and 132, for example.
  • the receiving unit may be any one for receiving the external force reference signal REF, for example, a wiring pattern connected to the integrated circuits IC1 and IC2, or a signal input terminal of the integrated circuits IC1 and IC2.
  • a connector or the like for connecting the oscillator XI to an external circuit may be used.
  • the phase detectors 131 and 132 output the reference signal REF received by the signal REF signal input terminal 160 and the frequency signal RF output from the voltage controlled oscillator 410.
  • This corresponds to an example of a plurality of phase detectors that generate a phase difference signal according to the phase difference. If the periods of the reference signal REF and the frequency signal RF are the same, it is not necessary to provide the frequency dividers 111, 121, 112, 122. Further, the charge pumps 141 and 142 need not be provided.
  • the operation of the oscillator XI configured as described above will be described.
  • the start-up control circuit 7 may make the operation start timing of the integrated circuit IC1 different from the operation start timing of the integrated circuit IC2 in the same manner as the oscillator A1 shown in FIG.
  • the integrated circuits IC1 and IC2 may be started to operate at the same time so that the characteristic difference between the integrated circuits 1 and IC2 causes a difference between the timing of the phase difference signal CP1 and the timing of the phase difference signal CP2. ,.
  • the phase noise of the frequency signal RF signal is substantially equal to lZsqrt (N) [N is the number of the phase detectors] by the configuration in which the phase detectors 131 and 132 are operated in parallel. Reduced.
  • N is the number of the phase detectors
  • the phase noise in the frequency signal RF caused by the noise voltage output from this power supply is synchronized with the same power supply noise in each of the phase detectors 131 and 132. Therefore, even if a plurality of phase detectors 131 and 132 are operated in parallel, no reduction occurs.
  • the power supplies 11 and 12 are provided for each of the integrated circuits IC1 and IC2, that is, for each of the phase detectors 131 and 132, as in the oscillator XI, the noise voltage is randomly generated for each of the power supplies 11 and 12. Therefore, the phase noise caused by the power supply is reduced by partially canceling the phase noise.
  • a low-pass filter composed of an RC circuit was provided between one stable power supply and each of the eight phase detectors to attenuate the noise voltage output from the power supply.
  • the noise is extremely small, and one ultra-stable power supply is provided, and a noise-suppressing power supply is provided.
  • the provision of the plurality of power supply units 11 and 12 makes it possible to reduce the phase noise in the frequency signal RF signal caused by noise generated in the power supply. Also, like the oscillator A shown in FIG. 1 and the oscillator A1 shown in FIG. 6, the signal frequency input to each phase detector can be reduced, so that the frequency of the signal compared by the phase comparator can be reduced. It is possible to reduce the phase noise (improve the SZN ratio) without using a high-precision phase comparator, and without using a high-precision phase comparator and using a (low-cost) phase detector with the conventional performance (accuracy). It becomes.
  • the oscillator X2 shown in FIG. 16 includes a plurality of power supply units 11 and 12, similarly to the oscillator XI shown in FIG.
  • the oscillator X2 shown in FIG. 16 differs from the oscillator XI shown in FIG. 15 in that in addition to the integrated circuits IC1 and IC2, integrated circuits IC3 and IC4 having the same configuration as the integrated circuit IC1 are further provided.
  • the integrated circuits IC3 and IC4 include the same circuits as the integrated circuit IC1 in addition to the phase detectors 133 and 134. The description of the internal configuration of the integrated circuits IC1 to IC4 is omitted.
  • phase difference signal generated in the same manner as the phase difference signal CP1 in the integrated circuit IC1 CP3, CP4 output IC3, IC4 output respectively.
  • resistors 53 and 54 similar to the resistors 51 and 52 are provided on a signal path from the integrated circuits IC3 and IC4 to the loop filter 310.
  • an operation power supply voltage is supplied from the power supply unit 11 to the integrated circuits IC1 and IC2, and an operation power supply voltage is supplied from the power supply unit 12 to the integrated circuits IC3 and IC4. Thereby, a power supply voltage for operating a plurality of phase detectors is supplied.
  • the noise voltage in the output voltage is about 60nVZSQRT (Hz), which is sufficiently smaller than the phase noise generated by the phase detector. Therefore, even if a relatively small number of phase detectors are connected to one stable power supply, for example, about two to four The phase noise caused by the power supply can be reduced as compared with the case where a power supply device is used.
  • the oscillator X3 shown in FIG. 17 is different from the oscillator XI shown in FIG. 16 in that resistors 61 and 62 are connected in series between the power supply unit 11 and the power supply unit 12, and a connection point between the resistor 61 and the resistor 62 is provided.
  • the difference is that the voltage generated in step (1) is supplied as the power supply voltage for operation of the integrated circuits IC1 to IC4.
  • the electric power generated by the plurality of power supply units 11 and 12 is combined and supplied to the plurality of phase detectors 131 to 134 included in the integrated circuits IC1 to IC4.
  • the oscillator X4 includes integrated circuits IC1 to IC4 similarly to the oscillator X3 shown in FIG. 17, and has a configuration in which the integrated circuits 1 to IC4 (the phase detectors 131 to 134) operate in parallel. Note that, in FIG. 18, the configuration other than the REF signal input terminal 160, the integrated circuits IC1 to IC4, and the signal path of the reference signal REF (signal path of the frequency signal RF) is omitted.
  • the oscillator X4 shown in FIG. 18 differs from the oscillator X3 shown in FIG. 17 in the following points. That is, the oscillator X4 shown in FIG. 18 includes, for example, a line 8 (first transmission line) for transmitting the reference signal REF received by the REF signal input terminal 160, and a branch from the line 8 to the integrated circuits IC1 to IC8. Process C4 Branches 85-88 (a plurality of first branches) for supplying the reference signal REF to the phase detectors 131-134, respectively, and the terminating resistor 32 (first terminating resistor) provided on the line 8 And In this case, the line 8 and the branch lines 85 to 88 correspond to an example of the first high-frequency signal line.
  • the branch lines 85 to 88 are provided with capacitors 81 to 84 for cutting the DC component of the signal.
  • the reference signal REF received by the REF signal input terminal 160 is connected to the line 8 to 88.
  • the oscillator X4 includes, for example, a line 8a (second transmission line) for transmitting the frequency signal RF output from the voltage controlled oscillator 410 and a branch from the line 8a, and integrated circuits IC1 to IC4 (phase detectors). 131-134) to supply the frequency signal RF to each of the plurality of branch lines 85a-88a (a plurality of second branch lines), and a terminating resistor 32a (second terminating resistor) provided on the line 8a.
  • the line 8a and the branch lines 85a to 88a correspond to an example of a second high-frequency signal line.
  • the branch lines 85a to 88a are provided with capacitors 8 la to 84a for cutting the DC component of the signal.
  • the frequency signal RF output from the voltage controlled oscillator 410 is connected to the line 8a, The signals are supplied to the integrated circuits IC1 to IC4 via the branches 85a to 88a and the capacitors 81a to 84a.
  • the lines 8, 8a, the branch paths 85 to 88, and the branch paths 85a to 88a are, for example, microstrip lines. This is a transmission line for high-frequency signals such as a road.
  • the terminating resistors 32 and 32a are terminating resistors that adjust the impedance of the transmission line and reduce signal reflection.
  • the wiring cannot be regarded as a lumped constant circuit, and the distributed constant It needs to be treated as a circuit. That is, under such conditions, in order to supply the same level of reference signal REF to each of the phase detectors 131 to 134, it is necessary to design a signal distribution circuit by applying the concept of a distributed constant circuit. .
  • the frequency of the reference signal REF is 100 MHz
  • the wavelength is about 160 cm on the FR4 glass epoxy printed circuit board. Therefore, the wiring length of the signal line transmitting the reference signal REF is 3 cm.
  • the distance between the input ends of the reference signal REF between the phase detectors arranged farthest apart is about 16 cm, which is a distributed constant circuit. You have to design.
  • the reference signal REF is transmitted via a line 8 such as a microstrip line having a distributed capacitance of 50 ⁇ and a terminating resistor 32 (for example, a pure resistance of 50 ⁇ ) provided at the end thereof for preventing reflected waves.
  • a reference signal REF having a substantially uniform amplitude flows through the line 8 over its entire length.
  • phase detectors 131 to 134 are branched and output from the line 8 via the branch lines 85 to 88 and the capacitors 81 to 84, respectively, the phase detectors 131 to 134 respectively Can be supplied with the same voltage amplitude. As a result, design without treating it as a distributed constant circuit becomes easier.
  • the input impedance (about 300 ⁇ ) of the integrated circuits IC1 to IC4 is sufficiently larger than the distributed capacitance (about 50 ⁇ ) of the line 8 and the branch lines 85 to 88! / Disturbing the reference signal REF on 85-88 is reduced.
  • the transmission of the output signal (frequency signal RF) of the voltage-controlled oscillator 410 is also a reference. The same can be said for the transmission of the signal REF. Therefore, even when the frequency signal RF is transmitted by the line 8a and the branch lines 85a to 88a, the same effect as that when the frequency signal RF is transmitted by the line 8 and the branch lines 85a to 88a is obtained.
  • the signal input terminals of the integrated circuits IC1 to IC4 are different.
  • FIG. 18 a symbol indicating the configuration is shown in the forceps.
  • the oscillator whose configuration has been replaced with the symbol in the power box is hereafter referred to as oscillator X4 '.
  • the frequency power of the output signal (frequency signal RF) of the voltage controlled oscillator 410 is 300 MHz or less, a line such as a microstrip line having a distribution capacitance of 50 ⁇ and a termination resistance of 50 ⁇ is used. 8a and the branch lines 85a to 88a, the input impedance of the phase detectors 131 to 134 is sufficiently larger than the distribution capacitance of the line 8a and the branch lines 85a to 88a. The disturbance of the RF signal is reduced.
  • oscillator X5 according to a fifth embodiment of the present invention will be described with reference to the configuration diagram of FIG.
  • the oscillator X5 shown in FIG. 19 differs from the oscillator X4 'shown in FIG. 18 in that buffer amplifiers 91 to 94 are provided between the line 8a and the capacitors 81a to 84a in the branch lines 85a to 88a. .
  • the characteristic operation of the oscillator X5 will be described.
  • the frequency of the output signal (frequency signal RF) of the voltage controlled oscillator 410 becomes 1 GHz or more, the impedance of the RF signal input in the integrated circuits 1 to IC4 decreases to 5 ⁇ . Therefore, the configuration of the oscillator X4 'cannot be transmitted (without properly applying the frequency signal RF).
  • buffer amplifiers 91 to 94 whose input impedance is, for example, about 300 ⁇ or more are used, and the integration from the branch paths 85a to 88a is performed.
  • the frequency signal RF on the line 8a and the branch lines 85a to 88a is increased as the frequency of the output signal of the voltage controlled oscillator 410 increases. Disturbance of the signal is reduced.
  • the oscillator X6 shown in FIG. 20 differs from the oscillator X4 ′ shown in FIG. 18 in that a hybrid circuit 500 is provided instead of the line 8a, the branch paths 85a to 88a, and the terminating resistor 32.
  • the hybrid circuit 500 is a multi-branch distributed constant circuit formed by connecting two-branch hybrid circuits 341 to 343, which are a kind of distributed constant circuit, in multiple stages.
  • Each of the first and second circuits 341 to 343 is a distributed constant circuit for splitting an input signal into two.
  • a Wilkinson divider known as an in-phase divider can be used.
  • the frequency signal RF output from the voltage controlled oscillator 410 is multiply branched into two, four, eight,...
  • the hybrid circuits 341 to 343 to each of the integrated circuits IC1 to IC4.
  • the frequency signal RF can be supplied to the integrated circuits IC1 to IC4 using the distributed capacitance circuit, so that, for example, the frequency of the reference signal REF is increased, and furthermore, the wiring length of the signal line is set to the value of the reference signal REF. Even when the wavelength is longer than about 2% of the wavelength, a signal having the same voltage amplitude can be supplied to each of the integrated circuits IC1 to IC4.
  • the oscillator X7 includes a phase detector unit U (unit), a motherboard MB, a loop filter 310, a voltage controlled oscillator 410, a reference oscillator 160a, and a start control circuit 7 (not shown).
  • the phase detector unit U is composed of a module composed of the integrated circuits IC1, IC2, the power supply unit 11, the resistors 51, and the resistors 52 in the oscillator X2 shown in FIG. And is configured as one phase detector unit U. Further, the phase detector unit U includes a connector 35 for connecting the phase detector units U in parallel. [0124]
  • the number of integrated circuits provided in the phase detector unit U that is, the number of phase detectors is not limited to two, and may be three or more. Further, the number of power supply units included in the phase detector unit U is not limited to two, and may be three or more.
  • the motherboard MB electrically connects a plurality of, for example, three phase detector units U, a loop filter 310, a voltage controlled oscillator 410, a reference oscillator 160a, and a startup control circuit 7 (not shown).
  • a printed circuit board made of FR4 glass epoxy is used as a wiring board for connection to form a circuit equivalent to the oscillator X2 shown in FIG.
  • a loop filter 310, a voltage controlled oscillator 410, a reference oscillator 160a, a plurality of, for example, three connectors 35 ', and a startup control circuit 7 (not shown) are attached. ing.
  • the reference oscillator 160a is an oscillator that outputs the reference signal REF. Note that the oscillator X7 may not include the reference oscillator 160a and may be configured to be supplied with an external reference signal REF.
  • the phase detector unit U and the motherboard MB are detachably configured by connectors 35 and 35 '.
  • the power supply voltage Power supplied from the outside by the motherboard MB and the control of the start-up control circuit 7 are controlled.
  • the signal Start, the reference signal REF output from the reference oscillator 160a, and the frequency signal RF output from the voltage controlled oscillator 410 are supplied to the phase detector unit U via the connectors 35 and 35 '.
  • the power supply voltage Power output from the connector 35 is supplied as the primary side power supply voltage of the power supply unit 11, and the control signal Strategy output from the connector 35 is integrated circuits IC1, IC2 And the frequency signal RF output from the connector 35 is supplied to the integrated circuits IC1 and IC2 via the buffer amplifier 101, and the reference signal REF output from the connector 35 is supplied to the integrated circuits IC1 and IC2 via the buffer amplifier 101. Supplied to
  • a signal generated at a connection point between the resistors 51 and 52 that is, a combined signal CP that is a signal obtained by combining the phase difference signal CP1 and the phase difference signal CP2 is output.
  • a combined signal CP that is a signal obtained by combining the phase difference signal CP1 and the phase difference signal CP2 is output.
  • CP is smoothed and output to voltage controlled oscillator 410 as frequency control signal VLF.
  • the connector 35 corresponds to an example of a connection unit.
  • the oscillator X7 shown in FIG. 22 can easily increase or decrease the number of phase detector modules U in accordance with the required phase noise level. ) Can be improved.
  • an oscillator includes a receiving unit for receiving a reference signal indicating a frequency reference from outside, and a frequency control signal for indicating a frequency, A frequency signal output unit for outputting a frequency signal corresponding to the frequency control signal; and a phase difference between the reference signal received by the receiving unit and the frequency signal output from the frequency signal output unit.
  • a plurality of phase detectors that output a phase difference signal representing the following, and the frequency signal output unit that generates the frequency control signal based on the plurality of phase difference signals output from the plurality of phase detectors
  • a plurality of power supply units for generating a power supply voltage for operating the plurality of phase detectors.
  • the frequency control signal is generated based on the plurality of phase difference signals output from the plurality of phase detectors, the frequency control signal is more virtual than in the case where one phase detector is used.
  • a signal corresponding to a case where phase comparison is performed at a frequency proportional to the number of phase detectors is obtained.
  • the signal frequency input to each phase detector can be reduced, and as a result, phase noise can be reduced.
  • phase noise of each phase detector is almost random, a part of the phase noise output from each phase detector is included in the frequency control signal generated based on the plurality of phase difference signals. Since they cancel each other, an increase in phase noise due to the provision of a plurality of phase detectors can be reduced.
  • the power supply unit supplies power to the plurality of phase detectors.
  • the noise superimposed on each phase difference signal due to the power supply noise is also random, and the frequency control signal generated based on a plurality of phase difference signals is output from each phase detector.
  • the phase noise can be reduced (the SZN ratio can be improved).
  • each power supply unit supplies a power supply voltage to each phase detector on a one-to-one basis.
  • phase noise caused by the power supply noise output from each phase detector is mutually canceled, thereby reducing the phase noise. be able to.
  • the power generated by the plurality of power supply units may be combined and supplied to the plurality of phase detectors.
  • the number of power supply units and the number of phase detectors can be made different, so that the number of power supply units can be reduced.
  • a unit including at least one of the plurality of power units and the plurality of phase detectors is provided, and the unit is provided with a connection unit for connecting the other units in parallel.
  • the number of phase detector modules U can be easily increased or decreased according to the required phase noise level, so that the flexibility of the device configuration can be improved.
  • a second transmission path for transmitting the frequency signal output from the frequency signal output unit and a plurality of supply paths that branch from the second transmission path and supply the frequency signal to each of the phase detectors It is preferable to include a second high-frequency signal line including a second branch, and a second terminating resistor provided in the second transmission line. This makes it easy to match the impedance of the transmission path and transmit a frequency signal having the same voltage amplitude to each phase detector.
  • each of the second branch paths supplies the frequency signal to each of the phase detectors via a buffer amplifier that increases an input impedance. This allows each The input impedance of each phase detector as viewed from the second branch path is increased, and a frequency signal can be supplied to each phase detector while reducing disturbance of the frequency signal.
  • each of the phase detectors supplies each of the phase detectors with a frequency signal whose frequency signal output section power is also output using a distributed constant circuit.
  • the frequency signal can be transmitted using the distributed constant circuit, so that it is easy to transmit a signal having the same voltage amplitude to each phase detector.
  • the present invention can be used for an oscillator.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　出力信号及び外部からの基準信号の２つの入力信号の位相差を検出し、該位相差に基づいて出力信号を所望の周波数に制御するための位相差信号を出力する位相検波器を具備する発振器において、実際の位相比較周波数を上げることなく位相雑音を低減する。 　位相検波器１３１，１３２を具備する集積回路ＩＣ１，ＩＣ２を複数並列に動作させ、複数の位相検波器の出力を合成した合成位相差信号をループフィルタ３１０を介して電圧制御発振器４１０に出力する。複数の電源部１１，１２を設け、位相検波器１３１，１３２各々に個別に或いは並列接続して電力を供給する。

Description

明 細 書
発振器
技術分野
[0001] 本発明は、例えば有線若しくは無線で通信を行うための通信装置等で使用される 発振器に関するものである。
背景技術
[0002] 従来より、例えば有線若しくは無線で通信を行うための通信装置等で使用される発 振器がある。このような発振器の具体例を図 3を参照して説明する。従来の発振器の 一例である発振器 Bは、従来より知られる PLL (Phase
Locked Loop)の構成を具備するものであり、 MPU100より出力されるラッチ信号 L E、データ信号 DATA、及びクロック信号 CLKを、コントロール部 150で受信すること によって制御されるものである。
[0003] 具体的には、発振器 Bは、所望の周波数の出力信号を得るための基準となるように 外部で高精度に調整された基準信号 REF及び発振器 Bが実際に RF出力端子 170 力 出力する周波数信号 RFに基づいて、該基準信号 REF及び周波数信号 RFの互 いの位相差を検出し、該検出結果に基づいて、周波数信号 RFを所望の周波数に制 御するための位相差信号を出力する位相検波器 130と、位相検波器 130により検出 された位相差に応じて出力された位相差信号の反転若しくは非反転等の処理を行う チャージポンプ 140と、チャージポンプ 140により出力された位相差信号に対してス ムージング処理を施すループフィルタ 300と、ループフィルタ 300でスムージング処 理が施された位相差信号に基づいて所望の周波数の周波数信号 RFを生成する電 圧制御発振器 400とを具備して構成されて ヽる。
[0004] 周波数信号 RFは RF出力端子 170から外部へ出力され、基準信号 REFは REF信 号入力端子 160によって外部力も受信される構成となっている。また、電圧制御発振 器 400から出力された周波数信号 RFは、位相検波器 130により取得される前に、分 周器 110によって所定の分周比 Nで分周されて信号 FN1とされる。また、 REF信号 入力端子 160によって受信された基準信号 REFは、位相検波器 130により取得され る前に、分周器 120によって所定の分周比 Rで分周されて信号 FR1とされる。この場 合、分周比 Nと分周比 Rとは、信号 FN1の周期と信号 FR1とを同じ周期にするよう〖こ 設定されている。
[0005] そして、分周器 110, 120から信号 FN1と信号 FR1とが位相検波器 130へ出力さ れる。なお、基準信号 REF及び周波数信号 RFの周期が同じであれば分周器 110、
120を設ける必要は無い。
[0006] チャージポンプ 140は、位相検波器 130の出力信号を信号 FN1と信号 FR1との位 相差に応じて、正の定電流出力、負の定電流出力、若しくは無出力（オフ）の 3つの モードに変換するものであり、省略することも可能である。
[0007] また、周波数シンセサイザ ICは分周器 110、分周器 120、位相検波器 130、チヤ一 ジポンプ 140、及びコントロール部 150を 1つの集積回路で構成した ICチップの一例 である。
[0008] このように構成された発振器 Bは、例えば図 4に示すようなタイミングで各信号の取 得及び生成を行っている。
[0009] 例えば、 REF信号入力端子 160により入力される基準信号 REFは、分周器 120に よって分周（この場合、分周比 R= 2)されて信号 FR1となる。また、電圧制御発振器 400から出力される周波数信号 RFは分周器 110によって分周（この場合、分周比 N =8)されて信号 FN1となる。そして、信号 FR1と信号 FN1とが同じ周期の信号となつ て位相検波器 130により取得される。
[0010] 位相検波器 130は、取得した信号 FR1と信号 FN1とにおける互いの位相差を検出 し、その位相差に応じた位相差信号を出力する。チャージポンプ 140は、位相検波 器 130から出力された位相差信号を加工することにより位相差信号 CP1を生成する 。そして、位相差信号 CP1は更にループフィルタ 300によってスムージング処理が施 される。さらに、電圧制御発振器 400によって、スムージング処理が施された信号に 基づいて所望の周波数の周波数信号 RFが分周器 110及び RF出力端子 170へ出 力される。
[0011] ここで、チャージポンプ 140が行う位相差信号の加工について説明する。例えば、 図 4に示すように信号 FR1の位相が信号 FN1の位相より進んでいる場合に、チヤ一 ジポンプ 140は位相差信号 CP1を位相差に相当するパルス幅の正の定電流パルス で出力する。一方、図 5に示すように信号 FR1の位相が信号 FN1の位相より遅れて いる場合に、チャージポンプ 140は位相差信号 CP1を位相差に相当するパルス幅の 負の定電流パルスで出力する。なお、パルスのない期間はチャージポンプの出力は 開放される。
[0012] したがって、電圧制御発振器 400は、位相差信号 CP1の定電流パルスの極性及び パルス幅に応じて周波数信号 RFの周波数を所望の値となるように制御して 、る。
[0013] ところで、近年発展が著 ヽ有線若しくは無線の通信環境にぉ ヽては、高度なデジ タル変調方式がより高い周波数で使われるようになってきている。そして、このような デジタル変調信号の復調時における周波数変換に、図 3に示す発振器 Bが用いられ ている。そのため、発振器 Bで発生する位相雑音を可能な限り低減することが求めら れている。
[0014] この発振器で発生する位相雑音は、上述の分周器 110、 120の分周比を大きくす ればするほど大きくなることが知られている。
[0015] 具体的な実験結果としては、周波数信号 RFの出力周波数を 6GHz、分周比 Nを 2 00、位相検波器 130に入力される信号 FN1の周波数を 30MHzとした場合に、位相 雑音のフロアレベルは— 97dBZHz程度となった。なお、フロアレベルとは、周波数 信号 RFの周波数の最大値からみた位相雑音の低い周波数成分であり、主に周波数 シンセサイザ IC力も発生する位相雑音のレベルのことである。また、周波数信号 RF の周波数を 6GHz、分周比 Nを 6000、位相検波器 130に入力される信号 FN1の周 波数を 1MHzとした場合に、位相雑音のフロアレベルは 84dBZHz程度となった
[0016] 前記実験結果から、周波数信号 RFの周波数が同一である場合に分周比が大きく なるほど位相雑音が増加することが分かる。そこで、位相雑音を低減するためには、 分周器の分周比を小さくすることが考えられるが、現状、位相検波器 130は取り扱う 位相比較周波数には上限 (最大で約 56MHz)があるので、上述のデジタル変調の ように高周波を取り扱う場合は、分周器の分周比を大きくして位相検波器 130に入力 される信号周波数を低下させる必要があるため、分周器の分周比を小さくすることが できず、位相雑音を抑えることが困難であった。
[0017] 一方、 PLLのアンロック時とロック時とで、 PLLの同期範囲の広いデジタル位相比 較器と位相雑音の低いアナログ位相比較器とを切り替えて使用する技術が知られて いる。この技術〖こよれば、同期範囲を広くとりつつ、位相雑音の低い信号を得ることが 可能となるが、目標とする位相雑音を実現できる高精度の位相比較器を用意しなけ ればならな 、と 、う問題点があった。
発明の開示
[0018] 本発明は上記事情に鑑みてなされたものであり、その目的とするところは、位相比 較器により位相比較される信号の周波数を上げることなぐまた特に高精度の位相比 較器を用いることなく位相雑音を低減することにある。
[0019] 本発明に係る発振器は、外部から周波数の基準を示す基準信号を受信するため の受信部と、周波数を指示するための周波数制御信号を受信して、当該周波数制 御信号に応じた周波数信号を出力する周波数信号出力部と、前記受信部により受 信された基準信号と前記周波数信号出力部力 出力された周波数信号との位相差 に応じて、当該位相差を表す位相差信号を出力する複数の位相検波器と、前記複 数の位相検波器から出力された複数の位相差信号に基づ!、て、前記周波数制御信 号を生成して前記周波数信号出力部へ出力する制御信号生成部と、前記複数の位 相検波器を動作させるための電源電圧を生成する電源とを備えることを特徴としてい る。
[0020] この発明によれば、周波数制御信号は、複数の位相検波器から出力された複数の 位相差信号に基づいて生成されるので、 1つの位相検波器を用いる場合に比べ、仮 想的に位相検波器の数に比例した周波数で位相比較を行った場合に相当する信号 となるので、各位相検波器に入力される信号周波数を低下させることができる結果、 位相比較器により位相比較される信号の周波数を上げることなぐまた特に高精度の 位相比較器を用いることなく位相雑音を低下させることができる。
[0021] また、位相検波器各々の位相雑音はほぼランダムであるため、複数の位相差信号 に基づいて生成される周波数制御信号において、各位相検波器から出力された位 相雑音の一部が相互に相殺されるので、複数の位相検波器を設けたことにより位相 雑音を低減することができる。
図面の簡単な説明
[図 1]本発明に係る発振器の原理を説明するための第 1の構成を有する発振器 Aの 概略構成図である。
[図 2]発振器 Aの信号処理におけるタイミングチャートである。
[図 3]従来の発振器 Bの概略構成図である。
[図 4]発振器 Bの信号処理におけるタイミングチャートである。
[図 5]発振器 Bの信号処理におけるタイミングチャートである。
[図 6]本発明に係る発振器の原理を説明するための発振器 A1の概略構成図である
[図 7]発振器 A1の信号処理におけるタイミングチャートである。
[図 8]発振器 A1の信号処理における入力信号の位相差力 S小さい場合のタイミングチ ヤートである。
[図 9]発振器 A1の信号処理における入力信号の位相差が大きい場合のタイミングチ ヤートである。
[図 10]従来の発振器 Bにおける位相雑音のスペクトラムを表すグラフである。
[図 11]位相検波器 2つを並列した発振器における位相雑音のスペクトラムを表すダラ フである。
[図 12]位相検波器 3つを並列した発振器における位相雑音のスペクトラムを表すダラ フである。
[図 13]位相検波器 4つを並列した発振器における位相雑音のスペクトラムを表すダラ フである。
[図 14]位相検波器 8つを並列した発振器における位相雑音のスペクトラムを表すダラ フである。
[図 15]本発明の第 1実施例に係る発振器 XIの概略構成図である。
[図 16]本発明の第 2実施例に係る発振器 X2の概略構成図である。
[図 17]本発明の第 3実施例に係る発振器 X3の概略構成図である。
[図 18]本発明の第 4実施例に係る発振器 X4の概略構成図である。 [図 19]本発明の第 5実施例に係る発振器 X5の概略構成図である。
[図 20]本発明の第 6実施例に係る発振器 X6の概略構成図である。
[図 21]本発明の第 7実施例に係る発振器 X7を構成する位相検波器ユニットの概略 構成図である。
[図 22]複数の位相検波器ユニットがマザ一ボードに対して並列接続された発振器 X7 の概略構成図である。
発明を実施するための最良の形態
[0023] 以下添付図面を参照しながら、本発明の実施の形態について説明し、本発明の理 解に供する。また、各図において同一の符号を付した構成は、同一の構成であること を示し、その説明を省略する。なお、以下の実施の形態は、本発明を具体化した一 例であって、本発明の技術的範囲を限定する性格のものではな 、。
[0024] ここに、図 1は後述する本発明の実施の形態に係る発振器における基本的な部分 の動作原理を予め説明するための発振器 Aの概略構成図、図 2は発振器 Aの信号 処理におけるタイミングチャート、図 3は従来の発振器 Bの概略構成図、図 4は発振 器 Bの信号処理におけるタイミングチャート、図 5は発振器 Bの信号処理におけるタイ ミングチャートである。
[0025] また、図 6は後述する本発明の実施の形態に係る発振器における基本的な部分の 動作原理を予め説明するための発振器 A1の概略構成図、図 7は発振器 A1の信号 処理におけるタイミングチャート、図 8は発振器 A1の信号処理における入力信号の 位相差が小さい場合のタイミングチャート、図 9は発振器 A1の信号処理における入 力信号の位相差が大きい場合のタイミングチャート、図 10は従来の発振器 Bにおけ る位相雑音のスペクトラムを表すグラフ、図 11は位相検波器 2つを並列した発振器に おける位相雑音のスペクトラムを表すグラフ、図 12は位相検波器 3つを並列した発振 器における位相雑音のスペクトラムを表すグラフ、図 13は位相検波器 4つを並列した 発振器における位相雑音のスペクトラムを表すグラフ、図 14は位相検波器 8つを並 列した発振器における位相雑音のスペクトラムを表すグラフである。
[0026] また、図 15は本発明の第 1実施例に係る発振器 XIの概略構成図、図 16は本発明 の第 2実施例に係る発振器 X2の概略構成図、図 17は本発明の第 3実施例に係る発 振器 X3の概略構成図、図 18は本発明の第4実施例に係る発振器 X4の概略構成図 、図 19は本発明の第 5実施例に係る発振器 X5の概略構成図、図 20は本発明の第 6 実施例に係る発振器 X6の概略構成図、図 21は本発明の第 7実施例に係る発振器 X 7を構成する位相検波器ユニットの概略構成図、図 22は複数の位相検波器ユニット がマザ一ボードに対して並列接続された発振器 X7の概略構成図である。
[0027] まず、本発明に係る発振器の実施例について説明する前に、本発明の実施の形態 に係る発振器における基本的な部分の動作原理を、図 1を参照しつつ説明する。発 振器 Aは、位相検波器等の機能を具備する集積回路 IC1及び IC2と、集積回路 IC1 及び IC2と組み合わされて PLLを構成すると共に集積回路 IC1及び IC2の出力信号 に基づ!/、て周波数信号 RFを生成するループフィルタ 310 (制御信号生成部)及び電 圧制御発振器 410 (周波数信号出力部）と、集積回路 IC1及び IC2を制御する MPU 10と、 MPU10から出力されるラッチ信号のタイミングを調整する D—フリップ ·フロッ プ回路 21, 22とを備えている。
[0028] また、発振器 Aは、基準信号 REFを外部力 受信するための REF信号入力端子 1 60と、電圧制御発振器 410から出力された周波数信号 RFを外部へ出力する RF出 力端子 170とを備えている。基準信号 REFは、所望の周波数の出力信号を RF出力 端子 170より得るための基準となるように外部で高精度に調整された信号である。
[0029] ここで、まず集積回路 IC1の構成について説明する。集積回路 IC1は、 REF信号 入力端子 160によって受信された基準信号 REFを分周して信号 FR1として位相検 波器 131へ出力する分周器 121と、電圧制御発振器 410から出力された周波数信 号 RFを分周して信号 FN1として位相検波器 131へ出力する分周器 111と、信号 FR 1と信号 FN1との位相差に応じて当該位相差を表す位相差信号を出力する位相検 波器 131と、位相検波器 131からの位相差信号に応じて正又は負の定電流パルスを 位相差信号 CP1として出力するチャージポンプ 141と、これら集積回路 IC1内の各 部の動作タイミングを制御するコントロール部 151とを備えて!/、る。
[0030] この場合、位相検波器 131は、信号 REF信号入力端子 160によって受信された基 準信号 REFと電圧制御発振器 410から出力された周波数信号 RFとの位相差に応じ て位相差信号を生成する位相検波器の一例に相当している。なお、基準信号 REF 及び周波数信号 RFの周期が同じであれば分周器 111 , 121を設ける必要は無 、。 また、チャージポンプ 141は、なくてもよい。
[0031] また、集積回路 IC2については、集積回路 IC1同様の機能を有する構成要素を具 備するものであるが、集積回路 IC1と区別するために符号の一桁目を「2」とし (例え ば、集積回路 IC1の位相検波器が 131であるとき、集積回路 IC2の位相検波器は 13 2となる）、その説明を省略する。
[0032] ループフィルタ（LF) 310は、チャージポンプ 141から出力された位相差信号 CP1 と、チャージポンプ 142から出力された位相差信号 CP2とを平滑 (スム一ジング処理） すると共に合成し、周波数制御信号 VLFを生成するフィルタ回路である。電圧制御 発振器 410は、いわゆる VCO (Voltage Controlled Oscillator)であり、周波数制御信 号 VLFの電圧に応じて周波数信号 RFを生成し、 RF出力端子 170、分周器 111, 1 12へ出力する。
[0033] 上述のように構成された集積回路 IC1及び集積回路 IC2は、該集積回路 IC1及び I C2を制御するための MPU10によって制御される。具体的には、 MPU10は、ラッチ 信号 LE、データ信号 DATA、及びクロック信号 CLK^^積回路 IC1及び IC2の内 部に設けられるコントロール部 151, 152へ送信することによって集積回路 IC1及び I C2の動作を制御して!/、る。
[0034] D—フリップ *フロップ回路 21は、 MPU10から出力されるラッチ信号を遅延させて コントロール部 151へ出力する。 D—フリップ'フロップ回路 22は、 D—フリップ'フロッ プ回路 21で遅延されたラッチ信号をさらに遅延させてコントロール部 152へ出力する 。これにより、ラッチ信号が異なるタイミングで集積回路 IC1及び IC2のコントロール部 151、 152に入力され、集積回路 IC1及び IC2の動作開始タイミングが異なるようにさ れている。
[0035] 具体的には、図 2に示されるように、集積回路 IC1における分周器 111、 121の動 作開始タイミングが、集積回路 IC2における分周器 112、 122の動作開始タイミング よりも、基準信号 REFの波形で 1周期分だけ早くなるように進み位相で予め設定され ている。（例えば、信号 FR1の立ち上がりが信号 FR2の立ち上がりよりも基準信号 RE Fの波形で 1周期分だけ進み位相となっている。 ) [0036] 上述のように構成された発振器 Aの動作について、図 1、図 2を参照して説明する。 まず、発振器 Aの動作が開始すると、 MPU10はラッチ信号 LEを送出し、該送出さ れたラッチ信号 LEは D—フリップ'フロップ回路 21, 22で各々遅延されて集積回路 I C1及び IC2が各々具備するコントロール部 151, 152に入力される。
[0037] 既に述べたように、 D—フリップ'フロップ回路 21、 22によって、集積回路 IC1及び I C2の動作開始タイミングが基準信号 REFの波形で 1周期分だけ位相が異なるよう設 定されており、まず集積回路 IC1が先に動作を開始した後に集積回路 IC2の動作が 開始する。
[0038] まず、集積回路 IC1の動作について説明する。 REF信号入力端子 160で受信され た基準信号 REFは、分周器 121によって分周（この場合、分周比 R= 2)されて信号 FR1となる。また、電圧制御発振器 410から出力された周波数信号 RFは分周器 111 によって分周（この場合、分周比 N = 8)されて信号 FN1となる。そして、信号 FR1及 び信号 FN1が同じ周期の信号にされて位相検波器 131で受信される。
[0039] また、位相検波器 131によって、信号 FR1及び信号 FN1における互いの位相差が 検出され、その位相差に応じた位相差信号がチャージポンプ 141へ出力される。そ して、チャージポンプ 141によって、位相検波器 131からの位相差信号が加工され、 位相差信号 CP1としてループフィルタ 310へ出力される。さらに、位相差信号 CP1は 、ループフィルタ 310によってスムージング処理が施される。
[0040] 次に、集積回路 IC2の動作について説明する。なお、集積回路 IC2は前記集積回 路 IC1と同様な動作を行うのであるが、その動作開始のタイミングは上述したように基 準信号 REFの波形で 1周期分遅れて開始する。まず、 REF信号入力端子 160で受 信される基準信号 REFは、分周器 122によって分周（この場合、分周比 R= 2)され て信号 FR2となる。また、電圧制御発振器 410から出力される周波数信号 RFは分周 器 112によって分周（この場合、分周比 N=8)されて信号 FN2となる。そして、信号 FR2及び信号 FN2が同じ周期の信号にされて位相検波器 132で受信される。
[0041] また、位相検波器 132によって、信号 FR2及び信号 FN2における互いの位相差が 検出され、その位相差に応じた位相差信号がチャージポンプ 142へ出力される。そ して、チャージポンプ 142によって、位相検波器 132からの位相差信号が加工され、 位相差信号 CP2としてループフィルタ 310へ出力される。さらに、位相差信号 CP2は 、ループフィルタ 310によってスムージング処理が施される。
[0042] そして、ループフィルタ 310によってスムージング処理が施された位相差信号 CP1 及び CP2が合成され、周波数を指示する電圧信号である周波数制御信号 VLFとし て電圧制御発振器 410へ出力される。
[0043] 次に、位相差信号 CP1及び CP2について説明する。位相差信号 CP1及び CP2が ループフィルタ 310に入力されるタイミングは図 2に示すようになる。
[0044] 図 2に明らかな如ぐ位相差信号 CP1及び CP2は、基準信号 REFの波形で 1周期 毎に交互に集積回路 IC1及び IC2から出力されてループフィルタ 310に入力される。 このように位相差信号 CP1及び CP2の出力タイミングが基準信号 REFの波形で 1周 期毎に交互となっているのは、位相検波器 131, 132を各々具備する集積回路 IC1 及び IC2の動作開始タイミングが既に述べたように基準信号 REFの波形で 1周期分 位相がずれて 、るためである。
[0045] したがって、ループフィルタ 310は、上述のように位相がずれた位相差信号 CP 1及 び CP2を単純に合成することによって新たに合成信号 CPを生成し、これを平滑する ことにより周波数制御信号 VLFを生成し、電圧制御発振器 410へ送信することによつ て電圧制御発振器 410の動作を制御して ヽる。
[0046] ところで、ループフィルタ 310で生成される合成信号 CPの周波数は、単純に位相 差信号 CP1及び CP2を合成したものであるから、位相差信号 CP1若しくは CP2の周 波数の 2倍の値となる (位相検波器の数に比例して増加する）。そして、合成信号 CP を平滑して得られた周波数制御信号 VLFは、位相差信号 CP1若しくは CP2の周波 数の 2倍の周波数を示す信号となるから、発振器 A全体から見た位相検波器の動作 周波数が見かけ上 2倍になったと考えることができる。
[0047] したがって、発振器 Aが、既に説明した従来の発振器 Bと同じ分周比で同じ位相検 波器 2つで構成された場合に、発振器 Bと比較して仮想的に発振器 Bの 2倍の周波 数で位相比較した周波数制御信号 VLFを電圧制御発振器 410に入力することが可 能となる。
[0048] 一方、位相差信号 CP1及び CP2それぞれの位相雑音はほぼランダムであるため 合成によって位相雑音の一部は相互に相殺され、周波数制御信号 VLFの位相雑音 は、前記複数の位相検波器の数に比例するほどは増加せず、理論上は（ 2)倍程 度にしかならない。このため、発振器 Bと比較して位相雑音のフロアレベルを下げるこ とが可能となる。その結果、各位相検波器に入力される信号周波数を低下させること ができ、位相比較器により位相比較される信号の周波数を上げることなぐまた特に 高精度の位相比較器を用いることなく従来の性能 (精度)のままの (安価な)位相検波 器を用いながら、位相雑音を低減する (SZN比を向上する)ことが可能となる。
[0049] 発振器 Aは、従来の発振器 Bの 2倍の周波数で周波数制御信号 VLFを出力するも のについて示したが、例えば、 D—フリップ'フロップ回路の数を 3つ、集積回路 IC1と 同じ構成の集積回路を 3つ、基準信号 REFの分周器の分周比を 3として構成される 発振器の場合は、従来の発振器 Bの 3倍の周波数を示す周波数制御信号 VLFを出 力することが可能となる。
[0050] したがって、 D—フリップ'フロップ回路の数量、集積回路の数量、基準信号 REFの 分周器の分周比を各々整数倍となる発振器を構成することで、前記発振器 Bの整数 倍の周波数を示す周波数制御信号 VLFを出力することが可能となる。
[0051] なお、上述においては、周波数信号 RFを出力する手段として電圧制御発振器の 場合について示した力 ループフィルタ 310から出力される制御信号が電流値であ れば電流制御発振器を用いてもょ ヽ。
[0052] また、発振器 Aは、 D—フリップ'フロップ回路 21, 22により、位相検波器毎 (IC毎） に周波数信号 RF及び基準信号 REFの位相を所定量ずらす構成を有するものであ るが、このような位相の変更を行わないものであってもよい。
[0053] 次に、本発明に係る発振器の実施例について説明する前に、本発明の実施の形 態に係る発振器における基本的な部分の動作原理の他の一例を、図 6を参照しつつ 説明する。図 6は、位相検波器毎 (IC毎)の位相の変更を行わない形態である原理 説明のための発振器 A1の概略構成を表す図である。
[0054] 発振器 A1は、図 1に示す発振器 Aから、 MPU10及び 2つの D—フリップ 'フロップ 回路 21, 22を除いたものである。これにより、集積回路 IC1, IC2それぞれの出力信 号の位相は、各集積回路 IC1, IC2の特性のばらつきによる若干のずれが生じるの みである。また、発振器 A1では、チャージポンプ 141とチャージポンプ 142との出力 電流が逆極性となる場合に流れる電流を制限するために、集積回路 IC1, IC2それ ぞれから、ループフィルタ 310に至る信号経路上に抵抗 51, 52を設けている。
[0055] さらに、位相検波器 131を含む集積回路 IC1への電源供給経路にフィルタ F1が設 けられ、位相検波器 132を含む集積回路 IC2への電源供給経路にフィルタ F2が設 けられている。
[0056] この発振器 A1では、発振器 Aのように、集積回路 IC1, IC2の出力信号の位相を ずらさないため、集積回路 IC1, IC2を構成する各回路部の出力信号のレベル (パル ス）がほぼ一斉に変化する。このため、集積回路 IC1及び IC2がーつの電源を共有し て直接接続されていると、各回路部にほぼ一斉にパルス状の大きな電流が流れて電 源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は、パルス状の雑音 となる。そこで、フィルタ Fl、 F2を設けることにより、このようなパルス状の雑音の発生 を防止している。
[0057] 図 6に示す発振器 A1では、フィルタ Fl, F2は、それぞれ抵抗 61, 62とコンデンサ 71, 72とからなる RCローパスフィルタであるがこれに限るものではない。例えば、コィ ルとコンデンサとからなる LCフィルタや、 3端子レギユレータなどのアクティブなフィル タとすること等ち考免られる。
[0058] 図 7は、発振器 A1における信号処理を示すタイミングチャートである。図 7に示すよ うに、チャージポンプ 141, 142から出力される位相差信号 CP1, CP2の波形は、破 線に示す本来のタイミングより若干遅れて 、る。
[0059] IC (集積回路）は、デジタル回路で構成される力 デジタル回路に使われて 、る半 導体素子のランダム雑音、或いは電源電圧のランダム雑音や変動等の影響で、デジ タル回路を通る信号の遅れ時間はある程度の時間幅でランダムに変化する。このよう な遅れ時間の揺らぎ（ばらつき）はジッターと呼ばれて 、る。
[0060] 図 7に示した位相差信号 CP 1, CP2の波形の遅れは、ジッターの影響であり、この 遅れはランダムに変化している。また、集積回路 IC1, IC2は、それぞれ独立した回 路であるため、位相差信号 CP1に生じるジッターと位相差信号 CP2に生じるジッター との間にはほとんど相関が無ぐ位相差信号 CP1及び CP2それぞれごとにランダム である。このため、ループフィルタ 310により位相差信号 CP1及び CP2が合成されて 生成された周波数制御信号 VLFにおけるジッター成分は、集積回路 IC1, IC2それ ぞれの出力信号のジッター成分の電力和となると考えられる。
[0061] 一方、基準信号 REFと周波数信号 RFとは、集積回路 IC1及び IC2に同じ信号が 供給されるため、本来の位相比較信号成分 (集積回路 IC1及び IC2におけるジッタ 一成分を除く本来の出力信号)は、同期した信号であると考えられる。このため、ルー プフィルタ 310による合成後の信号における本来の位相比較信号成分は、位相差信 号 CP1と CP2とにおけるそれぞれの本来の位相比較信号成分の電流和となる。これ らを対数表示すると、ループフィルタ 310による合成後の信号において、ジッター成 分 Noizeは、集積回路の数 Nに応じて、 Noize = 10 X log (N)だけ増加する。ここで 、 N = 2の場合、 Noize = 3dBだけ増加する。
[0062] これに対し、本来の位相比較信号成分 Signalは、 Signal= 20 X log (N)だけ増加 する。ここで、 N = 2の場合、 Signal =6dBだけ増加する。
[0063] 従って、 SN比（Signal/Noise)は、 3db改善され、位相雑音のフロアレベルは 3dB改 善する計算になる。このように複数の集積回路 (位相検波器)を並列動作させることに より、特に高精度の機器を用いることなく位相雑音を低減することが可能となる。
[0064] なお、発振器 A、発振器 A1は、 2つの集積回路 IC1, IC2を並列動作させるもので あつたが、これに限るものでなぐ 3つ以上としても同様の効果が得られる。
[0065] 前述した考え方によれば、 N台の集積回路 IC1と同様の集積回路 (位相検波器)を 並列動作させた場合、位相雑音のフロアレベルを 10 X log (N)だけ改善することがで きる。実際に、図 6と同様の構成で N=4 (集積回路を 4つ並列動作)として実験したと ころ、図 3に示した従来の構成によれば、— 95dBc/Hzであった位相雑音のフロアレ ベルが、— 101dBc/Hzに改善された。即ち、 10 X log (4) =6dBに一致する量だけ 位相雑音が低減されることが確認された。図 6に示すような並列運転の構成は、プリ ント基板上に複数の集積回路を配置することで容易に実現可能である。また、集積 回路のノ ッケージ中に複数の集積回路チップを配置して配線で並列にすることも可 能である。この場合、集積回路の技術の進歩とともにチップのサイズは小さくなるので 、より多くのチップを並列にすることが可能となる。 [0066] 例えば、 16個の前記集積回路を並列動作させれば、位相雑音のフロアレベルを 1 2dB、 64個であれば 18dB、 256個であれば 24dB、位相雑音のフロアレベルを下げ ることができると考えられる。
[0067] 図 10〜図 14は発振器の位相雑音のスペクトラム (周波数信号 RF出力の分析結果 )の一例を表すグラフであり、横軸は所定のキャリア周波数からの偏差 (周波数オフセ ット）を表し、縦軸は位相雑音のレベルを表す。また、グラフ中、 4つの菱形のマーカ 一（マーカー番号 1〜4)で表したプロットのうち、マーカー番号 1のプロット部分（周波 数オフセット = 10kHz)は、位相検波器 131, 132等に由来する位相雑音のフロアレ ベルを表す。ちなみに、マーカー番号 2〜4のプロット部分は、電圧制御発振器 410 の位相雑音のレベルを表す。
[0068] ここで、図 10は、図 3に示した従来の発振器 B (位相検波器が 1つの場合）における 位相雑音のスペクトラム、図 11は位相検波器 2つを並列した場合の図 6に示す発振 器 A1における位相雑音のスペクトラム、図 12は位相検波器 3つを並列した場合の発 振器における位相雑音のスペクトラム、図 13は位相検波器 4つを並列した場合の発 振器における位相雑音のスペクトラム、図 14は位相検波器 8つを並列した場合の発 振器における位相雑音のスペクトラムをそれぞれ表すグラフの一例である。
[0069] 図 10〜図 14のグラフに示す例では、位相検波器に由来する位相雑音のフロアレ ベル (キャリアから 10kHzの点におけるレベル）は、位相検波器が 1つ（従来）の場合 は— 99. l ldBcZHz、位相検波器が 2つの場合は— 103. 58dBcZHz、位相検 波器が 3つの場合は— 105. 59dBc/Hz、位相検波器力 つの場合は— 107. 30d Bc/Hz、位相検波器が 8つの場合は— 110. OOdBc/Ηζである。この結果からも、 位相検波器の数を増やすほど、位相雑音をより低減できることがわ力る。
[0070] また、電源電圧に重畳されるパルス状の雑音の影響を防止する手段としては、フィ ルタ Fl、 F2を設ける以外に、位相検波器ごと (集積回路ごと）に入力される周波数信 号 RF及び基準信号 REFの位相を微小にずらすことも考えられる。
[0071] パルス状の雑音の幅は、ピコ秒力 ナノ秒程度の短 、時間幅なので、周波数信号 RF及び基準信号 REFを集積回路 IC1, IC2等、複数の集積回路へ供給する配線長 を、各 l〜100mm程度異なる長さにするだけでもパルス雑音が互いに重ならなくな るので干渉を減らすことができ、その結果、雑音の相関性がなくなって位相雑音が低 減される。
実施例 1
[0072] 次に、図 15の構成図を参照して、本発明の第 1実施例に係る発振器 XIの構成に ついて説明する。図 15に示す発振器 XIは、外部から周波数の基準を示す基準信 号 REFを受信するための REF信号入力端子 160 (受信部）と、周波数制御信号 VL Fを受信して、周波数制御信号 VLFに応じた周波数信号 RFを出力する電圧制御発 振器 410 (周波数信号出力部)と、 REF信号入力端子 160により受信された基準信 号 REFを分周し、信号 FR1, FR2として位相検波器 131, 132へそれぞれ出力する 分周器 121, 122と、電圧制御発振器 410から出力された周波数信号 RFを分周し、 信号 FNl, FN2として位相検波器 131, 132へ出力する分周器 111, 112と、信号 F R1と信号 FN1との位相差に応じて当該位相差を表す位相差信号を出力する位相 検波器 131, 132と、位相検波器 131, 132からの位相差信号に応じて正又は負の 定電流パルスを位相差信号 CP 1, CP2としてそれぞれ出力するチャージポンプ 141 , 142と、位相差信号 CP1, CP2に基づいて周波数制御信号 VLFを生成するルー プフィルタ 310 (制御信号生成部）と、位相検波器 131, 132等の内部回路を動作さ せるための電源電圧を生成する複数の電源部 11, 12と、起動制御回路 7とを備えて いる。
[0073] そして、図 6に示す発振器 A1と同様に、分周器 111、分周器 121、位相検波器 13 1、チャージポンプ 141、及びロック検出回路 161 (図 6では図示省略）が集積化され て集積回路 IC1を構成している。また、分周器 112、分周器 122、位相検波器 132、 チャージポンプ 142、及びロック検出回路 162 (図 6では図示省略）が集積ィ匕されて 集積回路 IC2を構成して ヽる。
[0074] ロック検出回路 161, 162は、一般的な周波数シンセサイザ ICが備えるものである 。その検出方法は ICにより異なる力 例えば、信号 FN1 (信号 FN2)と信号 FR1 (信 号 FR2)との間の位相差が所定周期 (例えば、 5周期)連続して所定の位相差時間（ 例えば、 15ナノ秒)以下 (或いは、所定の位相角以下）となった場合に、位相が同期 したと判別してロックオン信号が ON出力され、その他の場合には OFF出力されるも の等がある。
[0075] また、図 6に示す発振器 A1と同様に、チャージポンプ 141とチャージポンプ 142と の出力電流が逆極性となる場合に流れる電流を制限するために、集積回路 IC1, IC 2それぞれから、ループフィルタ 310に至る信号経路上に抵抗 51, 52が設けられて いる。
[0076] 起動制御回路 7は、集積回路 IC1, IC2から出力される位相差信号 CP1, CP2の 周波数、すなわち分周器 111, 112の分周比 Nや分周器 121, 122の分周比 Rを設 定したり、集積回路 IC1, IC2をリセットしたり起動したりする制御回路である。
[0077] 電源部 11, 12は、集積回路 IC1, IC2、すなわち位相検波器 131, 132へ、それぞ れ一対一で動作用の電源電圧を供給する。電源部 11, 12は、例えば位相検波器 1 31 , 132の位相雑音を悪化させな 、ように雑音が十分低 、直流安定化電源である。
[0078] なお、受信部は、外部力 基準信号 REFを受信するためのものであればよぐ例え ば集積回路 IC1, IC2に接続された配線パターンや、集積回路 IC1, IC2の信号入 力端子、あるいは発振器 XIを外部回路と接続するためのコネクタ等であってもよい。
[0079] また、図 1に示す発振器 Aと同様に、位相検波器 131, 132は、信号 REF信号入力 端子 160によって受信された基準信号 REFと電圧制御発振器 410から出力された 周波数信号 RFとの位相差に応じて位相差信号を生成する複数の位相検波器の一 例に相当している。また、基準信号 REF及び周波数信号 RFの周期が同じであれば 分周器 111, 121, 112, 122を設ける必要は無い。また、チャージポンプ 141, 142 は、なくてもよい。
[0080] 次に、上述のように構成された発振器 XIの動作について説明する。まず、起動制 御回路 7からの制御信号 Startに応じて、集積回路 IC1, IC2の動作が開始される。 この場合、起動制御回路 7は、図 1に示す発振器 Aと同様に集積回路 IC1の動作開 始タイミングと集積回路 IC2の動作開始タイミングとを異ならせるようにしてもよぐ図 6 に示す発振器 A1と同様に集積回路 IC1, IC2を同時に動作開始させ、集積回路 1, IC2の特性のばらつきにより位相差信号 CP1のタイミングと位相差信号 CP2のタ イミングとの間にずれが生じるようにしてもよ 、。
[0081] 以降、集積回路 IC1, IC2、ループフィルタ 310、及び電圧制御発振器 410の動作 は、図 1に示す発振器 Aと同様であるのでその説明を省略する。
[0082] 図 15に示す発振器 XIにおいては、位相検波器 131, 132を並列動作させる構成 により、周波数信号 RF信号の位相雑音が、ほぼ lZsqrt (N) [Nは前記位相検波器 の数]に低減される。しかし、複数の位相検波器 131, 132に対する電源を共通にし た場合、この電源から出力されるノイズ電圧に起因する周波数信号 RFにおける位相 雑音は、位相検波器 131, 132各々で同じ電源ノイズに同期して発生するため位相 がー致し、複数の位相検波器 131, 132を並列動作させても低減湘殺)されない。
[0083] そこで、発振器 XIのように、集積回路 IC1, IC2ごとに、すなわち位相検波器 131, 132ごとに電源部 11, 12をそれぞれ設ければ、ノイズ電圧は電源部 11, 12各々に ランダムに生じるので、電源に起因する位相雑音はその一部が相殺されることによつ て低減される。
[0084] 実験によると、 8個の位相検波器を並列動作させて、約 100 μ Vrmsの電源ノイズを 生じる 1つの直流安定ィ匕電源から並列に全ての位相検波器 (を備えた集積回路）に 電力供給した場合、位相雑音のフロアレベルが— 103dBcZHz (周波数オフセット = 10kHz)までしか改善されなかった。
[0085] これに対し、同じ安定ィ匕電源を、 8個の位相検波器ごとに設けた場合、位相検波器 の数 N (=安定ィ匕電源の数)の増加とともに、電源に起因する位相雑音もほぼ lZsqr t (N)に低減され、位相雑音のフロアレベルは— l lOdBcZHz (周波数オフセット = 10kHz)に低減される。
[0086] なお、安定ィ匕電源は、雑音等ができるだけ小さいものを用いることが好ましいことは いうまでもない。
[0087] また、実験によると、 1つの安定ィ匕電源と 8個の位相検波器それぞれとの間に、 R- C回路カゝらなるローパスフィルタを設け、電源から出力されるノイズ電圧を減衰させる ことにより、 8個の位相検波器を並列動作させる場合において、位相雑音のフロアレ ベルを— 1 lOdBcZHz (周波数オフセット = 10kHz)まで改善することができた。
[0088] し力し、ローパスフィルタには大型のコンデンサが必要となり、装置サイズや消費電 力、コストが増大するというデメリットがある。
[0089] また、雑音が極めて小さ 、超安定ィ匕電源を一つ設け、雑音抑制のためのノ ィパス コンデンサを大きくする（例えば、 10 F)ことによつても、位相雑音を低減することが できる。例えば、 8個の位相検波器を並列動作させる場合において、位相雑音を— 1 10dBc/Hz (周波数オフセット = 10kHz)まで改善することができた。このときの電 源ノイズは、各種実験より、約 30nVZsqrt (Hz) [周波数オフセット = 10kHz]と推定 される。
[0090] しかし、電源自体の雑音低減には限界があるため、安定ィ匕電源が一つのまま位相 検波器の数を増やすことによる位相雑音の改善効果は、電源自体力 出力される雑 音レベルによって制限される。
[0091] また、バイパスコンデンサの静電容量を最大限まで大きくすることになるため、電源 回路が発振し易くなるというデメリットも生じる。また、ローパスフィルタと超安定ィ匕電源 を組み合わせると、さらに、装置サイズや消費電力、コストが増大するというデメリット が生じる。
[0092] 一方、図 15に示す発振器 XIによれば、複数の電源部 11, 12を備えることによって 、電源で生じる雑音に起因する周波数信号 RF信号における位相雑音を低減するこ とができる。また、図 1に示す発振器 Aや図 6に示す発振器 A1と同様に、各位相検波 器に入力される信号周波数を低下させることができるので、位相比較器により位相比 較される信号の周波数を上げることなぐまた特に高精度の位相比較器を用いること なく従来の性能 (精度)のままの (安価な)位相検波器を用いながら、位相雑音を低減 する（SZN比を向上する）ことが可能となる。
実施例 2
[0093] 次に、図 16の構成図を参照して、本発明の第 2の実施例に係る発振器 X2につい て説明する。図 16に示す発振器 X2は、図 15に示す発振器 XIと同様、複数の電源 部 11, 12を備える。図 16に示す発振器 X2は、図 15に示す発振器 XIとは、集積回 路 IC1, IC2に加えて集積回路 IC1と同様の構成にされた集積回路 IC3, IC4をさら に備える点で異なる。集積回路 IC3, IC4は、位相検波器 133, 134の他、集積回路 IC1と同様の回路を備えている。なお、集積回路 IC1〜IC4の内部構成については、 その記載を省略している。
[0094] また、集積回路 IC1における位相差信号 CP1と同様にして生成された位相差信号 CP3, CP4力 集積回路 IC3, IC4からそれぞれ出力される。そして、抵抗 51, 52と 同様の抵抗 53, 54力 集積回路 IC3, IC4からループフィルタ 310に至る信号経路 上に設けられている。
[0095] さらに、電源部 11から集積回路 IC1, IC2へ、動作用電源電圧が供給され、電源部 12から集積回路 IC3, IC4へ、動作用電源電圧が供給される構成とされている。これ により、複数の電源部力 複数の位相検波器を動作させるための電源電圧が供給さ れる。
[0096] 電源部 11, 12として、一般的な安定ィ匕電源を用いれば、その出力電圧におけるノ ィズ電圧は 60nVZSQRT(Hz)程度であり、位相検波器で生じる位相雑音に比べ て十分小さくなると考えられ、一つの安定ィ匕電源に比較的少数の位相検波器、例え ば、電源部 11, 12それぞれについて、 2個から 4個程度までの位相検波器を接続し ても、 1個の電源装置を用いる場合に比べて電源に起因する位相雑音を低減するこ とがでさる。
[0097] そこで、図 16に示す発振器 X2のように、比較的少数の位相検波器毎に（図 16に 示す例では 2つ毎に)電源部を設ければ、電源部の数を減らすことができる。もちろ ん、 3つ或いは 4つの位相検波器毎に電源部を設ける構成としてもょ 、。
実施例 3
[0098] 次に、図 17の構成図を参照して、本発明の第 3の実施例に係る発振器 X2につい て説明する。図 17に示す発振器 X3は、図 16に示す発振器 XIとは、電源部 11と電 源部 12との間に直列に接続された抵抗 61, 62を備え、抵抗 61と抵抗 62との接続点 に生じた電圧が、集積回路 IC1〜IC4の動作用電源電圧として供給される点で異な る。
[0099] これにより、複数の電源部 11, 12により生成される電力は、合成されて集積回路 IC 1〜IC4が備える複数の位相検波器 131〜 134へ供給される。
[0100] このように、複数の電源の出力を予め合成した上で複数の位相検波器 131〜134 に電力供給を行っても、発振器 XI, X2と同様の効果が得られる。その他の構成及 び動作は、図 16に示す発振器 X2と同様であるのでその説明を省略する。
実施例 4 [0101] 次に、図 18の構成図を参照して、本発明の第 4実施例に係る発振器 X4について 説明する。発振器 X4は、図 17に示す発振器 X3と同様に集積回路 IC1〜IC4を備え 、集積回路 1〜IC4 (位相検波器 131〜 134)が並列に動作する構成とされて!/ヽる 。なお、図 18においては、 REF信号入力端子 160、集積回路 IC1〜IC4、及び基準 信号 REFの信号経路 (周波数信号 RFの信号経路）以外の構成については図示を 省略している。
[0102] 図 18に示す発振器 X4は、図 17に示す発振器 X3とは、以下の点で異なる。すなわ ち、図 18に示す発振器 X4は、例えば、 REF信号入力端子 160により受信された基 準信号 REFを伝送する線路 8 (第 1の伝送路）と線路 8から分岐して集積回路 IC1〜工 C4 (位相検波器 131〜134)へ基準信号 REFをそれぞれ供給する分岐路 85〜88 ( 複数の第 1の分岐路)と、線路 8に設けられた終端抵抗 32 (第 1の終端抵抗)とを備え ている。この場合、線路 8と分岐路 85〜88とが第 1の高周波信号用線路の一例に相 当している。
[0103] そして、分岐路 85〜88には、信号の直流成分をカットするためのコンデンサ 81〜8 4が設けられており、 REF信号入力端子 160により受信された基準信号 REFは、線 路 8、分岐路 85〜88、及びコンデンサ 81〜84を介して集積回路 IC1〜IC4へ供給 される。
[0104] また、発振器 X4は、例えば、電圧制御発振器 410から出力された周波数信号 RF を伝送する線路 8a (第 2の伝送路）と線路 8aから分岐して集積回路 IC1〜IC4 (位相 検波器 131〜 134)へ周波数信号 RFをそれぞれ供給する分岐路 85a〜88a (複数 の第 2の分岐路）と、線路 8aに設けられた終端抵抗 32a (第 2の終端抵抗)とを備えて いる。この場合、線路 8aと分岐路 85a〜88aとが第 2の高周波信号用線路の一例に 相当している。
[0105] そして、分岐路 85a〜88aには、信号の直流成分をカットするためのコンデンサ 8 la 〜84aが設けられており、電圧制御発振器 410から出力された周波数信号 RFは、線 路 8a、分岐路 85a〜88a、及びコンデンサ 81a〜84aを介して集積回路 IC1〜IC4 へ供給される。
[0106] 線路 8, 8a、分岐路 85〜88、及び分岐路 85a〜88aは、例えばマイクロストリップ線 路等の高周波信号用の伝送線路である。また、終端抵抗 32, 32aは、伝送線路のィ ンピーダンスを調整し、信号の反射を低減する終端抵抗である。
[0107] ところで、基準信号 REFの周波数が上昇し、さらに信号線の配線長が基準信号 RE Fの波長の 2%程度よりも長くなると、配線を集中定数回路とみなすことができなくなり 、分布定数回路として扱う必要が生じる。即ち、そのような条件下で、位相検波器 13 1〜134各々に同じレベルの基準信号 REFを供給するには、分布定数回路の考え 方を適用して信号分配の回路設計を行う必要がある。
[0108] 例えば、基準信号 REFの周波数が 100MHzであるとすると、その波長は、 FR4ガ ラスエポキシ製プリント基板上では約 160cmとなるため、その基準信号 REFを伝送 する信号線の配線長が 3cmを超えると、分布定数回路として設計する必要が生じる 。これに対し、例えば 8個の位相検波器を並列動作させる場合、最も離れて配置され る位相検波器相互間における基準信号 REFの入力端間の距離は、 16cm程度とな り、分布定数回路として設計しなければならなくなる。
[0109] ここで、基準信号 REFの周波数が 100MHz程度までである場合、位相検波器に おける基準信号 REFの入力インピーダンスは 300 Ω以上あるので、これを 50 Ω程度 の分布容量を有する線路 (高周波信号用線路）に接続しても、ほとんど影響を与えな い。そこで、基準信号 REFを、例えば分布容量が 50 Ωであり、その終端に反射波防 止用の終端抵抗 32 (例えば 50 Ωの純抵抗）が設けられたマイクロストリップ線路等の 線路 8により伝送すれば、その線路 8には、その全長に渡ってほぼ一様な振幅の基 準信号 REFが流れる。
[0110] このため、線路 8から、基準信号 REF位相検波器 131〜134各々に対して分岐路 85〜88及びコンデンサ 81〜84を介して分岐出力させれば、位相検波器 131〜13 4各々に対して、同じ電圧振幅の信号を供給することができる。その結果、分布定数 回路として扱うことなぐ設計が容易となる。
[0111] なお、集積回路 IC1〜IC4の入力インピーダンス（300 Ω程度）は、線路 8や分岐路 85〜88の分布容量（50 Ω程度)よりも十分大き!/、ので、線路 8及び分岐路 85〜88 上の基準信号 REFを乱すことが低減される。
[0112] また、電圧制御発振器 410の出力信号 (周波数信号 RF)の伝送についても、基準 信号 REFの伝送と同様のことがいえる。従って、線路 8a及び分岐路 85a〜88aによ つて周波数信号 RFを伝送する場合においても、上述の線路 8及び分岐路 85a〜88 aによって周波数信号 RFを伝送する場合と同様の効果が得られる。もちろん、集積 回路 IC1〜IC4における信号の入力端が異なることはいうまでもない。図 18において 、力つこ内にその構成を表す記号を示している。その力つこ内の記号に置き換えた構 成の発振器を、以下、発振器 X4'という。
[0113] この場合も、例えば、電圧制御発振器 410の出力信号 (周波数信号 RF)の周波数 力 300MHz以下であれば、分布容量が 50 Ω、終端抵抗が 50 Ωであるマイクロスト リップ線路等の線路 8a及び分岐路 85a〜88aを用 、れば、位相検波器 131〜 134 の入力インピーダンスは線路 8aや分岐路 85a〜88aの分布容量よりも十分に大きい ので、線路 8a及び分岐路 85a〜88a上の周波数信号 RF信号を乱すことが低減され る。
実施例 5
[0114] 次に、図 19の構成図を参照して、本発明の第 5実施例に係る発振器 X5について 説明する。図 19に示す発振器 X5は、図 18に示す発振器 X4'とは、分岐路 85a〜8 8aにおいて、線路 8aとコンデンサ 81a〜84aとの間にバッファアンプ 91〜94が設け られている点で異なる。
[0115] 次に、発振器 X5の特徴的な動作について説明する。まず、図 18に示す発振器 X4 ，において、電圧制御発振器 410の出力信号 (周波数信号 RF)の周波数が 1GHz以 上になると、集積回路 1〜IC4における RF信号入力のインピーダンスが低下して 5 Ο Ωに近づくため、発振器 X4'の構成では周波数信号 RFを適切にほ Lさずに)伝送 できない。
[0116] そのような条件下では、図 19に示す発振器 X5のように、入力インピーダンスが例え ば 300 Ω程度以上となるようなバッファアンプ 91〜94を用いて分岐路 85a〜88aか らみた集積回路 IC 1〜IC4 (位相検波器 131〜 134)の入力インピーダンスを上昇さ せることにより、電圧制御発振器 410の出力信号の周波数の上昇に伴い線路 8a及 び分岐路 85a〜88a上の周波数信号 RF信号が乱れることが低減される。
[0117] 他の構成及び動作は図 18に示す発振器 X4'と同様であるのでその説明を省略す る。
実施例 6
[0118] 次に、図 20の構成図を参照して、本発明の第 6実施例に係る発振器 X6について 説明する。図 20に示す発振器 X6は、図 18に示す発振器 X4'とは、線路 8a、分岐路 85a〜88a及び終端抵抗 32の代わりに、ハイブリッド回路 500を備える点で異なる。
[0119] ハイブリッド回路 500は、分布定数回路の一種である 2分岐のハイブリッド回路 341 〜343を多段接続して構成した多分岐の分布定数回路である。ノ、イブリツド回路 341 〜343は、それぞれ、入力された信号を二分岐させる分布定数回路で、例えば同相 分配器として知られて 、るウィルキンソン型分配器 (Wilkinson Divider)を用いるこ とがでさる。
[0120] そして、電圧制御発振器 410から出力された周波数信号 RFを、ノヽイブリツド回路 3 41〜343によって、 2分岐、 4分岐、 8分岐、…と多分岐させて集積回路 IC1〜IC4各 々へ供給することにより、分布容量回路を用いて周波数信号 RFを集積回路 IC1〜I C4へ供給することができるので、例えば基準信号 REFの周波数が上昇し、さらに信 号線の配線長が基準信号 REFの波長の 2%程度よりも長くなつた場合であっても集 積回路 IC1〜IC4各々に対して、同じ電圧振幅の信号を供給することができる。
[0121] 他の構成及び動作は、図 18に示す発振器 X4'と同様であるのでその説明を省略 する。
実施例 7
[0122] 次に、図 21、図 22を参照して、本発明の第 7実施例に係る発振器 X7について説 明する。発振器 X7は、位相検波器ユニット U (ユニット）と、マザ一ボード MBと、ルー プフィルタ 310と、電圧制御発振器 410と、基準発振器 160aと、図略の起動制御回 路 7とを備えている。
[0123] 位相検波器ユニット Uは、図 16に示す発振器 X2における集積回路 IC1, IC2と電 源部 11と抵抗 51と抵抗 52とから構成される部分と、ノ ッファアンプ 101, 102とがモ ジュール化されて、一つの位相検波器ユニット Uとして構成されている。また、位相検 波器ユニット Uは、位相検波器ユニット U同士を並列に接続するためのコネクタ 35を 備えている。 [0124] なお、位相検波器ユニット Uが備える集積回路の数、すなわち位相検波器の数は、 二つに限られず、三つ以上であってもよい。また、位相検波器ユニット Uが備える電 源部の数は、二つに限られず、三つ以上であってもよい。
[0125] マザ一ボード MBは、複数、例えば 3つの位相検波器ユニット Uと、ループフィルタ 3 10と、電圧制御発振器 410と、基準発振器 160aと、図略の起動制御回路 7とを電気 的に接続して例えば図 16に示す発振器 X2と同等の回路を構成するための配線基 板で、例えば FR4ガラスエポキシ製プリント基板が用いられる。そして、マザ一ボード MBの一方面には、ループフィルタ 310と、電圧制御発振器 410と、基準発振器 160 aと、複数、例えば三つのコネクタ 35'と、図略の起動制御回路 7とが取り付けられて いる。
[0126] 基準発振器 160aは、基準信号 REFを出力する発振器である。なお、発振器 X7は 、基準発振器 160aを備えず、外部から基準信号 REFが供給される構成としてもよい
[0127] また、位相検波器ユニット Uとマザ一ボード MBとは、コネクタ 35, 35'によって着脱 自在に構成されている。そして、位相検波器ユニット Uにおけるコネクタ 35と、マザ一 ボード MBにおけるコネクタ 35'とが接続されると、マザ一ボード MBによって、外部か ら供給された電源電圧 Powerと、起動制御回路 7の制御信号 Startと、基準発振器 1 60aから出力される基準信号 REFと、電圧制御発振器 410から出力される周波数信 号 RFとがコネクタ 35, 35'を介して位相検波器ユニット Uへ供給される。
[0128] さらに、位相検波器ユニット Uでは、コネクタ 35から出力された電源電圧 Powerが 電源部 11の一次側電源電圧として供給され、コネクタ 35から出力された制御信号 St artが集積回路 IC1, IC2へ供給され、コネクタ 35から出力された周波数信号 RFが ノ ッファアンプ 101を介して集積回路 IC1, IC2へ供給され、コネクタ 35から出力され た基準信号 REFがバッファアンプ 101を介して集積回路 IC1, IC2へ供給される。
[0129] また、位相検波器ユニット Uからは、抵抗 51と抵抗 52との接続点に生じた信号、す なわち位相差信号 CP1と位相差信号 CP2とが合成された信号である合成信号 CPが 、コネクタ 35' , 35を介してマザ一ボード MBへ出力され、マザ一ボード MBによって 合成信号 CP力 ループフィルタ 310へ伝送され、ループフィルタ 310により合成信号 CPが平滑されて周波数制御信号 VLFとして電圧制御発振器 410へ出力される。
[0130] このように、マザ一ボード MBが備える複数のコネクタ 35，に複数の位相検波器ュ- ット Uがコネクタ 35によって接続されることにより、複数の位相検波器ユニット Uが並 列に接続され、電気的に図 16に示す発振器 X2と同等の回路が構成される。この場 合、コネクタ 35は、接続部の一例に相当している。
[0131] このような構成により、図 22に示す発振器 X7は、要求される位相雑音のレベルに 応じて相検波器モジュール Uの数を容易に増減できるため、装置構成の柔軟性 (汎 用性)を向上させることができる。
[0132] 上記目的を達成するために本発明に係る発振器は、外部から周波数の基準を示 す基準信号を受信するための受信部と、周波数を指示するための周波数制御信号 を受信して、当該周波数制御信号に応じた周波数信号を出力する周波数信号出力 部と、前記受信部により受信された基準信号と前記周波数信号出力部力 出力され た周波数信号との位相差に応じて、当該位相差を表す位相差信号を出力する複数 の位相検波器と、前記複数の位相検波器カゝら出力された複数の位相差信号に基づ いて、前記周波数制御信号を生成して前記周波数信号出力部へ出力する制御信号 生成部と、前記複数の位相検波器を動作させるための電源電圧を生成する複数の 電源部とを備えることを特徴として 、る。
[0133] この発明によれば、周波数制御信号は、複数の位相検波器から出力された複数の 位相差信号に基づいて生成されるので、 1つの位相検波器を用いる場合に比べ、仮 想的に位相検波器の数に比例した周波数で位相比較を行った場合に相当する信号 となり、各位相検波器に入力される信号周波数を低下させることができる結果、位相 雑音を低下させることができる。
[0134] また、位相検波器各々の位相雑音はほぼランダムであるため、複数の位相差信号 に基づいて生成される周波数制御信号において、各位相検波器から出力された位 相雑音の一部が相互に相殺されるので、複数の位相検波器を設けたことによる位相 雑音の増加を低減することができる。
[0135] そして、電源部によって各位相検波器へ供給される電源電圧に重畳される電源ノィ ズはほぼランダムに発生するので、複数の電源部により複数の位相検波器へ電源電 圧が供給されることによって電源ノイズに起因して各位相差信号に重畳されるノイズ もまたランダムとなり、複数の位相差信号に基づいて生成される周波数制御信号に おいて、各位相検波器から出力された位相雑音の一部が相互に相殺される結果、位 相雑音を低減する（SZN比を向上する)ことができる。
[0136] また、各電源部は、各位相検波器へ一対一で電源電圧を供給することが好ま ヽ。
これにより、複数の位相差信号に基づいて生成される周波数制御信号において、各 位相検波器から出力された電源ノイズに起因する位相雑音の一部が相互に相殺さ れる結果、位相雑音を低減することができる。
[0137] また、複数の電源部により生成される電力は、合成されて複数の位相検波器へ供 給されるようにしてもよい。これにより、電源部の数と位相検波器の数とを異ならせるこ とができるので、電源部の数を減少させることができる。
[0138] また、前記複数の電源部の少なくとも一つと前記複数の位相検波器とを含んだュ- ットを備え、前記ユニットは、他の前記ユニットを並列に接続するための接続部を備え ることが好ましい。これにより、要求される位相雑音のレベルに応じて相検波器モジュ ール Uの数を容易に増減できるため、装置構成の柔軟性を向上させることができる。
[0139] また、受信部により受信された基準信号を伝送する第 1の伝送路と前記第 1の伝送 路から分岐して前記各位相検波器へ前記基準信号をそれぞれ供給する複数の第 1 の分岐路とを備える第 1の高周波信号用線路と、前記第 1の伝送路に設けられた第 1 の終端抵抗とを備えることが好ましい。これにより、伝送路のインピーダンスを整合し、 同じ電圧振幅の基準信号を各位相検波器に伝送することが容易となる。
[0140] また、前記周波数信号出力部から出力された周波数信号を伝送する第 2の伝送路 と前記第 2の伝送路から分岐して前記各位相検波器へ前記周波数信号をそれぞれ 供給する複数の第 2の分岐路とを備える第 2の高周波信号用線路と、前記第 2の伝 送路に設けられた第 2の終端抵抗とを備えることが好ましい。これにより、伝送路のィ ンピーダンスを整合し、同じ電圧振幅の周波数信号を各位相検波器に伝送すること が容易となる。
[0141] また、前記各第 2の分岐路は、入力インピーダンスを上昇させるバッファアンプを介 して前記各位相検波器へ前記周波数信号を供給することが好ましい。これにより、各 第 2の分岐路力 みた各位相検波器の入力インピーダンスが上昇され、周波数信号 の乱れを低減しつつ各位相検波器へ周波数信号を供給することができる。
[0142] また、分布定数回路を用いて前記周波数信号出力部力も出力された周波数信号 を前記各位相検波器へそれぞれ供給するハイブリッド回路を備えることが好ましい。 これにより、分布定数回路を用いて周波数信号を伝送することができるので、同じ電 圧振幅の信号を各位相検波器に伝送することが容易となる。
産業上の利用可能性
[0143] 本発明は、発振器への利用が可能である。

Claims

請求の範囲
[1] 外部から周波数の基準を示す基準信号を受信するための受信部と、
周波数を指示するための周波数制御信号を受信して、当該周波数制御信号に応 じた周波数信号を出力する周波数信号出力部と、
前記受信部により受信された基準信号と前記周波数信号出力部力 出力された周 波数信号との位相差に応じて、当該位相差を表す位相差信号を出力する複数の位 相検波器と、
前記複数の位相検波器力 出力された複数の位相差信号に基づいて、前記周波 数制御信号を生成して前記周波数信号出力部へ出力する制御信号生成部と、 前記複数の位相検波器を動作させるための電源電圧を生成する電源と を備えることを特徴とする発振器。
[2] 前記電源は、複数の電源部からなり、
前記各電源部は、前記各位相検波器へ一対一で前記電源電圧を供給することを 特徴とする請求項 1記載の発振器。
[3] 前記電源は、複数の電源部からなり、
前記複数の電源部により生成される電力は、合成されて前記複数の位相検波器へ 供給されること
を特徴とする請求項 1記載の発振器。
[4] 前記電源は、複数の電源部からなり、
前記複数の電源部の少なくとも一つと前記複数の位相検波器とを含んだユニットを 備え、
前記ユニットは、他の前記ユニットを並列に接続するための接続部を備えること を特徴とする請求項 1記載の発振器。
[5] 前記受信部により受信された基準信号を伝送する第 1の伝送路と前記第 1の伝送 路から分岐して前記各位相検波器へ前記基準信号をそれぞれ供給する複数の第 1 の分岐路とを備える第 1の高周波信号用線路と、
前記第 1の伝送路に設けられた第 1の終端抵抗と
を備えることを特徴とする請求項 1〜4のいずれかに記載の発振器。
[6] 前記周波数信号出力部から出力された周波数信号を伝送する第 2の伝送路と前記 第 2の伝送路から分岐して前記各位相検波器へ前記周波数信号をそれぞれ供給す る複数の第 2の分岐路とを備える第 2の高周波信号用線路と、
前記第 2の伝送路に設けられた第 2の終端抵抗と
を備えることを特徴とする請求項 1〜5のいずれかに記載の発振器。
[7] 前記各第 2の分岐路は、入力インピーダンスを上昇させるノ ッファアンプを介して前 記各位相検波器へ前記周波数信号を供給すること
を特徴とする請求項 6記載の発振器。
[8] 分布定数回路を用いて前記周波数信号出力部から出力された周波数信号を前記 各位相検波器へそれぞれ供給するハイブリッド回路を備えることを特徴とする請求項 1〜4の 、ずれかに記載の発振器。
[9] 外部から周波数の基準を示す基準信号を受信するための受信部と、
周波数を指示するための周波数制御信号を受信して、当該周波数制御信号に応 じた周波数信号を出力する周波数信号出力部と、
前記受信部により受信された基準信号と前記周波数信号出力部力 出力された周 波数信号との位相差に応じて、当該位相差を表す位相差信号を出力する複数の位 相検波器と、
前記複数の位相検波器力 出力された複数の位相差信号に基づいて、前記周波 数制御信号を生成して前記周波数信号出力部へ出力する制御信号生成部と、 前記受信部により受信された基準信号を伝送する第 1の伝送路と前記第 1の伝送 路から分岐して前記各位相検波器へ前記基準信号をそれぞれ供給する複数の第 1 の分岐路とを備える第 1の高周波信号用線路と、
前記第 1の伝送路に設けられた第 1の終端抵抗と
を備えることを特徴とする発振器。
[10] 外部から周波数の基準を示す基準信号を受信するための受信部と、
周波数を指示するための周波数制御信号を受信して、当該周波数制御信号に応 じた周波数信号を出力する周波数信号出力部と、
前記受信部により受信された基準信号と前記周波数信号出力部力 出力された周 波数信号との位相差に応じて、当該位相差を表す位相差信号を出力する複数の位 相検波器と、
前記複数の位相検波器力 出力された複数の位相差信号に基づいて、前記周波 数制御信号を生成して前記周波数信号出力部へ出力する制御信号生成部と、 前記周波数信号出力部から出力された周波数信号を伝送する第 2の伝送路と前記 第 2の伝送路から分岐して前記各位相検波器へ前記周波数信号をそれぞれ供給す る複数の第 2の分岐路とを備える第 2の高周波信号用線路と、
前記第 2の伝送路に設けられた第 2の終端抵抗と
を備えることを特徴とする発振器。
[11] 前記各第 2の分岐路は、前記各位相検波器の入力インピーダンスを上昇させるバ ッファアンプを介して前記各位相検波器へ前記周波数信号を供給すること
を特徴とする請求項 10記載の発振器。
[12] 外部から周波数の基準を示す基準信号を受信するための受信部と、
周波数を指示するための周波数制御信号を受信して、当該周波数制御信号に応 じた周波数信号を出力する周波数信号出力部と、
前記受信部により受信された基準信号と前記周波数信号出力部力 出力された周 波数信号との位相差に応じて、当該位相差を表す位相差信号を出力する複数の位 相検波器と、
前記複数の位相検波器力 出力された複数の位相差信号に基づいて、前記周波 数制御信号を生成して前記周波数信号出力部へ出力する制御信号生成部と、 分布定数回路を用いて前記周波数信号出力部カゝら出力された周波数信号を前記 各位相検波器へそれぞれ供給するハイブリッド回路と
を備えることを特徴とする発振器。
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Citations (3)

* Cited by examiner, † Cited by third party
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