KR101955509B1 - Dds 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치 - Google Patents

Dds 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치 Download PDF

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Abstract

본 발명은 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치에 관한 것으로서, 펄스 형태의 고주파 전력을 생성하여 플라즈마 부하에 공급하는 고주파 전력 발생장치에 탑재되는 전력 증폭기를 제어하는 고주파 전력 증폭기의 제어장치에 있어서, 상기 전력 증폭기에 구비된 스위칭소자의 온/오프를 위한 기준 신호를 발생시키는 디지털 신호 처리기; 외부에서 기준 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 마스터 직접 디지털 합성기; 상기 마스터 직접 디지털 합성기로부터 동기 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 하나 이상의 슬레이브 직접 디지털 합성기; 상기 마스터 직접 디지털 합성기와 상기 슬레이브 직접 디지털 합성기 각각의 후단에 연결되며 상기 사인파에서 노이즈를 제거하는 복수의 필터; 상기 필터 각각의 후단에 연결되며 기준 클록과 비교하여 상기 필터의 출력을 구형파로 변환하는 복수의 비교기; 및 상기 마스터 직접 디지털 합성기에 기준 클록을 제공하며, 상기 복수의 비교기에서 출력되는 신호로부터 상기 스위칭소자의 온/오프를 위한 게이트 펄스를 생성하며, 상기 비교기 각각에서 제공되는 출력 파형의 위상이 동기하는지 여부를 판단하는 위상 검출부를 구비하는 복합 프로그래머블 로직 디바이스를 포함하며, 상기 디지털 신호 처리기는 상기 위상 검출부에서 상기 비교기 각각의 출력 위상이 동기되는 것을 검출할 때 상기 게이트 펄스를 출력하도록 제어한다.
본 발명에 따르면, 복수의 DDS를 병렬 연결하여 전력 증폭기의 게이트 펄스를 제공할 때, 복수의 DDS 출력들에 대하여 위상 동기를 검출하고, 위상 동기가 검출된 이후 전력 증폭기 출력을 발생시킴으로써, 전력 증폭기의 출력 변동 시에 DDS 위상 동기를 신속하게 검출하여 전력 증폭기의 가변 제어에 높은 신뢰성과 안정성을 보장할 수 있는 효과가 있다.

Description

DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치{HIGH FREQUENCY POWER AMPLIFIER CONTROL DEVICE USING DIRECT DIGITAL SYNTHESIZER PHASE SYNCHRONIZATION DETECTION}
본 발명은 DDS 위상 동기 검출을 이용하여 고주파 전력 증폭기를 제어하는 제어장치에 관한 것으로서, 보다 상세하게는 복수의 DDS가 병렬 운전하는 환경에서 DDS의 출력 위상 간에 동기를 검출하여 신속하게 병렬 운전을 수행할 수 있도록 하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치에 관한 것이다.
일반적으로, 플라즈마 방전은 이온, 자유 래디컬, 원자, 분자를 포함하는 활성 가스를 발생하기 위한 가스 여기에 사용되고 있다. 활성 가스는 다양한 분야에서 널리 사용되고 있으며 대표적으로 반도체 제조 공정 예들 들어, 식각, 증착, 세정 등 분야에서 사용되고 있다.
플라즈마 처리 장치는 고주파 전력을 발생하는 고주파 전력 발생장치와, 최대 전력 공급을 위한 임피던스 매칭박스와, 플라즈마 부하로 구성된다. 고주파 전력 발생장치는 수~수백 MHz의 RF 전원을 발생시키고, 임피던스 매칭박스는 고주파 전력 발생장치의 출력단 임피던스와 플라즈마 부하의 임피던스를 매칭시켜 프로세싱 챔버 내로 원하는 고주파 전원이 인가되도록 한다.
통상적으로, 고주파 전력 발생장치는 상용전원을 직류 전원으로 변환하는 AC-DC 컨버터와, 직류 전원을 고주파 전력으로 증폭하는 전력 증폭기를 포함한다. 전력 증폭기에 포함되는 스위칭 장치인 FET(Field Effect Transistor)는 고주파 스위칭 동작을 수행하며, FET의 게이트 신호를 생성하기 위해서 CPLD(Complex Programmable Logic Device)가 이용된다.
도 1은 일반적인 고주파 전력 발생장치를 예시한 블록도이다. 3상 상용전원(110)을 입력받아 AC-DC 컨버터(120)가 동작한다. AC/DC 제어부(130)는 게이트 드라이버(140)에 PWM(Pulse Width Modulation) 신호를 인가하며, 게이트 드라이버(140)에 의해 AC-DC 컨버터(120)에 포함된 스위칭소자들이 턴 온/오프 제어된다.
AC-DC 컨버터(120)에서 출력되는 직류 성분의 출력전압(VDD)이 전력 증폭기(150)의 입력으로 전달된다. 메인 제어부(160)는 AC/DC 제어부(130)와 동기되어 전력 증폭기(150)를 제어한다. 메인 제어부(160)에서 출력되는 펄스 신호에 의해 게이트 드라이버(170)가 게이트 신호를 출력하며, 전력 증폭기(150)에 장치된 FET가 고주파로 스위칭하면서 고주파의 RF(Radio Frequency) 전원을 발생시킨다. RF 전원은 도시 안된 플라즈마 챔버로 공급된다. 센서(180)는 플라즈마 챔버에서 반사되는 전력을 측정하고, 피드백 제어를 위해 센싱 신호를 메인 제어부(160)에 제공한다. 메인 제어부(160)는 센싱 신호에 근거하여 게이트 신호의 위상, 듀티, 주파수를 가변하는 것으로 RF 전원을 제어한다.
이때, 고주파의 펄스 신호를 생성하기 위하여 메인 제어부(160)에 직접 디지털 합성기(DDS: Direct Digital Synthesizer)를 구비한다. DDS는 높은 주파수 분해능을 얻을 수 있다는 장점이 있으며, 여러대의 DDS를 병렬 운전할 경우 전력 증폭기의 출력을 가변 제어하는 것이 용이하다.
도 2는 복수의 DDS가 병렬 운전되는 구성을 예시한 블록도이며, 도 3은 도 2에 예시된 DDS들의 출력 파형을 예시한 파형도이다.
도 2를 참조하면, 발진기(210)에서 27.12MHz의 주파수로 발진되는 클록을 생성하면, CPLD(220) 내부의 제1 분주기(222)에서 발진기(210)의 클록을 1/2 분주하여 13.56MHz의 클록을 생성한다. 13.56MHz의 기준 클록이 마스터 역할을 하는 제1 DDS(232)에 기준 클록으로 제공된다. 제2 분주기(224)는 13.56MHz의 클록을 다시 1/2 분주하여 6.78MHz의 클록을 생성하며, 이 클록은 다른 장비들과의 동기를 맞추기 위한 클록으로서 마스터 역할을 하는 제1 DDS(232)의 동기 클록 입력단자에 제공된다.
도 2에서는 4대의 DDS가 병렬로 운전되는 상태를 예시하였으며, 전체 DDS(232, 234, 236, 238)들은 플라즈마 부하에 제공될 13.56MHz의 출력을 발생시킨다. 하지만, DDS 내부에서는 주파수 제어 분해능을 높이기 위해 클록 멀티플라이어(clock multiplier)를 이용하여 13.56MHz의 주파수를 16배수로 높여 216.96MHz의 시스템 내부 클록을 생성한다. 제1 DDS(232)는 시스템 내부 클록을 다시 4분주하여 54.24MHz의 클록을 생성하고, 이 클록을 슬레이브 역할을 하는 제2 DDS(234), 제3 DDS(236), 및 제4 DDS(238)의 동기 클록 입력단자에 제공한다.(아날로그디바이스의 AD9859 Functional Block Diagram 참조)
이와 같이, 마스터 DDS에서 출력되는 54.24MHz의 클록을 동기 클록으로 인식하여 다른 3대의 슬레이브 DDS에서 사용하므로, 도 3에서와 같이 각 DDS의 출력 파형이 일치되지 않는 현상이 발생된다. 마스터 DDS를 기준으로 3대의 슬레이브 DDS 출력 파형이 54.24MHz의 동기 클록에 동기하여 출력을 발생시키므로, 4대의 DDS 전체가 위상이 동기될 확률은 1/12에 이르게 된다.
이와 같이 복수의 DDS가 병렬 운전할 때, DDS간 동기가 불일치하게 되면 원하는 전력 증폭기의 출력을 얻을 수 없다. 따라서 DDS간 동기를 맞추기 위한 제어과정이 필요하게 되며, 이는 전력 증폭기의 출력 시간이 지연되는 원인이 된다.
한편, 대한민국 특허등록 제10-0849445호 "RF 전력 발생기용 구동 신호를 발생하기 위한 방법"은 DDS를 이용하여 전력 증폭기의 구동신호를 발생시키는 방법을 제안하고 있다. 하지만, 위 선행문헌에는 복수의 DDS를 병렬 운전하여 전력 증폭기를 제어하는 환경을 예시하지 않고 있다. 만약, 위 선행문헌에서 하나의 전력 증폭기에 복수의 DDS를 병렬 연결하는 제어 환경을 결합할 경우, 전술한 바와 같이 DDS간 동기를 맞추기 위한 제어 과정이 필요하게 되고, 전력 증폭기의 출력 시간 지연이 발생된다.
대한민국 특허등록 제10-0849445호
본 발명은 하나의 전력 증폭기에 복수의 DDS가 병렬 연결되어 운전되는 환경에서 DDS들의 출력 위상 간에 동기를 검출하고, 위상 동기를 확인한 후 전력 증폭기 출력을 발생시킴으로써, 전력 증폭기의 출력 변동 시에 신속한 제어 환경 구축이 가능한 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치를 제공함에 그 목적이 있다.
본 발명의 일실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 펄스 형태의 고주파 전력을 생성하여 플라즈마 부하에 공급하는 고주파 전력 발생장치에 탑재되는 전력 증폭기를 제어하는 고주파 전력 증폭기의 제어장치에 있어서, 상기 전력 증폭기에 구비된 스위칭소자의 온/오프를 위한 기준 신호를 발생시키는 디지털 신호 처리기; 외부에서 기준 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 마스터 직접 디지털 합성기; 상기 마스터 직접 디지털 합성기로부터 동기 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 하나 이상의 슬레이브 직접 디지털 합성기; 상기 마스터 직접 디지털 합성기와 상기 슬레이브 직접 디지털 합성기 각각의 후단에 연결되며 상기 사인파에서 노이즈를 제거하는 복수의 필터; 상기 필터 각각의 후단에 연결되며 기준 클록과 비교하여 상기 필터의 출력을 구형파로 변환하는 복수의 비교기; 및 상기 마스터 직접 디지털 합성기에 기준 클록을 제공하며, 상기 복수의 비교기에서 출력되는 신호로부터 상기 스위칭소자의 온/오프를 위한 게이트 펄스를 생성하며, 상기 비교기 각각에서 제공되는 출력 파형의 위상이 동기하는지 여부를 판단하는 위상 검출부를 구비하는 복합 프로그래머블 로직 디바이스를 포함하며, 상기 디지털 신호 처리기는 상기 위상 검출부에서 상기 비교기 각각의 출력 위상이 동기되는 것을 검출할 때 상기 게이트 펄스를 출력하도록 제어한다.
본 발명의 다른 실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 상기 비교기 각각의 후단에서 상기 비교기의 출력을 지연하여 출력하는 지연 출력부를 더 포함한다.
본 발명의 또 다른 실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 상기 지연 출력부 각각은, 상기 비교기의 출력을 제1 시간만큼 지연시켜 출력하는 제1 지연 출력부; 상기 비교기의 출력을 상기 제1시간보다 큰 제2 시간만큼 지연시켜 출력하는 제2 지연 출력부; 상기 비교기의 반전 출력을 상기 제1 시간만큼 지연시켜 출력하는 제3 지연 출력부; 및 상기 비교기의 반전 출력을 상기 제2 시간만큼 지연시켜 출력하는 제4 지연 출력부를 포함한다.
본 발명의 또 다른 실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 상기 복합 프로그래머블 로직 디바이스는, 상기 지연 출력부 각각에서 출력되는 펄스의 라이징 에지를 검출하는 라이징 에지 검출부; 및 상기 라이징 에지 검출부의 출력을 토글하여 게이트 펄스를 발생시키는 플립플롭을 더 포함한다.
본 발명의 또 다른 실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 상기 플립플롭에서 출력되는 게이트 펄스를 일시 저장하여 상기 전력 증폭기에 출력하는 게이트 신호 출력용 버퍼를 더 포함한다.
본 발명의 또 다른 실시예에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치는, 상기 위상 검출부는, 상기 복수의 비교기 각각의 출력을 입력으로 하는 앤드(AND) 게이트; 상기 복수의 비교기 각각의 출력을 입력으로 하는 노어(NOR) 게이트; 및 상기 앤드(AND) 게이트의 출력과 상기 노어(NOR) 게이트의 출력을 입력으로 하는 오어(OR) 게이트를 포함한다.
본 발명의 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치에 따르면, 복수의 DDS를 병렬 연결하여 전력 증폭기의 게이트 펄스를 제공할 때, 복수의 DDS 출력들에 대하여 위상 동기를 검출하고, 위상 동기가 검출된 이후 전력 증폭기 출력을 발생시킴으로써, 전력 증폭기의 출력 변동 시에 DDS 위상 동기를 신속하게 검출하여 전력 증폭기의 가변 제어에 높은 신뢰성과 안정성을 보장할 수 있는 효과가 있다.
도 1은 일반적인 고주파 전력 발생장치를 예시한 블록도,
도 2는 복수의 DDS가 병렬 운전되는 구성을 예시한 블록도,
도 3은 복수의 DDS의 출력 파형을 예시한 파형도,
도 4는 본 발명에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치를 예시한 블록도,
도 5는 본 발명에서 지연 출력부의 출력 파형을 측정한 파형도,
도 6은 본 발명에 따른 위상 검출부의 구성을 예시한 블록도,
도 7 내지 9는 본 발명에 따른 위상 동기 검출 과정을 예시한 파형도,
도 10은 위상 동기 실패 과정을 측정한 파형도, 및
도 11은 위상 동기 성공 과정을 측정한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 구체적인 실시예가 설명된다. 그러나 이는 본 발명을 특정한 실시 형태에 대하여 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 대체물을 포함하는 것으로 이해되어야 한다.
명세서 전체에 걸쳐 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 그리고 본 발명에 첨부된 도면은 설명의 편의를 위한 것으로서, 그 형상과 상대적인 척도는 과장되거나 생략될 수 있다.
실시예를 구체적으로 설명함에 있어서, 중복되는 설명이나 당해 분야에서 자명한 기술에 대한 설명은 생략되었다. 또한, 이하의 설명에서 어떤 부분이 다른 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 기재된 구성요소 외에 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "~부", "~기", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 구성을 사이에 두고 연결되어 있는 경우도 포함한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다.
본 발명은 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치에 관한 것으로서, 식각, 증착, 세정 등의 반도체 제조 공정에서 사용되는 플라즈마 처리 장치에서 전력 증폭기를 제어하는 제어장치에 관한 것으로서, 전력 증폭기에 인가되는 게이트 펄스를 다양하게 가변 제어하기 위해 복수의 직접 디지털 합성기(DDS: Direct Digital Synthesizer)를 병렬 운전하는 경우, DDS간 위상 동기를 검출하여 전력 증폭기의 출력을 발생시키는 제어 메커니즘에 관한 것이다. 앞서 배경기술에 관한 설명에서 도 1을 참조하여 일반적인 플라즈마 처리 장치에 대하여 설명한 바 있으므로, 이하에서는 고주파 전력 발생장치의 전력 증폭기 제어 구성에 대하여 구체적으로 설명하기로 한다.
도 4는 본 발명에 따른 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치를 예시한 블록도이다.
도 4를 참조하면, 본 발명에 따른 고주파 전력 증폭기의 제어장치는 디지털 신호 처리기(DSP: Digital Signal Processor, 410, 이하 'DSP'로 표기할 수 있음)와, 직접 디지털 합성기(420, 이하 'DDS'로 표기할 수 있음)와, 필터(430)와, 비교기(440)와, 지연 출력부(450a ~ 450d)와, 복합 프로그래머블 로직 디바이스(CPLD: Complex Programmable Logic Device, 460, 이하 'CPLD'로 표기할 수 있음)와, 게이트 신호 출력용 버퍼(470)로 구성된다.
DSP(410)는 전력 증폭기의 제어 전반을 관할하는 디지털 신호 처리기로, 전력 증폭기에 구비된 스위칭소자의 온/오프를 위한 기준 신호를 발생시킨다. DSP(410)는 장치 간에 클록을 사용하여 데이터를 동기화하는 동기식 통신 포트인 SPI(Serial Peripheral Interface)-A 포트로 DDS(420)에 기준 신호를 제공하며, DDS(420)는 DSP(410)의 제어에 의해 소정 주파수(예컨대, 13.56MHz)의 사인파를 출력한다.
도시한 바와 같이 DSP(410)의 SPI-B 포트로는 지연 출력부(450a ~ 450d)로 지연 시간 지령을 출력한다. 지연 시간 지령은 후술하는 바와 같이 전력 증폭기의 스위칭소자를 온 시키는 듀티를 인가하기 위한 지령이다.
DSP(410)의 PWM(Pulse Width Modulation) 출력 포트로는 CPLD(460)로 스위칭소자의 온/오프를 위한 기준 파형을 제공한다. CPLD(460)의 PWM 신호 출력용 버퍼(468)는 PWM 신호를 일시 저장하였다가 출력하여 고속 동작 특성을 보장한다.
DSP(410)의 GPIO(General Pupose Input Output) 포트는 주변장치와 통신을 위해 범용적으로 사용되는 입출력 포트로서, CPLD(460)로부터 위상 동기 검출 신호를 수신하며, 위상 동기 검출 신호를 수신하는 경우 전력 증폭기의 출력을 활성화시키는 제어신호를 출력한다.
본 실시예에서 하나의 전력 증폭기에 대하여 4대의 DDS(420)가 병렬 운전된다. 물론 DDS(420)의 병렬 운전 수는 증감될 수 있다.
도시된 바와 같이, 각 DDS(420)는 DSP(410)의 명령에 의해 소정 주파수의 사인파를 출력한다. 각각의 DDS(420) 후단에 설치되는 필터(430)는 DDS(420)의 출력에서 노이즈를 필터링하며, 필터(430)의 후단에 설치되는 비교기(440)에서 기준 클록과 필터(430)의 출력을 비교하여 DDS(420)의 출력을 구형파로 변환한다.
지연 출력부(450a ~ 450d)는 비교기(440)의 후단에서 비교기(440)의 출력을 지연하여 출력한다. 일예로서, 지연 출력부는 제1 지연 출력부(450a)와, 제2 지연 출력부(450b)와, 제3 지연 출력부(450c)와, 제4 지연 출력부(450d)로 구성된다.
제1 지연 출력부(450a)는 비교기(440)의 출력을 제1 시간만큼 지연시켜 출력한다. 예를 들어, 제1 시간은 19ns(nano second)이다. 제2 지연 출력부(450b)는 비교기(440)의 출력을 제1 시간보다 큰 제2 시간만큼 지연시켜 출력한다. 예를 들어, 제2 시간은 42ns이다. 제1 시간과 제2 시간의 차이는 후술하는 바와 같이 게이트 펄스의 하이레벨 구간을 결정하는 시간으로, 게이트 펄스의 듀티를 결정하는 인자이다.
제3 지연 출력부(450c) 및 제4 지연 출력부(450d)는 각각 비교기(440)의 반전 출력을 제1 시간 및 제2 시간만큼 지연시켜 출력하며, 역 위상에 대한 게이트 펄스의 듀티를 결정한다.
CPLD(460)는 배경 기술에서 설명한 바와 같이, 마스터 역할을 하는 DDS(420)에 13.56MHz의 기준 클록을 제공하며, 지연 출력부(450a ~ 450d)의 출력으로부터 전력 증폭기의 스위칭소자를 온/오프 제어하기 위한 게이트 펄스를 생성한다. 도시한 바와 같이, CPLD(460)는 라이징 에지 검출부(462)와, 플립플롭(464)과, 위상 검출부(466)와, PWM 신호 출력용 버퍼(468)를 구비한다.
라이징 에지 검출부(462)는 지연 출력부(450a ~ 450d) 각각에서 출력되는 펄스의 라이징 에지를 검출한다. 플립플롭(464)은 라이징 에지 검출부(462)의 출력을 토글하여 게이트 펄스를 발생시킨다. 게이트 펄스를 고속으로 처리하기 위하여 게이트 신호 출력용 버퍼(470)가 이용될 수 있다.
한편, 위상 검출부(466)는 비교기(440, 본 실시예에서는 4대가 병렬 운전되는 DDS 각각의 후단에 연결되는 비교기)들의 출력으로부터 출력 파형의 위상이 동기하는지 여부를 검출한다. 위상 검출부(466)에서 병렬 운전중인 모든 DDS(420)의 위상이 동기된 것으로 검출되면, 위상 동기 검출 신호가 발생된다. 위상 동기 검출 신호는 DSP(410)의 GPIO 포트로 전달되며, DSP(410)는 비로소 전력 증폭기의 제어신호를 출력하도록 제어한다. 위상 검출부(466)의 구체적인 구성 및 검출 파형의 예시는 도 6 이하를 참조하여 후술하기로 한다.
도 5는 본 발명에서 지연 출력부의 출력 파형을 측정한 파형도이다.
도 5에서 가장 위에 표시된 파형은 비교기(440)의 출력 파형(13.56MHz의 주파수를 갖는 클록)이다. 그 아래로는 제1 지연 출력부(450a)의 출력 파형이 19ns만큼 지연되어 출력되는 것을 확인할 수 있다. 제2 지연 출력부(450b)의 출력 파형은 비교기(440)의 출력 파형이 42ns만큼 지연되어 출력되고 있다.
라이징 에지 검출부(462)는 제1 지연 출력부(450a)의 라이징 에지와 제2 지연 출력부(450b)의 라이징 에지를 검출한다. 그리고 플립플롭(464)은 도 5의 하단부에 예시된 게이트 펄스 파형에서와 같이 제1 지연 출력부(450a)의 라이징 에지와 제2 지연 출력부(450b)의 라이징 에지 사이에서 게이트 ON 펄스를 생성하여 출력한다. 즉, DDS(420)에서 출력되는 한 주기의 펄스 파형에 대하여, 도 5의 하단에서와 같이 듀티가 조절된 게이트 펄스를 얻을 수 있다.
도시하여 예시하지 않았지만, 제3 지연 출력부(450c) 및 제4 지연 출력부(450d)에 의해 역 위상의 동작에 대하여도 동일한 게이트 펄스를 출력할 수 있다.
도 6은 본 발명에 따른 위상 검출부의 구성을 예시한 블록도이며, 도 7 내지 9는 본 발명에 따른 위상 동기 검출 과정을 예시한 파형도이며, 도 10은 위상 동기 실패 과정을 측정한 파형도이며, 도 11은 위상 동기 성공 과정을 측정한 파형도이다.
도 6을 참조하면, 위상 검출부(464)는 앤드(AND) 게이트(610)와, 노어(NOR) 게이트(620)와, 오어(OR) 게이트(630)가 조합된 논리회로 구성을 갖는다. 도시된 바와 같이, 위상 검출부(464)는 병렬 운전되는 DDS(420) 각각의 출력, 즉, 각 DDS(420)에 연결된 복수의 비교기(440) 각각의 출력을 입력으로 하는 AND 게이트(610)와, 복수의 비교기(440) 각각의 출력을 입력으로 하는 NOR 게이트(620)와, AND 게이트(610)의 출력과 NOR 게이트(620)의 출력을 입력으로 하는 OR 게이트(630)로 구성될 수 있다.
도 7의 파형도를 참조하면, 병렬 운전되는 4대의 DDS(420) 출력(실제로는, 필터 및 버퍼를 통해 구형파로 변환된 출력)을 각각 Q1, Q2, Q3, 및 Q4라고 할 때, 54.24MHz의 동기 클록에 대하여 Q1, Q2, Q4는 동일한 위상으로 출력되고 Q3는 동기 클록이 한 사이클만큼 지연된 위상 차이를 보일 수 있다. 이 경우, 세로 방향으로 점선으로 도시된 구간에서 위상을 검출할 경우, AND 게이트(610)의 출력인 A는 첫 번째, 세 번째, 및 네 번째 검출 구간에서는 Q3의 위상이 상이하므로 '0'을 출력하고, 두 번째 검출 구간에서만 모두 하이레벨 구간으로서 '1'을 출력한다. NOR 게이트(620)의 출력인 B는 모두 로우 레벨인 네 번째 검출 구간에서만 '1'을 출력한다. 최종적으로 OR 게이트(630)는 두 번째 검출 구간과 네 번째 검추 구간에서 '1'을 출력한다. 결국, 위상 검출부(464)의 출력이 모두 '1'을 나타내지 않으므로, 도 10에서와 같이 위상 동기에 실패한 파형이 출력되며, DSP(410)는 전력 증폭기의 제어신호를 출력하지 않는다.
도 8의 파형도를 참조하면, 3대의 DDS의 출력(Q1, Q2, Q4)은 동일한 위상으로 출력되지만, Q3는 동기 클록이 두 사이클만큼 지연된 위상 차이를 보일 수 있다. 도시된 바와 같이, 4개의 검출 구간 모두에서 AND 게이트(610)의 출력은 모두 '0'이고, NOR 게이트(620)의 출력 역시 모두 '0'으로 나타난다. 결국, OR 게이트(630)의 출력 역시 모두 '0'으로 나타나므로, 도 10에서와 같이 위상 동기에 실패한 파형이 출력되며, DSP(410)는 전력 증폭기의 제어신호를 출력하지 않는다.
도 9의 파형도를 참조하면, 4대의 DDS 출력(Q1, Q2, Q3, Q4)이 동일한 동기 클록에 대하여 일치된 위상을 나타내고 있다. 이 경우, AND 게이트(610)의 출력은 첫 번째 검출 구간과 두 번째 검출 구간에서 '1'을 나타낸다. NOR 게이트(620)의 출력은 모든 DDS의 출력이 로우 레벨을 나타내는 세 번째 검출 구간과 네 번째 검출 구간에서 '1'을 나타낸다. 결국, 최종 논리 게이트인 OR 게이트(630)는 전체 구간에서 출력 '1'을 발생시킨다. 한 주기의 펄스에 대하여 위상 검출부(464)의 논리 출력이 모두 '1'을 나타낼 때, 비로소 위상 동기 검출 신호가 발생된다. 도 11에서와 같이 모든 DDS의 출력 위상이 동기된 파형이 출력되며, DSP(410)는 비로소 전력 증폭기의 제어신호를 출력한다.
앞서 설명한 바와 같이, 한 대의 마스터 DDS에 대하여 3대의 슬레이브 DDS가 동기 클록(54.24MHz)에 동기되어 출력을 발생시키므로, 4대의 DDS 모두가 위상이 동기될 확률은 1/12이다. DDS의 출력 파형이 13.56MHz의 주파수를 가지므로, 슬레이브 DDS들의 출력 파형을 변경해 가면 매우 짧은 시간 내에 위상 동기를 검출할 수 있게 된다. 따라서, 전력 증폭기의 출력 변동 시에 DDS 위상 동기를 신속하게 검출하여 전력 증폭기의 가변 제어에 높은 신뢰성과 안정성을 보장할 수 있게 된다.
위에서 개시된 발명은 기본적인 사상을 훼손하지 않는 범위 내에서 다양한 변형예가 가능하다. 즉, 위의 실시예들은 모두 예시적으로 해석되어야 하며, 한정적으로 해석되지 않는다. 따라서 본 발명의 보호범위는 상술한 실시예가 아니라 첨부된 청구항에 따라 정해져야 하며, 첨부된 청구항에 한정된 구성요소를 균등물로 치환한 경우 이는 본 발명의 보호범위에 속하는 것으로 보아야 한다.
410 : 디지털 신호 처리기(DSP) 420 : 직접 디지털 합성기(DDS)
430 : 필터 440 : 비교기
450a : 제1 지연 출력부 450b : 제2 지연 출력부
450c : 제3 지연 출력부 450d : 제4 지연 출력부
460 : 복합 프로그래머블 로직 디바이스(CPLD)
462 : 라이징 에지 검출부 464 : 플립플롭
466 : 위상 검출부 468 : PWN 신호 출력용 버퍼
470 : 게이트 신호 출력용 버퍼 610 : 앤드(AND) 게이트
620 : 노어(NOR) 게이트 630 : 오어(OR) 게이트

Claims (6)

  1. 펄스 형태의 고주파 전력을 생성하여 플라즈마 부하에 공급하는 고주파 전력 발생장치에 탑재되는 전력 증폭기를 제어하는 고주파 전력 증폭기의 제어장치에 있어서,
    상기 전력 증폭기에 구비된 스위칭소자의 온/오프를 위한 기준 신호를 발생시키는 디지털 신호 처리기;
    외부에서 기준 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 마스터 직접 디지털 합성기;
    상기 마스터 직접 디지털 합성기로부터 동기 클록을 수신하여 동작하며, 상기 디지털 신호 처리기의 명령에 의해 소정 주파수의 사인파를 출력하는 하나 이상의 슬레이브 직접 디지털 합성기;
    상기 마스터 직접 디지털 합성기와 상기 슬레이브 직접 디지털 합성기 각각의 후단에 연결되며 상기 사인파에서 노이즈를 제거하는 복수의 필터;
    상기 필터 각각의 후단에 연결되며 기준 클록과 비교하여 상기 필터의 출력을 구형파로 변환하는 복수의 비교기; 및
    상기 마스터 직접 디지털 합성기에 기준 클록을 제공하며, 상기 복수의 비교기에서 출력되는 신호로부터 상기 스위칭소자의 온/오프를 위한 게이트 펄스를 생성하며, 상기 비교기 각각에서 제공되는 출력 파형의 위상이 동기하는지 여부를 판단하는 위상 검출부를 구비하는 복합 프로그래머블 로직 디바이스
    를 포함하며,
    상기 디지털 신호 처리기는 상기 위상 검출부에서 상기 비교기 각각의 출력 위상이 동기되는 것을 검출할 때 상기 게이트 펄스를 출력하도록 제어하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
  2. 제1항에 있어서,
    상기 비교기 각각의 후단에서 상기 비교기의 출력을 지연하여 출력하는 지연 출력부를 더 포함하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
  3. 제2항에 있어서,
    상기 지연 출력부 각각은,
    상기 비교기의 출력을 제1 시간만큼 지연시켜 출력하는 제1 지연 출력부;
    상기 비교기의 출력을 상기 제1시간보다 큰 제2 시간만큼 지연시켜 출력하는 제2 지연 출력부;
    상기 비교기의 반전 출력을 상기 제1 시간만큼 지연시켜 출력하는 제3 지연 출력부; 및
    상기 비교기의 반전 출력을 상기 제2 시간만큼 지연시켜 출력하는 제4 지연 출력부
    를 포함하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
  4. 제3항에 있어서,
    상기 복합 프로그래머블 로직 디바이스는,
    상기 지연 출력부 각각에서 출력되는 펄스의 라이징 에지를 검출하는 라이징 에지 검출부; 및
    상기 라이징 에지 검출부의 출력을 토글하여 게이트 펄스를 발생시키는 플립플롭
    을 더 포함하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
  5. 제4항에 있어서,
    상기 플립플롭에서 출력되는 게이트 펄스를 일시 저장하여 상기 전력 증폭기에 출력하는 게이트 신호 출력용 버퍼를 더 포함하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 위상 검출부는,
    상기 복수의 비교기 각각의 출력을 입력으로 하는 앤드(AND) 게이트;
    상기 복수의 비교기 각각의 출력을 입력으로 하는 노어(NOR) 게이트; 및
    상기 앤드(AND) 게이트의 출력과 상기 노어(NOR) 게이트의 출력을 입력으로 하는 오어(OR) 게이트
    를 포함하는 DDS 위상 동기 검출을 이용한 고주파 전력 증폭기의 제어장치.
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