WO2005104368A1 - ジッタ発生回路 - Google Patents

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WO2005104368A1
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jitter
jitter generation
input
circuit
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PCT/JP2005/007300
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Daisuke Watanabe
Masakatsu Suda
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Advantest Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Definitions

  • the present invention relates to a jitter generation circuit that fluctuates the rising and falling timings of a clock signal or a data signal.
  • jitter tolerance of the reference clock signal is tested by measuring how much the jitter contained in the data stream can be received. Jitter Tolerance). In this test, it is necessary to apply the known amount of jitter as external jitter to the interface circuit in the receiving circuit, and it is essential that the amount of applied jitter can be arbitrarily controlled. Generally, in a receiving circuit employing the CDR method, this test is equivalent to testing the accuracy of the PLL clock signal. However, in practice, it is necessary to consider the overall jitter tolerance from the transmitting circuit to the receiving circuit. Therefore, when adding jitter to the data stream, it is necessary to add jitter to the reference clock signal of the transmission circuit.
  • Patent Document 1 JP-A-6-104708 (Pages 3-4, Fig. 1-3)
  • the jitter generator disclosed in Patent Document 1 described above is configured by analog circuits such as an oscillator that generates a sine-wave offset voltage, a ramp generator, and a voltage comparator.
  • analog circuits such as an oscillator that generates a sine-wave offset voltage, a ramp generator, and a voltage comparator.
  • the power consumption increases as the size increases.
  • since it is generally used to operate a clock signal and a logical LSI there is a problem that it is not preferable to mix a jitter generator configured by an analog circuit in a logical LSI. For example, if a digital circuit and an analog circuit are mixed in an LSI, the manufacturing process becomes complicated, leading to an increase in manufacturing cost, and an analog circuit becomes a noise source for the digital circuit. .
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a jitter generation circuit that does not require an analog circuit and can reduce the circuit scale and power consumption. To provide.
  • the jitter generation circuit of the present invention includes a first signal line through which a first signal to be added with a jitter component is transmitted, and an input of the first signal line.
  • An input buffer provided on the output side, an output buffer provided on the output side of the first signal wiring, a second signal wiring disposed close to the first signal wiring, and a first signal wiring.
  • a jitter generation signal output unit for inputting a second signal synchronized with the input first signal as a jitter generation signal to a second signal wiring.
  • the second signal wiring is arranged close to the first signal wiring for transmitting the first signal to which the jitter component is added, and at the same time that the voltage level of the first signal changes,
  • interference noise can be superimposed on the first signal wiring using interference between the signal wirings. Since this interference noise is generated at the timing when the voltage level of the jitter generation signal changes, the first signal transmitted on the first signal wiring is used by using the jitter generation signal synchronized with the first signal. Interference noise can be superimposed in accordance with the rising or falling timing of Thus, jitter can be added to the first signal.
  • the above-mentioned jitter generation signal has a part of the rising and falling timings coincident with the first signal. This makes it possible to easily generate interference noise that coincides with the rising or falling timing of the first signal. By superimposing this interference noise on the first signal itself, the first signal can be generated. It is possible to easily and reliably add jitter to the data.
  • the plurality of second signal wirings described above are arranged at positions adjacent to the first signal wirings, and the jitter generation signal output unit outputs a jitter generation signal to each of the plurality of second signal wirings. It is desirable to input a signal. As a result, interference noise corresponding to each of the plurality of second signal wirings can be generated on the first signal wiring, so that the jitter added to the first signal is increased and the variable range is widened. can do.
  • a jitter generation signal whose rising and falling forces S coincide with each other is input to each of the plurality of second signal wirings.
  • a jitter generation signal having different rising and falling timings is input to each of the plurality of second signal wirings. This makes it possible to shift the generation timing of the interference noise corresponding to each of the plurality of second signal wirings, thereby increasing the randomness of the jitter added as a combination of these interference noises, and It is possible to add complicated jitter to the signal.
  • the above-mentioned one second signal wiring has a different wiring length from the other second signal wiring. This makes it possible to vary the magnitude of the interference noise generated for each of the plurality of second signal wirings, and to add complex jitter as a combination of these.
  • the first signal wiring and the second signal wiring described above are surrounded by a grounded ground layer. As a result, it is possible to prevent signals from sneaking from each signal wiring to other wirings and various signals from sneaking into other signal wirings from other wirings.
  • the above-described jitter generation signal output unit includes a jitter generation signal generation unit that generates a jitter generation signal, and a rising and falling timing of the jitter generation signal generated by the jitter generation signal generation unit. It is desirable to have a synchronization establishing unit for synchronizing with the rise and fall of the signal of the above. This makes it easy to generate a jitter generation signal synchronized with the first signal and input the signal to the second signal wiring.
  • the above-described jitter generation signal output unit includes a jitter generation signal generation unit that generates a jitter generation signal, and a plurality of second signals that are input destinations of the jitter generation signal generated by the jitter generation signal generation unit. It is preferable to include a selection unit that selects a wiring, and a synchronization establishment unit that synchronizes the rise and fall timings of the jitter generation signal selected by the selection unit with the rise and fall of the first signal. This makes it easy to generate a jitter generation signal synchronized with the first signal and input it to the second signal wiring, and selectively select the second signal wiring to which this jitter generation signal is input. It can be set.
  • the apparatus further includes a timing adjustment unit that adjusts the timing of a signal input to each of the first and second signal wirings. This makes it possible to adjust the difference in signal propagation time between the circuits provided before the first and second signal wirings, so that the first signal input to these signal wirings and the jitter It is easy to match the rising or rising timing of each signal.
  • the above-mentioned synchronization establishing unit is a flip-flop that fetches and outputs a jitter generation signal in synchronization with the rising or falling timing of the first signal. This makes it possible to forcibly match the rising and falling timings of the jitter generation signal with the rising and falling timings of the first timing
  • the jitter generation signal described above is a random bit whose logic level changes randomly. Desirably, it is a column signal. This makes it possible to add a random jitter amount to the first signal.
  • the above-mentioned jitter generation signal generation section includes a plurality of cascade-connected flip-flops, a plurality of specific outputs from the plurality of flip-flops, and exclusive OR of the outputs from the specific flip-flops with the specific flip-flop. It is desirable to provide a logic circuit for inputting the data to the loop. Thereby, a random bit string can be generated with a simple configuration.
  • the above-mentioned jitter generation signal generating section extracts a plurality of flip-flops connected in cascade, a plurality of specific outputs from the plurality of flip-flops, and exclusive-ORs them to a specific flip-flop. It is preferable that a logic circuit for inputting to the flip-flop is provided, and a jitter generation signal to be input to each of the plurality of second signal lines is extracted from different positions of the plurality of flip-flops. This makes it possible to simultaneously input a random bit string whose content has been shifted to each of the plurality of second signal wirings, thereby increasing the randomness and adding complex jitter.
  • the above-mentioned jitter generation signal generating section includes a plurality of flip-flops connected in a ring shape and presets the held content of at least one flip-flop. This makes it possible to add a periodically changing jitter with a simple configuration.
  • the apparatus further includes a variable capacitance element connected to the output terminal of the jitter generation signal generator described above. By adding a variable capacitance element and changing its capacitance, it is possible to adjust the amount of jitter added to the first signal when transmitted via the first signal wiring .
  • the apparatus further includes an amplitude setting unit that variably sets the amplitude of the jitter generation signal input to the second signal wiring of the above-described jitter generation signal generation unit.
  • an amplitude setting unit that variably sets the amplitude of the jitter generation signal input to the second signal wiring of the above-described jitter generation signal generation unit.
  • the first and second signal wirings, the input buffer, the output buffer, and the jitter generation signal output section are included in the same large-scale integrated circuit. This eliminates the need to prepare the jitter generation circuit as a separate component, thereby facilitating cost reduction by reducing the number of components.
  • a BIST (Built-In Self Test) circuit using a jitter can be manifested.
  • FIG. 1 is an explanatory diagram of a basic principle of a jitter generation circuit of the present invention.
  • FIG. 2 is a diagram showing an equivalent circuit of two signal wirings P1 and P2 arranged close to each other.
  • FIG. 3 is a diagram showing signal waveforms input and output to and from two signal wirings P1 and P2 shown in FIG. 1.
  • FIG. 4 is a diagram showing a distribution of each cycle of a clock signal output from a signal wiring P1.
  • FIG. 5 is a diagram illustrating a configuration of a jitter generation circuit according to the first embodiment.
  • FIG. 6 is a diagram showing a configuration of a random bit string generation unit.
  • FIG. 7 is a diagram illustrating a configuration of a jitter generation signal path control unit.
  • FIG. 8 is a diagram illustrating a configuration of a jitter generation circuit according to a second embodiment.
  • FIG. 9 is a diagram showing a configuration of a jitter generation signal path control unit shown in FIG. 8.
  • FIG. 10 is a diagram illustrating a configuration of a jitter generation signal path control unit included in the jitter generation circuit according to the third embodiment.
  • FIG. 11 is a diagram illustrating a configuration of a jitter generation circuit according to a fourth embodiment.
  • FIG. 12 is a diagram illustrating a configuration of a jitter generation circuit according to a fifth embodiment.
  • FIG. 13 is a diagram illustrating a modification of the variable amplitude driver circuit included in the jitter generation circuit according to the fifth embodiment.
  • FIG. 14 is a diagram showing a modification of the jitter generation signal output unit.
  • FIG. 15 is a diagram showing a modification of the jitter generation circuit in which the length of the signal wiring is changed.
  • FIG. 16 is a view showing a specific example of a shield structure using a ground layer.
  • FIG. 17 is a diagram illustrating a configuration of a semiconductor test apparatus in which a jitter generation circuit is incorporated. Explanation of symbols
  • FIG. 1 is an explanatory diagram of the basic principle of the jitter generation circuit of the present invention.
  • the jitter generation circuit according to the present invention includes an input buffer 10 connected to an input terminal IN, a jitter generation signal output unit 20 connected to a control terminal S, and one output terminal of the input buffer 10.
  • One end is connected to the signal wiring P1 to which the end is connected, one end is connected to the output terminal of the jitter generation signal output unit 20, and the other end of the signal wiring P1 is connected to the signal wiring P2 arranged close to the signal wiring P1.
  • the output buffer 30 includes an output buffer 30 connected to the other end of the signal wiring P2 and terminating the other end of the signal wiring P2.
  • Each of the input buffer 10 and the output buffers 30 and 40 is composed of, for example, a CMOS inverter circuit. Since the output buffer 40 is a termination circuit for passing a signal through the signal wiring P2 like the signal wiring P1, it is not always necessary to configure the output buffer 40 using a CMOS inverter circuit like the output buffer 30. And other circuits may be used.
  • the signal wiring P1 corresponds to the first signal wiring
  • the signal wiring P2 corresponds to the second signal wiring.
  • FIG. 2 is a diagram showing an equivalent circuit of two signal wirings Pl and P2 arranged close to each other.
  • the inductance component L in addition to the resistance component R cannot be ignored.
  • a transconductance component G and a capacitance component C appear between these two signal lines Pl and P2.
  • the two signal lines Pl and P2 form a distributed constant circuit having the resistance component R, the inductance component L, the mutual conductance component G, and the capacitance component C.
  • FIG. 3 is a diagram showing signal waveforms input and output to and from the two signal wirings Pl and P2 shown in FIG.
  • “Clock signal (input)” in FIG. 3A is a signal waveform input from the input buffer 10 to the signal wiring P1. For example, a clock signal that rises and falls at a predetermined cycle is input to the signal wiring P1. Is shown.
  • the “jitter generated signal” in Fig. 3 (B) Is a signal waveform input from the jitter generation signal output unit 20 to the signal wiring P2.
  • “Interference noise” in FIG. 3 (C) is a noise waveform on the signal wiring P1 determined by a combination of the clock signal input to the signal wiring P1 and the jitter generation signal input to the signal wiring P2.
  • “Clock signal (output)” in Fig. 3 (D) indicates the output of signal wiring P1 when the interference noise generated on signal wiring P1 is superimposed on the clock signal input to signal wiring P1. It is a waveform.
  • a clock signal that alternates between a high level and a low level at a predetermined cycle is input from the input buffer 10 to the signal line P1 (FIG. 3 (A)). Further, a jitter generation signal whose rising and falling timings are partially identical to this clock signal is input from the jitter generation signal output unit 20 to the signal wiring P2. For example, a random bit string signal whose logic level changes randomly is used for this jitter generation signal (Fig. 3 (B)). If the rising and falling timings of the jitter signal input to the signal wiring P2 coincide with the rising and falling edges of the clock signal input to the signal wiring P1, interference noise occurs on the signal wiring P1 (see Fig. 3 (C)).
  • the random bit string signal is used as the jitter generation signal
  • the rise and fall of the jitter generation signal combined with the rise and fall of the clock signal are indeterminate and vary randomly.
  • the intervals and polarities of interference noise generated on the signal wiring P1 are also random. Since interference noise is superimposed on the clock signal input from the input buffer 10 on the signal wiring P1, a clock signal having fluctuation (jitter) in rising and falling timings with respect to the input clock signal. It is output (Fig. 3 (D)).
  • FIG. 4 is a diagram showing the distribution of each cycle of the clock signal output from the signal wiring P1.
  • the horizontal axis shows the rising or falling interval of each period of the clock signal
  • the vertical axis shows the frequency.
  • the jitter generation signal is a random bit string
  • a jitter component corresponding to the content appears.
  • the interval of each rising or falling period is a predetermined value as shown in FIG. 4 (when there is no jitter component). (Corresponding to the period of the clock signal).
  • the clock signal to which jitter is added is transmitted.
  • the circuit scale of the entire jitter generation circuit can be reduced.
  • FIG. 5 is a diagram illustrating a configuration of the jitter generation circuit according to the first embodiment.
  • the jitter generation circuit of this embodiment includes three signal wirings Pl, P2, and P3 arranged close to each other, and an input buffer 10 connected to the input side and the output side of the signal wiring PI.
  • the two signal wirings P2 and P3 are closely arranged on both sides of the signal wiring P1 at equal intervals.
  • the input buffer 10 is formed of a CMOS inverter circuit, and inverts the logic level of the input clock signal and outputs the inverted clock signal.
  • the timing adjustment unit 12 is for performing time adjustment for matching the input timing of the edge generation signal to the signal wirings P2 and P3 with the input timing of the clock signal from the input buffer 10 to the signal wiring P1. It is composed of a CMOS inverter circuit. In the present embodiment, the timing of inputting signals to the three signal wirings Pl, P2, and P3 is adjusted by providing a timing adjustment unit 12 that also has one CMOS inverter circuit in the preceding stage of the input buffer 10.
  • timing adjustment unit 12 may be increased, or another circuit may be used. Also, depending on the input timing of each signal input to the three signal wirings Pl, P2, P3, the signal wiring Instead of or in parallel with the timing adjustment unit 12 on the input side of the PI, a timing adjustment unit may be provided on the input side of the signal wirings P2 and P3!
  • the output buffer 30 is connected to the output end side of the signal wiring P1, and outputs a signal obtained by performing waveform shaping on the clock signal output from the signal wiring P1.
  • the output buffer 400 terminates the output end of the signal wiring P2.
  • the output buffer 402 terminates the output end of the signal line P3.
  • the jitter generation signal output unit 20 outputs a jitter generation signal toward each of the two signal wirings P2 and P3 arranged close to the signal wiring P1 through which the clock signal is transmitted.
  • the jitter generation signal output unit 20 includes a clock generation unit 100, a random bit string generation unit 110, a jitter generation signal path control unit 120, and output buffers 130 and 132.
  • the clock generator 100 generates a clock signal of a predetermined frequency to which jitter is applied.
  • the clock signal generated by the clock generator 100 is input to the signal wiring P1 via the timing adjuster 12 and the input buffer 10.
  • the clock generation unit 100 does not necessarily need to be included in the jitter generation signal output unit 20.
  • a reference clock signal input from the outside may be used instead of the clock signal generated by the clock generator 100.
  • a signal to be added with a jitter is not limited to a clock signal but has a non-periodic rising or falling edge. You can add jitter to your signal.
  • the random bit string generating section 110 is constituted by, for example, a linear feedback shift register (LFSR) circuit, and generates a pseudo random bit string signal.
  • FIG. 6 is a diagram showing a configuration of the random bit string generation unit 110.
  • the random bit string generation section 110 includes N cascade-connected flip-flops 114-1 to 114-N and a specific plurality of flip-flops among them, for example, i-th and N-th flip-flops.
  • An exclusive OR circuit 112 is provided as a logical circuit for obtaining an exclusive OR of the outputs of the flip-flops 114 — i and 114 — N and inputting the exclusive OR to a specific (eg, first stage) flip-flop 114.
  • Each flip-flop 114-1 to 114-N synchronizes the input data with the clock signal output from the clock generator 100. Capture, hold, and output.
  • the number of stages N of the flip-flops 114-1 to 114-N is set to, for example, 23 or 31. In this way, by combining the shift register composed of N flip-flops 114-1 to 114-N and the exclusive OR circuit 112, a pseudo-random bit string signal can be easily generated.
  • the random bit string generating section 110 only needs to be able to generate a pseudo random bit string signal, and is not limited to the configuration shown in FIG. 6, but may employ another configuration.
  • Jitter generation signal path control section 120 sets an output path of the jitter generation signal based on the control signal. There are four possible output paths for the jitter generation signal: selecting the signal path P2, selecting the signal path P3, selecting both, or not selecting any.
  • FIG. 7 is a diagram showing a configuration of the jitter generation signal path control unit 120.
  • the jitter generation signal path control unit 120 includes a decoder 122, AND circuits 124 and 125, and flip-flops 126 and 127.
  • the decoder 122 individually outputs a 1-bit selection signal that specifies the signal wiring P1 and P2 to which the jitter generation signal is output to each of the two AND circuits 124 and 125 based on the input control signal. Output.
  • One selection signal is input to one input terminal of the AND circuit 124, and the other selection signal is input to one input terminal of the AND circuit 125.
  • One AND circuit 124 receives the pseudo-random bit string signal output from the random bit string generation unit 110 at the other input terminal, and sets the selection signal input from the decoder 122 to a high level (“1”). Sometimes this pseudo-random bit string signal is output. Similarly, the other AND circuit 125 outputs the pseudo-random bit string signal output from the random bit string generating section 110 to the other input terminal and outputs a signal when the selection signal input from the decoder 122 is at a high level. This pseudo random bit string signal is output. Therefore, when only one of the two selection signals output from decoder 122 is at a high level, a pseudo-random bit string signal is output only from the AND circuit to which the high-level selection signal has been input.
  • the pseudo random bit string signal is also output from both of the two AND circuits 124 and 125.
  • both of the two selection signals output from the decoder 122 are at a low level, one of the two AND circuits 124 and 125 Does not output a pseudo-random bit string signal.
  • the above-described decoder 122 and the two AND circuits 124 and 125 constitute a selection unit.
  • One flip-flop 126 takes in and outputs the signal output from one AND circuit 124 in synchronization with the clock signal output from clock generator 100.
  • the signal output from flip-flop 126 is input to signal line P2 via output buffer 130.
  • the other flip-flop 127 captures and outputs the signal output from the other AND circuit 125 in synchronization with the clock signal output from the clock generation unit 100.
  • the signal output from flip-flop 127 is input to signal wiring P3 via output buffer 132.
  • the two signal wirings P2 and P3 are arranged close to each other on both sides of the signal wiring P1 through which the clock signal is input / output. Focusing on only one of P2 and P3, it is the same as the relationship between the signal wiring P2 and the signal wiring P1 in the basic configuration shown in FIG. Therefore, when the rising timing of the clock signal matches the rising or falling timing of the jitter generation signal, or when the falling timing of the clock signal matches the rising or falling timing of the jitter generation signal, Interference noise corresponding to the combination is generated on the signal wiring P1, and a clock signal to which jitter is added is output from the signal wiring P1. Also, when a jitter generation signal consisting of the same pseudo-random bit string is input to both of the two signal wirings P2 and P3, the level of interference noise becomes large (almost twice). The amount of jitter added to the output clock signal also increases.
  • the two signal lines P2 and P3 are arranged close to the signal line P1 to which the clock signal is input / output, and the jitter generation signal is input to these signal lines P2 and P3.
  • the magnitude of the jitter added to the clock signal can be changed.
  • a jitter generation circuit that performs such a process of adding jitter, since an analog circuit such as an oscillator is not used, it is possible to reduce the circuit scale and power consumption, and at the same time, to use a large BIST circuit.
  • LSI large scale integrated circuit
  • FIG. 8 is a diagram illustrating a configuration of a jitter generation circuit according to the second embodiment.
  • the jitter generation circuit of the present embodiment is connected to nine signal wirings Pl, P2A to P2D, P3A to P3D arranged close to each other, and to the input side and the output side of the signal wiring PI.
  • the output buffers 400A to 400D and 402A to 402D provided in the above are included.
  • Four signal wirings P2A to P2D are arranged close to one side of the signal wiring P1, and four signal wirings P3A to P3D are arranged close to the other side.
  • the jitter generation signal output unit 20A outputs the jitter generation signal to each of the eight signal wirings P2A to P2D and P3A to P3D arranged close to the signal wiring P1 through which the clock signal is transmitted. I do.
  • the jitter generation signal output unit 20A includes a jitter generation signal path control unit 120A and output buffers 130A to 130D and 132A to 132D. Except for these configurations, they have the same configuration (clock generation unit 100 and random bit string generation unit 110) as the jitter generation signal output unit 20 shown in FIG. 5, and these configurations are omitted in FIG. T!
  • Jitter generation signal path control section 120A sets an output path of the jitter generation signal based on the control signal.
  • FIG. 9 is a diagram illustrating a configuration of the jitter generation signal path control unit 120A.
  • the jitter generation signal path control unit 120A includes a decoder 122A, AND circuits 124A to 124D, 125A to 125D, and flip-flops 126A to 126D, 127A to 127D.
  • the decoder 122A specifies a signal wiring P2A to P2D and P3A to P3D to which the jitter generation signal is output based on the input control signal.
  • the decoder 122A converts the 1-bit selection signal into eight AND circuits 124A to 124D and 125A to Output separately for each of the 125D.
  • Each of the eight AND circuits 124A to 124D and 125A to 125D performs basically the same operation as the two AND circuits 124 and 125 included in the jitter generation signal path control unit 120 shown in FIG. When a selection signal input to one input terminal is at a high level, a pseudo random bit string signal input to the other input terminal is output.
  • the above-mentioned decoder 122A and the eight AND circuits 124A to 124D, 125A to 125D constitute a selection section! ⁇
  • Each of flip-flops 126A to 126D and 127A to 127D captures and outputs a signal output from each AND circuit provided in the preceding stage in synchronization with a clock signal output from clock generating unit 100.
  • Each flip-flop and each of the eight signal wires P2A to P2D and P3A to P3D correspond one-to-one, and the signals output from each flip-flop are output buffers 130A to 130D and 132A to 132D. Is input to the corresponding signal wiring via each of the.
  • These eight flip-flops 126A to 126D and 127A to 127D constitute a synchronization establishing unit.
  • each of the two signal wirings P2 and P3 is As shown in Fig. 8, another signal wiring is placed close to the signal wiring P1!
  • the degree of interference with P1 decreases in inverse proportion to the square of the distance. Therefore, even if the same jitter generation signal is input, interference noise of a different voltage level will be generated if input is made to a signal wiring with a different distance from the signal wiring P1.
  • the resolution added to the clock signal can be increased.
  • the same jitter generation signal is input to each signal wiring arranged on both sides of the signal wiring P1, but at least some of the signal wirings are input. You may make it input the jitter generation signal of a different content.
  • FIG. 10 is a diagram illustrating a modified example of the jitter generation signal path control unit that inputs a jitter generation signal having a different content to each signal wiring arranged close to the signal wiring P1 to which a clock signal is input / output.
  • the jitter generation signal path control unit 120B shown in FIG. 10 includes a decoder 122A, AND circuits 124A to 124D, 125A to 125D, and flip-flops 128A to 128H.
  • the jitter generation signal path control unit 120B can be replaced with the jitter generation signal path control unit 120A shown in FIG. 8, and outputs the jitter generation signal to each of output buffers 130A to 130D and 132A to 132D arranged at the subsequent stage. input.
  • the decoder 122A outputs a 1-bit selection signal that specifies the signal wiring P2A to P2D and P3A to P3D to which the jitter generation signal is output, based on the input control signal, by using the eight AND circuits 124A to Outputs individually to one input terminal of each of 124D and 125A to 125D.
  • the eight flip-flops 128A to 128H are cascaded, and a pseudo-random bit string signal is input to the first-stage flip-flop 128A. Each flip-flop holds and outputs input data in synchronization with a clock signal output from the clock generation unit 100.
  • Each of the flip-flops 128A to 128H has a one-to-one correspondence with each of the eight AND circuits 124D, 124C, 124B, 124A, 125A, 125B, 125C, and 125D, and is output from each flip-flop.
  • Data (pseudo-random bit string signal) is input to the other input terminal of the corresponding AND circuit.
  • Each AND circuit outputs a pseudo-random bit string signal input to the other input terminal when the selection signal input to one input terminal from the decoder 122A is at a high level.
  • FIG. 11 is a diagram illustrating a configuration of a jitter generation circuit according to the fourth embodiment.
  • the jitter generation circuit shown in FIG. 11 differs from the jitter generation circuit shown in FIG. 1 in that a variable capacitance element 60 is added between the output terminal of the jitter generation signal output section 20 and the ground.
  • FIG. 1 shows a configuration for explaining the basic principle of the jitter generation circuit.
  • the input terminals of the signal wirings P2, P2A to P2D, P3, and P3A to P3D are individually (may not necessarily be all, but may be some). What is necessary is just to connect the variable capacitance element 60.
  • variable capacitance element 60 When the variable capacitance element 60 is connected to the output terminal of the jitter generation signal output unit 20, when the level of the jitter generation signal output from the jitter generation signal output unit 20 also rises to the H level, or When the H level force also falls to the L level, the charge / discharge operation is performed with a time constant determined by the output resistance of the input buffer provided at the output stage in the jitter generation signal output unit 20 and the capacitance of the variable capacitance element 60. As a result, a delay occurs in the rising waveform and the falling waveform, and a so-called waveform blunt phenomenon appears. This degree is determined by the magnitude of the time constant, that is, the magnitude of the capacitance of the variable capacitance element 60.
  • the degree of interference with the clock signal transmitted through the signal wiring P1 that is, the magnitude of the interference noise appearing on the signal wiring P1 depends on the rise and fall of the jitter generation signal input to the signal wiring P2.
  • the sharper the value the smaller the jitter generation signal becomes when the falling and falling edges become smooth and gentle. Therefore, by adding the variable capacitance element 60 and changing its capacitance, it is possible to adjust the magnitude of the jitter added to the clock signal when transmitted through the signal wiring P1. It becomes.
  • FIG. 12 is a diagram illustrating a configuration of a jitter generation circuit according to the fifth embodiment.
  • the jitter generation circuit shown in FIG. 12 differs from the jitter generation circuit shown in FIG. 1 in that a variable amplitude driver circuit 70 is inserted between the jitter generation signal output section 20 and the signal wiring P2. Other configurations are common.
  • This variable amplitude driver circuit 70 operates as an amplitude setting section.
  • the variable amplitude driver circuit 70 can change the amplitude level variably according to the control signal. It is a driver circuit and includes a current source 71, FETs 72, 73, 74, and a resistor 75. As the resistor 75, for example, an ON resistance of a FET may be used.
  • the current source 71 can set a current value according to the control signal, and supplies a current between the source and the drain to the FET 72.
  • the drain and gate of the FET 72 and the gate of the FET 73 are commonly connected, and a current mirror circuit is formed by the two FETs 72 and 73.
  • An FET 74 whose on / off state is controlled by a jitter generation signal is connected to the drain side of the FET 73, and the drain of the FET 74 is connected to a power supply VDD via a resistor 75. If the current supplied to the FET 72 by the current source 71 changes according to the control signal, the current flowing between the source and drain of the FETs 73 and 74 also changes, so the value of the voltage across the resistor 75 also changes. Thus, the amplitude of the signal output from variable amplitude driver circuit 70 is changed.
  • the degree of interference with the clock signal transmitted through the signal wiring P1 depends on the amplitude of the jitter generation signal input to the signal wiring P2.
  • the variable amplitude driver circuit 70 described above inverts the logic of the input jitter generation signal and outputs the inverted signal.
  • the pseudo random bit sequence signal output from the random bit sequence generation unit 110 shown in FIG. Input to the signal wiring P2, etc. without changing the logic level of the inverter, an inverter circuit may be added before the variable amplitude driver circuit 70, or the output buffer provided at the output stage of the jitter generation signal output unit. It is necessary to devise a device such as configuring the 20 with a CMOS inverter circuit.
  • the differential variable amplitude driver circuit 70A when the differential variable amplitude driver circuit 70A is used, the jitter generation signal can be input to the signal wiring P2 without inverting the logic.
  • the present invention is not limited to the above embodiment, but falls within the scope of the present invention.
  • Various modifications are possible.
  • the pseudo random bit sequence signal generated by the random bit sequence generation unit 110 is used as the jitter generation signal.
  • a jitter generation signal generated with a simpler configuration may be used.
  • FIG. 14 is a diagram showing a modification of the jitter generation signal output unit.
  • the jitter generation signal output section shown in Fig. 14 consists of a clock generation section 100, a decoder 122A, eight flip-flops 129A to 129H, eight AND circuits 124A to 124D, 125A to 125D, and eight output buffers 130A. 130D and 134A to 134D.
  • eight flip-flops 129A to 129H connected in a ring are used instead of the random bit string generation unit 110.
  • the flip-flop 129A is preset at a predetermined timing and the output signal becomes H level.
  • each of the flip-flops 129A to 129H sequentially outputs an H-level signal at a rate of once every eight periods of the input clock signal.
  • the signals output from the flip-flops 129A to 129H and periodically changing to the H level are supplied to buffers 130A to 130D and 134A to 134D connected to the subsequent stage through AND circuits corresponding to one-to-one. Is entered.
  • the four buffers 130A to 130D output the input signal without inverting the logic, and the other four buffers 134A to 134D invert the logic of the input signal. Output.
  • FIG. 15 is a diagram illustrating a modified example of the jitter generation circuit in which the length of the signal wiring is changed.
  • the jitter generation circuit shown in FIG. 15 is different from the jitter generation circuit shown in FIG. 5 in that a signal wiring P4 having a shorter wiring length than the signal wiring P2 is used, and other configurations are common.
  • the resistance component R, inductance component L, transconductance component G, and capacitance component C included in the equivalent circuit shown in Fig. 2 are related to the position of the two signal lines.
  • the length of the two signal lines changes in proportion to the opposing length. Therefore, by reducing the length of one signal wiring P4 arranged adjacent to the signal wiring P1, the level of interference noise generated corresponding to the one signal wiring P4 can be reduced. Thus, by making the lengths of the two signal wirings P4 and P3 different, it is possible to add various combinations of complex jitter to the clock signal.
  • each signal wiring is not specifically described.
  • FIG. 16 is a diagram showing a specific example of a shield structure using a ground layer, and shows a cross-sectional structure corresponding to the three signal wirings Pl, P2, and P3 shown in FIG.
  • the three signal wirings Pl, P2, and P3 arranged in parallel with each other have ground layers Gl and G2 arranged on both side surfaces thereof and ground layers G3 and G4 as upper and lower layers. Surrounded by These ground layers G1 to G4 are interconnected by VIA holes (V).
  • FIG. 17 is a diagram showing a configuration when the jitter generation circuit according to each of the above-described embodiments is incorporated in a semiconductor test apparatus.
  • the semiconductor test apparatus shown in Fig. 17 includes a RATE generation unit 900, a test pattern generation unit 910, a timing generation circuit 930, a jitter generation circuit 940, a waveform shaping unit 950, and an expected value comparison unit 960. Perform various tests on (device under test).
  • the RATE generating section 900 generates a RATE signal of a predetermined cycle for setting a basic cycle for performing a test.
  • the test pattern generator 910 generates pattern data to be input to each input pin of the DUT.
  • the timing generation circuit 930 generates various timing edges included in the basic cycle based on the RATE signal output from the RATE generation unit 900.
  • the jitter generation circuit 940 has the configuration shown in FIGS. 5 and 8 and the like. By passing the signal input from the timing generation circuit 930 through the signal wiring P1, Jitter is added to this signal. At the time of a normal test operation without adding jitter, the jitter generation signal output unit 20 may be configured not to input the jitter generation signal to each signal wiring P2 and the like.
  • the waveform shaping section 950 controls the waveform of the signal input to each input pin of the DUT based on the timing edge output from the timing generation circuit 930 corresponding to the pattern data output from the test pattern generation section 910. Do.
  • the expected value comparing unit 960 compares the data output from each output pin of the DUT with the expected value data of each output pin output from the test pattern generating unit.
  • the timing generation circuit 930 and the jitter generation circuit 940 are formed on the same semiconductor substrate as the timing generation LSI 920.
  • the jitter generation circuit 940 can be formed as a part of the LSI together with the timing generation circuit 930 as another circuit, and the clock signal and other input data to which the jitter is added by the jitter generation circuit 940 are added. Can be input to the DUT to test whether the DUT operates properly.
  • the second signal wiring is arranged close to the first signal wiring transmitting the first signal to which the jitter component is added, and the voltage level of the first signal changes.
  • the interference between the signal wirings is used to superimpose the interference noise on the first signal wiring.
  • the first signal transmitted on the first signal wiring is used by using the jitter generation signal synchronized with the first signal. Interference noise can be superimposed in accordance with the rising or falling timing of the signal, and jitter can be added to the first signal.

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Abstract

　アナログ回路が不要であって回路規模を縮小するとともに消費電力を低減することができるジッタ発生回路を提供することを目的とする。ジッタ成分付加の対象となるクロック信号が伝送される信号配線Ｐ１と、信号配線Ｐ１の入力側に設けられた入力バッファ１０と、信号配線Ｐ１の出力側に設けられた出力バッファ３０と、信号配線Ｐ１に対して近接配置された信号配線Ｐ２と、信号配線Ｐ１に入力されるクロック信号に同期したジッタ生成信号を信号配線Ｐ２に入力するジッタ生成信号出力部２０とを備えてジッタ発生回路が構成されている。ジッタ生成信号として、例えば、擬似ランダムビット列信号が用いられる。                                                                                 

Description

明 細 書
ジッタ発生回路
技術分野
[0001] 本発明は、クロック信号またはデータ信号の立ち上がりおよび立ち下がりのタイミン グに揺らぎを与えるジッタ発生回路に関する。
背景技術
[0002] 近年、ギガ帯の高速インタフェース回路が LSI上に搭載されるケースが急速に多く なってきている。それに伴って、比較的低速なデータ伝送レートでのインタフェース回 路ではあまり重要視されていな力つたジッタに関する試験が不可欠になってきている 。また、これらのインタフェース回路は、シリアライザ Zデシリアライザ (SERDES)回 路を含んだシリアル伝送が主流であり、これに用いられるリファレンスクロック信号の ジッタや、 CDR (クロックリカバリー）方式のリカノ リクロック信号のジッタカ 伝送の正 確さを決定するきわめて重要な因子となって 、る。
[0003] また、データストリームを受信する受信回路において、リファレンスクロック信号のジ ッタゃデータストリームに含まれるジッタに対してどの程度正確な受信が可能である かを試験するものとしてジッタ耐性測定 (Jitter Tolerance)がある。この試験では、既 知のジッタ量を外部のジッタとして受信回路内のインタフェース回路部に印加する必 要があり、さらに、印加するジッタ量を任意に制御可能であることが不可欠となる。一 般には、 CDR方式を採用している受信回路においては、この試験は、 PLLクロック 信号の精度を試験することと等価とされる。しかし、実際には、送信回路から受信回 路までの全体的なジッタ耐性を考慮する必要がある。したがって、データストリームに ジッタを付加する場合には、送信回路のリファレンスクロック信号にジッタを加える必 要がある。
[0004] クロック信号にジッタをカ卩えるジッタ発生装置としては、クロック信号を遅延させる可 変遅延回路を備えた構成が知られている（例えば、特許文献 1参照。 ) oこのジッタ発 生装置では、正弦波のオフセット電圧とランプ発生器の出力電圧とを比較すること〖こ より、クロック信号の変化のタイミングに正弦波の揺らぎを与えている。 特許文献 1：特開平 6 - 104708号公報 (第 3—4頁、図 1— 3)
発明の開示
発明が解決しょうとする課題
[0005] ところで、上述した特許文献 1に開示されたジッタ発生装置では、正弦波のオフセッ ト電圧を発生させる発振器やランプ発生器、電圧比較器等のアナログ回路によって 構成されるため、回路規模が大きくなるとともに消費電力が多いという問題があった。 また、一般に、クロック信号やロジカルな LSIを動作させるために用いられるものであ るため、アナログ回路によって構成されたジッタ発生装置をロジカルな LSI内に混在 させることは好ましくないという問題もあった。例えば、 LSI内でデジタル回路とアナ口 グ回路が混在した場合に製造プロセスが複雑になるため製造コストの上昇を招いたり 、アナログ回路がデジタル回路に対してノイズ源となってしまうという不都合がある。
[0006] 本発明は、このような点に鑑みて創作されたものであり、その目的は、アナログ回路 が不要であって回路規模を縮小するとともに消費電力を低減することができるジッタ 発生回路を提供することにある。
課題を解決するための手段
[0007] 上述した課題を解決するために、本発明のジッタ発生回路は、ジッタ成分付加の対 象となる第 1の信号が伝送される第 1の信号配線と、第 1の信号配線の入力側に設け られた入力バッファと、第 1の信号配線の出力側に設けられた出力バッファと、第 1の 信号配線に対して近接配置された第 2の信号配線と、第 1の信号配線に入力される 第 1の信号に同期した第 2の信号をジッタ生成信号として第 2の信号配線に入力する ジッタ生成信号出力部とを備えている。ジッタ成分付加の対象となる第 1の信号を伝 送する第 1の信号配線に対して第 2の信号配線を近接配置するとともに、この第 1の 信号の電圧レベルが変化するタイミングにあわせて、第 2の信号配線に入力されるジ ッタ生成信号の電圧レベルを変化させることにより、信号配線間の干渉を利用して第 1の信号配線上に干渉雑音を重畳させることができる。この干渉雑音は、ジッタ生成 信号の電圧レベルが変化するタイミングで発生するため、第 1の信号に同期したジッ タ生成信号を用いることにより、第 1の信号配線上を伝送される第 1の信号の立ち上 力 Sりあるいは立ち下がりタイミングにあわせて干渉雑音を重畳させることが可能になり 、第 1の信号にジッタを付加することができる。特に、第 1の信号に同期したジッタ生 成信号を信号配線 P2に入力する場合にアナログ回路は不要であるため、ジッタ発生 回路全体の回路規模を縮小することができる。また、デジタルのジッタ生成信号を生 成して信号配線 P2に入力するだけであるため、発振器等のアナログ回路を用いる場 合に比べて生じる電力を大幅に低減することが可能になる。
[0008] また、上述したジッタ生成信号は、第 1の信号に対して立ち上がりおよび立ち下がり の一部のタイミングが一致していることが望ましい。これにより、第 1の信号の立ち上が りあるいは立ち下がりタイミングに一致した干渉雑音を容易に発生させることが可能 になり、この干渉雑音を第 1の信号自身に重畳させることにより第 1の信号に対するジ ッタの付加を容易かつ確実に行うことができる。
[0009] また、上述した複数本の第 2の信号配線が第 1の信号配線の近接位置に配置され ており、ジッタ生成信号出力部は、複数本の第 2の信号配線のそれぞれにジッタ生成 信号を入力することが望ましい。これにより、複数本の第 2の信号配線のそれぞれに 対応する干渉雑音を第 1の信号配線上に発生させることができるため、第 1の信号に 付加するジッタを大きくするとともにその可変範囲を広くすることができる。
[0010] また、上述した複数本の第 2の信号配線のそれぞれには、立ち上がりおよび立ち下 力 Sりのタイミングが互いに一致したジッタ生成信号が入力されることが望ましい。複数 本の第 2の信号配線のそれぞれに対応する干渉雑音の発生タイミングを一致させる ことにより、特に大きなジッタを付加することが可能になる。
[0011] また、上述した複数本の第 2の信号配線のそれぞれには、立ち上がりおよび立ち下 力 Sりのタイミングが異なるジッタ生成信号が入力されることが望ましい。これにより、複 数本の第 2の信号配線のそれぞれに対応する干渉雑音の発生タイミングをずらすこ とができるため、これらの干渉雑音の組み合わせとして付加されるジッタのランダム性 を高めて、第 1の信号に対して複雑なジッタを付加することが可能になる。
[0012] また、上述した一の第 2の信号配線は、他の第 2の信号配線と配線長が異なって ヽ ることが望ましい。これにより、複数本の第 2の信号配線のそれぞれに対応して発生 する干渉雑音の大きさを異ならせることが可能になり、こられらの組み合わせとして複 雑なジッタを付加することができる。 [0013] また、上述した第 1の信号配線および第 2の信号配線を、接地されたグランド層によ つて包囲することが望ましい。これにより、各信号配線からそれ以外の配線への信号 の回り込みや、他の配線から各信号配線への各種の信号の回り込みを防止すること が可能になる。
[0014] また、上述したジッタ生成信号出力部は、ジッタ生成信号を生成するジッタ生成信 号発生部と、ジッタ生成信号発生部によって発生したジッタ生成信号の立ち上がりお よび立ち下がりのタイミングを第 1の信号の立ち上がりおよび立ち下がりに同期させる 同期確立部とを備えることが望ましい。これにより、第 1の信号に同期したジッタ生成 信号を生成して第 2の信号配線に入力することが容易になる。
[0015] また、上述したジッタ生成信号出力部は、ジッタ生成信号を生成するジッタ生成信 号発生部と、ジッタ生成信号発生部によって発生したジッタ生成信号の入力先となる 複数の第 2の信号配線を選択する選択部と、選択部によって選択されたジッタ生成 信号の立ち上がりおよび立ち下がりのタイミングを第 1の信号の立ち上がりおよび立 ち下がりに同期させる同期確立部とを備えることが望ましい。これにより、第 1の信号 に同期したジッタ生成信号を生成して第 2の信号配線に入力することが容易になると ともに、このジッタ生成信号の入力先となる第 2の信号配線を選択的に設定すること が可能になる。
[0016] また、上述した第 1および第 2の信号配線のそれぞれに入力される信号のタイミング を調整するタイミング調整部をさらに備えることが望ましい。これにより、第 1および第 2の信号配線の前段に設けられた各回路による信号の伝搬時間の相違を調整するこ とができるため、これらの信号配線に入力される第 1の信号とジッタ生成信号のそれ ぞれの立ち上がりあるいは立ち上がりタイミングを一致させることが容易となる。
[0017] また、上述した同期確立部は、第 1の信号の立ち上がりあるいは立ち下がりタイミン グに同期してジッタ生成信号を取り込んで出力するフリップフロップであることが望ま しい。これにより、ジッタ生成信号の立ち上がりおよび立ち下がりタイミングを強制的 に第 1のタイミングの立ち上がりや立ち下がりタイミングに一致させることが可能になる
[0018] また、上述したジッタ生成信号は、ランダムに論理レベルが変化するランダムビット 列信号であることが望ましい。これにより、第 1の信号にランダム性のあるジッタ量を付 加することが可能になる。
[0019] また、上述したジッタ生成信号発生部は、縦続接続された複数のフリップフロップと 、複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理 和を特定のフリップフロップに入力する論理回路とを備えることが望ましい。これによ り、簡単な構成でランダムビット列を生成することができる。
[0020] また、上述したジッタ生成信号発生部は、縦続接続された複数のフリップフロップと 、複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理 和を特定のフリップフロップに入力する論理回路とを備え、複数の第 2の信号配線の それぞれに入力するジッタ生成信号を、複数のフリップフロップの異なる位置から取り 出すことが望ましい。これにより、複数本の第 2の信号配線のそれぞれに内容がシフト したランダムビット列を同時に入力することが可能になり、よりランダム性を高めて複雑 なジッタを付加することができる。
[0021] また、上述したジッタ生成信号発生部は、リング状に接続された複数のフリップフロ ップを備え、少なくとも一つのフリップフロップの保持内容をプリセットすることが望まし い。これにより、簡単な構成で周期的に変化するジッタを付加することが可能になる。
[0022] また、上述したジッタ生成信号発生部の出力端子と接続された可変容量素子をさら に備えることが望ましい。可変容量素子を追加するとともにその静電容量を可変する ことにより、第 1の信号配線を介して伝送される際に第 1の信号に付加されるジッタの 大きさを調整することが可能となる。
[0023] また、上述したジッタ生成信号発生部力 第 2の信号配線に入力されるジッタ生成 信号の振幅を可変設定する振幅設定部をさらに備えることが望ましい。振幅設定部 を追加してジッタ生成信号の振幅を可変することにより、第 1の信号配線を介して伝 送される際に第 1の信号に付加されるジッタの大きさを調整することが可能となる。
[0024] また、上述した第 1、第 2の信号配線、入力バッファ、出力バッファ、ジッタ生成信号 出力部を同一の大規模集積回路内に含ませることが望ましい。これにより、ジッタ発 生回路を別部品として用意する必要がなくなるため、部品点数の低減によるコスト低 減が容易となる。また、ジッタ発生回路による BIST (内蔵自己テスト）回路を容易に実 現することができる。
図面の簡単な説明
[0025] [図 1]本発明のジッタ発生回路の基本原理の説明図である。
[図 2]互いに近接配置された 2本の信号配線 P1、P2の等価回路を示す図である。
[図 3]図 1に示す 2つの信号配線 P1、P2に入出力される信号波形を示す図である。
[図 4]信号配線 P1から出力されるクロック信号の各周期の分布を示す図である。
[図 5]第 1の実施形態のジッタ発生回路の構成を示す図である。
[図 6]ランダムビット列発生部の構成を示す図である。
[図 7]ジッタ生成信号経路制御部の構成を示す図である。
[図 8]第 2の実施形態のジッタ発生回路の構成を示す図である。
[図 9]図 8に示すジッタ生成信号経路制御部の構成を示す図である。
[図 10]第 3の実施形態のジッタ発生回路に含まれるジッタ生成信号経路制御部の構 成を示す図である。
[図 11]第 4の実施形態のジッタ発生回路の構成を示す図である。
[図 12]第 5の実施形態のジッタ発生回路の構成を示す図である。
[図 13]第 5の実施形態のジッタ発生回路に含まれる可変振幅ドライバ回路の変形例 を示す図である。
[図 14]ジッタ生成信号出力部の変形例を示す図である。
[図 15]信号配線の長さを変更したジッタ発生回路の変形例を示す図である。
[図 16]グランド層を用いたシールド構造の具体例を示す図である。
[図 17]ジッタ発生回路が組み込まれた半導体試験装置の構成を示す図である。 符号の説明
[0026] 10 入力バッファ
12 タイミング調整部
20 ジッタ生成信号出力部
30、 40、 130、 132、 400、 402 出カノ ッファ
100 クロック発生咅
110 ランダムビット列発生部 120 ジッタ生成信号経路制御部
P1、P2、P3 信号配線
発明を実施するための最良の形態
[0027] 以下、本発明を適用した一実施形態のジッタ発生回路について、図面を参照しな 力 詳細に説明する。
[0028] 図 1は、本発明のジッタ発生回路の基本原理の説明図である。図 1に示すように、 本発明のジッタ発生回路は、入力端子 INに接続された入力バッファ 10と、制御端子 Sに接続されたジッタ生成信号出力部 20と、入力バッファ 10の出力端子に一方端が 接続された信号配線 P1と、ジッタ生成信号出力部 20の出力端子に一方端が接続さ れるとともに信号配線 P1に近接配置された信号配線 P2と、信号配線 P1の他方端に 接続された出力バッファ 30と、信号配線 P2の他方端に接続されて信号配線 P2の他 方端を終端する出力バッファ 40とを含んで構成されている。入力バッファ 10および 出力バッファ 30、 40のそれぞれは、例えば CMOSインバータ回路によって構成され ている。なお、出力バッファ 40は、信号配線 P1と同様に信号配線 P2に信号を通す ための終端回路であるため、必ずしも出カノッファ 30と同じように CMOSインバータ 回路を用いて構成する必要はなく、アンド回路等の他の回路を用いて構成するように してもよい。信号配線 P1が第 1の信号配線に、信号配線 P2が第 2の信号配線にそれ ぞれ対応する。
[0029] 図 2は、互いに近接配置された 2本の信号配線 Pl、 P2の等価回路を示す図である 。信号配線 Pl、 P2のそれぞれでは、入力されるパルス信号の周波数が高くなると、 抵抗成分 Rの他にインダクタンス成分 Lが無視できなくなる。また、これら 2本の信号 配線 Pl、 P2の間には、相互コンダクタンス成分 Gとキャパシタンス成分 Cが現れる。 このように、 2本の信号配線 Pl、 P2によって、抵抗成分 R、インダクタンス成分 L、相 互コンダクタンス成分 G、キャパシタンス成分 Cを有する分布定数回路が構成される。
[0030] 図 3は、図 1に示す 2つの信号配線 Pl、 P2に入出力される信号波形を示す図であ る。図 3 (A)の「クロック信号 (入力）」は入力バッファ 10から信号配線 P1に入力される 信号波形であり、例えば所定周期で立ち上がりと立ち下がりが発生するクロック信号 が信号配線 P1に入力される場合が示されている。また、図 3 (B)の「ジッタ生成信号」 は、ジッタ生成信号出力部 20から信号配線 P2に入力される信号波形である。図 3 (C )の「干渉雑音」は、信号配線 P1に入力されるクロック信号と信号配線 P2に入力され るジッタ生成信号との組み合わせによって決定される信号配線 P1上の雑音の波形 である。図 3 (D)の「クロック信号（出力）」は、信号配線 P1に入力されたクロック信号 に、この信号配線 P 1上で発生した干渉雑音が重畳された場合の信号配線 P 1の出 力波形である。
[0031] 入力バッファ 10から信号配線 P1に向けて、所定周期でハイレベルとローレベルと が交互に切り替わるクロック信号が入力されている（図 3 (A) )。また、ジッタ生成信号 出力部 20から信号配線 P2に向けて、このクロック信号に対して立ち上がりおよび立 ち下がりの一部のタイミングが一致しているジッタ生成信号が入力されている。例え ば、このジッタ生成信号には、ランダムに論理レベルが変化するランダムビット列信号 が用いられている（図 3 (B) )。信号配線 P1に入力されるクロック信号の立ち上がりや 立ち下がりに、信号配線 P2に入力されるジッタ生成信号の立ち上がりや立ち下がり のタイミングが一致すると信号配線 P 1上には干渉雑音が発生する（図 3 (C) )。本実 施形態では、ジッタ生成信号としてランダムビット列信号が用いられているため、クロ ック信号の立ち上がりや立ち下がりと組み合わされるジッタ生成信号の立ち上がりや 立ち下がりは不定であってランダムに変化するため、信号配線 P1上に発生する干渉 雑音の間隔や極性もランダムとなる。信号配線 P1上では、入力バッファ 10から入力 されたクロック信号に干渉雑音が重畳されるため、この入力されたクロック信号に対し て、立ち上がりと立ち下がりのタイミングに揺らぎ (ジッタ）があるクロック信号が出力さ れる（図 3 (D) )。
[0032] 図 4は、信号配線 P1から出力されるクロック信号の各周期の分布を示す図である。
図 4において、横軸にはクロック信号の各周期毎の立ち上がりあるいは立ち下がりの 間隔が、縦軸にはその頻度がそれぞれ示されている。ジッタ生成信号がランダムビッ ト列である場合にはその内容に応じたジッタ成分が現れるため、立ち上がりあるいは 立ち下がりの各周期毎の間隔は、図 4に示すような所定値 (ジッタ成分がない場合の クロック信号の周期に相当する値)を中心とする統計的な分布を示すようになる。
[0033] このように、本発明のジッタ発生回路では、ジッタ付加の対象となるクロック信号を信 号配線 P 1に入力するとともに、この信号配線 P 1に近接配置した信号配線 P2に対し てランダムビット列からなるジッタ生成信号を入力することにより、信号配線 P1を伝搬 するクロック信号に対してランダムビット列の内容に応じたジッタを付加することが可 能になる。特に、ランダムビット列からなるジッタ生成信号を生成して信号配線 P2に 入力する場合にアナログ回路は不要であるため、ジッタ発生回路全体の回路規模を 縮小することができる。また、デジタルのジッタ生成信号を生成して信号配線 P2に入 力するだけであるため、発振器等のアナログ回路を用いる場合に比べて生じる電力 を大幅に低減することが可能になる。
[0034] 次に、上述した本発明の原理に基づいて実際のジッタ発生回路を構成した場合の 具体例 (実施形態）につ 、て説明する。
[0035] 〔第 1の実施形態〕
図 5は、第 1の実施形態のジッタ発生回路の構成を示す図である。図 5に示すように 、本実施形態のジッタ発生回路は、互いに近接配置された 3本の信号配線 Pl、 P2、 P3と、信号配線 PIの入力側および出力側にそれぞれ接続された入力バッファ 10、 タイミング調整部 12および出力バッファ 30と、信号配線 P2、 P3の入力側に設けられ たジッタ生成信号出力部 20と、信号配線 P2、 P3のそれぞれの出力側に設けられた 出力バッファ 400、 402とを含んで構成されている。 2つの信号配線 P2、 P3は、信号 配線 P 1を挟んでその両側に等間隔で近接配置されて ヽる。
[0036] 入力バッファ 10は、 CMOSインバータ回路によって構成されており、入力されるク ロック信号の論理レベルを反転して出力する。タイミング調整部 12は、信号配線 P2、 P3に対するエッジ生成信号の入力タイミングに、入力バッファ 10から信号配線 P1に 対するクロック信号の入力タイミングを一致させるための時間調整を行うためのもので あり、例えば CMOSインバータ回路によって構成されている。なお、本実施形態では 、入力バッファ 10の前段に 1つの CMOSインバータ回路力もなるタイミング調整部 12 を設けることによって 3本の信号配線 Pl、 P2、 P3に対する信号の入力タイミングの調 整を行っている力 調整時間が長い場合にはタイミング調整部 12を構成する CMOS インバータ回路の縦続段数を増やしたり、他の回路を用いたりしてもよい。また、 3本 の信号配線 Pl、 P2、 P3に入力される各信号の入力タイミングによっては、信号配線 PIの入力側にタイミング調整部 12の代わりに、あるいはこれと並行して信号配線 P2 、 P3の入力側にタイミング調整部を設けるようにしてもよ!、。
[0037] 出力バッファ 30は、信号配線 P1の出力端側に接続されており、この信号配線 P1か ら出力されるクロック信号に対して波形整形を行った信号を出力する。出力バッファ 4 00は、信号配線 P2の出力端を終端する。出力バッファ 402は、信号配線 P3の出力 端を終端する。
[0038] ジッタ生成信号出力部 20は、クロック信号が伝送される信号配線 P1に対して近接 配置された 2本の信号配線 P2、 P3のそれぞれに向けてジッタ生成信号を出力する。 このために、ジッタ生成信号出力部 20は、クロック発生部 100、ランダムビット列発生 部 110、ジッタ生成信号経路制御部 120、出力バッファ 130、 132を含んで構成され ている。
[0039] クロック発生部 100は、ジッタ付与の対象となる所定周波数のクロック信号を発生す る。クロック発生部 100によって発生したクロック信号は、タイミング調整部 12および 入力バッファ 10を介して信号配線 P1に入力される。なお、クロック発生部 100は、必 ずしもジッタ生成信号出力部 20内部に含まれていなくてもよい。例えば、外部から入 力される参照クロック信号を、このクロック発生部 100で発生したクロック信号の代わり に用いるようにしてもよい。また、本明細書では、クロック信号にジッタを付加する場合 を例にとって説明するが、ジッタ付加の対象となる信号はクロック信号に限定されるも のではなぐ周期的でない立ち上がりや立ち下がりを有するその他の信号にジッタを 付カロするようにしてもよ ヽ。
[0040] ランダムビット列発生部 110は、例えばリニアフィードバックシフトレジスタ（LFSR) 回路によって構成されており、擬似ランダムビット列信号を発生する。図 6は、ランダ ムビット列発生部 110の構成を示す図である。図 6に示すように、ランダムビット列発 生部 110は、縦続接続された N個のフリップフロップ 114— 1〜114— Nと、この中の 特定の複数、例えば i段目と N段目のフリップフロップ 114— i、 114— Nの各出力の 排他的論理和を求めて特定 (例えば初段）のフリップフロップ 114に入力する論理回 路としての排他的論理和回路 112とを備えている。各フリップフロップ 114— 1〜114 —Nは、入力されるデータをクロック発生部 100から出力されるクロック信号に同期し て取り込んで保持、出力する。フリップフロップ 114— 1〜114— Nの段数 Nは、例え ば 23や 31に設定される。このように、 N個のフリップフロップ 114— 1〜114—Nから なるシフトレジスタと排他的論理和回路 112とを組み合わせることにより、簡単に擬似 ランダムビット列信号を生成することができる。なお、ランダムビット列発生部 110は、 擬似ランダムビット列信号を発生できればよいため、図 6に示した構成に限定されず 、他の構成を採用してもよい。
[0041] ジッタ生成信号経路制御部 120は、制御信号に基づいてジッタ生成信号の出力経 路を設定する。ジッタ生成信号の出力経路としては、信号経路 P2を選択する場合、 信号経路 P3を選択する場合、両方を選択する場合、いずれも選択しない場合の 4通 りが考えられる。
[0042] 図 7は、ジッタ生成信号経路制御部 120の構成を示す図である。図 7に示すように、 ジッタ生成信号経路制御部 120は、デコーダ 122、アンド回路 124、 125、フリップフ ロップ 126、 127を備えている。デコーダ 122は、入力される制御信号に基づいて、 ジッタ生成信号の出力先となる信号配線 P1、P2を特定する 1ビットの選択信号を 2つ のアンド回路 124、 125のそれぞれに向けて個別に出力する。一方の選択信号がァ ンド回路 124の一方の入力端子に入力され、他方の選択信号がアンド回路 125の一 方の入力端子に入力される。一方のアンド回路 124は、ランダムビット列発生部 110 力 出力される擬似ランダムビット列信号が他方の入力端子に入力されており、デコ ーダ 122から入力される選択信号がハイレベル（ " 1 ")のときにこの擬似ランダムビット 列信号を出力する。同様に、他方のアンド回路 125は、ランダムビット列発生部 110 力 出力される擬似ランダムビット列信号が他方の入力端子に入力されており、デコ ーダ 122から入力される選択信号がハイレベルのときにこの擬似ランダムビット列信 号を出力する。したがって、デコーダ 122から出力される 2つの選択信号のいずれか 一方のみがハイレベルのときには、このハイレベルの選択信号が入力されたアンド回 路のみ力も擬似ランダムビット列信号が出力される。また、デコーダ 122から出力され る 2つの選択信号の両方がハイレベルのときには、 2つのアンド回路 124、 125の両 方力も擬似ランダムビット列信号が出力される。また、デコーダ 122から出力される 2 つの選択信号の両方がローレベルのときには、 2つのアンド回路 124、 125のいずれ からも擬似ランダムビット列信号は出力されない。上述したデコーダ 122および 2つの アンド回路 124、 125によって選択部が構成されている。
[0043] 一方のフリップフロップ 126は、クロック発生部 100力 出力されるクロック信号に同 期して、一方のアンド回路 124から出力される信号を取り込んで出力する。このフリツ プフロップ 126から出力される信号は、出力バッファ 130を介して信号配線 P2に入力 される。同様に、他方のフリップフロップ 127は、クロック発生部 100から出力されるク ロック信号に同期して、他方のアンド回路 125から出力される信号を取り込んで出力 する。このフリップフロップ 127から出力される信号は、出力バッファ 132を介して信 号配線 P3に入力される。これら 2つのフリップフロップ 126、 127によって同期確立部 が構成されている。
[0044] ところで、図 5に示したジッタ発生回路では、クロック信号が入出力される信号配線 P1の両側に 2本の信号配線 P2、 P3が近接配置されている力 これら 2本の信号配 線 P2、 P3のいずれか一方のみに着目すると、図 1に示した基本構成における信号 配線 P2と信号配線 P1との関係と同じである。したがって、クロック信号の立ち上がり タイミングとジッタ生成信号の立ち上がりあるいは立ち下がりタイミングが一致したとき 、あるいは、クロック信号の立ち下がりタイミングとジッタ生成信号の立ち上がりあるい は立ち下がりタイミングが一致したときに、これらの組み合わせに対応した干渉雑音 が信号配線 P 1上に発生し、信号配線 P 1からはジッタが付加されたクロック信号が出 力される。また、 2本の信号配線 P2、 P3の両方に同じ擬似ランダムビット列からなる ジッタ生成信号が入力された場合には、干渉雑音のレベルが大（ほぼ 2倍）になるた め、信号配線 P1から出力されるクロック信号に付加されるジッタの量も大となる。
[0045] このように、クロック信号が入出力される信号配線 P1に 2本の信号配線 P2、 P3を近 接配置するとともに、これらの各信号配線 P2、 P3にジッタ生成信号を入力することに より、クロック信号に対してジッタを付加することが可能なる。また、ジッタ生成信号の 入力先となる信号配線の本数を切り替えることにより、クロック信号に対して付加する ジッタの大きさを変更することができる。し力も、このようなジッタの付カ卩を行うジッタ発 生回路では、発振器等のアナログ回路が使用されていないため、回路規模の縮小と 消費電力の低減が可能になるとともに、 BIST回路として大規模集積回路 (LSI)内に 他の構成回路とともに含ませることにより、回路規模の極めて小さいオンチップジッタ 付カロ回路を実現することができる。また、ジッタ付加の対象となるクロック信号に同期 したジッタ生成信号を用いるため、クロック信号に近い高い周波数 (例えば、ギガ Hz 帯）のジッタを付加することが可能になる。
[0046] 〔第 2の実施形態〕
図 8は、第 2の実施形態のジッタ発生回路の構成を示す図である。図 8に示すように 、本実施形態のジッタ発生回路は、互いに近接配置された 9本の信号配線 Pl、 P2A 〜P2D、 P3A〜P3Dと、信号配線 PIの入力側および出力側にそれぞれ接続された 入力バッファ 10および出力バッファ 30と、信号配線 P2A〜P2D、 P3A〜P3Dの入 力側に設けられたジッタ生成信号出力部 20Aと、信号配線 P2A〜P2D、 P3A〜P3 Dのそれぞれの出力側に設けられた出力バッファ 400A〜400D、 402A〜402Dを と含んで構成されて ヽる。信号配線 P1を挟んだ一方の側に 4本の信号配線 P2A〜P 2Dが近接配置され、他方の側に 4本の信号配線 P3A〜P3Dが近接配置されて 、る
[0047] ジッタ生成信号出力部 20Aは、クロック信号が伝送される信号配線 P1に対して近 接配置された 8本の信号配線 P2A〜P2D、 P3A〜P3Dのそれぞれに向けてジッタ 生成信号を出力する。このために、ジッタ生成信号出力部 20Aは、ジッタ生成信号 経路制御部 120Aと、出力バッファ 130A〜130D、 132A〜 132Dを含んで構成さ れている。なお、これらの構成以外については、図 5に示したジッタ生成信号出力部 20と同じ構成 (クロック発生部 100とランダムビット列発生部 110)を有しており、図 8 ではこれらの構成が省略されて!、る。
[0048] ジッタ生成信号経路制御部 120Aは、制御信号に基づいてジッタ生成信号の出力 経路を設定する。図 9は、ジッタ生成信号経路制御部 120Aの構成を示す図である。 図 9に示すように、ジッタ生成信号経路制御部 120Aは、デコーダ 122A、アンド回路 124A〜124D、 125A〜125D、フリップフロップ 126A〜126D、 127A〜127Dを 備えている。デコーダ 122Aは、入力される制御信号に基づいて、ジッタ生成信号の 出力先となる信号配線 P2A〜P2D、 P3A〜P3Dを特定する 1ビットの選択信号を 8 個のアンド回路 124A〜124D、 125A〜125Dのそれぞれに向けて個別に出力す る。 8個のアンド回路 124A〜124D、 125A〜125Dのそれぞれは、図 7に示したジ ッタ生成信号経路制御部 120に含まれる 2個のアンド回路 124、 125と基本的に同じ 動作を行っており、一方の入力端子に入力される選択信号がハイレベルのときに、他 方に入力される擬似ランダムビット列信号を出力する。上述したデコーダ 122Aおよ び 8個のアンド回路 124A〜 124D、 125A〜 125Dによって選択部が構成されて！ヽ る。
[0049] フリップフロップ 126A〜126D、 127A〜127Dのそれぞれは、クロック発生部 100 力 出力されるクロック信号に同期して、前段に設けられた各アンド回路力 出力さ れる信号を取り込んで出力する。各フリップフロップと 8本の信号配線 P2A〜P2D、 P 3A〜P3Dのそれぞれとが 1対 1に対応しており、各フリップフロップから出力される信 号が、出力バッファ 130A〜130D、 132A〜 132Dのそれぞれを介して対応する各 信号配線に入力される。これら 8個のフリップフロップ 126A〜126D、 127A〜127 Dによって同期確立部が構成されて 、る。
[0050] このように、信号配線 P1の両側に 4本ずつ合計で 8本の信号配線 P21、 · ··、 P2N、 P31、 · ··、 P3Nを配置し、これらの信号配線に対してジッタ生成信号を選択的に入 力することにより、クロック信号に付加するジッタの可変量を広くすることができる。
[0051] ところで、図 5に示したように、信号配線 P1の両側に 2本の信号配線 P2、 P3を対称 位置に近接配置した場合には、これら 2本の信号配線 P2、 P3のそれぞれと信号配 線 P1との間の干渉の度合いは同じになる力 図 8に示すように、さらにその外側に他 の信号配線を近接配置して!/、つた場合には、各信号配線と信号配線 P1との干渉の 度合いは距離の 2乗に反比例して小さくなる。したがって、同じジッタ生成信号を入 力した場合であっても、信号配線 P1からの距離が異なる信号配線に入力した場合に は異なる電圧レベルの干渉雑音が発生することになり、ジッタ生成信号を入力する信 号配線を切り替えることにより、クロック信号に付加する分解能を高めることが可能に なる。
[0052] 〔第 3の実施形態〕
上述した第 1および第 2の実施形態では、信号配線 P1の両側に配置された各信号 配線に対して同じジッタ生成信号を入力したが、少なくとも一部の信号配線に対して 他と異なる内容のジッタ生成信号を入力するようにしてもよい。
[0053] 図 10は、クロック信号が入出力される信号配線 P1に近接配置された各信号配線に 異なる内容のジッタ生成信号を入力するジッタ生成信号経路制御部の変形例を示す 図である。図 10に示すジッタ生成信号経路制御部 120Bは、デコーダ 122A、アンド 回路 124A〜124D、 125A〜125D、フリップフロップ 128A〜128Hを備えている。 このジッタ生成信号経路制御部 120Bは、図 8に示したジッタ生成信号経路制御部 1 20Aと置き換え可能であり、後段に配置された出力バッファ 130A〜130D、 132A 〜 132Dのそれぞれにジッタ生成信号を入力する。
[0054] デコーダ 122Aは、入力される制御信号に基づいて、ジッタ生成信号の出力先とな る信号配線 P2A〜P2D、 P3A〜P3Dを特定する 1ビットの選択信号を 8個のアンド 回路 124A〜 124D、 125A〜 125Dのそれぞれの一方の入力端子に向けて個別に 出力する。 8個のフリップフロップ 128A〜128Hは、縦続接続されており、初段のフリ ップフロップ 128Aに擬似ランダムビット列信号が入力される。各フリップフロップは、 クロック発生部 100から出力されるクロック信号に同期して、入力されるデータを保持 して出力する。また、フリップフロップ 128A〜128Hのそれぞれは、 8個のアンド回路 124D、 124C、 124B、 124A、 125A, 125B、 125C、 125Dのそれぞれと 1対 1に 対応しており、各フリップフロップから出力されるデータ (擬似ランダムビット列信号） が対応するアンド回路の他方の入力端子に入力される。各アンド回路では、デコー ダ 122Aから一方の入力端子に入力される選択信号がハイレベルのときに、他方の 入力端子に入力される擬似ランダムビット列信号を出力する。各アンド回路に対応す る擬似ランダムビット列信号の取り出し位置を異ならせることにより、各アンド回路に同 時に入力される擬似ランダムビット列信号の内容を異ならせることが可能になる。図 1 0に示したジッタ生成信号経路制御部 120Bを用いた場合には、図 6に示したランダ ムビット列発生部 110を構成する複数のフリップフロップの異なる位置力 別々に擬 似ランダムビット列信号を取り出したことになる。これにより、信号配線 P1上に発生す る干渉雑音のランダム性を高めることができ、クロック信号に対して複雑なジッタを付 加することが可能になる。
[0055] 〔第 4の実施形態〕 図 11は、第 4の実施形態のジッタ発生回路の構成を示す図である。図 11に示すジ ッタ発生回路は、図 1に示したジッタ発生回路に対して、ジッタ生成信号出力部 20の 出力端子とグランド間に可変容量素子 60が追加された点が異なっており、それ以外 の構成については共通する。なお、上述したように、図 1はジッタ発生回路の基本原 理を説明するための構成を示したものである力 図 5や図 8に示した各実施形態のジ ッタ発生回路において本実施形態と同様の変形を行う場合には、信号配線 P2、 P2 A〜P2D、 P3、 P3A〜P3Dのそれぞれの入力端子に個別（必ずしも全部である必 要はなぐ一部であってもよい）に可変容量素子 60を接続すればよい。
[0056] ジッタ生成信号出力部 20の出力端子に可変容量素子 60が接続されると、ジッタ生 成信号出力部 20から出力されるジッタ生成信号力 レベル力も Hレベルに立ち上が るとき、あるいは Hレベル力も Lレベルに立ち下がるときに、ジッタ生成信号出力部 20 内の出力段に設けられた入力バッファの出力抵抗と可変容量素子 60の静電容量で 決まる時定数できまる充放電動作を伴うため、これらの立ち上がり波形や立ち下がり 波形に遅れが生じて、いわゆる波形がなまる現象が現れる。この程度は、時定数の 大きさすなわち可変容量素子 60の静電容量の大きさによって決まる。
[0057] ところで、信号配線 P1を伝送するクロック信号に対する干渉の程度、すなわち、信 号配線 P1上に現れる干渉雑音の大きさは、信号配線 P2に入力されるジッタ生成信 号の立ち上がりや立ち下がりが急峻であればあるほど大きぐジッタ生成信号の立ち 下がりや立ち下がりがなまってなだらかになると小さくなる。したがって、可変容量素 子 60を追加するとともにその静電容量を可変することにより、信号配線 P 1を介して伝 送される際にクロック信号に付加されるジッタの大きさを調整することが可能となる。
[0058] 〔第 5の実施形態〕
図 12は、第 5の実施形態のジッタ発生回路の構成を示す図である。図 12に示すジ ッタ発生回路は、図 1に示したジッタ発生回路に対して、ジッタ生成信号出力部 20と 信号配線 P2の間の可変振幅ドライバ回路 70を挿入した点が異なっており、それ以 外の構成については共通する。この可変振幅ドライバ回路 70が振幅設定部として動 作する。
[0059] 可変振幅ドライバ回路 70は、制御信号に応じて振幅レベルを可変に設定可能なド ライバ回路であり、電流源 71、 FET72、 73、 74、抵抗 75を含んで構成されている。 抵抗 75は、例えば FETの ON抵抗を利用してもよい。電流源 71は、制御信号に応じ て電流値が設定可能であり、 FET72に対してソース'ドレイン間の電流を供給する。 この FET72のドレイン、ゲートおよび FET73のゲートが共通に接続されており、これ ら 2つの FET72、 73によってカレントミラ回路が構成されている。 FET73のドレイン 側には、ジッタ生成信号によってオンオフ状態が制御される FET74が接続されてお り、この FET74のドレインは抵抗 75を介して電源 VDDに接続されている。制御信号 に応じて電流源 71によって FET72に供給される電流値が変わると、 FET73、 74の 各ソース'ドレイン間に流れる電流も変わるため抵抗 75の両端電圧の値も変化し、こ れに伴って可変振幅ドライバ回路 70から出力される信号の振幅が変更される。
[0060] ところで、信号配線 P1を伝送するクロック信号に対する干渉の程度、すなわち、信 号配線 P1上に現れる干渉雑音の大きさは、信号配線 P2に入力されるジッタ生成信 号の振幅が大きいほど大きぐジッタ生成信号の振幅が小さくなればそれに伴って小 さくなる。したがって、可変振幅ドライバ回路 70を追加してジッタ生成信号の振幅を 可変することにより、信号配線 P 1を介して伝送される際にクロック信号に付加される ジッタの大きさを調整することが可能となる。
[0061] なお、上述した可変振幅ドライバ回路 70は、入力されるジッタ生成信号の論理を反 転して出力するため、例えば図 5に示したランダムビット列発生部 110から出力される 擬似ランダムビット列信号の論理レベルを変えずに信号配線 P2等に入力しょうとした 場合には、可変振幅ドライバ回路 70の前段にインバータ回路を追加したり、ジッタ生 成信号出力部の出力段に設けられた出力バッファ 20を CMOSインバータ回路で構 成するなどの工夫が必要になる。あるいは、図 13に示すように、差動型の可変振幅ド ライバ回路 70Aを用いる場合には、論理の反転をすることなくジッタ生成信号を信号 配線 P2に入力することができる。また、この変更に伴って、ランダムビット列発生部 11 0から擬似ランダムビット列信号が出力されて力も信号配線 P2等に入力されるまでの タイミングにずれが生じた場合には、このずれに相当する時間をタイミング調整用可 変遅延回路 12Aにおいて再調整する必要がある。
[0062] なお、本発明は上記実施形態に限定されるものではなぐ本発明の要旨の範囲内 において種々の変形実施が可能である。例えば、上述した実施形態では、ランダム ビット列発生部 110によって発生した擬似ランダムビット列信号をジッタ生成信号とし て用いたが、より簡易な構成で発生したジッタ生成信号を用いるようにしてもょ 、。
[0063] 図 14は、ジッタ生成信号出力部の変形例を示す図である。図 14に示すジッタ生成 信号出力部は、クロック発生部 100、デコーダ 122A、 8個のフリップフロップ 129A〜 129Hゝ 8個のアンド回路 124A〜124Dゝ 125A〜125Dゝ 8個の出カノくッファ 130 A〜130D、 134A〜134Dを含んで構成されている。このジッタ生成信号出力部で は、ランダムビット列発生部 110の代わりにリング状に接続された 8個のフリップフロッ プ 129A〜129Hが用いられている。例えば、フリップフロップ 129Aは、所定のタイミ ングでプリセットされて出力信号が Hレベルとなる。したがって、それ以後、各フリップ フロップ 129A〜129Hのそれぞれは、入力されるクロック信号の 8周期に 1回の割合 で Hレベルの信号を順番に出力する。また、各フリップフロップ 129A〜129Hから出 力される周期的に Hレベルに変化する信号は、 1対 1に対応するアンド回路を介して その後段に接続されたバッファ 130A〜130D、 134A〜134Dに入力される。図 14 に示す例では、 4個のバッファ 130A〜130Dは、入力される信号の論理を反転せず に出力し、他の 4個のバッファ 134A〜134Dは、入力される信号の論理を反転して 出力する。これにより、ジッタ生成信号出力部から 8本の信号配線 P2A〜P2D、 P3A 〜P3Dのそれぞれに入力されるジッタ生成信号の組み合わせが複雑になるため、擬 似ランダムビット列信号を用いた場合と同様にランダム性が高いジッタをクロック信号 に付加することができる。し力も、ランダムビット列発生部 110を用いる場合に比べて 、ジッタ生成信号出力部の構成を簡略ィ匕することが可能になる。
[0064] また、上述した各実施形態では、信号配線 P1に対して近接配置された複数の信号 配線 P2、 P3等の各長さを同じにした力 これらの配線長を異ならせるようにしてもよ い。図 15は、信号配線の長さを変更したジッタ発生回路の変形例を示す図である。 図 15に示すジッタ発生回路は、図 5に示したジッタ発生回路に対して、信号配線 P2 よりも配線長が短い信号配線 P4に置き換えた点が異なっており、それ以外の構成に ついては共通する。図 2に示した等価回路に含まれる抵抗成分 R、インダクタンス成 分 L、相互コンダクタンス成分 G、キャパシタンス成分 Cは、 2本の信号配線の位置関 係によって変化するとともに、これら 2本の信号配線が対向する長さに比例して変化 する。したがって、信号配線 P1と隣接配置された一方の信号配線 P4の長さを短くす ることにより、一方の信号配線 P4に対応して発生する干渉雑音のレベルを小さくする ことができる。このように、 2つの信号配線 P4、 P3の長さを異ならせることにより、いろ いろな組み合わせの複雑なジッタをクロック信号に付加することが可能になる。
[0065] また、上述した各実施形態の説明では、各信号配線の周辺構造につ!、ては特に説 明していないが、クロック信号に付加するジッタのレベルを制御するため、あるいは、 各信号配線力もその他の配線等に対するノイズの放出等を防止するために、これら の信号配線の周囲をグランド層で囲ってシールドすることが望ましい。
[0066] 図 16は、グランド層を用いたシールド構造の具体例を示す図であり、図 5に示す 3 本の信号配線 Pl、 P2、 P3に対応する断面構造が示されている。図 16に示すよう〖こ 、互いに平行に配置された 3本の信号配線 Pl、 P2、 P3は、その両側面に配置され たグランド層 Gl、 G2と、上下層としてのグランド層 G3、 G4とによって囲まれている。 これらの各グランド層 G1〜G4は、 VIAホール (V)によって相互に連結されている。こ のように、互いに近接配置された信号配線 Pl、 P2、 P3の周囲をグランド層 G1〜G4 によって取り囲むことにより、各信号配線 Pl、 P2、 P3からそれ以外の配線への信号 の回り込みや、他の配線から信号配線 P1への各種の信号の回り込みを防止すること が可能になる。
[0067] 図 17は、上述した各実施形態のジッタ発生回路を半導体試験装置に組み込む場 合の構成を示す図である。図 17に示す半導体試験装置は、 RATE発生部 900、テ ストパターン発生部 910、タイミング発生回路 930、ジッタ発生回路 940、波形整形部 950、期待値比較部 960を含んで構成されており、 DUT (被試験デバイス）に対して 各種の試験を実施する。 RATE発生部 900は、試験を行うための基本周期の設定を 行う所定周期の RATE信号を生成する。テストパターン発生部 910は、 DUTの各入 力ピンに入力するパターンデータを発生する。タイミング発生回路 930は、 RATE発 生部 900から出力される RATE信号を基準にして、基本周期内に含まれる各種のタ イミングエッジを生成する。ジッタ発生回路 940は、図 5や図 8等に示した構成を有し ており、タイミング発生回路 930から入力される信号を信号配線 P1に通すことにより、 この信号に対してジッタを付加する。なお、ジッタを付加しない通常の試験動作時に は、ジッタ生成信号出力部 20等力 各信号配線 P2等に対してジッタ生成信号を入 力しないようにすればよい。波形整形部 950は、テストパターン発生部 910から出力 されたパターンデータに対応してタイミング発生回路 930から出力されるタイミングェ ッジに基づいて、 DUTの各入力ピンに入力する信号の波形制御を行う。期待値比 較部 960は、 DUTの各出力ピンから出力されるデータと、テストパターン発生部 910 力 出力される各出力ピン毎の期待値データとを比較する。このような構成を有する 半導体試験装置において、タイミング発生回路 930とジッタ発生回路 940とがタイミン グ発生 LSI920として同一の半導体基板上に形成されている。このように、ジッタ発生 回路 940は、他の回路としてのタイミング発生回路 930とともに LSIの一部として形成 することが可能であり、ジッタ発生回路 940によってジッタが付加されたクロック信号 やその他の入力データを DUTに入力して、この DUTが正常動作するか否かを試験 することが可能になる。
産業上の利用可能性
本発明によれば、ジッタ成分付加の対象となる第 1の信号を伝送する第 1の信号配 線に対して第 2の信号配線を近接配置するとともに、この第 1の信号の電圧レベルが 変化するタイミングにあわせて、第 2の信号配線に入力されるジッタ生成信号の電圧 レベルを変化させることにより、信号配線間の干渉を利用して第 1の信号配線上に干 渉雑音を重畳させることができる。この干渉雑音は、ジッタ生成信号の電圧レベルが 変化するタイミングで発生するため、第 1の信号に同期したジッタ生成信号を用いるこ とにより、第 1の信号配線上を伝送される第 1の信号の立ち上がりあるいは立ち下がり タイミングにあわせて干渉雑音を重畳させることが可能になり、第 1の信号にジッタを 付加することができる。特に、第 1の信号に同期したジッタ生成信号を信号配線 P2に 入力する場合にアナログ回路は不要であるため、ジッタ発生回路全体の回路規模を 縮小することができる。また、デジタルのジッタ生成信号を生成して信号配線 P2に入 力するだけであるため、発振器等のアナログ回路を用いる場合に比べて生じる電力 を大幅に低減することが可能になる。

Claims

請求の範囲
[1] ジッタ成分付加の対象となる第 1の信号が伝送される第 1の信号配線と、
前記第 1の信号配線の入力側に設けられた入力バッファと、
前記第 1の信号配線の出力側に設けられた出力バッファと、
前記第 1の信号配線に対して近接配置された第 2の信号配線と、
前記第 1の信号配線に入力される前記第 1の信号に同期した第 2の信号をジッタ生 成信号として前記第 2の信号配線に入力するジッタ生成信号出力部と、
を備えるジッタ発生回路。
[2] 請求項 1において、
前記ジッタ生成信号は、前記第 1の信号に対して立ち上がりおよび立ち下がりの一 部のタイミングが一致して 、るジッタ発生回路。
[3] 請求項 1において、
複数本の前記第 2の信号配線が前記第 1の信号配線の近接位置に配置されており 前記ジッタ生成信号出力部は、複数本の前記第 2の信号配線のそれぞれに前記ジ ッタ生成信号を入力するジッタ発生回路。
[4] 請求項 3において、
複数本の前記第 2の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイ ミングが互いに一致した前記ジッタ生成信号が入力されるジッタ発生回路。
[5] 請求項 3において、
複数本の前記第 2の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイ ミングが異なる前記ジッタ生成信号が入力されるジッタ発生回路。
[6] 請求項 3において、
一の前記第 2の信号配線は、他の前記第 2の信号配線と配線長が異なって 、るジ ッタ発生回路。
[7] 請求項 1において、
前記第 1の信号配線および前記第 2の信号配線を、接地されたグランド層によって 包囲するジッタ発生回路。
[8] 請求項 1において、
前記ジッタ生成信号出力部は、
前記ジッタ生成信号を生成するジッタ生成信号発生部と、
前記ジッタ生成信号発生部によって発生した前記ジッタ生成信号の立ち上がりおよ び立ち下がりのタイミングを前記第 1の信号の立ち上がりおよび立ち下がりに同期さ せる同期確立部と、
を備えるジッタ発生回路。
[9] 請求項 3において、
前記ジッタ生成信号出力部は、
前記ジッタ生成信号を生成するジッタ生成信号発生部と、
前記ジッタ生成信号発生部によって発生した前記ジッタ生成信号の入力先となる 複数の前記第 2の信号配線を選択する選択部と、
前記選択部によって選択された前記ジッタ生成信号の立ち上がりおよび立ち下がり のタイミングを前記第 1の信号の立ち上がりおよび立ち下がりに同期させる同期確立 部と、
を備えるジッタ発生回路。
[10] 請求項 9において、
前記第 1および第 2の信号配線のそれぞれに入力される信号のタイミングを調整す るタイミング調整部をさらに備えるジッタ発生回路。
[11] 請求項 9において、
前記同期確立部は、前記第 1の信号の立ち上がりあるいは立ち下がりタイミングに 同期して前記ジッタ生成信号を取り込んで出力するフリップフロップであるジッタ発生 回路。
[12] 請求項 8において、
前記ジッタ生成信号は、ランダムに論理レベルが変化するランダムビット列信号で あるジッタ発生回路。
[13] 請求項 12において、
前記ジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、前記複 数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を 特定の前記フリップフロップに入力する論理回路とを備えるジッタ発生回路。
[14] 請求項 9において、
前記ジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、前記複 数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を 特定の前記フリップフロップに入力する論理回路とを備え、複数の前記第 2の信号配 線のそれぞれに入力する前記ジッタ生成信号を、複数の前記フリップフロップの異な る位置から取り出すジッタ発生回路。
[15] 請求項 8において、
前記ジッタ生成信号発生部は、リング状に接続された複数のフリップフロップを備え 、少なくとも一つの前記フリップフロップの保持内容をプリセットするジッタ発生回路。
[16] 請求項 8において、
前記ジッタ生成信号発生部の出力端子と接続された可変容量素子をさらに備える ジッタ発生回路。
[17] 請求項 8において、
前記ジッタ生成信号発生部から前記第 2の信号配線に入力される前記ジッタ生成 信号の振幅を可変設定する振幅設定部をさらに備えるジッタ発生回路。
[18] 請求項 1において、
前記第 1、第 2の信号配線、前記入力バッファ、前記出力バッファ、前記ジッタ生成 信号出力部を同一の大規模集積回路内に含ませるジッタ発生回路。
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