WO2005091503A1

WO2005091503A1 - 半導体集積回路装置

Info

Publication number: WO2005091503A1
Application number: PCT/JP2004/018455
Authority: WO
Inventors: Takayasu Ito; Mitsuhiko Okutsu; Mitsuru Hiraki
Original assignee: Renesas Technology Corp; Hitachi Engineering Co Ltd Ibaraki
Current assignee: Renesas Technology Corp; Hitachi Industry and Control Solutions Co Ltd
Priority date: 2004-03-19
Filing date: 2004-12-10
Publication date: 2005-09-29
Anticipated expiration: 2006-09-19
Also published as: TW200532897A; JPWO2005091503A1

Abstract

【課題】　複数電源電圧に適合し、低消費電力で実際の回路性能に則した動作電圧発生回路を備えた半導体集積回路装置を提供する。【解決手段】　複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と異なる動作電圧で動作する内部回路同士で信号レベルの変換を行う第１レベル変換回路を持つ半導体集積回路に、上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路とそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、上記第１レベル変換回路と同等の回路からなり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第２レベル変換回路を設け、上記複数の判定回路の全ての出力信号と上記第２レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御する。

Description

明細書

半導体集積回路装置

技術分野

[0001] 本発明は、半導体集積回路装置に関し、例えば複数の動作電圧を持つシステム L SI (大規模集積回路）に搭載されるパワーオンリセット回路等に用いられる動作電圧検出回路に利用して有効な技術に関するものである。

背景技術

[0002] 異電位または同電位の複数の電源系統をもつ LSIにおいて、従来のパワーオンリセット回路は、電圧レベルの判定の際、単純な容量充電や抵抗の分圧比等を用いる回路を使用している。すなわち、複数の電源電圧のうちの任意の電源電圧に対し電源投入検出回路を設け、それぞれ電源電圧で動作する回路ためのパワーオンリセット信号を生成する。例えば、異電位を使用する内部回路に対し、先のパワーオンリセット信号の少なくとも一つが活性状態 (リセット中）の間主電源投入検出回路が別のパヮーオンリセット信号を生成する例として、特開 2002— 042459公報があり、外部電源電圧が低い期間、内部電源電圧の代わりに外部電源電圧を供給し、その期間をリセット信号発生回路 (抵抗の分圧比により MOSのゲート電圧で判定)の生成するパヮーオンリセット信号で規定するものとして特開 2001— 210076公報がある。

特許文献 1：特開 2002 - 042459公報

特許文献 2：特開 2001— 210076公報

発明の開示

発明が解決しょうとする課題

[0003] 従来のように電源電圧のレベルを判定するものでは、設定された電源電圧レベルにより論理回路等の内部回路が正常に動作する保障はないという問題を有する。また、電源電圧の立ち上がり時間が極端に遅い時、時定数回路を構成するキャパシタの充電期間が終了しても実際に電源が上記動作下限電圧以上に立ち上がつていない可能性や、電源電圧を抵抗の分圧比により分圧した電圧をモニタする回路の場合には、パワーオンリセット期間が終了しても、分圧抵抗に定常的に直流電流が流れたり、かかる直流電流を減らすためには大きな抵抗値の抵抗素子を半導体集積回路に形成する必要があり、パワーオンリセット回路が占める占有面積が大きくなる等の問題がある。

[0004] この発明の目的は、複数電源電圧に適合し、高い精度の動作電圧検出回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、複数電源電圧に適合し、低消費電力で実際の回路性能に則した動作電圧発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面力明らかになるであろう。課題を解決するための手段

[0005] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第 1電源電圧を動作電圧とする第 1回路と、上記第 1電源電圧とは異なる第 2電源電圧を動作電圧とする第 2回路と、動作電圧の低い方の回路の信号レベルを高、方の回路の信号レベルに変換する第 1レベル変換回路を持つ半導体集積回路に、上記第 1電源電圧を受けて一定の回路動作を行う第 1論理回路と上記一定の回路動作の判定を行う第 1判定回路と、上記第 2電源電圧を受けて一定の回路動作を行う第 2論理回路と、その一定の回路動作の判定を行う第 2判定回路と、上記第 1レベル変換回路と同等の回路力なる第 2レベル変換回路を設け、上記第 1判定回路と第 2判定回路のうち高い方の判定回路の出力信号と第 2レベル変換回路の出力信号が形成されたことを条件として、上記第 1回路と第 2回路の動作を制御する。

[0006] 本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と異なる動作電圧で動作する内部回路同士で信号レベルの変換を行う第 1 レベル変換回路を持つ半導体集積回路に、上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路とそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、上記第 1レベル変換回路と同等の回路力なり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第 2レベル変換回路を設け、上記複数の判定回路の全ての出力信号と上記第 2レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御する。

発明の効果

[0007] 複数電源電圧に適合し、低消費電力で半導体集積回路に形成される内部回路の異電位間回路の信号伝達を含めた回路性能に則した動作電圧の検出を行うことができる。

発明を実施するための最良の形態

[0008] 図 1には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような 1個の半導体基板上に形成される。この実施例の半導体集積回路装置（以下、単に LSIという） 2000は、特に制限されないが、中央処理装置（以下、単に CPUという） 1080を中心として構成されるシステム LSIに向けられている。つまり、システム LSIは、 CPU1080を中心にして、代表として例示的に示されているように外部との信号の授受を行う入出力回路（以下、 IZO回路ともいう） 1050, 1051、ユーザーロジック（Logic) 1060、 PLL回路や AZD変換回路あるいは DZA変換回路のようなアナログ回路 (Analog) 1090を備えている。また、図示しないが、必要に応じてメモリ回路 (スタティック型 RAM、ダイナミック型 RAM、マスク ROM又はフラッシュ EPROM)等も設けられる。

[0009] この実施例では、外部電源電圧 Vextとオンチップレギユレータ 1000より降圧した内部電源電圧 Vintとの 2種類の動作電圧を使用するシステム LSI2000に、この発明に係る動作電圧検出回路が適用されたパワーオンリセット回路 1100が設けられる。パワーオンリセット回路 1100は、電源投入時、外部電源電圧 Vextと内部電源電圧 Vintの立ち上がりを前記従来技術のように電圧レベルそのものとは異なり一定の回路動作により間接的に判定し、パワーオンリセット信号 pon及び prstnを生成する。上記 pon信号は、特に制限されないが、電源投入時に上記 IZO回路 1050, 1051の入出力電圧レベルの固定やアップシフタし以下 USともいう） 1070, 1071の出カレベル固定等に利用される。

[0010] 上記 prstn信号は pon信号とともにレギユレータ 1000に入力され、パワーオンリセット期間中にメインシリーズレギユレータ（以下、 MAINSEという） 1030またはサブシリ一ズレギユレータ（以下、 SUBSEともいう） 1040の活性ィ匕の選択、基準電圧発生回路（以下、 BGRともいう） 1010やレファレンス電圧設定回路（以下、 VREFBUFともいう） 1020に起因する内部電源電圧 Vintレベルの跳ね上がり防止等に利用される。上記 MAINSE1030と SUBSE1040は、上記レファレンス電圧設定回路 1020で形成された出力電圧 Vrefを電力増幅して上記内部電源電圧 Vintを形成する。

[0011] 上記 MAINSE1030は、 CPU1080等の内部回路が動作状態のときの負荷電流に対応した大きな電流能力を持つようにされる。上記 SUBSE1040は、 CPU1080 等の内部回路が動作しないスタンバイ状態のときのリーク電流に対応した小さな電流能力を持つようにされる。これにより、スタンバイ状態のときに上記 SUBSE1040を動作状態として上記 MAINSE1030を非動作状態にしてレギユレータ 1000での消費電力を必要最小にすることができる。

[0012] 図 2には、図 1のシステム LSIの電源投入時の動作を説明するための波形図が示されている。外部電源電圧 Vextと同時にパワーオンリセット期間を規定する第 1のパヮ一オンリセット信号 ponが立ち上がり、またパワーオンリセット回路 1100内の後述するような容量充電時間により生ずる一定時間経過後に第 2のパワーオンリセット信号 prs tnが立ち上がる。この prstn信号の立ち上がりと同時にレギユレータ 1000内のメインシリーズレギユレータ 1030が活性ィ匕されて内部電源電圧 Vintを生成する。

[0013] ところで、基準電圧発生回路 (BGR) 1010の出力電圧である定電圧 Vbgrやレファレンス電圧設定回路（VREFBUF) 1020の出力電圧 Vrefは外部電源電圧 Vextの立ち上がりと同時に BGR1010や VREFBUF1020が活性化されるため、回路内の容量カップリングなどの影響で跳ね上がつり部分が生じる力上記のようなパワーオンリセット信号 prstnを用いることにより、メインシリーズレギユレータ 1030が活性ィ匕されて内部電源電圧 Vintが立ち上がる時点では電圧 Vbgrや Vrefのレベルが安定状態になっているため内部電源電圧 Vintに跳ね上がりが生じることはない。上記 prstn信号の立ち上がりから後述するように一定時間経過後 pon信号が立ち下がり、パワーォンリセット期間は終了する。

[0014] 図 3には、図 1のパワーオンリセット回路 1100の一実施例のブロック図が示されている。パワーオンリセット回路 1100は、外部電源電圧 Vextの立ち上がりを検出する Vext系ロジックレプリカ回路 100、内部電源電圧 Vintの立ち上がりを検出する Vint 系ロジックレプリカ回路 101及びアップシフタレプリカ回路 400より構成される。なお、特に制限されないが、上記ロジックレプリカ回路 100, 101は、リングオシレータ (RO SC) 200, 201と容量充電回路（CP) 300, 301から構成され、リングオシレータ（RO SC) 200, 201が安定発振するまでの時間規定は容量充電回路（CP) 300, 301で行う。また、容量充電回路 (CP) 300, 301で形成される判定信号 hfixO、 hfixl及び disOはパワーオンリセット回路自身の初期化及びパワーオンリセット期間後の貫通電流防止のための信号である。

[0015] 図 4には、上記図 3のパワーオンリセット回路 1100の一実施例の具体的回路図が示されている。奇数段（図では 3段）のリングオシレータ 200, 201は多段のインバータチェーンを模したロジック回路のレプリカであり、これらのリングオシレータの発振動作が十分安定した時点でそれぞれのリングオシレータの使用する電源電圧 Vext、 V intでロジック回路が動作する下限電圧レベルに到達したことと判定する。発振動作が安定するまでの時間規定は容量充電回路 300, 301の充電時間で行う。 Vext系のリングオシレータ 200と容量充電回路 300の Vext電圧レベル判定後、 prstn信号を生成する。

[0016] 上記リングオシレータ 200は、外部電源電圧 Vext力ソースに供給された Pチャネル MOSFETpmlO— pml2と、回路の接地電位 gndがソースに供給された Nチャネル MOSFETnmlO— nml2とからなる CMOSインバータ回路をリング状に接続し、上記 MOSFETpml2と nml2からなる CMOSインバータ回路の出力信号が同様な P チャネル MOSFETと Nチャネル MOSFETからなる CMOSインバータ回路 invlOO 、 invlOlにより波形整形されて出力される。上記 MOSFETpml2と nml2の相互接続点と外部電源電圧 Vextとの間には、発振動作を停止させるプルアップ用の Pチヤネル MOSFETpml3が設けられている。

[0017] 上記容量充電回路 300は、次のようなチャージホンプ回路力も構成される。ソースに外部電源電圧圧 Vextが供給され、ゲートに回路の接地電位が与えられた Pチヤネル MOSFETpm20は、定電源としての動作を行う。上記リングオシレータ 200の発振パルスは、 CMOSインバータ回路 invl02を介して Pチャネル MOSFETpm21のゲートに伝えられる。 MOSFETpm21は、上記 MOSFETpm20で形成された定電流によりキャパシタ c20の充電動作を行う。キャパシタ c20の充電電圧は、 CMOSィンバータ回路 invl02の出力信号を受ける CMOSインバータ回路 invl03の出力信号によりスィッチ制御される Pチャネル MOSFETpm22を介してキャパシタ c21に伝えられる。

[0018] つまり、発振パルスがハイレベルの期間には、上記 MOSFETpm21がオン ZMO SFETpm22力 Sオフとなり、キャパシタ c20を外部電源電圧 Vextに充電する。発振パルスがロウレベルの期間には、上記 MOSFETpm21がオフ ZMOSFETpm22がオンとなり、キャパシタ c20とキャパシタ c21との間で電荷移送を行う。上記キャパシタ c20に対してキャパシタ c21の容量値を大きくすること、例えば約 20倍程度に設定することにより、キャパシタ c20の上記 1回の電荷移送により、キャパシタ c21の保持電圧は、外部電源電圧圧 Vextの約 20分の 1程度の上昇する。

[0019] 上記キャパシタ c21の保持電圧は、電圧判定回路としての縦列形態の CMOSインバータ回路 invl04と 105に伝えられる。つまり、 CMOSインバータ回路 invl04の論理しきい値電圧を参照電圧とし、上記キャパシタ c21の保持電圧を判定する。上記 C MOSインバータ回路 invl04の論理しきい値電圧を、上記外部電源電圧 Vextの 1 Z2に設定すると、上記発振パルスにより 10回程度の電荷移送によりキャパシタ c21 の保持電圧を Vext Z2程度まで高くすることができる。上記インバータ回路 invl05 の出力信号は、パワーオンリセット信号 prstnとして出力されるとともに、 Vint系のリングオシレータ 201の動作制御信号としても用いられる。また、上記インバータ回路 inv 104の出力信号のロウレベルにより、プルアップ用の Pチャネル MOSFETpml3がオン状態となり、リングオシレータ 200の発振動作が停止させられる。

[0020] Pチャネル MOSFETpm24と pm25は、インバータ回路 invl04にいわばヒステリシス特性を持たせるものであり、キャパシタ c21の保持電圧が上記論理しきい値電圧に到達し、インバータ回路 invl04の出力信号により Pチャネル MOSFETpm25がオン状態となり、 MOSFETpm24による定電流によりキャパシタ c21をチャージアップするという正帰還がかかり、上記インバータ回路 invl04の出力信号は急激に口ウレべルに変化させられる。 [0021] Vint系リングオシレータ 201及び容量充電回路 301は、前記 Vext系リングオシレータ 200及び容量充電回路 300と同様な回路により構成される。 Vint系リングオシレータ 201には、 2つのプルアップ用 Pチャネル MOSFETpm33と pm34が設けられており、 MOSFETpm33のゲートには、上記パワーオンリセット信号 prstnが供給される。これにより、 Vint系リングオシレータ 201は、上記 Vext系リングオシレータ 200及び容量充電回路 300により形成されるパワーオンリセット信号 prstnのハイレベルにより、上記プルアップ MOSFETpm33がオフ状態となって発振動作が可能とされる。

[0022] 上記 Vint系のリングオシレータ 201と容量充電回路 301とによる Vint電圧レベルの前記同様な判定後、つまり、前記容量充電回路 301における前記同様な電圧判定回路としての CMOSインバータ回路 invl 14、 invl l5を通した出力信号は、アツプシフタのレプリカ回路 400に入力されて、低い電源電圧レベル (Vint )から高い電源電圧レベル (Vext )ヘレベル変換した信号伝達が可能であるかの判定が行われる。つまり、アップシフタ（US)のレプリカ回路 400は、システム LSI2000内で使用されるアップシフタのなかで、最後に立ち上がると考えられるアップシフタまたは同じ回路構成をとりそのアップシフタより立ち上がり時間が遅くなるように設計したものである。

[0023] 上記レプリカ回路 400は、上記外部電源電圧 Vextで動作し、 Pチャネル MOSFE Tpm50— pm53と、 Nチャネル MOSFETnm50、 nm51及びインバータ回路 inv30 と、信号 disOを受けて、出力信号をロウレベルにリセットさせる Nチャネル MOSFET nm51により構成される。力かるレプリカ回路 400によるレベル変換出力信号と上記 V ext系リングオシレータ 200及び容量充電回路 300で形成されたパワーオンリセット信号 prstnをナンドゲート回路 nandlOOに入力し、その出力信号をインバータ回路 i ην110、 120を通して前記パワーオンリセット信号 ponをロウレベルにさせる。つまり、これら全ての判定終了後パワーオンリセット信号 ponを初期状態に戻しパワーオンリセット期間を終了する。

[0024] なお、容量充電回路 300には、 MOSFETnm20、 pm23、 nm21及び nm22とキヤパシタ c22からなるオートリセット回路が設けられており、電源遮断ときにキャパシタ c 21をデイスチャージさせる。容量充電回路 301にも、上記同様な MOSFETnm40、 pm43、 nm41及び nm42とキャパシタ c42からなるオートリット回路が設けらている。これらの回路につては後に説明する。

[0025] 図 5には、前記図 1の半導体集積回路装置の電源系統を一般ィ匕した応用例を示すブロック図が示されている。この実施例は、外部より供給される電源電圧 VI— Vnでそれぞれ動作する内部回路 MODI— MODnと、内部回路 MODI— MODn同士のレベル変換を行うアップシフタ US21— USnl、 US31— USn2、 US31— USn3 、 USnn— 1をもつ LSI2001に、この発明に係るパワーオンリセット回路（POR) 1101 を搭載したものである。パワーオンリセット回路 1101は、電源電圧 VI— Vnの電源電圧レベルをそれぞれ前記のような内部回路 MODI— MODnのレプリカ回路としてのリングオシレータと容量充電回路及びアップシフタ US21、 US32、 US43、 USnn 1等のレプリカ回路により検知し、全ての検知出力信号が前記のように形成されるまではパワーオンリセット信号 ponを解除せずアップシフタ US21、 US32、 US43、 US nn— 1等の出力電圧レベルの固定や IZOの入出力レベルの固定を行う。

[0026] 図 6には、前記図 5の変形例のブロック図が示されている。この実施例では、チップ外部より供給される電源電圧 VIからオンチップレギユレータ（REG1— REGn— 1) 10 01— 1004より降圧した電源電圧 V2— Vnを生成し、それぞれの電源電圧 VI— Vn で動作する内部回路 MODI— MODnと内部回路 MODI— MODn同士のレベル変換を行うアップシフタ US01— USnl、 US31— USn2、 US31— USn3、 USnn— 1をもつ LSI2002に、この発明に係るパワーオンリセット回路（POR) 1102が搭載されるものである。パワーオンリセット回路 1102は、アップシフタ US21— USnl、 US3 1一 USn2、 US31— USn3、 USnn— 1や I/Oの電圧レベルを固定する第 1のパヮ一オンリセット信号 ponとオンチップレギユレータ 1001— 1004の出力電圧レベルの跳ね上がり等を防止する第 2のパワーオンリセット信号 prstnを生成する。

[0027] 図 7には、前記図 6の変形例のブロック図が示されている。この実施例では、オンチップレギユレータ（REG1— REGn— 1) 1002— 1004で使用している電源電圧は V2 一 Vn— 1は、外部電源電圧 VIから直接降圧するのではなく 1つ前の降圧電圧を形成するオンチップレギユレータ 1001— 1003の出力電圧を利用している。このため、電源電圧は Vl >V2>V3 > ' " >Vnの関係にある。他の構成は、前記図 6の実施例と同様である。 [0028] 図 8には、前記図 7の変形例のブロック図が示されている。この実施例では、この発明に係るパワーオンリセット回路 (POR) 110より生成する第 1のパワーオンリセット信号 pon (VI )一 pon (Vn— 1)及び第 2のパワーオンリセット信号 prstn (VI)一 prstn ( Vn—l)は 1/040—43、内咅回路 30— 33、オンチップレギユレータ（REG 1— REG n-1) 1001— 1004等で使用する電源電圧と対応するように同じ電圧レベルで伝達される。これらの電圧レベルの異なる pon及び prstn信号は LSI内の異なる電源電圧で動作する回路に伝達される際、信号のレベルダウン等考慮する必要がない。他の構成は、前記図 7の実施例と同様である。

[0029] 図 9には、前記図 6の変形例のブロック図が示されている。この実施例では、前記のようなオンチップレギユレータ（REG1— REGn— 1) 1001— 1004より降圧した電源電圧 V2— Vnを生成し、それぞれの電源電圧 VI— Vnで動作する内部回路 MODI 一 MODnと内部回路 MODI— MODn同士のレベル変換を行うアップシフタ US21 一 USnl、 US31— USn2、 US31— USn3、 USnn— 1の他にチップ外部より供給される電源電圧 VIからオンチップレギユレータ（REGlp) 1005により昇圧した電源電圧 Vlpを生成し、その電源電圧で動作する内部回路 MODlpとそれに対応したアツプシフタ 11311 —113!11 を設けた1^12005でぁる。他の構成は、前記図 6の実施例と同様である。

[0030] 図 10には、前記図 3のパワーオンリセット回路の変形例のブロック図が示されている。 LSIにおいて使用する電源系統力系統に分かれている場合、その各々の電源系統に対しリングオシレータ 202— 205と容量充電回路 302— 305から構成されるロジックレプリカ回路を持たせる。個々のロジックレプリカ回路はいもずる式に縦列に接続され、最後にアップシフタのレプリカ回路 401につながる。この実施例では、高い方の電源電圧により順次にレプリカ回路の動作が行われて、最も低い電源電圧のレプリカ回路としての容量充電回路 305において、前記検知信号を形成されることはは、それよりも高いレプリカ回路は全て検知信号を形成している関係にある。

[0031] 図 11には、前記図 10のパワーオンリセット回路の動作を説明するための波形図が示されている。同図には、上段側に電源電圧 VI、 V2、 · · ·と高い電源電圧から順番に電源投入を行った場合の電圧波形が示され、下段側に Vn、 Vn— 1、 · · ·と低ぃ電源電圧から順番に電源投入を行った場合の電圧波形が示されて!/ヽる。上段側及び下段側のようにヽずれの電源投入順序にぉ、ても、それに関係なく全ての電源系統のロジックレプリカ回路による電源電圧レベルの判定とアップシフタのレプリカ回路の判定が終了しない限りパワーオンリセット信号 ponは解除されない。なお、図 10及び図 11にお!/、て、 hfixや disのようなパワーオンリセット回路自身の初期化及びパワーオンリセット期間後の貫通電流防止のための信号は省略されている。

[0032] 図 12には、前記図 10の変形例のブロック図が示されている。この実施例では、リングオシレータ（RSOC1— RSOCn) 202— 205と容量充電回路（CP1— CPn) 302 一 305から構成される個々のロジックレプリカ回路の検知信号は、並列形態にアンドゲート回路 (and20)に入力され、その論理積出力がアップシフタのレプリカ回路 401 に伝えられてパワーオンリセット信号 ponが形成される。なお、アンドゲート回路 and2 0は、最も低い電源電圧 Vnで動作し、力かる出力電圧はアップシフタのレプリカ回路 401により最も高い電源電圧 VIまでレベルシフトされ、力かる電源電圧 VIで動作するインバータ回路 inv40を介して上記パワーオンリセット信号 ponが出力される。

[0033] 図 13には、前記図 12のパワーオンリセット回路の動作を説明するための電圧波形図が示されている。前記図 11と同じぐ上段側に電源電圧 VI、 V2、 · · ·と高い電源電圧から順番に電源投入を行った場合の電圧波形が示され、下段側に Vn、 Vn— 1、 • · ·と低い電源電圧カゝら順番に電源投入を行った場合の電圧波形が示されている。上段側及び下段側のようにヽずれの電源投入順序にぉ、ても、それに関係なく全ての電源系統のロジックレプリカ回路による電源電圧レベルの判定とアップシフタのレプリカ回路の判定が終了しない限りパワーオンリセット信号 ponは解除されない。

[0034] 図 14には、前記図 10の変形例のブロック図が示されている。この実施例では、電源電圧 VIで動作するロジックレプリカ回路の出力信号を第 2のパワーオンリセット信号 prstnとして使用する。 prstn信号は、前記のように降圧電圧 V2— Vnを形成する図示しな!、オンチップレギユレータ等に伝達され、前記説明したようなオンチップレギユレ一タの降圧電圧の跳ね上がり防止等に利用される。

[0035] 図 15には、前記図 12の変形例のブロック図が示されている。この実施例でもは、前記同様に電源電圧 VIで動作するロジックレプリカ回路の出力信号を第 2のパワーォンリセット信号 prstnとして使用する。 prstn信号は、前記のように降圧電圧 V2— Vn を形成する図示しないオンチップレギユレータ等に伝達され、前記説明したようなォンチップレギユレ一タの降圧電圧の跳ね上がり防止等に利用される。

[0036] 図 16には、前記図 10の変形例のブロック図が示されている。アップシフタレプリカ回路をパワーオンリセット回路に組み込む際、前記図 10の実施例のように一番低い電源電圧 Vnから直接一番高!ヽ電圧 VIにレベルアップするのではなぐアップシフタレプリカ回路 USnn— l ' "US43、 US32、 US21のように使用している電源電圧の低い方 Vnから順番に一つ高い電源電圧 Vn— 1のようにレベルアップするレプリカ回路を複数段が設けられる。これにより、前記のような内部回路 MODI— MODn同士のレベル変換を行うアップシフタ US21— USnl、 US31— USn2、 US31— USn3 、 USnn— 1の全ての動作をモニタすることができる。

[0037] 図 17には、前記図 12の変形例のブロック図が示されている。アップシフタレプリカ回路をパワーオンリセット回路に組み込む際、前記図 12の実施例のように一番低い電源電圧 Vnにより動作するアンドゲート回路 and20の出力信号力も直接一番高い電圧 VIにレベルアップするのではなぐアップシフタレプリカ回路 USnn— 1 · · -US4 3、 US32、 US21のように使用している電源電圧の低い方 Vnから順番に一つ高い電源電圧 Vn— 1のようにレベルアップするレプリカ回路を複数段が設けられる。これにより、前記のような内部回路 MODI— MODn同士のレベル変換を行うアップシフタ US21— USnl、 US31— USn2、 US31— USn3、 USnn—lの全ての動作をモニタすることがでさる。

[0038] 図 18には、前記図 16の変形例のブロック図が示されている。この実施例では、第 1 のパワーオンリセット信号 ponは、それぞれの電源電圧 Vn— VIに適合した個々のァップシフタレプリカ回路の出力力も取り出し、第 2のパワーオンリセット信号 prstnは、上記同様にそれぞれに適合した電源電圧で動作するリングオシレータ 202— 205と容量充電回路 302— 305からなるロジックレプリカ回路力も生成される。これらのそれぞれ電圧レベルの異なる複数の pon及び prstn信号は LSI内の対応する内部回路 MODI— MODnに伝達される際、信号のレベルダウン等考慮する必要がない。

[0039] 図 19には、前記図 17の変形例のブロック図が示されている。この実施例でもは、前記同様に第 1のパワーオンリセット信号 ponは、それぞれの電源電圧 Vn— VIに適合した個々のアップシフタレプリカ回路の出力力も取り出し、第 2のパワーオンリセット信号 prstnは、上記同様にそれぞれに適合した電源電圧で動作するリングオシレータ 2 02— 205と容量充電回路 302— 305からなるロジックレプリカ回路から生成される。これらのそれぞれ電圧レベルの異なる複数の pon及び prstn信号は LSI内の対応する内部回路 MODI— MODnに伝達される際、信号のレベルダウン等考慮する必要がない。

[0040] 図 20には、図 12の変形例のブロック図が示されている。前記図 12のアンドゲート回路 and20出力側にアップシフタのレプリカ回路 401を設ける代わりに、ナンドゲート回路 nand20を最も高!ヽ電源電圧 VIで動作させ、その入力側にアップシフタのレプリカ回路（US21、 US31、 USnl) 410— 412を使用している。

[0041] 図 21には、図 12の変形例のブロック図が示されている。前記同様に前記図 12のァンドゲート回路 and20出力側にアップシフタのレプリカ回路 401を設ける代わりに、ナンドゲート回路 nand20を最も高、電源電圧 VIで動作させ、その入力側にアップシフタのレプリカ回路が設けられる。この実施例では、前記図 20の実施例のように 1段のレベルアップレプリカ回路で行うのではなぐそれぞれのレベルに電源電圧に適応して複数段のレベルアップレプリカ回路が設けられる。

[0042] 例えば、 2番目に低い電源電圧 V2で動作する容量充電回路（CP2) 303は、 1つのレプリカ回路（US21) 420より最も高!、電源電圧 VIに対応したレベルまでレベル変換される。これに対して、 3番目に低い電源電圧 V2で動作する容量充電回路 (CP 3) 303は、まず 2番目に低い電源電圧 V2に対応したレベルまでレベル変換するレプリカ回路（US32) 421と、上記同様なレプリカ回路（US21) 422より最も高い電源電圧 VIに対応したレベルまでレベル変換される。以下、ある電源電圧で動作する容量充電回路の出力信号は、それよりも 1段高い電源電圧にレベル変換させ、いか順次にレベル変換して最終的には上記最も高、電源電圧 VIに対応したレベルまでレべル変換される。

[0043] 図 22には、前記図 10の変形例のブロック図が示されている。この実施例では、電源電圧 VI— Vnにお!/、て、それぞれ同電位であるが互いに a— zのように電源分離された複数の図示しない内部回路 MODI (a— z)— MODn (a— z)が存在する場合に、例えば、電源電圧 VIではリングオシレータ ROSCla— ROSClzと容量充電回路 CPla— CPlzからなるロジックレプリカ回路を、電源電圧 V2ではリングオシレータ R OSC2a— ROSC2zと容量充電回路 CP2a— CP2zからなるロジックレプリカ回路を、以下同様に電源電圧 V2ではリングオシレータ ROSCna— ROSCnzと CPna— CPn zからなるロジックレプリカ回路がそれぞれに設けられる。各電源電圧 VI— Vn毎に、その電圧レベル内の同電位の電源電圧 a— zの全てが立ち上がつたかどうか判定するアンドゲート回路（andlO— andln)が設けられる。このアンドゲート回路 andlO— a ndlnの出力信号は、それよも 1つ下の電源電圧のリングオシレータ ROSCの動作許可電圧として用いて、前記同様にいもずる式に縦列接続させる。アンドゲート回路 an dlO— andlnの動作に用いる電源電圧は a— zの!、ずれかひとつを使用する。

[0044] 図 23には、前記図 12の変形例のブロック図が示されている。前記図 22と同様に同電位 '異電位問わずそれぞれの電源系統毎にリングオシレータと容量充電回路からなるロジックレプリカ回路がパワーオンリセット回路内に設けられる。なお、各異電位の電源電圧 VI— Vnのそれぞれにおいて、その電圧レベル内の同電位の電源電圧の全てが立ち上がつたかどうか判定しているアンドゲート回路（andlO— andln)に用いる電源電圧は電源電圧 a— zのいずれかひとつを使用する。また、各異電位の電源電圧の全てが立ち上がつたか判定しているアンドゲート回路 and20の動作に用いる電源電圧も Vn内の a— zの何れかの電源電圧を使用する。

[0045] 図 24には、前記図 22の変形例のブロック図が示されている。この実施例では、一番高、電源電圧 VIにお!/、て a— zの全ての電源系統が立ち上がつたことを判定するアンドゲート回路 andl lの出力を前記第 2のパワーオンリセット信号 prstnとして使用する。他の構成は、前記図 22の実施例と同様である。

[0046] 図 25には、前記図 23の変形例のブロック図が示されている。この実施例では、前記図 24と同様に一番高!、電源電圧 VIにお!/、て a— zの全ての電源系統が立ち上がつたことを判定するアンドゲート回路 andl lの出力を第 2のパワーオンリセット信号 pr stnとして使用する。他の構成は、前記図 23と同様である。

[0047] 図 26には、この発明に用いられるリングオシレータの他の一実施例の回路図が示されている。この実施例のリングオシレータは、前記図 4のパワーオンリセット回路で使用されるリングオシレータ 200及び 201を n+ 1段 (n+ 1 :奇数）に一般ィ匕したものである。 Pチャネル MOSFETpm90はリングオシレータ外部より与えられる制御信号 Mix90信号によりリングオシレータの最終段を電源電圧 Vaにハイレベル固定するプルアップ MOSFETである。このように、リングオシレータは、前記図 4の実施例のように 3段の他に 5段、 7段等の多数段にすることにより、 3段のリングオシレータに比べて、各段に設けられたキャパシタ cl一 cnを省略しても安定的な発振動作を行うようにすることができる。ただし、同図のキャパシタ cl一 cnは、各インバータ回路の入力容量や寄生容量を含まない。

[0048] 図 27には、前記図 26の変形例の回路図が示されている。この実施例では、各インバータ段にたて積みされている Pチャネル MOSFETpm91— pm9kは、インバータに流入する電流を制限するために使用している。このような電流制限を行うことにより、前記図 26のインバータ回路に比べてインバータ回路での遅延時間が長くなるため、容量 cl一 ck値が小さく又は省略することができ、前記のような安定動作を行いつつインバータの段数を削減出来るなど面積削減も可能となる。なお、電源電圧 Vaに対して上記 MOSFETpm91— pm9kのしきい値電圧分だけインバータ回路の動作電圧が低下してしまう。そこで、出力部には、 Pチャネル MOSFETpm502— 505と N チャネル MOSFETnm500、 nm501からなるレベルシフト回路が設けられて、発振パルスのハイレベルを上記電源電圧 Vaまで回復させる。

[0049] 図 28には、前記図 26の変形例の回路図が示されている。この実施例では、各インバータ段にたて積みされている Nチャネル MOSFETnm91— nm9kが設けられる。制御信号 Mix90は、プルアップ MOSFETpm90のゲートに供給されて最終段の出力信号をハイレベル固定に利用するだけでなぐ前記各インバータ段のたて積みされている Nチャネル MOSFETnm91— nm9nのゲートに供給される。これにより、制御信号 Mix90がロウレベルにされるリングオシレータの動作停止状態では、 MOSF ETnm91— nm9nがオフ状態となって電流パスをカットしてリーク電流を低減させることができる。

[0050] 図 29には、この発明に用いられる容量充電回路の他の一実施例の回路図が示されている。この実施例の容量充電回路は、前記図 4のパワーオンリセット回路で使用される容量充電回路を一般ィ匕して表したものである。この実施例の容量充電回路 cp 800は、入力 inからのパルス信号に従ったキャパシタ c800と c801との間でのチヤ一ジホンプ動作によってキャパシタ c801の保持電圧を電源電圧 Vaに向力つて徐々に充電して!/、く。力かるキャパシタ c801の充電電圧がインバータ回路 inv802の論理しきい値電圧に到達すると、その出力が反転してハイレベル固定用 Pチャネル MOSF ETpm804をオン状態とし、 Pチャネル MOSFETpm803を通した電流によって容量 c801を電源電圧 Vaまでチャージアップして力かる電圧に固定する。これにより、上記インバータ回路 inv802の出力信号を受けるインバータ回路 inv803の出力信号 o utがハイレベルとして検知信号が形成される。

[0051] 上記キャパシタ c801には、放電用 Nチャネル MOSFETnm800が並列に設けられる。この MOSFETnm80は、容量充電回路 cp800の外部より与えられる制御信号 dis80によりオン状態となり、キャパシタ c801に蓄えられた電荷を放電し、容量充電回路 cp800を初期化するためのものである。制御信号 dis80は CPUやチップ外部からのパワーダウン信号を利用する方法や、オンチップレギユレータの基準電圧発生回路等を参照電圧とし、電源電圧 Vaが動作下限電圧以下に低下したことを検出する電圧レベル検出回路の検出信号が使用される。

[0052] 図 30には、前記図 29の変形例の回路図が示されている。この実施例の容量充電回路 cp801は、前記図 4に示した容量充電回路 300と同様である。この実施例では、放電用 Nチャネル MOSFETnm800は、充電回路内の Nチャネル MOSFETnm 801、 nm802、 Pチャネル MOSFETpm805及びキャパシタ c803より構成された自己初期化回路によりスィッチ制御される。つまり、 Nチャネル MOSFETnm801は、電源電圧 Vaがゲートに供給されており、電源電圧 Vaが立ち上がるとオン状態となつてキャパシタ c803をチャージアップさせる。 Pチャネル MOSFETpm805と Nチヤネル MOSFETnm802は、上記キャパシタ c803の保持電圧を動作電圧とする CMOS インバータ回路を構成し、入力には上記電源電圧 Vaが供給されている。この CMOS インバータ回路の出力信号は上記放電用 Nチャネル MOSFETnm800のゲートに伝えられる。 [0053] 電源電圧 Vaが立ち上がる際は、 Nチャネル MOSFETnm801がオン状態となり P チャネル MOSFETpm805と Nチャネル MOSFETnm802で構成されるインバータの出力はロウレベル固定され、 Nチャネル MOSFETnm800はオフ状態にされる。一方、電源電圧 Vaが低下すると Nチャネル MOSFETnm801はオフ状態となるがキャパシタ c803に蓄えられた電荷により Pチャネル MOSFETpm805と Nチャネル M OSFETnm802で構成される CMOSインバータ回路の出力はハイレベルに変化し、 Nチャネル MOSFETnm800をオン状態にする。その結果、キャパシタ c801の電荷は放電され容量充電回路 cp801が初期化される。

[0054] 図 31には、前記図 29の変形例の回路図が示されている。この実施例では、自己初期化機能をもつ放電用 Pチャネル MOSFETpm806が使用される。この Pチャネル MOSFETpm806のゲートには、電源電圧 Vaが供給される。電源電圧 Vaが立ち上力 ¾時、 Pチャネル MOSFETpm806はオフ状態となる力電源電圧 Vaが低下すると Pチャネル MOSFETpm806はオン状態となり、キャパシタ c801の電荷は放電され容量充電回路 cp802が初期化される。

[0055] 図 32には、前記図 29の応用例の回路図が示されている。この実施例では、前記図 29に示した容量充電回路 cp800に供給される初期化信号 dis80として、基準電圧発生回路 BGRの出力電圧 Vbgrと電源電圧 Vaを抵抗により分圧した Va,nの電圧レベルをアンプ AMP800により比較した出力が使用される。同図に示すうよに、電源電圧 Vaが低下すると、分圧電圧 Va,nも低下して Va,nが BGRの出力電圧 Vbgr より低くなる区間が存在し、それをアンプ AMP800が検出してインバータ回路 inv81 0— inv812を通して初期化信号 dis80をハイレベルにする。上記区間に放電用 Nチャネル MOSFETnm800をオン状態となり、キャパシタ c801の電荷を放電することで容量充電回路を初期化する。

[0056] 図 33には、前記図 32の変形例の回路図が示されている。この実施例では、前記図 1のレファレンス電圧設定回路が利用される。レファレンス電圧設定回路は、次の回路により構成される。 BGRで形成された定電圧 Vbgrがアンプ AMP820の反転入力 (一）に供給される。このアンプ AMP820の出力信号は、 Pチャネル型の増幅 MOSF ETpm830のゲートに供給される。この MOSFETpm830のソースには、電源電圧 V aが供給され、ドレインには直列接続されて分圧回路を構成する抵抗 R820— R824 が設けられる。上記分圧回路の分圧電圧が上記アンプ AMP820の非反転入力（+ ) に供給される。これにより、上記アンプ AMP820の非反転入力（+ )に供給される分圧電圧と上記定電圧 Vbgrが等しくなるような定電流が流れる。これにより、電圧 Vref は、上記定電流が抵抗 R822と R821に流れて発生される定電圧に上記定電圧 Vbgr を加えた電圧とすることができる。

[0057] 電源電圧 Vbは電源電圧 Vaより低い電源電圧である。同図に示すように、電源電圧 Vaはそのままの電圧レベルで電源電圧 Vbの電圧レベルが低下した時、電源電圧 V bが電圧レベル Vref Znより低くなる区間が存在する。それをアンプ AMP830が検出してインバータ回路 inv830— inv832を通して初期化信号 dis80をハイレベルにする。上記区間に放電用 Nチャネル MOSFETnm800をオン状態となり、キャパシタ c801の電荷を放電することで容量充電回路を初期化する。

[0058] 図 34には、前記図 4のパワーオンリセット回路で使用されているアップシフタレプリ力回路 400を一般ィ匕して回路図が示されている。アップシフタレプリカ回路は、 LSI 内で使用されるアップシフタのなかで、最後に立ち上がると考えられるアップシフタそのものを利用する力または同じ回路構成をとりそのアップシフタより立ち上がり時間が遅くなるように設計したものである。 Nチャネル MOSFETnmlOO— nml20は、ロウレベル固定用のスィッチ MOSFETであり、アップシフタレプリカ回路内に少なくともひとつ存在し、 LSI内に存在する電源の少なくともひとつの電圧レベルが低下した時にアップシフタレプリカ回路の出力を初期化するためのものである。

[0059] これらの Nチャネル MOSFETnmlOO— nml20をオン Zオフを制御する信号 dis 50— dis52は、 CPUやチップ外部からのパワーダウン信号を利用する方法や、前記図 30に示したような容量充電回路内に搭載した初期化回路の Pチャネル MOSFET pm805と Nチャネル MOSFETnm802で構成されるインバータの出力を利用する方法がある。なお、 Nチャネル MOSFETnm50と nm51及びインバータ回路 inv41 は、電源電圧 Vnで動作するのに十分なデバイス耐圧の MOSFETを使用し、レベルシフトされる電源電圧に対応した他の電源電圧 Vaで動作するデバイス耐圧の MOS FETとは異なるものを使用する。つまり、同図において、チャネル部を太い黒線とした MOSFETは、相対的に高而ォ圧 MOSFETを表して!/ヽる。

[0060] 図 35には、前記図 34の変形例の回路図が示されている。この実施例では、電源電圧 Va— Vnの電圧レベルの低下を検知しアップシフタレプリカ回路を初期化するために、 Pチャネル MOSFETpmlOO— pml23を利用する。なお、これらの Pチャネル M OSFETpmlOO— pml23はそれぞれ検知する電源電圧 Va— Vnに応じて、その電源電圧 Va— Vnで使用されるデバイス耐圧の異なる Pチャネル MOSFETを使用する。そのため、低い電源電圧 Vnで使用される MOSFETpml20— pml23は、最も高ヽ電源電圧 Vaを分担させるように直列回路から構成される。低ヽ電源電圧 Vbで使用される MOSFETpml 10、 pml 11も同様に最も高、電源電圧 Vaを分担させるように直列形態にされる。

[0061] 図 36には、前記図 4の変形例の回路図が示されている。外部電源電圧 (Vext )で動作するリングオシレータ ROSC (Vext )と容量充電回路 CP (Vext )で使用される M OSFETと、降圧された内部電源電圧（Vint )で動作するリングオシレータ ROSC (V int )と容量充電回路 CP (Vint )で使用される MOSFETとは、実際に LSI内で使用されているそれぞれの電源電圧 Vextと Vintで動作するのに十分なデバイス耐圧の MOSFETが使用される。各電源電圧 Vext , Vintに合わせた而圧の MOSFETを使用することで、ロジックレプリカ回路において、前記図 4の実施例のようにすベて同じデバイス耐圧の MOSで構成する場合よりも、その電源電圧で動作するロジック回路動作に近いレプリカ回路となる。

[0062] 前記図 4の実施例では、前記説明したように最も高ヽ電圧である外部電源電圧 V extに適合した高而圧の MOSFETにより Vint系リングオシレータ 201及び容量充電回路 301を構成する MOSFETも前記 Vext系リングオシレータ 200及び容量充電回路 300と同じ高耐圧 MOSFETにより構成される。この構成は、厳密には Vint系回路がその電源電圧で動作するロジック回路動作とは異なるものとなるが、逐一使用する複数通りの電源電圧に応じた MOSFET回路を用いた回路設計をする必要がないから、パワーオンリセット回路 PORをセル化又はスタンダード化しておいて、多種多様なシステム LSIに組み込むことができる。

[0063] 図 37には、前記第 1のパワーオンリセット信号 ponの応用例を示す回路図が示されている。オンチップレギユレータ内のレファレンス電圧設定回路 1020において、パヮ一オンリセット期間中は、 pon信号によってレファレンス電圧選択信号 vset70、 vset 71に関係なく予め決められた Vdefの電圧レベルがデフォルトの出力電圧 Vrefとして一時的に出力される。つまり、電源投入時の不安定期間に出力電圧 Vrefが予期しな、電圧となってしまうのを防ぐことができる。

[0064] 図 38には、前記第 1のパワーオンリセット信号 ponと第 2のパワーオンリセット信号 p rstnの応用例を示すオンチップレギユレータのブロック図が示されている。この実施例では、図 1のオンチップレギユレータの制御に第 1のパワーオンリセット信号 ponと第 2のパワーオンリセット信号 prstnが用いられる。この実施例のオンチップレギユレータ 1001は、前記図 1と同様に基準電圧発生回路 (BGR) 1010とレファレンス電圧設定回路 (VREFBUF) 1020で形成された電圧 Vrefを電力増幅するメインシリーズレギユレータ（以下、 MAINSEという） 1030と、サブシリーズレギユレータ（以下、 SU BSEともいう） 1040と、その制御を行う制御回路カゝら構成される。制御回路は、 MAI NSE1030と、 SUBSEの活性化信号 pdl0、 pdl lを受けるアップシフタ USba3、 U Sba4の出力部に、ナンドゲート回路 nandl0、ノアゲート回路 norl l及びナンドゲート回路 nandl l、 nandl2及びインバータ回路 invlO, invl lから構成される。

[0065] 第 1のパワーオンリセット信号 ponは、インバータ回路 invlOと invl lを通して伝えられる。インバータ回路 invlOの出力信号は、ナンドゲート回路 nandlOのゲート制御に用いられ、インバータ回路 invl lの出力信号は、ノアゲート回路 norl lのゲート制御に用いられる。ナンドゲート回路 nandlOの出力信号は上記ナンドゲート回路 nan dl lに入力され、ノアゲート回路 norl lの出力信号は上記ナンドゲート回路 nandl2 に入力される。これらのナンドゲート回路 nandl lと nandl2のゲート制御をする信号として上記第 2のパワーオンリセット信号 prstnが用いられる。

[0066] 図 39には、前記図 38のオンチップレギユレータ 1001の動作説明のための電圧波形図が示されてヽる。電源電圧 Vaの立ち上がりと同時に基準電圧発生回路 BGRとレファレンス電圧設定回路 VREFBUFは動作状態となり、回路内の容量カップリングなどの影響で図のように跳ね上がりが生じた後に所望の電圧レベルに落ち着く。一方、 MAINSE1030は prstn信号のロウレベル（論理 0)によりパワーオンリセット期間の初めの一定期間はパワーダウンしており、 prstn信号の立ち上がった後に電源電圧 Vaより降圧した内部電源電圧 Vbを生成する。パワーオンリセット期間中の MAIN SE1030と SUBSE1040の選択は pon信号により、活'性ィ匕信号 pdlO、 pdl lに寄らず MAINSE1030が選択されている。つまり、比較的大きな内部回路の負荷容量を高速に充電して内部電圧 Vbの立ち上がりを速くする。パワーオンリセット終了後は、活性化信号（パワーダンゥ信号） pdlO、 pdl 1に対応して MAINSE1030と SUBSE 1040がそれぞれ動作 Z非動作状態にされる。

[0067] 図 40には、前記図 38のオンチップレギユレータの変形例のブロック図が示されている。図 38と異なる部分は、第 2のパワーオンリセット信号 prstnがレファレンス電圧設定回路 VREFBUFにも供給されて、その動作を制限する。他の構成は、前記図 38 の実施例と同様に基準電圧発生回路 (BGR) 1010とレファレンス電圧設定回路 (V REFBUF) 1021で形成された電圧 Vrefを電力増幅するメインシリーズレギユレータ (以下、 MAINSEという） 1030と、サブシリーズレギユレータ（以下、 SUBSEともいう ) 1040と、その制御を行う制御回路力構成される。

[0068] 図 41には、前記図 40のオンチップレギユレータの動作説明のための電圧波形図が示されている。電源電圧 Vaの立ち上がりと同時に基準電圧発生回路 BGRは動作状態となり、定電圧 Vbgrが同図に示すように跳ね上がった後に所望の電圧レベルに落ち着く。一方、 VREFBUF1021と MAINSE1030は、上記第 2パワーオンリセット信号 prstnによりパワーオンリセット期間の初めの一定期間が非活性状態 (パワーダウン）とされており、上記信号 prstnの立ち上がった後に電源電圧 Vaより降圧した内部電源電圧 Vbを生成する。これ〖こより、 VREFBUF1021の出力電圧 Vrefの跳ね上力^も防止することができる。

[0069] 図 42には、前記図 38のオンチップレギユレータの変形例のブロック図が示されている。図 38と異なる部分は、第 2のパワーオンリセット信号 prstnがレファレンス電圧設定回路 VREFBUF及び基準電圧発生回路 BGRにも供給されて、それらの動作を制限する。他の構成は、前記図 38の実施例と同様に基準電圧発生回路 (BGR) 1010 とレファレンス電圧設定回路（VREFBUF) 1021で形成された電圧 Vrefを電力増幅するメインシリーズレギユレータ（以下、 MAINSEという） 1030と、サブシリーズレギュレータ（以下、 SUBSEともいう） 1040と、その制御を行う制御回路力も構成される。

[0070] 図 43には、前記図 42のオンチップレギユレータの動作説明のための電圧波形図が示されている。電源電圧 Vaの立ち上がっても BGR1010と VREFBUF1021及び M AINSE1030は、上記 prstn信号によりパワーオンリセット期間の初めの一定期間はノヮ一ダウン (非動作状態)しており、 prstn信号の立ち上がった後に電源電圧 Vaより降圧した内部電源電圧 Vbを生成する。上記のような動作制限によって BGR1010 と VREFBUF1021で形成される電圧 Vbgr , Vrefの跳ね上がりをすることが防止できる。

[0071] 図 44には、前記図 38のオンチップレギユレータの変形例のブロック図が示されている。この実施例では、スイッチングレギユレータ MAINSWまたはスィッチトキャパシタレギユレータ MAINSCが併用される。これらのスイッチングレギユレータ MAINSWまたはスィッチトキャパシタレギユレータ MAINSCにあっては、電源電圧 Vaの立ち上力^と同時に動作状態にすると大きな突入電流が降圧した内部電源電圧 Vbに流れてしまう。

[0072] 図 45には、前記図 44のオンチップレギユレータの動作説明のための電圧波形図が示されて!/、る。スイッチングレギユレータ MAINSWまたはスィッチトキャパシタレギュレータ MAINSCにおける大きな突入電流を防止するために、パワーオンリセット期間、つまりは第 2のパワーオンリセット信号 prstnのハイレベルに立ち上がるとシリーズレギユレータ MAINSEを動作状態にして前記のような電圧 Vbgr , Vrefの跳ね上がり影響を回避しつつ降圧電源電圧 Vbを生成する。後に第 1のパワーオンリセット信号 ponのロウレベルによりスイッチングレギユレータ MAINSWまたはスィッチトキャパシタレギユレータ MAINSCに切り替える。この構成では、電圧変換効率のよいスィッチングレギユレータ MAINSWまたはスィッチトキャパシタレギユレータ MAINSCを用いることによりオンチップレギユレータの消費電力を小さくすることができる。

[0073] 図 46には、前記第 1のパワーオンリセット信号 ponの応用例の回路図が示されている。この実施例では、図 1のアップシフタ USの制御に第 1のパワーオンリセット信号 p onが用いられる。パワーオンリセット期間中はアップシフタの出力が不定になる期間が存在するため、出力部にナンドゲート回路 nand30が設けられて、上記 pon信号でゲート制御を行う。つまり、 pon信号がハイレベルのパワーオンリセット期間にはインバータ回路 inv32の出力信号がロウレベル（論理 0)となり、ナンドゲート回路 nand30 の出力信号を、アップシフタの出力には無関係にハイレベルに固定する。

[0074] 図 47には、前記第 1のパワーオンリセット信号 ponの応用例の回路図が示されている。この実施例では、図 1のアップシフタ USの制御に第 1のパワーオンリセット信号 p onが用いられる。パワーオンリセット期間中はアップシフタの出力が不定になる期間が存在するため、出力部にノアゲート回路 nor40が設けられて、上記 pon信号でゲート制御を行う。つまり、 pon信号がハイレベル (論理 1)のパワーオンリセット期間にはノアゲート回路 nor40の出力信号を、アップシフタの出力には無関係にロウレベルに固定する。なお、図 46及び図 47において、アップシフタ USの回路そのものは、前記図 5のアップシフタ 400と同様である。

[0075] 図 48には、前記第 1のパワーオンリセット信号 ponの応用例の回路図が示されている。この実施例では、図 1の IZO回路 1051の制御に第 1のパワーオンリセット信号 p onが用いられる。 IZO回路 1051に設けられる出力回路は、アップシフタ LSを含んでおり、前記同様にレベルシフタの出力が不定になる期間が存在するため、アップシフタ USba7の出力部にナンドゲート回路 nand50が設けられて、上記 pon信号でゲート制御を行う。つまり、 pon信号がハイレベルのパワーオンリセット期間にはインバータ回路 inv50の出力信号がロウレベル（論理 0)となり、ナンドゲート回路 nand50の出力信号を、アップシフタ USba7の出力には無関係にハイレベルに固定する。したがって、インバータ回路 inv51、ノッファ buf 50から構成される出力回路は、上記パヮ一オンリセット期間にロウレベルを出力する。

[0076] 図 49には、前記第 1のパワーオンリセット信号 ponの応用例の回路図が示されている。この実施例では、図 1の IZO回路 1051の制御に第 1のパワーオンリセット信号 p onが用いられる。 IZO回路 1051に設けられる出力回路は、アップシフタ LSを含んでおり、前記同様にレベルシフタの出力が不定になる期間が存在するため、アップシフタ USba7の出力部にノアゲート回路 nor50が設けられて、上記 pon信号でゲート制御を行う。つまり、 pon信号がハイレベル (論理 1)のパワーオンリセット期間にはノァゲート回路 nor50の出力信号を、アップシフタ USba7の出力には無関係に口ウレベルに固定する。したがって、インバータ回路 inv52、バッファ buf 51から構成される出力回路は、上記パワーオンリセット期間にハイレベルを出力する。

[0077] 図 50には、前記第 1のパワーオンリセット信号 ponの応用例の回路図が示されている。この実施例では、図 1の基準電圧発生回路 1010として用いられるワイドラー型電流源回路 CMに第 1のパワーオンリセット信号 ponが用いられる。パワーオンリセット期間中に抵抗 R610の両端を Nチャネル MOSFETnm602でショートすることで、ヮイドラー型電流源回路 CMに流れる電流が大きくすることができる。この結果、電源投入時におけるワイドラー型電流源 cmp, cmnの立ち上がり時間が早くなり、その電流源を使用する後段のアナログ回路の立ち上がり時間も早めることが出来る。ワイドラ一型電流源回路 CMでは、 MOSFETnm600と nm601のしき!/、値電圧差に対応した定電圧を抵抗 R600, R610に流して定電流を形成するものである。

[0078] 図 51には、前記図 1の基準電圧発生回路 BGRの一実施例の回路図が示されいてる。 BGR1010は、抵抗 R1— R3が正の温度依存性をもつことと、バイポーラトランジスタ ρηρθ— pnpmが負の温度依存性をもつことを利用し、定電圧 Vbgrが約 1. 2近傍で温度依存性の小さい基準電圧を得ることが出来る回路である。つまり、トランジスタ ρηρθのェミッタ電流密度と、トランジスタ pnpl— pnpmにそれぞれ分散して流れるェミッタ電流密度の差に対応したシリコンバンドギャップ電圧を抵抗 R3に流して定電流を形成する。この定電流を基に上記温度補償された定電圧 Vbgrが形成される。

[0079] 図 52には、前記図 1のシリーズレギユレータ MAINSE、 SUBSEの一実施例の回路図が示されている。シリーズレギユレータ SEはアンプ AMP80によりレファレンス電圧 Vrefと出力電圧 Vbを比較し、上記両電圧 Vrefと Vbが等しくなるようにドライバとしての Pチャネル MOSFETpm80のコンダクタンスを制御して電源電圧 Vaより降圧した内部電源電圧 Vbを生成する。活性化信号 (パワーダウン)信号 pd80がハイレベルになると、上記アンプ AMP80を非動作状態にし、インバータ回路 inv80の出力信号をロウレベルにしてプルアップ MOSFETmp81をオン状態にして、ドライバ MOSFE Tpm80をオフ状態に、 Nチャネル MOSFETnm81をオフ状態にして、出力ハイインピーダンス状態にする。

[0080] 図 53には、前記図 44のスイッチングレギユレータ MAINSWの一実施例の回路図が示されている。スイッチングレギユレータ SWは、アンプ AMP40によりレファレンス電圧 Vrefと出力電圧 Vbを比較した結果を元に、スイッチングレギユレータ制御部 SC contによりドライバを構成する Pチャネル MOSFETpm82、 Nチャネル MOSFETn m82のオン Zオフ制御を行う。ドライバより出力される電源電圧 Vaに対応した振幅のパルス信号のパルスデューティを上記スイッチングレギユレータ制御部 SCcontで制御して、コイル L80とキャパシタ C80より構成したローパスフィルタにより直流電圧に変換する。

[0081] 図 54には、前記図 44のスィッチトキャパシタレギユレータ MAINSCの一実施例の回路図が示されている。スィッチトキャパシタレギユレータ SCは、アンプ AMP50によりレファレンス電圧 Vrefと出力電圧 Vbを比較した結果を元に、スィッチトキャパシタ制御部 SCcontによりドライバを構成する Pチャネル MOSFETpm83、 Nチャネル M OSFETnm83、 nm84及び nm85に接続された容量 c81と c82の接続を直列 ·並列と交互に切り替える。このスイッチング動作により容量 c81と c82の充放電を繰り返し、上記両 Vbが Vrefと同じ電圧レベルになるように調整することが出来る。なお、図 54 のような容量 c81と c82の 2つの接続を切り替える場合は、最大電源電圧 Vaの 1/2 以下の電圧しか出力するとが出来ない。

[0082] 図 55には、前記図 9の昇圧用電源回路 REGlpの一実施例の回路図が示されている。昇圧用電源回路 PCPは、リングオシレータ ROSCにより生成した電源電圧 Vaの振幅のパルス信号を利用して、ダイオード接続した Nチャネル MOSFETnm86を介してキャパシタ c84に徐々に電源電圧 Vaより高!、電源電圧 Vppを蓄積することで Vp Pの供給が可能となる。なお、パワーダウン信号 pd83は、図示しない電圧モニタ比較回路により電源電圧 Vppが所望の昇圧レベルに到達したときにリングオシレータの動作を止めるものである。

[0083] 以上のような本願実施例においては、それぞれの電源電圧で動作する論理回路を模した動作電圧検出回路を設けることにより LSI内部のロジック回路動作可能な電源電圧レベルを検出し、その上で異電位間の信号伝達も保証できるので、安定的にし力も精度の高いパワーオンリセット動作を実現できる。そして、パワーオンリセット回路の自己消費電流を低減ないし実質的にゼロにすることができる。上記異電位の電源電圧のうち特定の電源電圧力も順番に立ち上げなければ LSIが正常動作しないといつた電源投入シーケンスの制約をなくすことができる。内部レギユレータを持つ場合、定電圧 (BGR)又は電圧設定回路 (VREFBUF)で生成される電源電圧の跳ね上がり防止し、デバイスに耐圧以上の電位が力かるのを防止するができる。そして、前記のように電源投入時のレベルシフタの誤動作も防止することができる。

[0084] リングオシレータの動作の安定時間で電源電圧レベルを判定することにより、ロジック回路の動作が十分行える電源電圧レベルに到達したことを保障することができる。 LSI回路内で最後に動作可能となるように設計したレベルアップ回路のレプリカの動作が可能である力判定することで他のレベルアップ回路がすでに信号伝達可能であることを保障することができる。パワーオンリセット回路の動作中は容量充電等のアナログ的動作を行うが、パワーオンリセット期間後は、パワーオンリセット回路内のすべてのノードが HZLのどちらか一方に決まるため自己消費電流はリーク電流程度にすることがでさる。

[0085] 全ての電源電圧が所望の電圧レベルに到達し、かつ異電位間の信号伝達が可能になるまでパワーオンリセット期間が終了しないため、 LSIが誤動作することはない。ノ^ーオンリセット回路は個々の電源電圧の遮断を検知し自分自身を初期化する回路をもっため、遮断復帰後自動的にパワーオンリセットのシーケンスに移行することができる。パワーオンリセット期間中にパワーオンリセット回路より生成するパワーオンリセット信号によりレギユレータのパワーダウン制御することでレギユレータの生成電圧の跳ね上がりを防止することができる。

[0086] 以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明した力本発明は、前記実施形態に限定されるものではなぐその要旨を逸脱しない範囲において種々変更可能である。例えば、動作電圧検出回路は、前記のようなリングォシレータで形成されたパルス信号を前記のようなアナログ的な計数回路である容量充電回路に代えて 2進のカウンタ回路等より一定パルス数を計数するものであってもよい。また、上記リングオシレータに代えて、非安定マルチバイブレータ等を利用するものであってもよい。更に、加算、減算や掛け算等のような演算回路を用い、その演算結果を予め登録された期待値と比較して演算回路が正常に動作しているか否か検出するものであってもよい。この発明は、複数の電源を有する LSI (例：マイコン、システム LSI等)ある、は、それに電源電圧を供給する電源管理用 LSI等のように広く禾 IJ用することがでさる。

図面の簡単な説明

圆 1]この発明に係る半導体集積回路装置の一実施例を示すブロック図である。

[図 2]図 1のシステム LSIの電源投入時の動作を説明するための波形図である。

[図 3]図 1のパワーオンリセット回路 1100の一実施例を示すブロック図である。

[図 4]図 3のパワーオンリセット回路 1100の一実施例を示す具体的回路図である。圆 5]図 1の半導体集積回路装置の電源系統を一般化した応用例を示すブロック図である。

[図 6]図 5の変形例を示すブロック図である。

[図 7]図 6の変形例を示すブロック図である。

[図 8]図 7の変形例を示すブロック図である。

[図 9]図 6の変形例を示すブロック図である。

[図 10]図 3のパワーオンリセット回路の変形例を示すブロック図である。

[図 11]図 10のパワーオンリセット回路の動作を説明するための波形図である。

[図 12]図 10の変形例を示すブロック図である。

圆 13]図 12のパワーオンリセット回路の動作を説明するための電圧波形図である。

[図 14]図 10の変形例を示すブロック図である。

[図 15]図 12の変形例を示すブロック図である。

[図 16]図 10の変形例を示すブロック図である。

[図 17]図 12の変形例を示すブロック図である。

[図 18]図 16の変形例を示すブロック図である。

[図 19]図 17の変形例を示すブロック図である。

[図 20]図 12の変形例を示すブロック図である。

[図 21]図 12の変形例を示すブロック図である。

[図 22]図 10の変形例を示すブロック図である。

[図 23]図 12の変形例を示すブロック図である。 [図 24]図 22の変形例を示すブロック図である。

[図 25]図 23の変形例を示すブロック図である。

[図 26]この発明に用いられるリングオシレータの他の一実施例を示す回路図である。

[図 27]図 26の変形例を示す回路図である。

[図 28]図 26の変形例を示す回路図てある。

圆 29]この発明に用いられる容量充電回路の他の一実施例を示す回路図である。

[図 30]図 29の変形例を示す回路図である。

圆 31]図 29の変形例を示す回路図である。

[図 32]図 29の応用例を示す回路図である。

[図 33]図 32の変形例を示す回路図である。

[図 34]図 4のパワーオンリセット回路で使用されているアップシフタレプリカ回路 400 を一般ィ匕して示した回路図である。

[図 35]図 34の変形例を示す回路図である。

圆 36]図 4の変形例を示す回路図である。

[図 37]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

[図 38]この発明に係る第 1のパワーオンリセット信号 ponと第 2のパワーオンリセット信号 prstnの応用例を示すブロック図である。

[図 39]図 38のオンチップレギユレータ 1001の動作説明のための電圧波形図である。

[図 40]図 38のオンチップレギユレータの変形例を示すブロック図である。

[図 41]図 40のオンチップレギユレータの動作説明のための電圧波形図である。

[図 42]図 38のオンチップレギユレータの変形例を示すブロック図である。

[図 43]図 42のオンチップレギユレータの動作説明のための電圧波形図である。

[図 44]図 38のオンチップレギユレータの変形例を示すブロック図である。

[図 45]図 44のオンチップレギユレータの動作説明のための電圧波形図である。

[図 46]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

[図 47]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

[図 48]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

[図 49]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

[図 50]この発明に係る第 1のパワーオンリセット信号 ponの応用例を示す回路図である。

圆 51]図 1の基準電圧発生回路 BGRの一実施例を示す回路図である。

[図 52]図 52には、前記図 1のシリーズレギユレータ MAINSE、 SUBSEの一実施例を示す回路図である。

[図 53]図 44のスイッチングレギユレータ MAINSWの一実施例を示す回路図である。

[図 54]図 44のスィッチトキャパシタレギユレータ MAINSCの一実施例を示す回路図である。

[図 55]図 9の昇圧用電源回路 REGlpの一実施例を示す回路図である。

符号の説明

1000— 1004· ··オンチップレギユレータ（REG)、 2000· ··システム LSI、 1100· ··ノヮーオンリセット回路（POR)、 1010…基準電圧発生回路（BGR)、 1020· ··レファレンス電圧設定回路（BREFBUF)、 1030· ··メインシリーズレギユレータ（MAINSE)、 1040· ··サブシリーズレギユレータ（SUBSE)、 1050, 1051···ΐΖ〇回路、 1070, 1 071…アップシフタ（US)、 1060…ユーザーロジック（Logic)、 1080…中央処理装置（CPU)、 1090…アナログ回路（Analog)、 200— 205· ··リングオシレータ（ROS C)、 300— 305· ··容量充電回路 (CP)、 400— 405· ··レプリカ回路（アップシフタ）、 30— 33· · ·内部回路（MOD)、 20— 23…アップシフタ（US)、 pm- · ·Ρチャネル MOS FET、 ηπι· ··Νチャネル MOSFET、 c…キャパシタ、 inv…インバータ回路、 R…抵抗、 nand…ナンドゲート回路、 nor…ノアゲート回路、 buf…出力バッファ、 AMP…アンプ、 npn…トランジスタ、 L…インダクタンス。

Claims

請求の範囲

[1] 第 1電源電圧を動作電圧とする第 1回路と、

上記第 1電源電圧とは異なる第 2電源電圧を動作電圧とする第 2回路と、上記第 1回路と第 2回路のうち動作電圧の低い方の回路の信号レベルを動作電圧の高い方の回路の信号レベルに変換する第 1レベル変換回路と、

動作電圧検出回路とを含み、

上記動作電圧検出回路は、

上記第 1電源電圧を受けて一定の回路動作を行う第 1論理回路と、上記第 1電源電圧を受けて動作し、第 1論理回路の上記一定の回路動作の判定を行う第 1判定回路と、

上記第 2電源電圧を受けて一定の回路動作を行う第 2論理回路と、上記第 2電源電圧を受けて動作し、上記第 2論理回路の上記一定の回路動作の判定を行う第 2判定回路と、

上記第 1レベル変換回路と同等の回路からなり、第 1判定回路と第 2判定回路のうち低い方の判定回路の出力信号を高い方の判定回路の出力信号に合わせる第 2 レベル変換回路とを含み、

上記第 1判定回路と第 2判定回路のうち高い方の判定回路の出力信号と第 2レベル変換回路の出力信号が形成されたことを条件として、上記第 1回路と第 2回路の動作を制御してなることを特徴とする半導体集積回路装置。

[2] 請求項 1において、

上記第 1論理回路は第 1パルスを形成する第 1リングオシレータであり、上記第 1パルスを上記第 1判定回路に供給し、

上記第 2論理回路は第 2パルスを形成する第 2リングオシレータであり、上記第 2パルスを上記第 2判定回路に供給するものであることを特徴とする半導体集積回路装置。

[3] 請求項 1において、

上記第 1判定回路は第 1パノレスの第 1期間に第 1キャパシタに第 1電源電圧により充電動作を行い、上記第 1パルスの第 2期間に上記第 1キャパシタの電荷を第 2キヤパシタに電荷転送する第 1チャージポンプ回路と、上記第 2キャパシタの保持電圧を参照電圧により判定する第 1電圧判定回路からなり、

上記第 2判定回路は第 2パノレスの第 1期間に第 3キャパシタに第 2電源電圧により充電動作を行い、上記第 2パルスの第 2期間に上記第 3キャパシタの電荷を第 4キヤパシタに電荷転送する第 2チャージポンプ回路と、上記第 4キャパシタの保持電圧を参照電圧により判定する第 2電圧判定回路力なることを特徴とする半導体集積回路装置。

[4] 請求項 3において、

上記第 2キャパシタの容量値は、上記第 1キャパシタの容量値に対して十分に大きく設定され、

上記第 4キャパシタの容量値は、上記第 2キャパシタの容量値に対して十分に大きく設定されてなることを特徴とする半導体集積回路装置。

[5] 請求項 4において、

上記第 1論理回路は、上記第 1パルスを形成する第 1リングオシレータであり、上記第 2論理回路は、上記第 2パルスを形成する第 2リングオシレータであることを特徴とする半導体集積回路装置。

[6] 請求項 4において、

上記第 1判定回路及び第 2判定回路の上記第 2キャパシタ及び第 4キャパシタには、上記第 1又は第 2電源電圧が遮断されたときに上記第 2キャパシタ及び第 4キャパシタを放電させる放電回路がそれぞれに設けられてなることを特徴とする半導体集積回路装置。

[7] 請求項 6において、

上記放電回路は、

上記第 1電源電圧で充電される第 5キャパシタと、

上記第 5キャパシタの充電電圧をソースに受け、ゲートに上記第 1電源電圧が供給された第 1Pチャネル MOSFETと、

上記第 1Pチャネル MOSFETを通してゲートに上記第 5キャパシタの電荷が伝えられて上記第 2キャパシタの放電経路を形成する第 1Nチャネル MOSFETと、上記第 2電源電圧で充電される第 6キャパシタと、

上記第 6キャパシタの充電電圧をソースに受け、ゲートに上記第 2電源電圧が供給された第 2Pチャネル MOSFETと、

上記第 2Pチャネル MOSFETを通してゲートに上記第 6キャパシタの電荷が伝えられて上記第 4キャパシタの放電経路を形成する第 2Nチャネル MOSFETとからなることを特徴とする半導体集積回路装置。

[8] 請求項 7において、

上記第 1回路、第 1論理回路、第 1判定回路は第 1製造形態で形成された第 1MO SFETにより構成され、

上記第 2回路、第 2論理回路、第 2判定回路は第 2製造形態で形成された第 2MO SFETにより構成され、

上記第 1及び第 2レベル変換回路は、第 1製造形態で形成された第 1MOSFET又はそれと第 2製造形態で形成された第 2MOSFETとの組み合わせにより構成されてなることを特徴とする半導体集積回路装置。

[9] 請求項 7において、

上記第 1回路は、第 1製造形態で形成された第 1MOSFETにより構成され、上記第 2回路は、第 2製造形態で形成された第 2MOSFETにより構成され、上記第レベル変換回路は、第 1製造形態で形成された第 1MOSFET又はそれと第 2製造形態で形成された第 2MOSFETとの組み合わせにより構成され、

上記第 1論理回路、第 1判定回路及び第 2論理回路、第 2判定回路並びに第 2レべル変換回路は、上記第 1製造形態で形成された第 lMOSFET、上記第 2製造形態で开成された第 2MOSFET、又は上記第 1MOSFETと第 2MOSFETの組み合わせにより構成されてなることを特徴とする半導体集積回路装置。

[10] 請求項 7において、

上記第 1電源電圧は外部端子から供給された電圧であり、

上記第 2電源電圧は、上記第 1電源電圧を受けて動作する内部降圧回路で形成された電圧であることを特徴とする半導体集積回路装置。

[11] 請求項 10において、上記内部降圧回路は、定電圧を形成する基準電圧発生回路と、力かる定電圧を上記第 2電源電圧に対応した電圧に変換するレファレンス電圧設定回路とを含み、上記第 1判定回路と第 2判定回路のうち高い方の判定回路の出力信号により上記基準電圧発生回路で形成された定電圧が上記レファレンス電圧設定回路に伝えられることを特徴とする半導体集積回路装置。

[12] 請求項 10において、

上記第 2論理回路及び上記第 2判定回路は、上記第 1判定回路の判定出力により動作が有効とされ、上記第 2レベル変換回路により、上記第 1回路と第 2回路の制御信号を形成することを特徴とする半導体集積回路装置。

[13] 請求項 10において、

上記第 1判定回路の出力信号と上記第 2レベル変換回路を通した出力信号とは上記第 1電源電圧で動作する論理積回路に入力されて、上記第 1回路と第 2回路の制御信号を形成することを特徴とする半導体集積回路装置。

[14] 複数の電源電圧をそれぞれ動作電圧とする複数の内部回路と、

上記複数の内部回路のうち異なる動作電圧で動作する内部回路同士で信号レべルの変換を行う第 1レベル変換回路と、

動作電圧検出回路とを含み、

上記動作電圧検出回路は、

上記複数の電源電圧を受けてそれぞれ一定の回路動作を行う複数の論理回路と、

上記複数の電源電圧を受けて動作し、上記複数の論理回路のそれぞれの上記一定の回路動作の判定を行う複数の判定回路と、

上記第 1レベル変換回路と同等の回路力なり、異なる動作電圧で動作する判定回路同士で出力信号レベルを合わせる第 2レベル変換回路とを含み、

上記複数の判定回路の全ての出力信号と上記第 2レベル変換回路の出力信号が形成されたことを条件として、上記複数の内部回路の動作を制御してなることを特徴とする半導体集積回路装置。

[15] 請求項 14において、上記複数の論理回路は発振パルスを形成するリングオシレータであり、それぞれ対応する判定回路に上記発振パルスを供給し、

上記複数の判定回路は上記発振パルスの第 1期間に第 1キャパシタにそれぞれの電源電圧により充電動作を行い、上記発振パルスの第 2期間に上記第 1キャパシタの電荷を第 2キャパシタに電荷転送するチャージポンプ回路と、上記第 2キャパシタの保持電圧を参照電圧により判定する電圧判定回路からなることを特徴とする半導体集積回路装置。