WO2004107303A1

WO2004107303A1 - 電流供給回路および電流供給回路を備える表示装置

Info

Publication number: WO2004107303A1
Application number: PCT/JP2004/007244
Authority: WO
Inventors: Hidetada Tokioka; Masafumi Agari; Ryuichi Hashido; Masashi Okabe
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 2003-05-28
Filing date: 2004-05-20
Publication date: 2004-12-09
Also published as: US20060038800A1; JPWO2004107303A1; CN1705969B; JP4302104B2; CN1705969A; US7369125B2

Abstract

　データビットＤ０～Ｄ５で構成されるデジタル信号に応じた電流をデータ線（ＤＬ）へ供給する電流供給回路（１００）は、電流制御回路（１１０）と、プリチャージスイッチ（１４０）と、プリチャージ調整回路（１５０）とを含む。電流制御回路（１１０）は、データビット（Ｄ０～Ｄ５）をそれぞれ反映した制御信号（Ｖｃｎｔ０～Ｖｃｎｔ５）に応答して、データ線（ＤＬ）に流れる電流量を制御する。プリチャージスイッチ（１４０）は、電流供給前にデータ線（ＤＬ）を所定電圧（Ｖｂｆ）でプリチャージする。プリチャージ調整回路（１５０）は、データビット（Ｄ０～Ｄ５）に対応する定常電圧へデータ線ＤＬの電圧が近づくように、制御信号（Ｖｃｎｔ０～Ｖｃｎｔ５）に応じた電荷の授受をデータ線ＤＬとの間で行なう。これにより、デジタルデータに応じたアナログ電流を高速に供給することが可能となる。

Description

明細書電流供給回路および電流供給回路を備える表示装置技術分野

この発明は、電流供給回路に関し、より特定的には、デジタルデータに応じたアナログ電流を供給する電流供給回路ならびに、電流に応じて発光輝度が変化する有機 E L (Electro Luminescence) 等の電流駆動型発光素子を各画素に備え、当該電流供給回路から出力された電流によって階調表示を実行する表示装置に関する。背景技術

フラットパネルタイプの表示装置として、各画素が電流駆動型発光素子で構成された自発光型の表示装置が注目されている。自発光型表示装置は、良好な視認性を有し、また動画表示特性にも優れている。電流駆動型発光素子としては、発光ダイオード（L E D ) がよく知られている。

—般に、表示装置においては、行列状に配置された複数の画素が、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は次に駆動されるまでの間、駆動時に供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度および最小輝度の中間レべルに設定することによって、各画素における階調表示を実行することができる。

したがって、電流駆動型発光素子を備えた表示装置においては、各画素での階調的な輝度を示す画像データに応じた表示電流を正確に生成するための電流供給回路が必要である。一般的に、画像データは、複数ビットのデジタルデータとされる。

このような表示装置において、階調表示のための表示電流（以下、「階調電流」とも称する）を供給するための電流供給回路が、たとえば特開平 1 1一 2 1 2 4 9 3号公報（以下、「従来の技術」と称する）の第 1図に開示されている。従来の技術による電流供給回路は、画像データを構成する複数ビットにそれぞれ応答して選択的にオン 'オフする薄膜トランジスタ（T F T) を介して、複数の定電流源を並列に接続することにより、これらの定電流源からの供給電流の和として階調電流を発生させる。発明の開示

し力しながら、従来の技術の電流供給回路の構成では、これらの定電流源の出力電流が加算される出力ノードの定常的な電圧は、定電流源中の電流駆動素子の特性に依存して、供給されるべき階調電流のレベルに応じて異なってくる。したがって、画像データに応じた階調電流の供給時において、当該出力ノードが階調電流に応じた定常電圧へ達するまでの過渡期間においては、階調電流は、画像データに応じたレベルに整定しない。この結果、このような構成の電流供給回路では、階調表示のための正確な階調電流を、高速に発生させることが困難であるという問題点があった。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、デジタルデータに応じたアナログ電流を高速に供給することが可能な電流供給回路、ならびにそのような電流供給回路を用いて階調電流を供給する表示装置の構成を提供することである。

この発明に従う電流供給回路は、 nビット（n ： 2以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第 1の電源ノードと電気的に接続される電流出力ノードと、第 2 の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第 1および第 2の電源ノ一ド間に電流出力ノードを含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給開始後に、電流出力ノードにデジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路とを備える。

この発明の他の構成に従う電流供給回路は、 nビット（n ： 2以上の整数）のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第 1の電源ノードと電気的に接続される電流出力ノードと、第 2の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第 1および第 2の電源ノード間に電流データ線を含んで形成される電流経路の電流量をデジタノレデータ.に応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給に先立って、電流出力ノードの電圧をデジタルデータに応じた電圧へ近づけるための電圧調整回路とを備える。

この発明に従う表示装置は、 nビット（n ： 2以上の整数）の画像データに応じた階調表示を行なう表示装置であって、画像データに応じた表示電流を供給する電流供給回路と、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に表示電流に応じた電流を供給するための画素駆動回路とを含む複数の画素回路と、電流供給回路が供給する表示電流を複数の画素回路へ伝達するための電流データ線とを備え、画素駆動回路は、表示電流の伝達を受ける所定期間に、電流データ線および第 1の電源ノードの間に接続される電流駆動素子を有し、かつ、所定期間以外では所定期間に伝達された表示電流に応じた電流を電流駆動型発光素子へ供給し、電流供給回路は、第 2の電源ノードおよび電流データ線の間に設けられ、画像データを受けて、表示電流の供給時に第 1および第 2の電源ノード間に電流データ線を含んで形成される電流経路の電流量を画像データに応じて制御するための電流制御回路と、画像データを受けて、電流データ線に画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路とを含む。

本発明に従う電流供給回路は、デジタルデータに応じた電流の開始直後からあるいは開始前において、当該デジタノレデータに応じて電流が出力される出力ノードの電圧を強制的に変化させることができるので、所望レベルの電流を速やかに生成することができる。

特に、このような電流供給回路を用いて、表示装置の各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して、表示装置における表示品位の向上や低消費電力化を図ることができる。また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、当該出力ノードの電圧が短時間で定常状態に達するため、画像 1階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなつても、精度の高い階調表示が可能となり、高品位画質が実現できる。図面の簡単な説明

図 1は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すプロック図である。

図 2は、図 1に示された画素回路の構成を示す回路図である。

図 3は、実施の形態 1に従う電流供給回路の構成を示す回路図である。

図 4は、実施の形態 1に従う電流供給回路の具体的素子配列を示す回路図である。

図 5は、実施の形態 1に従う電流供給回路の動作を示す波形図である。

図 6は、実施の形態 1に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。

図 7は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。

図 8は、実施の形態 2に従う電流供給回路の構成を示す回路図である。

図 9は、実施の形態 2に従う電流供給回路の動作を説明する波形図である。発明を実施するための最良の形態

以下において、 i面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。

(実施の形態 1 )

以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。

[実施の形態 1 ]

図 1を参照して、表示装置 1 0は、複数の画素回路 2 0が行列状に配置された表示パネル部 3 0と、スキャン回路 4 0と、階調電流発生部 5 0とを備える。なお、以下においては、表示装置 1 0は、データビット D 0〜D 5から構成される 6ビットの画像データに応じた画像を表示するものとする。すなわち、各画素において、 6ビットの画像データに応じて 2⁶= 6 4段階の階調表示が実行される。

各画素回路 2 0は、後ほど詳細に説明するように、電流駆動型発光素子（たとえば E L素子や発光ダイオード）を有する。表示パネル部 3 0において、複数の画素回路 2 0は、行列状に配置される。画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して走査線 S Lが配置され、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線 D Lが配置される。

なお、各画素行において、 3つの画素回路 2 0ごとに 1つのカラー表示単位 3 1を構成して、各カラー表示単位 3 1において、 3つの画素回路 2 0によって R (赤）、 G (緑）および B (青）をそれぞれ表示することにより、カラー画像を表示することができる。

スキャン回路 4 0は、所定の走査周期を示すクロック C L KVに応答して、画素行を順に選択する。スキャン回路 4 0は、選択行に対応する走査線 S Lを選択状態へ活性化し、残りの走査線 S Lを非選択状態へ非活性化する。したがって、各走査線 S Lは、一定周期で順番に選択状態へ活性化される。

階調電流発生部 5 0は、シフトレジスタ 5 2と、ラツチ回路 5 4と、電流供給回路 1 0 0とを含む。

シフトレジスタ 5 2には、所定周期を示すクロック C L KHに応答して、画素列を順に選択するための制御信号およびそれに付随したタイミング信号群を含む制御信号群 5 3を生成する。

ラッチ回路 5 4は、シフトレジスタ 5 2から出力された制御信号群 5 3に含まれるラッチ信号に応答して、 R (赤）， G (緑)， B (青）の各々に対応するデータビット D 0〜D 5を取込んで保持する。さらに、ラッチ回路 5 4は、保持するデータビット D 0〜D 5に応答して、電流供給回路 1 0 0の動作を制御するための制御信号 V c n t 0〜V c n t 5を生成する。図 1では、ラツチ回路 5 4力 S 1 つのカラー表示単位 3 1を構成する 3つの画素列ごとに配置される構成を例示しているが、このようなラッチ回路を各画素列ごとあるいはより多数の画素列ごとに設ける構成としてもよい。なお、 R (赤）、 G (緑）および B (青）をそれぞれ表示する画素回路 20において、各々の構成および動作は同一であるので、以下においては表示色を区別することなく総括的に、画素の構成および動作について説明することとする。

電流供給回路 100は、各データ線 DLに対応して設けられ、プリチャージタィミングを規定する制御信号 V s t gおよびラツチ回路 54からの制御信号 V c n t O〜Vc n t 5に応答して、データビット D 0〜D 5に応じた階調電流を対応のデータ線 D Lへ供給する。

なお、以下では、 64 (2⁶) 段階の階調表示にそれぞれ対応する階調電流を、電流 I 0〜 I 63でそれぞれ示すこととする。また、隣り合う階調間での電流レベル差は互いに等しいものとする。すなわち、 1 0 = 0であり、かつ、 1 63— I 62= 1 62— I 61 =···= I 3— I 2= 1 2- I 1= 1 1— 1 0= 1 1であるものとする。

なお、図 1には、スキャン回路 40および階調電流発生部 50が表示パネル部 30と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部 30の外部回路として設けることも可能である。

図 2は、図 1に示された画素回路 20の構成を示す回路図である。図 2には、一例として、電流駆動型の発光素子として有機発光ダイオード（OLED) を備えた電流プログラム型の画素回路構成が示される。

図 2を参照して、画素回路 20は、有機発光ダイオード 21と、画素駆動回路 22とを含む。画素駆動回路 22は、データ線 D Lを介して電流供給回路 100 から階調電流を伝達され、伝達された階調電流に応じた電流を有機発光ダイォード 21へ供給する。画素駆動回路 22は、 p型 TFT23, 26， 27と、 n型 TFT24と、キャパシタ 25とを有する。

電流駆動素子である p型 TFT 23は、電源電圧 Vd dを供給する電源ノード 1 1と接続されるソースと、ノード N aに接続されるドレインと、ノード Nbと接続されるゲートとを有する。キャパシタ 25は、 p型 TFT 23のソース■ゲート間電圧（以下、「ゲート電圧」とも称する）を保持するように、電源ノード 1 1およびノード Nb間に接続される。

p型 TFT26は、ノード N aおよび Nb間の接続を制御するスィッチ素子として設けられ、 p型 TFT27は、データ線 DLおよびノード N a間の接続を制御するスィッチ素子として設けられる。 n型 TFT 24は、ノード N aおよび有機発光ダイオード 21間の接続を制御するスィッチ素子として設けられる。 n型 TFT 24および p型 TFT 26， 27の各ゲートは、対応の走査線 SLと接続される。

有機発光ダイオード 21は、 n型 TFT24および所定電圧 V s s (たとえば接地電圧）を供給する電源ノード 12との間に接続される。すなわち、電源ノード 12は、共通電極に相当する。図 2においては、有機宪光ダイオード 21の力ソードが共通電極と接続される「力ソードコモン構成」が代表的に示される。有機発光ダイォード 21は、供給された電流に応じた輝度を出力する。

本実施の形態では、画素回路中において、 p型 TFT 26および 27がターンオンする状態、すなわち走査線 S Lが論理ローレベル（以下、単に「Lレベル」と称する）である状態を選択状態とし、 n型 TFT 24がターンオンする状態、すなわち走査線 S Lが論理ハイレベル（以下、単に「Hレベル」と称する）である状態を非選択状態とする。

対応の走査線 S Lが選択状態（Lレベル）に設定された画素では、 p型 TFT 26および 27がターンオンするため、電源ノード 11 (電源電圧 Vd d) から p型 TFT 23, 27およびデータ線 DLを介して電流供給回路 100へ至る電流経路が形成され、電流供給回路 100によって制御された階調電流が当該電流経路に流される。

このとき、画素駆動回路 22では、電流駆動素子である p型 TFT 23のドレインおよびゲート間が！)型 T FT 26によって接続され、 p型 TFT 23はダイオード接続される。さらに、電流駆動素子が階調電流を流すときの状態、すなわち p型 T FT 2.3のゲート電圧が、キャパシタ 25によって保持される。このように、走査線 S Lの選択期間において、画像データに応じた階調電流が画素駆動回路 22によってプログラムされる。

その後、走査対象が切換わり、対応の走査線 S Lが非選択状態（Hレベル）に設定されると、 p型 TFT 26, 27はターンオフされ、 n型 TFT24がターンオンされる。これにより、画素回路 20では、電源ノード 1 1 (電源電圧 Vd d) から！)型 TFT 23、 n型 TFT 24および有機発光ダイオード 21を介して電源ノード 12 (所定電圧 V s s) へ至る電流経路が形成され、当該電流経路には、 P型 TFT 23のゲート電圧に応じた電流が流される。この結果、走査線 S Lの選択期間にプログラムされた階調電流を、走査線 S Lの非選択期間においても有機発光ダイオード 21へ継続的に供給することが可能となる。したがって、各画素回路の表示輝度は、走査線 S Lの選択に対応して更新可能であり、走査線 S Lの非選択期間においても選択時に設定されたレベルに維持される。

図 3は、実施の形態 1に従う電流供給回路 100の構成を示す回路図である。図 3を参照して、電流供給回路 100は、電流制御回路 1 10と、プリチヤ一ジスイッチ 140と、プリチャージ調整回路 150とを含む。電流供給回路 10 0は、電流出力ノードに相当するデータ線 DLへ、データビット DO〜D 5から構成されるデジタルデータに応じたアナ口グ電流である階調電流を供給する。電流制御回路 1 10は、データビット DO〜D 5にそれぞれ対応して設けられた、定電流源 120〜125およびスィッチ素子 130〜1 35を有する。スィツチ素子 130〜 135は、定電流源 120〜 125とそれぞれ直列に、データ線 D Lおよび電源ノード 12の間に接続される。定電流源 1 20〜 125が接続される電源ノード 12は、必ずしも共通電極と同一ではないが、共通電極と同一の所定電圧 Vs sを供給するノードとして、図 2中の電源ノード 12と同一符号で示される。あるいは、図 3に示された電源ノード 12を所定電圧 V s s以外の電圧を供給する他の電源ノードに置き換えることも可能である。

定電流源 120〜 125は、最下位桁 (L S B) のデータビット D 0から最上位桁 (MSB) のデータビット D 5へそれぞれ対応して重み付けされた定電流を生成する。具体的には、定電流源 120は電流 I 1を生成し、定電流源 121は電流 I 2を生成し、定電流源 122は電流 I 4を生成し、定電流源 1 23は電流 I 8を生成し、定電流源 124は電流 I 16を生成し、定電流源 125は電流 I 32を生成する。

スィツチ素子 130〜 1 35は、制御信号 V c n t O〜V c n t 5にそれぞれ応答してオン 'オフする。スィッチ素子 130〜135の各々は、対応の制御信号 V c n t (制御信号 V c n t 0〜V c n t 5を総括的に表記したもの）が Hレベルのときにオンする一方で、 Lレベルのときにオフする。制御信号 Ve n t 0 〜V c n t 5は、階調電流の供給時に、対応のデータビット D 0 ~D 5力 S " 1 " であるときに Hレベルに設定される一方で、 "0" のときに Lレベルに設定される。

したがって、データビット D 0〜D 5の組合せに応じて.、対応のデータビットが "1" である定電流源によつて画素回路 20側で電源ノード 1 1 (電源電圧 V d d) と電気的に接続されたデータ線 DLと電源ノード 1 2 (所定電圧 V s s) との間に、データビット D 0〜 D 5に応じた電流を流すことができる。すなわち、 (D 5, D 4, D 3, D 2, D 1 , DO) = (0， 0， 0， 0， 0, 0) 〜（1， 1， 1， 1， 1， 1) にそれぞれ対応して、電流 I 0， I I〜： 1 63の 64段階の階調電流をデータ線 D Lへ供給することができる。

階調電流の供給時におけるデータ線 D Lの定常電圧 V s tは、当該階調電流をデータ線 DLに流すときの、電流駆動素子（図 2における p型 T FT 23) の電圧一電流特性に応じて決まる。言換えれば、階調電流の供給時において、データ線 DLの電圧（以下、単に「データ線電圧」と称する）が階調電流に対応した定常電圧 V s tに整定するまでの過渡期間では、データ線 DLおよび画素回路 20 へ供給される階調電流は、データビット D 0 ~D 5に正確に対応するレベルには未だ整定していない。

プリチャージスィッチ 140は、階調電流の供給に先立って、制御信号 V s t gに応答してオンすることにより、データ線 DLを所定電圧（プリチャージ電圧） Vb f にプリチャージする。たとえば、プリチャージスィッチ 140は、所定電圧 Vb f を供給するノードとデータ線 DLとの間に接続され、ゲートに制御信号 V s t gを受ける n型 T FTで構成することができる。

プリチャージ調整回路 150は、スィツチ素子 160〜 165， 170〜 1 7 5およびキャパシタ C 0〜C 5を有する。キャパシタ CO〜C 5は、ノード NO ~N 5と所定電圧との間にそれぞれ接続される。

スィツチ素子 160〜165は、充電電圧 V0〜V5とノード N0〜N5との間にそれぞれ設けられ、各々がプリチャージスィツチ 140と共通の制御信号 V s t gに応答してオン■オフする。スィッチ素子 170〜1 75は、ノード NO〜N 5とデータ線 DLとの間にそれぞれ設けられ、スィツチ素子 130〜 135と共通の制御信号 V c n t O〜V c n t 5にそれぞれ応答してオン'オフする。スィッチ素子 160〜165， 1 70〜175の各々は、代表的には n型 T FTで構成される。

すなわち、スィッチ素子 16◦, 170およびキャパシタ C 0は、データビット DOに対応するプリチャージ調整ユニットを構成している。同様に、スィッチ素子 161〜： L 65, 171〜 175およびキャパシタ C 1〜C 5によって、デ一タビット D 1〜D 5にそれぞれ対応するプリチャージ調整ュ-ットが構成される。

図 4には、図 3に示した電流制御回路およびプリチャージ調整回路の具体的な素子配置について、データビット D 0に対応する回路部分が代表的に例示される。図 4を参照して、スィッチ素子 130、 160および 170はすべて n型 TF Tで構成されているが、各スィッチ素子は、 n型 T FTおよび！)型 T FTのいじれで構成してもよい。すなわち、スィッチ素子 130、 160および 1 70に用いる T FT素子の導電型の組合わせを（素子 130, 素子 160, 素子 1 70) = (P型， p型， p型）、（n型， p型， n型）あるいは、（p型， n型， p型）としても良い。

図 4に例示された電流制御回路およびプリチャージ調整回路の素子配置は、 D 0以外のその他のデータビットに対応する回路部分についでも同様である。

電流供給回路 100は各データ線 D Lに対応して配置されるため、表示装置の解像度が高くなり表示装置の列幅が減少すると、一般的に回路の配置が困難となる。し力しな力ら、図 4に示した素子配置とすれば、共通のデータビット（D0) に対応する、定電流?原 120、キャパシタ C0およぴスィツチング素子 130， 160， 170を列方向に一列に整列させ、かつ、スィツチ素子 1 30, 160, 170の電流導通方向をデータ線 D Lと平行にしたため、回路幅 Wが小さくなり回路集積化に有利である。

次に、電流供給回路 100の動作を、図 5を用いて説明する。

図 5を参照して、電流供給期間が開始される時刻 t 1以前において、制御信号 Ve n t 0〜V c n t 5は、データビット D 0〜D 5のレベルにかかわらず、 L レベルに設定される。

また、電流供給期間に先立って設けられる容量充電期間（時刻 t o〜t i間）では、制御信号 V s t gが Hレベルに設定されて、スィツチ素子 140， 160 〜165の各々がオンされる。したがって、容量充電期間においては、データ線 DLが所定電圧 Vb f に充電される一方で、キャパシタ C0〜C 5は、充電電圧 V 0〜V 5によってそれぞれ充電される。

時刻 t 1において、選択行の画素に対する電流供給を行なうために、選択行の走査線 S Lが非選択状態（Hレベル）から選択状態（Lレベル）に遷移する。走查線 S Lは、走査対象が切換わる時刻 t 2までの間、選択状態に維持される。選択行の走査線 SLが選択状態に設定されると、既に説明したように、データ線 DLは、選択行の画素回路 20によって、電流駆動素子（1)型丁丁23) を介して電源ノード 1 1 (電源電圧 Vd d) と電気的に接続される。

電流供給期間（時刻 t 1〜 t 2) において、制御信号 V c n t 0〜V c n t 5 は、データビット D 0〜D 5にそれぞれ対応したレベルに設定される。図 5においては、データビット D 0〜D 5力 (D 5, D 4, D 3, D 2, D 1 , DO) = (1， 1， 0， 0, 1， 1) である場合が例示される。

これにより、対応のデータビットが "1" であるスィツチ素子 130, 1 31， 134， 135がオンして、定電流源 120, 121, 124, 125がデータ線 DLと接続される。したがって、データ線 DLを流れる電流、すなわち、電流供給回路 100が供給する階調電流は、定電流源 1 20, 121, 124, 12 5のそれぞれの供給電流の和、すなわち、 1 1 + 1 2+ 1 16+ 1 32= 1 5 1 に設定される。

このとき、データ線電圧は定常的には電流 I 51に対応する定常電圧に整定していき、データ線電圧が当該定常電圧に達した時点で、データ線 DLを流れる階調電流も画像データに応じた電流 I 51に整定する。データ線 D Lの定常電圧は、データビット D0〜D 5に応じて異なる。定常電圧のレベルは、データビット D 0〜D 5に対応して定められる階調電流のレベルと、電流駆動素子の特性とから予め一意的に求めることができる。

制御信号 V c n t 0〜V c n t 5に応答して、スィツチ素子 1 30, 1 3 1, 134， 135と並行して、スィッチ素子 170， 1 71, 174, 175もォンする。したがって、電流供給期間の開始時より、デタ泉 DLには、対応のデータビットが "1" であるキャパシタ CO, C 1 , C 4, C5が接続される。これにより、上述の電流供給動作と並行して、データ線 DLとキャパシタ C0， C 1, C4， C 5との間で電荷の授受が行なわれる。

プリチャージ調整回路 150において、データ線 DLおよびキャパシタ C0~ C 5の間の接続は、データビット D 0〜D 5に応じて制御されるので、プリチヤージ調整回路 1 50は、データビット D 0〜D 5に応じた電圧変化をデータ線 D Lに強制的に生じさせることができる。後程詳細に説明するように、プリチヤ一ジ調整回路 1 50およびデータ線 DLの間での電荷の授受によって、データ線電圧がデータビット D 0〜D 5に対応するデータ線 D Lの定常電圧に近づくように、プリチャージ調整回路 150は構成される。

図 6には、本発明に従う電流供給回路 100による電流供給時でのデータ線電圧の推移が符号 200で示される。一方、比較例として、電流供給回路 100からプリチャージ調整回路 150の配置を省略して、データ線 DLを所定電圧にプリチャージした後に階調電流を供給する場合のデータ線電圧の推移を符号 210 で示している。

図 6を参照して、本発明の電流供給回路 100では、時刻 t 1における電流供給開始直後より、データ線 DLとプリチャージ調整回路 1 50との間でデータビット DO〜D 5に応じた電荷の授受が実行されて、データ線電圧をプリチャージ電圧から定常電圧 V s tへ近づけるような電圧変化が強制的に生じる。これにより、時刻 t 1から整定時間 T s 1経過後にデータ線電圧が定常電圧 V s tに達し、以後、正確な階調電流をデータ線 DLに供給することができる。

一方、プリチャージ調整回路 150を具備しない構成では、データビット DO 〜D 5に応じてデータ線 D Lと接続された定電流源による放電動作のみによってデータ線電圧は定常電圧 V s tへ近づいていく。したがって、この場合における整定時間 T s 2は、電流供給回路 100での整定時間 T s 1よりも長くなる。すなわち、本発明の電流供給回路 1 0 0を用いることによって、デジタルデータに応じたレベルのアナログ電流を、速やかに生成することができる。このような電流供給回路を用いて、各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して表示装置における表示品位の向上や低消費電力化を図ることができる。

また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、データ線電圧が短時間で定常状態に達するため、画像 1階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなつても、精度の高い階調表示が可能となり、高品位画質が実現できる。

次に、プリチャージ調整回路 1 5 0の特性を決定づける、所定電圧 Vb f ， V 0〜V 5およびキャパシタ C 0〜C 5の容量の設計手法について詳細に説明する。

電流供給期間、すなわち画素回路への電流書込時には、画素回路 2 0内の p型 TFT 2 3 (電流駆動素子）は、ダイオード接続された状態で階調電流を流す。ゲートおよびドレイン間を接続し、ソースを電源電圧 V d dに接続した p型トランジスタのドレイン電流 I dは、ドレイン電圧 V dの関数として、下記（1) 式のように示される。なお、（1) 式において、ドレイン電流 I d [V d] は、ドレイン電圧 V dにおけるドレイン電流]: dを示すものとする。

I d [V d] = ( β / 2) - (V d d -V d -V t h) ² ··· ( 1)

ただし、 β = (μ ■ W■ C o x) /L、 β ：電流係数， β ：平均移動度， W : ゲートチャネル幅， C ο X ：ゲート容量（単位面積当たり）， L：ゲートチャネル長， V t h ：しきい値電圧。

また、電流駆動素子が、ソースを接地電圧（0 V) と接続された n型トランジスタである場合には、（1) 式に代えて下記（2) 式に従ってドレイン電流が求められる。

I d [V d] = (;3/2) - (V d -V t h) ² ··· (2)

したがって、（1) 式または（2) 式から、ドレイン電流 I dすなわち階調電流のレベルに応じて、ドレイン電圧 V dすなわちデータ線 D Lの定常電圧が一意的に求められる。プリチャージ調整回路 150によって最適な電荷の授受を行なうための条件は、この定常電圧 V s tを考慮した電荷保存則を解くことによって求めることができる。すなわち、所定電圧 Vb i， VO〜V5およびキャパシタ CO~C 5の容量値は、データ線の定常電圧を考慮した、スィッチ素子 1 70~175のオン前後における電荷保存則とを併せて解くことによって求めることができる。 ' データビット D 0〜D 5に応答したスィッチ素子 170~175のオン後、すなわちプリチャージ調整回路 150動作後のデータ線電圧を V a f とすると、スィツチ素子 170〜175のオン前後における、プリチャージ調整回路 1 50およびデータ線 DLの間における電荷保存則は、下記（3) 式で示される。なお、以下では、キャパシタ C 0〜C 5の容量についても、 CO〜C 5と表記するものとする。

(C s g +∑Ck) - Va f =C s g - Vb f +∑ (C k · Vk) ··· (3) なお、 C s g ：データ線容量， k ： k = 0〜5のうち Dk= "1" である k。階調電流を速やかに整定させるためには、電圧 V a f と上記（1)式または（2) 式から求められた定常電圧 V s tとが同一であることが望ましい。したがって、データビット DO〜D 5の 64通りの糸且合せのそれぞれにおいて、定常電圧 V s tを V a ίに代入して得られた（3) 式を連立させて解くことにより、電圧 Vb f ， VO〜V5および容量値 CO~C 5を求めることができる。

なお、ここでは、一設計例として、 C s g = 2 p F (ピコファラッド）、 V 5 = 1 Vと仮定し、電源電圧 V d d = 8. 5 V、電流係数（/3/2) = 1. 9 X 10— ⁷ (1. 9 E— 7とも表記する）とした。

未知数が 12個であるので、上下 64通りのうち、代表的に 12通りについて、 (4) 〜 (1 5) 式を連立させて求めればよい。

なお、（4) ~ (1 5)式において、電圧 Vd [I d = x]は、ドレイン電流（階調電流） I d = xにおけるドレイン電圧 Vd (すなわち定常電圧 V s t) を示すものとする。電圧 Vd [I d = x] は、上記 (1) 式より求めることができる。

(2 + C 5) X V d [ I d= I 32] = 2XVb f +C 5 XV5 … （4) (2 + C4) X V d [ I d= I 16] = 2XVb f +C4XV4 ··· (5) (2 + C 3) X V d [I d= I 8] = 2XVb f +C 3 XV3 ··■ (6) (2 + C 2) X V d CI d = I 4] = 2 XVb f +C 2 X V 2 ··· (7)

(2 + C 1) X V d [I d = I 2] = 2XVb f +C l XVl ··· (8)

(2 + C 0) X V d [I d = I 1] = 2 XVb f +C 0 X V 0 ··· (9)

(2 + C 5 + C 4) X V d [I d= I 48] =2XVb f +C 5 XV5+C4

X V4 … (10)

(2 + C 4 + C 3) X V d CI d= I 24] =2XVb f +C4XV4 + C 3

XV 3 ··· (1 1)

(2 + C 3 + C 2) XVd [I d= I 1 2] = 2 XVb f +C 3 XV3+C 2

XV 2 ··· (12)

(2 + C 2 + C 1) X V d [I d= I 6] = 2 X V b f +C 2 XV2 + C l X

VI ··· (1 3)

(2 + C 1 +C 0) XVd [I d= I 3] =2XVb f +C l XVl+CO X

V0 ··· (14)

(2 + C 0 + C 5) XVd [I d= I 33] =2XVb f +C0XV0 + C 5

XV 5 ··· (15)

たとえば、 1 32 = 1. 0 E- 6 (1. 0 μ A：マイクロアンペア）とすると、

(4) 〜（15) 式を連立させることによつて以下の結果が得られる。

Vb f = 5. 27V, VO = 1 . 96V, V 1 = 3. 54V, V2 = 2. 89

V， V 3 = 2. 57 V, V4 =― 0. 29 V, (V 5 = 1. 0 V)。

また、 C0 = 0. 1 1 F, C 1 =0 . 50 p F, C 2 = 0. 65 p F, C 3

=1. 03 p F, C 4 = 0. 67 p F, C 5 = 1. 87 p F。

図 7を参照して、横軸は、データ線 DLの電流、すなわち階調電流を示し、縦軸は、データ線電圧を示している。特性線 220は、上記 (1) 式によって示された、画素回路中の電流駆動素子（p型 TFT23) のドレイン電圧（データ線電圧）およびドレイン電流（データ線電流：階調電流）の関係を示すものである。一方、データビット D 0〜D 5に対応して段階的に設定される階調電流のそれぞれのレベルにおいて、上記のように求められた容量値 C 0〜C 5および電圧 V b f , V O〜V 5を用いて、 -上記（3 ) 式によって、それぞれの階調電流に対応して求められた電圧 V a f を特性点 2 3 0に示している。すなわち、特性点 2 3 0によって示されるデータ線電圧は、プリチャージ調整回路 1 5 0による電荷の授受によつて到達する電圧に相当する。

特性線 2 2 0と、プロットされた特性点 2 3 0の比較から理解されるように、上述したように設計したプリチャージ調整回路 1 5 0によって、電流供給開始後速やかに、データ線電圧を定常電圧近傍に近づけることができる。この結果、図 6を用いて説明したように、データビット D 0〜D 5に応じたレベルの階調電流をデータ線 D Lに高速に生じさせることが可能となる。

[実施の形態 2 ]

+図 8は、実施の形態 2に従う電流供給回路の構成を示す回路図である。

以下の説明で明らかになるように、実施の形態 2に従う電流供給回路 1 0 0 # は、実施の形態 1に従う電流供給回路 1 0 0と比較して、プリチャージ調整回路 1 5 0の動作タイミングが異なるが、その他の部分の構成および基本的な動作は、電流供給回路 1 0 0と同様である。したがって、図 1に示した構成において、電流供給回路 1 0 0に代えて図 8の電流供給回路 1 0 0 #を適用することによっても、同様の効果を有する表示装置を構成することができる。

図 8を参照して、実施の形態 2に従う電流供給回路 1 0 0 #は、図 3に示した実施の形態 1に従う電流供給回路 1 0 0と比較して、スィツチ素子 1 7 0〜1 7 5のオン ·オフを制御する制御信号 V c n t 0 #〜V c n t 5 #と、スィツチ素子 1 3 0〜 1 3 5のオン■オフを制御する制御信号 V c n t 0〜V c n t 5とが独立に設定される点が異なる。その他の部分の構成については、図 3に示した電流供給回路 1 Q 0と同様であるので詳細な説明は繰返さない。

図 9は、実施の形態 2に従う電流供給回路の動作を説明する波形図である。図 9を参照して、実施の形態 2に従う電流供給回路 1 0 0 #においては、制御信号 V c n t 0〜V c n t 5は、図 5に示したのと同様に、電流供給が開始される時刻 t 1までの間 Lレベルに設定される一方で、電流供給期間には、対応のデータビット D 0〜D 5にそれぞれ応じたレベルに設定される。一方、容量充電期間は、時刻 t 1以前の時刻 t aにおいて終了される。したがって、制御信号 V s t gは、時刻 t 0〜 t aまでの間 Hレベルに設定され、時刻 t a後には Lレベルに設定される。この結果、時刻 t aにおいては、プリチャージスィツチ 1 4 0がオフされ、キャパシタ充電用のスィツチ素子 1 6 0 〜1 6 5もオフされることになる。

時刻 t aより、制御信号 V c n t 0 #〜V c n t 5 #は、データビット D 0〜 D 5にそれぞれ対応するレベルに設定され、時刻 t 2までこれらのレベルは維持される。すなわち、制御信号 V c n t O #〜V c n t 5 #は、制御信号 V c n t 0〜V c n t 5と同じレベルへ、制御信号 V c n t O〜V c n t 5よりも早く設定される信号である。

この結果、電流供給が開始される時刻 t 1以前の時刻 t a〜t 1において、データ線電圧をデータビット D 0〜D 5に対応した階調電流供給時の定常電圧へ予め近づけることができる。その状態で、電流供給が開始されるので、実施の形態 2に従う構成によっても、実施の形態 1に従う電流供給回路と同様に、階調電流を高速に生成することが可能となる。

なお、実施の形態 1および 2に示した制御信号 V s t g , V c n t O〜V c n t 5 , V c n t 0 #〜V c n t 5 #については、シフトレジスタ 5 2によって、画素列を順次選択するためのク口ック C L KHを適宜遅延させたタイミング信号を制御信号群 5 3として発生させて、かつ、ラッチ回路 5 4において、データビット D 0〜D 5およぴ当該制御信号群 5 3の論理演算を行なうことによって得ることができる。

以上本発明においては、データビット D 0〜D 5から構成される 6ビットのデジタルデータに応じた階調表示を各画素で実行する構成について説明したが、デジタルデータのビット数はこのような場合に限定されず、定電流回路に含まれる定電流 ¾1 1 2 0〜1 2 5の個数およびプリチャージ調整回路 1 5 0中の充電キヤパシタ C 0〜 C 5をビット数に応じた個数を適宜設けることにより、任意のビット数に対して本発明の電流供給回路を適用することができる。

また、図 2に示した画素の構成例は代表例にすぎず、電流書込期間中に、データ線 D Lと電気的に接続されて階調電流を流す電流駆動素子を含む任意の構成の画素駆動回路および電流駆動型発光素子を含む画素を備える表示装置について、本発明を適用することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。産業上の利用可能性

各画素が電流駆動型発光素子で構成された自発光型の表示装置を始めとするデジタルデータに応じた電流供給回路を含む各種の機器について、本亮明を適用できる。

Claims

請求の範囲

1. nビット（n ： 2以上の整数）のデジタルデータ（D0—D5) に応じた出力電流を供給する電流供給回路（100) であって、

電流供給時に、電流駆動素子（23) を介して第 1の電源ノード（1 1) と電気的に接続される電流出力ノード（DL) と、

第 2の電源ノード（12) および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第 1および第 2の電源ノ一ド間に前記電流出力ノードを含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（1 10) と、

前記デジタルデータを受けて、前記電流供給開始後に、前記電流出力ノードに前記デジタノレデータに応じた電圧変化を強制的に生じさせるための電圧調整回路

(140， 150) とを備える、電流供給回路。

2. 前記電流駆動素子は、前記第 1の電源ノード（1 1) およぴ前記電流出力ノード（DL) とそれぞれ電気的に接続されたソースおよびドレインを有する電界効果型トランジスタ（23) を含み、

前記電界効果型トランジスタのゲートおよびドレイン間は、前記電流供給時に電気的に接続される、請求の範囲第 1項に記載の電流供給回路。

3. 前記電流供給時において、前記電流出力ノード（DL) の電圧は、前記電流駆動素子（23) の特性に依存して、前記出力電流のレベルに応じた定常電圧 (V s t) へ整定し、

前記電圧調整回路（140， 150) は、前記デジタルデータ（D0—D 5) に応じて、前記電流出力ノードの電圧を前記定常電圧へ近づけるように前記電流出力ノード（DL) との間で電荷の授受を行なう、請求の範囲第 1項に記载の電流供給回路。

4. 前記電圧調整回路（140， 150) は、

前記出力電流の供給に先立って、前記電流出力ノード（DL) を所定電圧 (V b f ) にプリチャージするプリチャージ回路（140) と、

前記電流供給開始時より、前記電流出力ノードとの間で前記デジタルデータ（D 0-D5) に応じた電荷の授受を行なうプリチャージ調整回路（150) とを含む、請求の範囲第 1項に記載の電流供給回路。

5. 前記プリチャージ調整回路（150) は、前記デジタルデータの nビット (D0-D 5) にそれぞれ対応して設けられる n個の調整ュニットを含み、前記 n個の調整ユニットは、

前記出力電流の供給に先立って、第 1から第 nの電圧 (V0-V5) によってそれぞれ充電される n個のキャパシタ（C0— C 5) と、

前記 n個のキャパシタと前記電流出力ノード（DL) との間にそれぞれ設けられた n個のスィッチ素子（170— 175) とをそれぞれ有し、

前記 n個のスィッチの各々は、前記電流供給時に、前記デジタルデータの対応の 1ビットに応じてオンまたはオフする、請求の範囲第 4項に記載の電流供給回路。

6. 前記電流供給時において、前記電流出力ノード（DL) の電圧は、前記電流駆動素子（23) の特性に依存して、前記出力電流のレベルに応じた定常電圧 (V s t) へ整定し、

前記所定電圧 (Vb f)、前記第 1から第 nの電圧（VO— V5) および前記 n 個のキャパシタの容量値 (C 0 -C 5) は、前記デジタルデータの nビットの組合せの少なくとも一部のそれぞれにおける、前記 nビットに対応した前記 n個のスィツチ素子（1 70— 1 75) の少なくとも一部のオン前後での、前記定常電圧を反映した電荷保存則に基づいて設計される、請求の範囲第 5項に記載の電流供給回路。

7. 前記電流制御回路（1 10) は、前記デジタルデータの nビット（DO— D 5) にそれぞれ対応して設けられ、かつ、前記電流出力ノード（DL) に対して並列に接続された n個の定電流源（120— 125) を含み、

前記 n個の定電流源は、前記 nビットにそれぞれ応じて、第 1から第 nの電流 (I I, 1 2， 1 4， 1 8， I 32) を前記第 2の電源ノード（12) および前記電流出力ノードの間に生じさせる、請求の範囲第 1項に記載の電流供給回路。

8. 前記第 1から第 nの電流（I 1， 1 2， 14, 1 8， 1 32) は、前記デジタルデータの nビット（D0—D5) の所定の重み付けに応じて、 2の累乗に従って段階的に設定される、請求の範囲第 7項に記載の電流供給回路。

9. nビット（n ： 2以上の整数）のデジタルデータ（DO— D5) に応じた出力電流を供給する電流供給回路（100#) であって、

第 2の電源ノード（12) および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第 1および第 2の電源ノ一ド間に前記電流データ線を含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路（1 10) と、

前記デジタノレデータを受けて、前記電流供給に先立って、前記電流出力ノードの電圧を前記デジタルデータに応じた電圧へ近づけるための電圧調整回路（14 0， 150) とを備える、電流供給回路。

10. 前記電流供給時において、前記電流出力ノード（DL) の電圧は、前記電流駆動素子（23) の特性に依存して、前記出力電流のレベルに応じた定常電圧（V s t) へ整定し、

前記電圧調整回路（140、 150) は、

第 1の期間（t O_ t a) に、前記電流出力ノードを所定電圧（Vb f ) にプリチャージするプリチャージ回路（140) と、

前記第 1の期間よりも後に設けられる第 2の期間（t a— t l) に、前記電流出力ノード（DL) の電圧を前記定常電圧へ近づけるように、前記電流出力ノードとの間で前記デジタルデータ（D0—D 5) に応じた電荷の授受を行なうプリチャージ調整回路とを含む、請求の範囲第 9項に記載の電流供給回路。

1 1. nビット（n ： 2以上の整数）の画像データ（DO—D5) に応じた階調表示を行なう表示装置（10) であって、

前記画像データに応じた表示電流を供給する電流供給回路（100) と、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子（21) と、前記電流駆動型発光素子に前記表示電流に応じた電流を供給するための画素駆動回路（22) とを含む複数の画素回路（20) と、

前記電流供給回路が供給する前記表示電流を前記複数の画素回路へ伝達するための電流データ線（DL) とを備え、

前記画素駆動回路は、前記表示電流の伝達を受ける所定期間に、前記電流データ線および第 1の電源ノード（1 1) の間に接続される電流駆動素子（23) を有し、かつ、前記所定期間に伝達された前記表示電流に応じた電流を前記電流駆動型発光素子へ供給し、

前記電流供給回路は、

第 2の電源ノード（12) および前記電流データ線の間に設けられ、前記画像データを受けて、前記表示電流の供給時に前記第 1および第 2の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記画像データに応じて制御するための電流制御回路（1 10) と、

前記画像データを受けて、前記表示電流の供給開始後に、前記電流データ線に前記画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路（1 40, 150) とを含む、表示装置。

12. 前記電流制御回路（1 10) は、前記画像データの nビット（DO— D 5) に対応してそれぞれ設けられ、前記電流データ線に並列に接続された n個の定電流源（1 20— 125) を含み、

前記 n個の定電流源は、前記 nビットにそれぞれ応じて、第 1から第 nの電流 (1 1， 1 2, 14， 1 8, 1 16, I 32) を前記電流データ線に生じさせる、請求の範囲第 1 1項に記載の表示装置。 '

1 3. 前記表示電流の供給時において、前記電流データ線（DL) の電圧は、前記電流駆動素子（23) の特性に依存して、前記表示電流のレベルに応じた定常電圧（V _S t) へ整定し、

前記電圧調整回路（140， 150) は、

前記表示電流の供給に先立って、前記電流データ線を所定電圧（Vb f ) にプリチャージするプリチャージ回路（140) と、

前記表示電流の供給開始時より、前記電流データ線の電圧を前記定常電圧へ近づけるように、前記電流データ線との間で前記画像データに応じた電荷の授受を行なうプリチャージ調整回路（1 50) とを含む、請求の範囲第 1 1項に記載の表示装置。

14. 前記プリチヤージ調整回路（ 150 )は、前記画像データの]!ビット（D 0-D 5) にそれぞれ対応して設けられる n個のプリチャージ調整ユエットを含み、

前記 n個のプリチャージ調整ュニットは、

前記表示電流の供給に先立って、第 1から第 nの電圧 (V0-V5) によってそれぞれ充電される n個のキャパシタ（C0— C 5) と、

前記 n個のキャパシタと前記電流データ線（DL) との間にそれぞれ設けられた n個のスィッチ素子（170— 175) とをそれぞれ有し、

前記 n個のスィッチの各々は、前記表示電流の供給時に、前記画像データの対応の 1ビットに応じてオンまたはオフする、請求の範囲第 1 3項に記載の表示装置。