JPWO2004107303A1 - 電流供給回路および電流供給回路を備える表示装置 - Google Patents
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Abstract
Description
一般に、表示装置においては、行列状に配置された複数の画素が、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は次に駆動されるまでの間、駆動時に供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度および最小輝度の中間レベルに設定することによって、各画素における階調表示を実行することができる。
したがって、電流駆動型発光素子を備えた表示装置においては、各画素での階調的な輝度を示す画像データに応じた表示電流を正確に生成するための電流供給回路が必要である。一般的に、画像データは、複数ビットのデジタルデータとされる。
このような表示装置において、階調表示のための表示電流(以下、「階調電流」とも称する)を供給するための電流供給回路が、たとえば特開平11−212493号公報(以下、「従来の技術」と称する)の第1図に開示されている。従来の技術による電流供給回路は、画像データを構成する複数ビットにそれぞれ応答して選択的にオン・オフする薄膜トランジスタ(TFT)を介して、複数の定電流源を並列に接続することにより、これらの定電流源からの供給電流の和として階調電流を発生させる。
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、デジタルデータに応じたアナログ電流を高速に供給することが可能な電流供給回路、ならびにそのような電流供給回路を用いて階調電流を供給する表示装置の構成を提供することである。
この発明に従う電流供給回路は、nビット(n:2以上の整数)のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第1の電源ノードと電気的に接続される電流出力ノードと、第2の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第1および第2の電源ノード間に電流出力ノードを含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給開始後に、電流出力ノードにデジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路とを備える。
この発明の他の構成に従う電流供給回路は、nビット(n:2以上の整数)のデジタルデータに応じた出力電流を供給する電流供給回路であって、電流供給時に、電流駆動素子を介して第1の電源ノードと電気的に接続される電流出力ノードと、第2の電源ノードおよび電流出力ノードの間に設けられ、デジタルデータを受けて、電流供給時に第1および第2の電源ノード間に電流データ線を含んで形成される電流経路の電流量をデジタルデータに応じて制御するための電流制御回路と、デジタルデータを受けて、電流供給に先立って、電流出力ノードの電圧をデジタルデータに応じた電圧へ近づけるための電圧調整回路とを備える。
この発明に従う表示装置は、nビット(n:2以上の整数)の画像データに応じた階調表示を行なう表示装置であって、画像データに応じた表示電流を供給する電流供給回路と、各々が、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に表示電流に応じた電流を供給するための画素駆動回路とを含む複数の画素回路と、電流供給回路が供給する表示電流を複数の画素回路へ伝達するための電流データ線とを備え、画素駆動回路は、表示電流の伝達を受ける所定期間に、電流データ線および第1の電源ノードの間に接続される電流駆動素子を有し、かつ、所定期間以外では所定期間に伝達された表示電流に応じた電流を電流駆動型発光素子へ供給し、電流供給回路は、第2の電源ノードおよび電流データ線の間に設けられ、画像データを受けて、表示電流の供給時に第1および第2の電源ノード間に電流データ線を含んで形成される電流経路の電流量を画像データに応じて制御するための電流制御回路と、画像データを受けて、電流データ線に画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路とを含む。
本発明に従う電流供給回路は、デジタルデータに応じた電流の開始直後からあるいは開始前において、当該デジタルデータに応じて電流が出力される出力ノードの電圧を強制的に変化させることができるので、所望レベルの電流を速やかに生成することができる。
特に、このような電流供給回路を用いて、表示装置の各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して、表示装置における表示品位の向上や低消費電力化を図ることができる。また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、当該出力ノードの電圧が短時間で定常状態に達するため、画像1階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
図2は、図1に示された画素回路の構成を示す回路図である。
図3は、実施の形態1に従う電流供給回路の構成を示す回路図である。
図4は、実施の形態1に従う電流供給回路の具体的素子配列を示す回路図である。
図5は、実施の形態1に従う電流供給回路の動作を示す波形図である。
図6は、実施の形態1に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
図7は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
図8は、実施の形態2に従う電流供給回路の構成を示す回路図である。
図9は、実施の形態2に従う電流供給回路の動作を説明する波形図である。
(実施の形態1)
以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
[実施の形態1]
図1は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
図1を参照して、表示装置10は、複数の画素回路20が行列状に配置された表示パネル部30と、スキャン回路40と、階調電流発生部50とを備える。
なお、以下においては、表示装置10は、データビットD0〜D5から構成される6ビットの画像データに応じた画像を表示するものとする。すなわち、各画素において、6ビットの画像データに応じて26=64段階の階調表示が実行される。
各画素回路20は、後ほど詳細に説明するように、電流駆動型発光素子(たとえばEL素子や発光ダイオード)を有する。表示パネル部30において、複数の画素回路20は、行列状に配置される。画素の行(以下、単に「画素行」とも称する)にそれぞれ対応して走査線SLが配置され、画素の列(以下、単に「画素列」とも称する)にそれぞれ対応してデータ線DLが配置される。
なお、各画素行において、3つの画素回路20ごとに1つのカラー表示単位31を構成して、各カラー表示単位31において、3つの画素回路20によってR(赤)、G(緑)およびB(青)をそれぞれ表示することにより、カラー画像を表示することができる。
スキャン回路40は、所定の走査周期を示すクロックCLKVに応答して、画素行を順に選択する。スキャン回路40は、選択行に対応する走査線SLを選択状態へ活性化し、残りの走査線SLを非選択状態へ非活性化する。したがって、各走査線SLは、一定周期で順番に選択状態へ活性化される。
階調電流発生部50は、シフトレジスタ52と、ラッチ回路54と、電流供給回路100とを含む。
シフトレジスタ52には、所定周期を示すクロックCLKHに応答して、画素列を順に選択するための制御信号およびそれに付随したタイミング信号群を含む制御信号群53を生成する。
ラッチ回路54は、シフトレジスタ52から出力された制御信号群53に含まれるラッチ信号に応答して、R(赤),G(緑),B(青)の各々に対応するデータビットD0〜D5を取込んで保持する。さらに、ラッチ回路54は、保持するデータビットD0〜D5に応答して、電流供給回路100の動作を制御するための制御信号Vcnt0〜Vcnt5を生成する。図1では、ラッチ回路54が1つのカラー表示単位31を構成する3つの画素列ごとに配置される構成を例示しているが、このようなラッチ回路を各画素列ごとあるいはより多数の画素列ごとに設ける構成としてもよい。
なお、R(赤)、G(緑)およびB(青)をそれぞれ表示する画素回路20において、各々の構成および動作は同一であるので、以下においては表示色を区別することなく総括的に、画素の構成および動作について説明することとする。
電流供給回路100は、各データ線DLに対応して設けられ、プリチャージタイミングを規定する制御信号Vstgおよびラッチ回路54からの制御信号Vcnt0〜Vcnt5に応答して、データビットD0〜D5に応じた階調電流を対応のデータ線DLへ供給する。
なお、以下では、64(26)段階の階調表示にそれぞれ対応する階調電流を、電流I0〜I63でそれぞれ示すこととする。また、隣り合う階調間での電流レベル差は互いに等しいものとする。すなわち、I0=0であり、かつ、I63−I62=I62−I61=…=I3−I2=I2−I1=I1−I0=I1であるものとする。
なお、図1には、スキャン回路40および階調電流発生部50が表示パネル部30と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部30の外部回路として設けることも可能である。
図2は、図1に示された画素回路20の構成を示す回路図である。図2には、一例として、電流駆動型の発光素子として有機発光ダイオード(OLED)を備えた電流プログラム型の画素回路構成が示される。
図2を参照して、画素回路20は、有機発光ダイオード21と、画素駆動回路22とを含む。画素駆動回路22は、データ線DLを介して電流供給回路100から階調電流を伝達され、伝達された階調電流に応じた電流を有機発光ダイオード21へ供給する。画素駆動回路22は、p型TFT23,26,27と、n型TFT24と、キャパシタ25とを有する。
電流駆動素子であるp型TFT23は、電源電圧Vddを供給する電源ノード11と接続されるソースと、ノードNaに接続されるドレインと、ノードNbと接続されるゲートとを有する。キャパシタ25は、p型TFT23のソース・ゲート間電圧(以下、「ゲート電圧」とも称する)を保持するように、電源ノード11およびノードNb間に接続される。
p型TFT26は、ノードNaおよびNb間の接続を制御するスイッチ素子として設けられ、p型TFT27は、データ線DLおよびノードNa間の接続を制御するスイッチ素子として設けられる。n型TFT24は、ノードNaおよび有機発光ダイオード21間の接続を制御するスイッチ素子として設けられる。n型TFT24およびp型TFT26,27の各ゲートは、対応の走査線SLと接続される。
有機発光ダイオード21は、n型TFT24および所定電圧Vss(たとえば接地電圧)を供給する電源ノード12との間に接続される。すなわち、電源ノード12は、共通電極に相当する。図2においては、有機発光ダイオード21のカソードが共通電極と接続される「カソードコモン構成」が代表的に示される。有機発光ダイオード21は、供給された電流に応じた輝度を出力する。
本実施の形態では、画素回路中において、p型TFT26および27がターンオンする状態、すなわち走査線SLが論理ローレベル(以下、単に「Lレベル」と称する)である状態を選択状態とし、n型TFT24がターンオンする状態、すなわち走査線SLが論理ハイレベル(以下、単に「Hレベル」と称する)である状態を非選択状態とする。
対応の走査線SLが選択状態(Lレベル)に設定された画素では、p型TFT26および27がターンオンするため、電源ノード11(電源電圧Vdd)からp型TFT23,27およびデータ線DLを介して電流供給回路100へ至る電流経路が形成され、電流供給回路100によって制御された階調電流が当該電流経路に流される。
このとき、画素駆動回路22では、電流駆動素子であるp型TFT23のドレインおよびゲート間がp型TFT26によって接続され、p型TFT23はダイオード接続される。さらに、電流駆動素子が階調電流を流すときの状態、すなわちp型TFT23のゲート電圧が、キャパシタ25によって保持される。このように、走査線SLの選択期間において、画像データに応じた階調電流が画素駆動回路22によってプログラムされる。
その後、走査対象が切換わり、対応の走査線SLが非選択状態(Hレベル)に設定されると、p型TFT26,27はターンオフされ、n型TFT24がターンオンされる。これにより、画素回路20では、電源ノード11(電源電圧Vdd)からp型TFT23、n型TFT24および有機発光ダイオード21を介して電源ノード12(所定電圧Vss)へ至る電流経路が形成され、当該電流経路には、p型TFT23のゲート電圧に応じた電流が流される。この結果、走査線SLの選択期間にプログラムされた階調電流を、走査線SLの非選択期間においても有機発光ダイオード21へ継続的に供給することが可能となる。したがって、各画素回路の表示輝度は、走査線SLの選択に対応して更新可能であり、走査線SLの非選択期間においても選択時に設定されたレベルに維持される。
図3は、実施の形態1に従う電流供給回路100の構成を示す回路図である。
図3を参照して、電流供給回路100は、電流制御回路110と、プリチャージスイッチ140と、プリチャージ調整回路150とを含む。電流供給回路100は、電流出力ノードに相当するデータ線DLへ、データビットD0〜D5から構成されるデジタルデータに応じたアナログ電流である階調電流を供給する。
電流制御回路110は、データビットD0〜D5にそれぞれ対応して設けられた、定電流源120〜125およびスイッチ素子130〜135を有する。スイッチ素子130〜135は、定電流源120〜125とそれぞれ直列に、データ線DLおよび電源ノード12の間に接続される。定電流源120〜125が接続される電源ノード12は、必ずしも共通電極と同一ではないが、共通電極と同一の所定電圧Vssを供給するノードとして、図2中の電源ノード12と同一符号で示される。あるいは、図3に示された電源ノード12を所定電圧Vss以外の電圧を供給する他の電源ノードに置き換えることも可能である。
定電流源120〜125は、最下位桁(LSB)のデータビットD0から最上位桁(MSB)のデータビットD5へそれぞれ対応して重み付けされた定電流を生成する。具体的には、定電流源120は電流I1を生成し、定電流源121は電流I2を生成し、定電流源122は電流I4を生成し、定電流源123は電流I8を生成し、定電流源124は電流I16を生成し、定電流源125は電流I32を生成する。
スイッチ素子130〜135は、制御信号Vcnt0〜Vcnt5にそれぞれ応答してオン・オフする。スイッチ素子130〜135の各々は、対応の制御信号Vcnt(制御信号Vcnt0〜Vcnt5を総括的に表記したもの)がHレベルのときにオンする一方で、Lレベルのときにオフする。制御信号Vcnt0〜Vcnt5は、階調電流の供給時に、対応のデータビットD0〜D5が“1”であるときにHレベルに設定される一方で、“0”のときにLレベルに設定される。
したがって、データビットD0〜D5の組合せに応じて、対応のデータビットが“1”である定電流源によって画素回路20側で電源ノード11(電源電圧Vdd)と電気的に接続されたデータ線DLと電源ノード12(所定電圧Vss)との間に、データビットD0〜D5に応じた電流を流すことができる。すなわち、(D5,D4,D3,D2,D1,D0)=(0,0,0,0,0,0)〜(1,1,1,1,1,1)にそれぞれ対応して、電流I0,I1〜I63の64段階の階調電流をデータ線DLへ供給することができる。
階調電流の供給時におけるデータ線DLの定常電圧Vstは、当該階調電流をデータ線DLに流すときの、電流駆動素子(図2におけるp型TFT23)の電圧−電流特性に応じて決まる。言換えれば、階調電流の供給時において、データ線DLの電圧(以下、単に「データ線電圧」と称する)が階調電流に対応した定常電圧Vstに整定するまでの過渡期間では、データ線DLおよび画素回路20へ供給される階調電流は、データビットD0〜D5に正確に対応するレベルには未だ整定していない。
プリチャージスイッチ140は、階調電流の供給に先立って、制御信号Vstgに応答してオンすることにより、データ線DLを所定電圧(プリチャージ電圧)Vbfにプリチャージする。たとえば、プリチャージスイッチ140は、所定電圧Vbfを供給するノードとデータ線DLとの間に接続され、ゲートに制御信号Vstgを受けるn型TFTで構成することができる。
プリチャージ調整回路150は、スイッチ素子160〜165,170〜175およびキャパシタC0〜C5を有する。キャパシタC0〜C5は、ノードN0〜N5と所定電圧との間にそれぞれ接続される。
スイッチ素子160〜165は、充電電圧V0〜V5とノードN0〜N5との間にそれぞれ設けられ、各々がプリチャージスイッチ140と共通の制御信号Vstgに応答してオン・オフする。
スイッチ素子170〜175は、ノードN0〜N5とデータ線DLとの間にそれぞれ設けられ、スイッチ素子130〜135と共通の制御信号Vcnt0〜Vcnt5にそれぞれ応答してオン・オフする。スイッチ素子160〜165,170〜175の各々は、代表的にはn型TFTで構成される。
すなわち、スイッチ素子160,170およびキャパシタC0は、データビットD0に対応するプリチャージ調整ユニットを構成している。同様に、スイッチ素子161〜165,171〜175およびキャパシタC1〜C5によって、データビットD1〜D5にそれぞれ対応するプリチャージ調整ユニットが構成される。
図4には、図3に示した電流制御回路およびプリチャージ調整回路の具体的な素子配置について、データビットD0に対応する回路部分が代表的に例示される。
図4を参照して、スイッチ素子130、160および170はすべてn型TFTで構成されているが、各スイッチ素子は、n型TFTおよびp型TFTのいじれで構成してもよい。すなわち、スイッチ素子130、160および170に用いるTFT素子の導電型の組合わせを(素子130,素子160,素子170)=(p型,p型,p型)、(n型,p型,n型)あるいは、(p型,n型,p型)としても良い。
図4に例示された電流制御回路およびプリチャージ調整回路の素子配置は、D0以外のその他のデータビットに対応する回路部分についても同様である。
電流供給回路100は各データ線DLに対応して配置されるため、表示装置の解像度が高くなり表示装置の列幅が減少すると、一般的に回路の配置が困難となる。しかしながら、図4に示した素子配置とすれば、共通のデータビット(D0)に対応する、定電流源120、キャパシタC0およびスイッチング素子130,160,170を列方向に一列に整列させ、かつ、スイッチ素子130,160,170の電流導通方向をデータ線DLと平行にしたため、回路幅Wが小さくなり回路集積化に有利である。
次に、電流供給回路100の動作を、図5を用いて説明する。
図5を参照して、電流供給期間が開始される時刻t1以前において、制御信号Vcnt0〜Vcnt5は、データビットD0〜D5のレベルにかかわらず、Lレベルに設定される。
また、電流供給期間に先立って設けられる容量充電期間(時刻t0〜t1間)では、制御信号VstgがHレベルに設定されて、スイッチ素子140,160〜165の各々がオンされる。したがって、容量充電期間においては、データ線DLが所定電圧Vbfに充電される一方で、キャパシタC0〜C5は、充電電圧V0〜V5によってそれぞれ充電される。
時刻t1において、選択行の画素に対する電流供給を行なうために、選択行の走査線SLが非選択状態(Hレベル)から選択状態(Lレベル)に遷移する。走査線SLは、走査対象が切換わる時刻t2までの間、選択状態に維持される。
選択行の走査線SLが選択状態に設定されると、既に説明したように、データ線DLは、選択行の画素回路20によって、電流駆動素子(p型TFT23)を介して電源ノード11(電源電圧Vdd)と電気的に接続される。
電流供給期間(時刻t1〜t2)において、制御信号Vcnt0〜Vcnt5は、データビットD0〜D5にそれぞれ対応したレベルに設定される。図5においては、データビットD0〜D5が、(D5,D4,D3,D2,D1,D0)=(1,1,0,0,1,1)である場合が例示される。
これにより、対応のデータビットが“1”であるスイッチ素子130,131,134,135がオンして、定電流源120,121,124,125がデータ線DLと接続される。したがって、データ線DLを流れる電流、すなわち、電流供給回路100が供給する階調電流は、定電流源120,121,124,125のそれぞれの供給電流の和、すなわち、I1+I2+I16+I32=I51に設定される。
このとき、データ線電圧は定常的には電流I51に対応する定常電圧に整定していき、データ線電圧が当該定常電圧に達した時点で、データ線DLを流れる階調電流も画像データに応じた電流I51に整定する。データ線DLの定常電圧は、データビットD0〜D5に応じて異なる。定常電圧のレベルは、データビットD0〜D5に対応して定められる階調電流のレベルと、電流駆動素子の特性とから予め一意的に求めることができる。
制御信号Vcnt0〜Vcnt5に応答して、スイッチ素子130,131,134,135と並行して、スイッチ素子170,171,174,175もオンする。したがって、電流供給期間の開始時より、データ線DLには、対応のデータビットが“1”であるキャパシタC0,C1,C4,C5が接続される。これにより、上述の電流供給動作と並行して、データ線DLとキャパシタC0,C1,C4,C5との間で電荷の授受が行なわれる。
プリチャージ調整回路150において、データ線DLおよびキャパシタC0〜C5の間の接続は、データビットD0〜D5に応じて制御されるので、プリチャージ調整回路150は、データビットD0〜D5に応じた電圧変化をデータ線DLに強制的に生じさせることができる。後程詳細に説明するように、プリチャージ調整回路150およびデータ線DLの間での電荷の授受によって、データ線電圧がデータビットD0〜D5に対応するデータ線DLの定常電圧に近づくように、プリチャージ調整回路150は構成される。
図6は、実施の形態1に従う電流供給回路による電流供給時におけるデータ線電圧の推移を説明する概念図である。
図6には、本発明に従う電流供給回路100による電流供給時でのデータ線電圧の推移が符号200で示される。一方、比較例として、電流供給回路100からプリチャージ調整回路150の配置を省略して、データ線DLを所定電圧にプリチャージした後に階調電流を供給する場合のデータ線電圧の推移を符号210で示している。
図6を参照して、本発明の電流供給回路100では、時刻t1における電流供給開始直後より、データ線DLとプリチャージ調整回路150との間でデータビットD0〜D5に応じた電荷の授受が実行されて、データ線電圧をプリチャージ電圧から定常電圧Vstへ近づけるような電圧変化が強制的に生じる。これにより、時刻t1から整定時間Ts1経過後にデータ線電圧が定常電圧Vstに達し、以後、正確な階調電流をデータ線DLに供給することができる。
一方、プリチャージ調整回路150を具備しない構成では、データビットD0〜D5に応じてデータ線DLと接続された定電流源による放電動作のみによってデータ線電圧は定常電圧Vstへ近づいていく。したがって、この場合における整定時間Ts2は、電流供給回路100での整定時間Ts1よりも長くなる。
すなわち、本発明の電流供給回路100を用いることによって、デジタルデータに応じたレベルのアナログ電流を、速やかに生成することができる。このような電流供給回路を用いて、各画素へ供給される階調表示のための階調電流を発生することにより、階調電流の生成を高速化して表示装置における表示品位の向上や低消費電力化を図ることができる。
また、階調電流が微小であり、プリチャージ回路が無いと充電に長い時間を要するような場合でも、データ線電圧が短時間で定常状態に達するため、画像1階調当たりの電流値を小さくすることができる。つまり、データビット数が多くなっても、精度の高い階調表示が可能となり、高品位画質が実現できる。
次に、プリチャージ調整回路150の特性を決定づける、所定電圧Vbf,V0〜V5およびキャパシタC0〜C5の容量値の設計手法について詳細に説明する。
電流供給期間、すなわち画素回路への電流書込時には、画素回路20内のp型TFT23(電流駆動素子)は、ダイオード接続された状態で階調電流を流す。ゲートおよびドレイン間を接続し、ソースを電源電圧Vddに接続したp型トランジスタのドレイン電流Idは、ドレイン電圧Vdの関数として、下記(1)式のように示される。なお、(1)式において、ドレイン電流Id[Vd]は、ドレイン電圧Vdにおけるドレイン電流Idを示すものとする。
Id[Vd]=(β/2)・(Vdd−Vd−Vth)2 …(1)
ただし、β=(μ・W・Cox)/L、β:電流係数,μ:平均移動度,W:ゲートチャネル幅,Cox:ゲート容量(単位面積当たり),L:ゲートチャネル長,Vth:しきい値電圧。
また、電流駆動素子が、ソースを接地電圧(0V)と接続されたn型トランジスタである場合には、(1)式に代えて下記(2)式に従ってドレイン電流が求められる。
Id[Vd]=(β/2)・(Vd−Vth)2 …(2)
したがって、(1)式または(2)式から、ドレイン電流Idすなわち階調電流のレベルに応じて、ドレイン電圧Vdすなわちデータ線DLの定常電圧が一意的に求められる。
プリチャージ調整回路150によって最適な電荷の授受を行なうための条件は、この定常電圧Vstを考慮した電荷保存則を解くことによって求めることができる。すなわち、所定電圧Vbf,V0〜V5およびキャパシタC0〜C5の容量値は、データ線の定常電圧を考慮した、スイッチ素子170〜175のオン前後における電荷保存則とを併せて解くことによって求めることができる。
データビットD0〜D5に応答したスイッチ素子170〜175のオン後、すなわちプリチャージ調整回路150動作後のデータ線電圧をVafとすると、スイッチ素子170〜175のオン前後における、プリチャージ調整回路150およびデータ線DLの間における電荷保存則は、下記(3)式で示される。なお、以下では、キャパシタC0〜C5の容量値についても、C0〜C5と表記するものとする。
(Csg+ΣCk)・Vaf=Csg・Vbf+Σ(Ck・Vk) …(3)
なお、Csg:データ線容量,k:k=0〜5のうちDk=“1”であるk。
階調電流を速やかに整定させるためには、電圧Vafと上記(1)式または(2)式から求められた定常電圧Vstとが同一であることが望ましい。したがって、データビットD0〜D5の64通りの組合せのそれぞれにおいて、定常電圧VstをVafに代入して得られた(3)式を連立させて解くことにより、電圧Vbf,V0〜V5および容量値C0〜C5を求めることができる。
なお、ここでは、一設計例として、Csg=2pF(ピコファラッド)、V5=1Vと仮定し、電源電圧Vdd=8.5V、電流係数(β/2)=1.9×10−7(1.9E−7とも表記する)とした。
未知数が12個であるので、上下64通りのうち、代表的に12通りについて、(4)〜(15)式を連立させて求めればよい。
なお、(4)〜(15)式において、電圧Vd[Id=x]は、ドレイン電流(階調電流)Id=xにおけるドレイン電圧Vd(すなわち定常電圧Vst)を示すものとする。電圧Vd[Id=x]は、上記(1)式より求めることができる。
(2+C5)×Vd[Id=I32]=2×Vbf+C5×V5 …(4)
(2+C4)×Vd[Id=I16]=2×Vbf+C4×V4 …(5)
(2+C3)×Vd[Id=I8]=2×Vbf+C3×V3 …(6)
(2+C2)×Vd[Id=I4]=2×Vbf+C2×V2 …(7)
(2+C1)×Vd[Id=I2]=2×Vbf+C1×V1 …(8)
(2+C0)×Vd[Id=I1]=2×Vbf+C0×V0 …(9)
(2+C5+C4)×Vd[Id=I48]=2×Vbf+C5×V5+C4×V4 …(10)
(2+C4+C3)×Vd[Id=I24]=2×Vbf+C4×V4+C3×V3 …(11)
(2+C3+C2)×Vd[Id=I12]=2×Vbf+C3×V3+C2×V2 …(12)
(2+C2+C1)×Vd[Id=I6]=2×Vbf+C2×V2+C1×V1 …(13)
(2+C1+C0)×Vd[Id=I3]=2×Vbf+C1×V1+C0×V0 …(14)
(2+C0+C5)×Vd[Id=I33]=2×Vbf+C0×V0+C5×V5 …(15)
たとえば、I32=1.0E−6(1.0μA:マイクロアンペア)とすると、(4)〜(15)式を連立させることによって以下の結果が得られる。
Vbf=5.27V,V0=1.96V,V1=3.54V,V2=2.89V,V3=2.57V,V4=−0.29V,(V5=1.0V)。
また、C0=0.11pF,C1=0.50pF,C2=0.65pF,C3=1.03pF,C4=0.67pF,C5=1.87pF。
図7は、本発明に従う電流供給回路におけるプリチャージ調整回路による効果を説明する概念図である。
図7を参照して、横軸は、データ線DLの電流、すなわち階調電流を示し、縦軸は、データ線電圧を示している。特性線220は、上記(1)式によって示された、画素回路中の電流駆動素子(p型TFT23)のドレイン電圧(データ線電圧)およびドレイン電流(データ線電流:階調電流)の関係を示すものである。
一方、データビットD0〜D5に対応して段階的に設定される階調電流のそれぞれのレベルにおいて、上記のように求められた容量値C0〜C5および電圧Vbf,V0〜V5を用いて、上記(3)式によって、それぞれの階調電流に対応して求められた電圧Vafを特性点230に示している。すなわち、特性点230によって示されるデータ線電圧は、プリチャージ調整回路150による電荷の授受によって到達する電圧に相当する。
特性線220と、プロットされた特性点230の比較から理解されるように、上述したように設計したプリチャージ調整回路150によって、電流供給開始後速やかに、データ線電圧を定常電圧近傍に近づけることができる。この結果、図6を用いて説明したように、データビットD0〜D5に応じたレベルの階調電流をデータ線DLに高速に生じさせることが可能となる。
[実施の形態2]
図8は、実施の形態2に従う電流供給回路の構成を示す回路図である。
以下の説明で明らかになるように、実施の形態2に従う電流供給回路100#は、実施の形態1に従う電流供給回路100と比較して、プリチャージ調整回路150の動作タイミングが異なるが、その他の部分の構成および基本的な動作は、電流供給回路100と同様である。したがって、図1に示した構成において、電流供給回路100に代えて図8の電流供給回路100#を適用することによっても、同様の効果を有する表示装置を構成することができる。
図8を参照して、実施の形態2に従う電流供給回路100#は、図3に示した実施の形態1に従う電流供給回路100と比較して、スイッチ素子170〜175のオン・オフを制御する制御信号Vcnt0#〜Vcnt5#と、スイッチ素子130〜135のオン・オフを制御する制御信号Vcnt0〜Vcnt5とが独立に設定される点が異なる。その他の部分の構成については、図3に示した電流供給回路100と同様であるので詳細な説明は繰返さない。
図9は、実施の形態2に従う電流供給回路の動作を説明する波形図である。
図9を参照して、実施の形態2に従う電流供給回路100#においては、制御信号Vcnt0〜Vcnt5は、図5に示したのと同様に、電流供給が開始される時刻t1までの間Lレベルに設定される一方で、電流供給期間には、対応のデータビットD0〜D5にそれぞれ応じたレベルに設定される。一方、容量充電期間は、時刻t1以前の時刻taにおいて終了される。
したがって、制御信号Vstgは、時刻t0〜taまでの間Hレベルに設定され、時刻ta後にはLレベルに設定される。この結果、時刻taにおいては、プリチャージスイッチ140がオフされ、キャパシタ充電用のスイッチ素子160〜165もオフされることになる。
時刻taより、制御信号Vcnt0#〜Vcnt5#は、データビットD0〜D5にそれぞれ対応するレベルに設定され、時刻t2までこれらのレベルは維持される。すなわち、制御信号Vcnt0#〜Vcnt5#は、制御信号Vcnt0〜Vcnt5と同じレベルへ、制御信号Vcnt0〜Vcnt5よりも早く設定される信号である。
この結果、電流供給が開始される時刻t1以前の時刻ta〜t1において、データ線電圧をデータビットD0〜D5に対応した階調電流供給時の定常電圧へ予め近づけることができる。その状態で、電流供給が開始されるので、実施の形態2に従う構成によっても、実施の形態1に従う電流供給回路と同様に、階調電流を高速に生成することが可能となる。
なお、実施の形態1および2に示した制御信号Vstg,Vcnt0〜Vcnt5,Vcnt0#〜Vcnt5#については、シフトレジスタ52によって、画素列を順次選択するためのクロックCLKHを適宜遅延させたタイミング信号を制御信号群53として発生させて、かつ、ラッチ回路54において、データビットD0〜D5および当該制御信号群53の論理演算を行なうことによって得ることができる。
以上本発明においては、データビットD0〜D5から構成される6ビットのデジタルデータに応じた階調表示を各画素で実行する構成について説明したが、デジタルデータのビット数はこのような場合に限定されず、定電流回路に含まれる定電流源120〜125の個数およびプリチャージ調整回路150中の充電キャパシタC0〜C5をビット数に応じた個数を適宜設けることにより、任意のビット数に対して本発明の電流供給回路を適用することができる。
また、図2に示した画素の構成例は代表例にすぎず、電流書込期間中に、データ線DLと電気的に接続されて階調電流を流す電流駆動素子を含む任意の構成の画素駆動回路および電流駆動型発光素子を含む画素を備える表示装置について、本発明を適用することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図1は、本発明に従う電流供給回路を備えた表示装置の全体構成を示すブロック図である。
図3を参照して、電流供給回路100は、電流制御回路110と、プリチャージスイッチ140と、プリチャージ調整回路150とを含む。電流供給回路100は、電流出力ノードに相当するデータ線DLへ、データビットD0〜D5から構成されるデジタルデータに応じたアナログ電流である階調電流を供給する。
図5を参照して、電流供給期間が開始される時刻t1以前において、制御信号Vcnt0〜Vcnt5は、データビットD0〜D5のレベルにかかわらず、Lレベルに設定される。
ただし、β=(μ・W・Cox)/L、β:電流係数,μ:平均移動度,W:ゲートチャネル幅,Cox:ゲート容量(単位面積当たり),L:ゲートチャネル長,Vth:しきい値電圧。
したがって、(1)式または(2)式から、ドレイン電流Idすなわち階調電流のレベルに応じて、ドレイン電圧Vdすなわちデータ線DLの定常電圧が一意的に求められる。
なお、Csg:データ線容量,k:k=0〜5のうちDk=“1”であるk。
(2+C4)×Vd[Id=I16]=2×Vbf+C4×V4 …(5)
(2+C3)×Vd[Id=I8]=2×Vbf+C3×V3 …(6)
(2+C2)×Vd[Id=I4]=2×Vbf+C2×V2 …(7)
(2+C1)×Vd[Id=I2]=2×Vbf+C1×V1 …(8)
(2+C0)×Vd[Id=I1]=2×Vbf+C0×V0 …(9)
(2+C5+C4)×Vd[Id=I48]=2×Vbf+C5×V5+C4×V4 …(10)
(2+C4+C3)×Vd[Id=I24]=2×Vbf+C4×V4+C3×V3 …(11)
(2+C3+C2)×Vd[Id=I12]=2×Vbf+C3×V3+C2×V2 …(12)
(2+C2+C1)×Vd[Id=I6]=2×Vbf+C2×V2+C1×V1 …(13)
(2+C1+C0)×Vd[Id=I3]=2×Vbf+C1×V1+C0×V0 …(14)
(2+C0+C5)×Vd[Id=I33]=2×Vbf+C0×V0+C5×V5 …(15)
たとえば、I32=1.0E−6(1.0μA:マイクロアンペア)とすると、(4)〜(15)式を連立させることによって以下の結果が得られる。
図8は、実施の形態2に従う電流供給回路の構成を示す回路図である。
図9を参照して、実施の形態2に従う電流供給回路100♯においては、制御信号Vcnt0〜Vcnt5は、図5に示したのと同様に、電流供給が開始される時刻t1までの間Lレベルに設定される一方で、電流供給期間には、対応のデータビットD0〜D5にそれぞれ応じたレベルに設定される。一方、容量充電期間は、時刻t1以前の時刻taにおいて終了される。
Claims (14)
- nビット(n:2以上の整数)のデジタルデータ(D0−D5)に応じた出力電流を供給する電流供給回路(100)であって、
電流供給時に、電流駆動素子(23)を介して第1の電源ノード(11)と電気的に接続される電流出力ノード(DL)と、
第2の電源ノード(12)および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第1および第2の電源ノード間に前記電流出力ノードを含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路(110)と、
前記デジタルデータを受けて、前記電流供給開始後に、前記電流出力ノードに前記デジタルデータに応じた電圧変化を強制的に生じさせるための電圧調整回路(140,150)とを備える、電流供給回路。 - 前記電流駆動素子は、前記第1の電源ノード(11)および前記電流出力ノード(DL)とそれぞれ電気的に接続されたソースおよびドレインを有する電界効果型トランジスタ(23)を含み、
前記電界効果型トランジスタのゲートおよびドレイン間は、前記電流供給時に電気的に接続される、請求の範囲第1項に記載の電流供給回路。 - 前記電流供給時において、前記電流出力ノード(DL)の電圧は、前記電流駆動素子(23)の特性に依存して、前記出力電流のレベルに応じた定常電圧(Vst)へ整定し、
前記電圧調整回路(140,150)は、前記デジタルデータ(D0−D5)に応じて、前記電流出力ノードの電圧を前記定常電圧へ近づけるように前記電流出力ノード(DL)との間で電荷の授受を行なう、請求の範囲第1項に記載の電流供給回路。 - 前記電圧調整回路(140,150)は、
前記出力電流の供給に先立って、前記電流出力ノード(DL)を所定電圧(Vbf)にプリチャージするプリチャージ回路(140)と、
前記電流供給開始時より、前記電流出力ノードとの間で前記デジタルデータ(D0−D5)に応じた電荷の授受を行なうプリチャージ調整回路(150)とを含む、請求の範囲第1項に記載の電流供給回路。 - 前記プリチャージ調整回路(150)は、前記デジタルデータのnビット(D0−D5)にそれぞれ対応して設けられるn個の調整ユニットを含み、
前記n個の調整ユニットは、
前記出力電流の供給に先立って、第1から第nの電圧(V0−V5)によってそれぞれ充電されるn個のキャパシタ(C0−C5)と、
前記n個のキャパシタと前記電流出力ノード(DL)との間にそれぞれ設けられたn個のスイッチ素子(170−175)とをそれぞれ有し、
前記n個のスイッチの各々は、前記電流供給時に、前記デジタルデータの対応の1ビットに応じてオンまたはオフする、請求の範囲第4項に記載の電流供給回路。 - 前記電流供給時において、前記電流出力ノード(DL)の電圧は、前記電流駆動素子(23)の特性に依存して、前記出力電流のレベルに応じた定常電圧(Vst)へ整定し、
前記所定電圧(Vbf)、前記第1から第nの電圧(V0−V5)および前記n個のキャパシタの容量値(C0−C5)は、前記デジタルデータのnビットの組合せの少なくとも一部のそれぞれにおける、前記nビットに対応した前記n個のスイッチ素子(170−175)の少なくとも一部のオン前後での、前記定常電圧を反映した電荷保存則に基づいて設計される、請求の範囲第5項に記載の電流供給回路。 - 前記電流制御回路(L10)は、前記デジタルデータのnビット(D0−D5)にそれぞれ対応して設けられ、かつ、前記電流出力ノード(DL)に対して並列に接続されたn個の定電流源(120−125)を含み、
前記n個の定電流源は、前記nビットにそれぞれ応じて、第1から第nの電流(I1,I2,I4,I8,I32)を前記第2の電源ノード(12)および前記電流出力ノードの間に生じさせる、請求の範囲第1項に記載の電流供給回路。 - 前記第1から第nの電流(I1,I2,I4,I8,I32)は、前記デジタルデータのnビット(D0−D5)の所定の重み付けに応じて、2の累乗に従って段階的に設定される、請求の範囲第7項に記載の電流供給回路。
- nビット(n:2以上の整数)のデジタルデータ(D0−D5)に応じた出力電流を供給する電流供給回路(100#)であって、
電流供給時に、電流駆動素子(23)を介して第1の電源ノード(11)と電気的に接続される電流出力ノード(DL)と、
第2の電源ノード(12)および前記電流出力ノードの間に設けられ、前記デジタルデータを受けて、前記電流供給時に前記第1および第2の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記デジタルデータに応じて制御するための電流制御回路(110)と、
前記デジタルデータを受けて、前記電流供給に先立って、前記電流出力ノードの電圧を前記デジタルデータに応じた電圧へ近づけるための電圧調整回路(140,150)とを備える、電流供給回路。 - 前記電流供給時において、前記電流出力ノード(DL)の電圧は、前記電流駆動素子(23)の特性に依存して、前記出力電流のレベルに応じた定常電圧(Vst)へ整定し、
前記電圧調整回路(140、150)は、
第1の期間(t0−ta)に、前記電流出力ノードを所定電圧(Vbf)にプリチャージするプリチャージ回路(140)と、
前記第1の期間よりも後に設けられる第2の期間(ta−t1)に、前記電流出力ノード(DL)の電圧を前記定常電圧へ近づけるように、前記電流出力ノードとの間で前記デジタルデータ(D0−D5)に応じた電荷の授受を行なうプリチャージ調整回路とを含む、請求の範囲第9項に記載の電流供給回路。 - nビット(n:2以上の整数)の画像データ(D0−D5)に応じた階調表示を行なう表示装置(10)であって、
前記画像データに応じた表示電流を供給する電流供給回路(100)と、
各々が、供給された電流に応じた輝度を発する電流駆動型発光素子(21)と、前記電流駆動型発光素子に前記表示電流に応じた電流を供給するための画素駆動回路(22)とを含む複数の画素回路(20)と、
前記電流供給回路が供給する前記表示電流を前記複数の画素回路へ伝達するための電流データ線(DL)とを備え、
前記画素駆動回路は、前記表示電流の伝達を受ける所定期間に、前記電流データ線および第1の電源ノード(11)の間に接続される電流駆動素子(23)を有し、かつ、前記所定期間に伝達された前記表示電流に応じた電流を前記電流駆動型発光素子へ供給し、
前記電流供給回路は、
第2の電源ノード(12)および前記電流データ線の間に設けられ、前記画像データを受けて、前記表示電流の供給時に前記第1および第2の電源ノード間に前記電流データ線を含んで形成される電流経路の電流量を前記画像データに応じて制御するための電流制御回路(110)と、
前記画像データを受けて、前記表示電流の供給開始後に、前記電流データ線に前記画像データに応じた電圧変化を強制的に生じさせるための電圧調整回路(140,150)とを含む、表示装置。 - 前記電流制御回路(110)は、前記画像データのnビット(D0−D5)に対応してそれぞれ設けられ、前記電流データ線に並列に接続されたn個の定電流源(120−125)を含み、
前記n個の定電流源は、前記nビットにそれぞれ応じて、第1から第nの電流(I1,I2,I4,I8,I16,I32)を前記電流データ線に生じさせる、請求の範囲第11項に記載の表示装置。 - 前記表示電流の供給時において、前記電流データ線(DL)の電圧は、前記電流駆動素子(23)の特性に依存して、前記表示電流のレベルに応じた定常電圧(Vst)へ整定し、
前記電圧調整回路(140,150)は、
前記表示電流の供給に先立って、前記電流データ線を所定電圧(Vbf)にプリチャージするプリチャージ回路(140)と、
前記表示電流の供給開始時より、前記電流データ線の電圧を前記定常電圧へ近づけるように、前記電流データ線との間で前記画像データに応じた電荷の授受を行なうプリチャージ調整回路(150)とを含む、請求の範囲第11項に記載の表示装置。 - 前記プリチャージ調整回路(150)は、前記画像データのnビット(D0−D5)にそれぞれ対応して設けられるn個のプリチャージ調整ユニットを含み、
前記n個のプリチャージ調整ユニットは、
前記表示電流の供給に先立って、第1から第nの電圧(V0−V5)によってそれぞれ充電されるn個のキャパシタ(C0−C5)と、
前記n個のキャパシタと前記電流データ線(DL)との間にそれぞれ設けられたn個のスイッチ素子(170−175)とをそれぞれ有し、
前記n個のスイッチの各々は、前記表示電流の供給時に、前記画像データの対応の1ビットに応じてオンまたはオフする、請求の範囲第13項に記載の表示装置。
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