JP4262997B2 - 表示装置およびそれにおける表示方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、より特定的には、電流駆動型発光素子を各画素に備え、かつ、デジタル信号に基づいた階調表示を実行する表示装置に関する。
【０００２】
【従来の技術】
フラットパネルタイプの表示装置として、各画素が電圧駆動型表示素子で構成された液晶ディスプレイ（ＬＣＤ）や、各画素が電流駆動型表示素子で構成されたエレクトロルミネッセンス（ＥＬ）表示装置などが注目されている。電流駆動型表示素子としては、発光ダイオード（ＬＥＤ）もよく知られている。
【０００３】
一般に、これらの表示装置においては、行列状に配置された複数の画素は、点順次走査や線順次走査によって順次駆動されて、表示信号の供給を受ける。そして、各画素は、次に駆動されるまでの間、供給された表示信号に応じた輝度を、出力する。たとえば、非特許文献１および２には、液晶ディスプレイ装置における駆動方式の代表例が示されている。
【０００４】
各画素が受ける表示信号は、階調表示を実現するために通常アナログ信号となる。表示信号は、表示素子が電圧駆動素子（ＬＣＤなど）の場合はアナログ電圧であり、表示素子が電流駆動型（ＥＬやＬＥＤなど）の場合にはアナログ電流となる。
【０００５】
これらのアナログ電圧やアナログ電流を、各表示素子で表示される最大輝度（白）および最小輝度（黒）の中間レベルに設定することによって、各画素における階調表示を実行することができる。
【０００６】
【非特許文献１】
「Ｐａｒｔ．３−１ 液晶の現状と将来展望〜液晶ディスプレイを発展させた基本技術をツールから解説〜」，ブラットパネルディスプレイ２００１，日経ＢＰ社，２０００年１０月２５日，ｐ．１００−１０１
【０００７】
【非特許文献２】
「基礎からのＬＣＤ技術 第７章 液晶ディスプレイの表示方法」，月刊エルシーディ・インテリジェンス １９９７年増刊号，プレスジャーナル，平成９年８月２５日，ｐ．５１
【０００８】
【発明が解決しようとする課題】
しかしながら、表示パネルに対して、表示信号をアナログ電圧またはアナログ電流として直接供給する構成においては、階調数が増加した場合に、その設定精度を維持することが困難となる。したがって、一般的には、表示すべき階調を示すための複数ビットのデジタル信号が表示パネルに与えられ、各画素に対しては、当該デジタル信号をデジタル／アナログ変換（Ｄ／Ａ変換）して得られたアナログ電圧またはアナログ電流を供給する構成が一般的である。
【０００９】
しかしながら、このようなＤ／Ａ変換を伴う階調表示方式では、階調数の増加、すなわち表示信号のビット数の増加に伴って、Ｄ／Ａ変換回路が大型化するという問題点が生じる。
【００１０】
特に、表示パネルの画素数や動作周波数の関係から、表示ラインごとにＤ／Ａ変換回路を配置する構成とした場合には、この問題点が顕著になって表示装置全体の面積が増大してしまう。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電流駆動型素子を各画素に備えた表示装置において、デジタル信号に従った階調表示を実行するためのＤ／Ａ変換関連の回路面積を削減することである。
【００１２】
【課題を解決するための手段】
この発明に従う表示装置は、ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示装置であって、各々が電流駆動型表示素子を有する複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、データ電流発生回路は、表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位ｋビット（ｋ：ｋ＝ｎ−ｊで示される整数）にそれぞれ対応して設けられ、それぞれの出力ノードが互いに電気的に接続されたｋ個のＤ／Ａ変換ユニットを含み、ｋ個のＤ／Ａ変換ユニットのそれぞれは、入力された表示信号のうちの１ビットに応じて、第１から第ｋのビット重み付け電流を出力ノードに発生させ、各画素におけるフレーム期間は、表示信号の下位ｋビットに応じた階調表示を行なうための第１の期間と、上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、ｋ個のＤ／Ａ変換ユニットは、第１の期間において、下位ｋビットの入力をそれぞれ受けて、第１から第ｋのビット重み付け電流の生成を実行または停止し、ｋ個のＤ／Ａ変換ユニットの各々は、ｊ個の第２の期間のそれぞれにおいて、上位ｊビットのうちの対応する１ビットを共通に受けて、第１から第ｋのビット重み付け電流の生成を共通に実行または停止する。
【００１３】
この発明に従う表示方法は、各画素が電流駆動型発光素子を備えた表示装置における、ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示方法であって、各画素におけるフレーム期間は、表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位（ｎ−ｊ）ビットに応じた階調表示を行なうための第１の期間と、上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、各画素は、第１の期間において、下位（ｎ−ｊ）ビットに応じて段階的に設定される第１のデータ電流を供給され、かつ、ｊ個の第２の期間のそれぞれにおいて、上位ｊビットのうちの対応する１ビットに応じて、第２のデータ電流の供給を実行あるいは停止され、第２のデータ電流は、第１の期間における第１のデータ電流の最大値と実質的に同一である。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１に従う表示装置の全体構成を示すブロック図である。
【００１６】
図１を参照して、本発明に従う表示装置１は、複数の画素２が行列状に配置された表示パネル部５と、行走査回路１０と、ゲートドライバ１５と、列走査回路２０と、データ電流発生回路２５とを備える。
【００１７】
各画素２は、後ほど詳細に説明するように、電流駆動型表示素子（たとえばＥＬ素子やＬＥＤ）を有する。表示パネル部５において、複数の画素２は行列状に配置され、画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して、走査線ＳＬ１，ＳＬ２〜ＳＬｍが配置され、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線ＤＬ１，ＤＬ２〜ＤＬｖ（ｖ：自然数）が配置される。
【００１８】
行走査回路１０は、所定の走査周期に基づいて、画素行を順に選択する。ゲートドライバ１５は、行走査回路１０による選択結果に応じて、各走査線ＳＬ（走査線ＳＬ１〜ＳＬｍを総括的に示す）を順に選択状態へ活性化する。列走査回路２０は、所定の走査周期で画素列を順に選択する。
【００１９】
データ電流発生回路２５は、画素列にそれぞれ対応して設けられたデジタル／アナログ変換回路（Ｄ／Ａ変換回路）３０と、アナログスイッチなどで構成されるデータドライバ４０とを有する。
【００２０】
Ｄ／Ａ変換回路３０は、ｎビット（ｎ：３以上の整数）の表示信号を構成するデータビットＤ０，Ｄ１〜Ｄｎ−１を、ラッチ信号ＬＴに応答して列走査回路２０の指示するタイミングで取込んでラッチし、ラッチしたデータビットをアナログ電流であるデータ電流Ｉｄａｔへ変換する。データドライバ４０は、列走査回路２０の指示するタイミングで、Ｄ／Ａ変換回路３０からのデータ電流Ｉｄａｔを各データ線ＤＬ（データ線ＤＬ１，ＤＬ２〜ＤＬｖを総称したもの）へ伝達する。
【００２１】
なお、図１には、行走査回路１０、ゲートドライバ１５、列走査回路２０およびデータ電流発生回路２５が表示パネル部５と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部５の外部回路として設けることも可能である。
【００２２】
まず、図１に示した表示装置の実施の形態１に従う動作シーケンスを説明する。
【００２３】
図２は、図１に示した表示装置の動作を説明するシーケンス図である。
図２を参照して、実施の形態１に従う表示装置においては、フレーム周波数の逆数で与えられる１フレーム期間Ｔは、複数の期間Ｔ１およびＴ２に分割される。各画素は、期間Ｔ１において、最上位ビットを除くデータビットＤ０〜Ｄｎ−２に応じたデータ電流Ｉｄａｔの供給を受ける一方で、期間Ｔ２において、最上位のデータビットＤｎ−１に応じたデータ電流Ｉｄａｔの供給を受ける。
【００２４】
まず、期間Ｔ１において、ｎ個の画素行が一定周期で順に走査対象に選択される。これに応じて、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化される。
【００２５】
各走査線ＳＬの活性化期間において、１行分のデータビットＤ０〜Ｄｎ−２がシリアルに生成される。ラッチ信号ＬＴは、列走査回路２０によって順に活性化され、各ラッチ信号ＬＴの活性化タイミングに応答して、各Ｄ／Ａ変換回路３０は、対応のデータビットＤ０〜Ｄｎ−２を取込んでラッチする。
【００２６】
図２に示した動作波形図では、各画素は線順次駆動されて、１行分のデータ電流Ｉｄａｔが並列に供給される。各走査線ＳＬの活性化期間において、次に選択される画素行に対応したデータビットが伝達されている。各Ｄ／Ａ変換回路３０は、次に選択される画素行に対応するデータビットのラッチ動作と並行して、１行前の走査線の選択時に伝達されかつラッチしたデータビットＤ０〜Ｄｎ−２をアナログ変換してデータ電流Ｉｄａｔを生成する。
【００２７】
同様に、期間Ｔ２においても、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化され、各走査線ＳＬの活性化期間において、１行分のデータビットＤｎ−１（最上位ビット）がシリアルに生成される。期間Ｔ２においても、各走査線ＳＬの活性化期間において、次に選択される画素行に対応したデータビットが伝達されている。各Ｄ／Ａ変換回路３０は、次に選択される画素行に対応するデータビットのラッチ動作と並行して、１行前の走査線の選択時に伝達されかつラッチしたデータビットＤｎ−１をアナログ変換してデータ電流Ｉｄａｔを生成する。
【００２８】
期間Ｔ１およびＴ２のそれぞれにおいて、各Ｄ／Ａ変換回路３０によって生成されたデータ電流Ｉｄａｔは、データドライバ（アナログスイッチ）４０を介してデータ線ＤＬ１，ＤＬ２〜ＤＬｖへ並列に供給される。データ線ＤＬ１，ＤＬ２〜ＤＬｖにそれぞれ供給されたデータ電流Ｉｄａｔは、選択された画素行において、対応の走査線ＳＬの活性化に応答して、各画素へ伝達される。
【００２９】
次に、本発明における表示装置の構成について詳細に説明していく。
図３は、図１に示した画素２の構成例を示す回路図である。
【００３０】
図３には、一例として、発光素子として有機発光ダイオードＯＬＥＤを備えた電流プログラム型の画素回路構成が示される。電流プログラム型の画素については、たとえば“Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, Akira Yumoto et al., Asia Display / IDW'01(2001) pp.1395-1398に開示されている。
【００３１】
図３を参照して、画素２は、発光素子として設けられた有機発光ダイオードＯＬＥＤに対して、データ電流Ｉｄａｔに対応した電流を供給するための画素駆動回路３を含む。画素駆動回路３は、キャパシタ４と、ｎ型ＴＦＴ素子６，７と、ｐ型ＴＦＴ素子８，９とを有する。
【００３２】
ｎ型ＴＦＴ素子６は、対応するデータ線ＤＬおよびノードＮ０の間に電気的に接続され、そのゲートは対応する走査線ＳＬと接続されている。ｐ型ＴＦＴ素子８および９は、電源電圧Ｖｄｄおよび有機発光ダイオードＯＬＥＤの間に直列に接続される。ｎ型ＴＦＴ素子７は、ｐ型ＴＦＴ素子８および９の接続ノードとノードＮ０との間に電気的に接続される。ｐ型ＴＦＴ素子８のゲートはノードＮ０と接続され、ｐ型ＴＦＴ素子９およびｎ型ＴＦＴ素子７の各ゲートは対応する走査線ＳＬと結合されている。ノードＮ０の電圧、すなわちｐ型ＴＦＴ素子８のゲート・ソース間電圧（以下、単に「ゲート電圧」とも称する）は、ノードＮ０および電源電圧Ｖｄｄの間に接続されたキャパシタ４によって保持される。
【００３３】
有機発光ダイオードＯＬＥＤは、ｐ型ＴＦＴ素子９および共通電極の間に接続される。図３においては、有機発光ダイオードＯＬＥＤのカソードが共通電極と接続される「カソードコモン構成」が示される。共通電極には、所定電圧Ｖｓｓが供給される。所定電圧Ｖｓｓとしては、接地電圧または負電圧が用いられる。
【００３４】
対応の走査線ＳＬがハイレベルに活性化された画素では、ｎ型ＴＦＴ素子６および７がターンオンするため、電源電圧ＶｄｄからＴＦＴ素子６〜８を介してデータ線ＤＬへ至る電流経路が形成される。後ほど詳細に説明するように、Ｄ／Ａ変換回路３０は、データ線ＤＬと所定電圧Ｖｓｓとの間にデータ電流Ｉｄａｔを流す経路を形成するので、画素駆動回路３中の上記電流経路にデータ電流Ｉｄａｔが流される。
【００３５】
このとき、画素駆動回路３では、ｐ型ＴＦＴ素子８のドレインおよびゲート間がｎ型ＴＦＴ素子７によって電気的に接続されているため、ｐ型ＴＦＴ素子８にデータ電流Ｉｄａｔが通過するときのゲート電圧が、キャパシタ４によってノードＮ０に保持される。このように、走査線ＳＬの活性化期間において、表示輝度に応じたデータ電流Ｉｄａｔが画素駆動回路３によってプログラムされる。
【００３６】
その後、走査対象が切換わり、対応の走査線ＳＬがローレベルに非活性化されると、ｎ型ＴＦＴ素子６および７はターンオフされ、ｐ型ＴＦＴ素子９がターンオンされる。これにより、画素２では、電源電圧Ｖｄｄからｐ型ＴＦＴ素子８，９および有機発光ダイオードＯＬＥＤを介して共通電極（所定電圧Ｖｓｓ）へ至る電流経路が形成される。この結果、走査線ＳＬの活性化期間にプログラムされたデータ電流Ｉｄａｔを、走査線ＳＬの非活性化期間においても有機発光ダイオードＯＬＥＤへ継続的に供給することが可能となり、有機発光ダイオードＯＬＥＤは、データ電流Ｉｄａｔに応じた輝度を出力する。
【００３７】
図４は、図１に示したＤ／Ａ変換回路３０の構成例を示すブロック図である。
なお、以下においては、表示信号が４ビットのデジタル信号である場合、すなわちデータビットＤ０〜Ｄ３によって各画素の表示輝度が１６段階に設定される場合の構成例について代表的に説明する。
【００３８】
図４を参照して、Ｄ／Ａ変換回路３０は、ラッチ回路５０と、電流生成部６０とを有する。
【００３９】
ラッチ回路５０は、列走査回路２０からのラッチ信号ＬＴに応答して、図２で説明したタイミングにおいて、対応する画素列の表示信号を構成するデータビットＤ０〜Ｄ３を取込んでラッチする。既に説明したように、ラッチ回路５０は、データ電流の供給対象である、すなわち対応の走査線が活性化された画素行および、次に活性化される走査線に対応する画素行の２行分のデータビットをラッチする必要がある。
【００４０】
たとえば、ラッチ回路５０の内部には、走査線の選択が切換わるごとに交互に動作して、伝達されたデータビットを取込んでラッチする２系統のラッチユニット（図示せず）が配置されているものとする。このような構成を設けることにより、図４中において、ラッチ回路５０が出力するデータビットＤ０〜Ｄ３をデータ電流Ｉｄａｔの供給を受ける画素行に対応させることができる。
【００４１】
電流生成部６０は、最上位ビットを除くデータビットＤ０〜Ｄ２にそれぞれ対応して設けられたＤ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］を有する。以下に詳細に説明するように、本願発明に従う構成においては、Ｄ／Ａ変換回路３０は、ｎ個未満のＤ／Ａ変換ユニットを用いて、ｎビットに対応した階調表示を実現する。
【００４２】
Ｄ／Ａ変換ユニットＤＡＣ［０］は、入力されたデータビットに応じて、出力ノードＮｏ［０］へのビット重み付け電流Ｉ０の生成を実行あるいは停止する。具体的には、入力されたデータビットが論理ハイレベル（“１”）であるときに出力ノードＮｏ［０］にビット重み付け電流Ｉ０を生じさせ、入力されたデータビットが論理ローレベル（“０”）であるときには、出力ノードＮｏ［０］にビット重み付け電流Ｉ０を生じさせない。
【００４３】
同様に、Ｄ／Ａ変換ユニットＤＡＣ［１］は、入力されたデータビットに応じて、出力ノードＮｏ［１］へのビット重み付け電流Ｉ１の生成を実行あるいは停止し、Ｄ／Ａ変換ユニットＤＡＣ［２］は、入力されたデータビットに応じて、出力ノードＮｏ［２］へのビット重み付け電流Ｉ２の生成を実行あるいは停止する。
【００４４】
図２に示した期間Ｔ１においては、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］に対してデータビットＤ０〜Ｄ２がそれぞれ入力される一方で、期間Ｔ２においては、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々に対して最上位のデータビットＤ３が共通に入力される。
【００４５】
Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］がそれぞれ生成するビット重み付け電流Ｉ０〜Ｉ２は、２の累乗に従って段階的に設定される。具体的には、基準電流Ｉｒｅｆを用いて、Ｉ０＝Ｉｒｅｆ、Ｉ１＝２・ＩｒｅｆおよびＩ２＝４・Ｉｒｅｆとそれぞれ示される。
【００４６】
Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の出力ノードＮｏ［０］〜Ｎｏ［２］は互いに電気的に接続されている。このため、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］によって生じさせられるビット重み付け電流の和が、データ電流Ｉｄａｔとなる。
【００４７】
図５は、図４に示したＤ／Ａ変換ユニットの構成例を示す回路図である。Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々の構成は同様であるので、図５では、データビットＤ２に対応するＤ／Ａ変換ユニットＤＡＣ［２］の構成について代表的に説明する。
【００４８】
図５を参照して、基準電流配線７０〜７２は、ビット重み付け電流Ｉ０〜Ｉ２の基準値となる電流を生成する。すなわち、基準電流配線７０、７１および７２には、図示しない基準電流源より供給された、基準電流Ｉｒｅｆ、２・Ｉｒｅｆおよび４・Ｉｒｅｆがそれぞれ伝達されている。
【００４９】
さらに、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］で共有される制御信号ＳＭＰａ，ＳＭＰｂおよびＯＥａ，ＯＥｂが図１に示した列走査回路２０より供給されている。
【００５０】
Ｄ／Ａ変換ユニットＤＡＣ［２］は、ｎ型ＴＦＴ素子７４と、ｐ型ＴＦＴ素子７６と、ダミー負荷７８と、２系統の重み付け電流源８０ａ，８０ｂとを含む。
【００５１】
ｎ型ＴＦＴ素子７４は、内部ノードＮ１および出力ノードＮｏ［２］の間に電気的に接続される。ｐ型ＴＦＴ素子７６のソースは、ダミー負荷７８を介して電源電圧Ｖｄｄと電気的に接続され、ドレインは、内部ノードＮ１と電気的に接続される。ｎ型ＴＦＴ素子７４およびｐ型ＴＦＴ素子７６の各ゲートは、スイッチ回路７９の出力を受ける。
【００５２】
スイッチ回路７９は、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々に対応して設けられる。図５に示された、Ｄ／Ａ変換ユニットＤＡＣ［２］に対応するスイッチ回路７９は、ＴＦＴ素子７４および７６の各ゲートに対して、期間Ｔ１（図２）においてはデータビットＤ２を伝達し、期間Ｔ２（図２）においてはデータビットＤ３を伝達する。
【００５３】
あるいは、図２に示したように、下位データビットＤ０〜Ｄ２および最上位データビットＤ３が重複して伝達されることがない場合には、スイッチ回路７９と同様の機能を、下位データビット（Ｄ０〜Ｄ２の１つ）と上位データビットＤ３との論理ＯＲ演算結果を出力する論理ゲートで実現することも可能である。
【００５４】
重み付け電流源８０ａは、基準電流配線７２および内部ノードＮ２の間に電気的に接続されたｎ型ＴＦＴ素子８２ａと、内部ノードＮ２および所定電圧Ｖｓｓの間に接続されたｎ型ＴＦＴ素子８４ａと、内部ノードＮ２およびｎ型ＴＦＴ素子８４ａのゲートの間に接続されたｎ型ＴＦＴ素子８６ａと、ｎ型ＴＦＴ素子８４ａのゲートおよび所定電圧Ｖｓｓの間に接続されたキャパシタ８９ａと、内部ノードＮ１およびＮ２の間に電気的に接続されたｎ型ＴＦＴ素子８８ａとを有する。ｎ型ＴＦＴ素子８２ａおよび８６ａの各ゲートには制御信号ＳＭＰａが入力され、ｎ型ＴＦＴ素子８８ａのゲートには制御信号ＯＥａが入力される。
【００５５】
重み付け電流源８０ｂは、重み付け電流源８０ａと同様の構成を有し、ｎ型ＴＦＴ素子８２ａ〜８８ａおよびキャパシタ８９ａにそれぞれ対応する、ｎ型ＴＦＴ素子８２ｂ〜８８ｂおよびキャパシタ８９ｂを有する。ただし、ｎ型ＴＦＴ素子８２ｂおよび８６ｂの各ゲートには制御信号ＳＭＰｂが入力され、ｎ型ＴＦＴ素子８８ｂの各ゲートには制御信号ＯＥｂが入力される。
【００５６】
図３および図５に示されたＴＦＴ素子の材料としては、単結晶シリコン、非晶質シリコン（アモルファスシリコン）、低温ポリシリコンおよび有機薄膜等のいずれの材質も適用することができる。
【００５７】
２系統の重み付け電流源８０ａ，８０ｂは、その一方ずつが、基準電流のサンプリングを行なうサンプリング動作と、ビット重み付け電流を出力する出力動作とを交互に実行する。重み付け電流源８０ａがサンプリング動作を実行する一方で、重み付け電流源８０ｂが出力動作を実行する期間では、制御信号ＳＭＰａ，ＯＥｂがハイレベルへ設定され、制御信号ＳＭＰｂ，ＯＥａがローレベルへ設定される。反対に、重み付け電流源８０ｂがサンプリング動作を実行する一方で、重み付け電流源８０ａが出力動作を実行する期間では、制御信号ＳＭＰａ，ＯＥｂがローレベルへ設定され、制御信号ＳＭＰｂ，ＯＥａがハイレベルへ設定される。
【００５８】
図２に示した動作波形図においては、走査線ＳＬの選択の切換えに応答して、重み付け電流源８０ａ，８０ｂのサンプリング動作および出力動作が入換えられる。
【００５９】
重み付け電流源８０ａのサンプリング動作時には、制御信号ＳＭＰａの活性化（ハイレベル）に応答して、ｎ型ＴＦＴ素子８２ａおよび８６ａがターンオンする。これにより、基準電流配線７２からｎ型ＴＦＴ素子８２ａおよび８４ａを介して所定電圧Ｖｓｓに至るビット重み付け電流Ｉ２の経路が形成される。さらに、ｎ型ＴＦＴ素子８４ａの通過電流がＩ２（＝４・Ｉｒｅｆ）である場合でのゲート電圧が、キャパシタ８９ａによって保持される。一方、ｎ型ＴＦＴ素子８８ａは、制御信号ＯＥａの非活性化（ローレベル）に応答して、ターンオフされている。このように、サンプリング動作時には、対応のビット重み付け電流Ｉ２を正確に発生させるためのゲート電圧が生成され、かつキャパシタ８９ａによって保持される。
【００６０】
反対に、重み付け電流源８０ａの出力動作時においては、制御信号ＳＭＰａの非活性化（ローレベル）および制御信号ＯＥａの活性化（ハイレベル）に応答して、ｎ型ＴＦＴ素子８２ａおよび８６ａはターンオフされ、ｐ型ＴＦＴ素子８８ａはターンオンされる。この結果、重み付け電流源８０ａには、ノードＮ１から所定電圧Ｖｓｓへ至る経路が形成される。このとき、ｎ型ＴＦＴ素子８４ａのゲート電圧は、サンプリング動作によって、電流Ｉ２（＝４・Ｉｒｅｆ）を流すためのレベルに予め設定されている。
【００６１】
ノードＮ１は、入力されるデータビットＤ２またはＤ３が“０”であるときには、ｐ型ＴＦＴ素子７６のターンオンおよびｎ型ＴＦＴ素子７４のターンオフに応答して、出力ノードＮｏ［２］とは切離される一方でダミー負荷７８を介して電源電圧Ｖｄｄと生成される。この結果、ノードＮ１にビット重み付け電流Ｉ２が生じるものの、出力ノードＮｏ［２］には、ビット重み付け電流Ｉ２は発生しない。
【００６２】
一方、入力されるデータビットＤ２またはＤ３が“１”であるときには、ｐ型ＴＦＴ素子７６のターンオフおよびｎ型ＴＦＴ素子７４のターンオンに応答して、出力ノードＮｏ［２］からｎ型ＴＦＴ素子８８ａおよび８４ａを介して所定電圧Ｖｓｓへ至る、ビット重み付け電流Ｉ２を流すための電流経路が形成される。出力ノードＮｏ［２］は、他のＤ／Ａ変換ユニットの出力ノードＮｏ［１］，Ｎｏ［２］と電気的に接続されるとともに、対応のデータ線ＤＬを介して図３に示した画素２と接続されている。
【００６３】
既に説明したように、選択された画素２には、データ線ＤＬから電源電圧Ｖｄｄへ至る経路が形成されている。したがって、データ線ＤＬには、並列接続されたＤ／Ａ変換ユニット［０］〜ＤＡＣ［２］によって発生されたビット重み付け電流の和が流されて、画素２へ供給される。この結果、電流生成部６０は、Ｄ／Ａ変換ユニット［０］〜ＤＡＣ［２］への入力データビットに応答して、０〜７・Ｉｒｅｆ（＝Ｉ０＋Ｉ１＋Ｉ２）の８段階のデータ電流Ｉｄａｔをデータ線ＤＬへ供給することが可能である。
【００６４】
図６は、図２に示した期間Ｔ１およびＴ２におけるデータ電流Ｉｄａｔの設定を説明する概念図である。
【００６５】
図６を参照して、期間Ｔ１においては、最上位ビットを除くデータビットＤ０〜Ｄ２に応じた階調表示を行なうために、データ電流Ｉｄａｔは、０〜７・Ｉｒｅｆの８段階のいずれかに選択的に設定される。これに対して、期間Ｔ２においては、最上位のデータビットＤ３に応じて、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々が共通にオンまたはオフされることにより、２値的なオンオフ表示が実行される。すなわち、データ電流Ｉｄａｔは、０または期間Ｔ１におけるデータ電流Ｉｄａｔの最大値と同一の７・Ｉｒｅｆのいずれかに選択的に設定される。
【００６６】
さらに、期間Ｔ１およびＴ２の比は、期間Ｔ１におけるデータ電流Ｉｄａｔの最大値７・Ｉｒｅｆと、データビットＤ３＝“１”に対応して供給されるべきデータ電流８・Ｉｒｅｆとの比に応じて、Ｔ１：Ｔ２＝７：８となるように設定される。この結果、期間Ｔ１の１フレーム期間Ｔに対する比を１／ｋ（ｋ＝Ｔ１／Ｔ）と定義すると、１フレーム期間におけるデータ電流Ｉｄａｔの積分値について、０，Ｉｒｅｆ／ｋ，２・Ｉｒｅｆ／ｋ〜１６・Ｉｒｅｆ／ｋの１６階調に設定することができる。
【００６７】
周知のように、フレーム周波数は人間の視覚が感知可能な周波数よりもはるかに高く設定されている。したがって、実施の形態１に従う構成によれば、３ビット分のＤ／Ａ変換構成（図４，５のＤ／Ａ変換ユニット）を用いて、人間の目に対しては、各画素において１フレーム期間内で４ビット分の１６段階の階調表示を実行できる。
【００６８】
また、各画素における１フレーム期間内での電流積分値に着目すると、１フレーム期間内でデータ電流Ｉｄａｔを一定とする一般的な構成と比較して、必要な基準電流Ｉｒｅｆは、上記の比率ｋに応じてｋ倍となる。したがって、各画素で電流値が輝度に比例する場合において、データ電流Ｉｄａｔのダイナミックレンジをｋ倍にする必要がある。これにより、１階調当りのデータ電流のダイナミックレンジがｋ倍になるので、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の出力電流精度が一般的な構成よりも緩和されるという利点も発生する。
【００６９】
なお、図６において、期間Ｔ１およびＴ２を入換えて、前半の期間において最上位ビットＤ３に応じたオンオフ表示を実行し、後半の期間において、下位のデータビットＤ０〜Ｄ２に応じた階調表示を行なう構成としてもよい。
【００７０】
また、図５に示したＤ／Ａ変換ユニットと図２に示した画素との構成の組合せによれば、データ電流Ｉｄａｔは、データ線ＤＬからＤ／Ａ変換ユニットＤＡＣ（電流減）へ流入する方向に発生する。しかし、これとは逆方向にデータ電流が生じるような他の構成の画素およびＤ／Ａ変換ユニット（電流源）が適用された表示装置においても、図６に説明したようなデータ電流設定に基づいて、同様に本願発明を適用することが可能である。
【００７１】
すなわち、画素およびＤ／Ａ変換ユニットは、図２および図５にそれぞれ示された構成例に限定されるものではなく、本願発明は電流駆動素子を各画素に備えた表示装置に共通に適用可能である。
【００７２】
[実施の形態１の変形例]
実施の形態１では、図２に示したように、最上位ビットを除くデータビットＤ０〜Ｄ２および最上位のデータビットＤ３とが、別々の期間Ｔ１およびＴ２に伝達される構成を前提とした。
【００７３】
しかし、駆動方式によっては、全データビットＤ０〜Ｄ３が同一期間内に伝達される構成もありえるので、この場合には、以下に説明するように、期間Ｔ２であるかどうかを判断するために、最上位ビットのラッチ機能を含めた判定回路の配置が必要となる。
【００７４】
図７は、実施の形態１の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【００７５】
図７を参照して、実施の形態１の変形例に従うＤ／Ａ変換回路３０♯は、図４に示したＤ／Ａ変換回路３０と比較して、電流生成部６０が判定回路６５をさらに含む点で異なる。判定回路６５は、ラッチ回路５０にラッチされたデータビットＤ３を受けて、変換データビットＤ３♯を出力する。変換データビットＤ３♯は、図５に示したスイッチ回路７９によって、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々へ伝達される。
【００７６】
図８は、判定回路６５の動作を示す概念図である。
図８を参照して、判定回路６５は、期間Ｔ１においては、データビットＤ３のレベルにかかわらず変換データビットＤ３♯を“０”に固定する。これに対して、期間Ｔ２において、判定回路６５は、変換データビットＤ３♯をデータビットＤ３と同レベルに設定する。これにより、期間Ｔ２において、図６と同様のオンオフ表示が実行される。Ｄ／Ａ変換回路３０♯の判定回路６５以外の構成については、実施の形態１に従うＤ／Ａ変換回路３０と同様であるので詳細な説明は繰り返さない。
【００７７】
このような構成とすることにより、全データビットが同じ期間に伝達される構成においても、実施の形態１に従う表示装置を実現できる。
【００７８】
［実施の形態２］
実施の形態２においては、画素の駆動方式やＤ／Ａ変換回路の配置が異なる構成に対する本願発明の適用について説明する。
【００７９】
図９は、本発明の実施の形態２に従う表示装置１ａの構成を示す全体ブロック図である。
【００８０】
図９を参照して、実施の形態２に従う表示装置１ａは、各画素を点順次駆動するための構成を有し、図１に示した実施の形態１に従う表示装置１と比較して、Ｄ／Ａ変換回路３０が複数のデータ線ＤＬによって共有される点が異なる。図９の構成例では、１個のＤ／Ａ変換回路３０が全データ線ＤＬ１〜ＤＬｖによって共有される。
【００８１】
図１０は、図９に示された実施の形態２に従う表示装置の動作を説明する波形図である。
【００８２】
図１０を参照して、１フレーム期間Ｔは、図２と同様に、複数の期間Ｔ１およびＴ２に分割される。期間Ｔ１およびＴ２の各々において、データ線ＤＬ１〜ＤＬｖのうちの１つが順に選択される。アナログスイッチで構成されるデータドライバ４０は、選択されたデータ線ＤＬとＤ／Ａ変換回路３０の出力ノードとを接続する。各データ線ＤＬの選択期間中において、走査線ＳＬ１〜ＳＬｍは、所定周期で順に活性化される。
【００８３】
期間Ｔ１では、走査線ＳＬの活性化の切換えに同期して、最上位のデータビットＤｎを除く下位のデータビットＤ１〜Ｄｎ−２がシリアルに伝達される。すなわち、Ｄ／Ａ変換回路３０は、順次伝達される下位データビットＤ０〜Ｄｎ−２を逐次取込んで、これに応じたデータ電流Ｉｄａｔを生成していく。生成されたデータ電流Ｉｄａｔは、選択されたデータ線ＤＬを介して、走査線ＳＬ１〜ＳＬｍの活性化の切換えに応答して、点順次走査された各画素へ書込まれる。
【００８４】
期間Ｔ２においては、走査線ＳＬの活性化の切換えに同期して、最上位データビットＤｎ−１がシリアルに伝達され、Ｄ／Ａ変換回路３０は、最上位データビットＤｎ−１に応じたデータ電流Ｉｄａｔを逐次生成する。生成されたデータ電流Ｉｄａｔは、期間Ｔ１と同様にして、点順次走査された各画素へ書込まれる。
【００８５】
期間Ｔ１およびＴ２のそれぞれにおいて、データ電流Ｉｄａｔを実施の形態１（図６）で説明したのと同様に設定することによって、実施の形態２に従う表示装置についても、実施の形態１に従う表示装置と同様の効果を享受できる。
【００８６】
また、全データビットＤ０〜Ｄｎ−１が同じ期間に伝達される場合には、図９において、Ｄ／Ａ変換回路３０に代えてＤ／Ａ変換回路３０♯（図７）を用いればよい。
【００８７】
すなわち、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬによって共有し、かつ、各画素を点順次駆動する構成の表示装置に対しても、本願発明を適用することが可能である。なお、このような構成では、Ｄ／Ａ変換回路の配置個数は削減されるものの、Ｄ／Ａ変換回路を初めとする回路全体について、高周波駆動が必要となる。
【００８８】
［実施の形態２の変形例］
図１１は、実施の形態２の変形例に従う表示装置１ｂの構成を示すブロック図である。
【００８９】
図１１を参照して、表示装置１ｂは、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬ１〜ＤＬｖで供給するとともに、各画素を線順次駆動する。このため、図１０におけるデータドライバ（アナログスイッチ）４０は、アナログラッチなどで構成されるデータドライバ４０♯に置換されている。
【００９０】
また、Ｄ／Ａ変換回路３０中には、１行分のデータビットを一時的に保持するラッチ機能を設けてもよい。このようなラッチ機能が、実施の形態１と同様に２系統（２行分）設けられているか、あるいは１系統（１行分）のみ設けられているかによって、表示装置１ｂの動作は異なってくる。その他の構成は、図１０に示した表示装置１ａと同様であるので詳細な説明は繰返さない。
【００９１】
図１２には、Ｄ／Ａ変換回路３０中に２系統のラッチ機能が設けられている場合の動作例が示される。
【００９２】
図１２において、ラッチ信号ＬＴ，走査線ＳＬの活性化タイミング、データ電流Ｉｄａｔの供給タイミングおよびデータビットＤ０〜Ｄｎ−１の伝達タイミング等は、図２に示した動作波形と同様であるので、詳細な説明は繰り返さない。
【００９３】
２系統のラッチ機能は、走査線の選択が切換わるごとに交互に一方が動作して、伝達されたデータビットをラッチする。データ電流Ｉｄａｔは、他方のラッチ機能が、１行前の走査線選択期間にラッチしたデータビットに基づいて生成される。
【００９４】
データ線ＤＬ１〜ＤＬｖで共有されるＤ／Ａ変換回路３０によって、逐次生成される１行分のデータ電流Ｉｄａｔは、データドライバ４０♯によってアナログラッチされ、各データ線ＤＬへ並列に供給される。
【００９５】
これに対して、図１３には、Ｄ／Ａ変換回路３０中に１系統のデータラッチ機能が設けられている場合の動作例が示される。この場合には、各Ｄ／Ａ変換ユニットについても、基準電流サンプリング動作と電流出力動作とを交互に実行する２つの電流源（図５における８０ａおよび８０ｂ）を設けずに、１系統の電流源のみによって構成可能である。
【００９６】
図１３を参照して、まず期間Ｔ１において、ｎ個の画素行が一定周期で順に走査対象に選択される。これに応じて、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化される。
【００９７】
各走査線ＳＬの活性化期間の前半において、ラッチ信号ＬＴが順に活性化されて、シリアルに生成された１行分の表示信号（データビットＤ１〜Ｄｎ−２）が順にＤ／Ａ変換回路に取込まれ、データ電流Ｉｄａｔへアナログ変換される。Ｄ／Ａ変換回路３０によって順に生成されたデータ電流Ｉｄａｔは、データドライバ４０♯に送られてアナログラッチされる。
【００９８】
次に、走査線ＳＬの活性化期間の後半において、データドライバ４０♯にラッチされた１行分の画素に対応するデータ電流Ｉｄａｔは、データ線ＤＬ１〜ＤＬｖへ並列に供給される。これにより、１行分のデータ電流Ｉｄａｔの書込が実行される。以降、各走査線ＳＬの活性化期間において同様の動作が繰返される。
【００９９】
一方、期間Ｔ２では、各走査線ＳＬの活性化期間において、最上位のデータビットＤ３に応じた１行分のデータ電流Ｉｄａｔが、期間Ｔ１と同様の動作によって供給される。
【０１００】
したがって、図１１〜１３で説明したような、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬによって共有し、かつ、各画素を線順次駆動する構成の表示装置に対しても、期間Ｔ１およびＴ２のそれぞれにおいて、データ電流Ｉｄａｔを実施の形態１（図６）で説明したのと同様に設定することによって、本願発明を適用することが可能である。また、全データビットＤ０〜Ｄｎ−１が同じ期間に伝達される構成に対しては、図１１において、Ｄ／Ａ変換回路３０に代えてＤ／Ａ変換回路３０♯（図７）を用いればよい。
【０１０１】
［実施の形態３］
実施の形態１においては、１フレーム期間を２つの期間に分割して、（ｎ−１）個のＤ／Ａ変換ユニットを用いてｎビット分の階調表示を実現する構成について説明した。実施の形態３においては、Ｄ／Ａ変換ユニット（電流源）の個数をさらに削減して、ｎビット分の階調表示を実現する構成について説明する。
【０１０２】
実施の形態３においては、１フレーム期間は３つの期間Ｔ１〜Ｔ３に分割され、Ｄ／Ａ変換回路３０には、（ｎ−２）個のＤ／Ａ変換ユニットが配置される。
【０１０３】
図１４は、図１に示した表示装置の本発明の実施の形態３に従う動作を説明する波形図である。
【０１０４】
図１４を参照して、実施の形態３においては、１フレーム期間Ｔは、複数の期間Ｔ１、Ｔ２およびＴ３に分割される。各画素は、期間Ｔ１において、上位のデータビットＤｎ−１およびＤｎ−２を除くデータビットＤ０〜Ｄｎ−３に応じたデータ電流Ｉｄａｔの供給を受ける。さらに、各画素は、期間Ｔ２において、上位のデータビットＤｎ−２に応じたデータ電流Ｉｄａｔの供給を受け、期間Ｔ３において、最上位のデータビットＤｎ−１に応じたデータ電流Ｉｄａｔの供給を受ける。
【０１０５】
期間Ｔ１〜Ｔ３の各々での動作は、伝達されるデータビットが異なる点以外は図２で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１０６】
図１５は、実施の形態３に従うＤ／Ａ変換回路の構成例を示すブロック図である。なお、実施の形態３においても、表示信号が４ビットのデジタル信号である場合の構成例について代表的に説明する。
【０１０７】
図１５を参照して、実施の形態３に従うＤ／Ａ変換回路３１は、図１に示した表示装置１において、Ｄ／Ａ変換回路３０に代えて設けられる。Ｄ／Ａ変換回路３１は、ラッチ回路５０および電流生成部６１を含む。電流生成部６１は、Ｄ／Ａ変換回路３０中の電流生成部６０（図４）と比較して、下位のデータビットＤ０およびＤ１に対してのみＤ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］がそれぞれ設けられており、データビットＤ２およびＤ３に対応するＤ／Ａ変換ユニットの配置が省略されている点で異なる。
【０１０８】
図４で説明したのと同様に、Ｄ／Ａ変換ユニットＤＡＣ［０］は、入力されたデータビットに応じて、出力ノードＮｏ［０］へのビット重み付け電流Ｉ０の生成を実行あるいは停止し、Ｄ／Ａ変換ユニットＤＡＣ［１］は、入力されたデータビットに応じて、出力ノードＮｏ［１］へのビット重み付け電流Ｉ１の生成を実行あるいは停止する。既に説明したように、ビット重み付け電流Ｉ０，Ｉ１は、基準電流Ｉｒｅｆを用いて、Ｉ０＝Ｉｒｅｆ、Ｉ１＝２・Ｉｒｅｆとそれぞれ示される。
【０１０９】
図１４に示した期間Ｔ１においては、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］に対してデータビットＤ０およびＤ１がそれぞれ入力される一方で、期間Ｔ２においては、Ｄ／Ａ変換ユニットＤＡＣ［０］，ＤＡＣ［１］の各々に対してデータビットＤ２が入力され、期間Ｔ３においては、Ｄ／Ａ変換ユニットＤＡＣ［０］，ＤＡＣ［１］の各々に対してデータビットＤ３が入力される。
【０１１０】
また、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の出力ノードＮｏ［０］およびＮｏ［１］は互いに電気的に接続されているので、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］によって生じさせられるビット重み付け電流の和が、データ電流Ｉｄａｔとなる。
【０１１１】
図１６は、実施の形態３に従うデータ電流の設定を説明する概念図である。
図１６を参照して、期間Ｔ１においては、上位のデータビットＤ２およびＤ３を除く下位データビットＤ０およびＤ１に応じた階調表示を行なうために、データ電流Ｉｄａｔは、０〜３・Ｉｒｅｆ（＝Ｉ０＋Ｉ１）の４段階のいずれかに選択的に設定される。これに対して、期間Ｔ２においては、上位のデータビットＤ２に応じて、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々が共通にオンまたはオフされて、２値的なオンオフ表示が実行される。すなわち、データ電流Ｉｄａｔは、０または３・Ｉｒｅｆのいずれかに選択的に設定される。同様に、期間Ｔ３においても、最上位のデータビットＤ３に応じて、期間Ｔ２と同様の２値的なオンオフ表示が実行される。
【０１１２】
期間Ｔ１、Ｔ２およびＴ３の比は、期間Ｔ１におけるデータ電流Ｉｄａｔの最大値３・Ｉｒｅｆと、データビットＤ２＝“１”に対応して供給されるべきビット重み付け電流４・Ｉｒｅｆと、データビットＤ３＝“１”に対応して供給されるべきビット重み付け電流８・Ｉｒｅｆとの比に応じて、Ｔ１：Ｔ２：Ｔ３＝３：４：８となるように設定される。
【０１１３】
なお、図６でも説明したように、期間Ｔ１，Ｔ２およびＴ３を設ける順番は、１フレーム期間内で任意に入換え可能である。
【０１１４】
このような構成とすることにより、実施の形態１よりもさらに１ビット分少ない個数のＤ／Ａ変換ユニット（電流源）を用いて、１フレーム期間におけるデータ電流Ｉｄａｔの積分値を１６階調に設定して、各画素において実施の形態１と同様の階調表示を実行できる。
【０１１５】
[実施の形態３の変形例]
実施の形態３においても全データビットＤ０〜Ｄ３が同一期間内に伝達される構成においては、期間Ｔ２，Ｔ３であるかどうかを判断するために、上位ビットのラッチ機能を含めた判定回路の配置が必要となる。
【０１１６】
図１７は、実施の形態３の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【０１１７】
図１７を参照して、実施の形態３の変形例に従うＤ／Ａ変換回路３１♯は、図１５に示したＤ／Ａ変換回路３１と比較して、判定回路６５および６６をさらに含む点で異なる。
【０１１８】
判定回路６５は、ラッチ回路５０にラッチされたデータビットＤ３を受けて、変換データビットＤ３♯を出力する。変換データビットＤ３♯は、図１４の期間Ｔ３において、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々へ伝達される。
【０１１９】
同様に、判定回路６６は、ラッチ回路５０にラッチされたデータビットＤ２を受けて、変換データビットＤ２♯を出力する。変換データビットＤ２♯は、図１４の期間Ｔ２において、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々へ伝達される。
【０１２０】
図１８は、図１７に示した判定回路の動作を示す概念図である。
図１８を参照して、判定回路６５は、期間Ｔ１およびＴ２においては、データビットＤ３のレベルにかかわらず変換データビットＤ３♯を“０”に固定する一方で、期間Ｔ３では、変換データビットＤ３♯をデータビットＤ３と同じレベルに設定する。
【０１２１】
同様に、判定回路６６は、期間Ｔ１およびＴ３においては、データビットＤ２のレベルにかかわらず変換データビットＤ２♯を“０”に固定する一方で、期間Ｔ２では、変換データビットＤ２♯をデータビットＤ２と同レベルに設定する。
【０１２２】
これにより、期間Ｔ２およびＴ３において、図１６で説明したオンオフ表示が実行される。実施の形態３の変形例に従うＤ／Ａ変換回路３１♯の判定回路６５，６６以外の構成については、実施の形態３のＤ／Ａ変換回路３１と同様であるので詳細な説明は繰り返さない。
【０１２３】
このような構成とすることにより、全データビットが同じ期間に伝達される構成においても、実施の形態３に従う表示装置を実現できる。
【０１２４】
また、実施の形態３およびその変形例は、実施の形態２で説明した、図９〜図１３に示す動作形態の表示装置についても、同様に適用できる。
【０１２５】
なお、実施の形態１および３では、４ビットの表示信号による階調表示において、１ビットまたは２ビット分のＤ／Ａ変換構成（Ｄ／Ａ変換ユニット）の配置を省略可能な構成について説明したが、本願発明が適用される表示装置における表示信号のビット数はこのような場合に限定されるものではない。すなわち、本願発明は、上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を含むｎビット（ｎ：３以上の整数）の表示信号に基づいて階調表示を行なう表示装置に共通に適用することができる。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２７】
【発明の効果】
以上説明したように、本発明に従う表示装置および表示方法によれば、ｎビットの表示信号のうちの上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く（ｎ−ｊ）ビット分のＤ／Ａ変換構成を用いて、各画素において各フレーム期間でｎビット分の階調数を表示できる。また、１フレーム期間内でデータ電流を一定とする一般的な構成と比較して、データ電流のダイナミックレンジが拡大されるので、アナログ電流の設定精度が、緩和されるという利点も発生する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う表示装置の全体構成を示すブロック図である。
【図２】 実施の形態１に従う表示装置の動作を説明する波形図である。
【図３】 図１に示した画素２の構成例を示す回路図である。
【図４】 実施の形態１に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図５】 図４に示したＤ／Ａ変換ユニットの構成例を示す回路図である。
【図６】 実施の形態１に従うデータ電流の設定を説明する概念図である。
【図７】 実施の形態１の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図８】 図７に示した判定回路の動作を示す概念図である。
【図９】 本発明の実施の形態２に従う表示装置の構成を示す全体ブロック図である。
【図１０】 図９に示した表示装置の動作を説明する波形図である。
【図１１】 本発明の実施の形態２の変形例に従う表示装置の構成を示す全体ブロック図である。
【図１２】 図１１に示した表示装置の第１の動作例を説明する波形図である。
【図１３】 図１１に示した表示装置の第２の動作例を説明する波形図である。
【図１４】 本発明の実施の形態３に従う表示装置の動作を説明する波形図である。
【図１５】 実施の形態３に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図１６】 実施の形態３に従うデータ電流の設定を説明する概念図である。
【図１７】 実施の形態３の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図１８】 図１７に示した判定回路の動作を示す概念図である。
【符号の説明】
１，１ａ，１ｂ 表示装置、２ 画素、５ 表示パネル部、２５ データ電流発生回路、３０，３０♯，３１，３１♯ Ｄ／Ａ変換回路、４０，４０♯ データドライバ、５０ ラッチ回路、６０，６１ 電流生成部、６５，６６ 判定回路、７９ スイッチ回路、８０ａ，８０ｂ 重み付け電流源、Ｄ０〜Ｄｎ−１ データビット、Ｄ２♯，Ｄ３♯ 変換データビット、ＤＡＣ［０］〜ＤＡＣ［２］ Ｄ／Ａ変換ユニット、ＤＬ１，ＤＬ２〜ＤＬｖ データ線、Ｉ０，Ｉ１，Ｉ２ ビット重み付け電流、Ｉｄａｔ データ電流、Ｉｒｅｆ 基準電流、Ｎｏ［０］〜Ｎｏ［２］ 出力ノード、ＯＬＥＤ 有機発光ダイオード、ＳＬ１，ＳＬ２〜ＳＬｍ 走査線、Ｔ サイクル期間、Ｔ１，Ｔ２，Ｔ３ 期間、Ｖｄｄ 電源電圧、Ｖｓｓ 所定電圧。
【発明の属する技術分野】
この発明は、表示装置に関し、より特定的には、電流駆動型発光素子を各画素に備え、かつ、デジタル信号に基づいた階調表示を実行する表示装置に関する。
【０００２】
【従来の技術】
フラットパネルタイプの表示装置として、各画素が電圧駆動型表示素子で構成された液晶ディスプレイ（ＬＣＤ）や、各画素が電流駆動型表示素子で構成されたエレクトロルミネッセンス（ＥＬ）表示装置などが注目されている。電流駆動型表示素子としては、発光ダイオード（ＬＥＤ）もよく知られている。
【０００３】
一般に、これらの表示装置においては、行列状に配置された複数の画素は、点順次走査や線順次走査によって順次駆動されて、表示信号の供給を受ける。そして、各画素は、次に駆動されるまでの間、供給された表示信号に応じた輝度を、出力する。たとえば、非特許文献１および２には、液晶ディスプレイ装置における駆動方式の代表例が示されている。
【０００４】
各画素が受ける表示信号は、階調表示を実現するために通常アナログ信号となる。表示信号は、表示素子が電圧駆動素子（ＬＣＤなど）の場合はアナログ電圧であり、表示素子が電流駆動型（ＥＬやＬＥＤなど）の場合にはアナログ電流となる。
【０００５】
これらのアナログ電圧やアナログ電流を、各表示素子で表示される最大輝度（白）および最小輝度（黒）の中間レベルに設定することによって、各画素における階調表示を実行することができる。
【０００６】
【非特許文献１】
「Ｐａｒｔ．３−１ 液晶の現状と将来展望〜液晶ディスプレイを発展させた基本技術をツールから解説〜」，ブラットパネルディスプレイ２００１，日経ＢＰ社，２０００年１０月２５日，ｐ．１００−１０１
【０００７】
【非特許文献２】
「基礎からのＬＣＤ技術 第７章 液晶ディスプレイの表示方法」，月刊エルシーディ・インテリジェンス １９９７年増刊号，プレスジャーナル，平成９年８月２５日，ｐ．５１
【０００８】
【発明が解決しようとする課題】
しかしながら、表示パネルに対して、表示信号をアナログ電圧またはアナログ電流として直接供給する構成においては、階調数が増加した場合に、その設定精度を維持することが困難となる。したがって、一般的には、表示すべき階調を示すための複数ビットのデジタル信号が表示パネルに与えられ、各画素に対しては、当該デジタル信号をデジタル／アナログ変換（Ｄ／Ａ変換）して得られたアナログ電圧またはアナログ電流を供給する構成が一般的である。
【０００９】
しかしながら、このようなＤ／Ａ変換を伴う階調表示方式では、階調数の増加、すなわち表示信号のビット数の増加に伴って、Ｄ／Ａ変換回路が大型化するという問題点が生じる。
【００１０】
特に、表示パネルの画素数や動作周波数の関係から、表示ラインごとにＤ／Ａ変換回路を配置する構成とした場合には、この問題点が顕著になって表示装置全体の面積が増大してしまう。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電流駆動型素子を各画素に備えた表示装置において、デジタル信号に従った階調表示を実行するためのＤ／Ａ変換関連の回路面積を削減することである。
【００１２】
【課題を解決するための手段】
この発明に従う表示装置は、ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示装置であって、各々が電流駆動型表示素子を有する複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、データ電流発生回路は、表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位ｋビット（ｋ：ｋ＝ｎ−ｊで示される整数）にそれぞれ対応して設けられ、それぞれの出力ノードが互いに電気的に接続されたｋ個のＤ／Ａ変換ユニットを含み、ｋ個のＤ／Ａ変換ユニットのそれぞれは、入力された表示信号のうちの１ビットに応じて、第１から第ｋのビット重み付け電流を出力ノードに発生させ、各画素におけるフレーム期間は、表示信号の下位ｋビットに応じた階調表示を行なうための第１の期間と、上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、ｋ個のＤ／Ａ変換ユニットは、第１の期間において、下位ｋビットの入力をそれぞれ受けて、第１から第ｋのビット重み付け電流の生成を実行または停止し、ｋ個のＤ／Ａ変換ユニットの各々は、ｊ個の第２の期間のそれぞれにおいて、上位ｊビットのうちの対応する１ビットを共通に受けて、第１から第ｋのビット重み付け電流の生成を共通に実行または停止する。
【００１３】
この発明に従う表示方法は、各画素が電流駆動型発光素子を備えた表示装置における、ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示方法であって、各画素におけるフレーム期間は、表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位（ｎ−ｊ）ビットに応じた階調表示を行なうための第１の期間と、上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、各画素は、第１の期間において、下位（ｎ−ｊ）ビットに応じて段階的に設定される第１のデータ電流を供給され、かつ、ｊ個の第２の期間のそれぞれにおいて、上位ｊビットのうちの対応する１ビットに応じて、第２のデータ電流の供給を実行あるいは停止され、第２のデータ電流は、第１の期間における第１のデータ電流の最大値と実質的に同一である。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１に従う表示装置の全体構成を示すブロック図である。
【００１６】
図１を参照して、本発明に従う表示装置１は、複数の画素２が行列状に配置された表示パネル部５と、行走査回路１０と、ゲートドライバ１５と、列走査回路２０と、データ電流発生回路２５とを備える。
【００１７】
各画素２は、後ほど詳細に説明するように、電流駆動型表示素子（たとえばＥＬ素子やＬＥＤ）を有する。表示パネル部５において、複数の画素２は行列状に配置され、画素の行（以下、単に「画素行」とも称する）にそれぞれ対応して、走査線ＳＬ１，ＳＬ２〜ＳＬｍが配置され、画素の列（以下、単に「画素列」とも称する）にそれぞれ対応してデータ線ＤＬ１，ＤＬ２〜ＤＬｖ（ｖ：自然数）が配置される。
【００１８】
行走査回路１０は、所定の走査周期に基づいて、画素行を順に選択する。ゲートドライバ１５は、行走査回路１０による選択結果に応じて、各走査線ＳＬ（走査線ＳＬ１〜ＳＬｍを総括的に示す）を順に選択状態へ活性化する。列走査回路２０は、所定の走査周期で画素列を順に選択する。
【００１９】
データ電流発生回路２５は、画素列にそれぞれ対応して設けられたデジタル／アナログ変換回路（Ｄ／Ａ変換回路）３０と、アナログスイッチなどで構成されるデータドライバ４０とを有する。
【００２０】
Ｄ／Ａ変換回路３０は、ｎビット（ｎ：３以上の整数）の表示信号を構成するデータビットＤ０，Ｄ１〜Ｄｎ−１を、ラッチ信号ＬＴに応答して列走査回路２０の指示するタイミングで取込んでラッチし、ラッチしたデータビットをアナログ電流であるデータ電流Ｉｄａｔへ変換する。データドライバ４０は、列走査回路２０の指示するタイミングで、Ｄ／Ａ変換回路３０からのデータ電流Ｉｄａｔを各データ線ＤＬ（データ線ＤＬ１，ＤＬ２〜ＤＬｖを総称したもの）へ伝達する。
【００２１】
なお、図１には、行走査回路１０、ゲートドライバ１５、列走査回路２０およびデータ電流発生回路２５が表示パネル部５と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部５の外部回路として設けることも可能である。
【００２２】
まず、図１に示した表示装置の実施の形態１に従う動作シーケンスを説明する。
【００２３】
図２は、図１に示した表示装置の動作を説明するシーケンス図である。
図２を参照して、実施の形態１に従う表示装置においては、フレーム周波数の逆数で与えられる１フレーム期間Ｔは、複数の期間Ｔ１およびＴ２に分割される。各画素は、期間Ｔ１において、最上位ビットを除くデータビットＤ０〜Ｄｎ−２に応じたデータ電流Ｉｄａｔの供給を受ける一方で、期間Ｔ２において、最上位のデータビットＤｎ−１に応じたデータ電流Ｉｄａｔの供給を受ける。
【００２４】
まず、期間Ｔ１において、ｎ個の画素行が一定周期で順に走査対象に選択される。これに応じて、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化される。
【００２５】
各走査線ＳＬの活性化期間において、１行分のデータビットＤ０〜Ｄｎ−２がシリアルに生成される。ラッチ信号ＬＴは、列走査回路２０によって順に活性化され、各ラッチ信号ＬＴの活性化タイミングに応答して、各Ｄ／Ａ変換回路３０は、対応のデータビットＤ０〜Ｄｎ−２を取込んでラッチする。
【００２６】
図２に示した動作波形図では、各画素は線順次駆動されて、１行分のデータ電流Ｉｄａｔが並列に供給される。各走査線ＳＬの活性化期間において、次に選択される画素行に対応したデータビットが伝達されている。各Ｄ／Ａ変換回路３０は、次に選択される画素行に対応するデータビットのラッチ動作と並行して、１行前の走査線の選択時に伝達されかつラッチしたデータビットＤ０〜Ｄｎ−２をアナログ変換してデータ電流Ｉｄａｔを生成する。
【００２７】
同様に、期間Ｔ２においても、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化され、各走査線ＳＬの活性化期間において、１行分のデータビットＤｎ−１（最上位ビット）がシリアルに生成される。期間Ｔ２においても、各走査線ＳＬの活性化期間において、次に選択される画素行に対応したデータビットが伝達されている。各Ｄ／Ａ変換回路３０は、次に選択される画素行に対応するデータビットのラッチ動作と並行して、１行前の走査線の選択時に伝達されかつラッチしたデータビットＤｎ−１をアナログ変換してデータ電流Ｉｄａｔを生成する。
【００２８】
期間Ｔ１およびＴ２のそれぞれにおいて、各Ｄ／Ａ変換回路３０によって生成されたデータ電流Ｉｄａｔは、データドライバ（アナログスイッチ）４０を介してデータ線ＤＬ１，ＤＬ２〜ＤＬｖへ並列に供給される。データ線ＤＬ１，ＤＬ２〜ＤＬｖにそれぞれ供給されたデータ電流Ｉｄａｔは、選択された画素行において、対応の走査線ＳＬの活性化に応答して、各画素へ伝達される。
【００２９】
次に、本発明における表示装置の構成について詳細に説明していく。
図３は、図１に示した画素２の構成例を示す回路図である。
【００３０】
図３には、一例として、発光素子として有機発光ダイオードＯＬＥＤを備えた電流プログラム型の画素回路構成が示される。電流プログラム型の画素については、たとえば“Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, Akira Yumoto et al., Asia Display / IDW'01(2001) pp.1395-1398に開示されている。
【００３１】
図３を参照して、画素２は、発光素子として設けられた有機発光ダイオードＯＬＥＤに対して、データ電流Ｉｄａｔに対応した電流を供給するための画素駆動回路３を含む。画素駆動回路３は、キャパシタ４と、ｎ型ＴＦＴ素子６，７と、ｐ型ＴＦＴ素子８，９とを有する。
【００３２】
ｎ型ＴＦＴ素子６は、対応するデータ線ＤＬおよびノードＮ０の間に電気的に接続され、そのゲートは対応する走査線ＳＬと接続されている。ｐ型ＴＦＴ素子８および９は、電源電圧Ｖｄｄおよび有機発光ダイオードＯＬＥＤの間に直列に接続される。ｎ型ＴＦＴ素子７は、ｐ型ＴＦＴ素子８および９の接続ノードとノードＮ０との間に電気的に接続される。ｐ型ＴＦＴ素子８のゲートはノードＮ０と接続され、ｐ型ＴＦＴ素子９およびｎ型ＴＦＴ素子７の各ゲートは対応する走査線ＳＬと結合されている。ノードＮ０の電圧、すなわちｐ型ＴＦＴ素子８のゲート・ソース間電圧（以下、単に「ゲート電圧」とも称する）は、ノードＮ０および電源電圧Ｖｄｄの間に接続されたキャパシタ４によって保持される。
【００３３】
有機発光ダイオードＯＬＥＤは、ｐ型ＴＦＴ素子９および共通電極の間に接続される。図３においては、有機発光ダイオードＯＬＥＤのカソードが共通電極と接続される「カソードコモン構成」が示される。共通電極には、所定電圧Ｖｓｓが供給される。所定電圧Ｖｓｓとしては、接地電圧または負電圧が用いられる。
【００３４】
対応の走査線ＳＬがハイレベルに活性化された画素では、ｎ型ＴＦＴ素子６および７がターンオンするため、電源電圧ＶｄｄからＴＦＴ素子６〜８を介してデータ線ＤＬへ至る電流経路が形成される。後ほど詳細に説明するように、Ｄ／Ａ変換回路３０は、データ線ＤＬと所定電圧Ｖｓｓとの間にデータ電流Ｉｄａｔを流す経路を形成するので、画素駆動回路３中の上記電流経路にデータ電流Ｉｄａｔが流される。
【００３５】
このとき、画素駆動回路３では、ｐ型ＴＦＴ素子８のドレインおよびゲート間がｎ型ＴＦＴ素子７によって電気的に接続されているため、ｐ型ＴＦＴ素子８にデータ電流Ｉｄａｔが通過するときのゲート電圧が、キャパシタ４によってノードＮ０に保持される。このように、走査線ＳＬの活性化期間において、表示輝度に応じたデータ電流Ｉｄａｔが画素駆動回路３によってプログラムされる。
【００３６】
その後、走査対象が切換わり、対応の走査線ＳＬがローレベルに非活性化されると、ｎ型ＴＦＴ素子６および７はターンオフされ、ｐ型ＴＦＴ素子９がターンオンされる。これにより、画素２では、電源電圧Ｖｄｄからｐ型ＴＦＴ素子８，９および有機発光ダイオードＯＬＥＤを介して共通電極（所定電圧Ｖｓｓ）へ至る電流経路が形成される。この結果、走査線ＳＬの活性化期間にプログラムされたデータ電流Ｉｄａｔを、走査線ＳＬの非活性化期間においても有機発光ダイオードＯＬＥＤへ継続的に供給することが可能となり、有機発光ダイオードＯＬＥＤは、データ電流Ｉｄａｔに応じた輝度を出力する。
【００３７】
図４は、図１に示したＤ／Ａ変換回路３０の構成例を示すブロック図である。
なお、以下においては、表示信号が４ビットのデジタル信号である場合、すなわちデータビットＤ０〜Ｄ３によって各画素の表示輝度が１６段階に設定される場合の構成例について代表的に説明する。
【００３８】
図４を参照して、Ｄ／Ａ変換回路３０は、ラッチ回路５０と、電流生成部６０とを有する。
【００３９】
ラッチ回路５０は、列走査回路２０からのラッチ信号ＬＴに応答して、図２で説明したタイミングにおいて、対応する画素列の表示信号を構成するデータビットＤ０〜Ｄ３を取込んでラッチする。既に説明したように、ラッチ回路５０は、データ電流の供給対象である、すなわち対応の走査線が活性化された画素行および、次に活性化される走査線に対応する画素行の２行分のデータビットをラッチする必要がある。
【００４０】
たとえば、ラッチ回路５０の内部には、走査線の選択が切換わるごとに交互に動作して、伝達されたデータビットを取込んでラッチする２系統のラッチユニット（図示せず）が配置されているものとする。このような構成を設けることにより、図４中において、ラッチ回路５０が出力するデータビットＤ０〜Ｄ３をデータ電流Ｉｄａｔの供給を受ける画素行に対応させることができる。
【００４１】
電流生成部６０は、最上位ビットを除くデータビットＤ０〜Ｄ２にそれぞれ対応して設けられたＤ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］を有する。以下に詳細に説明するように、本願発明に従う構成においては、Ｄ／Ａ変換回路３０は、ｎ個未満のＤ／Ａ変換ユニットを用いて、ｎビットに対応した階調表示を実現する。
【００４２】
Ｄ／Ａ変換ユニットＤＡＣ［０］は、入力されたデータビットに応じて、出力ノードＮｏ［０］へのビット重み付け電流Ｉ０の生成を実行あるいは停止する。具体的には、入力されたデータビットが論理ハイレベル（“１”）であるときに出力ノードＮｏ［０］にビット重み付け電流Ｉ０を生じさせ、入力されたデータビットが論理ローレベル（“０”）であるときには、出力ノードＮｏ［０］にビット重み付け電流Ｉ０を生じさせない。
【００４３】
同様に、Ｄ／Ａ変換ユニットＤＡＣ［１］は、入力されたデータビットに応じて、出力ノードＮｏ［１］へのビット重み付け電流Ｉ１の生成を実行あるいは停止し、Ｄ／Ａ変換ユニットＤＡＣ［２］は、入力されたデータビットに応じて、出力ノードＮｏ［２］へのビット重み付け電流Ｉ２の生成を実行あるいは停止する。
【００４４】
図２に示した期間Ｔ１においては、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］に対してデータビットＤ０〜Ｄ２がそれぞれ入力される一方で、期間Ｔ２においては、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々に対して最上位のデータビットＤ３が共通に入力される。
【００４５】
Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］がそれぞれ生成するビット重み付け電流Ｉ０〜Ｉ２は、２の累乗に従って段階的に設定される。具体的には、基準電流Ｉｒｅｆを用いて、Ｉ０＝Ｉｒｅｆ、Ｉ１＝２・ＩｒｅｆおよびＩ２＝４・Ｉｒｅｆとそれぞれ示される。
【００４６】
Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の出力ノードＮｏ［０］〜Ｎｏ［２］は互いに電気的に接続されている。このため、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］によって生じさせられるビット重み付け電流の和が、データ電流Ｉｄａｔとなる。
【００４７】
図５は、図４に示したＤ／Ａ変換ユニットの構成例を示す回路図である。Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々の構成は同様であるので、図５では、データビットＤ２に対応するＤ／Ａ変換ユニットＤＡＣ［２］の構成について代表的に説明する。
【００４８】
図５を参照して、基準電流配線７０〜７２は、ビット重み付け電流Ｉ０〜Ｉ２の基準値となる電流を生成する。すなわち、基準電流配線７０、７１および７２には、図示しない基準電流源より供給された、基準電流Ｉｒｅｆ、２・Ｉｒｅｆおよび４・Ｉｒｅｆがそれぞれ伝達されている。
【００４９】
さらに、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］で共有される制御信号ＳＭＰａ，ＳＭＰｂおよびＯＥａ，ＯＥｂが図１に示した列走査回路２０より供給されている。
【００５０】
Ｄ／Ａ変換ユニットＤＡＣ［２］は、ｎ型ＴＦＴ素子７４と、ｐ型ＴＦＴ素子７６と、ダミー負荷７８と、２系統の重み付け電流源８０ａ，８０ｂとを含む。
【００５１】
ｎ型ＴＦＴ素子７４は、内部ノードＮ１および出力ノードＮｏ［２］の間に電気的に接続される。ｐ型ＴＦＴ素子７６のソースは、ダミー負荷７８を介して電源電圧Ｖｄｄと電気的に接続され、ドレインは、内部ノードＮ１と電気的に接続される。ｎ型ＴＦＴ素子７４およびｐ型ＴＦＴ素子７６の各ゲートは、スイッチ回路７９の出力を受ける。
【００５２】
スイッチ回路７９は、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々に対応して設けられる。図５に示された、Ｄ／Ａ変換ユニットＤＡＣ［２］に対応するスイッチ回路７９は、ＴＦＴ素子７４および７６の各ゲートに対して、期間Ｔ１（図２）においてはデータビットＤ２を伝達し、期間Ｔ２（図２）においてはデータビットＤ３を伝達する。
【００５３】
あるいは、図２に示したように、下位データビットＤ０〜Ｄ２および最上位データビットＤ３が重複して伝達されることがない場合には、スイッチ回路７９と同様の機能を、下位データビット（Ｄ０〜Ｄ２の１つ）と上位データビットＤ３との論理ＯＲ演算結果を出力する論理ゲートで実現することも可能である。
【００５４】
重み付け電流源８０ａは、基準電流配線７２および内部ノードＮ２の間に電気的に接続されたｎ型ＴＦＴ素子８２ａと、内部ノードＮ２および所定電圧Ｖｓｓの間に接続されたｎ型ＴＦＴ素子８４ａと、内部ノードＮ２およびｎ型ＴＦＴ素子８４ａのゲートの間に接続されたｎ型ＴＦＴ素子８６ａと、ｎ型ＴＦＴ素子８４ａのゲートおよび所定電圧Ｖｓｓの間に接続されたキャパシタ８９ａと、内部ノードＮ１およびＮ２の間に電気的に接続されたｎ型ＴＦＴ素子８８ａとを有する。ｎ型ＴＦＴ素子８２ａおよび８６ａの各ゲートには制御信号ＳＭＰａが入力され、ｎ型ＴＦＴ素子８８ａのゲートには制御信号ＯＥａが入力される。
【００５５】
重み付け電流源８０ｂは、重み付け電流源８０ａと同様の構成を有し、ｎ型ＴＦＴ素子８２ａ〜８８ａおよびキャパシタ８９ａにそれぞれ対応する、ｎ型ＴＦＴ素子８２ｂ〜８８ｂおよびキャパシタ８９ｂを有する。ただし、ｎ型ＴＦＴ素子８２ｂおよび８６ｂの各ゲートには制御信号ＳＭＰｂが入力され、ｎ型ＴＦＴ素子８８ｂの各ゲートには制御信号ＯＥｂが入力される。
【００５６】
図３および図５に示されたＴＦＴ素子の材料としては、単結晶シリコン、非晶質シリコン（アモルファスシリコン）、低温ポリシリコンおよび有機薄膜等のいずれの材質も適用することができる。
【００５７】
２系統の重み付け電流源８０ａ，８０ｂは、その一方ずつが、基準電流のサンプリングを行なうサンプリング動作と、ビット重み付け電流を出力する出力動作とを交互に実行する。重み付け電流源８０ａがサンプリング動作を実行する一方で、重み付け電流源８０ｂが出力動作を実行する期間では、制御信号ＳＭＰａ，ＯＥｂがハイレベルへ設定され、制御信号ＳＭＰｂ，ＯＥａがローレベルへ設定される。反対に、重み付け電流源８０ｂがサンプリング動作を実行する一方で、重み付け電流源８０ａが出力動作を実行する期間では、制御信号ＳＭＰａ，ＯＥｂがローレベルへ設定され、制御信号ＳＭＰｂ，ＯＥａがハイレベルへ設定される。
【００５８】
図２に示した動作波形図においては、走査線ＳＬの選択の切換えに応答して、重み付け電流源８０ａ，８０ｂのサンプリング動作および出力動作が入換えられる。
【００５９】
重み付け電流源８０ａのサンプリング動作時には、制御信号ＳＭＰａの活性化（ハイレベル）に応答して、ｎ型ＴＦＴ素子８２ａおよび８６ａがターンオンする。これにより、基準電流配線７２からｎ型ＴＦＴ素子８２ａおよび８４ａを介して所定電圧Ｖｓｓに至るビット重み付け電流Ｉ２の経路が形成される。さらに、ｎ型ＴＦＴ素子８４ａの通過電流がＩ２（＝４・Ｉｒｅｆ）である場合でのゲート電圧が、キャパシタ８９ａによって保持される。一方、ｎ型ＴＦＴ素子８８ａは、制御信号ＯＥａの非活性化（ローレベル）に応答して、ターンオフされている。このように、サンプリング動作時には、対応のビット重み付け電流Ｉ２を正確に発生させるためのゲート電圧が生成され、かつキャパシタ８９ａによって保持される。
【００６０】
反対に、重み付け電流源８０ａの出力動作時においては、制御信号ＳＭＰａの非活性化（ローレベル）および制御信号ＯＥａの活性化（ハイレベル）に応答して、ｎ型ＴＦＴ素子８２ａおよび８６ａはターンオフされ、ｐ型ＴＦＴ素子８８ａはターンオンされる。この結果、重み付け電流源８０ａには、ノードＮ１から所定電圧Ｖｓｓへ至る経路が形成される。このとき、ｎ型ＴＦＴ素子８４ａのゲート電圧は、サンプリング動作によって、電流Ｉ２（＝４・Ｉｒｅｆ）を流すためのレベルに予め設定されている。
【００６１】
ノードＮ１は、入力されるデータビットＤ２またはＤ３が“０”であるときには、ｐ型ＴＦＴ素子７６のターンオンおよびｎ型ＴＦＴ素子７４のターンオフに応答して、出力ノードＮｏ［２］とは切離される一方でダミー負荷７８を介して電源電圧Ｖｄｄと生成される。この結果、ノードＮ１にビット重み付け電流Ｉ２が生じるものの、出力ノードＮｏ［２］には、ビット重み付け電流Ｉ２は発生しない。
【００６２】
一方、入力されるデータビットＤ２またはＤ３が“１”であるときには、ｐ型ＴＦＴ素子７６のターンオフおよびｎ型ＴＦＴ素子７４のターンオンに応答して、出力ノードＮｏ［２］からｎ型ＴＦＴ素子８８ａおよび８４ａを介して所定電圧Ｖｓｓへ至る、ビット重み付け電流Ｉ２を流すための電流経路が形成される。出力ノードＮｏ［２］は、他のＤ／Ａ変換ユニットの出力ノードＮｏ［１］，Ｎｏ［２］と電気的に接続されるとともに、対応のデータ線ＤＬを介して図３に示した画素２と接続されている。
【００６３】
既に説明したように、選択された画素２には、データ線ＤＬから電源電圧Ｖｄｄへ至る経路が形成されている。したがって、データ線ＤＬには、並列接続されたＤ／Ａ変換ユニット［０］〜ＤＡＣ［２］によって発生されたビット重み付け電流の和が流されて、画素２へ供給される。この結果、電流生成部６０は、Ｄ／Ａ変換ユニット［０］〜ＤＡＣ［２］への入力データビットに応答して、０〜７・Ｉｒｅｆ（＝Ｉ０＋Ｉ１＋Ｉ２）の８段階のデータ電流Ｉｄａｔをデータ線ＤＬへ供給することが可能である。
【００６４】
図６は、図２に示した期間Ｔ１およびＴ２におけるデータ電流Ｉｄａｔの設定を説明する概念図である。
【００６５】
図６を参照して、期間Ｔ１においては、最上位ビットを除くデータビットＤ０〜Ｄ２に応じた階調表示を行なうために、データ電流Ｉｄａｔは、０〜７・Ｉｒｅｆの８段階のいずれかに選択的に設定される。これに対して、期間Ｔ２においては、最上位のデータビットＤ３に応じて、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々が共通にオンまたはオフされることにより、２値的なオンオフ表示が実行される。すなわち、データ電流Ｉｄａｔは、０または期間Ｔ１におけるデータ電流Ｉｄａｔの最大値と同一の７・Ｉｒｅｆのいずれかに選択的に設定される。
【００６６】
さらに、期間Ｔ１およびＴ２の比は、期間Ｔ１におけるデータ電流Ｉｄａｔの最大値７・Ｉｒｅｆと、データビットＤ３＝“１”に対応して供給されるべきデータ電流８・Ｉｒｅｆとの比に応じて、Ｔ１：Ｔ２＝７：８となるように設定される。この結果、期間Ｔ１の１フレーム期間Ｔに対する比を１／ｋ（ｋ＝Ｔ１／Ｔ）と定義すると、１フレーム期間におけるデータ電流Ｉｄａｔの積分値について、０，Ｉｒｅｆ／ｋ，２・Ｉｒｅｆ／ｋ〜１６・Ｉｒｅｆ／ｋの１６階調に設定することができる。
【００６７】
周知のように、フレーム周波数は人間の視覚が感知可能な周波数よりもはるかに高く設定されている。したがって、実施の形態１に従う構成によれば、３ビット分のＤ／Ａ変換構成（図４，５のＤ／Ａ変換ユニット）を用いて、人間の目に対しては、各画素において１フレーム期間内で４ビット分の１６段階の階調表示を実行できる。
【００６８】
また、各画素における１フレーム期間内での電流積分値に着目すると、１フレーム期間内でデータ電流Ｉｄａｔを一定とする一般的な構成と比較して、必要な基準電流Ｉｒｅｆは、上記の比率ｋに応じてｋ倍となる。したがって、各画素で電流値が輝度に比例する場合において、データ電流Ｉｄａｔのダイナミックレンジをｋ倍にする必要がある。これにより、１階調当りのデータ電流のダイナミックレンジがｋ倍になるので、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の出力電流精度が一般的な構成よりも緩和されるという利点も発生する。
【００６９】
なお、図６において、期間Ｔ１およびＴ２を入換えて、前半の期間において最上位ビットＤ３に応じたオンオフ表示を実行し、後半の期間において、下位のデータビットＤ０〜Ｄ２に応じた階調表示を行なう構成としてもよい。
【００７０】
また、図５に示したＤ／Ａ変換ユニットと図２に示した画素との構成の組合せによれば、データ電流Ｉｄａｔは、データ線ＤＬからＤ／Ａ変換ユニットＤＡＣ（電流減）へ流入する方向に発生する。しかし、これとは逆方向にデータ電流が生じるような他の構成の画素およびＤ／Ａ変換ユニット（電流源）が適用された表示装置においても、図６に説明したようなデータ電流設定に基づいて、同様に本願発明を適用することが可能である。
【００７１】
すなわち、画素およびＤ／Ａ変換ユニットは、図２および図５にそれぞれ示された構成例に限定されるものではなく、本願発明は電流駆動素子を各画素に備えた表示装置に共通に適用可能である。
【００７２】
[実施の形態１の変形例]
実施の形態１では、図２に示したように、最上位ビットを除くデータビットＤ０〜Ｄ２および最上位のデータビットＤ３とが、別々の期間Ｔ１およびＴ２に伝達される構成を前提とした。
【００７３】
しかし、駆動方式によっては、全データビットＤ０〜Ｄ３が同一期間内に伝達される構成もありえるので、この場合には、以下に説明するように、期間Ｔ２であるかどうかを判断するために、最上位ビットのラッチ機能を含めた判定回路の配置が必要となる。
【００７４】
図７は、実施の形態１の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【００７５】
図７を参照して、実施の形態１の変形例に従うＤ／Ａ変換回路３０♯は、図４に示したＤ／Ａ変換回路３０と比較して、電流生成部６０が判定回路６５をさらに含む点で異なる。判定回路６５は、ラッチ回路５０にラッチされたデータビットＤ３を受けて、変換データビットＤ３♯を出力する。変換データビットＤ３♯は、図５に示したスイッチ回路７９によって、Ｄ／Ａ変換ユニットＤＡＣ［０］〜ＤＡＣ［２］の各々へ伝達される。
【００７６】
図８は、判定回路６５の動作を示す概念図である。
図８を参照して、判定回路６５は、期間Ｔ１においては、データビットＤ３のレベルにかかわらず変換データビットＤ３♯を“０”に固定する。これに対して、期間Ｔ２において、判定回路６５は、変換データビットＤ３♯をデータビットＤ３と同レベルに設定する。これにより、期間Ｔ２において、図６と同様のオンオフ表示が実行される。Ｄ／Ａ変換回路３０♯の判定回路６５以外の構成については、実施の形態１に従うＤ／Ａ変換回路３０と同様であるので詳細な説明は繰り返さない。
【００７７】
このような構成とすることにより、全データビットが同じ期間に伝達される構成においても、実施の形態１に従う表示装置を実現できる。
【００７８】
［実施の形態２］
実施の形態２においては、画素の駆動方式やＤ／Ａ変換回路の配置が異なる構成に対する本願発明の適用について説明する。
【００７９】
図９は、本発明の実施の形態２に従う表示装置１ａの構成を示す全体ブロック図である。
【００８０】
図９を参照して、実施の形態２に従う表示装置１ａは、各画素を点順次駆動するための構成を有し、図１に示した実施の形態１に従う表示装置１と比較して、Ｄ／Ａ変換回路３０が複数のデータ線ＤＬによって共有される点が異なる。図９の構成例では、１個のＤ／Ａ変換回路３０が全データ線ＤＬ１〜ＤＬｖによって共有される。
【００８１】
図１０は、図９に示された実施の形態２に従う表示装置の動作を説明する波形図である。
【００８２】
図１０を参照して、１フレーム期間Ｔは、図２と同様に、複数の期間Ｔ１およびＴ２に分割される。期間Ｔ１およびＴ２の各々において、データ線ＤＬ１〜ＤＬｖのうちの１つが順に選択される。アナログスイッチで構成されるデータドライバ４０は、選択されたデータ線ＤＬとＤ／Ａ変換回路３０の出力ノードとを接続する。各データ線ＤＬの選択期間中において、走査線ＳＬ１〜ＳＬｍは、所定周期で順に活性化される。
【００８３】
期間Ｔ１では、走査線ＳＬの活性化の切換えに同期して、最上位のデータビットＤｎを除く下位のデータビットＤ１〜Ｄｎ−２がシリアルに伝達される。すなわち、Ｄ／Ａ変換回路３０は、順次伝達される下位データビットＤ０〜Ｄｎ−２を逐次取込んで、これに応じたデータ電流Ｉｄａｔを生成していく。生成されたデータ電流Ｉｄａｔは、選択されたデータ線ＤＬを介して、走査線ＳＬ１〜ＳＬｍの活性化の切換えに応答して、点順次走査された各画素へ書込まれる。
【００８４】
期間Ｔ２においては、走査線ＳＬの活性化の切換えに同期して、最上位データビットＤｎ−１がシリアルに伝達され、Ｄ／Ａ変換回路３０は、最上位データビットＤｎ−１に応じたデータ電流Ｉｄａｔを逐次生成する。生成されたデータ電流Ｉｄａｔは、期間Ｔ１と同様にして、点順次走査された各画素へ書込まれる。
【００８５】
期間Ｔ１およびＴ２のそれぞれにおいて、データ電流Ｉｄａｔを実施の形態１（図６）で説明したのと同様に設定することによって、実施の形態２に従う表示装置についても、実施の形態１に従う表示装置と同様の効果を享受できる。
【００８６】
また、全データビットＤ０〜Ｄｎ−１が同じ期間に伝達される場合には、図９において、Ｄ／Ａ変換回路３０に代えてＤ／Ａ変換回路３０♯（図７）を用いればよい。
【００８７】
すなわち、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬによって共有し、かつ、各画素を点順次駆動する構成の表示装置に対しても、本願発明を適用することが可能である。なお、このような構成では、Ｄ／Ａ変換回路の配置個数は削減されるものの、Ｄ／Ａ変換回路を初めとする回路全体について、高周波駆動が必要となる。
【００８８】
［実施の形態２の変形例］
図１１は、実施の形態２の変形例に従う表示装置１ｂの構成を示すブロック図である。
【００８９】
図１１を参照して、表示装置１ｂは、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬ１〜ＤＬｖで供給するとともに、各画素を線順次駆動する。このため、図１０におけるデータドライバ（アナログスイッチ）４０は、アナログラッチなどで構成されるデータドライバ４０♯に置換されている。
【００９０】
また、Ｄ／Ａ変換回路３０中には、１行分のデータビットを一時的に保持するラッチ機能を設けてもよい。このようなラッチ機能が、実施の形態１と同様に２系統（２行分）設けられているか、あるいは１系統（１行分）のみ設けられているかによって、表示装置１ｂの動作は異なってくる。その他の構成は、図１０に示した表示装置１ａと同様であるので詳細な説明は繰返さない。
【００９１】
図１２には、Ｄ／Ａ変換回路３０中に２系統のラッチ機能が設けられている場合の動作例が示される。
【００９２】
図１２において、ラッチ信号ＬＴ，走査線ＳＬの活性化タイミング、データ電流Ｉｄａｔの供給タイミングおよびデータビットＤ０〜Ｄｎ−１の伝達タイミング等は、図２に示した動作波形と同様であるので、詳細な説明は繰り返さない。
【００９３】
２系統のラッチ機能は、走査線の選択が切換わるごとに交互に一方が動作して、伝達されたデータビットをラッチする。データ電流Ｉｄａｔは、他方のラッチ機能が、１行前の走査線選択期間にラッチしたデータビットに基づいて生成される。
【００９４】
データ線ＤＬ１〜ＤＬｖで共有されるＤ／Ａ変換回路３０によって、逐次生成される１行分のデータ電流Ｉｄａｔは、データドライバ４０♯によってアナログラッチされ、各データ線ＤＬへ並列に供給される。
【００９５】
これに対して、図１３には、Ｄ／Ａ変換回路３０中に１系統のデータラッチ機能が設けられている場合の動作例が示される。この場合には、各Ｄ／Ａ変換ユニットについても、基準電流サンプリング動作と電流出力動作とを交互に実行する２つの電流源（図５における８０ａおよび８０ｂ）を設けずに、１系統の電流源のみによって構成可能である。
【００９６】
図１３を参照して、まず期間Ｔ１において、ｎ個の画素行が一定周期で順に走査対象に選択される。これに応じて、走査線ＳＬ１，ＳＬ２〜ＳＬｍが順に所定期間ずつ選択状態（ハイレベル）に活性化される。
【００９７】
各走査線ＳＬの活性化期間の前半において、ラッチ信号ＬＴが順に活性化されて、シリアルに生成された１行分の表示信号（データビットＤ１〜Ｄｎ−２）が順にＤ／Ａ変換回路に取込まれ、データ電流Ｉｄａｔへアナログ変換される。Ｄ／Ａ変換回路３０によって順に生成されたデータ電流Ｉｄａｔは、データドライバ４０♯に送られてアナログラッチされる。
【００９８】
次に、走査線ＳＬの活性化期間の後半において、データドライバ４０♯にラッチされた１行分の画素に対応するデータ電流Ｉｄａｔは、データ線ＤＬ１〜ＤＬｖへ並列に供給される。これにより、１行分のデータ電流Ｉｄａｔの書込が実行される。以降、各走査線ＳＬの活性化期間において同様の動作が繰返される。
【００９９】
一方、期間Ｔ２では、各走査線ＳＬの活性化期間において、最上位のデータビットＤ３に応じた１行分のデータ電流Ｉｄａｔが、期間Ｔ１と同様の動作によって供給される。
【０１００】
したがって、図１１〜１３で説明したような、Ｄ／Ａ変換回路３０を複数のデータ線ＤＬによって共有し、かつ、各画素を線順次駆動する構成の表示装置に対しても、期間Ｔ１およびＴ２のそれぞれにおいて、データ電流Ｉｄａｔを実施の形態１（図６）で説明したのと同様に設定することによって、本願発明を適用することが可能である。また、全データビットＤ０〜Ｄｎ−１が同じ期間に伝達される構成に対しては、図１１において、Ｄ／Ａ変換回路３０に代えてＤ／Ａ変換回路３０♯（図７）を用いればよい。
【０１０１】
［実施の形態３］
実施の形態１においては、１フレーム期間を２つの期間に分割して、（ｎ−１）個のＤ／Ａ変換ユニットを用いてｎビット分の階調表示を実現する構成について説明した。実施の形態３においては、Ｄ／Ａ変換ユニット（電流源）の個数をさらに削減して、ｎビット分の階調表示を実現する構成について説明する。
【０１０２】
実施の形態３においては、１フレーム期間は３つの期間Ｔ１〜Ｔ３に分割され、Ｄ／Ａ変換回路３０には、（ｎ−２）個のＤ／Ａ変換ユニットが配置される。
【０１０３】
図１４は、図１に示した表示装置の本発明の実施の形態３に従う動作を説明する波形図である。
【０１０４】
図１４を参照して、実施の形態３においては、１フレーム期間Ｔは、複数の期間Ｔ１、Ｔ２およびＴ３に分割される。各画素は、期間Ｔ１において、上位のデータビットＤｎ−１およびＤｎ−２を除くデータビットＤ０〜Ｄｎ−３に応じたデータ電流Ｉｄａｔの供給を受ける。さらに、各画素は、期間Ｔ２において、上位のデータビットＤｎ−２に応じたデータ電流Ｉｄａｔの供給を受け、期間Ｔ３において、最上位のデータビットＤｎ−１に応じたデータ電流Ｉｄａｔの供給を受ける。
【０１０５】
期間Ｔ１〜Ｔ３の各々での動作は、伝達されるデータビットが異なる点以外は図２で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１０６】
図１５は、実施の形態３に従うＤ／Ａ変換回路の構成例を示すブロック図である。なお、実施の形態３においても、表示信号が４ビットのデジタル信号である場合の構成例について代表的に説明する。
【０１０７】
図１５を参照して、実施の形態３に従うＤ／Ａ変換回路３１は、図１に示した表示装置１において、Ｄ／Ａ変換回路３０に代えて設けられる。Ｄ／Ａ変換回路３１は、ラッチ回路５０および電流生成部６１を含む。電流生成部６１は、Ｄ／Ａ変換回路３０中の電流生成部６０（図４）と比較して、下位のデータビットＤ０およびＤ１に対してのみＤ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］がそれぞれ設けられており、データビットＤ２およびＤ３に対応するＤ／Ａ変換ユニットの配置が省略されている点で異なる。
【０１０８】
図４で説明したのと同様に、Ｄ／Ａ変換ユニットＤＡＣ［０］は、入力されたデータビットに応じて、出力ノードＮｏ［０］へのビット重み付け電流Ｉ０の生成を実行あるいは停止し、Ｄ／Ａ変換ユニットＤＡＣ［１］は、入力されたデータビットに応じて、出力ノードＮｏ［１］へのビット重み付け電流Ｉ１の生成を実行あるいは停止する。既に説明したように、ビット重み付け電流Ｉ０，Ｉ１は、基準電流Ｉｒｅｆを用いて、Ｉ０＝Ｉｒｅｆ、Ｉ１＝２・Ｉｒｅｆとそれぞれ示される。
【０１０９】
図１４に示した期間Ｔ１においては、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］に対してデータビットＤ０およびＤ１がそれぞれ入力される一方で、期間Ｔ２においては、Ｄ／Ａ変換ユニットＤＡＣ［０］，ＤＡＣ［１］の各々に対してデータビットＤ２が入力され、期間Ｔ３においては、Ｄ／Ａ変換ユニットＤＡＣ［０］，ＤＡＣ［１］の各々に対してデータビットＤ３が入力される。
【０１１０】
また、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の出力ノードＮｏ［０］およびＮｏ［１］は互いに電気的に接続されているので、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］によって生じさせられるビット重み付け電流の和が、データ電流Ｉｄａｔとなる。
【０１１１】
図１６は、実施の形態３に従うデータ電流の設定を説明する概念図である。
図１６を参照して、期間Ｔ１においては、上位のデータビットＤ２およびＤ３を除く下位データビットＤ０およびＤ１に応じた階調表示を行なうために、データ電流Ｉｄａｔは、０〜３・Ｉｒｅｆ（＝Ｉ０＋Ｉ１）の４段階のいずれかに選択的に設定される。これに対して、期間Ｔ２においては、上位のデータビットＤ２に応じて、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々が共通にオンまたはオフされて、２値的なオンオフ表示が実行される。すなわち、データ電流Ｉｄａｔは、０または３・Ｉｒｅｆのいずれかに選択的に設定される。同様に、期間Ｔ３においても、最上位のデータビットＤ３に応じて、期間Ｔ２と同様の２値的なオンオフ表示が実行される。
【０１１２】
期間Ｔ１、Ｔ２およびＴ３の比は、期間Ｔ１におけるデータ電流Ｉｄａｔの最大値３・Ｉｒｅｆと、データビットＤ２＝“１”に対応して供給されるべきビット重み付け電流４・Ｉｒｅｆと、データビットＤ３＝“１”に対応して供給されるべきビット重み付け電流８・Ｉｒｅｆとの比に応じて、Ｔ１：Ｔ２：Ｔ３＝３：４：８となるように設定される。
【０１１３】
なお、図６でも説明したように、期間Ｔ１，Ｔ２およびＴ３を設ける順番は、１フレーム期間内で任意に入換え可能である。
【０１１４】
このような構成とすることにより、実施の形態１よりもさらに１ビット分少ない個数のＤ／Ａ変換ユニット（電流源）を用いて、１フレーム期間におけるデータ電流Ｉｄａｔの積分値を１６階調に設定して、各画素において実施の形態１と同様の階調表示を実行できる。
【０１１５】
[実施の形態３の変形例]
実施の形態３においても全データビットＤ０〜Ｄ３が同一期間内に伝達される構成においては、期間Ｔ２，Ｔ３であるかどうかを判断するために、上位ビットのラッチ機能を含めた判定回路の配置が必要となる。
【０１１６】
図１７は、実施の形態３の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【０１１７】
図１７を参照して、実施の形態３の変形例に従うＤ／Ａ変換回路３１♯は、図１５に示したＤ／Ａ変換回路３１と比較して、判定回路６５および６６をさらに含む点で異なる。
【０１１８】
判定回路６５は、ラッチ回路５０にラッチされたデータビットＤ３を受けて、変換データビットＤ３♯を出力する。変換データビットＤ３♯は、図１４の期間Ｔ３において、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々へ伝達される。
【０１１９】
同様に、判定回路６６は、ラッチ回路５０にラッチされたデータビットＤ２を受けて、変換データビットＤ２♯を出力する。変換データビットＤ２♯は、図１４の期間Ｔ２において、Ｄ／Ａ変換ユニットＤＡＣ［０］およびＤＡＣ［１］の各々へ伝達される。
【０１２０】
図１８は、図１７に示した判定回路の動作を示す概念図である。
図１８を参照して、判定回路６５は、期間Ｔ１およびＴ２においては、データビットＤ３のレベルにかかわらず変換データビットＤ３♯を“０”に固定する一方で、期間Ｔ３では、変換データビットＤ３♯をデータビットＤ３と同じレベルに設定する。
【０１２１】
同様に、判定回路６６は、期間Ｔ１およびＴ３においては、データビットＤ２のレベルにかかわらず変換データビットＤ２♯を“０”に固定する一方で、期間Ｔ２では、変換データビットＤ２♯をデータビットＤ２と同レベルに設定する。
【０１２２】
これにより、期間Ｔ２およびＴ３において、図１６で説明したオンオフ表示が実行される。実施の形態３の変形例に従うＤ／Ａ変換回路３１♯の判定回路６５，６６以外の構成については、実施の形態３のＤ／Ａ変換回路３１と同様であるので詳細な説明は繰り返さない。
【０１２３】
このような構成とすることにより、全データビットが同じ期間に伝達される構成においても、実施の形態３に従う表示装置を実現できる。
【０１２４】
また、実施の形態３およびその変形例は、実施の形態２で説明した、図９〜図１３に示す動作形態の表示装置についても、同様に適用できる。
【０１２５】
なお、実施の形態１および３では、４ビットの表示信号による階調表示において、１ビットまたは２ビット分のＤ／Ａ変換構成（Ｄ／Ａ変換ユニット）の配置を省略可能な構成について説明したが、本願発明が適用される表示装置における表示信号のビット数はこのような場合に限定されるものではない。すなわち、本願発明は、上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を含むｎビット（ｎ：３以上の整数）の表示信号に基づいて階調表示を行なう表示装置に共通に適用することができる。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２７】
【発明の効果】
以上説明したように、本発明に従う表示装置および表示方法によれば、ｎビットの表示信号のうちの上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く（ｎ−ｊ）ビット分のＤ／Ａ変換構成を用いて、各画素において各フレーム期間でｎビット分の階調数を表示できる。また、１フレーム期間内でデータ電流を一定とする一般的な構成と比較して、データ電流のダイナミックレンジが拡大されるので、アナログ電流の設定精度が、緩和されるという利点も発生する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う表示装置の全体構成を示すブロック図である。
【図２】 実施の形態１に従う表示装置の動作を説明する波形図である。
【図３】 図１に示した画素２の構成例を示す回路図である。
【図４】 実施の形態１に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図５】 図４に示したＤ／Ａ変換ユニットの構成例を示す回路図である。
【図６】 実施の形態１に従うデータ電流の設定を説明する概念図である。
【図７】 実施の形態１の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図８】 図７に示した判定回路の動作を示す概念図である。
【図９】 本発明の実施の形態２に従う表示装置の構成を示す全体ブロック図である。
【図１０】 図９に示した表示装置の動作を説明する波形図である。
【図１１】 本発明の実施の形態２の変形例に従う表示装置の構成を示す全体ブロック図である。
【図１２】 図１１に示した表示装置の第１の動作例を説明する波形図である。
【図１３】 図１１に示した表示装置の第２の動作例を説明する波形図である。
【図１４】 本発明の実施の形態３に従う表示装置の動作を説明する波形図である。
【図１５】 実施の形態３に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図１６】 実施の形態３に従うデータ電流の設定を説明する概念図である。
【図１７】 実施の形態３の変形例に従うＤ／Ａ変換回路の構成例を示すブロック図である。
【図１８】 図１７に示した判定回路の動作を示す概念図である。
【符号の説明】
１，１ａ，１ｂ 表示装置、２ 画素、５ 表示パネル部、２５ データ電流発生回路、３０，３０♯，３１，３１♯ Ｄ／Ａ変換回路、４０，４０♯ データドライバ、５０ ラッチ回路、６０，６１ 電流生成部、６５，６６ 判定回路、７９ スイッチ回路、８０ａ，８０ｂ 重み付け電流源、Ｄ０〜Ｄｎ−１ データビット、Ｄ２♯，Ｄ３♯ 変換データビット、ＤＡＣ［０］〜ＤＡＣ［２］ Ｄ／Ａ変換ユニット、ＤＬ１，ＤＬ２〜ＤＬｖ データ線、Ｉ０，Ｉ１，Ｉ２ ビット重み付け電流、Ｉｄａｔ データ電流、Ｉｒｅｆ 基準電流、Ｎｏ［０］〜Ｎｏ［２］ 出力ノード、ＯＬＥＤ 有機発光ダイオード、ＳＬ１，ＳＬ２〜ＳＬｍ 走査線、Ｔ サイクル期間、Ｔ１，Ｔ２，Ｔ３ 期間、Ｖｄｄ 電源電圧、Ｖｓｓ 所定電圧。
Claims (9)
- ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示装置であって、
各々が電流駆動型表示素子を有する複数の画素と、
前記複数の画素を所定の方式で周期的に選択するための走査部と、
前記走査部によって選択された少なくとも１つの前記画素に対して、前記表示信号に応じたデータ電流を供給するためのデータ電流発生回路とを備え、
前記データ電流発生回路は、前記表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位ｋビット（ｋ：ｋ＝ｎ−ｊで示される整数）にそれぞれ対応して設けられ、それぞれの出力ノードが互いに電気的に接続されたｋ個のＤ／Ａ変換ユニットを含み、
前記ｋ個のＤ／Ａ変換ユニットのそれぞれは、入力された前記表示信号のうちの１ビットに応じて、第１から第ｋのビット重み付け電流を前記出力ノードに発生させ、
前記各画素におけるフレーム期間は、前記表示信号の前記下位ｋビットに応じた階調表示を行なうための第１の期間と、前記上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、
前記ｋ個のＤ／Ａ変換ユニットは、前記第１の期間において、前記下位ｋビットの入力をそれぞれ受けて、前記第１から第ｋのビット重み付け電流の生成を実行または停止し、
前記ｋ個のＤ／Ａ変換ユニットの各々は、前記ｊ個の第２の期間のそれぞれにおいて、前記上位ｊビットのうちの対応する１ビットを共通に受けて、前記第１から第ｋのビット重み付け電流の生成を共通に実行または停止する、表示装置。 - 前記第１の期間および前記ｊ個の第２の期間のそれぞれの比は、前記第１から第ｋのビット重み付け電流の総和と、前記上位ｊビットのそれぞれに対応して供給されるべきビット重み付け電流との比に基づいて決定される、請求項１記載の表示装置。
- 前記第１から第ｋのビット重み付け電流は、２の累乗に従って段階的に設定される、請求項１記載の表示装置。
- 前記表示信号のうちの、前記下位ｋビットは、前記第１の期間において前記データ電流発生回路へ伝達され、前記上位ｊビットは、前記ｊ個の第２の期間のそれぞれにおいて前記データ電流発生回路へ伝達される、請求項１記載の表示装置。
- 前記表示信号のうちの前記下位ｋビットおよび前記上位ｊビットは、同一期間に前記データ電流発生回路へ伝達され、
前記データ電流発生回路は、
前記表示信号のそれぞれのビットを保持するためのラッチ回路と、
前記上位ｊビットにそれぞれ対応して設けられ、各々が、対応する１ビットに応じた変換ビットを出力するｊ個の判定回路と、
前記ｋ個の電流変換回路ユニットにそれぞれ対応して設けられるｋ個のスイッチ回路とをさらに含み、
前記ｋ個のスイッチの各々は、前記第１の期間において、前記下位ｋビットのうちの対応する１ビットを対応するＤ／Ａ変換ユニットへ入力する一方で、前記ｊ個の第２の期間のそれぞれにおいて、前記ｊ個の判定回路のうちの対応する１つが出力する前記変換ビットを前記対応するＤ／Ａ変換ユニットへ入力し、
前記ｊ個の判定回路の各々は、前記ｊ個の第２の期間のうちの対応する１つにおいて、前記上位ｊビットのうちの対応する１ビットを前記変換ビットとして出力する一方で、その他の期間において、前記各Ｄ／Ａ変換ユニットが前記ビット重み付け電流の出力を停止するレベルへ前記変換ビットを設定する、請求項１記載の表示装置。 - 前記データ電流を前記複数の画素へ伝達するための複数のデータ線をさらに備え、
前記ｋ個のＤ／Ａ変換ユニットは、前記複数のデータ線の各々に対応して設けられる、請求項１記載の表示装置。 - 前記データ電流を前記複数の画素へ伝達するための複数のデータ線と、
前記データ電流を前記複数のデータ線のうちの少なくとも１本へ供給するためのデータドライバとをさらに備え、
前記データ電流発生回路は、前記複数のデータ線の少なくとも一部によって共有される、請求項１記載の表示装置。 - 各画素が電流駆動型発光素子を備えた表示装置における、ｎビット（ｎ：３以上の整数）のデジタル信号である表示信号に基づいた階調表示を行なう表示方法であって、
前記各画素におけるフレーム期間は、前記表示信号の上位ｊビット（ｊ：１≦ｊ≦（ｎ−２）の整数）を除く下位（ｎ−ｊ）ビットに応じた階調表示を行なうための第１の期間と、前記上位ｊビットにそれぞれ応じたオンオフ表示をそれぞれで行なうためのｊ個の第２の期間とに分割され、
各前記画素は、前記第１の期間において、前記下位（ｎ−ｊ）ビットに応じて段階的に設定される第１のデータ電流を供給され、かつ、前記ｊ個の第２の期間のそれぞれにおいて、前記上位ｊビットのうちの対応する１ビットに応じて、第２のデータ電流の供給を実行あるいは停止され、
前記第２のデータ電流は、前記第１の期間における前記第１のデータ電流の最大値と実質的に同一である、表示方法。 - 前記第１の期間および前記ｊ個の第２の期間のそれぞれの比は、前記第１のデータ電流の最大値と、前記上位ｊビットのそれぞれに対応して供給されるべき電流との比に基づいて決定される、請求項８記載の表示方法。
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